JP2000196032A - Manufacture of capacitor and the capacitor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、キャパシタ及びそ
の製造方法に関し、特に半導体メモリにおけるキャパシ
タ及びその製造方法に関するものである。The present invention relates to a capacitor and a method of manufacturing the same, and more particularly to a capacitor in a semiconductor memory and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】半導体と強誘電体、例えば、Pb(Zr1-x,T
ix)O3（以下、PZTと略称）を用いたキャパシタを組み合
わせたいわゆる強誘電体メモリは強誘電体の残留分極を
利用して"1"、"0"を記憶する。強誘電体キャパシタに印
可した電圧とその時に得られる分極の関係を図３に示
す。例えば一度正のバイアスを加えた後にバイアスを零
に戻しても分極は零にはならず、残留分極Prが残る。逆
にバイアスを負にした後で零にもどすと残留分極-Prが
得られる。これを読み出す事により"1"、"0"を判定で
き、メモリとして使用できる。この情報が電源を切断し
ても保持されるために、不揮発性メモリとして動作する
事が知られている。このメモリにおいては、強誘電体キ
ャパシタとシリコンのLSIが同一基板内に形成され、両
者が充分な性能で動作する事が必要不可欠である。2. Description of the Related Art Semiconductors and ferroelectrics, for example, Pb (Zr 1-x , T
A so-called ferroelectric memory in which a capacitor using i x ) O 3 (hereinafter abbreviated as PZT) is combined stores “1” and “0” using the residual polarization of the ferroelectric. FIG. 3 shows the relationship between the voltage applied to the ferroelectric capacitor and the polarization obtained at that time. For example, even if the bias is returned to zero after a positive bias is once applied, the polarization does not become zero, and the residual polarization Pr remains. Conversely, when the bias is made negative and then returned to zero, remanent polarization -Pr is obtained. By reading this, "1" and "0" can be determined and used as a memory. Since this information is retained even when the power is turned off, it is known to operate as a nonvolatile memory. In this memory, it is essential that a ferroelectric capacitor and a silicon LSI are formed on the same substrate and both operate with sufficient performance.
【０００３】このキャパシタを製造する方法としては、
例えば特願平9-049526号に述べられているものがある。
図４はその工程のうち、キャパシタ加工からキャパシタ
カバー膜成膜までを示した断面図である。図において、
１は下地酸化膜（BPSG）層、２は下部電極（Pt/Tiの積
層構造）層、３はPZT層、４は上部電極（Pt）層、６、
８はフォトレジスト層、９はキャパシタカバー膜（NS
G）層である。[0003] As a method of manufacturing this capacitor,
For example, there is one described in Japanese Patent Application No. 9-049526.
FIG. 4 is a cross-sectional view showing from the processing of the capacitor to the formation of the capacitor cover film in the process. In the figure,
1 is a base oxide (BPSG) layer, 2 is a lower electrode (Pt / Ti laminated structure) layer, 3 is a PZT layer, 4 is an upper electrode (Pt) layer, 6,
8 is a photoresist layer, 9 is a capacitor cover film (NS
G) layer.
【０００４】上記構成のキャパシタにおいては、下部電
極層２、PZT層３、上部電極層４からなる強誘電体キャ
パシタを加工する場合においてこれらをまず（ａ）で積
層して形成した後、（ｂ）でまず上部電極パターンに対
応したフォトレジストパターン６を形成し、（ｃ）でこ
れをマスクとしてドライエッチングを行い、上部電極Pt
を選択的に除去する。この時、反応性ガスとしてはCl2
とArの混合ガス等を用いる（以上の工程を以下、上部電
極加工と呼称）。（ｄ）でこのレジストを除去した後に
（ｅ）で再びレジストパターン８を形成し、（ｆ）でこ
れをマスクとして再びドライエッチングを行い、PZT層
３、下部電極２を選択的に除去した後に（ｇ）でこのレ
ジストを除去する。PZTのエッチングには例えばCF4とAr
の混合ガス等を用い、下部電極のエッチングには上部電
極加工と同様のガスを用いる。（以上の工程を下部電極
加工と呼称）。これらの工程によってキャパシタの形態
ができた後に（ｈ）で全面にキャパシタカバー膜（NS
G）を成膜する。この製造方法の場合には、上部電極加
工、下部電極加工共にフォトレジストをマスクにしたエ
ッチングを行っている事が特徴であり、これは製造工程
の簡易化に役立っている。In the capacitor having the above-described structure, when a ferroelectric capacitor including the lower electrode layer 2, the PZT layer 3, and the upper electrode layer 4 is processed, these are first laminated in FIG. First, a photoresist pattern 6 corresponding to the upper electrode pattern is formed, and in FIG. 3C, dry etching is performed using the photoresist pattern as a mask.
Is selectively removed. At this time, Cl 2 is used as the reactive gas.
A mixed gas of Ar and Ar is used (the above steps are hereinafter referred to as upper electrode processing). After removing this resist in (d), a resist pattern 8 is formed again in (e), dry etching is again performed using this as a mask in (f), and the PZT layer 3 and the lower electrode 2 are selectively removed. This resist is removed in (g). For PZT etching, for example, CF 4 and Ar
And a gas similar to that for processing the upper electrode is used for etching the lower electrode. (The above process is called lower electrode processing). After a capacitor is formed by these steps, a capacitor cover film (NS) is formed over the entire surface in (h).
G) is formed. The feature of this manufacturing method is that etching using a photoresist as a mask is performed for both upper electrode processing and lower electrode processing, which is useful for simplifying the manufacturing process.
【０００５】一方、他の製造方法の工程断面図を図５に
示す。この場合は（ｂ）において、上部電極４上に全面
にSiO2１１をスパッタ法等の方法によって成膜する。
（ｃ）でこのSiO2１１上に上部電極パターンに対応した
フォトレジストパターン６を形成する。次に、（ｄ）で
このレジストをマスクにしてSiO2のエッチングを行い、
選択的にSiO2を除去した後に（ｅ）でレジストを除去す
る。SiO2のエッチングにはCHF3等のガスを用いる。次
に、（ｆ）で残ったSiO2パターンをマスクにして上部電
極Pt５をエッチングした後に、（ｇ）で残ったSiO2１１
をバッファード弗酸等によって除去する（以上、上部電
極加工）。次に、（ｈ）〜（ｍ）で上部電極加工と全く
同様の手順で再びSiO2１２を用いて下部電極加工を行
う。上部電極、PZT、下部電極のエッチングに用いるガ
スは前記の例と全く同様である。最後に（ｎ）で全体に
キャパシタカバー膜を形成する。この製造方法の場合に
はPt、PZTのエッチングをSiO2をマスク（以下、ハード
マスクと呼称）として行っているのが特徴である。[0005] On the other hand, FIG. 5 is a process sectional view of another manufacturing method. In this case, in (b), a film of SiO 2 11 is formed on the entire surface of the upper electrode 4 by a method such as a sputtering method.
In (c), a photoresist pattern 6 corresponding to the upper electrode pattern is formed on the SiO 2 11. Next, in step (d), etching of SiO 2 is performed using this resist as a mask.
After the SiO 2 is selectively removed, the resist is removed in (e). A gas such as CHF 3 is used for etching SiO 2 . Next, after etching the upper electrode Pt5 using the SiO 2 pattern remaining in (f) as a mask, the SiO 2 11 remaining in (g) is etched.
Is removed with buffered hydrofluoric acid or the like (upper electrode processing). Next, in (h) to (m), lower electrode processing is performed again using SiO 2 12 in exactly the same procedure as for upper electrode processing. The gas used for etching the upper electrode, the PZT, and the lower electrode is exactly the same as in the above example. Finally, in (n), a capacitor cover film is formed entirely. The feature of this manufacturing method is that Pt and PZT are etched using SiO 2 as a mask (hereinafter referred to as a hard mask).
【０００６】[0006]
【発明が解決しようとする課題】上記のキャパシタの製
造方法の問題点を以下に述べる。まず、図４の製造方法
においては、上部電極加工、下部電極加工共にエッチン
グ時のマスクとしてフォトレジストを用いている。フォ
トレジストをマスクに用いたドライエッチングは工程の
簡便さという長所がある一方、以下の問題点が存在す
る。The problems of the above-mentioned method of manufacturing a capacitor will be described below. First, in the manufacturing method of FIG. 4, a photoresist is used as a mask at the time of etching in both the upper electrode processing and the lower electrode processing. Dry etching using a photoresist as a mask has the advantage of simplicity of the process, but has the following problems.
【０００７】第１に、Pt、PZTの加工形状である。図４
における下部電極加工工程におけるその断面形状をより
詳細に示したのが図６（ａ）、（ｂ）である。（ａ）は
ドライエッチング中或いは終了直後の形状であり、
（ｂ）はアッシング（レジスト除去）後の形状である。
まず（ａ）でレジストの側面に側壁再付着物９が形成さ
れる。これは、この場合の被エッチング物質であるPt、
PZT等の反応生成物の揮発性が低く、この生成物がレジ
ストの側壁に再付着したものである。レジストの膜厚と
しては、PZT、Ptエッチングとレジストのエッチングレ
ートの比（選択比）はPZT、Pt／レジストで1/2以下であ
るため、2μm程度が必要となり、エッチング終了時にも
1μm程度の膜厚が残る様にしないと、充分な加工寸法精
度が得られない。従って、側壁再付着物の高さもこれと
ほぼ同等である。エッチング中にこの側壁再付着物１３
は（ｂ）に示す様にレジスト６を除去した後も残り、非
常に不安定な形状となる。特に、この側壁再付着物９が
上部電極５に触れると、上部電極と下部電極の電気的シ
ョートの原因となる。この場合にはこのキャパシタはそ
の本来の機能を全く持つ事ができない。すなわち、上記
製造方法においては上記キャパシタを利用したデバイス
の歩留まりは低くなる。[0007] First, there is a processing shape of Pt and PZT. FIG.
6A and 6B show the cross-sectional shape in the lower electrode processing step in FIG. (A) is the shape during or immediately after dry etching,
(B) is the shape after ashing (resist removal).
First, in FIG. 5A, a sidewall reattachment 9 is formed on the side surface of the resist. This is the material to be etched in this case, Pt,
The reaction product such as PZT has low volatility, and this product is attached again to the side wall of the resist. Since the ratio (selectivity) of PZT and Pt etching to the etching rate of the resist is less than 1/2 for PZT and Pt / resist, the thickness of the resist is required to be about 2 μm.
Unless the film thickness of about 1 μm remains, sufficient processing dimensional accuracy cannot be obtained. Therefore, the height of the side wall reattachment is almost the same. During the etching, the side wall re-deposits 13
Remains after the resist 6 is removed, as shown in FIG. In particular, if the side wall reattachment 9 touches the upper electrode 5, it causes an electrical short between the upper electrode and the lower electrode. In this case, the capacitor cannot have its original function at all. That is, in the above manufacturing method, the yield of the device using the capacitor is reduced.
【０００８】この側壁再付着を抑制するのに最も有効な
方法は、レジストマスクをエッチング中に後退させる事
である。この場合の断面図を図７（ａ）、（ｂ）に示
す。これは、レジストの耐性が低いガス（例えばCl2）
を多く含むガスをエッチングに用いる事により実現され
る。これにより、レジストが化学反応によりエッチング
される効果が大きくなり、前記の選択比が1/2よりも小
さくなり、レジストが横方向にもエッチングされる。こ
の場合には特にレジスト断面形状がテーパー状になる事
により、側壁部でも物理的エッチングが発生しやすくな
るために、その側面に再付着が生じにくくなる、或いは
再付着層再びエッチングされる。しかし、この場合には
図に示す様に、被エッチング物であるPZT、Pt/Tiまでも
テーパー状にエッチングされる。一般に、上部、下部電
極のPtの厚さは200nm程度、Tiは20nm程度、PZTは300nm
程度であるため、例えばこのテーパー角が45°以下にな
った場合、その加工精度に大きな影響を与える。例えば
上部電極のサイズを1μmとしても下部電極の下端のサイ
ズは2μm程度にもなるため、微細化による集積度の向上
は図れない。従って、レジストマスクを用いたエッチン
グによりPt、PZTを加工する場合にはキャパシタを充分
な加工精度で歩留まり良く得る事は困難である。The most effective method for suppressing the re-adhesion of the side wall is to retreat the resist mask during the etching. FIGS. 7A and 7B are cross-sectional views in this case. This is a gas with low resistance of the resist (eg Cl 2 )
This is realized by using a gas containing a large amount of for etching. As a result, the effect of etching the resist by a chemical reaction increases, the selectivity becomes smaller than 1/2, and the resist is also etched in the lateral direction. In this case, in particular, since the resist has a tapered cross section, physical etching is likely to occur even at the side wall, so that re-adhesion hardly occurs on the side surface, or the re-adhesion layer is etched again. However, in this case, as shown in the figure, even the objects to be etched, PZT and Pt / Ti, are etched in a tapered shape. Generally, the thickness of Pt of the upper and lower electrodes is about 200 nm, Ti is about 20 nm, and PZT is 300 nm.
For example, when the taper angle is 45 ° or less, the processing accuracy is greatly affected. For example, even if the size of the upper electrode is 1 μm, the size of the lower end of the lower electrode is about 2 μm, so that the integration degree cannot be improved by miniaturization. Therefore, when processing Pt or PZT by etching using a resist mask, it is difficult to obtain a capacitor with sufficient processing accuracy and high yield.
【０００９】一方、図５に示すSiO2をマスクとするエッ
チングを行った場合には、Pt、PZT／SiO2の選択比で１
以上の値を得る事が可能である。この場合にはマスクと
なるSiO2の横方向へのエッチングは無視できる。このた
めに特に微細キャパシタの加工精度はレジストマスクの
場合よりも向上する。更にSiO2の厚さを500nm程度と、
レジストと比べて大幅に薄くする事ができるために側壁
堆積物の高さは小さくなる。ただし、SiO2除去後に側壁
堆積物が残る事には変わりなく、この高さが小さいため
にショートの確率がレジストマスクの場合よりも小さく
なるだけである。On the other hand, when etching using SiO 2 as a mask shown in FIG. 5 is performed, Pt and PZT / SiO 2 have a selectivity of 1%.
It is possible to obtain the above values. In this case, lateral etching of SiO2 serving as a mask can be ignored. For this reason, particularly, the processing accuracy of the fine capacitor is improved as compared with the case of using a resist mask. Further, the thickness of SiO 2 is about 500 nm,
The height of the side wall deposits is reduced because the thickness can be greatly reduced as compared with the resist. However, sidewall deposits remain after the removal of SiO 2 , and the height is small, so that the probability of short-circuiting is only smaller than in the case of a resist mask.
【００１０】また、SiO2マスクの場合には、その除去に
難点がある。レジストマスクの場合には酸素プラズマに
よるドライエッチング（アッシング）により特に残った
PZT層に影響を与えずに容易に除去できるが、SiO2の場
合にはバッファード弗酸によるウェットエッチングか、
Ｆ系ガスによるドライエッチングが必要となり、これら
はPZT層をもエッチングする。従って、PZT層に影響を与
えずにマスクを除去するのは困難である。PZT層にサイ
ドエッチングが入った場合、やはりキャパシタショート
の原因となる。従って、ハードマスクを用いた場合には
エッチング後のマスクの除去に難点があり、これによっ
て特性の良いキャパシタを歩留まり良く得る事は困難で
ある。In the case of the SiO 2 mask, there is a difficulty in removing the mask. In the case of a resist mask, it was particularly left by dry etching (ashing) using oxygen plasma.
It can be easily removed without affecting the PZT layer.However, in the case of SiO 2 , wet etching with buffered hydrofluoric acid
Dry etching with an F-based gas is required, and these also etch the PZT layer. Therefore, it is difficult to remove the mask without affecting the PZT layer. If side etching occurs in the PZT layer, it also causes a capacitor short. Therefore, when a hard mask is used, there is a difficulty in removing the mask after the etching, which makes it difficult to obtain a capacitor having good characteristics with a high yield.
【００１１】本発明の目的は、上述した事情に鑑みてな
されたもので、微細キャパシタを充分な加工精度で歩留
まり良く得る事のできるキャパシタの製造方法及びキャ
パシタを提供する事にある。An object of the present invention has been made in view of the above-mentioned circumstances, and an object of the present invention is to provide a capacitor manufacturing method and a capacitor capable of obtaining a fine capacitor with sufficient processing accuracy and high yield.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するため
の本発明は、以下の構成を採用した。請求項１に記載の
キャパシタの製造方法は、基板上に下部電極用の導電
膜、誘電体膜、上部電極用の導電膜を順次成膜する工程
と、該上部電極用の導電膜上に該導電膜をエッチングす
る際のマスクとしての機能を有する第一の絶縁膜を形成
する工程と、該第一の絶縁膜をパターンニングする工程
と、該第一の絶縁膜パターンをマスクとして前記上部電
極用の導電膜および前記誘電体膜をエッチングしてパタ
ーンを形成する工程と、前記第一の絶縁膜パターンを残
したままで、前記下部電極用の導電膜上に該導電膜をエ
ッチングする際のマスクとしての機能を有する第二の絶
縁膜を形成する工程と、該第二の絶縁膜をパターンニン
グする工程と、該第二の絶縁膜パターンをマスクとして
前記下部電極をエッチングしてパターンを形成する工程
と、前記第二の絶縁膜パターンと前記下部電極とを被覆
する第三の絶縁膜を成膜する工程とを含むことを特徴と
する。To achieve the above object, the present invention employs the following constitution. The method for manufacturing a capacitor according to claim 1, wherein a conductive film for a lower electrode, a dielectric film, and a conductive film for an upper electrode are sequentially formed on the substrate, and the conductive film for the upper electrode is formed on the conductive film for the upper electrode. Forming a first insulating film having a function as a mask when etching the conductive film, patterning the first insulating film, and forming the upper electrode using the first insulating film pattern as a mask Forming a pattern by etching the conductive film and the dielectric film, and a mask for etching the conductive film on the conductive film for the lower electrode while leaving the first insulating film pattern. Forming a second insulating film having a function as, a step of patterning the second insulating film, and forming a pattern by etching the lower electrode using the second insulating film pattern as a mask Process and Characterized in that it comprises a step of forming a third insulating film covering said lower electrode and said second insulating film pattern.
【００１３】請求項２に記載のキャパシタの製造方法
は、請求項１に記載のキャパシタの製造方法において、
前記第一の絶縁膜および前記第二の絶縁膜がNSG膜から
なることを特徴とする。According to a second aspect of the present invention, there is provided a method of manufacturing a capacitor according to the first aspect.
The first insulating film and the second insulating film are made of an NSG film.
【００１４】請求項３に記載のキャパシタは、基板上に
下部電極、誘電体層、上部電極、該上部電極のエッチン
グの際のマスクとしての機能を有する第一の絶縁層の順
に積層され、前記第一の絶縁膜、前記上部電極、および
前記誘電体層は、該下部電極をエッチングする際のマス
クとしての機能を有する第二の絶縁膜で被覆され、前記
第二の絶縁膜、および前記下部電極は、第三の絶縁膜で
被覆されていることを特徴とする。According to a third aspect of the present invention, the capacitor is laminated on the substrate in the order of a lower electrode, a dielectric layer, an upper electrode, and a first insulating layer having a function as a mask when etching the upper electrode. The first insulating film, the upper electrode, and the dielectric layer are covered with a second insulating film having a function as a mask when etching the lower electrode, the second insulating film, and the lower The electrode is covered with a third insulating film.
【００１５】本発明のキャパシタの製造方法及びキャパ
シタによれば、ハードマスクをエッチング後にも除去せ
ずに残す事により、マスク除去時のPZT層への影響を無
くし、更にマスクの側壁再付着層によりキャパシタがシ
ョートする事を無くした。従って、ハードマスクを用い
る事による高い加工精度とキャパシタの高い歩留まりが
両立できる。According to the method for manufacturing a capacitor and the capacitor of the present invention, the hard mask is left without being removed even after etching, thereby eliminating the influence on the PZT layer at the time of removing the mask. The short circuit of the capacitor was eliminated. Therefore, both high processing accuracy and high yield of the capacitor can be achieved by using the hard mask.
【００１６】[0016]
【発明の実施の形態】本発明の製造方法の実施形態の工
程断面図を図１（ａ）〜（ｌ）に示す。図において、１
は下地酸化膜（BPSG）層（基板）、２は下部電極（Pt/T
iの積層構造）用の導電膜、３はPZT層（誘電体膜）、４
は上部電極（Pt）用の導電膜、５、はハードマスク（NS
G：ノンドープトシリケートガラス、第一の絶縁膜）
層、７はNSG層（第二の絶縁膜）、６、８はレジスト
層、９はキャパシタカバー膜（NSG、第三の絶縁膜）層
である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIGS. 1 (a) to 1 (l) are cross-sectional views showing the steps of a manufacturing method according to an embodiment of the present invention. In the figure, 1
Is the underlying oxide film (BPSG) layer (substrate), 2 is the lower electrode (Pt / T
3) PZT layer (dielectric film), 4
Is a conductive film for the upper electrode (Pt), and 5 is a hard mask (NS
G: non-doped silicate glass, first insulating film)
Reference numeral 7 denotes an NSG layer (second insulating film), reference numerals 6 and 8 denote resist layers, and reference numeral 9 denotes a capacitor cover film (NSG, third insulating film) layer.
【００１７】本発明の製造方法においては、ハードマス
クとなるNSG層５、７をエッチング後に除去せず、その
ままキャパシタカバー膜９に取り込んだ形態とする。そ
のため、図７に示した従来例と比べてその工程が簡略化
される。更に、ハードマスクを除去しないため、その除
去工程による悪影響及びマスクの側壁再付着によるキャ
パシタショート等の問題は発生しない。更に、ハードマ
スクを用いているため、断面形状のテーパー化も抑制で
き、微細加工にも対応した製造方法である。In the manufacturing method of the present invention, the NSG layers 5 and 7 serving as hard masks are not removed after etching, but are directly taken into the capacitor cover film 9. Therefore, the process is simplified as compared with the conventional example shown in FIG. Furthermore, since the hard mask is not removed, there is no adverse effect due to the removal step, and no problems such as short-circuiting of the capacitor due to redeposition of the mask side wall do not occur. Furthermore, since a hard mask is used, it is possible to suppress tapering of the cross-sectional shape, and this is a manufacturing method corresponding to fine processing.
【００１８】本発明においては、まず（ａ）において、
下地酸化膜１上に積層して下部電極２、強誘電体３、上
部電極４を積層して成膜する。次に（ｂ）において上部
電極４上に全面にNSG５を成膜する。（ｃ）でこのNSG５
上に上部電極パターンに対応したフォトレジストパター
ン６を形成する。次に、（ｄ）でこのレジストをマスク
にしてNSG５のエッチングを行い、選択的にNSGを除去し
た後に（ｅ）でレジストを除去する。NSGのエッチング
にはCHF3等のガスを用いる。次に、（ｆ）で残ったNSG
５のパターンをマスクにして上部電極４、強誘電体層３
をエッチングする（以上、上部電極加工）。In the present invention, first, in (a),
A lower electrode 2, a ferroelectric 3, and an upper electrode 4 are stacked on the base oxide film 1 to form a film. Next, in (b), an NSG 5 is formed on the entire surface of the upper electrode 4. (C) In this NSG5
A photoresist pattern 6 corresponding to the upper electrode pattern is formed thereon. Next, the NSG 5 is etched using this resist as a mask in (d), and after selectively removing the NSG, the resist is removed in (e). A gas such as CHF3 is used for etching the NSG. Next, the NSG left in (f)
5 as a mask, the upper electrode 4, the ferroelectric layer 3
(Upper electrode processing).
【００１９】次に、このNSG５をそのままの状態で
（ｇ）〜（ｋ）で上部電極加工と全く同様の手順で下部
電極加工を行う。上部電極４、強誘電体層３をエッチン
グする際にNSG５の側壁にはやはり再付着層が残るが、
これをそのままの形態で残し、更に下部電極エッチング
にNSG７の側壁に形成した再付着層もそのまま残る。Next, the lower electrode is processed in exactly the same procedure as the upper electrode in (g) to (k) while keeping the NSG 5 as it is. When the upper electrode 4 and the ferroelectric layer 3 are etched, a redeposition layer still remains on the side wall of the NSG 5,
This is left as it is, and the redeposition layer formed on the side wall of the NSG 7 during the lower electrode etching is also left as it is.
【００２０】以下、図１（ａ）〜（ｌ）を用いて本発明
の製造方法の一実施例について詳細に説明する。図にお
いて、１は下地酸化膜（BPSG）層、２は下部電極（Pt/T
iの積層構造で膜厚はPtが200nm、Tiが20nm程度）層、３
はPZT（300nm）層、４は上部電極（Pt200nm）層、５、
７はハードマスク（NSGで５は600nm、７は300nm厚）
層、６、８はレジスト層、９はキャパシタカバー膜（NS
G300nm）層である。Hereinafter, an embodiment of the manufacturing method of the present invention will be described in detail with reference to FIGS. 1 (a) to 1 (l). In the figure, 1 is a base oxide film (BPSG) layer, 2 is a lower electrode (Pt / T
In the laminated structure of i, the film thickness is about 200 nm for Pt and about 20 nm for Ti.
Is a PZT (300 nm) layer, 4 is an upper electrode (Pt200 nm) layer, 5,
7 is a hard mask (5 nm for NSG, 600 nm, 7 is 300 nm thick)
Layers, 6 and 8 are resist layers, 9 is a capacitor cover film (NS
G300 nm) layer.
【００２１】まず、（ａ）においてBPSG１上にPt/Ti
２、PZT３、Pt４を順次成膜する。次に（ｂ）で第１のN
SG５を全面に成膜した後に、（ｃ）でこの上に第１のレ
ジスト層６を形成する。このパターンは形成する強誘電
体キャパシタの上部電極のパターンに対応する。次に
（ｄ）ではこのレジスト層をマスクとしてNSG層５を選
択的にエッチングする。この時、エッチングは反応性イ
オンエッチングを用いて行われ、反応性ガスとしてはCF
4、CHF3が用いられる。次に、（ｅ）でレジストを酸素
プラズマを用いたアッシング等の方法で除去する。次
に、（ｆ）で上部電極Pt層４、PZT層３をCl2/Arを用い
た反応性イオンエッチング等の方法でエッチングする。
この時、PZT層エッチングにおいてはガスをCF4/Ar等と
切り替えても良く、他のエッチングパラーメータ（圧力
等）も同様に切り替えることが可能である。この時、マ
スクとなる前記NSG層５も同時にエッチングされるが、
一般にPt、PZTのエッチング速度とNSGのエッチング速度
はほぼ等しく100nm/min程度であるため、前記の膜厚設
定の場合Ptのエッチング終了時にはNSG層５の厚さは100
nm程度となる。この時、NSG層５の側壁にはレジストマ
スクの場合と同様に再付着層が形成されているが、その
高さは高々NSG層５の厚さと同じ100nmである。この後で
（ｇ）において第２のNSG層７を成膜し、前記（ｃ）〜
（ｅ）と同様に（ｈ）〜（ｊ）で第２のレジスト層８を
形成、NSGエッチング、レジスト除去を行う。ただしこ
の場合に第２のレジスト層８のパターンは形成する強誘
電体パターンの下部電極パターンに対応する。次に
（ｋ）で（ｆ）と全く同様にNSG層７をマスクにしてPt/
Ti層２をエッチングする。この場合にもPtとNSGのエッ
チング速度は前記と同様にほぼ等しいため、エッチング
終了時にはNSG層７の膜厚は100nm程度になっている。前
期と同様にNSG層７の側壁にも再付着層が形成されてい
るが、やはりこの場合にもその高さは高々100nmであ
る。最後に（ｌ）でキャパシタカバー膜となるNSG層９
を全面に成膜する。この時、マスクとして用いたNSG層
５、７はNSG層９と一体化し、キャパシタカバー膜とな
り、後の工程（コンタクトエッチ、配線形成、配線エッ
チング等）が行われる。First, in (a), Pt / Ti is placed on BPSG1.
2, PZT3 and Pt4 are sequentially formed. Next, in (b), the first N
After the SG5 is formed on the entire surface, the first resist layer 6 is formed thereon in (c). This pattern corresponds to the pattern of the upper electrode of the ferroelectric capacitor to be formed. Next, in (d), the NSG layer 5 is selectively etched using the resist layer as a mask. At this time, etching is performed using reactive ion etching, and CF is used as a reactive gas.
4 , CHF 3 is used. Next, in (e), the resist is removed by a method such as ashing using oxygen plasma. Next, in (f), the upper electrode Pt layer 4 and the PZT layer 3 are etched by a method such as reactive ion etching using Cl 2 / Ar.
At this time, in the etching of the PZT layer, the gas may be switched to CF 4 / Ar or the like, and other etching parameters (pressure and the like) may be switched in the same manner. At this time, the NSG layer 5 serving as a mask is also etched at the same time.
Generally, the etching rate of Pt, PZT and the etching rate of NSG are almost the same and about 100 nm / min.
nm. At this time, a redeposition layer is formed on the side wall of the NSG layer 5 as in the case of the resist mask, but the height thereof is at most 100 nm which is the same as the thickness of the NSG layer 5. Thereafter, in (g), a second NSG layer 7 is formed, and
As in (e), a second resist layer 8 is formed in (h) to (j), and NSG etching and resist removal are performed. However, in this case, the pattern of the second resist layer 8 corresponds to the lower electrode pattern of the ferroelectric pattern to be formed. Next, in (k), the NSG layer 7 is used as a mask and Pt /
The Ti layer 2 is etched. Also in this case, since the etching rates of Pt and NSG are almost the same as described above, the thickness of the NSG layer 7 is about 100 nm at the end of the etching. As in the previous case, a redeposition layer is also formed on the side wall of the NSG layer 7, but also in this case the height is at most 100 nm. Finally, the NSG layer 9 that becomes the capacitor cover film in (l)
Is formed on the entire surface. At this time, the NSG layers 5 and 7 used as masks are integrated with the NSG layer 9 to form a capacitor cover film, and the subsequent steps (contact etching, wiring formation, wiring etching, etc.) are performed.
【００２２】本発明の製造方法においては、ハードマス
クとなるNSG５、７をエッチング後に除去せず、そのま
まキャパシタカバー膜９に取り込んだ形態とする。その
ため、図３に示した従来例と比べてその工程が簡略化さ
れる。ハードマスクの側壁には再付着層がレジストマス
クの場合と同様に形成されているが、これはハードマス
クを除去しないためにゴミとなってキャパシタショート
の原因とはなりにくい。更に、前記の様にレジストマス
クの高さは1μm程度と高かったのに対し、例えば、その
除去工程による悪影響及びマスクの側壁再付着によるキ
ャパシタショート等の問題は発生しない。更に、ハード
マスクを用いているためレジストマスクの場合の様にマ
スクのテーパー化が生じないため、高い加工精度が得ら
れる。In the manufacturing method of the present invention, the NSGs 5 and 7 serving as hard masks are not removed after etching, but are taken into the capacitor cover film 9 as they are. Therefore, the process is simplified as compared with the conventional example shown in FIG. A redeposition layer is formed on the side wall of the hard mask in the same manner as in the case of the resist mask. However, since the hard mask is not removed, the redeposition layer is unlikely to become dust and cause a capacitor short. Further, although the height of the resist mask is as high as about 1 μm as described above, for example, there is no problem such as an adverse effect due to the removal step and a capacitor short-circuit due to reattachment of the mask side wall. Furthermore, since a hard mask is used, the tapering of the mask does not occur as in the case of a resist mask, so that high processing accuracy can be obtained.
【００２３】上記製造方法において得られるキャパシタ
においては、例えば、上部電極上の絶縁膜層の厚さはエ
ッチング後のNSG５とNSG７の厚さと容量カバー膜９の厚
さの和となるのに対して容量以外の部分では容量カバー
膜９の厚さ分だけとなって、その厚さが大きく異なると
いう特徴を有するが、これは特にその容量特性、デバイ
ス特性に影響を与えるものではない。実際の容量におい
ては図１の工程の後にコンタクト穴形成、Al配線形成等
の工程を経るが、この場合に最終的に形成された容量の
断面図を図２に示す。In the capacitor obtained by the above manufacturing method, for example, the thickness of the insulating film layer on the upper electrode is the sum of the thickness of the NSG 5 and NSG 7 after etching and the thickness of the capacitor cover film 9. The portion other than the capacitor has a feature that the thickness is greatly different only by the thickness of the capacitor cover film 9, but this does not particularly affect the capacity characteristics and device characteristics. In the case of an actual capacitor, processes such as contact hole formation and Al wiring formation are performed after the process of FIG. 1. In this case, a sectional view of the capacitor finally formed is shown in FIG.
【００２４】本実施例ではマスクとなるNSG層５、７の
厚さはそれぞれ600nm、300nmとしたが、これをそれぞれ
500nm、200nmとすればエッチング終了時にはどちらもそ
の膜厚はほぼ零となる。この場合には上部電極やPZTが
直接エッチングされるおそれがあるが、側壁再付着層は
完全に除去される。使用するデバイスにおいて上部電極
やPZTに対してのオーバーエッチングがその動作上悪影
響を与えない場合であればこの条件も使用可能である。
この場合には側壁再付着層が全く無いために容量の歩留
まりは更に高いものとなる。この場合には前記の例と異
なり最終的な絶縁膜層の厚さは上部電極上でもそれ以外
でも一定となる。In the present embodiment, the thicknesses of the NSG layers 5 and 7 serving as masks are set to 600 nm and 300 nm, respectively.
If the thickness is set to 500 nm or 200 nm, the film thickness becomes almost zero at the end of etching. In this case, the upper electrode and PZT may be directly etched, but the side wall redeposition layer is completely removed. This condition can also be used if overetching the upper electrode or PZT does not adversely affect the operation of the device to be used.
In this case, since there is no side wall re-adhesion layer, the capacity yield is further increased. In this case, unlike the above-mentioned example, the final thickness of the insulating film layer is constant on the upper electrode and on other portions.
【００２５】本実施例では、誘電体層としてPZTを使用
したが、他にSrBi2Ta2O9、（Ba1-x,Srx）TiO3等を用い
た場合でも同様の効果が得られる。この時、これらの材
料にはその強誘電特性の向上のためにLa、Nb、Caをドー
プさせる事も可能である。本実施例では上部電極、下部
電極としてPtを使用しているが、他にIr、IrO2、Ru、Ru
O2、W、WSix、TiN、WN等を用いる事も可能である。更
に、上部電極と下部電極で異なる材料を使用する事も可
能である。In this embodiment, PZT is used as the dielectric layer. However, similar effects can be obtained when SrBi 2 Ta 2 O 9 , (Ba 1-x , Sr x ) TiO 3 or the like is used. . At this time, these materials can be doped with La, Nb, and Ca to improve the ferroelectric characteristics. In the present embodiment, Pt is used as the upper electrode and the lower electrode, but in addition, Ir, IrO2, Ru, Ru
It is also possible to use O2, W, WSix, TiN, WN and the like. Further, it is possible to use different materials for the upper electrode and the lower electrode.
【００２６】本実施例では、マスクとなるNSG層５、７
の厚さはそれぞれ600nm、300nmとしたが、これをそれぞ
れ500nm、200nmとすればエッチング終了時にはどちらも
その膜厚はほぼ零となる。この場合には上部電極やPZT
が直接エッチングされるおそれがあるが、側壁再付着層
は完全に除去される。使用するデバイスにおいて上部電
極やPZTに対してのオーバーエッチングがその動作上悪
影響を与えない場合であればこの条件も使用可能であ
る。この場合には側壁再付着層が全く無いために容量の
歩留まりは更に高いものとなる。In this embodiment, the NSG layers 5, 7 serving as masks are used.
Are 600 nm and 300 nm, respectively, but if they are 500 nm and 200 nm, respectively, the thickness of each becomes almost zero at the end of etching. In this case, the upper electrode or PZT
May be directly etched, but the sidewall redeposition layer is completely removed. This condition can also be used if overetching the upper electrode or PZT does not adversely affect the operation of the device to be used. In this case, since there is no side wall re-adhesion layer, the capacity yield is further increased.
【００２７】[0027]
【発明の効果】以上詳細に説明したように、本発明に係
るキャパシタの製造方法及びキャパシタによれば、誘電
体キャパシタを高い歩留まり、高い加工精度を持って得
られるという効果が得られる。As described above in detail, according to the method for manufacturing a capacitor and the capacitor according to the present invention, it is possible to obtain an effect that a dielectric capacitor can be obtained with high yield and high processing accuracy.
【図１】 本発明に係る一実施形態であるキャパシタの
製造方法の各工程を示す断面図である。FIG. 1 is a cross-sectional view showing each step of a method for manufacturing a capacitor according to an embodiment of the present invention.
【図２】 本発明に係る一実施形態であるキャパシタの
断面図である。FIG. 2 is a sectional view of a capacitor according to an embodiment of the present invention.
【図３】 強誘電体キャパシタのヒステリシス特性を示
す図である。FIG. 3 is a diagram showing a hysteresis characteristic of a ferroelectric capacitor.
【図４】 従来のキャパシタの製造方法の各工程を示す
断面図である。FIG. 4 is a cross-sectional view showing each step of a conventional method for manufacturing a capacitor.
【図５】 従来の別のキャパシタの製造方法の各工程を
示す断面図である。FIG. 5 is a cross-sectional view showing each step of another conventional method for manufacturing a capacitor.
【図６】 従来のキャパシタの製造方法の問題点を説明
するための図である。（ａ）ドライエッチング中及び終
了直後のキャパシタの形状を示す図である。（ｂ）レジ
スト除去後のキャパシタの形状を示す図である。FIG. 6 is a view for explaining a problem of a conventional method for manufacturing a capacitor. (A) is a figure which shows the shape of the capacitor during dry etching and immediately after completion | finish. FIG. 3B is a view showing the shape of the capacitor after removing the resist.
【図７】 従来のキャパシタの製造方法の問題点を説明
するための図である。（ａ）ドライエッチング中及び終
了直後のキャパシタの形状を示す図である。（ｂ）レジ
スト除去後のキャパシタの形状を示す図である。FIG. 7 is a view for explaining a problem of a conventional method for manufacturing a capacitor. (A) is a figure which shows the shape of the capacitor during dry etching and immediately after completion | finish. FIG. 3B is a view showing the shape of the capacitor after removing the resist.
１ 下地酸化膜（BPSG、基板） ２ 下部電極（Pt/Ti） ３ 誘電体層（PZT） ４ 上部電極（Pt） ５ NSG層（第一の絶縁膜） ６ レジスト ７ NSG層（第二の絶縁膜） ８ レジスト ９ キャパシタカバー膜（NSG、第三の絶縁膜） １１ SiO2層 １２ SiO2層 １３ 側壁再付着物 １４ Al配線層REFERENCE SIGNS LIST 1 base oxide film (BPSG, substrate) 2 lower electrode (Pt / Ti) 3 dielectric layer (PZT) 4 upper electrode (Pt) 5 NSG layer (first insulating film) 6 resist 7 NSG layer (second insulating) 8 Resist 9 Capacitor cover film (NSG, third insulating film) 11 SiO 2 layer 12 SiO 2 layer 13 Sidewall reattachment 14 Al wiring layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 21/8247 29/788 29/792
Claims (3)
膜、上部電極用の導電膜を順次成膜する工程と、 該上部電極用の導電膜上に該導電膜をエッチングする際
のマスクとしての機能を有する第一の絶縁膜を形成する
工程と、 該第一の絶縁膜をパターンニングする工程と、 該第一の絶縁膜パターンをマスクとして前記上部電極用
の導電膜および前記誘電体膜をエッチングしてパターン
を形成する工程と、 前記第一の絶縁膜パターンを残したままで、前記下部電
極用の導電膜上に該導電膜をエッチングする際のマスク
としての機能を有する第二の絶縁膜を形成する工程と、 該第二の絶縁膜をパターンニングする工程と、 該第二の絶縁膜パターンをマスクとして前記下部電極を
エッチングしてパターンを形成する工程と、 前記第二の絶縁膜パターンと前記下部電極とを被覆する
第三の絶縁膜を成膜する工程とを含むことを特徴とする
キャパシタの製造方法。A step of sequentially forming a conductive film for a lower electrode, a dielectric film, and a conductive film for an upper electrode on a substrate, and a step of etching the conductive film on the conductive film for the upper electrode. Forming a first insulating film having a function as a mask, patterning the first insulating film, and using the first insulating film pattern as a mask, the conductive film for the upper electrode and the dielectric A step of forming a pattern by etching a body film, and a second step having a function as a mask when etching the conductive film on the conductive film for the lower electrode while leaving the first insulating film pattern. Forming a second insulating film; patterning the second insulating film; etching the lower electrode using the second insulating film pattern as a mask to form a pattern; Insulating film pattern Method of manufacturing a capacitor which comprises a step of forming a third insulating film covering said a down lower electrode.
において、 前記第一の絶縁膜および前記第二の絶縁膜がNSG膜から
なることを特徴とするキャパシタの製造方法。2. The method for manufacturing a capacitor according to claim 1, wherein the first insulating film and the second insulating film are made of an NSG film.
極、該上部電極のエッチングの際のマスクとしての機能
を有する第一の絶縁層の順に積層され、 前記第一の絶縁膜、前記上部電極、および前記誘電体層
は、該下部電極をエッチングする際のマスクとしての機
能を有する第二の絶縁膜で被覆され、前記第二の絶縁
膜、および前記下部電極は、第三の絶縁膜で被覆されて
いることを特徴とするキャパシタ。3. A lower electrode, a dielectric layer, an upper electrode, and a first insulating layer having a function as a mask at the time of etching the upper electrode are laminated on the substrate in this order; The upper electrode, and the dielectric layer are covered with a second insulating film having a function as a mask when etching the lower electrode, the second insulating film, and the lower electrode, a third insulating film A capacitor covered with a film.
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094019A (en) * | 2000-09-18 | 2002-03-29 | Oki Electric Ind Co Ltd | Method of manufacturing semiconductor device |
| JP2004214544A (en) * | 2003-01-08 | 2004-07-29 | Fujitsu Ltd | Manufacturing method of semiconductor device |
| JP2005175262A (en) * | 2003-12-12 | 2005-06-30 | Renesas Technology Corp | Semiconductor device and manufacturing method thereof |
| JP2007096338A (en) * | 2006-11-21 | 2007-04-12 | Fujitsu Ltd | Method of manufacturing semiconductor device |
| JP2007335897A (en) * | 2007-08-29 | 2007-12-27 | Fujitsu Ltd | Semiconductor device fabrication method |
| JP2011086783A (en) * | 2009-10-16 | 2011-04-28 | Sumitomo Precision Prod Co Ltd | Plasma etching method |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094019A (en) * | 2000-09-18 | 2002-03-29 | Oki Electric Ind Co Ltd | Method of manufacturing semiconductor device |
| JP2004214544A (en) * | 2003-01-08 | 2004-07-29 | Fujitsu Ltd | Manufacturing method of semiconductor device |
| JP2005175262A (en) * | 2003-12-12 | 2005-06-30 | Renesas Technology Corp | Semiconductor device and manufacturing method thereof |
| JP2007096338A (en) * | 2006-11-21 | 2007-04-12 | Fujitsu Ltd | Method of manufacturing semiconductor device |
| JP4629021B2 (en) * | 2006-11-21 | 2011-02-09 | 富士通セミコンダクター株式会社 | Manufacturing method of semiconductor device |
| JP2007335897A (en) * | 2007-08-29 | 2007-12-27 | Fujitsu Ltd | Semiconductor device fabrication method |
| JP4515492B2 (en) * | 2007-08-29 | 2010-07-28 | 富士通セミコンダクター株式会社 | Manufacturing method of semiconductor device |
| JP2011086783A (en) * | 2009-10-16 | 2011-04-28 | Sumitomo Precision Prod Co Ltd | Plasma etching method |
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