JP2000195971A - 不揮発性半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 微細化及び多値化を図る上で有利な不発性半
導体記憶装置を提供する。 【解決手段】 Ｐ型のシリコン基板５１上に形成された
シリコン酸化膜５２及びフローティングゲート６５と、
前記フローティングゲート６５を挟むように形成された
素子分離膜５９と、前記フローティングゲート６５の上
部に形成された選択酸化膜６２と、前記選択酸化膜６２
の上部に形成された凸部６４と、前記凸部６４や前記選
択酸化膜６２を介して前記フローティングゲート６５を
被覆するように形成されたトンネル酸化膜６６と、前記
トンネル酸化膜６６を介して前記フローティングゲート
６５の一端部上に重なるように形成されたコントロール
ゲート６８Ａと、前記フローティングゲート６５及び前
記コントロールゲート６８Ａに隣接する前記基板５１の
表面に形成されたＮ型のソース・ドレイン領域６９，７
０とを備えたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置とその製造方法に関し、更に言えば、スプリット
ゲート型のフラッシュメモリの多値化及び微細化を可能
にする不揮発性半導体記憶装置とその製造方法を提供す
るものである。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ(EEPROM:Electrically Eras able a
nd Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する２重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな２重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、Ｆ−
Ｎ伝導(Fowler-Nordheim tunnelling)によってフローテ
ィングゲートからコントロールゲートへ電荷を引き抜く
ことでデータの消去が行われる。

【０００３】図６はフローティングゲートを有する不揮
発性半導体記憶装置のメモリセル部分を示す断面図であ
る。この図においては、コントロールゲートがフローテ
ィングゲートと並んで配置されるスプリットゲート構造
を示している。

【０００４】Ｐ型のシリコン基板１の表面領域に、ＬＯ
ＣＯＳ（Local Oxidation Of Silicon）法により選択的
に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子
分離膜２（図７（ａ）参照）が短冊状に形成され、素子
領域が区画される。シリコン基板１上に、酸化膜３Ａを
介し、隣り合う素子分離膜２の間に跨るようにしてフロ
ーティングゲート４が配置される。このフローティング
ゲート４は、１つのメモリセル毎に独立して配置され
る。また、フローティングゲート４上の選択酸化膜５
は、選択酸化法によりフローティングゲート４の中央部
で厚く形成され、フローティングゲート４の端部を鋭角
にしている。これにより、データの消去動作時にフロー
ティングゲート４の端部で電界集中が生じ易いようにし
ている。

【０００５】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３Ａと一体化されたトンネル酸
化膜３を介してコントロールゲート６が配置される。こ
のコントロールゲート６は、一部がフローティングゲー
ト４上に重なり、残りの部分が酸化膜３Ａを介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。

【０００６】隣り合うコントロールゲート６間の基板領
域及び隣り合うフローティングゲート４間の基板領域に
は、Ｎ型のドレイン領域７及びソース領域８が形成され
る。ドレイン領域７は、コントロールゲート６の間で素
子分離膜２に囲まれてそれぞれが独立し、ソース領域８
は、コントロールゲート６の延在する方向に連続する。
これらのフローティングゲート４、コントロールゲート
６、ドレイン領域７及びソース領域８によりメモリセル
トランジスタが構成される。

【０００７】そして、前記コントロールゲート６上に、
酸化膜９を介して、金属配線１０がコントロールゲート
６と交差する方向に配置される。この金属配線１０は、
コンタクトホール１１を通して、ドレイン領域７に接続
される。そして、各コントロールゲート６は、ワード線
となり、コントロールゲート６と平行に延在するソース
領域８は、ソース線となる。また、ドレイン領域７に接
続される金属配線１０は、ビット線となる。

【０００８】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。

【０００９】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６の電位を２Ｖ、ドレイン領域
７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖと
する。これにより、ソース領域８に高電位を印加するこ
とで、ソース領域８とフローティングゲート４間のカッ
プリング比によりフローティングゲート４の電位が９Ｖ
程度に持ち上げられ、ドレイン領域７付近で発生するホ
ットエレクトロンがフローティングゲート４側へ加速さ
れ、酸化膜３Ａを通してフローティングゲート４に注入
されてデータの書き込みが行われる。

【００１０】一方、消去動作においては、ドレイン領域
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１４Ｖとする。これにより、フローティングゲ
ート４内に蓄積されている電荷（電子）が、フローティ
ングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nor
dheim tunnelling）伝導によって前記トンネル酸化膜３
を突き抜けてコントロールゲート６に放出されてデータ
が消去される。

【００１１】そして、読み出し動作においては、コント
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート４に電荷
（電子）が注入されていなければ、フローティングゲー
ト４の電位が高くなるため、フローティングゲート４の
下にチャネルが形成されてドレイン電流が流れる。

【００１２】以下、このような不揮発性半導体記憶装置
の製造方法について説明する。

【００１３】図７（ａ）において、シリコン基板１上に
ＬＯＣＯＳ法により素子分離膜２を形成する。即ち、図
７（ａ）に示すように前記シリコン基板１上にパッド酸
化膜２１を形成し、不図示のホトレジスト膜を介して開
口部２２が形成されたシリコン窒化膜２３を形成し、こ
のシリコン窒化膜２３をマスクにして選択酸化して素子
分離膜２を形成する。尚、前記素子分離膜２の形成工程
において、前記パッド酸化膜２１上にパッドポリシリコ
ン膜を積層させた状態で形成するものであっても良い。

【００１４】次に、前記シリコン窒化膜２３及びパッド
酸化膜２１を除去した後に、図７（ｂ）に示すようにシ
リコン基板１上を熱酸化してゲート酸化膜３Ａを形成
し、その上にポリシリコン膜２４を形成する。

【００１５】次に、図７（ｃ）に示すように不図示のホ
トレジスト膜を介して開口部２５が形成されたシリコン
窒化膜２６を形成した後に、このシリコン窒化膜２６を
マスクにして前記ポリシリコン膜２４を選択酸化して選
択酸化膜５を形成する。尚、図７（ｃ）と後述する図８
（ａ），（ｂ）は、特にメモリセル部の形成工程を説明
するために用いたメモリセル部の形成領域を示す断面図
である。

【００１６】続いて、図８（ａ）に示すように前記シリ
コン窒化膜２６を除去した後に、選択酸化膜５をマスク
にしてポリシリコン膜２４及びシリコン酸化膜３Ａをエ
ッチングしてフローティングゲート４を形成する。

【００１７】そして、図８（ｂ）に示すように全面にト
ンネル酸化膜３を形成した後に、全面にポリシリコン膜
及びタングステンシリサイド（ＷＳｉｘ）膜から成る導
電膜を形成し、不図示のホトレジスト膜を介してパター
ニングしてコントロールゲート６を形成する。尚、前記
コントロールゲート６は、ポリシリコン膜から成る単層
膜であっても良い。図８（ｃ）は、図８（ｂ）のＡ−Ａ
断面部を示した断面図である。

【００１８】以下、説明は省略するが、図６に示すよう
にソース領域８及びドレイン領域７が形成され、前記ド
レイン領域７にコンタクトされる金属配線１０等が形成
されて不揮発性半導体記憶装置のメモリセルが形成され
る。

【００１９】

【発明が解決しようとする課題】しかしながら、上述し
たデバイス構造及び製造方法では、素子分離膜２とフロ
ーティングゲート４との間、フローティングゲート４と
コントロールゲート６との間で、それぞれ高いマスク合
せ精度が要求されるといった課題があり、更なる微細化
を図ろうとした場合に支障があった。

【００２０】そして、フローティングゲート４の上部か
ら側部にかけてコントロールゲート６を形成して成るス
プリットゲート型のフラッシュメモリにおいて、コント
ロールゲート形成用マスクにマスクずれが発生すると、
コントロールゲート６がずれて形成されてしまうことに
なる。

【００２１】このような場合、隣り合って対を成すコン
トロールゲート６のゲート長に差が生じ、セル電流がず
れてしまう。そのため、対となるセルトランジスタを流
れる電流値を同じにすることができず、多値化を図る上
で大きな妨げとなっていた。

【００２２】従って、本発明は素子分離膜やフローティ
ングゲートやコントロールゲートをセルフアラインで形
成することで、微細化及び多値化を図る上で有利な不発
性半導体記憶装置とその製造方法を提供することを目的
とする。

【００２３】

【課題を解決するための手段】そこで、本発明の不揮発
性半導体記憶装置は、Ｐ型のシリコン基板５１上に形成
されたシリコン酸化膜５２及びフローティングゲート６
５と、前記フローティングゲート６５を挟むように形成
された素子分離膜５９と、前記フローティングゲート６
５の上部に形成された選択酸化膜６２と、前記選択酸化
膜６２の上部に形成された凸部６４と、前記凸部６４や
前記選択酸化膜６２を介して前記フローティングゲート
６５を被覆するように形成されたトンネル酸化膜６６
と、前記トンネル酸化膜６６を介して前記フローティン
グゲート６５の一端部上に重なるように形成されたコン
トロールゲート６８Ａと、前記フローティングゲート６
５及び前記コントロールゲート６８Ａに隣接する前記基
板５１の表面に形成されたＮ型のソース・ドレイン領域
６９，７０とを備えたことを特徴とするものである。

【００２４】また、その製造方法は、Ｐ型のシリコン基
板５１上にシリコン酸化膜５２及び第1の導電膜として
のポリシリコン膜５３とを形成した後に、前記ポリシリ
コン膜５３や前記シリコン酸化膜５２や前記シリコン基
板５１の一部をエッチング除去して凹部５６を形成す
る。また、この凹部５６を介して前記基板表層にＰ型の
不純物として、例えばボロンイオンをイオン注入してチ
ャネルストッパ形成用のイオン注入領域５７を形成す
る。次に、前記凹部５６を含む基板上にＬＰＣＶＤ法に
よりシリコン酸化膜５８を形成した後に、このシリコン
酸化膜５８をエッチバックして前記凹部５６内に残膜さ
せて素子分離膜５９を形成する。続いて、前記凹部５６
内に形成された素子分離膜５９上を含む基板上に開口部
６０を有するシリコン窒化膜６１を形成した後に、この
開口部６０を介して前記ポリシリコン膜５３の表層を選
択酸化して当該ポリシリコン膜５３の上部に選択酸化膜
６２を形成する。次に、前記シリコン窒化膜６１の開口
部６０を介して前記選択酸化膜６２上に埋設されたシリ
コン酸化膜から成る凸部６４を形成した後に、シリコン
窒化膜６１を除去し、更に前記選択酸化膜６２を介して
前記ポリシリコン膜５３をパターニングしてフローティ
ングゲート６５を形成する。続いて、前記凸部６４や前
記選択酸化膜６２を介して前記フローティングゲート６
５を被覆するようにトンネル酸化膜６６を形成し、この
トンネル酸化膜６６を介して全面に導電膜６７を形成す
る。更に、導電膜６７をパターニングして前記フローテ
ィングゲート６５の両端部上にそれぞれ重なるように導
電膜６８Ａ，６８Ｂを形成した後に、一方の導電膜６８
Ｂを除去して、前記フローティングゲート６５の一端部
上に重なるようにコントロールゲート６８Ａを形成す
る。そして、前記フローティングゲート６５及び前記コ
ントロールゲート６８Ａに隣接するように前記基板表面
にＮ型の不純物として例えばリンイオンやヒ素イオンを
イオン注入してＮ型のソース・ドレイン領域６９，７０
を形成する工程とを備えたことを特徴とするものであ
る。

【００２５】

【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置とその製造方法に係る一実施形態について図面を
参照しながら説明する。

【００２６】図１（ａ）において、シリコン基板５１上
を熱酸化しておよそ１００Åの膜厚のシリコン酸化膜５
２を形成し、その上におよそ１０００Åの膜厚のポリシ
リコン膜５３を形成した後に、このポリシリコン膜５３
にリンドープを施して導電化を図る。

【００２７】次に、図１（ｂ）に示すように開口部５４
を有するホトレジスト膜５５を形成した後に、このホト
レジスト膜５５をマスクにして前記ポリシリコン膜５３
やシリコン酸化膜５２やシリコン基板５１の一部を異方
性エッチング除去しておよそ５０００Åの深さの凹部５
６を形成する。そして、前記ホトレジスト膜５５をマス
クにして、例えばボロンイオン（11Ｂ+）をイオン注入
することで、前記凹部５６底部のシリコン基板５１表層
にチャネルストッパ層形成用のイオン注入領域５７を形
成する。

【００２８】続いて、図２（ａ）に示すように前記凹部
５６を含む全面におよそ２００Åの膜厚の熱酸化膜（不
図示）を形成し、ＬＰＣＶＤ法によりおよそ４０００Å
の膜厚のシリコン酸化膜５８を形成した後に（図中の一
点鎖線参照）、このシリコン酸化膜５８をエッチバック
して前記凹部５６内にのみ残膜させて、シリコン酸化膜
５８から成る素子分離膜５９を形成する。

【００２９】次に、図２（ｂ）に示すように前記素子分
離膜５９上を含む全面にＬＰＣＶＤ法によりおよそ３０
００Åの膜厚のシリコン窒化膜６１を形成する。

【００３０】続いて、図３（ａ）に示すように不図示の
ホトレジスト膜をマスクにして前記シリコン窒化膜６１
に開口部６０を形成した後に、このシリコン窒化膜６１
をマスクにして前記ポリシリコン膜５３を選択酸化し
て、このポリシリコン膜５３の上部におよそ１０００Å
の膜厚の選択酸化膜６２を形成する。尚、図３（ａ）か
ら後述する図５（ａ）までは、特にメモリセル部の形成
工程を説明するために用いたメモリセル部の形成領域を
示す断面図である。

【００３１】次に、図３（ｂ）に示すように前記ホトレ
ジスト膜を除去した後に、前記開口部６１を介して前記
選択酸化膜６２上を含む全面にＬＰＣＶＤ法によりおよ
そ４０００Åの膜厚のシリコン酸化膜６３を形成した後
に（図中の一点鎖線参照）、このシリコン酸化膜６３を
エッチバックして前記開口部６１内にのみ残膜させて、
シリコン酸化膜６３から成る凸部６４（後述するコント
ロールゲートをセルフアラインで形成する際の壁の役割
を果たす。）を形成する。続いて、図４（ａ）に示すよ
うに前記シリコン窒化膜６１を除去した後に、選択酸化
膜６２をマスクにして前記ポリシリコン膜５３及びシリ
コン酸化膜５２をエッチングしてフローティングゲート
６５を形成する。

【００３２】そして、図４（ｂ）に示すように前記フロ
ーティングゲート６５や選択酸化膜６２や凸部６４を含
む全面におよそ３００Åの膜厚のトンネル酸化膜６６を
形成した後に、全面にポリシリコン膜及びタングステン
シリサイド（ＷＳｉｘ）膜から成るおよそ４０００Åの
膜厚の導電膜６７を形成した後に（図中の点線参照）、
この導電膜６７を異方性エッチングして前記凸部６４を
中心に前記フローティングゲート６５の両側にトンネル
酸化膜６６を介してコントロールゲートとなる導電膜６
８Ａ，６８Ｂを形成する。このとき、前記凸部６４が、
コントロールゲートとなる導電膜６８Ａ，６８Ｂを形成
する際の壁の役割を果たし、この凸部６４を中心にして
導電膜６７が残膜することになり、結果としてセルフア
ラインでコントロールゲートとなる導電膜６８Ａ，６８
Ｂが形成される。尚、前記トンネル酸化膜６６は、例え
ば、先ず前記基板５１上を熱酸化して基板５１上のシリ
コン層とフローティングゲート６５の側壁部のポリシリ
コン層におよそ１００Åの膜厚のシリコン酸化膜を形成
した後に、全面にＬＰＣＶＤ法によりおよそ１５０Åの
膜厚のＣＶＤ酸化膜であるＴＥＯＳ（Tetra Ethyl Orth
o Silicate）膜やＨＴＯ（High Temperature Oxide）膜
を形成し、更に熱酸化しておよそ３００Åの膜厚のトン
ネル酸化膜６６を形成している。

【００３３】そして、不図示のホトレジスト膜をマスク
にして片側の前記コントロールゲートとなる導電膜６８
Ｂを除去してコントロールゲート６８Ａを形成する。
尚、前記コントロールゲート６８Ａは、ポリシリコン膜
から成る単層膜であっても良い。また、図５（ｂ）は、
図５（ａ）のＡ−Ａ断面部を示した断面図である。以
下、図５（ａ）に示すように前記コントロールゲート６
８Ａやフローティングゲート６５や選択酸化膜６２や凸
部６４をマスクにして前記基板表層に、例えばリンイオ
ン（31Ｐ+）やヒ素イオン（75Ａｓ+）をイオン注入して
ソース領域６９及びドレイン領域７０を形成し、前記ド
レイン領域７０にコンタクトされる不図示の金属配線等
を形成して不揮発性半導体記憶装置のメモリセルを形成
する。

【００３４】このように本発明の不揮発性半導体記憶装
置のデバイス構造及び製造方法では、素子分離膜５９と
フローティングゲート６５とコントロールゲート６８Ａ
とが、それぞれセルフアラインで形成できる。

【００３５】このため、従来のようにフローティングゲ
ートとコントロールゲートとのマスクずれによる、隣り
合って対を成すコントロールゲートのゲート長に差が生
じ、対となるセル電流がずれてしまうという問題を抑止
できる。従って、各セル毎に扱う電流値を同程度にする
ことができ、多値化を図る上で有利であると共に、ずれ
分を考慮して設計する必要がなくなり、微細化を図る上
で有利な不発性半導体記憶装置とその製造方法を提供す
ることができる。

【００３６】また、前記素子分離膜５９が基板５１の一
部を削って形成した凹部５６内にＬＰＣＶＤ法によるシ
リコン酸化膜５８を埋め込み形成しているため、従来の
ＬＯＣＯＳ法による素子分離膜に比して、より短い素子
分離領域内に厚い素子分離膜５９を形成できるため、素
子分離能力が向上する。

【００３７】

【発明の効果】本発明によれば、素子分離膜とフローテ
ィングゲートとコントロールゲートとが、それぞれセル
フアラインで形成できるため、従来のようにフローティ
ングゲートとコントロールゲートとのマスクずれによ
る、隣り合って対を成すコントロールゲートのゲート長
に差が生じ、対となるセル電流がずれてしまうという問
題を抑止できる。従って、各セル毎に扱う電流値を同程
度にすることができ、多値化を図る上で有利であると共
に、ずれ分を考慮して設計する必要がなくなり、微細化
を図る上で有利な不発性半導体記憶装置とその製造方法
を提供できる。

【００３８】また、前記素子分離膜が基板の一部を削っ
て形成した凹部内にＬＰＣＶＤ法によるシリコン酸化膜
を埋め込み形成しているため、従来のＬＯＣＯＳ法によ
る素子分離膜に比して、より短い素子分離領域内に厚い
素子分離膜を形成できるため、素子分離能力を向上させ
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す断面図である。

【図２】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す断面図である。

【図３】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す断面図である。

【図４】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す断面図である。

【図５】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す断面図である。

【図６】従来の不発性半導体記憶装置の製造方法を示す
断面図である。

【図７】従来の不発性半導体記憶装置の製造方法を示す
断面図である。

【図８】従来の不発性半導体記憶装置の製造方法を示す
断面図である。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA09 AA63 AB03 AC02 AC06 AC20 AD12 AD41 AD51 AD60 AF20 AG02 AG03 AG07 AG12 AG21 AG22 5F083 EP02 EP25 ER02 ER05 ER09 ER14 ER22 GA09 GA30 JA35 JA39 NA01 PR12 PR21 PR29 PR36 ZA21

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一導電型のシリコン基板上に形成された
   シリコン酸化膜及び第1の導電膜から成るフローティン
   グゲートと、 前記フローティングゲートを挟むように形成された素子
   分離膜と、 前記フローティングゲートの上部に形成された選択酸化
   膜と、 前記選択酸化膜の上部に形成されたシリコン酸化膜から
   成る凸部と、 前記凸部や前記選択酸化膜を介して前記フローティング
   ゲートを被覆するように形成されたトンネル酸化膜と、 前記トンネル酸化膜を介して前記フローティングゲート
   の一端部上に重なるように形成された第２の導電膜から
   成るコントロールゲートと、 前記フローティングゲート及び前記コントロールゲート
   に隣接する前記基板の表面に形成された逆導電型の拡散
   領域とを備えたことを特徴とする不揮発性半導体記憶装
   置。
2. 【請求項２】 一導電型のシリコン基板上にシリコン酸
   化膜及びフローティングゲート形成用の第1の導電膜と
   を形成する工程と、 前記第1の導電膜や前記シリコン酸化膜や前記シリコン
   基板の一部をエッチング除去して凹部を形成した後にこ
   の凹部を介して前記基板表層に一導電型の不純物をイオ
   ン注入してチャネルストッパ形成用のイオン注入領域を
   形成する工程と、 前記凹部を含む基板上にＬＰＣＶＤ法によりシリコン酸
   化膜を形成した後にこのシリコン酸化膜をエッチバック
   して前記凹部内に残膜させて素子分離膜を形成する工程
   と、 前記凹部内に形成された素子分離膜上を含む基板上に開
   口部を有する耐酸化性膜を形成した後にこの開口部を介
   して前記第1の導電膜の表層を選択酸化して当該第1の導
   電膜の上部に選択酸化膜を形成する工程と、 前記耐酸化性膜の開口部を介して前記選択酸化膜上に埋
   設されたシリコン酸化膜から成る凸部を形成する工程
   と、 前記耐酸化性膜を除去した後に前記選択酸化膜を介して
   前記第1の導電膜をパターニングしてフローティングゲ
   ートを形成する工程と、 前記凸部や前記選択酸化膜を介して前記フローティング
   ゲートを被覆するようにトンネル酸化膜を形成する工程
   と、 前記トンネル酸化膜を介して前記フローティングゲート
   の一端部上に重なるように第２の導電膜から成るコント
   ロールゲートを形成する工程と、 前記フローティングゲート及び前記コントロールゲート
   に隣接するように前記基板表面に逆導電型の不純物をイ
   オン注入して逆導電型の拡散領域を形成する工程とを備
   えたことを特徴とする不揮発性半導体記憶装置の製造方
   法。