JP2000195971A - Nonvolatile semiconductor storage device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置とその製造方法に関し、更に言えば、スプリット
ゲート型のフラッシュメモリの多値化及び微細化を可能
にする不揮発性半導体記憶装置とその製造方法を提供す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device and a method of manufacturing the same, and more particularly, to a nonvolatile semiconductor memory device capable of realizing multi-value and miniaturization of a split gate type flash memory and a nonvolatile semiconductor memory device. It is intended to provide a manufacturing method.
【０００２】[0002]
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ(EEPROM:Electrically Eras able a
nd Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する２重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな２重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、Ｆ−
Ｎ伝導(Fowler-Nordheim tunnelling)によってフローテ
ィングゲートからコントロールゲートへ電荷を引き抜く
ことでデータの消去が行われる。2. Description of the Related Art An electrically erasable nonvolatile semiconductor memory device in which a memory cell comprises a single transistor, in particular, a programmable ROM (EEPROM: Electrically Erasable a)
In an nd programmable ROM, each memory cell is formed by a transistor having a double gate structure having a floating gate and a control gate. In the case of such a memory cell transistor having a double gate structure,
Data is written by accelerating and injecting hot electrons generated on the drain region side of the floating gate into the floating gate. And F-
Data is erased by extracting charges from the floating gate to the control gate by N-conduction (Fowler-Nordheim tunnelling).
【０００３】図６はフローティングゲートを有する不揮
発性半導体記憶装置のメモリセル部分を示す断面図であ
る。この図においては、コントロールゲートがフローテ
ィングゲートと並んで配置されるスプリットゲート構造
を示している。FIG. 6 is a sectional view showing a memory cell portion of a nonvolatile semiconductor memory device having a floating gate. FIG. 1 shows a split gate structure in which a control gate is arranged alongside a floating gate.
【０００４】Ｐ型のシリコン基板１の表面領域に、ＬＯ
ＣＯＳ（Local Oxidation Of Silicon）法により選択的
に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子
分離膜２（図７（ａ）参照）が短冊状に形成され、素子
領域が区画される。シリコン基板１上に、酸化膜３Ａを
介し、隣り合う素子分離膜２の間に跨るようにしてフロ
ーティングゲート４が配置される。このフローティング
ゲート４は、１つのメモリセル毎に独立して配置され
る。また、フローティングゲート４上の選択酸化膜５
は、選択酸化法によりフローティングゲート４の中央部
で厚く形成され、フローティングゲート４の端部を鋭角
にしている。これにより、データの消去動作時にフロー
ティングゲート４の端部で電界集中が生じ易いようにし
ている。[0006] LO is applied to the surface region of the P-type silicon substrate 1.
A plurality of element isolation films 2 (see FIG. 7A) each formed of a LOCOS oxide film selectively thickened by a COS (Local Oxidation Of Silicon) method are formed in a strip shape, and an element region is partitioned. Floating gate 4 is arranged on silicon substrate 1 so as to straddle between adjacent element isolation films 2 via oxide film 3A. This floating gate 4 is arranged independently for each memory cell. Also, the selective oxide film 5 on the floating gate 4
Is formed thick at the center of the floating gate 4 by a selective oxidation method, and makes the end of the floating gate 4 an acute angle. This makes it easier for electric field concentration to occur at the end of the floating gate 4 during the data erasing operation.
【０００５】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３Ａと一体化されたトンネル酸
化膜３を介してコントロールゲート６が配置される。こ
のコントロールゲート６は、一部がフローティングゲー
ト４上に重なり、残りの部分が酸化膜３Ａを介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。A control gate 6 is arranged on a silicon substrate 1 on which a plurality of floating gates 4 are arranged via a tunnel oxide film 3 integrated with the oxide film 3A corresponding to each column of the floating gates 4. Is done. The control gate 6 is arranged so that a part thereof overlaps the floating gate 4 and the remaining part is in contact with the silicon substrate 1 via the oxide film 3A. The floating gate 4 and the control gate 6 are
The adjacent rows are arranged so as to be plane-symmetric with each other.
【０００６】隣り合うコントロールゲート６間の基板領
域及び隣り合うフローティングゲート４間の基板領域に
は、Ｎ型のドレイン領域７及びソース領域８が形成され
る。ドレイン領域７は、コントロールゲート６の間で素
子分離膜２に囲まれてそれぞれが独立し、ソース領域８
は、コントロールゲート６の延在する方向に連続する。
これらのフローティングゲート４、コントロールゲート
６、ドレイン領域７及びソース領域８によりメモリセル
トランジスタが構成される。An N-type drain region 7 and a source region 8 are formed in a substrate region between adjacent control gates 6 and a substrate region between adjacent floating gates 4. The drain region 7 is surrounded by the element isolation film 2 between the control gates 6 and is independent of each other.
Continue in the direction in which the control gate 6 extends.
These floating gate 4, control gate 6, drain region 7 and source region 8 constitute a memory cell transistor.
【０００７】そして、前記コントロールゲート６上に、
酸化膜９を介して、金属配線１０がコントロールゲート
６と交差する方向に配置される。この金属配線１０は、
コンタクトホール１１を通して、ドレイン領域７に接続
される。そして、各コントロールゲート６は、ワード線
となり、コントロールゲート６と平行に延在するソース
領域８は、ソース線となる。また、ドレイン領域７に接
続される金属配線１０は、ビット線となる。Then, on the control gate 6,
Metal wiring 10 is arranged via oxide film 9 in a direction crossing control gate 6. This metal wiring 10
It is connected to the drain region 7 through the contact hole 11. Each control gate 6 becomes a word line, and the source region 8 extending in parallel with the control gate 6 becomes a source line. The metal wiring 10 connected to the drain region 7 becomes a bit line.
【０００８】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。In the case of such a memory cell transistor having a double gate structure, the on-resistance between the source and the drain varies depending on the amount of charge injected into the floating gate 4. Therefore, by selectively injecting charges into the floating gate 4, the on-resistance value of a specific memory cell transistor is changed, and the resulting difference in the operating characteristics of each memory cell transistor is made to correspond to the stored data. ing.
【０００９】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６の電位を２Ｖ、ドレイン領域
７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖと
する。これにより、ソース領域８に高電位を印加するこ
とで、ソース領域８とフローティングゲート４間のカッ
プリング比によりフローティングゲート４の電位が９Ｖ
程度に持ち上げられ、ドレイン領域７付近で発生するホ
ットエレクトロンがフローティングゲート４側へ加速さ
れ、酸化膜３Ａを通してフローティングゲート４に注入
されてデータの書き込みが行われる。The data write, erase, and read operations in the above nonvolatile semiconductor memory device are performed, for example, as follows. In the write operation, the potential of the control gate 6 is 2 V, the potential of the drain region 7 is 0.5 V, and the high potential of the source region 8 is 12 V. By applying a high potential to the source region 8, the potential of the floating gate 4 becomes 9 V due to the coupling ratio between the source region 8 and the floating gate 4.
The hot electrons generated near the drain region 7 are accelerated toward the floating gate 4 and injected into the floating gate 4 through the oxide film 3A to write data.
【００１０】一方、消去動作においては、ドレイン領域
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１４Ｖとする。これにより、フローティングゲ
ート４内に蓄積されている電荷（電子）が、フローティ
ングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nor
dheim tunnelling）伝導によって前記トンネル酸化膜３
を突き抜けてコントロールゲート６に放出されてデータ
が消去される。On the other hand, in the erasing operation, the potentials of the drain region 7 and the source region 8 are set to 0 V, and the control gate 6 is set to 14 V. As a result, the charges (electrons) accumulated in the floating gate 4 are transferred from the FN (Fowler-Nor
The tunnel oxide film 3 is formed by conduction.
Is released to the control gate 6 to erase the data.
【００１１】そして、読み出し動作においては、コント
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート４に電荷
（電子）が注入されていなければ、フローティングゲー
ト４の電位が高くなるため、フローティングゲート４の
下にチャネルが形成されてドレイン電流が流れる。In the read operation, the potential of the control gate 6 is set at 4 V, and the drain region 7 is set at 2 V.
V and the source region 8 is set to 0V. At this time, if charges (electrons) are injected into the floating gate 4, the potential of the floating gate 4 becomes low, so that no channel is formed below the floating gate 4 and no drain current flows. Conversely, if charges (electrons) are not injected into the floating gate 4, the potential of the floating gate 4 increases, so that a channel is formed below the floating gate 4 and a drain current flows.
【００１２】以下、このような不揮発性半導体記憶装置
の製造方法について説明する。Hereinafter, a method for manufacturing such a nonvolatile semiconductor memory device will be described.
【００１３】図７（ａ）において、シリコン基板１上に
ＬＯＣＯＳ法により素子分離膜２を形成する。即ち、図
７（ａ）に示すように前記シリコン基板１上にパッド酸
化膜２１を形成し、不図示のホトレジスト膜を介して開
口部２２が形成されたシリコン窒化膜２３を形成し、こ
のシリコン窒化膜２３をマスクにして選択酸化して素子
分離膜２を形成する。尚、前記素子分離膜２の形成工程
において、前記パッド酸化膜２１上にパッドポリシリコ
ン膜を積層させた状態で形成するものであっても良い。In FIG. 7A, an element isolation film 2 is formed on a silicon substrate 1 by a LOCOS method. That is, as shown in FIG. 7A, a pad oxide film 21 is formed on the silicon substrate 1, and a silicon nitride film 23 having an opening 22 is formed via a photoresist film (not shown). The element isolation film 2 is formed by selective oxidation using the nitride film 23 as a mask. In the step of forming the element isolation film 2, a pad polysilicon film may be formed on the pad oxide film 21 in a laminated state.
【００１４】次に、前記シリコン窒化膜２３及びパッド
酸化膜２１を除去した後に、図７（ｂ）に示すようにシ
リコン基板１上を熱酸化してゲート酸化膜３Ａを形成
し、その上にポリシリコン膜２４を形成する。Next, after removing the silicon nitride film 23 and the pad oxide film 21, the silicon substrate 1 is thermally oxidized to form a gate oxide film 3A, as shown in FIG. A polysilicon film 24 is formed.
【００１５】次に、図７（ｃ）に示すように不図示のホ
トレジスト膜を介して開口部２５が形成されたシリコン
窒化膜２６を形成した後に、このシリコン窒化膜２６を
マスクにして前記ポリシリコン膜２４を選択酸化して選
択酸化膜５を形成する。尚、図７（ｃ）と後述する図８
（ａ），（ｂ）は、特にメモリセル部の形成工程を説明
するために用いたメモリセル部の形成領域を示す断面図
である。Next, as shown in FIG. 7C, a silicon nitride film 26 having an opening 25 is formed via a photoresist film (not shown), and the polysilicon is formed using the silicon nitride film 26 as a mask. The selective oxidation film 5 is formed by selectively oxidizing the silicon film 24. Note that FIG. 7C and FIG.
5A and 5B are cross-sectional views showing a memory cell portion forming region used for describing a memory cell portion forming step, in particular.
【００１６】続いて、図８（ａ）に示すように前記シリ
コン窒化膜２６を除去した後に、選択酸化膜５をマスク
にしてポリシリコン膜２４及びシリコン酸化膜３Ａをエ
ッチングしてフローティングゲート４を形成する。Subsequently, as shown in FIG. 8A, after removing the silicon nitride film 26, the polysilicon film 24 and the silicon oxide film 3A are etched using the selective oxide film 5 as a mask to form the floating gate 4. Form.
【００１７】そして、図８（ｂ）に示すように全面にト
ンネル酸化膜３を形成した後に、全面にポリシリコン膜
及びタングステンシリサイド（ＷＳｉｘ）膜から成る導
電膜を形成し、不図示のホトレジスト膜を介してパター
ニングしてコントロールゲート６を形成する。尚、前記
コントロールゲート６は、ポリシリコン膜から成る単層
膜であっても良い。図８（ｃ）は、図８（ｂ）のＡ−Ａ
断面部を示した断面図である。After a tunnel oxide film 3 is formed on the entire surface as shown in FIG. 8B, a conductive film made of a polysilicon film and a tungsten silicide (WSix) film is formed on the entire surface, and a photoresist film (not shown) is formed. The control gate 6 is formed by patterning through. Incidentally, the control gate 6 may be a single-layer film made of a polysilicon film. FIG. 8C is a sectional view taken along a line AA in FIG.
It is sectional drawing which showed the cross-section part.
【００１８】以下、説明は省略するが、図６に示すよう
にソース領域８及びドレイン領域７が形成され、前記ド
レイン領域７にコンタクトされる金属配線１０等が形成
されて不揮発性半導体記憶装置のメモリセルが形成され
る。Hereinafter, although not described, a source region 8 and a drain region 7 are formed as shown in FIG. 6, and a metal wiring 10 and the like contacting the drain region 7 are formed. A memory cell is formed.
【００１９】[0019]
【発明が解決しようとする課題】しかしながら、上述し
たデバイス構造及び製造方法では、素子分離膜２とフロ
ーティングゲート４との間、フローティングゲート４と
コントロールゲート６との間で、それぞれ高いマスク合
せ精度が要求されるといった課題があり、更なる微細化
を図ろうとした場合に支障があった。However, in the above-described device structure and manufacturing method, high mask alignment accuracy is required between the element isolation film 2 and the floating gate 4 and between the floating gate 4 and the control gate 6, respectively. There is a problem that it is required, and there was a problem when further miniaturization was attempted.
【００２０】そして、フローティングゲート４の上部か
ら側部にかけてコントロールゲート６を形成して成るス
プリットゲート型のフラッシュメモリにおいて、コント
ロールゲート形成用マスクにマスクずれが発生すると、
コントロールゲート６がずれて形成されてしまうことに
なる。In a split gate type flash memory in which the control gate 6 is formed from the upper part to the side part of the floating gate 4, when a mask shift occurs in the control gate forming mask,
The control gate 6 will be shifted.
【００２１】このような場合、隣り合って対を成すコン
トロールゲート６のゲート長に差が生じ、セル電流がず
れてしまう。そのため、対となるセルトランジスタを流
れる電流値を同じにすることができず、多値化を図る上
で大きな妨げとなっていた。In such a case, a difference occurs in the gate lengths of the adjacent control gates 6 which make a pair, and the cell current is shifted. Therefore, the current values flowing through the paired cell transistors cannot be made the same, which is a great hindrance to achieving multi-value.
【００２２】従って、本発明は素子分離膜やフローティ
ングゲートやコントロールゲートをセルフアラインで形
成することで、微細化及び多値化を図る上で有利な不発
性半導体記憶装置とその製造方法を提供することを目的
とする。Therefore, the present invention provides a non-volatile semiconductor memory device which is advantageous in achieving miniaturization and multi-value by forming an element isolation film, a floating gate and a control gate by self-alignment, and a method of manufacturing the same. The purpose is to:
【００２３】[0023]
【課題を解決するための手段】そこで、本発明の不揮発
性半導体記憶装置は、Ｐ型のシリコン基板５１上に形成
されたシリコン酸化膜５２及びフローティングゲート６
５と、前記フローティングゲート６５を挟むように形成
された素子分離膜５９と、前記フローティングゲート６
５の上部に形成された選択酸化膜６２と、前記選択酸化
膜６２の上部に形成された凸部６４と、前記凸部６４や
前記選択酸化膜６２を介して前記フローティングゲート
６５を被覆するように形成されたトンネル酸化膜６６
と、前記トンネル酸化膜６６を介して前記フローティン
グゲート６５の一端部上に重なるように形成されたコン
トロールゲート６８Ａと、前記フローティングゲート６
５及び前記コントロールゲート６８Ａに隣接する前記基
板５１の表面に形成されたＮ型のソース・ドレイン領域
６９，７０とを備えたことを特徴とするものである。Therefore, a nonvolatile semiconductor memory device of the present invention comprises a silicon oxide film 52 and a floating gate 6 formed on a P-type silicon substrate 51.
5, an element isolation film 59 formed so as to sandwich the floating gate 65, and the floating gate 6
5, a selective oxide film 62, a convex portion 64 formed on the selective oxide film 62, and the floating gate 65 via the convex portion 64 and the selective oxide film 62. Tunnel oxide film 66 formed in
A control gate 68A formed so as to overlap one end of the floating gate 65 with the tunnel oxide film 66 interposed therebetween;
5 and N-type source / drain regions 69 and 70 formed on the surface of the substrate 51 adjacent to the control gate 68A.
【００２４】また、その製造方法は、Ｐ型のシリコン基
板５１上にシリコン酸化膜５２及び第1の導電膜として
のポリシリコン膜５３とを形成した後に、前記ポリシリ
コン膜５３や前記シリコン酸化膜５２や前記シリコン基
板５１の一部をエッチング除去して凹部５６を形成す
る。また、この凹部５６を介して前記基板表層にＰ型の
不純物として、例えばボロンイオンをイオン注入してチ
ャネルストッパ形成用のイオン注入領域５７を形成す
る。次に、前記凹部５６を含む基板上にＬＰＣＶＤ法に
よりシリコン酸化膜５８を形成した後に、このシリコン
酸化膜５８をエッチバックして前記凹部５６内に残膜さ
せて素子分離膜５９を形成する。続いて、前記凹部５６
内に形成された素子分離膜５９上を含む基板上に開口部
６０を有するシリコン窒化膜６１を形成した後に、この
開口部６０を介して前記ポリシリコン膜５３の表層を選
択酸化して当該ポリシリコン膜５３の上部に選択酸化膜
６２を形成する。次に、前記シリコン窒化膜６１の開口
部６０を介して前記選択酸化膜６２上に埋設されたシリ
コン酸化膜から成る凸部６４を形成した後に、シリコン
窒化膜６１を除去し、更に前記選択酸化膜６２を介して
前記ポリシリコン膜５３をパターニングしてフローティ
ングゲート６５を形成する。続いて、前記凸部６４や前
記選択酸化膜６２を介して前記フローティングゲート６
５を被覆するようにトンネル酸化膜６６を形成し、この
トンネル酸化膜６６を介して全面に導電膜６７を形成す
る。更に、導電膜６７をパターニングして前記フローテ
ィングゲート６５の両端部上にそれぞれ重なるように導
電膜６８Ａ，６８Ｂを形成した後に、一方の導電膜６８
Ｂを除去して、前記フローティングゲート６５の一端部
上に重なるようにコントロールゲート６８Ａを形成す
る。そして、前記フローティングゲート６５及び前記コ
ントロールゲート６８Ａに隣接するように前記基板表面
にＮ型の不純物として例えばリンイオンやヒ素イオンを
イオン注入してＮ型のソース・ドレイン領域６９，７０
を形成する工程とを備えたことを特徴とするものであ
る。Further, the manufacturing method comprises forming a silicon oxide film 52 and a polysilicon film 53 as a first conductive film on a P-type silicon substrate 51, and then forming the polysilicon film 53 and the silicon oxide film. A concave portion 56 is formed by etching away the portion 52 and the silicon substrate 51. In addition, boron ions, for example, as P-type impurities are ion-implanted into the surface layer of the substrate through the concave portions 56 to form an ion-implanted region 57 for forming a channel stopper. Next, after a silicon oxide film 58 is formed on the substrate including the concave portion 56 by the LPCVD method, the silicon oxide film 58 is etched back to leave a film in the concave portion 56 to form an element isolation film 59. Subsequently, the recess 56
After a silicon nitride film 61 having an opening 60 is formed on the substrate including the element isolation film 59 formed therein, the surface layer of the polysilicon film 53 is selectively oxidized through the opening 60 to A selective oxide film 62 is formed on the silicon film 53. Next, after forming a convex portion 64 made of a silicon oxide film buried on the selective oxide film 62 through an opening 60 of the silicon nitride film 61, the silicon nitride film 61 is removed, and the selective oxidation is further performed. The polysilicon film 53 is patterned through the film 62 to form a floating gate 65. Subsequently, the floating gate 6 is formed via the convex portion 64 and the selective oxide film 62.
5, a tunnel oxide film 66 is formed, and a conductive film 67 is formed on the entire surface via the tunnel oxide film 66. Further, the conductive film 67 is patterned to form conductive films 68A and 68B so as to overlap on both ends of the floating gate 65, respectively.
By removing B, a control gate 68A is formed so as to overlap on one end of the floating gate 65. Then, N-type source / drain regions 69 and 70 are ion-implanted with N-type impurities, for example, phosphorus ions or arsenic ions as N-type impurities into the substrate surface adjacent to the floating gate 65 and the control gate 68A.
And a step of forming
【００２５】[0025]
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置とその製造方法に係る一実施形態について図面を
参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of a nonvolatile semiconductor memory device and a method of manufacturing the same according to the present invention will be described below with reference to the drawings.
【００２６】図１（ａ）において、シリコン基板５１上
を熱酸化しておよそ１００Åの膜厚のシリコン酸化膜５
２を形成し、その上におよそ１０００Åの膜厚のポリシ
リコン膜５３を形成した後に、このポリシリコン膜５３
にリンドープを施して導電化を図る。In FIG. 1A, a silicon oxide film 5 having a thickness of about 100.degree.
2 and a polysilicon film 53 having a thickness of about 1000 ° is formed thereon.
Is doped with phosphorus to make it conductive.
【００２７】次に、図１（ｂ）に示すように開口部５４
を有するホトレジスト膜５５を形成した後に、このホト
レジスト膜５５をマスクにして前記ポリシリコン膜５３
やシリコン酸化膜５２やシリコン基板５１の一部を異方
性エッチング除去しておよそ５０００Åの深さの凹部５
６を形成する。そして、前記ホトレジスト膜５５をマス
クにして、例えばボロンイオン（11Ｂ+）をイオン注入
することで、前記凹部５６底部のシリコン基板５１表層
にチャネルストッパ層形成用のイオン注入領域５７を形
成する。Next, as shown in FIG.
After the formation of the photoresist film 55 having the polysilicon film 53, the polysilicon film 53 is formed using the photoresist film 55 as a mask.
And a part of the silicon oxide film 52 and the silicon substrate 51 are removed by anisotropic etching to form a recess 5
6 is formed. Then, using the photoresist film 55 as a mask, for example, boron ions (11B +) are ion-implanted to form an ion-implanted region 57 for forming a channel stopper layer in the surface layer of the silicon substrate 51 at the bottom of the concave portion 56.
【００２８】続いて、図２（ａ）に示すように前記凹部
５６を含む全面におよそ２００Åの膜厚の熱酸化膜（不
図示）を形成し、ＬＰＣＶＤ法によりおよそ４０００Å
の膜厚のシリコン酸化膜５８を形成した後に（図中の一
点鎖線参照）、このシリコン酸化膜５８をエッチバック
して前記凹部５６内にのみ残膜させて、シリコン酸化膜
５８から成る素子分離膜５９を形成する。Subsequently, as shown in FIG. 2A, a thermal oxide film (not shown) having a thickness of about 200.degree. Is formed on the entire surface including the concave portion 56, and about 4000.degree.
After the formation of a silicon oxide film 58 having a thickness of 2 nm (see the dashed line in the figure), the silicon oxide film 58 is etched back to leave a film only in the concave portion 56, thereby forming a device isolation comprising the silicon oxide film 58. A film 59 is formed.
【００２９】次に、図２（ｂ）に示すように前記素子分
離膜５９上を含む全面にＬＰＣＶＤ法によりおよそ３０
００Åの膜厚のシリコン窒化膜６１を形成する。Next, as shown in FIG. 2B, the entire surface including the device isolation film 59 is formed by LPCVD to a thickness of about 30 nm.
A silicon nitride film 61 having a thickness of 00 ° is formed.
【００３０】続いて、図３（ａ）に示すように不図示の
ホトレジスト膜をマスクにして前記シリコン窒化膜６１
に開口部６０を形成した後に、このシリコン窒化膜６１
をマスクにして前記ポリシリコン膜５３を選択酸化し
て、このポリシリコン膜５３の上部におよそ１０００Å
の膜厚の選択酸化膜６２を形成する。尚、図３（ａ）か
ら後述する図５（ａ）までは、特にメモリセル部の形成
工程を説明するために用いたメモリセル部の形成領域を
示す断面図である。Subsequently, as shown in FIG. 3A, the silicon nitride film 61 is formed using a photoresist film (not shown) as a mask.
After the opening 60 is formed in the silicon nitride film 61,
The polysilicon film 53 is selectively oxidized using the mask as a mask.
A selective oxide film 62 having a thickness of 5 nm is formed. 3A to FIG. 5A, which will be described later, are cross-sectional views showing a formation region of the memory cell portion used particularly for describing a process of forming the memory cell portion.
【００３１】次に、図３（ｂ）に示すように前記ホトレ
ジスト膜を除去した後に、前記開口部６１を介して前記
選択酸化膜６２上を含む全面にＬＰＣＶＤ法によりおよ
そ４０００Åの膜厚のシリコン酸化膜６３を形成した後
に（図中の一点鎖線参照）、このシリコン酸化膜６３を
エッチバックして前記開口部６１内にのみ残膜させて、
シリコン酸化膜６３から成る凸部６４（後述するコント
ロールゲートをセルフアラインで形成する際の壁の役割
を果たす。）を形成する。続いて、図４（ａ）に示すよ
うに前記シリコン窒化膜６１を除去した後に、選択酸化
膜６２をマスクにして前記ポリシリコン膜５３及びシリ
コン酸化膜５２をエッチングしてフローティングゲート
６５を形成する。Next, as shown in FIG. 3 (b), after removing the photoresist film, the entire surface including the selective oxide film 62 through the opening 61 is formed by LPCVD to form a silicon film having a thickness of about 4000 °. After forming the oxide film 63 (see the dashed line in the figure), the silicon oxide film 63 is etched back to leave a film only in the opening 61,
A protrusion 64 made of a silicon oxide film 63 (which serves as a wall when a control gate described later is formed in a self-aligned manner) is formed. Subsequently, as shown in FIG. 4A, after removing the silicon nitride film 61, the polysilicon film 53 and the silicon oxide film 52 are etched using the selective oxide film 62 as a mask to form a floating gate 65. .
【００３２】そして、図４（ｂ）に示すように前記フロ
ーティングゲート６５や選択酸化膜６２や凸部６４を含
む全面におよそ３００Åの膜厚のトンネル酸化膜６６を
形成した後に、全面にポリシリコン膜及びタングステン
シリサイド（ＷＳｉｘ）膜から成るおよそ４０００Åの
膜厚の導電膜６７を形成した後に（図中の点線参照）、
この導電膜６７を異方性エッチングして前記凸部６４を
中心に前記フローティングゲート６５の両側にトンネル
酸化膜６６を介してコントロールゲートとなる導電膜６
８Ａ，６８Ｂを形成する。このとき、前記凸部６４が、
コントロールゲートとなる導電膜６８Ａ，６８Ｂを形成
する際の壁の役割を果たし、この凸部６４を中心にして
導電膜６７が残膜することになり、結果としてセルフア
ラインでコントロールゲートとなる導電膜６８Ａ，６８
Ｂが形成される。尚、前記トンネル酸化膜６６は、例え
ば、先ず前記基板５１上を熱酸化して基板５１上のシリ
コン層とフローティングゲート６５の側壁部のポリシリ
コン層におよそ１００Åの膜厚のシリコン酸化膜を形成
した後に、全面にＬＰＣＶＤ法によりおよそ１５０Åの
膜厚のＣＶＤ酸化膜であるＴＥＯＳ（Tetra Ethyl Orth
o Silicate）膜やＨＴＯ（High Temperature Oxide）膜
を形成し、更に熱酸化しておよそ３００Åの膜厚のトン
ネル酸化膜６６を形成している。Then, as shown in FIG. 4B, a tunnel oxide film 66 having a thickness of about 300.degree. Is formed on the entire surface including the floating gate 65, the selective oxide film 62 and the convex portion 64, and then the polysilicon is formed on the entire surface. After forming a conductive film 67 having a thickness of about 4000 か ら made of a film and a tungsten silicide (WSix) film (see a dotted line in the figure),
This conductive film 67 is anisotropically etched to form a conductive film 6 serving as a control gate via a tunnel oxide film 66 on both sides of the floating gate 65 around the convex portion 64.
8A and 68B are formed. At this time, the convex portion 64
The conductive film 67 serves as a wall when forming the conductive films 68A and 68B serving as control gates, and the conductive film 67 remains around the convex portions 64. As a result, the conductive film serving as the control gate in a self-aligned manner 68A, 68
B is formed. The tunnel oxide film 66 is formed, for example, by thermally oxidizing the substrate 51 first to form a silicon oxide film having a thickness of about 100 ° on the silicon layer on the substrate 51 and the polysilicon layer on the side wall of the floating gate 65. After that, TEOS (Tetra Ethyl Orthic) which is a CVD oxide film having a thickness of about 150
An O.sub.silicate) film or a high temperature oxide (HTO) film is formed and then thermally oxidized to form a tunnel oxide film 66 having a thickness of about 300.degree.
【００３３】そして、不図示のホトレジスト膜をマスク
にして片側の前記コントロールゲートとなる導電膜６８
Ｂを除去してコントロールゲート６８Ａを形成する。
尚、前記コントロールゲート６８Ａは、ポリシリコン膜
から成る単層膜であっても良い。また、図５（ｂ）は、
図５（ａ）のＡ−Ａ断面部を示した断面図である。以
下、図５（ａ）に示すように前記コントロールゲート６
８Ａやフローティングゲート６５や選択酸化膜６２や凸
部６４をマスクにして前記基板表層に、例えばリンイオ
ン（31Ｐ+）やヒ素イオン（75Ａｓ+）をイオン注入して
ソース領域６９及びドレイン領域７０を形成し、前記ド
レイン領域７０にコンタクトされる不図示の金属配線等
を形成して不揮発性半導体記憶装置のメモリセルを形成
する。Then, using a photoresist film (not shown) as a mask, a conductive film 68 serving as the control gate on one side is formed.
B is removed to form a control gate 68A.
The control gate 68A may be a single-layer film made of a polysilicon film. FIG. 5 (b)
It is sectional drawing which showed the AA cross section of FIG.5 (a). Hereinafter, as shown in FIG.
The source region 69 and the drain region 70 are formed by ion-implanting, for example, phosphorus ions (31P +) or arsenic ions (75As +) into the substrate surface layer using the 8A, the floating gate 65, the selective oxide film 62, and the projections 64 as a mask. Then, a metal wiring (not shown) or the like, which is in contact with the drain region 70, is formed to form a memory cell of the nonvolatile semiconductor memory device.
【００３４】このように本発明の不揮発性半導体記憶装
置のデバイス構造及び製造方法では、素子分離膜５９と
フローティングゲート６５とコントロールゲート６８Ａ
とが、それぞれセルフアラインで形成できる。As described above, according to the device structure and the manufacturing method of the nonvolatile semiconductor memory device of the present invention, the element isolation film 59, the floating gate 65, and the control gate 68A are provided.
Can be formed in a self-aligned manner.
【００３５】このため、従来のようにフローティングゲ
ートとコントロールゲートとのマスクずれによる、隣り
合って対を成すコントロールゲートのゲート長に差が生
じ、対となるセル電流がずれてしまうという問題を抑止
できる。従って、各セル毎に扱う電流値を同程度にする
ことができ、多値化を図る上で有利であると共に、ずれ
分を考慮して設計する必要がなくなり、微細化を図る上
で有利な不発性半導体記憶装置とその製造方法を提供す
ることができる。For this reason, it is possible to suppress the problem that the gate length of the adjacent pair of control gates is different due to the mask shift between the floating gate and the control gate as in the prior art, and the paired cell currents are shifted. it can. Therefore, the current value handled for each cell can be made substantially the same, which is advantageous in increasing the number of values, and it is not necessary to design in consideration of the deviation, which is advantageous in miniaturization. A non-emissive semiconductor memory device and a method for manufacturing the same can be provided.
【００３６】また、前記素子分離膜５９が基板５１の一
部を削って形成した凹部５６内にＬＰＣＶＤ法によるシ
リコン酸化膜５８を埋め込み形成しているため、従来の
ＬＯＣＯＳ法による素子分離膜に比して、より短い素子
分離領域内に厚い素子分離膜５９を形成できるため、素
子分離能力が向上する。Further, since the silicon oxide film 58 formed by the LPCVD method is buried in the recess 56 formed by shaving a part of the substrate 51, the element separation film 59 is formed in comparison with the conventional element separation film formed by the LOCOS method. As a result, the thick device isolation film 59 can be formed in the shorter device isolation region, so that the device isolation capability is improved.
【００３７】[0037]
【発明の効果】本発明によれば、素子分離膜とフローテ
ィングゲートとコントロールゲートとが、それぞれセル
フアラインで形成できるため、従来のようにフローティ
ングゲートとコントロールゲートとのマスクずれによ
る、隣り合って対を成すコントロールゲートのゲート長
に差が生じ、対となるセル電流がずれてしまうという問
題を抑止できる。従って、各セル毎に扱う電流値を同程
度にすることができ、多値化を図る上で有利であると共
に、ずれ分を考慮して設計する必要がなくなり、微細化
を図る上で有利な不発性半導体記憶装置とその製造方法
を提供できる。According to the present invention, the element isolation film, the floating gate, and the control gate can be formed in a self-aligned manner, respectively. This can suppress the problem that the gate length of the control gates forming a difference is generated and the paired cell currents are shifted. Therefore, the current value handled for each cell can be made substantially the same, which is advantageous in increasing the number of values, and it is not necessary to design in consideration of the deviation, which is advantageous in miniaturization. A nonvolatile semiconductor memory device and a method for manufacturing the same can be provided.
【００３８】また、前記素子分離膜が基板の一部を削っ
て形成した凹部内にＬＰＣＶＤ法によるシリコン酸化膜
を埋め込み形成しているため、従来のＬＯＣＯＳ法によ
る素子分離膜に比して、より短い素子分離領域内に厚い
素子分離膜を形成できるため、素子分離能力を向上させ
ることができる。Further, since the silicon oxide film formed by the LPCVD method is buried in the recess formed by shaving off a part of the substrate, the element separation film is more effective than the conventional element separation film formed by the LOCOS method. Since a thick element isolation film can be formed in a short element isolation region, the element isolation ability can be improved.
【図１】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す断面図である。FIG. 1 is a cross-sectional view illustrating a method for manufacturing a nonvolatile semiconductor memory device according to an embodiment of the present invention.
【図２】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す断面図である。FIG. 2 is a cross-sectional view illustrating a method for manufacturing a non-emissive semiconductor memory device according to one embodiment of the present invention.
【図３】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す断面図である。FIG. 3 is a cross-sectional view illustrating a method for manufacturing a non-emissive semiconductor memory device according to one embodiment of the present invention.
【図４】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す断面図である。FIG. 4 is a cross-sectional view illustrating the method of manufacturing the non-volatile semiconductor memory device according to one embodiment of the present invention;
【図５】本発明の一実施形態の不発性半導体記憶装置の
製造方法を示す断面図である。FIG. 5 is a cross-sectional view illustrating the method of manufacturing the non-emissive semiconductor memory device according to one embodiment of the present invention;
【図６】従来の不発性半導体記憶装置の製造方法を示す
断面図である。FIG. 6 is a cross-sectional view illustrating a method for manufacturing a conventional non-volatile semiconductor memory device.
【図７】従来の不発性半導体記憶装置の製造方法を示す
断面図である。FIG. 7 is a cross-sectional view illustrating a method for manufacturing a conventional non-volatile semiconductor memory device.
【図８】従来の不発性半導体記憶装置の製造方法を示す
断面図である。FIG. 8 is a cross-sectional view illustrating a method of manufacturing a conventional non-sparking semiconductor memory device.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA09 AA63 AB03 AC02 AC06 AC20 AD12 AD41 AD51 AD60 AF20 AG02 AG03 AG07 AG12 AG21 AG22 5F083 EP02 EP25 ER02 ER05 ER09 ER14 ER22 GA09 GA30 JA35 JA39 NA01 PR12 PR21 PR29 PR36 ZA21 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F001 AA09 AA63 AB03 AC02 AC06 AC20 AD12 AD41 AD51 AD60 AF20 AG02 AG03 AG07 AG12 AG21 AG22 5F083 EP02 EP25 ER02 ER05 ER09 ER14 ER22 GA09 GA30 JA35 JA39 NA01 PR12 PR21 PR29 PR36 ZA21
Claims (2)
シリコン酸化膜及び第1の導電膜から成るフローティン
グゲートと、 前記フローティングゲートを挟むように形成された素子
分離膜と、 前記フローティングゲートの上部に形成された選択酸化
膜と、 前記選択酸化膜の上部に形成されたシリコン酸化膜から
成る凸部と、 前記凸部や前記選択酸化膜を介して前記フローティング
ゲートを被覆するように形成されたトンネル酸化膜と、 前記トンネル酸化膜を介して前記フローティングゲート
の一端部上に重なるように形成された第２の導電膜から
成るコントロールゲートと、 前記フローティングゲート及び前記コントロールゲート
に隣接する前記基板の表面に形成された逆導電型の拡散
領域とを備えたことを特徴とする不揮発性半導体記憶装
置。A floating gate formed of a silicon oxide film and a first conductive film formed on a silicon substrate of one conductivity type; an isolation film formed to sandwich the floating gate; A selective oxide film formed on the upper portion, a convex portion made of a silicon oxide film formed on the selective oxide film, and a portion formed to cover the floating gate via the convex portion and the selective oxide film. A control gate composed of a second conductive film formed so as to overlap on one end of the floating gate via the tunnel oxide film; and a substrate adjacent to the floating gate and the control gate. Non-volatile semiconductor memory, comprising: a diffusion region of a reverse conductivity type formed on a surface of a semiconductor device. Location.
化膜及びフローティングゲート形成用の第1の導電膜と
を形成する工程と、 前記第1の導電膜や前記シリコン酸化膜や前記シリコン
基板の一部をエッチング除去して凹部を形成した後にこ
の凹部を介して前記基板表層に一導電型の不純物をイオ
ン注入してチャネルストッパ形成用のイオン注入領域を
形成する工程と、 前記凹部を含む基板上にＬＰＣＶＤ法によりシリコン酸
化膜を形成した後にこのシリコン酸化膜をエッチバック
して前記凹部内に残膜させて素子分離膜を形成する工程
と、 前記凹部内に形成された素子分離膜上を含む基板上に開
口部を有する耐酸化性膜を形成した後にこの開口部を介
して前記第1の導電膜の表層を選択酸化して当該第1の導
電膜の上部に選択酸化膜を形成する工程と、 前記耐酸化性膜の開口部を介して前記選択酸化膜上に埋
設されたシリコン酸化膜から成る凸部を形成する工程
と、 前記耐酸化性膜を除去した後に前記選択酸化膜を介して
前記第1の導電膜をパターニングしてフローティングゲ
ートを形成する工程と、 前記凸部や前記選択酸化膜を介して前記フローティング
ゲートを被覆するようにトンネル酸化膜を形成する工程
と、 前記トンネル酸化膜を介して前記フローティングゲート
の一端部上に重なるように第２の導電膜から成るコント
ロールゲートを形成する工程と、 前記フローティングゲート及び前記コントロールゲート
に隣接するように前記基板表面に逆導電型の不純物をイ
オン注入して逆導電型の拡散領域を形成する工程とを備
えたことを特徴とする不揮発性半導体記憶装置の製造方
法。A step of forming a silicon oxide film and a first conductive film for forming a floating gate on a silicon substrate of one conductivity type; and forming a first conductive film, the silicon oxide film, and the silicon substrate. A step of forming a recess by forming a recess by forming a recess by forming a recess by forming a recess by forming a recess through the recess after forming a recess by partially removing the recess; and a substrate including the recess. Forming a silicon oxide film thereon by an LPCVD method, etching back the silicon oxide film and leaving the silicon oxide film in the concave portion to form an element isolation film; and forming a silicon oxide film on the element isolation film formed in the concave portion. After forming an oxidation resistant film having an opening on the substrate including the first conductive film, the surface layer of the first conductive film is selectively oxidized through the opening to form a selective oxide film on the first conductive film. Forming a convex portion made of a silicon oxide film buried on the selective oxidation film through an opening of the oxidation resistant film; and removing the selective oxidation film after removing the oxidation resistant film. Forming a floating gate by patterning the first conductive film through the tunnel; forming a tunnel oxide film so as to cover the floating gate through the convex portion and the selective oxide film; Forming a control gate made of a second conductive film so as to overlap one end of the floating gate with an oxide film interposed therebetween; and a reverse conductivity type on the substrate surface adjacent to the floating gate and the control gate. Forming a diffusion region of the opposite conductivity type by ion-implanting an impurity of the semiconductor device. Method.
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|---|---|---|---|---|
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| JP2004111977A (en) * | 2002-09-19 | 2004-04-08 | Samsung Electronics Co Ltd | Manufacturing method of split gate type flash memory element |
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1998
- 1998-12-24 JP JP36684398A patent/JP3954744B2/en not_active Expired - Fee Related
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