JP2000194335A - フラット表示装置制御方法 - Google Patents
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Abstract
(57)【要約】
【課題】 表示制御部側から供給される信号の異常に起
因する表示パネルの直流駆動等による表示特性劣化を防
止可能のフラット表示装置の提供。 【解決手段】 各走査ドライバＬＳＩの信号管理制御部
４７1 〜４７n はカスケード接続されており、同一構成
である。制御部４７1 の被検出信号は端子ＣＫＢ 1 に印
加されるデータ信号ラッチクロックＬＰ、制御部４７2
の被検出信号は端子ＣＫＢ2 に印加されるフレームスタ
ート信号ＳＰで、制御部４７n の被検出信号は端子ＣＫ
Ｂn に印加される交流化クロックＦＲである。制御部４
７1 は被検出信号の停止を検出する信号停止検出回路４
８と信号遅延回路４９及び論理回路５０からなるシーケ
ンス処理回路５１を有する。信号ＳＰの発振が停止する
と、回路５１の出力Ｔ1 〜Ｔn はＬレベルに変化し、デ
ィスプレイ・オフ信号ＤＦ（バー）がＬレベルになり、
液晶パネルが表示オフモードに強制設定される。信号Ｓ
Ｐが何らかの原因で停止しても液晶印加電圧が零に落と
されるので、液晶直流駆動を回避でき、液晶劣化等を防
止できる。
因する表示パネルの直流駆動等による表示特性劣化を防
止可能のフラット表示装置の提供。 【解決手段】 各走査ドライバＬＳＩの信号管理制御部
４７1 〜４７n はカスケード接続されており、同一構成
である。制御部４７1 の被検出信号は端子ＣＫＢ 1 に印
加されるデータ信号ラッチクロックＬＰ、制御部４７2
の被検出信号は端子ＣＫＢ2 に印加されるフレームスタ
ート信号ＳＰで、制御部４７n の被検出信号は端子ＣＫ
Ｂn に印加される交流化クロックＦＲである。制御部４
７1 は被検出信号の停止を検出する信号停止検出回路４
８と信号遅延回路４９及び論理回路５０からなるシーケ
ンス処理回路５１を有する。信号ＳＰの発振が停止する
と、回路５１の出力Ｔ1 〜Ｔn はＬレベルに変化し、デ
ィスプレイ・オフ信号ＤＦ（バー）がＬレベルになり、
液晶パネルが表示オフモードに強制設定される。信号Ｓ
Ｐが何らかの原因で停止しても液晶印加電圧が零に落と
されるので、液晶直流駆動を回避でき、液晶劣化等を防
止できる。
Description
【０００１】
【発明の属する技術分野】この発明は、液晶表示（ＬＣ
Ｄ），プラズマ表示パネル（ＰＤＰ）等のフラットディ
スプレイやその応用装置に関し、更に詳細には、表示体
モジュール部とその表示を制御する表示制御部とが分離
配置された形態を有するフラット表示装置における表示
体モジュール部側の信号管理技術に関する。
Ｄ），プラズマ表示パネル（ＰＤＰ）等のフラットディ
スプレイやその応用装置に関し、更に詳細には、表示体
モジュール部とその表示を制御する表示制御部とが分離
配置された形態を有するフラット表示装置における表示
体モジュール部側の信号管理技術に関する。
【０００２】
【従来の技術】従来、所謂ラップトップ型と称される可
搬型パーソナル・コンピュータやワードプロセッサなど
は一般に開閉式のフラットディスプレイ部を有してお
り、それらに搭載される中・大型の液晶表示装置は、図
９に示すように、装置本体側に内蔵された液晶表示制御
部１０と開閉蓋の内側に設けられたフラット状の液晶表
示モジュール部２０とからなる分離独立した配置構成で
ある。液晶表示制御部１０は、液晶モジュール・コント
ローラ１２や図示しないマイクロ・プロセッサ・ユニッ
ト（ＭＰＵ）を有しており、この液晶モジュール・コン
トローラ１２は液晶表示モジュール部２０側に対し各種
の制御信号及びクロック信号を供給する。
搬型パーソナル・コンピュータやワードプロセッサなど
は一般に開閉式のフラットディスプレイ部を有してお
り、それらに搭載される中・大型の液晶表示装置は、図
９に示すように、装置本体側に内蔵された液晶表示制御
部１０と開閉蓋の内側に設けられたフラット状の液晶表
示モジュール部２０とからなる分離独立した配置構成で
ある。液晶表示制御部１０は、液晶モジュール・コント
ローラ１２や図示しないマイクロ・プロセッサ・ユニッ
ト（ＭＰＵ）を有しており、この液晶モジュール・コン
トローラ１２は液晶表示モジュール部２０側に対し各種
の制御信号及びクロック信号を供給する。
【０００３】液晶表示モジュール部２０は、例えば単純
マトリクス型の液晶表示パネル（マトリクス液晶表示素
子）２２と、このパネル２２の周辺（額縁）領域にＴＡ
Ｂ実装された信号電極駆動回路（Ｘドライバ）２４及び
走査電極駆動回路（Ｙドライバ）２６と、高圧の液晶駆
動電圧（基準電圧）Ｖ0 〜Ｖ5 を発生する液晶電源回路
２８とを有している。信号電極駆動回路２４は複数の信
号電極ドライバ半導体集積回路２４1 〜２４m のカスケ
ード接続として構成され、例えば信号電極の総数Ｍ本に
対し画面１ライン分ずつドライバ出力を供給する。即
ち、データ信号Ｄ０〜Ｄ７は画素クロック（シフトクロ
ックパルス）ＸＳＣＬによって次々に信号電極駆動回路
２４内のシフトレジスタに取り込まれ、画面１ライン分
の信号（Ｍビット）が取り込まれた時点で、走査線同期
信号ＹＳＣＬ（データ信号ラッチクロックＬＰ）によっ
てシフトレジスタ内のデータ信号が並列的にデータラッ
チ回路へ送られ、データ信号の直・並列変換が行われ
る。そのデータラッチ回路では、１ライン分の信号電圧
を１走査期間にわたって保持し、その信号電圧に基づい
て選択スイッチ回路が信号電極に接続されたドライバ出
力電圧を選択又は非選択状態のいずれかに設定する。交
流化クロックＦＲは直流駆動による液晶素子の劣化を防
止するために上記の各電圧を交流波形にするクロックで
ある。強制ブランク表示信号ＤＦ（バー）は液晶画面を
強制的にブランク表示状態とするための信号である。走
査電極駆動回路２６は複数の走査電極ドライバ半導体集
積回路２６ 1 〜２６n のカスケード接続として構成さ
れ、例えば走査電極総数Ｎ本のうち１本だけに選択電圧
を、他の（Ｎ−１）本の走査電極に非選択電圧を付与す
るように動作する。走査スタートパルス（フレームスタ
ート信号）ＳＰによって１走査線期間が開始され、走査
線同期信号ＹＳＣＬ（データ信号ラッチクロックＬＰ）
の入来する毎に選択電圧が第１行目の走査電極から第Ｎ
行目の走査電極に次々に印加される（線順位表示）。ま
た液晶表示モジュール部２０側に配置された液晶電源回
路２８は信号電極駆動回路２４及び走査電極駆動回路２
６の選択スイッチが選択すべき複数の液晶駆動電圧Ｖ0
〜Ｖ5 を生成するもので、強制ブランク表示信号ＤＦ
（バー）によってパワーオン／オフ状態に設定される。
マトリクス型の液晶表示パネル（マトリクス液晶表示素
子）２２と、このパネル２２の周辺（額縁）領域にＴＡ
Ｂ実装された信号電極駆動回路（Ｘドライバ）２４及び
走査電極駆動回路（Ｙドライバ）２６と、高圧の液晶駆
動電圧（基準電圧）Ｖ0 〜Ｖ5 を発生する液晶電源回路
２８とを有している。信号電極駆動回路２４は複数の信
号電極ドライバ半導体集積回路２４1 〜２４m のカスケ
ード接続として構成され、例えば信号電極の総数Ｍ本に
対し画面１ライン分ずつドライバ出力を供給する。即
ち、データ信号Ｄ０〜Ｄ７は画素クロック（シフトクロ
ックパルス）ＸＳＣＬによって次々に信号電極駆動回路
２４内のシフトレジスタに取り込まれ、画面１ライン分
の信号（Ｍビット）が取り込まれた時点で、走査線同期
信号ＹＳＣＬ（データ信号ラッチクロックＬＰ）によっ
てシフトレジスタ内のデータ信号が並列的にデータラッ
チ回路へ送られ、データ信号の直・並列変換が行われ
る。そのデータラッチ回路では、１ライン分の信号電圧
を１走査期間にわたって保持し、その信号電圧に基づい
て選択スイッチ回路が信号電極に接続されたドライバ出
力電圧を選択又は非選択状態のいずれかに設定する。交
流化クロックＦＲは直流駆動による液晶素子の劣化を防
止するために上記の各電圧を交流波形にするクロックで
ある。強制ブランク表示信号ＤＦ（バー）は液晶画面を
強制的にブランク表示状態とするための信号である。走
査電極駆動回路２６は複数の走査電極ドライバ半導体集
積回路２６ 1 〜２６n のカスケード接続として構成さ
れ、例えば走査電極総数Ｎ本のうち１本だけに選択電圧
を、他の（Ｎ−１）本の走査電極に非選択電圧を付与す
るように動作する。走査スタートパルス（フレームスタ
ート信号）ＳＰによって１走査線期間が開始され、走査
線同期信号ＹＳＣＬ（データ信号ラッチクロックＬＰ）
の入来する毎に選択電圧が第１行目の走査電極から第Ｎ
行目の走査電極に次々に印加される（線順位表示）。ま
た液晶表示モジュール部２０側に配置された液晶電源回
路２８は信号電極駆動回路２４及び走査電極駆動回路２
６の選択スイッチが選択すべき複数の液晶駆動電圧Ｖ0
〜Ｖ5 を生成するもので、強制ブランク表示信号ＤＦ
（バー）によってパワーオン／オフ状態に設定される。
【０００４】
【発明が解決しようとする課題】ところで、装置本体側
に内蔵された液晶表示制御部１０と開閉蓋の内側に設け
られたフラット状の液晶表示モジュール部２０とは一般
にヒンジ結合の可動部を介してフレキシブル・ケーブル
３０で接続されている。そのため、フラット状の液晶表
示モジュール部２０側の開閉蓋が開閉されるたびにケー
ブル３０自体が屈曲し、物理的要因からどうしてもケー
ブル３０の信号線の損傷又は断線を招来し易い。信号線
の一部が断線すると、例えば液晶表示パネル２２に直流
電圧（直流成分）が印加されたままの状態で、交流駆動
されない事態が発生し、他の部品と比べて高価で交換の
困難な液晶表示パネル２２の劣化を惹起することがあ
る。このような液晶劣化は寿命や表示品質の阻害要因で
あり、視認性を基調とするディスプレイ装置にとって重
要な問題である。
に内蔵された液晶表示制御部１０と開閉蓋の内側に設け
られたフラット状の液晶表示モジュール部２０とは一般
にヒンジ結合の可動部を介してフレキシブル・ケーブル
３０で接続されている。そのため、フラット状の液晶表
示モジュール部２０側の開閉蓋が開閉されるたびにケー
ブル３０自体が屈曲し、物理的要因からどうしてもケー
ブル３０の信号線の損傷又は断線を招来し易い。信号線
の一部が断線すると、例えば液晶表示パネル２２に直流
電圧（直流成分）が印加されたままの状態で、交流駆動
されない事態が発生し、他の部品と比べて高価で交換の
困難な液晶表示パネル２２の劣化を惹起することがあ
る。このような液晶劣化は寿命や表示品質の阻害要因で
あり、視認性を基調とするディスプレイ装置にとって重
要な問題である。
【０００５】ここに、液晶モジュール・コントローラ１
２から液晶表示モジュール部２０側に供給される信号の
うち液晶表示パネル２２の直流駆動劣化を引き起こす可
能性のある信号としては、走査スタートパルスＳＰ，走
査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬ
Ｐ），交流化クロックＦＲ及びロジック側電源電圧ＶCC
である。また液晶モジュール・コントローラ１２及びマ
イクロ・プロセッサ・ユニット（ＭＰＵ）に何らかの動
作異常が発生した場合でも、上記の各信号の異常が引き
起こされ、上述と同様の事態が発生するおそれもある。
２から液晶表示モジュール部２０側に供給される信号の
うち液晶表示パネル２２の直流駆動劣化を引き起こす可
能性のある信号としては、走査スタートパルスＳＰ，走
査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬ
Ｐ），交流化クロックＦＲ及びロジック側電源電圧ＶCC
である。また液晶モジュール・コントローラ１２及びマ
イクロ・プロセッサ・ユニット（ＭＰＵ）に何らかの動
作異常が発生した場合でも、上記の各信号の異常が引き
起こされ、上述と同様の事態が発生するおそれもある。
【０００６】ところで、このような液晶表示体の直流駆
動の問題を敷衍すると、液晶モジュール部側における信
号異常の問題に一般化できる。また壁掛けテレビジョン
を想定した場合、表示制御部と表示パネルとは遠隔配置
にあることから、信号の停止もさることながら、信号レ
ベルの減衰等や雑音の影響により表示品質劣化の問題も
提起される。また、液晶ディスプレイに限らず、プラズ
マ・ディスプレイにおいても問題となる。
動の問題を敷衍すると、液晶モジュール部側における信
号異常の問題に一般化できる。また壁掛けテレビジョン
を想定した場合、表示制御部と表示パネルとは遠隔配置
にあることから、信号の停止もさることながら、信号レ
ベルの減衰等や雑音の影響により表示品質劣化の問題も
提起される。また、液晶ディスプレイに限らず、プラズ
マ・ディスプレイにおいても問題となる。
【０００７】そこで、本発明の課題としては、上述の問
題点に鑑みて、表示制御部側から表示体モジュール部側
に供給される信号の異常に起因する表示パネルの直流駆
動等による表示特性劣化を防止可能のフラット表示装置
及び表示体駆動装置を提供することにある。
題点に鑑みて、表示制御部側から表示体モジュール部側
に供給される信号の異常に起因する表示パネルの直流駆
動等による表示特性劣化を防止可能のフラット表示装置
及び表示体駆動装置を提供することにある。
【０００８】
【課題を解決するための手段】一般に、表示体モジュー
ル部とその表示を制御する表示制御部とが分離配置され
たフラット表示装置においては、表示体モジュール側は
表示制御部からの制御信号等に追従して受動的動作を実
行するが、本発明においては、信号管理制御手段を有す
る自律信号系が採用されている。この信号管理制御手段
の構成要素のすべてを表示体モジュール部側に設けるこ
ともできるが、表示体モジュール部側と表示制御部とに
分担配置することもできる。
ル部とその表示を制御する表示制御部とが分離配置され
たフラット表示装置においては、表示体モジュール側は
表示制御部からの制御信号等に追従して受動的動作を実
行するが、本発明においては、信号管理制御手段を有す
る自律信号系が採用されている。この信号管理制御手段
の構成要素のすべてを表示体モジュール部側に設けるこ
ともできるが、表示体モジュール部側と表示制御部とに
分担配置することもできる。
【０００９】このような信号管理制御手段は、表示制御
部側から転送される第１の信号の異常発生を検出する信
号検出手段と、その出力に基づいて表示体モジュール部
側の信号形態を変更処理するシーケンス処理手段とを有
する構成とされている。信号の異常とは信号の停止，論
理振幅の減少，混信などを指すが、典型的な例としては
信号の停止が挙げられる。またフラット表示装置として
は液晶表示装置やプラズマ・ディスプレイ装置を挙げる
ことができる。信号検出手段の具体的な構成としては第
１の信号の停止を検出する信号停止検出手段であり、シ
ーケンス処理手段はその出力を基に表示体駆動手段の表
示体パネルへ供給すべき表示体印加電圧を零に設定制御
する強制停止制御手段である。第１の信号が表示体モジ
ュール側で停止すると、これが信号停止検出手段で検出
される。これにより強制停止制御手段が表示体駆動手段
を制御し、その駆動手段は表示体印加電圧を零に設定す
る。従って、クロック等の第１の信号が停止した場合で
も、液晶等の表示体の直流駆動が回避されるので、表示
特性の劣化を防止することができる。
部側から転送される第１の信号の異常発生を検出する信
号検出手段と、その出力に基づいて表示体モジュール部
側の信号形態を変更処理するシーケンス処理手段とを有
する構成とされている。信号の異常とは信号の停止，論
理振幅の減少，混信などを指すが、典型的な例としては
信号の停止が挙げられる。またフラット表示装置として
は液晶表示装置やプラズマ・ディスプレイ装置を挙げる
ことができる。信号検出手段の具体的な構成としては第
１の信号の停止を検出する信号停止検出手段であり、シ
ーケンス処理手段はその出力を基に表示体駆動手段の表
示体パネルへ供給すべき表示体印加電圧を零に設定制御
する強制停止制御手段である。第１の信号が表示体モジ
ュール側で停止すると、これが信号停止検出手段で検出
される。これにより強制停止制御手段が表示体駆動手段
を制御し、その駆動手段は表示体印加電圧を零に設定す
る。従って、クロック等の第１の信号が停止した場合で
も、液晶等の表示体の直流駆動が回避されるので、表示
特性の劣化を防止することができる。
【００１０】更に具体的な強制停止制御手段としては、
信号停止検出手段の出力により表示制御部側から転送さ
れる第２の信号を遅延させる第１の信号遅延手段を有
し、その出力に基づいて表示体駆動手段の表示オン／オ
フを制御するような構成を採用することができる。かか
る構成によれば、検出信号の発生により速やかに液晶パ
ネルの表示をオフ状態に設定できることは勿論である
が、第１の信号が再開された場合、その時点で表示オン
の状態が再スタートするのではなく、第２の信号の周期
を基準として決定される所定の時間が経過した後、表示
オン状態に表示体駆動手段が設定制御される。このよう
な時間差的な表示体駆動手段の制御方式は、ラッシュ電
流から誘起される電源異常による異常駆動を防止でき、
電源負荷の軽減と電源回路の簡略化を図ることができ
る。
信号停止検出手段の出力により表示制御部側から転送さ
れる第２の信号を遅延させる第１の信号遅延手段を有
し、その出力に基づいて表示体駆動手段の表示オン／オ
フを制御するような構成を採用することができる。かか
る構成によれば、検出信号の発生により速やかに液晶パ
ネルの表示をオフ状態に設定できることは勿論である
が、第１の信号が再開された場合、その時点で表示オン
の状態が再スタートするのではなく、第２の信号の周期
を基準として決定される所定の時間が経過した後、表示
オン状態に表示体駆動手段が設定制御される。このよう
な時間差的な表示体駆動手段の制御方式は、ラッシュ電
流から誘起される電源異常による異常駆動を防止でき、
電源負荷の軽減と電源回路の簡略化を図ることができ
る。
【００１１】この信号遅延手段は、フレームスタート信
号を第２の信号として入力され、検出手段の出力を基に
セット・リセットされるＮ段のＤフリップ・フロップと
することが望ましい。かかる場合の遅延時間はフレーム
周期を単位として決定される。信号管理制御手段を液晶
モジュール側に複数配置する構成も採用できる。かかる
場合には、複数種類の信号の停止を同時に検出すること
ができる。そして、強制停止制御手段にその出力を制御
する第３の信号の制御端子を設けることにより、複数の
信号管理制御手段をカスケード接続することができる。
かかる場合は、いずれかの被検出信号が停止したときに
は、表示体駆動手段に対する表示オフの制御が可能とな
る。
号を第２の信号として入力され、検出手段の出力を基に
セット・リセットされるＮ段のＤフリップ・フロップと
することが望ましい。かかる場合の遅延時間はフレーム
周期を単位として決定される。信号管理制御手段を液晶
モジュール側に複数配置する構成も採用できる。かかる
場合には、複数種類の信号の停止を同時に検出すること
ができる。そして、強制停止制御手段にその出力を制御
する第３の信号の制御端子を設けることにより、複数の
信号管理制御手段をカスケード接続することができる。
かかる場合は、いずれかの被検出信号が停止したときに
は、表示体駆動手段に対する表示オフの制御が可能とな
る。
【００１２】更なるラッシュ電流に基づく異常駆動によ
る表示体の劣化を防止するためには、表示体駆動電圧を
発生すべき表示体電源手段のパワーオン／オフを制御す
る電源制御手段を表示体モジュール部側に設けることが
望ましい。この電源制御手段は検出手段の出力に対応し
て表示体電源手段のパワーオン／オフを制御するもので
ある。このようにすることによって、第１の信号の発現
が表示体モジュール部側で確認された後、表示体電源手
段がパワーオンになる。
る表示体の劣化を防止するためには、表示体駆動電圧を
発生すべき表示体電源手段のパワーオン／オフを制御す
る電源制御手段を表示体モジュール部側に設けることが
望ましい。この電源制御手段は検出手段の出力に対応し
て表示体電源手段のパワーオン／オフを制御するもので
ある。このようにすることによって、第１の信号の発現
が表示体モジュール部側で確認された後、表示体電源手
段がパワーオンになる。
【００１３】具体的な電源制御手段としては、検出手段
の出力により表示制御部側から転送される第２の信号を
遅延させる第２の信号遅延手段を有し、その出力に基づ
いて表示体電源手段のパワーオン／オフを制御するよう
な構成を採用することができる。かかる構成によれば、
第１の信号の出力が確認され、第２の信号の周期を基準
として決定される所定の時間が経過した後、表示体電源
手段が付勢される。このため、初期時における液晶の直
流駆動を防止することができる。
の出力により表示制御部側から転送される第２の信号を
遅延させる第２の信号遅延手段を有し、その出力に基づ
いて表示体電源手段のパワーオン／オフを制御するよう
な構成を採用することができる。かかる構成によれば、
第１の信号の出力が確認され、第２の信号の周期を基準
として決定される所定の時間が経過した後、表示体電源
手段が付勢される。このため、初期時における液晶の直
流駆動を防止することができる。
【００１４】そして、電源制御手段が表示オン／オフ信
号を第２の信号として入力され、検出手段の出力により
セット・リセットされるＭ（＜Ｎ）段のＤフリップ・フ
ロップである場合には、表示体電源手段が付勢された
後、表示体駆動手段が表示オン状態となる。これもラッ
シュ電流の軽減に寄与する。但し、Ｍ，Ｎは正の整数で
ある。
号を第２の信号として入力され、検出手段の出力により
セット・リセットされるＭ（＜Ｎ）段のＤフリップ・フ
ロップである場合には、表示体電源手段が付勢された
後、表示体駆動手段が表示オン状態となる。これもラッ
シュ電流の軽減に寄与する。但し、Ｍ，Ｎは正の整数で
ある。
【００１５】以上のような構成に係る信号管理制御手段
は、表示体モジュール部側のガラス基板等に設けられて
いるが、表示体モジュール部側に実装される表示体駆動
装置の回路に組み込むことができる。つまり、信号管理
制御付きの表示体駆動手段として実現できる。従来の表
示体駆動手段はドライバＬＳＩとして構成されている
が、このような信号管理制御付きの表示体駆動手段も半
導体集積回路として構成し得る。ドライバＬＳＩのうち
ＹドライバＬＳＩはＸドライバＬＳＩに比して入出力配
線の本数が少ないことを考慮すれば、信号管理制御付き
のドライバＬＳＩとしてはＹドライバとすることが有利
である。また液晶表示装置は単純マトリクス方式とアク
ティブ・マトリクス方式に大別できるが、この信号管理
制御付きのドライバＬＳＩは走査ドライバ又はゲートド
ライバとすることが望ましい。
は、表示体モジュール部側のガラス基板等に設けられて
いるが、表示体モジュール部側に実装される表示体駆動
装置の回路に組み込むことができる。つまり、信号管理
制御付きの表示体駆動手段として実現できる。従来の表
示体駆動手段はドライバＬＳＩとして構成されている
が、このような信号管理制御付きの表示体駆動手段も半
導体集積回路として構成し得る。ドライバＬＳＩのうち
ＹドライバＬＳＩはＸドライバＬＳＩに比して入出力配
線の本数が少ないことを考慮すれば、信号管理制御付き
のドライバＬＳＩとしてはＹドライバとすることが有利
である。また液晶表示装置は単純マトリクス方式とアク
ティブ・マトリクス方式に大別できるが、この信号管理
制御付きのドライバＬＳＩは走査ドライバ又はゲートド
ライバとすることが望ましい。
【００１６】
【実施例１】図１は本発明の実施例１に係る液晶表示装
置の全体構成を示すブロック図である。なお、図１にお
いて図９に示す部分と同一部分には同一参照符号を付
し、その説明は省略する。
置の全体構成を示すブロック図である。なお、図１にお
いて図９に示す部分と同一部分には同一参照符号を付
し、その説明は省略する。
【００１７】この実施例における液晶表示モジュール部
４０の走査電極駆動回路（Ｙドライバ）４６を構成する
走査ドライバ半導体集積回路（ＬＳＩ）４６1 〜４６n
は信号管理制御部４７を有している。
４０の走査電極駆動回路（Ｙドライバ）４６を構成する
走査ドライバ半導体集積回路（ＬＳＩ）４６1 〜４６n
は信号管理制御部４７を有している。
【００１８】第１の走査ドライバ半導体集積回路４６1
の信号管理制御部４７1 は端子ＣＫＢ１に印加される走
査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬ
Ｐ）の停止を検出する。第２の走査ドライバ半導体集積
回路４６2 の信号管理制御部４７2 は端子ＣＫＢ２に印
加される走査スタートパルス（フレームスタート信号）
ＳＰの停止を検出する。第ｎ（例えば第３）の走査ドラ
イバ半導体集積回路４６ n の信号管理制御部４７n は端
子ＣＫＢｎに印加される交流化クロックＦＲの停止を検
出する。それぞれの信号管理制御部４７1 〜４７n は信
号停止検出制御端子Ｓ1 〜Ｓn 及び信号停止検出端子Ｔ
1 〜Ｔn を有している。第１の走査ドライバ半導体集積
回路４６1 の信号管理制御部４７1 の信号停止検出制御
端子Ｓ1 には通常高レベル電圧の強制ブランク表示信号
ＤＦＦ（バー）が制御回路１０側から供給され、その信
号停止検出端子Ｔ1 は第２の走査ドライバ半導体集積回
路４６2 の信号管理制御部４７2 の信号停止検出制御端
子Ｓ2 に接続されている。また第２の走査ドライバ半導
体集積回路４６2 の信号管理制御部４７2 の信号停止検
出端子Ｔ2 は次段の信号停止検出端子（例えば第ｎの信
号管理制御部４７n の信号停止検出制御端子Ｓn ）に接
続されている。そして第ｎの信号管理制御部４７n の信
号停止検出端子Ｔn は走査ドライバ４６1 〜４６n 及び
信号ドライバ２４1 〜２４n の強制ブランク制御端子Ｄ
Ｆ（バー）に接続されている。
の信号管理制御部４７1 は端子ＣＫＢ１に印加される走
査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬ
Ｐ）の停止を検出する。第２の走査ドライバ半導体集積
回路４６2 の信号管理制御部４７2 は端子ＣＫＢ２に印
加される走査スタートパルス（フレームスタート信号）
ＳＰの停止を検出する。第ｎ（例えば第３）の走査ドラ
イバ半導体集積回路４６ n の信号管理制御部４７n は端
子ＣＫＢｎに印加される交流化クロックＦＲの停止を検
出する。それぞれの信号管理制御部４７1 〜４７n は信
号停止検出制御端子Ｓ1 〜Ｓn 及び信号停止検出端子Ｔ
1 〜Ｔn を有している。第１の走査ドライバ半導体集積
回路４６1 の信号管理制御部４７1 の信号停止検出制御
端子Ｓ1 には通常高レベル電圧の強制ブランク表示信号
ＤＦＦ（バー）が制御回路１０側から供給され、その信
号停止検出端子Ｔ1 は第２の走査ドライバ半導体集積回
路４６2 の信号管理制御部４７2 の信号停止検出制御端
子Ｓ2 に接続されている。また第２の走査ドライバ半導
体集積回路４６2 の信号管理制御部４７2 の信号停止検
出端子Ｔ2 は次段の信号停止検出端子（例えば第ｎの信
号管理制御部４７n の信号停止検出制御端子Ｓn ）に接
続されている。そして第ｎの信号管理制御部４７n の信
号停止検出端子Ｔn は走査ドライバ４６1 〜４６n 及び
信号ドライバ２４1 〜２４n の強制ブランク制御端子Ｄ
Ｆ（バー）に接続されている。
【００１９】各走査ドライバの信号管理制御部４７1 〜
４７n は、図２に示すように、カスケード接続されてお
り、各信号管理制御部４７1 〜４７n の構成は同一であ
る。信号管理制御部４７1 の被検出信号は端子ＣＫＢ1
に印加されるデータ信号ラッチクロックＬＰ、信号管理
制御部４７2 の被検出信号は端子ＣＫＢ2 に印加される
走査スタートパルス（フレームスタート信号）ＳＰで、
信号管理制御部４７nの被検出信号は端子ＣＫＢn に印
加される交流化クロックＦＲである。
４７n は、図２に示すように、カスケード接続されてお
り、各信号管理制御部４７1 〜４７n の構成は同一であ
る。信号管理制御部４７1 の被検出信号は端子ＣＫＢ1
に印加されるデータ信号ラッチクロックＬＰ、信号管理
制御部４７2 の被検出信号は端子ＣＫＢ2 に印加される
走査スタートパルス（フレームスタート信号）ＳＰで、
信号管理制御部４７nの被検出信号は端子ＣＫＢn に印
加される交流化クロックＦＲである。
【００２０】ここで、信号管理制御部４７1 に着目して
その構成を説明する。信号管理制御部４７1 は、被検出
信号の停止を検出する信号検出手段としての信号停止検
出回路４８と、信号遅延回路４９及び論理回路５０から
なるシーケンス処理回路５１を有している。
その構成を説明する。信号管理制御部４７1 は、被検出
信号の停止を検出する信号検出手段としての信号停止検
出回路４８と、信号遅延回路４９及び論理回路５０から
なるシーケンス処理回路５１を有している。
【００２１】信号停止検出回路４８は、被検出信号とし
てのラッチクロックＬＰによってスイッチングしトラン
スファーゲートを構成する第１のＮ型ＭＯＳトランジス
タＴｒ1 ，そのラッチクロックＬＰの位相を反転させる
インバータＩＮＶ1，そのラッチクロックＬＰの逆位相
信号によってスイッチングしトランスファーゲートを構
成する第２のＮ型ＭＯＳトランジスタＴｒ2 ，第１のＮ
型ＭＯＳトランジスタＴｒ1 の開閉動作によって充放電
する第１のキャパシタＣ11，第２のＮ型ＭＯＳトランジ
スタＴｒ2 の開閉動作によって充放電する第２のキャパ
シタＣ12，このキャパシタＣ12の電荷を放電する放電抵
抗Ｒ1 ，及び第２のキャパシタＣ12の充電電圧と閾値Ｖ
THとを比較して充電レベル判定信号を出力するインバー
タＩＮＶ 2 から構成されている。第１のＮ型ＭＯＳトラ
ンジスタＴｒ1 とインバータＩＮＶ1 及び第２のＮ型Ｍ
ＯＳトランジスタＴｒ2 は直列の排他的開閉回路を構成
している。そして第１のＮ型ＭＯＳトランジスタＴｒ1
は第１のキャパシタＣ11に対する選択的充電スイッチを
構成し、また第２のＮ型ＭＯＳトランジスタＴｒ2は第
１のキャパシタＣ11の電荷を第２のキャパシタＣ12へ分
配転送する選択的充電スイッチを構成している。
てのラッチクロックＬＰによってスイッチングしトラン
スファーゲートを構成する第１のＮ型ＭＯＳトランジス
タＴｒ1 ，そのラッチクロックＬＰの位相を反転させる
インバータＩＮＶ1，そのラッチクロックＬＰの逆位相
信号によってスイッチングしトランスファーゲートを構
成する第２のＮ型ＭＯＳトランジスタＴｒ2 ，第１のＮ
型ＭＯＳトランジスタＴｒ1 の開閉動作によって充放電
する第１のキャパシタＣ11，第２のＮ型ＭＯＳトランジ
スタＴｒ2 の開閉動作によって充放電する第２のキャパ
シタＣ12，このキャパシタＣ12の電荷を放電する放電抵
抗Ｒ1 ，及び第２のキャパシタＣ12の充電電圧と閾値Ｖ
THとを比較して充電レベル判定信号を出力するインバー
タＩＮＶ 2 から構成されている。第１のＮ型ＭＯＳトラ
ンジスタＴｒ1 とインバータＩＮＶ1 及び第２のＮ型Ｍ
ＯＳトランジスタＴｒ2 は直列の排他的開閉回路を構成
している。そして第１のＮ型ＭＯＳトランジスタＴｒ1
は第１のキャパシタＣ11に対する選択的充電スイッチを
構成し、また第２のＮ型ＭＯＳトランジスタＴｒ2は第
１のキャパシタＣ11の電荷を第２のキャパシタＣ12へ分
配転送する選択的充電スイッチを構成している。
【００２２】信号遅延回路４９は、インバータＩＮＶ2
の出力に接続されたリセット端子Ｒ（バー）及び接地さ
れた入力端子Ｄ（バー）を有し、フレームスタート信号
ＳＰをクロック入力ＣＫとするＤ型フリップ・フロップ
４９ａと、インバータＩＮＶ 2 の出力に接続されたリセ
ット端子Ｒ（バー）及びフリップ・フロップ４９ａの出
力Ｑ（バー）に接続された入力端子Ｄ（バー）を有し、
フレームスタート信号ＳＰをクロック入力とするＤ型フ
リップ・フロップ４９ｂとから構成されている。論理回
路５０は制御回路１０からの強制ブランク信号ＤＦＦ
（バー）とフリップ・フロップ４９ｂのＱ出力を２入力
とするアンド回路ＡＮＤから構成されている。
の出力に接続されたリセット端子Ｒ（バー）及び接地さ
れた入力端子Ｄ（バー）を有し、フレームスタート信号
ＳＰをクロック入力ＣＫとするＤ型フリップ・フロップ
４９ａと、インバータＩＮＶ 2 の出力に接続されたリセ
ット端子Ｒ（バー）及びフリップ・フロップ４９ａの出
力Ｑ（バー）に接続された入力端子Ｄ（バー）を有し、
フレームスタート信号ＳＰをクロック入力とするＤ型フ
リップ・フロップ４９ｂとから構成されている。論理回
路５０は制御回路１０からの強制ブランク信号ＤＦＦ
（バー）とフリップ・フロップ４９ｂのＱ出力を２入力
とするアンド回路ＡＮＤから構成されている。
【００２３】図３は走査ドライバ４６1 の信号管理制御
部４７1 を除く通常の走査電極駆動回路（論理部）を示
す回路図である。この論理部には多数の走査電極に対応
して線順位で電圧を印加する多ビットの走査電極駆動セ
ル４６11，４６12・・・がアレイ状に作り込まれてい
る。図３では第１ビットと第２ビットの走査電極駆動セ
ル４６11，４６12及びその周辺回路が示されている。
部４７1 を除く通常の走査電極駆動回路（論理部）を示
す回路図である。この論理部には多数の走査電極に対応
して線順位で電圧を印加する多ビットの走査電極駆動セ
ル４６11，４６12・・・がアレイ状に作り込まれてい
る。図３では第１ビットと第２ビットの走査電極駆動セ
ル４６11，４６12及びその周辺回路が示されている。
【００２４】ここで走査電極駆動セル４６11に着目して
その構成を説明すると、この走査電極駆動セル４６
11は、フレームスタート信号ＳＰによって起動し走査同
期信号ＹＳＣＬの入来毎に次段へそのフレームスタート
信号ＳＰを転送するシフトレジスタにおけるＤ型フリッ
プ・フロップ４６ａと、そのビット選択出力Ｑに第ｎの
走査ドライバ４６n の端子Ｔn から供給される強制ブラ
ンク表示信号ＤＦ（バー）を加味して論理演算する行単
位強制ブランク表示制御回路４６ｂと、その出力をロジ
ック系電源電圧（ＶCC＝５ｖ）から高電圧系の論理振幅
に変換する行単位電圧レベルシフト回路４６ｃと、交流
化クロックＦＲに強制ブランク表示信号ＤＦ（バー）を
加味して論理演算する総行強制ブランク表示制御回路４
６ｄと、その交流化クロックＦＲをロジック系電源電圧
（ＶCC＝５ｖ）から高電圧系の論理振幅を持つ高圧交流
化クロックＦＲHに変換する交流化クロック用の電圧レ
ベルシフト回路４６ｅと、その高圧交流化クロックＦＲ
H を逆相の高圧交流化クロックＦＲH （バー）に反転さ
せる正逆２相クロック生成回路４６ｆと、高圧交流化ク
ロックＦＲH ，逆相の高圧交流化クロックＦＲH （バ
ー）の対と行単位電圧レベルシフト回路４６ｃの出力
Ｏ，Ｏ（バー）の対とから交鎖的組み合せで４つの選択
制御信号Ｃ1 〜Ｃ4 を発生する選択制御信号生成回路４
６ｇと、各選択制御信号Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 によっ
て走査電極駆動電圧Ｖ5 ，Ｖ1 ，Ｖ0 ，Ｖ4 を択一的に
走査電極へ伝達供給する選択スイッチ４６ｈとから構成
されている。ここで、行単位強制ブランク表示制御回路
４６ｂと総行強制ブランク表示制御回路４６ｄとは強制
ブランク表示制御回路を構成している。なお、ＩＮＶ3
は強制ブランク表示制御信号ＤＦ（バー）の行単位強制
ブランク表示制御回路４６ｂに対して論理を合わせるイ
ンバータである。
その構成を説明すると、この走査電極駆動セル４６
11は、フレームスタート信号ＳＰによって起動し走査同
期信号ＹＳＣＬの入来毎に次段へそのフレームスタート
信号ＳＰを転送するシフトレジスタにおけるＤ型フリッ
プ・フロップ４６ａと、そのビット選択出力Ｑに第ｎの
走査ドライバ４６n の端子Ｔn から供給される強制ブラ
ンク表示信号ＤＦ（バー）を加味して論理演算する行単
位強制ブランク表示制御回路４６ｂと、その出力をロジ
ック系電源電圧（ＶCC＝５ｖ）から高電圧系の論理振幅
に変換する行単位電圧レベルシフト回路４６ｃと、交流
化クロックＦＲに強制ブランク表示信号ＤＦ（バー）を
加味して論理演算する総行強制ブランク表示制御回路４
６ｄと、その交流化クロックＦＲをロジック系電源電圧
（ＶCC＝５ｖ）から高電圧系の論理振幅を持つ高圧交流
化クロックＦＲHに変換する交流化クロック用の電圧レ
ベルシフト回路４６ｅと、その高圧交流化クロックＦＲ
H を逆相の高圧交流化クロックＦＲH （バー）に反転さ
せる正逆２相クロック生成回路４６ｆと、高圧交流化ク
ロックＦＲH ，逆相の高圧交流化クロックＦＲH （バ
ー）の対と行単位電圧レベルシフト回路４６ｃの出力
Ｏ，Ｏ（バー）の対とから交鎖的組み合せで４つの選択
制御信号Ｃ1 〜Ｃ4 を発生する選択制御信号生成回路４
６ｇと、各選択制御信号Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 によっ
て走査電極駆動電圧Ｖ5 ，Ｖ1 ，Ｖ0 ，Ｖ4 を択一的に
走査電極へ伝達供給する選択スイッチ４６ｈとから構成
されている。ここで、行単位強制ブランク表示制御回路
４６ｂと総行強制ブランク表示制御回路４６ｄとは強制
ブランク表示制御回路を構成している。なお、ＩＮＶ3
は強制ブランク表示制御信号ＤＦ（バー）の行単位強制
ブランク表示制御回路４６ｂに対して論理を合わせるイ
ンバータである。
【００２５】次に、本実施例の動作に関し図４をも参照
しつつ説明する。時点ｔ0 において液晶表示装置のロジ
ック電源ＶCCが投入されると、従来と同様に、液晶モジ
ュールコントローラ１２のパワーオンリセット端子ＲＳ
に数μｓ〜数ｍｓのパルス幅のリセット信号がＭＰＵ
（図示せず）側から供給され、液晶モジュールコントロ
ーラ１２が初期化される。この初期化期間中、液晶モジ
ュールコントローラ１２から出力される各種信号は一般
的に停止状態にある。この期間では強制ブランク表示信
号ＤＦＦ（バー）が低電圧レベル（以下、Ｌレベルと称
する）であるから、液晶電源回路２８はパワーオフの状
態にあり、液晶駆動電源電圧Ｖ0 〜Ｖ5 は未発生状態で
ある。したがって、この初期化期間中では液晶電極間に
直流成分が印加せず、液晶素子の劣化が防止されてい
る。
しつつ説明する。時点ｔ0 において液晶表示装置のロジ
ック電源ＶCCが投入されると、従来と同様に、液晶モジ
ュールコントローラ１２のパワーオンリセット端子ＲＳ
に数μｓ〜数ｍｓのパルス幅のリセット信号がＭＰＵ
（図示せず）側から供給され、液晶モジュールコントロ
ーラ１２が初期化される。この初期化期間中、液晶モジ
ュールコントローラ１２から出力される各種信号は一般
的に停止状態にある。この期間では強制ブランク表示信
号ＤＦＦ（バー）が低電圧レベル（以下、Ｌレベルと称
する）であるから、液晶電源回路２８はパワーオフの状
態にあり、液晶駆動電源電圧Ｖ0 〜Ｖ5 は未発生状態で
ある。したがって、この初期化期間中では液晶電極間に
直流成分が印加せず、液晶素子の劣化が防止されてい
る。
【００２６】この期間が過ぎると、図４に示す如く、時
点ｔ1 で強制ブランク表示信号ＤＦＦ（バー）がＬレベ
ルから高電圧レベル（以下、Ｈレベルと称する）に変化
し、また液晶モジュールコントローラ１２はフレームス
タート信号ＳＰ，データ信号ラッチクロックＬＰ及び交
流化クロックＦＲを発生する。ここでまず走査ドライバ
４６1 の信号管理制御部４７1 の動作について説明する
と、信号遅延回路４９の入力端子ＣＫＡ1 にはフレーム
スタート信号ＳＰが供給され、また信号停止検出回路４
８の検出端子ＣＫＢ1 にはデータ信号ラッチクロックＬ
Ｐが供給されている。
点ｔ1 で強制ブランク表示信号ＤＦＦ（バー）がＬレベ
ルから高電圧レベル（以下、Ｈレベルと称する）に変化
し、また液晶モジュールコントローラ１２はフレームス
タート信号ＳＰ，データ信号ラッチクロックＬＰ及び交
流化クロックＦＲを発生する。ここでまず走査ドライバ
４６1 の信号管理制御部４７1 の動作について説明する
と、信号遅延回路４９の入力端子ＣＫＡ1 にはフレーム
スタート信号ＳＰが供給され、また信号停止検出回路４
８の検出端子ＣＫＢ1 にはデータ信号ラッチクロックＬ
Ｐが供給されている。
【００２７】データ信号ラッチクロックＬＰのＨレベル
期間においては、信号停止検出回路４８のトランジスタ
Ｔｒ1 がオン状態でトランジスタＴｒ2 がオフ状態にあ
る。従って、この期間ではキャパシタＣ11が充電され
る。データ信号ラッチクロックＬＰのＬレベル期間にお
いては、信号停止検出回路４８のトランジスタＴｒ2 が
オン状態でトランジスタＴｒ1 がオフ状態にある。従っ
て、この期間ではキャパシタＣ11に充電された電荷の一
部がキャパシタＣ12へ移入充電される。データ信号ラッ
チクロックＬＰの繰り返しパルスが発生するに伴いキャ
パシタＣ12の充電電圧が増大するので、インバータＩＮ
Ｖ2 の入力電圧が閾値ＶTH以下になり、時点ｔ2 でイン
バータＩＮＶ2 の出力ＩＮＶOUT がＨレベルとなる。時
点ｔ2 以前においてはインバータＩＮＶ2 の出力ＩＮＶ
OUT はＬレベルであるので、信号遅延回路４９のＤフリ
ップ・フロップ４９ａの出力ＱはＬレベルであり、この
ため論理回路５０の出力Ｔ1 はＬレベルである。ここ
で、出力ＩＮＶOUT がＨレベルになっても、その時点ｔ
2 では出力ＱはＨレベルにならない。Ｄフリップ・フロ
ップ４９ｂ，４９ａの入力信号の遅延記憶作用でフレー
ムスタート信号ＳＰの１フレーム周期（ＴF ）〜２フレ
ーム周期（２ＴF ）の間は、出力ＱはＬレベルに維持さ
れており、時点ｔ3 で論理回路５０の出力Ｔ1 がＨレベ
ルになる。
期間においては、信号停止検出回路４８のトランジスタ
Ｔｒ1 がオン状態でトランジスタＴｒ2 がオフ状態にあ
る。従って、この期間ではキャパシタＣ11が充電され
る。データ信号ラッチクロックＬＰのＬレベル期間にお
いては、信号停止検出回路４８のトランジスタＴｒ2 が
オン状態でトランジスタＴｒ1 がオフ状態にある。従っ
て、この期間ではキャパシタＣ11に充電された電荷の一
部がキャパシタＣ12へ移入充電される。データ信号ラッ
チクロックＬＰの繰り返しパルスが発生するに伴いキャ
パシタＣ12の充電電圧が増大するので、インバータＩＮ
Ｖ2 の入力電圧が閾値ＶTH以下になり、時点ｔ2 でイン
バータＩＮＶ2 の出力ＩＮＶOUT がＨレベルとなる。時
点ｔ2 以前においてはインバータＩＮＶ2 の出力ＩＮＶ
OUT はＬレベルであるので、信号遅延回路４９のＤフリ
ップ・フロップ４９ａの出力ＱはＬレベルであり、この
ため論理回路５０の出力Ｔ1 はＬレベルである。ここ
で、出力ＩＮＶOUT がＨレベルになっても、その時点ｔ
2 では出力ＱはＨレベルにならない。Ｄフリップ・フロ
ップ４９ｂ，４９ａの入力信号の遅延記憶作用でフレー
ムスタート信号ＳＰの１フレーム周期（ＴF ）〜２フレ
ーム周期（２ＴF ）の間は、出力ＱはＬレベルに維持さ
れており、時点ｔ3 で論理回路５０の出力Ｔ1 がＨレベ
ルになる。
【００２８】走査ドライバ４６2 における信号管理制御
部４７2 の信号停止検出回路４８2の検出端子ＣＫＢ2
にはフレームスタート信号ＳＰが供給され、また信号遅
延回路４９2の入力端子ＣＫＡ2 には走査ドライバ４６1
のカスケード出力端子ＤＯから到来するカスケード入
力ＤＩ2 たるフレームスタート信号ＳＰが供給されてい
る。そして走査ドライバ４６1 の論理回路５０の出力Ｔ
1 は走査ドライバ４６ 2 の論理回路５０へカスケード接
続されている。信号停止検出回路４８2 のキャパシタＣ
21はフレームスタート信号ＳＰの繰り返しパルスによっ
て充電される。また同様に、走査ドライバ４６n におけ
る信号管理制御部４７n の信号停止検出回路４８n の検
出端子ＣＫＢn には交流化信号ＦＲが供給され、また信
号遅延回路４９nの入力端子ＣＫＡn には走査ドライバ
４６2 のカスケード出力端子ＤＯから到来するカスケー
ド入力ＤＩn たるフレームスタート信号ＳＰが供給され
ている。そして走査ドライバ４６2 の論理回路５０の出
力Ｔ2 は走査ドライバ４６ n の論理回路５０へカスケー
ド接続されている。信号停止検出回路４８n のキャパシ
タＣn2は交流化信号ＦＲの繰り返しパルスによって充電
される。被検出信号としてのデータ信号ラッチクロック
ＬＰ，フレームスタート信号ＳＰ及び交流化信号ＦＲの
周期やデューティー比は異なるので、各走査ドライバに
おいてインバータＩＮＶ1 〜ＩＮＶn の比較判定時点ｔ
3などを一致させるためには、キャパシタＣ11〜Ｃn1，
Ｃ12〜Ｃn2及び放電抵抗Ｒ1 〜Ｒn の値（時定数）を相
互調整可能としておくことが望ましい。そのために、本
実施例では図１に示すように外付けのキャパシタ及び抵
抗の接続外部端子が走査ドライバに設けられている。
部４７2 の信号停止検出回路４８2の検出端子ＣＫＢ2
にはフレームスタート信号ＳＰが供給され、また信号遅
延回路４９2の入力端子ＣＫＡ2 には走査ドライバ４６1
のカスケード出力端子ＤＯから到来するカスケード入
力ＤＩ2 たるフレームスタート信号ＳＰが供給されてい
る。そして走査ドライバ４６1 の論理回路５０の出力Ｔ
1 は走査ドライバ４６ 2 の論理回路５０へカスケード接
続されている。信号停止検出回路４８2 のキャパシタＣ
21はフレームスタート信号ＳＰの繰り返しパルスによっ
て充電される。また同様に、走査ドライバ４６n におけ
る信号管理制御部４７n の信号停止検出回路４８n の検
出端子ＣＫＢn には交流化信号ＦＲが供給され、また信
号遅延回路４９nの入力端子ＣＫＡn には走査ドライバ
４６2 のカスケード出力端子ＤＯから到来するカスケー
ド入力ＤＩn たるフレームスタート信号ＳＰが供給され
ている。そして走査ドライバ４６2 の論理回路５０の出
力Ｔ2 は走査ドライバ４６ n の論理回路５０へカスケー
ド接続されている。信号停止検出回路４８n のキャパシ
タＣn2は交流化信号ＦＲの繰り返しパルスによって充電
される。被検出信号としてのデータ信号ラッチクロック
ＬＰ，フレームスタート信号ＳＰ及び交流化信号ＦＲの
周期やデューティー比は異なるので、各走査ドライバに
おいてインバータＩＮＶ1 〜ＩＮＶn の比較判定時点ｔ
3などを一致させるためには、キャパシタＣ11〜Ｃn1，
Ｃ12〜Ｃn2及び放電抵抗Ｒ1 〜Ｒn の値（時定数）を相
互調整可能としておくことが望ましい。そのために、本
実施例では図１に示すように外付けのキャパシタ及び抵
抗の接続外部端子が走査ドライバに設けられている。
【００２９】このように、ロジック電源ＶCCの投入時点
ｔ0 から論理回路の出力Ｔ1 〜ＴnがＨレベルになる時
点ｔ3 までの期間において、各走査ドライバ及び信号ド
ライバの強制表示ブランク制御端子ＤＦ（バー）には、
Ｌレベルの出力Ｔn が供給されているので、液晶表示パ
ネル２２はブランク表示状態にある。つまり、強制表示
ブランク制御信号ＤＦ（バー）がＬレベルであるときに
は、図３に示す強制ブランク表示制御回路４６ｂ，４６
ｄの制御によって走査電極駆動セル４６の選択スイッチ
４６ｈのトランジスタＦ1 のみがオン状態で、走査電極
には電圧Ｖ5 （０ｖ）が印加されており、液晶電極間電
圧（液晶印加電圧）は０ｖである。時点ｔ0 〜時点ｔ3
の期間は液晶駆動禁止期間に相当している。時点ｔ1 で
液晶電源回路２８がパワーオンされ、液晶駆動電圧Ｖ0
〜Ｖ5 が発生し、これらの電圧は走査及び信号ドライバ
に供給されるが、電源立ち上げ時点においては、走査及
び信号ドライバ内のシフトレジスタ等が不定状態にあ
る。しかしながら、時点ｔ3まで液晶表示がブランク制
御されているため、液晶パネルの異常駆動を回避するこ
とができる。
ｔ0 から論理回路の出力Ｔ1 〜ＴnがＨレベルになる時
点ｔ3 までの期間において、各走査ドライバ及び信号ド
ライバの強制表示ブランク制御端子ＤＦ（バー）には、
Ｌレベルの出力Ｔn が供給されているので、液晶表示パ
ネル２２はブランク表示状態にある。つまり、強制表示
ブランク制御信号ＤＦ（バー）がＬレベルであるときに
は、図３に示す強制ブランク表示制御回路４６ｂ，４６
ｄの制御によって走査電極駆動セル４６の選択スイッチ
４６ｈのトランジスタＦ1 のみがオン状態で、走査電極
には電圧Ｖ5 （０ｖ）が印加されており、液晶電極間電
圧（液晶印加電圧）は０ｖである。時点ｔ0 〜時点ｔ3
の期間は液晶駆動禁止期間に相当している。時点ｔ1 で
液晶電源回路２８がパワーオンされ、液晶駆動電圧Ｖ0
〜Ｖ5 が発生し、これらの電圧は走査及び信号ドライバ
に供給されるが、電源立ち上げ時点においては、走査及
び信号ドライバ内のシフトレジスタ等が不定状態にあ
る。しかしながら、時点ｔ3まで液晶表示がブランク制
御されているため、液晶パネルの異常駆動を回避するこ
とができる。
【００３０】次に、時点ｔ3 で出力Ｔn がＨレベルにな
ると、各走査ドライバ及び信号ドライバの強制表示ブラ
ンク制御端子ＤＦ（バー）にはＨレベルの電圧が供給さ
れるので、走査ドライバ及び信号ドライバの通常動作に
よって液晶表示パネル２２が交流駆動され、液晶パネル
２２には表示画面が描かれる。図４に示すＢは液晶駆動
期間を表す。時点ｔ1 で液晶電源回路２８と走査及び信
号ドライバの論理部がパワーオンし、これより遅れた時
点ｔ3 で液晶表示パネル２２が駆動される。従って、電
源パワーオンが同時的に発生しないので、過大な電源ラ
ッシュ電流が抑制されている。これは、信号停止検出回
路４８自体の遅延的動作に加えて、１〜２フレーム周期
の遅延時間を持つ信号遅延回路４９の遅延作用が有効的
に機能しているからである。
ると、各走査ドライバ及び信号ドライバの強制表示ブラ
ンク制御端子ＤＦ（バー）にはＨレベルの電圧が供給さ
れるので、走査ドライバ及び信号ドライバの通常動作に
よって液晶表示パネル２２が交流駆動され、液晶パネル
２２には表示画面が描かれる。図４に示すＢは液晶駆動
期間を表す。時点ｔ1 で液晶電源回路２８と走査及び信
号ドライバの論理部がパワーオンし、これより遅れた時
点ｔ3 で液晶表示パネル２２が駆動される。従って、電
源パワーオンが同時的に発生しないので、過大な電源ラ
ッシュ電流が抑制されている。これは、信号停止検出回
路４８自体の遅延的動作に加えて、１〜２フレーム周期
の遅延時間を持つ信号遅延回路４９の遅延作用が有効的
に機能しているからである。
【００３１】今ここで、この液晶駆動期間Ｂにおける時
点ｔ4 で、液晶モジュールコントローラ１２側から送出
されていたデータ信号ラッチクロックＬＰの出力がたと
えば停止したとする。データ信号ラッチクロックＬＰの
出力中は走査ドライバ４６1の信号停止検出回路４８1
の第２のキャパシタＣ12が充分に充電されているが、そ
のクロックＬＰが停止すると、第２のキャパシタＣ12へ
は第１のキャパシタＣ 11側から電荷が転送されて来ない
ばりか、第２のキャパシタＣ12の電荷は放電抵抗Ｒ1 を
介して所定の時定数で急速に放電し始め、インバータＩ
ＮＶ2 の入力電圧が徐々に上昇する。その入力電圧がそ
の閾値ＶTHを超えると、その出力電圧ＩＮＶOUT が時点
ｔ5 でＬレベルとなる。この論理変化によって信号遅延
回路４９ 1 はリセットされ、その出力ＱはＬレベルとな
るので、強制表示ブランク制御信号ＤＦ（バー）はＬレ
ベルであるのにも拘わらず、論理回路５０1 の出力Ｔ1
は時点ｔ5 でＬレベルとなる。この出力Ｔ1 は走査ドラ
イバ４６2 の論理回路５０ 2 へカスケード入力されてい
るため、フレームスタート信号ＳＰが出力中でもその論
理回路５０2 の出力Ｔ2 はＬレベルになる。更に、出力
Ｔ2 は走査ドライバ４６n の論理回路５０n へカスケー
ド入力されているため、交流化信号ＦＲが出力中でもそ
の論理回路５０n の出力Ｔn はＬレベルになる。この出
力Ｔn は液晶表示モジュール部４６側での強制表示ブラ
ンク制御信号ＤＦ（バー）に相当しているので、強制表
示ブランク回路４６ｂ，４６ｄを使って液晶表示パネル
２２はブランク表示状態となる。つまり、図３に示す走
査電極駆動セル４６の選択スイッチ４６ｈのトランジス
タＦ1 のみがオン状態で、走査電極には電圧Ｖ5 （０
ｖ）が給電されるので、液晶電極間電圧は０ｖに維持さ
れる。このため、データ信号ラッチクロックＬＰが何ら
かの原因で停止した場合でも、液晶素子は直流成分で駆
動されないので、液晶劣化が未然に防止される。また、
フレームスタート信号ＳＰ又は交流化信号ＦＲが何らか
の原因で停止した場合も、出力Ｔn はＬレベルになるの
で、同様にして液晶劣化が未然に防止される。なお、こ
の液晶駆動禁止期間Ａにおいてはフレームスタート信号
ＳＰ及び交流化信号ＦＲが継続している限り、第２のキ
ャパシタＣ22及びＣn1は充電状態にあり、インバータＩ
ＮＶ2，ＩＮＶn の出力はＨレベルである。
点ｔ4 で、液晶モジュールコントローラ１２側から送出
されていたデータ信号ラッチクロックＬＰの出力がたと
えば停止したとする。データ信号ラッチクロックＬＰの
出力中は走査ドライバ４６1の信号停止検出回路４８1
の第２のキャパシタＣ12が充分に充電されているが、そ
のクロックＬＰが停止すると、第２のキャパシタＣ12へ
は第１のキャパシタＣ 11側から電荷が転送されて来ない
ばりか、第２のキャパシタＣ12の電荷は放電抵抗Ｒ1 を
介して所定の時定数で急速に放電し始め、インバータＩ
ＮＶ2 の入力電圧が徐々に上昇する。その入力電圧がそ
の閾値ＶTHを超えると、その出力電圧ＩＮＶOUT が時点
ｔ5 でＬレベルとなる。この論理変化によって信号遅延
回路４９ 1 はリセットされ、その出力ＱはＬレベルとな
るので、強制表示ブランク制御信号ＤＦ（バー）はＬレ
ベルであるのにも拘わらず、論理回路５０1 の出力Ｔ1
は時点ｔ5 でＬレベルとなる。この出力Ｔ1 は走査ドラ
イバ４６2 の論理回路５０ 2 へカスケード入力されてい
るため、フレームスタート信号ＳＰが出力中でもその論
理回路５０2 の出力Ｔ2 はＬレベルになる。更に、出力
Ｔ2 は走査ドライバ４６n の論理回路５０n へカスケー
ド入力されているため、交流化信号ＦＲが出力中でもそ
の論理回路５０n の出力Ｔn はＬレベルになる。この出
力Ｔn は液晶表示モジュール部４６側での強制表示ブラ
ンク制御信号ＤＦ（バー）に相当しているので、強制表
示ブランク回路４６ｂ，４６ｄを使って液晶表示パネル
２２はブランク表示状態となる。つまり、図３に示す走
査電極駆動セル４６の選択スイッチ４６ｈのトランジス
タＦ1 のみがオン状態で、走査電極には電圧Ｖ5 （０
ｖ）が給電されるので、液晶電極間電圧は０ｖに維持さ
れる。このため、データ信号ラッチクロックＬＰが何ら
かの原因で停止した場合でも、液晶素子は直流成分で駆
動されないので、液晶劣化が未然に防止される。また、
フレームスタート信号ＳＰ又は交流化信号ＦＲが何らか
の原因で停止した場合も、出力Ｔn はＬレベルになるの
で、同様にして液晶劣化が未然に防止される。なお、こ
の液晶駆動禁止期間Ａにおいてはフレームスタート信号
ＳＰ及び交流化信号ＦＲが継続している限り、第２のキ
ャパシタＣ22及びＣn1は充電状態にあり、インバータＩ
ＮＶ2，ＩＮＶn の出力はＨレベルである。
【００３２】時点ｔ6 においてデータ信号ラッチクロッ
クＬＰが再度出現し始めると、前述したように、第２の
キャパシタＣ12が充電され、インバータＩＮＶ1 の出力
ＩＮＶOUT がＨレベルになる。出力ＩＮＶOUT がＨレベ
ルとなった時点から１〜２のフレーム周期の後、タイマ
ーとして機能する信号遅延回路４９1 の出力Ｑが時点ｔ
7 でＨレベルとなる。これによって、論理回路５０1 の
出力Ｔ1 がＨレベルとなると共にこれに連動して論理回
路５０2 ，５０n の出力Ｔ2 ，Ｔn がＨレベルとなる。
従って、液晶表示モジュール部２２側の強制表示ブラン
ク制御信号ＤＦ（バー）がＨレベルに変わるため、液晶
表示パネル２２は液晶駆動期間Ｂに入る。
クＬＰが再度出現し始めると、前述したように、第２の
キャパシタＣ12が充電され、インバータＩＮＶ1 の出力
ＩＮＶOUT がＨレベルになる。出力ＩＮＶOUT がＨレベ
ルとなった時点から１〜２のフレーム周期の後、タイマ
ーとして機能する信号遅延回路４９1 の出力Ｑが時点ｔ
7 でＨレベルとなる。これによって、論理回路５０1 の
出力Ｔ1 がＨレベルとなると共にこれに連動して論理回
路５０2 ，５０n の出力Ｔ2 ，Ｔn がＨレベルとなる。
従って、液晶表示モジュール部２２側の強制表示ブラン
ク制御信号ＤＦ（バー）がＨレベルに変わるため、液晶
表示パネル２２は液晶駆動期間Ｂに入る。
【００３３】最後に、時点ｔ8 で液晶表示コントローラ
１２側の強制表示ブランク制御信号ＤＦＦ（バー）がＬ
レベルになると、論理回路５０1 の出力Ｔ1 がＬレベル
に変わるので、論理回路５０2 ，５０n の出力Ｔ2 ，Ｔ
n もＬレベルとなる。従って、液晶表示モジュール部２
０側の強制表示ブランク制御信号ＤＦ（バー）がＬレベ
ルとなり、液晶表示パネル２２は表示オフ期間Ｃに入
る。
１２側の強制表示ブランク制御信号ＤＦＦ（バー）がＬ
レベルになると、論理回路５０1 の出力Ｔ1 がＬレベル
に変わるので、論理回路５０2 ，５０n の出力Ｔ2 ，Ｔ
n もＬレベルとなる。従って、液晶表示モジュール部２
０側の強制表示ブランク制御信号ＤＦ（バー）がＬレベ
ルとなり、液晶表示パネル２２は表示オフ期間Ｃに入
る。
【００３４】
【実施例２】図５は本発明の実施例２に係る液晶表示装
置を示すブロック図である。なお、図５において図１に
示す部分と同一部分には同一参照符号を付し、その説明
は省略する。
置を示すブロック図である。なお、図５において図１に
示す部分と同一部分には同一参照符号を付し、その説明
は省略する。
【００３５】この実施例の液晶表示モジュール部７０の
走査電極駆動回路（Ｘドライバ）７６を構成する複数の
走査ドライバ７６1 〜７６n は実施例１の信号管理制御
部と同様の信号管理制御部７７1 〜７７n を有している
が、図６に示すように、各信号管理制御部７７1 〜７７
n には液晶駆動電圧Ｖ0 〜Ｖ5 を生成すべき液晶電源回
路２８のパワーオン／オフのタイミングを制御する電源
パワーオン／オフ制御回路７８1 〜７８n が付加されて
いる。
走査電極駆動回路（Ｘドライバ）７６を構成する複数の
走査ドライバ７６1 〜７６n は実施例１の信号管理制御
部と同様の信号管理制御部７７1 〜７７n を有している
が、図６に示すように、各信号管理制御部７７1 〜７７
n には液晶駆動電圧Ｖ0 〜Ｖ5 を生成すべき液晶電源回
路２８のパワーオン／オフのタイミングを制御する電源
パワーオン／オフ制御回路７８1 〜７８n が付加されて
いる。
【００３６】電源パワーオン／オフ制御回路７８1 〜７
８n は、論理回路５０1 の入力端子Ｓ1 〜Ｓn に入来す
る信号を反転させるインバータＩＮＶ3 と、２段接続の
Ｄフリップ・フロップ７８ａ，７８ｂと、その出力Ｑと
端子Ｐ1 〜Ｐn から到来する信号との論理をとる論理回
路７８ｃとから構成されている。また各信号管理制御部
７７の信号遅延回路７９は、実施例１に係る信号遅延回
路４９の２段接続のＤフリップ・フロップ４９ａ，４９
ｂに３段目のＤフリップ・フロップ７９ｃを追加接続し
た構成である。
８n は、論理回路５０1 の入力端子Ｓ1 〜Ｓn に入来す
る信号を反転させるインバータＩＮＶ3 と、２段接続の
Ｄフリップ・フロップ７８ａ，７８ｂと、その出力Ｑと
端子Ｐ1 〜Ｐn から到来する信号との論理をとる論理回
路７８ｃとから構成されている。また各信号管理制御部
７７の信号遅延回路７９は、実施例１に係る信号遅延回
路４９の２段接続のＤフリップ・フロップ４９ａ，４９
ｂに３段目のＤフリップ・フロップ７９ｃを追加接続し
た構成である。
【００３７】第１の走査ドライバ７６1 の論理回路７８
ｃの入力端子Ｐ1 にはロジック側電源電圧ＶCCのパワー
オン／オフ信号が供給されており、第２の走査ドライバ
７６ 2 の端子Ｐ2 には第１の走査ドライバ７６1 におけ
る電源パワーオン／オフ制御回路７８1 の出力ＰＦ1が
カスケード的に供給されている。また第ｎの走査ドライ
バ７６n の端子Ｐn には前段たる第２の走査ドライバ７
６2 における電源パワーオン／オフ制御回路７８2 の出
力ＰＦ2がカスケード的に供給されている。そして、第
ｎの走査ドライバ７６n の電源パワーオン／オフ制御回
路７８n の出力ＰＦn は液晶電源回路２８のパワーオフ
端子ＰＯＦＦ（バー）に供給されている。
ｃの入力端子Ｐ1 にはロジック側電源電圧ＶCCのパワー
オン／オフ信号が供給されており、第２の走査ドライバ
７６ 2 の端子Ｐ2 には第１の走査ドライバ７６1 におけ
る電源パワーオン／オフ制御回路７８1 の出力ＰＦ1が
カスケード的に供給されている。また第ｎの走査ドライ
バ７６n の端子Ｐn には前段たる第２の走査ドライバ７
６2 における電源パワーオン／オフ制御回路７８2 の出
力ＰＦ2がカスケード的に供給されている。そして、第
ｎの走査ドライバ７６n の電源パワーオン／オフ制御回
路７８n の出力ＰＦn は液晶電源回路２８のパワーオフ
端子ＰＯＦＦ（バー）に供給されている。
【００３８】液晶電源回路２８は従来と同様な構成で、
図７に示すように、ＶCC（５ｖ）電源電圧を基に昇圧し
た高電圧（２０〜４０ｖ）を生成する電圧変換回路２８
ａと、パワーオフ端子ＰＯＦＦ（バー）に供給される電
圧値の如何でオン／オフする制御用のｎｐｎ型トランジ
スタ２８ｂと、このトランジスタ２８ｂのオン／オフ動
作に連動してオン／オフするパワースイッチのｐｎｐ型
トランジスタ２８ｃと、そのコレクタと接地との間に介
在する平滑コンデンサ２８ｄと、その充電電圧から液晶
駆動電圧Ｖ0 〜Ｖ5 を出力する電圧分圧回路２８ｅとを
有している。
図７に示すように、ＶCC（５ｖ）電源電圧を基に昇圧し
た高電圧（２０〜４０ｖ）を生成する電圧変換回路２８
ａと、パワーオフ端子ＰＯＦＦ（バー）に供給される電
圧値の如何でオン／オフする制御用のｎｐｎ型トランジ
スタ２８ｂと、このトランジスタ２８ｂのオン／オフ動
作に連動してオン／オフするパワースイッチのｐｎｐ型
トランジスタ２８ｃと、そのコレクタと接地との間に介
在する平滑コンデンサ２８ｄと、その充電電圧から液晶
駆動電圧Ｖ0 〜Ｖ5 を出力する電圧分圧回路２８ｅとを
有している。
【００３９】次に、上記実施例の動作に関し図８を参照
しつつ説明する。時点ｔ0 においてパワースイッチＳＷ
が閉成され、液晶表示装置のロジック電源ＶCCが投入さ
れると、実施例１と同様に、液晶モジュールコントロー
ラ１２のパワーオンリセット端子ＲＳに数μｓ〜数ｍｓ
のパルス幅のリセット信号がＭＰＵ側から供給され、液
晶モジュールコントローラ１２が初期化される。従っ
て、液晶モジュールコントローラ１２からの出力信号は
一般的に停止状態にある。かかる期間において、ロジッ
ク電源電圧ＶCCが第１の走査ドライバ７６1 のＡＮＤ回
路たる論理回路７８ｃの一入力に供給されているが、デ
ータ信号ラッチクロックＬＰが未出現であるため、その
出力ＰＦ1 はＬレベル状態にある。この結果、第２の走
査ドライバ７６2 の出力ＰＦ2 もＬレベルで、更に第ｎ
の走査ドライバ７６n の出力ＰＦnもＬレベルであるか
ら、液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バ
ー）はＬレベル状態に維持されている。このため、図７
に示すトランジスタ２８ｂのベース電位はＬレベル（０
ｖ）であるので、昇圧電圧は平滑コンデンサ２８ｄへ供
給されず、従って、液晶駆動電圧Ｖ0 〜Ｖ5 は発生しな
い。実施例１と同様に、この初期化期間中では液晶電極
間に直流成分が印加せず、液晶素子の劣化が防止されて
いる。
しつつ説明する。時点ｔ0 においてパワースイッチＳＷ
が閉成され、液晶表示装置のロジック電源ＶCCが投入さ
れると、実施例１と同様に、液晶モジュールコントロー
ラ１２のパワーオンリセット端子ＲＳに数μｓ〜数ｍｓ
のパルス幅のリセット信号がＭＰＵ側から供給され、液
晶モジュールコントローラ１２が初期化される。従っ
て、液晶モジュールコントローラ１２からの出力信号は
一般的に停止状態にある。かかる期間において、ロジッ
ク電源電圧ＶCCが第１の走査ドライバ７６1 のＡＮＤ回
路たる論理回路７８ｃの一入力に供給されているが、デ
ータ信号ラッチクロックＬＰが未出現であるため、その
出力ＰＦ1 はＬレベル状態にある。この結果、第２の走
査ドライバ７６2 の出力ＰＦ2 もＬレベルで、更に第ｎ
の走査ドライバ７６n の出力ＰＦnもＬレベルであるか
ら、液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バ
ー）はＬレベル状態に維持されている。このため、図７
に示すトランジスタ２８ｂのベース電位はＬレベル（０
ｖ）であるので、昇圧電圧は平滑コンデンサ２８ｄへ供
給されず、従って、液晶駆動電圧Ｖ0 〜Ｖ5 は発生しな
い。実施例１と同様に、この初期化期間中では液晶電極
間に直流成分が印加せず、液晶素子の劣化が防止されて
いる。
【００４０】次に、図８に示す如く、時点ｔ1 で液晶モ
ジュールコントローラ１２から各種信号が生成される。
強制ブランク表示信号ＤＦＦ（バー）はＬレベルからＨ
レベルに変化し、またフレームスタート信号ＳＰ，デー
タ信号ラッチクロックＬＰ及び交流化クロックＦＲが発
生する。実施例１で説明したように、データ信号ラッチ
クロックＬＰの出現開始によってインバータＩＮＶ2 の
出力ＩＮＶOUT が時点ｔ2 でＨレベルとなる。このた
め、パワーオン／オフ制御回路７８ｂの出力Ｑは時点ｔ
2 より１〜２フレーム周期だけ遅れた時点ｔ3でＨレベ
ルとなるので、論理回路７８ｃの出力ＰＦ1 はＨレベル
となる。これにより第２及び第ｎの走査ドライバ７６
2 ，７６n の論理回路７８ｃの出力ＰＦ1 ，ＰＦは連動
してＨレベルになるので、液晶電源回路２８のパワーオ
フ端子ＰＯＦＦ（バー）はＨレベルに付勢される。この
結果、トランジスタ２８ｂがオン状態になるので、トラ
ンジスタ２８ｃのベース・エミッタ間抵抗の電圧降下に
よりそのトランジスタ２８ｃもオン状態となり、平滑コ
ンデンサ２８ｄが充電され、液晶駆動電圧Ｖ0 〜Ｖ5 が
発生する。時点ｔ3 から次のフレームスタート信号ＳＰ
が到来する時点ｔ4 まではＤフリップ・フロップ７９ｃ
の出力ＱはＬレベルのままである。この実施例における
信号遅延回路７９1 のＤフリップ・フロップの段数はパ
ワーオン／オフ制御回路７８1 のそれに比して１段多い
ので、Ｄフリップ・フロップ７９ｃの出力ＱはＤフリッ
プ・フロップ７８ｂのそれより１フレーム周期ＴF だけ
遅れてＨレベルとなるからである。この結果、出力Ｔ
1 ，Ｔ2 ，Ｔn は共にＨレベルとなるので、実施例１と
同様に、液晶表示モジュール部側の強制ブランク表示信
号ＤＦ（バー）はＬレベルからＨレべルに変化し、これ
により液晶表示パネル２２の走査電極及び信号電極には
駆動電圧Ｖ0 〜Ｖ5 が給電され、液晶表示モードに入
る。
ジュールコントローラ１２から各種信号が生成される。
強制ブランク表示信号ＤＦＦ（バー）はＬレベルからＨ
レベルに変化し、またフレームスタート信号ＳＰ，デー
タ信号ラッチクロックＬＰ及び交流化クロックＦＲが発
生する。実施例１で説明したように、データ信号ラッチ
クロックＬＰの出現開始によってインバータＩＮＶ2 の
出力ＩＮＶOUT が時点ｔ2 でＨレベルとなる。このた
め、パワーオン／オフ制御回路７８ｂの出力Ｑは時点ｔ
2 より１〜２フレーム周期だけ遅れた時点ｔ3でＨレベ
ルとなるので、論理回路７８ｃの出力ＰＦ1 はＨレベル
となる。これにより第２及び第ｎの走査ドライバ７６
2 ，７６n の論理回路７８ｃの出力ＰＦ1 ，ＰＦは連動
してＨレベルになるので、液晶電源回路２８のパワーオ
フ端子ＰＯＦＦ（バー）はＨレベルに付勢される。この
結果、トランジスタ２８ｂがオン状態になるので、トラ
ンジスタ２８ｃのベース・エミッタ間抵抗の電圧降下に
よりそのトランジスタ２８ｃもオン状態となり、平滑コ
ンデンサ２８ｄが充電され、液晶駆動電圧Ｖ0 〜Ｖ5 が
発生する。時点ｔ3 から次のフレームスタート信号ＳＰ
が到来する時点ｔ4 まではＤフリップ・フロップ７９ｃ
の出力ＱはＬレベルのままである。この実施例における
信号遅延回路７９1 のＤフリップ・フロップの段数はパ
ワーオン／オフ制御回路７８1 のそれに比して１段多い
ので、Ｄフリップ・フロップ７９ｃの出力ＱはＤフリッ
プ・フロップ７８ｂのそれより１フレーム周期ＴF だけ
遅れてＨレベルとなるからである。この結果、出力Ｔ
1 ，Ｔ2 ，Ｔn は共にＨレベルとなるので、実施例１と
同様に、液晶表示モジュール部側の強制ブランク表示信
号ＤＦ（バー）はＬレベルからＨレべルに変化し、これ
により液晶表示パネル２２の走査電極及び信号電極には
駆動電圧Ｖ0 〜Ｖ5 が給電され、液晶表示モードに入
る。
【００４１】例えば、液晶駆動電圧Ｖ0 〜Ｖ5 の発生と
同時に液晶表示パネル２２が駆動されると、液晶表示パ
ネル及び走査及び信号ドライバの電源部に大きな充電ラ
ッシュ電流が惹起されてしまう。しかしながら、本実施
例においては、時点ｔ3 で液晶駆動電圧Ｖ0 〜Ｖ5 が発
生してから、１フレーム周期ＴF 後に液晶駆動が開始さ
れるため、電源部の時間差付勢によりラッシュ電流が分
散でき、電源ダウンの防止と電源容量の軽減を図ること
ができ、液晶表示パネル及びドライバ等の保護に資す
る。また前述の電源制御はシステム側の開発コスト負担
を軽減し、従来のシステム側とＬＣＤモジュール間の信
号配線を増加させずに済む。更に、電源容量の低減をも
たらすため、安価な電源の使用が可能となる。次に、液
晶駆動期間Ｂにおける時点ｔ5 で、液晶モジュールコン
トローラ１２側からの送出されていたデータ信号ラッチ
クロックＬＰの発振が停止したとすると、実施例１と同
様に、インバータＩＮＶ2 の入力電圧が上昇し、その出
力電圧ＩＮＶOUT が時点ｔ6 でＬレベルとなり、出力Ｔ
1 ，Ｔ2 ，Ｔn もＬレベルになる。この結果、液晶表示
モジュール部側での強制表示ブランク制御信号ＤＦ（バ
ー）がＬレベルとなるので、液晶表示パネル２２はブラ
ンク表示状態となる。実施例１と同様の効果が発揮され
る。またインバータＩＮＶ2 の出力電圧ＩＮＶOU T がＬ
レベルになると、出力ＰＦ1 ，ＰＦ2 ，ＰＦn も同時に
Ｌレベルとなり、液晶電源回路２８のパワーオフ端子Ｐ
ＯＦＦ（バー）がＬレベルに変化して、液晶駆動電圧Ｖ
0 〜Ｖ5 の発生が停止する。
同時に液晶表示パネル２２が駆動されると、液晶表示パ
ネル及び走査及び信号ドライバの電源部に大きな充電ラ
ッシュ電流が惹起されてしまう。しかしながら、本実施
例においては、時点ｔ3 で液晶駆動電圧Ｖ0 〜Ｖ5 が発
生してから、１フレーム周期ＴF 後に液晶駆動が開始さ
れるため、電源部の時間差付勢によりラッシュ電流が分
散でき、電源ダウンの防止と電源容量の軽減を図ること
ができ、液晶表示パネル及びドライバ等の保護に資す
る。また前述の電源制御はシステム側の開発コスト負担
を軽減し、従来のシステム側とＬＣＤモジュール間の信
号配線を増加させずに済む。更に、電源容量の低減をも
たらすため、安価な電源の使用が可能となる。次に、液
晶駆動期間Ｂにおける時点ｔ5 で、液晶モジュールコン
トローラ１２側からの送出されていたデータ信号ラッチ
クロックＬＰの発振が停止したとすると、実施例１と同
様に、インバータＩＮＶ2 の入力電圧が上昇し、その出
力電圧ＩＮＶOUT が時点ｔ6 でＬレベルとなり、出力Ｔ
1 ，Ｔ2 ，Ｔn もＬレベルになる。この結果、液晶表示
モジュール部側での強制表示ブランク制御信号ＤＦ（バ
ー）がＬレベルとなるので、液晶表示パネル２２はブラ
ンク表示状態となる。実施例１と同様の効果が発揮され
る。またインバータＩＮＶ2 の出力電圧ＩＮＶOU T がＬ
レベルになると、出力ＰＦ1 ，ＰＦ2 ，ＰＦn も同時に
Ｌレベルとなり、液晶電源回路２８のパワーオフ端子Ｐ
ＯＦＦ（バー）がＬレベルに変化して、液晶駆動電圧Ｖ
0 〜Ｖ5 の発生が停止する。
【００４２】時点ｔ7 においてデータ信号ラッチクロッ
クＬＰが再度出現し始めると、実施例１と同様に、イン
バータＩＮＶ2 の出力電圧ＩＮＶOUT が時点ｔ8 でＨレ
ベルとなり、また前述したように、この時点ｔ8 から１
〜２フレーム周期後の時点ｔ 9 で出力ＰＦ1 ，ＰＦ2 ，
ＰＦn もＨレベルとなる。この結果、液晶電源回路２８
のパワーオフ端子ＰＯＦＦ（バー）がＨレベルに変化す
るので、液晶駆動電圧Ｖ0 〜Ｖ5 が発生し、これらがド
ライバ側に印加する。そして、前述したように、出力Ｔ
1 ，Ｔ2 ，Ｔn は時点ｔ9 から１フレーム周期ＴF だけ
遅れた時点ｔ10でＨレベルとなり、液晶表示パネル２２
の走査電極及び信号電極には液晶駆動電圧Ｖ0 〜Ｖ5 が
給電され、液晶表示モードが再開される。
クＬＰが再度出現し始めると、実施例１と同様に、イン
バータＩＮＶ2 の出力電圧ＩＮＶOUT が時点ｔ8 でＨレ
ベルとなり、また前述したように、この時点ｔ8 から１
〜２フレーム周期後の時点ｔ 9 で出力ＰＦ1 ，ＰＦ2 ，
ＰＦn もＨレベルとなる。この結果、液晶電源回路２８
のパワーオフ端子ＰＯＦＦ（バー）がＨレベルに変化す
るので、液晶駆動電圧Ｖ0 〜Ｖ5 が発生し、これらがド
ライバ側に印加する。そして、前述したように、出力Ｔ
1 ，Ｔ2 ，Ｔn は時点ｔ9 から１フレーム周期ＴF だけ
遅れた時点ｔ10でＨレベルとなり、液晶表示パネル２２
の走査電極及び信号電極には液晶駆動電圧Ｖ0 〜Ｖ5 が
給電され、液晶表示モードが再開される。
【００４３】時点ｔ11で液晶表示コントローラ１２側の
強制表示ブランク制御信号ＤＦＦ（バー）がＬレベルに
なると、出力Ｔ1 ，Ｔ2 ，Ｔn もＬレベルとなるので、
液晶表示モジュール部７０側の強制表示ブランク制御信
号ＤＦ（バー）もＬレベルとなり、液晶表示パネル２２
は表示オフ期間Ｃに入る。この時点ｔ11から１〜２フレ
ーム周期後の時点ｔ12でパワーオン／オフ制御回路７８
1 のＤフリップ・フロップ７８ｂの出力ＱがＬレベルに
変化し、出力ＰＦ1 ，ＰＦ2 ，ＰＦn もＬレベルとな
る。この結果、液晶電源回路２８のパワーオフ端子ＰＯ
ＦＦ（バー）もＬレベルになるので、液晶駆動電圧Ｖ0
〜Ｖ5 の発生が停止する。このように、液晶表示コント
ローラ１２側の強制表示ブランク制御信号ＤＦＦ（バ
ー）がＬレベルになると、液晶駆動が停止した後、一定
期間の経過後にドライバへの液晶電圧の印加がなくな
る。このようなパワーオフ時のシーケンスによって、ロ
ジック電源ＶCCや液晶駆動電源Ｖ0 〜Ｖ5 の電位関係が
維持され、ドライバ内の寄生バイポーラ電流や貫通電流
等が抑制され、液晶表示パネル及びドライバの保護を図
ることができる。
強制表示ブランク制御信号ＤＦＦ（バー）がＬレベルに
なると、出力Ｔ1 ，Ｔ2 ，Ｔn もＬレベルとなるので、
液晶表示モジュール部７０側の強制表示ブランク制御信
号ＤＦ（バー）もＬレベルとなり、液晶表示パネル２２
は表示オフ期間Ｃに入る。この時点ｔ11から１〜２フレ
ーム周期後の時点ｔ12でパワーオン／オフ制御回路７８
1 のＤフリップ・フロップ７８ｂの出力ＱがＬレベルに
変化し、出力ＰＦ1 ，ＰＦ2 ，ＰＦn もＬレベルとな
る。この結果、液晶電源回路２８のパワーオフ端子ＰＯ
ＦＦ（バー）もＬレベルになるので、液晶駆動電圧Ｖ0
〜Ｖ5 の発生が停止する。このように、液晶表示コント
ローラ１２側の強制表示ブランク制御信号ＤＦＦ（バ
ー）がＬレベルになると、液晶駆動が停止した後、一定
期間の経過後にドライバへの液晶電圧の印加がなくな
る。このようなパワーオフ時のシーケンスによって、ロ
ジック電源ＶCCや液晶駆動電源Ｖ0 〜Ｖ5 の電位関係が
維持され、ドライバ内の寄生バイポーラ電流や貫通電流
等が抑制され、液晶表示パネル及びドライバの保護を図
ることができる。
【００４４】本実施例においては、液晶モジュール側に
クロックが供給された後に液晶電源回路２８のパワーが
オンとなり、またクロックの出力停止によって液晶電源
回路２８のパワーもオフとなる。このような電源付勢の
オートシーケンスによって、ラッシュ電流が分散的ない
し時間差的になるので、上述と同様に、液晶表示モジュ
ールを構成する液晶パネル，ドライバや液晶電源回路の
保護を図ることができる。
クロックが供給された後に液晶電源回路２８のパワーが
オンとなり、またクロックの出力停止によって液晶電源
回路２８のパワーもオフとなる。このような電源付勢の
オートシーケンスによって、ラッシュ電流が分散的ない
し時間差的になるので、上述と同様に、液晶表示モジュ
ールを構成する液晶パネル，ドライバや液晶電源回路の
保護を図ることができる。
【００４５】なお、上記各実施例においては、信号管理
制御部が走査ドライバＬＳＩに作り込まれいるが、これ
は信号ドライバＬＳＩに比して入出力信号線の本数が少
ないことや表示額縁領域が広いので、信号管理制御部を
搭載する回路基体の面積余裕が大きいからである。また
本実施例では単純マトリクス液晶パネルの表示装置につ
いて説明したが、本発明はこれに限らず、アクティブ・
マトリクス型液晶表示装置に対しても適用することがで
きる。かかる場合には、ゲートドライバＬＳＩ側に信号
管理制御部を作り込むことが好ましい。その場合、クロ
ックの停止時においてはすべてのゲートがオンするよう
にゲートドライバＬＳＩを制御し、データ側でコモン側
と同電位を出力するようにソースドライバが制御され、
総ての画素電界が無印加状態になるように設定される。
更に、本発明は、ディスプレイのみならず液晶光演算装
置のように、広く液晶装置を用いた電子装置やプラズマ
・ディスプレイのように、直流駆動により表示品質は劣
化してしまう表示装置に適用可能である。
制御部が走査ドライバＬＳＩに作り込まれいるが、これ
は信号ドライバＬＳＩに比して入出力信号線の本数が少
ないことや表示額縁領域が広いので、信号管理制御部を
搭載する回路基体の面積余裕が大きいからである。また
本実施例では単純マトリクス液晶パネルの表示装置につ
いて説明したが、本発明はこれに限らず、アクティブ・
マトリクス型液晶表示装置に対しても適用することがで
きる。かかる場合には、ゲートドライバＬＳＩ側に信号
管理制御部を作り込むことが好ましい。その場合、クロ
ックの停止時においてはすべてのゲートがオンするよう
にゲートドライバＬＳＩを制御し、データ側でコモン側
と同電位を出力するようにソースドライバが制御され、
総ての画素電界が無印加状態になるように設定される。
更に、本発明は、ディスプレイのみならず液晶光演算装
置のように、広く液晶装置を用いた電子装置やプラズマ
・ディスプレイのように、直流駆動により表示品質は劣
化してしまう表示装置に適用可能である。
【００４６】上記各実施例においては、液晶モジュール
コントローラ１２側からの供給される信号の異常を検出
する手段と、その信号の異常状態を未然又は事後的に除
去する手段とが液晶モジュール側に設けられているが、
これらの手段の一部構成要素を液晶モジュール側に設
け、残る構成要素はシステム（コントローラ）側に設け
た分担構成を採用しても良い。例えば、液晶パネルの直
流ドライブを引き起こす可能性のある複数の信号（Ｓ
Ｐ，ＬＰ，ＦＲ）は、周波数，パルスデューティーがそ
れぞれ異なるので、それらの信号を反一致ゲート（Excl
usive ＯＲゲート）を用いて単一のコンポジット信号に
変換し、これをシステム側に送り返して判定回路で異常
状態を監視し、その出力で異常状態を除去すると共に、
ＬＣＤモジュール側とは別の表示体を用いてインジケー
タ表示を行うような構成を採用できる。また図１に示す
実施例の走査ドライバ４６n の端子Ｔn の出力をシステ
ム側に戻し、ロジック系及び液晶系の電源を一定の手順
（シーケンス）でオン／オフ制御する方式も採用でき
る。
コントローラ１２側からの供給される信号の異常を検出
する手段と、その信号の異常状態を未然又は事後的に除
去する手段とが液晶モジュール側に設けられているが、
これらの手段の一部構成要素を液晶モジュール側に設
け、残る構成要素はシステム（コントローラ）側に設け
た分担構成を採用しても良い。例えば、液晶パネルの直
流ドライブを引き起こす可能性のある複数の信号（Ｓ
Ｐ，ＬＰ，ＦＲ）は、周波数，パルスデューティーがそ
れぞれ異なるので、それらの信号を反一致ゲート（Excl
usive ＯＲゲート）を用いて単一のコンポジット信号に
変換し、これをシステム側に送り返して判定回路で異常
状態を監視し、その出力で異常状態を除去すると共に、
ＬＣＤモジュール側とは別の表示体を用いてインジケー
タ表示を行うような構成を採用できる。また図１に示す
実施例の走査ドライバ４６n の端子Ｔn の出力をシステ
ム側に戻し、ロジック系及び液晶系の電源を一定の手順
（シーケンス）でオン／オフ制御する方式も採用でき
る。
【００４７】また、液晶パネルを劣化させる別の原因と
しては、図７に示す液晶電源回路２８における分圧回路
２８ｅの異常による液晶駆動電圧Ｖ0 〜Ｖ5 の電圧値シ
フトや特定ドライバの出力不良などで液晶パネルが実効
的な直流成分により駆動されて劣化することが考えられ
る。これらの異常も電源電流や電源電圧の変動として検
出可能であるから、上述の異常除去手段により異常状態
を除去することができる。
しては、図７に示す液晶電源回路２８における分圧回路
２８ｅの異常による液晶駆動電圧Ｖ0 〜Ｖ5 の電圧値シ
フトや特定ドライバの出力不良などで液晶パネルが実効
的な直流成分により駆動されて劣化することが考えられ
る。これらの異常も電源電流や電源電圧の変動として検
出可能であるから、上述の異常除去手段により異常状態
を除去することができる。
【００４８】
【発明の効果】以上のように、本発明に係るフラット表
示装置は、表示制御部からの転送される信号が発振停止
した場合、表示体モジュール側の信号管理制御手段によ
って液晶の直流駆動が強制的に停止される。このため、
直流駆動による表示体劣化を防止できる。また電源ラッ
シュ電流を軽減できる。本発明は液晶表示装置は勿論の
こと、プラズマディスプレイ装置等に適用できる。表示
体の表示品質や寿命等が駆動信号の異常によって修復不
能な劣化を招くような表示装置に用いるのに適してい
る。
示装置は、表示制御部からの転送される信号が発振停止
した場合、表示体モジュール側の信号管理制御手段によ
って液晶の直流駆動が強制的に停止される。このため、
直流駆動による表示体劣化を防止できる。また電源ラッ
シュ電流を軽減できる。本発明は液晶表示装置は勿論の
こと、プラズマディスプレイ装置等に適用できる。表示
体の表示品質や寿命等が駆動信号の異常によって修復不
能な劣化を招くような表示装置に用いるのに適してい
る。
【図１】本発明の実施例１に係る液晶表示装置の全体構
成を示すブロック図である。
成を示すブロック図である。
【図２】同実施例における各走査ドライバの信号管理制
御部の構成とドライバ間の接続関係を示す回路図であ
る。
御部の構成とドライバ間の接続関係を示す回路図であ
る。
【図３】同実施例における走査ドライバの走査電極駆動
セルを示す回路図である。
セルを示す回路図である。
【図４】同実施例の動作を説明するための液晶表示モジ
ュール部における各種信号の関係を示すタイミングチャ
ート図である。
ュール部における各種信号の関係を示すタイミングチャ
ート図である。
【図５】本発明の実施例２に係る液晶表示装置の全体構
成を示すブロック図である。
成を示すブロック図である。
【図６】同実施例における各走査ドライバの信号管理制
御部の構成とドライバ間の接続関係を示す回路図であ
る。
御部の構成とドライバ間の接続関係を示す回路図であ
る。
【図７】同実施例における液晶電源回路の構成を示す回
路図である。
路図である。
【図８】同実施例の動作を説明するための液晶表示モジ
ュール部における各種信号の関係を示すタイミングチャ
ート図である。
ュール部における各種信号の関係を示すタイミングチャ
ート図である。
【図９】従来の液晶表示装置の構成を示すブロック図で
ある。
ある。
１０…液晶表示制御部 １２，４０，７０…液晶モジュール・コントローラ ２０…フラット状の液晶表示モジュール部 ２２…液晶表示パネル（マトリクス液晶表示素子） ２４1 〜２４m …信号電極ドライバ半導体集積回路２４
…信号電極駆動回路（Ｘドライバ） ２６，４６，７６…走査電極駆動回路（Ｙドライバ） ２６1 〜２６n ，４６1 〜４６n ，７６1 〜７６n …走
査電極ドライバ半導体集積回路 ２８…液晶電源回路 ２８ａ…電圧変換回路 ２８ｂ…ｎｐｎ型トランジスタ ２８ｃ…ｐｎｐ型トランジスタ ２８ｄ…平滑コンデンサ ２８ｅ…電圧分圧回路 ３０…ケーブル ４６11，４６12…走査電極駆動セル ４６ａ，４９ａ，４９ｂ，７８ａ，７８ｂ，７９ｃ…Ｄ
型フリップ・フロップ ４６ｂ…行単位強制ブランク表示制御回路 ４６ｃ…行単位電圧レベルシフト回路 ４６ｄ…総行強制ブランク表示制御回路 ４６ｅ…電圧レベルシフト回路 ４６ｆ…正逆２相クロック生成回路 ４６ｇ…選択制御信号生成回路 ４６ｈ…選択スイッチ ４７，４７1 〜４７n ，７７1 〜７７n …信号管理制御
部４８…信号停止検出回路 ４９，７９…信号遅延回路 ５０…論理回路 ５１…シーケンス処理回路 ７８1 〜７８n …電源パワーオン／オフ制御回路 ７８ｃ…論理回路 Ｔｒ1 …第１のＮ型ＭＯＳトランジスタ Ｔｒ2 …第２のＮ型ＭＯＳトランジスタ ＩＮＶ1，ＩＮＶ2 ，ＩＮＶ3 …インバータＣ11…第１
のキャパシタ Ｃ12…第２のキャパシタ Ｒ1 …放電抵抗 ＡＮＤ…アンド回路 ＣＫＢ１〜ＣＫＢｎ…端子 Ｓ1 〜Ｓn …信号停止検出制御端子 Ｔ1 〜Ｔn …信号停止検出端子 Ｖ0 〜Ｖ5 …液晶駆動電圧（基準電圧） Ｄ０〜Ｄ７…データ信号 ＸＳＣＬ…画素クロック（シフトクロックパルス） ＹＳＣＬ…走査線同期信号 ＬＰ…データ信号ラッチクロック ＦＲ…交流化クロック ＤＦ（バー）…ディスプレイ・オフ信号（強制ブランク
表示信号） ＳＰ…走査スタートパルス（フレームスタート信号） ＰＯＦＦ（バー）…パワーオフ端子
…信号電極駆動回路（Ｘドライバ） ２６，４６，７６…走査電極駆動回路（Ｙドライバ） ２６1 〜２６n ，４６1 〜４６n ，７６1 〜７６n …走
査電極ドライバ半導体集積回路 ２８…液晶電源回路 ２８ａ…電圧変換回路 ２８ｂ…ｎｐｎ型トランジスタ ２８ｃ…ｐｎｐ型トランジスタ ２８ｄ…平滑コンデンサ ２８ｅ…電圧分圧回路 ３０…ケーブル ４６11，４６12…走査電極駆動セル ４６ａ，４９ａ，４９ｂ，７８ａ，７８ｂ，７９ｃ…Ｄ
型フリップ・フロップ ４６ｂ…行単位強制ブランク表示制御回路 ４６ｃ…行単位電圧レベルシフト回路 ４６ｄ…総行強制ブランク表示制御回路 ４６ｅ…電圧レベルシフト回路 ４６ｆ…正逆２相クロック生成回路 ４６ｇ…選択制御信号生成回路 ４６ｈ…選択スイッチ ４７，４７1 〜４７n ，７７1 〜７７n …信号管理制御
部４８…信号停止検出回路 ４９，７９…信号遅延回路 ５０…論理回路 ５１…シーケンス処理回路 ７８1 〜７８n …電源パワーオン／オフ制御回路 ７８ｃ…論理回路 Ｔｒ1 …第１のＮ型ＭＯＳトランジスタ Ｔｒ2 …第２のＮ型ＭＯＳトランジスタ ＩＮＶ1，ＩＮＶ2 ，ＩＮＶ3 …インバータＣ11…第１
のキャパシタ Ｃ12…第２のキャパシタ Ｒ1 …放電抵抗 ＡＮＤ…アンド回路 ＣＫＢ１〜ＣＫＢｎ…端子 Ｓ1 〜Ｓn …信号停止検出制御端子 Ｔ1 〜Ｔn …信号停止検出端子 Ｖ0 〜Ｖ5 …液晶駆動電圧（基準電圧） Ｄ０〜Ｄ７…データ信号 ＸＳＣＬ…画素クロック（シフトクロックパルス） ＹＳＣＬ…走査線同期信号 ＬＰ…データ信号ラッチクロック ＦＲ…交流化クロック ＤＦ（バー）…ディスプレイ・オフ信号（強制ブランク
表示信号） ＳＰ…走査スタートパルス（フレームスタート信号） ＰＯＦＦ（バー）…パワーオフ端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年３月１７日（２０００．３．１
７）
７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 フラット表示装置制御方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】そこで、本発明の課題としては、上述の問
題点に鑑みて、表示制御部側から表示モジュール部側に
供給される信号の異常に起因する表示パネルの直流駆動
等による表示特性劣化を防止が可能であり、かつ、パワ
ーオン時における液晶の直流駆動や異常駆動等を防止す
ることが可能なフラット表示装置の制御方法を提供する
ことにある。
題点に鑑みて、表示制御部側から表示モジュール部側に
供給される信号の異常に起因する表示パネルの直流駆動
等による表示特性劣化を防止が可能であり、かつ、パワ
ーオン時における液晶の直流駆動や異常駆動等を防止す
ることが可能なフラット表示装置の制御方法を提供する
ことにある。
Claims (26)
- 【請求項１】 フラット表示体モジュール部とそれを制
御する表示制御部とが分離配置されており、該フラット
表示体モジュール部がフラット表示体とこれを駆動する
表示体駆動手段を有しているフラット表示装置であっ
て、信号管理制御手段を備え、この信号管理制御手段
は、該表示制御部側から転送される第１の信号の異常発
生を検出する信号検出手段と、その検出信号に基づいて
該フラット表示モジュール部側の信号形態を変更処理す
るシーケンス処理手段とを有することを特徴とするフラ
ット表示装置。 - 【請求項２】 請求項１において、前記信号管理制御手
段は前記フラット表示体モジュール部側に設けられてな
ることを特徴とするフラット表示装置。 - 【請求項３】 請求項１又は２において、前記信号検出
手段は前記第１の信号の停止を検出する信号停止検出手
段で、前記シーケンス処理手段は該信号停止検出手段の
出力を基に前記表示体駆動手段の前記フラット表示体へ
供給すべき表示体印加電圧を零に設定制御する強制停止
制御手段であることを特徴とするフラット表示装置。 - 【請求項４】 請求項３において、前記強制停止制御手
段は、前記信号停止検出手段の出力により前記表示制御
部側から転送される第２の信号を遅延させる第１の信号
遅延手段を有することを特徴とするフラット表示装置。 - 【請求項５】 請求項４において、前記強制停止制御手
段は、その出力の送出を制御すべき第３の信号の制御端
子を有することを特徴とするフラット表示装置。 - 【請求項６】 請求項５において、ｎを正の整数とし、
前記信号管理制御手段をｎ個有し、各信号管理制御手段
に前記第１の信号として入力すべき被検出信号の種類が
それぞれ異なることを特徴とするフラット表示装置。 - 【請求項７】 請求項６において、ｋ＝１，…，ｎ−１
で、第ｋ番目の前記信号管理制御手段の制御出力を第ｋ
＋１番目の前記信号管理制御手段の第３の信号とし、第
ｎ番目の前記信号管理制御手段の制御出力に基づいて前
記前記表示体駆動手段の表示オン／オフを制御するよう
にしたことを特徴とするフラット表示装置。 - 【請求項８】 請求項４乃至７のいずれか一項におい
て、前記第１の信号遅延手段は、フレームスタート信号
を前記第２の信号として入力され、Ｎを正の整数とする
と、前記信号停止検出手段の出力に基づいてセット・リ
セット可能のＮ段のＤフリップ・フロップであることを
特徴とするフラット表示装置。 - 【請求項９】 請求項７又は８項において、前記信号停
止検出手段の出力と第４の信号とを基に表示体駆動電圧
を発生すべき表示体電源手段のパワーオン／オフを制御
する電源制御手段を前記フラット表示体モジュール部側
に有することを特徴とするフラット表示装置。 - 【請求項１０】 請求項９において、前記電源制御手段
は前記信号停止検出手段の出力により前記表示制御部側
から転送される第２の信号を遅延させる第２の信号遅延
手段を有することを特徴とするフラット表示装置。 - 【請求項１１】 請求項１０において、前記第２の信号
遅延手段はフレームスタート信号を前記第２の信号とし
て入力され、Ｍを正の整数とすると、前記信号停止検出
手段の出力に基づいてセット・リセット可能のＭ（＜
Ｎ）段のＤフリップ・フロップであることを特徴とする
フラット表示装置。 - 【請求項１２】 請求項１乃至１１のいずれか一項にお
いて、前記フラット表示体は液晶表示パネルであること
を特徴とするフラット表示装置。 - 【請求項１３】 請求項１乃至１１のいずれか一項にお
いて、前記フラット表示体はプラズマ表示パネルである
ことを特徴とするフラット表示装置。 - 【請求項１４】 フラット表示体モジュール部側に設け
られ、表示制御部からの各種信号に基づいてフラット表
示体に表示体駆動電圧を給電する表示体駆動装置におい
て、該表示制御部側から転送される第１の信号の異常発
生を検出する信号検出手段と、その検出出力に基づいて
フラット表示体モジュール部側の信号形態を変更処理す
るシーケンス処理手段とを含む信号管理制御手段を備え
ていることを特徴とする表示体駆動装置。 - 【請求項１５】 請求項１４において、前記信号検出手
段は前記第１の信号の停止を検出する信号停止検出手段
で、前記シーケンス処理手段は該信号停止検出手段の出
力を基に前記フラット表示体へ供給すべき表示体印加電
圧を零に設定制御する強制停止制御手段であることを特
徴とする表示体駆動装置。 - 【請求項１６】 請求項１５において、前記強制停止制
御手段は前記信号停止検出手段の出力により前記表示制
御部側から転送される第２の信号を遅延させる第１の信
号遅延手段を有することを特徴とする表示体駆動装置。 - 【請求項１７】 請求項１６において、前記強制停止制
御手段は、その出力の送出を制御すべき第３の信号の入
力端子を有することを特徴とする表示体駆動装置。 - 【請求項１８】 請求項１７において、前記信号遅延手
段は、フレームスタート信号を前記第２の信号として入
力され、Ｎを正の整数とすると、前記信号停止検出手段
の出力に基づいてセット・リセット可能のＮ段のＤフリ
ップ・フロップであることを特徴とする表示体駆動装
置。 - 【請求項１９】 請求項１５乃至１８のいずれか一項お
いて、前記信号管理手段は前記信号停止検出手段の出力
と第４の信号を基に表示体駆動電圧を発生すべき表示体
電源手段のパワーオン／オフを制御する電源制御手段を
有することを特徴とする表示体駆動装置。 - 【請求項２０】 請求項１９において、前記電源制御手
段は前記信号停止検出手段の出力により前記表示制御部
側から転送される第２の信号を遅延させる第２の信号遅
延手段を有することを特徴とする表示体駆動装置。 - 【請求項２１】 請求項２０において、前記第２の信号
遅延手段はフレームスタート信号を前記第２の信号とし
て入力され、Ｍを正の整数とすると、前記信号停止検出
手段の出力に基づいてセット・リセット可能のＭ（＜
Ｎ）段のＤフリップ・フロップであることを特徴とする
表示体駆動装置。 - 【請求項２２】 請求項１４乃至２１のいずれか一項に
おいて、前記表示体駆動装置が液晶表示パネルを駆動す
る液晶駆動装置であることを特徴とする表示体駆動装
置。 - 【請求項２３】 請求項２２において、前記液晶駆動装
置は半導体集積回路であることを特徴とする表示体駆動
装置。 - 【請求項２４】 請求項２３において、前記半導体集積
回路はＹドライバであることを特徴とする表示体駆動装
置。 - 【請求項２５】 請求項２４において、前記Ｙドライバ
は単純マトリクス液晶表示装置の走査ドライバであるこ
とを特徴とする表示体駆動装置。 - 【請求項２６】 請求項２４において、前記Ｙドライバ
はアクティブ・マトリクス液晶表示装置のゲートドライ
バであることを特徴とする表示体駆動装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-159416 | 1990-06-18 | ||
| JP15941690 | 1990-06-18 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000010249A Division JP3166770B2 (ja) | 1990-06-18 | 2000-01-17 | フラット表示装置及び表示体駆動装置 |
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