JP2000194308A - Display device and driving method therefor - Google Patents
Display device and driving method thereforInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、表示素子に接続さ
れた信号線および走査線の駆動技術に関し、特に、アク
ティブマトリクス型の表示装置（例えば、液晶表示装
置）などを対象とする。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving technique of a signal line and a scanning line connected to a display element, and particularly to an active matrix type display device (for example, a liquid crystal display device).
【０００２】[0002]
【従来の技術】液晶表示装置は、薄型、軽量で消費電力
が少ないことから、盛んに開発が行われており、最近で
は、高解像度で大画面サイズの液晶表示装置が比較的低
価格で手に入るようになってきた。2. Description of the Related Art Liquid crystal display devices have been actively developed because of their thinness, light weight, and low power consumption. Recently, liquid crystal display devices with high resolution and large screen size are available at relatively low prices. I'm starting to enter.
【０００３】液晶表示装置の中でも、信号線と走査線の
各交点付近に画素ＴＦＴ(Thin FilmTransistor)を配置
したアクティブマトリクス型の液晶表示装置は、発色性
に優れ、残像が少ないことから、今後の主流になると考
えられている。[0003] Among liquid crystal display devices, an active matrix type liquid crystal display device in which pixel TFTs (Thin Film Transistors) are arranged near intersections of signal lines and scanning lines is excellent in color development and has little afterimage. It is thought to be mainstream.
【０００４】従来のアクティブマトリクス型の液晶表示
装置は、信号線や走査線が配置された画素アレイ基板と
は異なる基板上に、信号線や走査線を駆動する駆動回路
を形成していたため、液晶表示装置全体を小型化できな
かった。このため、画素アレイ基板上に駆動回路を一体
に形成する製造プロセスの開発が盛んに行われている。In a conventional active matrix type liquid crystal display device, a driving circuit for driving signal lines and scanning lines is formed on a substrate different from a pixel array substrate on which signal lines and scanning lines are arranged. The entire display device could not be miniaturized. Therefore, development of a manufacturing process for integrally forming a drive circuit on a pixel array substrate has been actively performed.
【０００５】[0005]
【発明が解決しようとする課題】ところで、信号線や走
査線を駆動する駆動回路の内部には、シフトレジスタや
バッファ回路が設けられている。シフトレジスタは、信
号線や走査線の数に応じた段数のフリップフロップを有
するが、フリップフロップの動作周波数は現状では数Ｍ
Ｈｚが限界である。このため、信号線の本数が多い場合
には、信号線を複数のブロックに分割し、各ブロックを
並列駆動するブロック順次駆動方式を採用することが多
い。By the way, a shift register and a buffer circuit are provided inside a driving circuit for driving a signal line and a scanning line. The shift register has flip-flops of the number of stages corresponding to the number of signal lines and scanning lines.
Hz is the limit. For this reason, when the number of signal lines is large, a block sequential driving method in which the signal lines are divided into a plurality of blocks and the blocks are driven in parallel is often adopted.
【０００６】しかしながら、ブロック順次駆動方式で信
号線を駆動する場合、信号線にビデオ信号を供給するタ
イミングと、走査線に走査パルスを供給するタイミング
とのずれにより、以下の(1)または(2)の不具合が起きる
おそれがある。However, when the signal line is driven by the block sequential driving method, the following (1) or (2) occurs due to the difference between the timing of supplying the video signal to the signal line and the timing of supplying the scanning pulse to the scanning line. ) May occur.
【０００７】(1)各ブロック内の最終段の信号線電圧が
ビデオ信号に応じた電圧に上がりきる前に、その信号線
に接続された画素ＴＦＴがオフすると、各ブロック内の
最終段の信号線周辺に表示ムラが生じる。(1) If the pixel TFT connected to the signal line is turned off before the voltage of the signal line at the last stage in each block rises to a voltage corresponding to the video signal, the signal at the last stage in each block is turned off. Display unevenness occurs around the line.
【０００８】(2)各ブロック内の初段の信号線に接続さ
れた画素ＴＦＴがオンする前に、その信号線にビデオ信
号が供給され始めると、各ブロック内の初段の信号線周
辺に表示ムラが生じる。(2) If a video signal starts to be supplied to the signal line before the pixel TFT connected to the first-stage signal line in each block is turned on, display unevenness occurs around the first-stage signal line in each block. Occurs.
【０００９】図６はブロック順次駆動を行った場合に各
ブロック内の最終段の信号線周辺に表示ムラが生じた例
を示す図である。図示の例では、液晶画面を４つのブロ
ックＢ１〜Ｂ４に分割し、隣接する２つのブロックの信
号線駆動方向を互いに逆にしている。図６中の矢印が信
号線の駆動方向を示している。図示の斜線で示すよう
に、上述した（１）の場合には、各ブロック内の最終段
の信号線周辺に表示ムラが生じる。FIG. 6 is a diagram showing an example in which display unevenness occurs around the last signal line in each block when block sequential driving is performed. In the illustrated example, the liquid crystal screen is divided into four blocks B1 to B4, and the signal line driving directions of two adjacent blocks are reversed. The arrow in FIG. 6 indicates the driving direction of the signal line. As shown by the diagonal lines in the drawing, in the case of the above (1), display unevenness occurs around the last signal line in each block.
【００１０】一方、図７は各ブロック内の最終段の信号
線周辺に表示ムラが生じた例を示す図である。図示の斜
線で示すように、上述した（２）の場合には、各ブロッ
ク内の最終段の信号線周辺に表示ムラが生じる。On the other hand, FIG. 7 is a diagram showing an example in which display unevenness occurs around the last signal line in each block. As shown by the diagonal lines in the drawing, in the case of the above (2), display unevenness occurs around the last signal line in each block.
【００１１】本発明は、このような点に鑑みてなされた
ものであり、その目的は、信号線を複数のブロックに分
割して分割駆動する場合に、各ブロックの境界付近で表
示ムラが生じないようにした表示装置およびその駆動方
法を提供することにある。The present invention has been made in view of such a point, and an object of the present invention is to generate display unevenness near a boundary between blocks when a signal line is divided into a plurality of blocks and divided and driven. It is an object of the present invention to provide a display device and a method of driving the same.
【００１２】[0012]
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、縦横に列設された信号線お
よび走査線と、信号線および走査線の各交点に接続され
た表示素子と、各信号線を駆動する信号線駆動回路と、
クロックに同期させて、各走査線に順に走査パルスを供
給する走査線駆動回路と、を備え、前記信号線駆動回路
により駆動される信号線が容量性負荷である表示装置に
おいて、前記クロックが変化した時点から前記表示素子
のゲート電圧が変化し始めるまでの最大遅延時間と前記
表示素子のゲート電圧の最大立ち上がり時間とを足し合
わせた時間よりも、前記クロックが変化した時点から前
記信号線駆動回路にビデオ信号が供給されるまでの時間
の方が長くなるように、前記信号線駆動回路へのビデオ
信号の供給タイミングを調整するタイミング調整回路を
備えるものである。In order to solve the above-mentioned problems, a first aspect of the present invention is to connect signal lines and scanning lines arranged in rows and columns and each intersection of the signal lines and scanning lines. A display element, a signal line driving circuit for driving each signal line,
A scanning line driving circuit for sequentially supplying a scanning pulse to each scanning line in synchronization with a clock, wherein the signal line driven by the signal line driving circuit is a capacitive load; The signal line drive circuit starts from the time when the clock changes, and is longer than the sum of the maximum delay time from the time when the gate voltage of the display element starts to change and the maximum rise time of the gate voltage of the display element. And a timing adjustment circuit for adjusting the supply timing of the video signal to the signal line driving circuit so that the time until the video signal is supplied to the signal line driving circuit is longer.
【００１３】請求項２の発明は、縦横に列設された信号
線および走査線と、信号線および走査線の各交点に接続
された表示素子と、各信号線を駆動する信号線駆動回路
と、クロックに同期させて、各走査線に順に走査パルス
を供給する走査線駆動回路と、を備え、前記信号線駆動
回路により駆動される信号線が容量性負荷である表示装
置において、水平ブランキング期間と、ビデオ信号を信
号線の容量に充電するのに要する時間である電荷再配分
時間との差に、前記クロックが変化した時点から前記表
示素子のゲート電圧が変化するまでの最小遅延時間を加
えた時間よりも、前記クロックが変化した時点から前記
信号線駆動回路にビデオ信号が供給されるまでの時間の
方が短くなるように、前記信号線駆動回路へのビデオ信
号の供給タイミングを調整するタイミング調整回路を備
えるものである。According to a second aspect of the present invention, there is provided a signal line and a scanning line arranged in rows and columns, a display element connected to each intersection of the signal line and the scanning line, and a signal line driving circuit for driving each signal line. A scanning line driving circuit for sequentially supplying a scanning pulse to each scanning line in synchronization with a clock, wherein a signal line driven by the signal line driving circuit is a capacitive load. The difference between the period and the charge redistribution time, which is the time required to charge the video signal to the capacitance of the signal line, is defined as the minimum delay time from when the clock changes to when the gate voltage of the display element changes. The supply timing of the video signal to the signal line drive circuit is set so that the time from the time when the clock changes to the time when the video signal is supplied to the signal line drive circuit is shorter than the added time. Those comprising a timing adjustment circuit for adjusting the.
【００１４】[0014]
【発明の実施の形態】以下、本発明に係る表示装置につ
いて、図面を参照しながら具体的に説明する。以下で
は、表示装置の一例として、信号線と走査線がマトリク
ス状に形成された画素アレイ部と、信号線と走査線を駆
動する駆動回路とを、同一の透明基板上に形成した液晶
表示装置について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a display device according to the present invention will be specifically described with reference to the drawings. Hereinafter, as an example of the display device, a liquid crystal display device in which a pixel array portion in which signal lines and scanning lines are formed in a matrix and a driving circuit that drives the signal lines and scanning lines are formed on the same transparent substrate Will be described.
【００１５】（第１の実施形態）図１は液晶表示装置の
第１の実施形態の概略構成を示すブロック図である。図
１に示す液晶表示装置は、信号線および走査線がマトリ
クス状に形成された画素アレイ部１と、各走査線を駆動
する走査線駆動回路２と、各信号線を駆動する信号線駆
動回路３と、走査線駆動回路２および信号線駆動回路３
にクロック信号や制御信号を供給する外部駆動回路５と
を備える。(First Embodiment) FIG. 1 is a block diagram showing a schematic configuration of a first embodiment of a liquid crystal display device. The liquid crystal display device shown in FIG. 1 includes a pixel array section 1 in which signal lines and scanning lines are formed in a matrix, a scanning line driving circuit 2 for driving each scanning line, and a signal line driving circuit for driving each signal line. 3, scanning line driving circuit 2 and signal line driving circuit 3
And an external drive circuit 5 for supplying a clock signal and a control signal to the external device.
【００１６】画素アレイ部１、走査線駆動回路２および
信号線駆動回路３は同一の透明基板４上に形成され、こ
の透明基板４の外部に外部駆動回路５が形成される。あ
るいは、外部駆動回路５を透明基板４上に形成してもよ
い。外部駆動回路５は、タイミング調整回路に対応す
る。The pixel array section 1, the scanning line driving circuit 2 and the signal line driving circuit 3 are formed on the same transparent substrate 4, and an external driving circuit 5 is formed outside the transparent substrate 4. Alternatively, the external drive circuit 5 may be formed on the transparent substrate 4. The external drive circuit 5 corresponds to a timing adjustment circuit.
【００１７】画素アレイ部１は、信号線と走査線の各交
点付近に形成された画素ＴＦＴ１１と、画素ＴＦＴ１１
のドレイン端子に接続された液晶容量１２および補助容
量とを有し、画素ＴＦＴ１１のゲート端子には走査線Ｇ
１〜Ｇｎが接続され、ソース端子には信号線Ｓ１〜Ｓｎ
が接続されている。The pixel array section 1 includes a pixel TFT 11 formed near each intersection of a signal line and a scanning line,
, A liquid crystal capacitor 12 and an auxiliary capacitor connected to the drain terminal of the pixel TFT 11, and the scanning line G
1 to Gn are connected, and signal lines S1 to Sn are connected to the source terminal.
Is connected.
【００１８】外部駆動回路５は、走査線駆動回路２と信
号線駆動回路３のそれぞれに対して、各駆動回路２，３
内のシフトレジスタを動作させるためのクロックＣＫ
Ｖ，ＣＫＨと、スタートパルス信号ＳＴＶ，ＳＴＨとを
供給する。The external drive circuit 5 supplies the drive circuits 2 and 3 to the scan line drive circuit 2 and the signal line drive circuit 3, respectively.
CK for operating the shift register inside
V, CKH and start pulse signals STV, STH.
【００１９】信号線駆動回路３は、図２に示すように、
信号線を４つのブロックＢ１〜Ｂ４に分割して、４分割
並列駆動を行う。各ブロックＢ１〜Ｂ４内の信号線は、
それぞれ対応する信号線駆動部３１〜３４により駆動さ
れる。各信号線駆動部３１〜３４は対応するブロック内
の信号線を同タイミングで並列駆動する。As shown in FIG. 2, the signal line driving circuit 3
The signal line is divided into four blocks B1 to B4, and four-part parallel driving is performed. The signal lines in each of the blocks B1 to B4 are
It is driven by the corresponding signal line drive units 31 to 34, respectively. Each of the signal line driving units 31 to 34 drives the signal lines in the corresponding block in parallel at the same timing.
【００２０】図２中の矢印は、信号線の駆動方向を示し
ている。隣接する２つのブロックでは、信号線の駆動方
向が逆になっている。その理由は、信号線の駆動方向を
すべて共通にすると、終端側での表示ムラが大きくなる
ためである。すなわち、隣接する２つのブロックで信号
線の駆動方向を互いに逆にすることにより、信号線の負
荷がブロックの境界の左右でほぼ同じになり、表示ムラ
を抑えることができる。The arrows in FIG. 2 indicate the driving directions of the signal lines. In two adjacent blocks, the driving directions of the signal lines are reversed. The reason for this is that if the driving directions of the signal lines are all common, display unevenness on the terminal end side increases. That is, by reversing the driving directions of the signal lines in the two adjacent blocks, the load on the signal lines becomes substantially the same on the left and right of the boundary of the blocks, and display unevenness can be suppressed.
【００２１】図３は、走査線駆動回路２内のシフトレジ
スタに入力されるスタートパルスＳＴＶと、水平ライン
周期クロックＣＫＶと、各走査線の走査パルスＧ１〜Ｇ
ｎとの関係を示すタイミング図である。また、図４は図
３の一部を拡大した図である。FIG. 3 shows a start pulse STV, a horizontal line cycle clock CKV input to a shift register in the scanning line driving circuit 2, and scanning pulses G1 to G of each scanning line.
FIG. 6 is a timing chart showing a relationship with n. FIG. 4 is an enlarged view of a part of FIG.
【００２２】図３に示すように、走査線駆動回路２は、
水平ライン周期クロックＣＫＶの１クロック分のパルス
幅をもった走査パルスＰを各走査線に順に供給する。各
走査パルスＰは、水平ライン周期クロックＣＫＶに同期
しているが、走査線駆動回路２内には、シフトレジスタ
やバッファ回路が設けられているため、水平ライン周期
クロックＣＫＶに対して走査パルスＰは遅延してしま
う。As shown in FIG. 3, the scanning line driving circuit 2
A scanning pulse P having a pulse width of one horizontal line cycle clock CKV is sequentially supplied to each scanning line. Each scan pulse P is synchronized with the horizontal line cycle clock CKV. However, since a shift register and a buffer circuit are provided in the scan line driving circuit 2, the scan pulse P is synchronized with the horizontal line cycle clock CKV. Is delayed.
【００２３】図４では、水平ライン周期クロックＣＫＶ
が立ち下がってから、画素ＴＦＴ１１のゲート端子に走
査パルスＰが伝達されるまでの遅延時間をｔ１としてい
る。この遅延時間の大きさは、回路内のＴＦＴの特性に
より変化する。ＴＦＴの特性の仕様範囲内では、しきい
値が最大で移動度が最小のときの遅延時間が最大遅延時
間ｔ１(max)である。In FIG. 4, the horizontal line cycle clock CKV
Is defined as t1 from the time when the signal falls to the time when the scanning pulse P is transmitted to the gate terminal of the pixel TFT 11. The magnitude of the delay time varies depending on the characteristics of the TFT in the circuit. Within the specification range of the characteristics of the TFT, the delay time when the threshold value is maximum and the mobility is minimum is the maximum delay time t1 (max).
【００２４】また、画素ＴＦＴ１１にはゲート容量があ
るため、ゲート電圧波形になまりが生じる。図４では、
波形のなまりによる画素ＴＦＴ１１の立ち上がり時間
（ローレベルからハイレベルに変化するのに要する時
間）をｔ２としている。この波形のなまりは、走査線を
構成する材料（ＭｏＷ等）の時定数によるもので、走査
線の終端側ほどなまりが大きくなる。以下では、走査線
の終端部における波形のなまりをｔ２(max)とする。Further, since the pixel TFT 11 has a gate capacitance, the gate voltage waveform is rounded. In FIG.
The rising time of the pixel TFT 11 due to the rounding of the waveform (the time required for changing from the low level to the high level) is defined as t2. The rounding of the waveform is due to the time constant of the material (MoW or the like) forming the scanning line, and the rounding becomes larger toward the end of the scanning line. Hereinafter, the rounding of the waveform at the end of the scanning line is defined as t2 (max).
【００２５】水平ライン周期クロックＣＫＶに対して、
ビデオ信号videoがｔ１(max)＋ｔ２(max)よりも早いタ
イミングで信号線駆動回路に入力されると、画素ＴＦＴ
１１のゲート信号が完全に立ち上がる前にビデオ信号が
入力されることになり、各ブロック内の初段側の信号線
が書き込み不足になる。For the horizontal line cycle clock CKV,
When the video signal video is input to the signal line driving circuit earlier than t1 (max) + t2 (max), the pixel TFT
The video signal is input before the gate signal of 11 fully rises, and the first-stage signal line in each block becomes insufficiently written.
【００２６】例えば、横１ラインおきに縞状（黒−中間
調）の画像を表示させるときに、４分割された各ブロッ
ク内の初段側の信号線に表示ムラが生じる。また、これ
以外のパターンでも、Ｖ−Ｔ特性の急峻な中間調を表示
する際には、同様の表示ムラが視認される。このような
表示ムラを抑制するには、水平ライン周期クロックＣＫ
Ｖが立ち下がった時点から、次の水平ラインの先頭画素
のビデオ信号がビデオバスラインに供給されるまでの時
間ｔｙを、遅延時間の最大値ｔ１(max)とゲート容量に
よるなまりの最大値ｔ２(max)の和よりも大きくする必
要がある。For example, when a striped (black-halftone) image is displayed every other horizontal line, display unevenness occurs on the first-stage signal line in each of the four divided blocks. In the case of other patterns, similar display unevenness is visually recognized when displaying a steep halftone of the VT characteristic. To suppress such display unevenness, the horizontal line cycle clock CK
The time ty from the time when V falls to the time when the video signal of the first pixel of the next horizontal line is supplied to the video bus line is defined as the maximum value t1 (max) of the delay time and the maximum value t2 of the rounding due to the gate capacitance. It must be larger than the sum of (max).
【００２７】そこで、本実施形態の図１に示す外部駆動
回路５は、以下の（１）式の関係を満たすようなタイミ
ングで、ビデオ信号videoを信号線駆動回路３に供給す
る。Therefore, the external drive circuit 5 shown in FIG. 1 of the present embodiment supplies the video signal video to the signal line drive circuit 3 at a timing that satisfies the following equation (1).
【００２８】ｔｙ＞ｔ１(max)＋ｔ２(max) …（１） 一例として、８．４インチSVGA規格のカラー液晶の場
合、ｔ１(max)＝0.8μｓ、ｔ２(max)＝1.2μｓであるた
め、ｔｙ＞２μｓの関係を満たすようにビデオ信号vide
oのタイミングが設定される。これにより、画素ＴＦＴ
１１のゲート信号が完全に立ち上がってから、対応する
信号線にビデオ信号videoが供給されることになり、各
分割ブロック内の初段側での表示ムラが起きなくなる。Ty> t1 (max) + t2 (max) (1) For example, in the case of a 8.4-inch SVGA color liquid crystal, t1 (max) = 0.8 μs and t2 (max) = 1.2 μs. , Ty> 2 μs
The timing of o is set. Thereby, the pixel TFT
After the 11 gate signals have completely risen, the video signal video is supplied to the corresponding signal line, and display unevenness on the first stage side in each divided block does not occur.
【００２９】（第２の実施形態）第２の実施形態は、信
号線を分割駆動する際に、各分割ブロック内の終段側で
表示ムラが起きないようにしたものである。(Second Embodiment) In the second embodiment, when the signal lines are divided and driven, display unevenness does not occur on the last stage in each divided block.
【００３０】図４のタイミング図において、画素ＴＦＴ
１１のゲート電圧がハイレベルからローレベルに変化す
る時点に着目すると、水平ライン周期クロックＣＫＶが
立ち下がってから、画素ＴＦＴ１１のゲート電圧が下が
り始めるまでに、遅延時間ｔ１が生じる。この遅延時間
ｔ１は、主に走査線駆動回路２内の信号伝搬遅延によ
る。In the timing chart of FIG.
Paying attention to the point in time when the gate voltage of the pixel 11 changes from the high level to the low level, a delay time t1 occurs from the fall of the horizontal line cycle clock CKV to the start of the fall of the gate voltage of the pixel TFT 11. The delay time t1 is mainly due to a signal propagation delay in the scanning line driving circuit 2.
【００３１】また、画素ＴＦＴ１１にはゲート容量があ
るため、ゲート電圧（走査線電圧）は緩やかに立ち下が
る。このため、画素ＴＦＴ１１のゲート電圧が下がりき
る前に、分割ブロック内の先頭画素のビデオ信号video
が信号線に供給されると、分割ブロック内の初段側で表
示ムラが生じる。Since the pixel TFT 11 has a gate capacitance, the gate voltage (scanning line voltage) gradually falls. Therefore, before the gate voltage of the pixel TFT 11 is completely reduced, the video signal video of the first pixel in the divided block
Is supplied to the signal line, display unevenness occurs on the first stage side in the divided block.
【００３２】図４では、分割ブロック内の最終画素のビ
デオ信号を信号線の容量に充電するのに要する時間（以
下、この時間を電荷再配分時間と呼ぶ）をＴｓとし、最
後画素のビデオ信号が信号線駆動回路３に供給されてか
ら、次のラインの先頭画素のビデオ信号が供給されるま
での時間（以下、水平ブランキング期間と呼ぶ）をＴhb
とし、水平ライン周期クロックが立ち下がってから次の
ラインの先頭画素のビデオ信号が信号線駆動回路３に供
給されるまでの時間をｔｙとしている。In FIG. 4, the time required to charge the video signal of the last pixel in the divided block to the capacity of the signal line (hereinafter, this time is referred to as charge redistribution time) is Ts, and the video signal of the last pixel is Ts. Is supplied from the signal line driving circuit 3 to the supply of the video signal of the first pixel of the next line (hereinafter, referred to as a horizontal blanking period).
The time from when the horizontal line cycle clock falls until the video signal of the first pixel of the next line is supplied to the signal line driving circuit 3 is ty.
【００３３】このとき、分割ブロック内の初段側での表
示ムラを抑制するには、以下の（２）の関係を満たす必
要がある。At this time, in order to suppress display unevenness on the first stage side in the divided block, the following relationship (2) must be satisfied.
【００３４】Ｔｓ＋ｔｙ−ｔ１＜Ｔhb …（２） （２）式を整理すると、（３）式の関係が得られる。Ts + ty−t1 <Thb (2) When the equation (2) is arranged, the relation of the equation (3) is obtained.
【００３５】ｔｙ＜Ｔhb＋ｔ１−Ｔｓ …（３） 外部駆動回路５は、（３）式の関係を満たすように、信
号線駆動回路３に供給するビデオ信号videoのタイミン
グを調整する。これにより、信号線を分割駆動する際、
分割ブロック内の終段側で表示ムラが起きなくなる。Ty <Thb + t1-Ts (3) The external drive circuit 5 adjusts the timing of the video signal video supplied to the signal line drive circuit 3 so as to satisfy the relationship of the expression (3). Thereby, when the signal line is divided and driven,
The display unevenness does not occur on the last stage in the divided block.
【００３６】（第３の実施形態）第３の実施形態は、上
述した（１），（２）式の両方を満たすように、ビデオ
信号videoのタイミングを調整することを特徴とする。(Third Embodiment) The third embodiment is characterized in that the timing of the video signal video is adjusted so as to satisfy both of the above equations (1) and (2).
【００３７】すなわち、外部駆動回路５は、以下の
（４）式の関係を満たすように、ビデオ信号videoのタ
イミングを調整する。That is, the external drive circuit 5 adjusts the timing of the video signal video so as to satisfy the following equation (4).
【００３８】 ｔ１(max)＋ｔ２(max)＜ｔｙ＜Ｔhb−Ｔｓ(max)＋ｔ１(min) …（４） 図５は（４）式の関係を図示したものであり、横軸は水
平ブランキング期間Ｔhb[μｓ]、縦軸はビデオ信号の入
力タイミングｔｙ[μｓ]である。T1 (max) + t2 (max) <ty <Thb−Ts (max) + t1 (min) (4) FIG. 5 illustrates the relationship of equation (4), and the horizontal axis indicates horizontal blanking. The period Thb [μs], and the vertical axis represents the input timing ty [μs] of the video signal.
【００３９】図５の直線Ｌ１は、ｔｙ＝ｔ１(max)＋ｔ
２(max)を表しており、直線Ｌ２は、ｔｙ＝ｔ１(min)＋
ｔ２(min)を表している。また、直線Ｌ３は、ｔｙ＝Ｔh
b＋ｔ１(min)−Ｔｓ(max)を表しており、直線Ｌ４は、
ｔｙ＝Ｔhb＋ｔ１(max)−Ｔｓ(min)を表している。すな
わち、直線Ｌ１，Ｌ３はＴＦＴの特性が最良の状態、直
線Ｌ２，Ｌ４はＴＦＴの特性が最悪の状態を示してい
る。The straight line L1 in FIG. 5 is ty = t1 (max) + t
2 (max), and a straight line L2 is represented by ty = t1 (min) +
represents t2 (min). The straight line L3 is represented by ty = Th
b + t1 (min) −Ts (max), and the straight line L4 is
ty = Thb + t1 (max) -Ts (min). That is, the straight lines L1 and L3 indicate the state where the TFT characteristics are the best, and the straight lines L2 and L4 indicate the state where the TFT characteristics are the worst.
【００４０】図５の斜線で示す領域が、上述した（４）
式の関係を満たす領域であり、この斜線領域内に収まる
ように、外部駆動回路５は、ビデオ信号videoの入力タ
イミングｔｙを定める。The hatched area in FIG. 5 corresponds to (4) described above.
The external drive circuit 5 determines the input timing ty of the video signal video so that the area satisfies the relationship of the expression and falls within the hatched area.
【００４１】これにより、信号線を分割駆動する際、分
割ブロック内の初段側と終段側の双方で表示ムラが発生
しなくなり、表示品質が向上する。Thus, when the signal lines are divided and driven, display unevenness does not occur on both the first stage and the last stage in the divided block, and the display quality is improved.
【００４２】例えば、8.4インチSVGA規格のカラー液晶
表示装置の場合、ｔｙを最低限ぎりぎりの２μｓに設定
した場合には、水平ブランキング時間が約2.5μｓまで
はブロック・ムラのない良好な画質が得られる。For example, in the case of a 8.4-inch SVGA color liquid crystal display device, when ty is set to a minimum of 2 μs, good image quality without block unevenness can be obtained until the horizontal blanking time is about 2.5 μs. can get.
【００４３】[0043]
【発明の効果】以上詳細に説明したように、本発明によ
れば、信号線駆動回路へのビデオ信号の入力タイミング
を調整可能にしたため、信号線を複数のブロックに分割
して分割駆動する場合でも、各ブロック内の初段側信号
線と終段側信号線に表示ムラが生じなくなる。As described above in detail, according to the present invention, since the input timing of the video signal to the signal line driving circuit can be adjusted, the signal line is divided into a plurality of blocks and divided and driven. However, display unevenness does not occur on the first stage signal line and the last stage signal line in each block.
【図１】液晶表示装置の第１の実施形態の概略構成を示
すブロック図。FIG. 1 is a block diagram showing a schematic configuration of a first embodiment of a liquid crystal display device.
【図２】ブロック順次駆動を説明する図。FIG. 2 is a diagram illustrating block sequential driving.
【図３】走査線駆動回路の入出力信号のタイミング図。FIG. 3 is a timing chart of input / output signals of a scanning line driver circuit.
【図４】図３の一部を拡大した図。FIG. 4 is an enlarged view of a part of FIG. 3;
【図５】（４）式の関係を示す図。FIG. 5 is a diagram showing the relationship of equation (4).
【図６】ブロック順次駆動を行う場合に各ブロック内の
最終段の信号線周辺に表示ムラが生じた例を示す図。FIG. 6 is a diagram showing an example in which display unevenness occurs around the last signal line in each block when block sequential driving is performed.
【図７】各ブロック内の最終段の信号線周辺に表示ムラ
が生じた例を示す図。FIG. 7 is a diagram showing an example in which display unevenness occurs around the last signal line in each block.
１ 画素アレイ部 ２ 走査線駆動回路 ３ 信号線駆動回路 ４ 透明基板 ５ 外部駆動回路 DESCRIPTION OF SYMBOLS 1 Pixel array part 2 Scan line drive circuit 3 Signal line drive circuit 4 Transparent substrate 5 External drive circuit
フロントページの続き Ｆターム(参考） 2H089 KA19 QA16 TA07 5C006 AA11 AC11 AC17 AC21 AF35 AF43 BB16 BC11 BC23 FA16 FA22 5C080 AA10 BB06 DD05 EE29 FF11 GG12 JJ01 JJ02 JJ04 Continued on the front page F term (reference) 2H089 KA19 QA16 TA07 5C006 AA11 AC11 AC17 AC21 AF35 AF43 BB16 BC11 BC23 FA16 FA22 5C080 AA10 BB06 DD05 EE29 FF11 GG12 JJ01 JJ02 JJ04
Claims (4)
給する走査線駆動回路と、を備え、 前記信号線駆動回路により駆動される信号線が容量性負
荷である表示装置において、 前記クロックが変化した時点から前記表示素子のゲート
電圧が変化し始めるまでの最大遅延時間と前記表示素子
のゲート電圧の最大立ち上がり時間とを足し合わせた時
間よりも、前記クロックが変化した時点から前記信号線
駆動回路にビデオ信号が供給されるまでの時間の方が長
くなるように、前記信号線駆動回路へのビデオ信号の供
給タイミングを調整するタイミング調整回路を備えるこ
とを特徴とする表示装置。1. A signal line and a scanning line arranged vertically and horizontally, a display element connected to each intersection of the signal line and the scanning line, a signal line driving circuit for driving each signal line, and a clock synchronized with the clock. A scanning line driving circuit for sequentially supplying a scanning pulse to each scanning line, wherein the signal line driven by the signal line driving circuit is a capacitive load. The video signal is sent to the signal line drive circuit from the point in time when the clock changes from a time obtained by adding the maximum delay time until the gate voltage of the display element starts to change and the maximum rise time of the gate voltage of the display element. A display, comprising: a timing adjustment circuit that adjusts a timing of supplying a video signal to the signal line driving circuit so that a time until the signal is supplied is longer. Location.
給する走査線駆動回路と、を備え、 前記信号線駆動回路により駆動される信号線が容量性負
荷である表示装置において、 水平ブランキング期間と、ビデオ信号を信号線の容量に
充電するのに要する時間である電荷再配分時間との差
に、前記クロックが変化した時点から前記表示素子のゲ
ート電圧が変化するまでの最小遅延時間を加えた時間よ
りも、前記クロックが変化した時点から前記信号線駆動
回路にビデオ信号が供給されるまでの時間の方が短くな
るように、前記信号線駆動回路へのビデオ信号の供給タ
イミングを調整するタイミング調整回路を備えることを
特徴とする表示装置。2. A signal line and a scanning line arranged in rows and columns, a display element connected to each intersection of the signal line and the scanning line, a signal line driving circuit for driving each signal line, and a clock. A scanning line driving circuit for sequentially supplying a scanning pulse to each scanning line, wherein the signal line driven by the signal line driving circuit is a capacitive load. To the charge redistribution time, which is the time required to charge the capacitance of the signal line with the minimum delay time from when the clock changes to when the gate voltage of the display element changes. A timing for adjusting the supply timing of the video signal to the signal line driving circuit so that the time from when the clock changes to when the video signal is supplied to the signal line driving circuit is shorter. Display device characterized by comprising a timing adjustment circuit.
を複数のブロックに分割して、隣接する２つのブロック
における信号線の駆動方向を互いに逆にしたことを特徴
とする請求項１または２に記載の表示装置。3. The signal line driving circuit according to claim 1, wherein the signal lines arranged in a row are divided into a plurality of blocks, and driving directions of the signal lines in two adjacent blocks are opposite to each other. 3. The display device according to 1 or 2.
交点に表示素子が接続され、 信号線駆動回路により各信号線を駆動し、 各走査線に対して、クロックに同期させて順に走査パル
スを供給する表示装置の駆動方法において、 前記クロックが変化した時点から前記表示素子のゲート
電圧が変化し始めるまでの最大遅延時間と前記表示素子
のゲート電圧の最大立ち上がり時間とを足し合わせた時
間よりも長い時間だけ遅れて前記信号線駆動回路にビデ
オ信号が供給されるように、かつ、水平ブランキング期
間とビデオ信号を信号線の容量に充電するのに要する時
間である電荷再配分時間との差に、前記クロックが変化
した時点から前記表示素子のゲート電圧が変化するまで
の最小遅延時間を加えた時間よりも短い時間内に前記信
号線駆動回路にビデオ信号が供給されるように、前記信
号線駆動回路へのビデオ信号の供給タイミングを調整す
ることを特徴とする表示装置の駆動方法。4. A display element is connected to each intersection of signal lines and scanning lines arranged in rows and columns, and each signal line is driven by a signal line driving circuit, and each scanning line is synchronized with a clock. In the method for driving a display device that sequentially supplies scanning pulses, a maximum delay time from a time when the clock changes to a time when a gate voltage of the display element starts to change and a maximum rise time of the gate voltage of the display element are added. Charge so that the video signal is supplied to the signal line drive circuit with a delay longer than the set time, and a horizontal blanking period and a time required to charge the video signal to the capacity of the signal line. The signal line driving cycle is shorter than the time obtained by adding the minimum delay time from the time when the clock changes to the time when the gate voltage of the display element changes to the time difference. The driving method of the display device described above, and adjusting the timing of supplying the video signals to the signal line drive circuit the video signal is supplied to.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10374618A JP2000194308A (en) | 1998-12-28 | 1998-12-28 | Display device and driving method therefor |
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| JP10374618A JP2000194308A (en) | 1998-12-28 | 1998-12-28 | Display device and driving method therefor |
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| Publication Number | Publication Date |
|---|---|
| JP2000194308A true JP2000194308A (en) | 2000-07-14 |
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ID=18504149
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|---|---|---|---|
| JP10374618A Pending JP2000194308A (en) | 1998-12-28 | 1998-12-28 | Display device and driving method therefor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000194308A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760422B1 (en) | 2005-03-25 | 2007-09-20 | 엡슨 이미징 디바이스 가부시키가이샤 | Display |
| JPWO2008088043A1 (en) * | 2007-01-19 | 2010-05-13 | 浜松ホトニクス株式会社 | LCoS type spatial light modulator |
| US8427456B2 (en) | 2007-01-05 | 2013-04-23 | Japan Display Central Inc. | Flat display device and signal driving method of the same |
-
1998
- 1998-12-28 JP JP10374618A patent/JP2000194308A/en active Pending
Cited By (4)
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| US8525772B2 (en) | 2007-01-19 | 2013-09-03 | Hamamatsu Photonics K.K. | LCOS spatial light modulator |
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