JP2000188539A - 半導体回路 - Google Patents

Abstract

(57)【要約】 【解決手段】 待機状態で貫通電流が流れうる論理回路
ＬＣが、スイッチＳＷＨ及びＳＷＬを介して、高レベル
の電源ＶＨＨ及び低レベルの電源ＶＬＬに接続される。
論理回路ＬＣの出力端子ＯＵＴには、レベルホールド回
路ＬＨが接続される。スイッチＳＷＨとＳＷＬは、制御
パルスＣＫで制御され、同時にオン，オフする。 【効果】 論理回路ＬＣに駆動能力の大きい高速な回路
を用いても、待機状態でスイッチＳＷＬ，ＳＷＨをオフ
にすることにより、論理回路ＬＣを通じて電流が流れな
いため、消費電流はレベルホールド回路ＬＨを通じて流
れる電流だけで小さくできる。そのとき、レベルホール
ド回路ＬＨにより論理回路ＬＣの出力ＯＵＴが保持され
るので、安定に動作する。したがって、低消費電力で高
速に安定動作を行う半導体回路を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体回路に関し、
特に低消費電力で高速に安定動作を行う半導体回路に関
する。

【０００２】

【従来の技術】ＣＭＯＳ論理回路は、低消費電力で高集
積化に適しているため広く用いられている。例として、
ＣＭＯＳインバータを図８に示す。ＮＭＯＳトランジス
タＭＮとＰＭＯＳトランジスタＭＰで構成されている。
入力ＩＮがトランジスタＭＮ，ＭＰのゲートに入力さ
れ、ＭＮ，ＭＰのドレインに出力ＯＵＴが得られる。

【０００３】１９８９ インターナショナル シンポジ
ウム オン ブイ・エル・エス・アイ テクノロジー，
システムズ アンド アプリケーションズ、プロシーデ
ィングズ オブ テクニカル ペーパーズ（1989年5
月）第１８８頁から第１９２頁（1989 International S
ymposium on VLSI Technology, Systems and Applicati
ons, Proceedings of Technical Papers, pp.188-192
(May 1989)）に述べられているように、ＣＭＯＳ論理回
路の発展は、製造技術の向上によるＭＯＳデバイスのス
ケーリングに支えられてきた。一方、このスケーリング
によるゲート酸化膜の耐圧低下に伴い、半導体装置の動
作電圧を下げる必要がある。また、電池動作の携帯用機
器などで用いる必要がある半導体装置では、低消費電力
化のために、一層動作電圧を下げる必要がある。また、
動作電圧を下げても動作速度が低下しないようにするた
めには、トランジスタの駆動能力を確保するためには、
トランジスタのしきい値電圧を小さくしなければならな
い。例えば、上記文献によれば、チャネル長０．２５μ
ｍで１．５Ｖ動作を行うトランジスタのしきい値電圧
は、０．３５Ｖと予想される。周知のスケーリング則に
従えば、動作電圧にしきい値電圧を比例させるので、動
作電圧を１Ｖとすれば、しきい値電圧は０．２４Ｖ程度
になる。

【０００４】

【発明が解決しようとする課題】しきい値電圧を小さく
すると、オフとなっているトランジスタのサブスレッシ
ョルド電流が増加する。例えば、図８で入力ＩＮがハイ
レベルＶＨＨの時、ＰＭＯＳトランジスタＭＰはゲー
ト，ソース共にＶＨＨであるのでオフであるが、ＭＰの
しきい値電圧が小さいとサブスレッショルド電流が流れ
る。この時ＮＭＯＳトランジスタＭＮはオンであるの
で、ＭＰのサブスレッショルド電流は、第１電源電圧Ｖ
ＨＨから第２電源電圧ＶＬＬに流れる貫通電流となる。
しかし、ＭＮのオン抵抗は十分小さいから、ＭＰのサブ
スレッショルド電流により出力ＯＵＴが高レベルになる
ことはない。このように、トランジスタのサブスレッシ
ョルド電流は、スタティック回路の信号出力動作を不安
定にする訳ではない。また、サブスレッショルド電流
は、一般に出力端子ＯＵＴに接続される負荷容量を充放
電する電流に比べれば小さく、動作時の消費電流に与え
る影響は小さい。しかし、電池で動作して待機状態が長
く続くような装置では、貫通電流による消費電力が問題
となることが、上記文献に述べられている。エクステン
デッドアブストラクツ オブ ザ １９９１ インター
ナショナル コンファレンスオン ソリッド ステート
デバイシズ アンド マテリアルズ（1991年8月）第
４６８頁から第４７１頁（Extended Abstracts of the
1991 International Conference on Solid State Devic
es and Materials, pp.468-471 (Aug. 1991)）によれ
ば、電池動作のＣＭＯＳＤＲＡＭの周辺回路用トランジ
スタのしきい値電圧の最小値は０．２２Ｖ以上であり、
さらに製造上のバラツキを見込んで、０．４Ｖ程度以上
の値としなければならない。したがって、しきい値電圧
がスケーリングできないため、従来通りのスケーリング
で動作電圧を１Ｖ程度以下にすることは不可能である。
待機状態の貫通電流を低減するために、トランジスタＭ
Ｎ，ＭＰと直列にスイッチを挿入し、待機時でそのスイ
ッチをオフにして貫通電流を遮断する手法が考えられ
る。しかし、その場合スイッチをオフにすると出力端子
ＯＵＴがフローティング状態になるため、リーク電流な
どにより出力が反転する恐れがあり、動作が不安定にな
る。本発明は、以上のような問題を解決するためになさ
れた。すなわち本発明の目的は、動作時の遅延時間が小
さく高速で、待機状態で貫通電流が流れず低消費電力
で、待機状態でも出力が保持され安定な半導体回路を提
供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、入力が変化しない待機状態で電源間
に貫通電流が流れる論理回路に対して、貫通電流の経路
にスイッチを設け、待機状態では上記スイッチをオフに
して該論理回路を通じて流れる電流経路を遮断し、論理
回路の出力端子にレベルホールド回路を設け、少なくと
もスイッチがオフの期間に上記レベルホールド回路によ
り該論理回路の出力を保持することにある。

【０００６】遅延時間は、レベルホールド回路の影響は
小さく、論理回路により定まる。論理回路に駆動能力の
大きい高速な回路を用いても、待機状態では論理回路を
通じて電流が流れないため、消費電流はレベルホールド
回路を通じて流れる電流だけである。レベルホールド回
路は、出力を保持するだけなので駆動能力が小さくて良
く、消費電流は小さくできる。スイッチをオフにして
も、レベルホールド回路により論理回路の出力が保持さ
れるので、出力が反転する恐れが無く、安定に動作す
る。従って、低消費電力で高速に安定動作を行う半導体
装置を実現できる。

【０００７】

【発明の実施の形態】以下、本発明を実施例を用いて説
明する。図１に本発明の概念的実施例を示す。論理回路
ＬＣが、スイッチＳＷＨ及びＳＷＬを介して、高電位の
電源線ＶＨＨ及び低電位の電源線ＶＬＬに接続される。
論理回路ＬＣの出力端子ＯＵＴには、レベルホールド回
路ＬＨが接続される。スイッチＳＷＨとＳＷＬは、制御
パルスＣＫで制御され、同時にオン，オフする。論理回
路ＬＣは、インバータ、ＮＡＮＤ回路、ＮＯＲ回路など
の論理ゲートやフリップフロップ回路、あるいはそれら
複数個の組合せで構成される。レベルホールド回路ＬＨ
は、正帰還回路により構成できる。論理回路ＬＣの動作
は、スイッチＳＷＨ及びＳＷＬをオンにして行う。論理
回路ＬＣの入力ＩＮに応じた出力ＯＵＴが確定した後、
スイッチＳＷＨ及びＳＷＬをオフにして、論理回路ＬＣ
を介したＶＨＨからＶＬＬへの電流経路を遮断し、論理
回路ＬＣの出力をレベルホールド回路ＬＨにより保持す
る。回路の遅延時間は、レベルホールド回路ＬＨのゲー
ト入力容量が小さいので、このレベルホールド回路ＬＨ
がほとんど影響せずに、実質的に論理回路ＬＣの遅延時
間により定まる。一方、論理回路ＬＣに駆動能力の大き
い回路を用いて遅延時間の短い高速な動作を行うことが
できる。また、待機状態では論理回路ＬＣを通じて電流
が流れないため、消費電流はレベルホールド回路ＬＨを
通じて流れる電流だけである。レベルホールド回路ＬＨ
は、駆動能力が小さくて良いので、消費電流は小さくで
きる。しかも、レベルホールド回路ＬＨにより論理回路
ＬＣの出力ＯＵＴが維持されるため、誤動作の恐れがな
い。したがって、低消費電力で高速に安定動作を行う回
路を実現できる。以下に、本発明の具体的な実施例を、
より詳細に説明する。

【０００８】本発明をＣＭＯＳインバータに適用した実
施例を、図２に示す。ＮＭＯＳトランジスタＭＮ１，Ｐ
ＭＯＳトランジスタＭＰ１が、それぞれ図１でのスイッ
チＳＷＬ，ＳＷＨとして動作する。論理回路ＬＣをオフ
にしたときのリーク電流を小さくするため、トランジス
タＭＮ１，ＭＰ１のしきい値電圧は論理回路ＬＣを構成
するＭＯＳトランジスタのしきい値電圧より大きくす
る。また、オン抵抗が大きくならないように、トランジ
スタＭＮ１，ＭＰ１のチャネル幅／チャネル長を論理回
路ＬＣを構成するＭＯＳトランジスタのチャネル幅／チ
ャネル長より大きな値に定める。ＮＭＯＳトランジスタ
ＭＮ１のゲートには制御パルスＣＫが、ＰＭＯＳトラン
ジスタＭＰ１のゲートには制御パルスＣＫＢが入力され
る。ＣＫＢは、ＣＫの逆相の相補信号である。論理回路
としてＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジ
スタＭＰ２からなるＣＭＯＳインバータＩＮＶを、スイ
ッチとしてのＭＮ１，ＭＰ１に直列に接続する。また、
低電圧動作で駆動能力を大きくするため、ＣＭＯＳイン
バータＩＮＶのトランジスタＭＮ２，ＭＰ２のしきい値
電圧は小さくする。またインバータＩＮＶの出力端子Ｏ
ＵＴには、ＮＭＯＳトランジスタＭＮ３，ＭＮ４とＰＭ
ＯＳトランジスタＭＰ３，ＭＰ４からなるレベルホール
ド回路ＬＨが接続される。出力ＯＵＴを保持している間
の貫通電流を小さくするため、レベルホールド回路ＬＨ
のトランジスタＭＮ３，ＭＮ４，ＭＰ３，ＭＰ４のしき
い値電圧をインバータＩＮＶを構成するＭＯＳトランジ
スタより大きくし、またチャネル幅／チャネル長を小さ
くし消費電力を低減する。電源電圧としきい値電圧の数
値例を挙げる。ＶＬＬを接地電位０Ｖとし、ＶＨＨを外
部電源電圧１Ｖとする。ＮＭＯＳトランジスタのしきい
値電圧は、ＭＮ２は０．２Ｖ，ＭＮ１とＭＮ３及びＭＮ
４は０．４Ｖとする。ＰＭＯＳトランジスタのしきい値
電圧は、ＭＰ２は−０．２Ｖ，ＭＰ１とＭＰ３及びＭＰ
４は−０．４Ｖとする。

【０００９】図３に示すタイミング図を用いて、図２の
半導体回路の動作を説明する。まず、入力信号ＩＮのレ
ベル変化に先行して制御パルスＣＫをＶＨＨに上げ、Ｃ
ＫＢをＶＬＬに下げて、スイッチ・トランジスタＭＮ
１，ＭＰ１をオンにして、インバータＩＮＶを電源ＶＨ
Ｈと，接地電位ＶＬＬとに接続する。入力信号ＩＮがＶ
ＬＬからＶＨＨに上がることにより、インバータＩＮＶ
のＭＰ２がオフにＭＮ２がオンになり、出力ＯＵＴがＶ
ＨＨからＶＬＬに放電される。この時、トランジスタＭ
Ｎ２は飽和領域で導通を始め、ＭＮ２を流れる電流値は
ゲート（入力端子ＩＮ）−ソース（ノードＮＬ）間の電
圧で定まる。スイッチ・トランジスタＭＮ１がノードＮ
ＬとＶＬＬとの間に設けられているので、ＭＮ１のオン
抵抗とＭＮ２から流れる電流によりノードＮＬの電位が
一時的に上昇する。しかし、ＭＮ１のゲートはＶＨＨと
なっているので、しきい値電圧が大きくても、オン抵抗
が十分小さくなるように設計することができ、遅延時間
に対する影響を小さくできる。また、このように出力Ｏ
ＵＴがＶＨＨからＶＬＬに反転するとき、レベルホール
ド回路ＬＨは出力ＯＵＴをＶＨＨに保つように、ＭＮ４
がオフにＭＰ４がオンになっている。そのため、ＭＮ２
がオンになることによりＶＨＨからＭＰ４，ＭＮ２を通
じてＶＬＬに貫通電流が流れるが、ＭＮ２に比べてＭＰ
４の駆動能力を小さく設計することにより、遅延時間や
消費電流に対する影響を小さくすることができる。この
ようにレベルホールド回路ＬＨの駆動能力よりインバー
タの駆動能力が大きいので、入力ＩＮの上昇に応答して
出力ＯＵＴが低下することにより、レベルホールド回路
ＬＨのＭＮ３がオフにＭＰ３がオンになり、レベルホー
ルド回路内のノードＮＬＨがＶＬＬからＶＨＨに反転
し、ＭＮ４がオンにＭＰ４がオフになって、レベルホー
ルド回路ＬＨは出力ＯＵＴをＶＬＬに保つように動作
し、貫通電流は流れなくなる。また、インバータＩＮＶ
のＭＰ２はゲート，ソースが共にＶＨＨなのでオフであ
るが、しきい値電圧が小さいため、この状態のままで
は、リーク電流が大きく貫通電流がインバータＩＮＶを
通じて流れる。そして、制御パルスＣＫをＶＬＬに下
げ、ＣＫＢをＶＨＨに上げて、スイッチ・トランジスタ
ＭＮ１，ＭＰ１をオフにして、インバータＩＮＶを電源
ＶＨＨと接地電位ＶＬＬから分離する。この時に、ＭＮ
１，ＭＰ１はゲート，ソースが等電位で、しきい値電圧
が大きいため完全にオフになる。しかし、レベルホール
ド回路ＬＨの正帰還動作により、出力ＯＵＴはＶＨＨに
保たれることができる。このとき、ＮＭＯＳトランジス
タＭＮ２がオンなので、ノードＮＬはレベルホールド回
路ＬＨによりＶＬＬに保たれる。一方、ノードＮＨから
出力端子ＯＵＴへのＰＭＯＳトランジスタＭＰ２のリー
ク電流のため、ノードＮＨの電圧はレベルホールド回路
ＬＨの低レベル出力の影響により低下し始める。従っ
て、ＭＰ２はゲート電位よりもソース電位が下がり完全
にオフとなる。その結果、待機状態でインバータＩＮＶ
の貫通電流は流れない。そして、入力信号ＩＮが変化す
る前に、再び制御パルスＣＫをＶＨＨに上げ、ＣＫＢを
ＶＬＬに下げて、スイッチ・トランジスタＭＮ１，ＭＰ
１をオンにして、ノードＮＨをＶＨＨにする。入力ＩＮ
がＶＨＨからＶＬＬに反転することにより、先の動作と
は逆に出力ＯＵＴがＶＬＬからＶＨＨに反転する。尚、
インバータＩＮＶとレベルホールド回路ＬＨを通じて貫
通電流が流れる期間が短くなるように、レベルホールド
回路ＬＨが出力ＯＵＴにすばやく追従するのが望まし
い。そのため、インバータＩＮＶとレベルホールド回路
ＬＨは近接して配置し、配線遅延を小さくする。図２と
図３で説明した本実施例から明らかなように、スイッチ
として用いるＭＯＳトランジスタＭＮ１，ＭＰ１のしき
い値電圧を、従来サブスレッショルド電流を小さくする
ために必要とされている０．４Ｖ程度以上にすれば、待
機状態の貫通電流を増加させずに、論理回路中のＭＯＳ
トランジスタＭＮ２，ＭＰ２のしきい値電圧を小さくす
ることができる。動作電圧を１Ｖ以下に低電圧化して
も、ＭＯＳトランジスタＭＮ２，ＭＰ２のしきい値電圧
を０．２５Ｖ以下にして駆動能力を確保できる。したが
って、低電圧化による低消費電力かが実現できる。ま
た、従来のスケーリング則に基づき、素子のスケーリン
グによる性能向上が実現できる。しかも、スイッチとレ
ベルホールド回路を負荷すること以外は、従来のＣＭＯ
Ｓ論理回路と同じ構成であるので、従来と同じ設計手法
を用いることができる。

【００１０】図４は、本発明をＣＭＯＳインバータチェ
ーンに適用した他の実施例を示している。図２に示した
１段のインバータにスイッチ２個とレベルホールド回路
も設けた構成を多段接続すればインバータチェーンが実
現できるが、本実施例はスイッチとレベルホールド回路
とを複数のインバータで共有して、素子数及び面積を小
さくした例である。ここでは４段のインバータチェーン
の場合を例にとるが、他の段数の場合も同様に構成され
る。４個のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，
ＩＮＶ４が直列接続される。最終段のインバータＩＮＶ
４の出力端子ＯＵＴにレベルホールド回路ＬＨが接続さ
れる。各インバータは、図２中のＩＮＶと同様なしきい
値およびチャネル幅／チャネル長のＰＭＯＳトランジス
タ１個とＮＭＯＳトランジスタ１個とで構成される。こ
れとは異なり、各インバータのトランジスタサイズ（チ
ャネル幅／チャネル長）は、同じであっても異なってい
ても良い。ドライバとしてよく用いられるように、チャ
ネル長を同じにして、一定の段間でチャネル幅をＩＮＶ
１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４の順に大きくしてい
くこともできる。各インバータのＰＭＯＳトランジスタ
のソースはノードＮＨに、各インバータのＮＭＯＳトラ
ンジスタのソースはノードＮＬに接続される。ノードＮ
Ｌと低レベルの電源ＶＬＬとの間にスイッチＳＷＬが、
ノードＮＨと高レベルの電源ＶＨＨとの間にスイッチＳ
ＷＨが設けられる。スイッチＳＷＬとＳＷＨは制御パル
スＣＫにより制御され、同時にオン，オフする。図２に
示したように、スイッチＳＷＬはＮＭＯＳトランジスタ
で、ＳＷＨはＣＫの相補信号をゲートに入力したＰＭＯ
Ｓトランジスタで実現される。インバータチェーンの動
作は、スイッチＳＷＬ，ＳＷＨをオンにして行う。例え
ば、入力ＩＮが低レベルＶＬＬから高レベルＶＨＨに反
転すると、インバータＩＮＶ１によりノードＮ１がＶＨ
ＨからＶＬＬに反転し、ＩＮＶ２によりノードＮ２がＶ
ＬＬからＶＨＨに反転し、ＩＮＶ３によりノードＮ３が
ＶＨＨからＶＬＬに反転し、ＩＮＶ４により出力端子Ｏ
ＵＴがＶＬＬからＶＨＨに反転する。ＯＵＴがＶＨＨに
確定すると、レベルホールド回路ＬＨはＯＵＴをＶＨＨ
に保つように動作する。待機状態では、スイッチＳＷ
Ｌ，ＳＷＨをオフにすることにより、インバータを介し
たＶＨＨからＶＬＬへの電流経路を遮断する。インバー
タチェーンに本発明を適用する場合、本実施例の様にイ
ンバータチェーンをまとめて一つの論理回路として取扱
うことにより、その出力端子にのみレベルホールド回路
を設ければ良い。また、スイッチＳＷＬ，ＳＷＨを複数
のインバータで共有できる。スイッチＳＷＬ、ＳＷＨの
大きさは、流れるピーク電流の大きさで決定される。複
数個のインバータを流れる電流和のピークは、各インバ
ータのピーク電流での和よりも小さくなる。例えば、段
間比を３としてインバータチェーンを構成する場合、電
流和のピークは最終段のピーク電流にほぼ同じになる。
したがって、複数のインバータでスイッチを共有する方
が、インバータごとにスイッチを設ける場合に比べて、
スイッチの面積が小さくて済む。

【００１１】図５は、本発明をインバータチェーンに適
用した別の実施例を示している。図４と同様に４段のイ
ンバータチェーンの場合を例にとるが、他の段数の場合
も同様に構成される。４個のインバータＩＮＶ１，ＩＮ
Ｖ２，ＩＮＶ３，ＩＮＶ４が直列接続される。インバー
タＩＮＶ３の出力端子でＩＮＶ４の入力端子であるノー
ドＮ３とＩＮＶ４の出力端子ＯＵＴに、それぞれレベル
ホールド回路ＬＨ３，ＬＨ４が接続される。各インバー
タは、図２中のＩＮＶと同様にＰＭＯＳトランジスタと
ＮＭＯＳトランジスタ１個ずつで構成される。奇数番目
のインバータＩＮＶ１，ＩＮＶ３はノードＮＬ１及びＮ
Ｈ１に、偶数番目のインバータＩＮＶ２，ＩＮＶ４はノ
ードＮＬ２及びＮＨ２に接続される。ノードＮＬ１，Ｎ
Ｌ２と低レベルの電源ＶＬＬとの間にそれぞれスイッチ
ＳＷＬ１，ＳＷＬ２が、ノードＮＨ１，ＮＨ２と高レベ
ルの電源ＶＨＨとの間にそれぞれスイッチＳＷＨ１，Ｓ
ＷＨ２が設けられる。スイッチＳＷＬ１，ＳＷＬ２とＳ
ＷＨ１，ＳＷＨ２は制御パルスＣＫにより制御され、同
時にオン，オフする。インバータの動作は、スイッチＳ
ＷＬ１，ＳＷＬ２，ＳＷＨ１，ＳＷＨ２をオンにして行
う。例えば、入力ＩＮが低レベルＶＬＬから高レベルＶ
ＨＨに反転すると、ノードＮ１がＶＨＨからＶＬＬに、
ノードＮ２がＶＬＬからＶＨＨに、ノードＮ３がＶＨＨ
からＶＬＬに、ＩＮＶ４により出力端子ＯＵＴがＶＬＬ
からＶＨＨに順次反転する。Ｎ３がＶＬＬに確定する
と、レベルホールド回路ＬＨ１はＮ３をＶＬＬに保つよ
うに動作する。また、ＯＵＴがＶＨＨに確定すると、レ
ベルホールド回路ＬＨはＯＵＴをＶＨＨに保つように動
作する。待機状態では、スイッチＳＷＬ１，ＳＷＬ２，
ＳＷＨ１，ＳＷＨ２をオフにすることにより、インバー
タを介したＶＨＨからＶＬＬへの電流経路を遮断する。
このとき、ノードＮ３がレベルホールド回路ＬＨ３によ
り低レベルＶＬＬに保たれるため、ノードＮＬ１もイン
バータＩＮＶ３を通じてＶＬＬに保たれる。さらに、イ
ンバータＩＮＶ１を通じてノードＮ１がＶＬＬに保たれ
る。同様に、出力端子ＯＵＴがレベルホールド回路ＬＨ
４により高レベルＶＨＨに保たれることにより、ノード
ＮＨ２及びＮ２もＶＨＨに保たれる。したがって、イン
バータ間を接続するノードＮ１，Ｎ２，Ｎ３がＶＨＨと
ＶＬＬのいずれかに保たれる。以上のように、スイッチ
を２組設け、奇数番目のインバータと偶数番目のインバ
ータとを違うスイッチに接続し、奇数番目のインバータ
のいずれかの出力端子と偶数番目のインバータのいずれ
かの出力端子とに、それぞれレベルホールド回路を接続
することにより、インバータ間のノードＮ１，Ｎ２，Ｎ
３が全て高レベルと低レベルのいずれかに保たれる。待
機状態が長く続いてもインバータの入力が中間レベルと
ならないため安定に動作し、スイッチをオンにしたとき
に情報が反転したり貫通電流が流れたりする恐れがな
い。

【００１２】以上本発明を、ＣＭＯＳインバータやイン
バータチェーンに適用した実施例を示しながら説明して
きたが、論理回路にスイッチとレベルホールド回路とを
付加して低消費電力で高速に安定動作を行うという本発
明の趣旨を逸脱しないかぎり、これまでに述べた実施例
に限定されるものではない。

【００１３】例えば、本発明をＣＭＯＳインバータに適
用した別の実施例を図６に示す。図２に示した実施例で
は、スイッチとして動作するトランジスタＭＮ１，ＭＰ
２をＣＭＯＳインバータＩＮＶと電源ＶＬＬ，ＶＨＨと
の間に設けている。それに対して、本実施例ではＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタとの間に設け
る。２個のＮＭＯＳトランジスタＭＮ２，ＭＮ１と２個
のＰＭＯＳトランジスタＭＰ１，ＭＰ２が直列に、低レ
ベルの電源ＶＬＬと高レベルの電源ＶＨＨの間に接続さ
れる。ＮＭＯＳトランジスタＭＮ１，ＰＭＯＳトランジ
スタＭＰ１は、スイッチとして動作する。オフにしたと
きのリーク電流を小さくするため、トランジスタＭＮ
１，ＭＰ１のしきい値電圧は大きくする。ＮＭＯＳトラ
ンジスタＭＮ１のゲートには制御パルスＣＫが、ＰＭＯ
ＳトランジスタＭＰ１のゲートにはＣＫの相補信号の制
御パルスＣＫＢが入力される。ＮＭＯＳトランジスタＭ
Ｎ２とＰＭＯＳトランジスタＭＰ２は、ゲートが入力端
子ＩＮに接続され、ＣＭＯＳインバータとして動作す
る。低電圧動作で駆動能力を大きくするため、トランジ
スタＭＮ１，ＭＰ１のしきい値電圧は小さくする。出力
端子ＯＵＴには、図２と同様に構成されたレベルホール
ド回路ＬＨが接続される。図２に示した実施例と同様
に、動作を行う。制御パルスＣＫ，ＣＫＢにより、トラ
ンジスタＭＮ１，ＭＰ１をオンにして、トランジスタＭ
Ｎ２，ＭＰ２をＣＭＯＳインバータとして動作させる。
例えば、入力ＩＮが低レベルＶＬＬから高レベルＶＨＨ
に反転すると、それまでオフであったトランジスタＭＮ
２が導通し始め飽和領域で動作する。このときＭＮ２の
電流値はゲート−ソース間の電圧で定まる。本実施例で
は、トランジスタＭＮ１がＭＮ２と出力端子ＯＵＴとの
間に設けられているので、スイッチ・トランジスタＭＮ
１のオン抵抗は論理トランジスタＭＮ２のドレインに接
続される。そのため、ＭＮ１のオン抵抗の、ＭＮ２の電
流値に対する影響は小さい。出力ＯＵＴが確定後、トラ
ンジスタＭＮ１，ＭＰ１をオフにして、貫通電流を防止
し、レベルホールド回路ＬＨにより出力ＯＵＴを維持す
る。本実施例のようにスイッチを論理回路の出力端子側
に挿入すると、スイッチを複数の論理ゲートで共有する
ことは出来ないが、スイッチのオン抵抗の影響が小さ
い。スイッチとして用いるトランジスタが同じ場合、図
２に示した実施例の様にスイッチを論理回路の電源側に
設ける場合に比べて、遅延時間が短くなる。あるいは、
遅延時間が同じになるように設計すると、スイッチとし
て用いるトランジスタのチャネル幅／チャネル長が小さ
くて済み、その面積を小さくできる。

【００１４】図７は、レベルホールド回路ＬＨの別な構
成例である。このレベルホールド回路ＬＨを、図２に示
した実施例でＮＭＯＳトランジスタＭＮ３，ＭＮ４とＰ
ＭＯＳトランジスタＭＰ３，ＭＰ４で構成されているレ
ベルホールド回路ＬＨと置き換えて、用いた場合につい
て説明する。図７のこのレベルホールド回路ＬＨは、そ
れぞれ３個のＮＭＯＳトランジスタＭＮ３，ＭＮ４，Ｍ
Ｎ５とＰＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５で
構成される。待機状態でのリーク電流を低減するため、
各トランジスタのしきい値電圧は大きくする。例えば、
ＮＭＯＳトランジスタは０．４Ｖ，ＰＭＯＳトランジス
タは−０．４Ｖとする。ＭＮ３，ＭＰ３はインバータを
構成しており、ＭＮ４，ＭＮ５，ＭＰ４，ＭＰ５はスイ
ッチングインバータを構成している。ＭＮ５のゲートに
は制御パルスＣＫＢが、ＭＰ５のゲートには制御パルス
ＣＫが入力される。動作タイミングは、図２に示したレ
ベルホールド回路ＬＨを用いた場合と同じで、図３に示
したとおりである。制御パルスＣＫを高レベルＶＨＨに
上げ、ＣＫＢを低レベルＶＬＬに下げてインバータＩＮ
Ｖを動作させる。この時、レベルホールド回路ＬＨで、
トランジスタＭＮ５，ＭＰ５がオフとなる。そのため、
出力ＯＵＴが反転するときに、インバータＩＮＶとレベ
ルホールド回路ＬＨを通じて貫通電流が流れることがな
く、遅延時間と消費電流が小さくて済む。待機状態で
は、制御パルスＣＫを低レベルＶＬＬに下げ、ＣＫＢを
高レベルＶＨＨに上げてインバータＩＮＶを電源ＶＬ
Ｌ，ＶＨＨから切り離す。この時、レベルホールド回路
で、トランジスタＭＮ５，ＭＰ５がオンとなり、正帰還
により出力ＯＵＴが保持される。このように、レベルホ
ールド回路をインバータとスイッチングインバータの組
合せで構成することにより、トランジスタが２個増える
が、論理回路とレベルホールド回路が競合することが無
くなり、遅延時間と消費電流が小さくて済む。また、レ
ベルホールド回路の駆動能力を大きくしてもよく、出力
端子でのリークが大きい場合でも出力が変動する恐れが
なく安定動作ができる。

【００１５】

【発明の効果】以上に述べた実施例で明らかなように、
入力が変化しない待機状態で電源間に貫通電流が流れる
可能性の有る論理回路に対して、貫通電流の経路にスイ
ッチを設け、待機状態では上記スイッチをオフにして論
理回路を通じて流れる電流経路を遮断し、論理回路の出
力端子にレベルホールド回路を設け、少なくともスイッ
チがオフの期間に上記レベルホールド回路により論理回
路の出力を保持することにより、低消費電力で高速に安
定動作を行う半導体回路を実現できる。

【図面の簡単な説明】

【図１】本発明の概念的実施例を示す図である。

【図２】ＣＭＯＳインバータに本発明を適用した実施例
の回路図である。

【図３】ＣＭＯＳインバータに本発明を適用した実施例
の動作タイミング図である。

【図４】インバータチェーンに本発明を適用した実施例
を示す図である。

【図５】インバータチェーンに本発明を適用した別の実
施例を示す図である。

【図６】ＣＭＯＳインバータに本発明を適用した別の実
施例を示す図である。

【図７】本発明に茂一いるレベルホールド回路の別の構
成例の回路図である。

【図８】従来のＣＭＯＳインバータを示す図である。

【符号の説明】

ＬＣ…論理回路、ＳＷＬ，ＳＷＨ，ＳＷＬ１，ＳＷＬ
２，ＳＷＨ１，ＳＷＨ２…スイッチ、ＬＨ，ＬＨ３，Ｌ
Ｈ４…レベルホールド回路、ＶＨＨ…高レベルの電源、
ＶＬＬ…低レベルの電源、ＣＫ…制御パルス、ＣＫＢ…
ＣＫの相補信号である制御パルス、ＩＮ…入力、ＯＵＴ
…出力、ＩＮＶ，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮ
Ｖ４…インバータ、ＭＮ，ＭＮ１，ＭＮ２，ＭＮ３，Ｍ
Ｎ４，ＭＮ５…ＮＭＯＳトランジスタ、ＭＰ，ＭＰ１，
ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５…ＰＭＯＳトランジス
タ

Claims (10)

【特許請求の範囲】
1. 【請求項１】第３電位点と第４電位点間にある論理回路
   と、 上記論理回路に流れる電流を制御する手段と、 上記論理回路の出力とその入力が接続された論理回路の
   論理状態を保持する手段を有し、 上記論理回路は入力が変化しなくとも上記第３と第４電
   位点間に電流の流れがあり、 上記論理回路は、第３電位点と第４電位点間にそのソー
   ス/ドレイン経路を有する第１トランジスタと第２トラ
   ンジスタを具備し、 上記第１トランジスタと上記第２トランジスタは異なる
   導電型のトランジスタで、そのソース/ドレイン間は直
   列接続され、 上記論理回路の出力と上記状態保持手段の入力との接続
   点である第１電位点と、上記状態保持手段内にある第２
   電位点はそれぞれ電位が反転され、 上記第１電位点にそのゲートが直接接続されたすべての
   トランジスタは、第１トランジスタの(チャネル幅/チャ
   ネル長)よりも小さい(チャネル幅/チャネル長)を有する
   ことを特徴とする半導体集積回路。
2. 【請求項２】第３電位点と第４電位点間にある論理回路
   と、 上記論理回路に流れる電流を制御する手段と、 上記論理回路の出力とその入力が接続された論理回路の
   論理状態を保持する手段を有し、 上記論理回路は、第３電位点と第４電位点間にそのソー
   ス/ドレイン経路を有する第１トランジスタと第２トラ
   ンジスタを具備し、 上記第１トランジスタと上記第２トランジスタは異なる
   導電型のトランジスタで、そのソース/ドレイン間は直
   列接続され、 上記第１トランジスタと上記第２トランジスタはCMOS回
   路を構成し、 上記CMOS回路は入力が変化しなくとも上記第１トランジ
   スタのソース・ドレイン間に電流の流れがあり、 上記論理回路の出力と上記状態保持手段の入力との接続
   点である第１電位点と、 上記状態保持手段内にある第２電位点はそれぞれ電位が
   反転され、 上記第１電位点にそのゲートが直接接続されたすべての
   トランジスタは、同導電型の第１トランジスタ若しくは
   第２トランジスタの閾値の絶対値よりその閾値の絶対値
   が大きいことを特徴とする半導体集積回路。
3. 【請求項３】チャネル長が0.25um以下のトランジスタで
   構成された論理回路と、 上記論理回路に流れる電流を制御する手段と、 上記論理回路の出力と入力が接続された論理回路の論理
   状態を保持することができる手段を有し、 上記論理回路の出力と上記状態保持手段の入力との接続
   点である第１電位点と、 上記状態保持手段内にある第２電位点はそれぞれ電位が
   反転され、 上記論理回路は第３電位点と第４電位点間に、そのソー
   ス/ドレイン経路を有する第１トランジスタを有し、 上記第１電位点にそのゲートが接続され、上記第２電位
   点にそのドレインが接続されたすべてのトランジスタ
   は、第１トランジスタの(チャネル幅/チャネル長)より
   も小さい(チャネル幅/チャネル長)を有することを特徴
   とする半導体集積回路。
4. 【請求項４】チャネル長が0.25um以下のトランジスタで
   構成された論理回路と、 上記論理回路に流れる電流を制御する手段と、 上記論理回路の出力と入力が接続された論理回路の論理
   状態を保持することができる手段を有し、 上記論理回路の出力と上記状態保持手段の入力との接続
   点である第１電位点と、上記状態保持手段内にある第２
   電位点はそれぞれ電位が反転され、 上記論理回路は第３電位点と第４電位点間に、そのソー
   ス/ドレイン経路を有する第１トランジスタを有し、 上記第１電位点にそのゲートが接続され、上記第２電位
   点にそのドレインが接続されたすべてのトランジスタ
   は、第１トランジスタの閾値の絶対値よりその閾値の絶
   対値が大きいことを特徴とする半導体集積回路。
5. 【請求項５】第３電位点と第４電位点間にある論理回路
   と、 上記論理回路に流れる電流を制御する手段と、 上記論理回路の出力とその入力が接続された論理回路の
   論理状態を保持する手段を有し、 上記論理回路は入力が変化しなくとも上記第３と第４電
   位点間に電流の流れがあり、 上記論理回路は、第３電位点と第４電位点間にそのソー
   ス/ドレイン経路を有する第１トランジスタと第２トラ
   ンジスタを具備し、 上記第１トランジスタと上記第２トランジスタは異なる
   導電型のトランジスタで、そのソース/ドレイン間は直
   列接続され、 上記論理回路の出力と上記状態保持手段の入力との接続
   点である第１電位点と、上記状態保持手段内にある第２
   電位点はそれぞれ電位が反転され、 上記第１電位点と上記第２電位点間に存在するすべての
   トランジスタは、第１トランジスタの(チャネル幅/チャ
   ネル長)よりも小さい(チャネル幅/チャネル長)を有する
   ことを特徴とする半導体集積回路。
6. 【請求項６】チャネル長が0.25um以下のトランジスタで
   構成された論理回路と、 上記論理回路に流れる電流を制御する手段と、 上記論理回路の出力と入力が接続された論理回路の論理
   状態を保持することができるラッチを有し、 上記ラッチは相補型の二つのトランジスタ２組のみで構
   成され、 上記論理回路は第３電位点と第４電位点間に、そのソー
   ス/ドレイン経路を有する第１トランジスタを有し、 上記ラッチを構成しているトランジスタは、第１トラン
   ジスタの(チャネル幅/チャネル長)よりも小さい(チャネ
   ル幅/チャネル長)を有することを特徴とする半導体集積
   回路。
7. 【請求項７】上記電流制御手段は第３動作電位点と上記
   第３電位点間、若しくは第４動作電位点と上記第４電位
   点間のいずれか一方に配置されることを特徴とする請求
   項１乃至請求項６のいずれかに記載の半導体集積回路。
8. 【請求項８】上記電流制御手段は制御信号が、第１状態
   のときは上記第１トランジスタのソース/ドレイン経路
   に第１電流が流れることを許容し、第２状態のときは上
   記第１トランジスタのソース/ドレイン経路に流れる電
   流を第１電流よりも小さい第２電流に制限することを特
   徴とする請求項１乃至請求項7記載の半導体集積回路。
9. 【請求項９】上記相補型の二つのトランジスタはそれぞ
   れ、第１動作電位点と第２動作電位点の間にそのソース
   /ドレイン経路を有し、直列に接続されていることを特
   徴とする請求項６記載の半導体集積回路。
10. 【請求項１０】上記論理回路はラッチを含まないことを
    特徴とする請求項１乃至請求項９のいずれかに記載の半
    導体集積回路。