JP2000188063A - Substrate for ac type plasma display panel, ac type plasma display panel and method for driving ac type plasma display panel - Google Patents
Substrate for ac type plasma display panel, ac type plasma display panel and method for driving ac type plasma display panelInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は交流型プラズマデ
ィスプレイパネル（以下、「ＡＣ型ＰＤＰ」又は単に
「ＰＤＰ」とも呼ぶ）に関するものであり、特に、同Ｐ
ＤＰにおける省電力化のための技術並びにそれに伴う誤
放電の発生を抑制・除去のための技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an AC plasma display panel (hereinafter, also referred to as "AC PDP" or simply "PDP").
The present invention relates to a technique for saving power in a DP and a technique for suppressing and eliminating the occurrence of erroneous discharge accompanying the DP.
【０００２】[0002]
【従来の技術】図２３は、一般的な従来のＡＣ型ＰＤＰ
の構造を示す分解斜視図である。FIG. 23 shows a general conventional AC type PDP.
FIG. 2 is an exploded perspective view showing the structure of FIG.
【０００３】図２３に示すように、従来のＡＣ型ＰＤＰ
１５１では、前面パネル１５１Ｆと背面パネル１５１Ｒ
とがカソード膜１０４とバリアリブ１０７の頂部とが当
接するように配置されて、放電空間１５１Ｓを形成して
いる。前面パネル１５１Ｆと背面パネル１５１Ｒとは、
図示しない周縁部において封着されており、放電空間１
５１Ｓ内にＮｅ−Ｘｅ混合ガスやＨｅ−Ｘｅ混合ガス等
の放電用ガスが封入されている。As shown in FIG. 23, a conventional AC type PDP is
151 includes a front panel 151F and a rear panel 151R.
Are arranged such that the cathode film 104 and the top of the barrier rib 107 are in contact with each other to form a discharge space 151S. The front panel 151F and the rear panel 151R
The discharge space 1 is sealed at a peripheral portion (not shown).
A discharge gas such as a Ne—Xe mixed gas or a He—Xe mixed gas is sealed in 51S.
【０００４】前面パネル１５１Ｆにおいて、表示面を成
す前面ガラス基板１０５の放電空間１５１Ｓ側の表面上
に２Ｎ本の透明電極１０１が互いに平行にストライプ状
に形成されている。更に、透明電極１０１の放電空間１
５１Ｓ側の表面上に、透明電極１０１の導電性を補って
同電極１０１に電圧を供給するための金属材料から成る
バス電極１０２が透明電極１０１に沿うように形成され
ている。当該透明電極１０１及びバス電極１０２から成
る構造の（複数の）電極は隣接する２本毎に互いに対を
成し、かかる一対の同電極で以て１本の走査線を形成し
ている。このとき、図２３に示すように、ｎ番目（１≦
ｎ≦Ｎ）の走査線Ｌｎは、互いに対を成す２本の電極Ｘ
ｎ，Ｙｎで以て構成される。なお、電極Ｘｎ，Ｙｎを成
す各バス電極１０２は、透明電極１０１上の一部であっ
て、走査線Ｌｎに隣接する走査線Ｌｎ−１，Ｌｎ＋１の
側、即ち、走査線Ｌｎの中心軸から最も遠い位置に形成
されている。In the front panel 151F, 2N transparent electrodes 101 are formed in a stripe shape in parallel with each other on the surface of the front glass substrate 105 constituting the display surface on the side of the discharge space 151S. Further, the discharge space 1 of the transparent electrode 101
On the surface on the 51S side, a bus electrode 102 made of a metal material for supplementing the conductivity of the transparent electrode 101 and supplying a voltage to the electrode 101 is formed along the transparent electrode 101. The (plurality of) electrodes having a structure including the transparent electrode 101 and the bus electrode 102 are paired with each other every two adjacent electrodes, and one pair of the electrodes forms one scanning line. At this time, as shown in FIG. 23, the n-th (1 ≦
n ≦ N) is connected to two electrodes X that form a pair with each other.
n and Yn. Each of the bus electrodes 102 forming the electrodes Xn and Yn is a part of the transparent electrode 101 and is closer to the scanning lines Ln−1 and Ln + 1 adjacent to the scanning line Ln, that is, from the center axis of the scanning line Ln. It is formed at the farthest position.
【０００５】そして、透明電極１０１及びバス電極１０
２を被覆するように、前面ガラス基板１０５の上記表面
の全面に亘って誘電体層１０３が形成されており、当該
誘電体層１０３の放電空間１５１Ｓ側の表面上に、放電
の際にカソードとして機能するＭｇＯ蒸着膜ないしはカ
ソード膜１０４が形成されている。The transparent electrode 101 and the bus electrode 10
The dielectric layer 103 is formed over the entire surface of the front glass substrate 105 so as to cover the front surface 2 of the front glass substrate 105, and is formed on the surface of the dielectric layer 103 on the side of the discharge space 151S as a cathode during discharge. A functioning MgO deposition film or cathode film 104 is formed.
【０００６】他方、背面パネル１５１Ｒにおいて、背面
ガラス基板１０９の放電空間１５１Ｓ側の表面上に、電
極Ｘｎ及びＹｎと直交する方向にＭ本の書込み電極１０
６ないしはアドレス電極Ａｍ（１≦ｍ≦Ｍ）が延長形成
されており、当該アドレス電極１０６を覆うように背面
ガラス基板１０９の上記表面の全面に亘って誘電体より
成るグレーズ層１１０が形成されている。そして、隣接
するアドレス電極１０６間の領域に位置するグレーズ層
１１０の放電空間１５１Ｓ側の表面上にバリアリブ１０
７が形成されている。更に、隣接するバリアリブ１０７
の互いに対面する側壁面上及び当該隣接するバリアリブ
１０７に挟まれたグレーズ層１１０の上記表面上に蛍光
体層が形成されており、かかる蛍光体層はそれぞれが赤
色，緑色，青色の各蛍光色を発する蛍光体層１０８Ｒ，
１０８Ｇ，１０８Ｂ（これらを総称して「蛍光体層１０
８」とも呼ぶ）より成る。On the other hand, on the rear panel 151R, the M write electrodes 10 are arranged on the surface of the rear glass substrate 109 on the side of the discharge space 151S in the direction orthogonal to the electrodes Xn and Yn.
6 or an address electrode Am (1 ≦ m ≦ M) is extended, and a glaze layer 110 made of a dielectric is formed over the entire surface of the rear glass substrate 109 so as to cover the address electrode 106. I have. Then, the barrier ribs 10 are formed on the surface of the glaze layer 110 located in the region between the adjacent address electrodes 106 on the side of the discharge space 151S.
7 are formed. Further, the adjacent barrier rib 107
Are formed on the side wall surfaces facing each other and on the above-mentioned surface of the glaze layer 110 sandwiched between the adjacent barrier ribs 107. Each of the phosphor layers has a fluorescent color of red, green, and blue, respectively. Phosphor layer 108R emitting light,
108G, 108B (these are collectively referred to as “phosphor layer 10
8 ").
【０００７】ＰＤＰ１５１では、一対の電極Ｘｎ，Ｙｎ
によって構成されるｎ番目の走査線Ｌｎとアドレス電極
１０６とが立体交差する各点が１個の放電セルないしは
１ピクセルを形成しており、当該放電セルがマトリクス
状に多数配列されてＰＤＰ１５１の画面を構成してい
る。そして、各電極Ｘｎ，Ｙｎ，Ａｍに所定の電圧を印
加することによって、所定の放電セルの放電空間１５１
Ｓ内に放電を発生させる。In the PDP 151, a pair of electrodes Xn, Yn
Each point where the n-th scanning line Ln and the address electrode 106 three-dimensionally intersect forms one discharge cell or one pixel, and a large number of the discharge cells are arranged in a matrix and the screen of the PDP 151 is formed. Is composed. Then, by applying a predetermined voltage to each of the electrodes Xn, Yn, Am, a discharge space 151 of a predetermined discharge cell is formed.
A discharge is generated in S.
【０００８】ＰＤＰの駆動方法の一例として、例えば１
画面分の映像表示時間を、それぞれが消去期間，アドレ
ス期間及び維持期間を有する複数のサブフィールドに分
けて駆動する方法がある。かかる駆動方法では、まず、
消去期間において直前のサブフィールドの表示履歴を消
去する。引き続くアドレス期間では、入力画像信号に基
づいて、各放電セルに後の維持期間で維持放電を発生さ
せるか否かの情報を付与する。このとき、入力画像信号
に基づいた所定の電圧Ｖｏｎ又はＶｏｆｆをアドレス電
極Ａｍに順次に印加して行くことによって、全放電セル
に対して上記情報を書き込む。詳細には、電圧Ｖｏｎが
印加されたアドレス電極Ａｍと走査電極としての電極Ｙ
ｎ（これに対して、電極Ｘｎを「維持電極Ｘｎ」とも呼
ぶ）との間に書込み対向放電を生じさせる。そして、か
かる対向放電をトリガーとして電極対Ｘｎ，Ｙｎ間に書
込み面放電を発生させて、電極Ｘｎ，Ｙｎの上方に位置
するカソード膜１０４の各表面上に、上記情報としての
壁電荷を蓄積する。そして、引き続く維持期間におい
て、表示発光となる維持放電を発生させる。As an example of a PDP driving method, for example, 1
There is a method of driving by dividing the video display time for a screen into a plurality of subfields each having an erasing period, an address period, and a sustaining period. In such a driving method, first,
The display history of the immediately preceding subfield is deleted during the deletion period. In the subsequent address period, based on the input image signal, information as to whether or not to generate a sustain discharge in a subsequent sustain period is given to each discharge cell. At this time, by applying a predetermined voltage Von or Voff based on the input image signal to the address electrodes Am sequentially, the above information is written to all the discharge cells. Specifically, the address electrode Am to which the voltage Von is applied and the electrode Y as a scanning electrode
n (in contrast, the electrode Xn is also referred to as a “sustain electrode Xn”). Then, the counter discharge is used as a trigger to generate a writing surface discharge between the pair of electrodes Xn and Yn, thereby accumulating wall charges as the information on each surface of the cathode film 104 located above the electrodes Xn and Yn. . Then, in the subsequent sustain period, a sustain discharge for displaying light is generated.
【０００９】このとき、カソード膜１０４とバリアリブ
１０７との間に隙間が存在すると、放電を発生させる必
要が無い放電セルに意図しない放電、即ち誤放電が発生
してしまう。例えば、アドレス期間において後の維持放
電を発生させないための情報が書き込まれた放電セル
が、維持期間において発光してしまう場合が生じる。か
かる誤放電の発生を防止するために、従来のＰＤＰ１５
１では、上記隙間を生じないようにするために、カソー
ド膜１０４とバリアリブ１０７とが当接するように前面
パネル１５１Ｆと背面パネル１５１Ｒとが配置される。
特に、上記隙間が生じないようにするためには、カソー
ド膜１０４の表面はできる限り凹凸形状が除去されて平
坦であることが求められる。一般に、上記凹凸形状の起
伏差は、走査線１ピッチ当りのスパンで０〜２μｍであ
る。At this time, if there is a gap between the cathode film 104 and the barrier rib 107, an unintended discharge, that is, an erroneous discharge occurs in a discharge cell which does not need to generate a discharge. For example, a discharge cell in which information for preventing a subsequent sustain discharge from being generated in the address period may emit light in the sustain period. In order to prevent the occurrence of such erroneous discharge, the conventional PDP 15
In No. 1, the front panel 151F and the rear panel 151R are arranged such that the cathode film 104 and the barrier rib 107 are in contact with each other so as not to generate the gap.
In particular, in order to prevent the above gap from occurring, the surface of the cathode film 104 is required to be as flat as possible with asperities removed as much as possible. Generally, the undulation difference of the uneven shape is 0 to 2 μm in a span per one scanning line pitch.
【００１０】[0010]
【発明が解決しようとする課題】さて、上述の駆動方法
におけるアドレス期間では、１画面分の所定の映像表示
時間内にＭ本のアドレス電極Ａｍ（１≦ｍ≦Ｍ）に順次
に所定の電圧Ｖｏｎ又はＶｏｆｆを印加しなければなら
ない。このため、アドレス期間における書込み動作にお
いて、アドレス電極Ａｍは非常に高速でスイッチングさ
れる。このとき、電極駆動用ＩＣの定格に対するマージ
ンの確保や、消費電力の抑制の観点から、電圧差（Ｖｏ
ｎ−Ｖｏｆｆ）はできる限り小さい値に設定されること
が望ましい。In the address period in the above-described driving method, a predetermined voltage is sequentially applied to M address electrodes Am (1 ≦ m ≦ M) within a predetermined image display time for one screen. Von or Voff must be applied. Therefore, in the address operation during the address period, the address electrode Am is switched at a very high speed. At this time, from the viewpoint of securing a margin for the rating of the electrode driving IC and suppressing power consumption, the voltage difference (Vo
It is desirable that n-Voff) be set to a value as small as possible.
【００１１】上記電圧差（Ｖｏｎ−Ｖｏｆｆ）をより小
さくするための対策の一例として、アドレス電極Ａｍと
走査電極としての電極Ｙｎとの間隔を狭めることによっ
て電圧Ｖｏｎを低減するという対策が考えられる。かか
る対策を以下に詳述する。As an example of a measure for reducing the voltage difference (Von-Voff), a measure for reducing the voltage Von by narrowing the interval between the address electrode Am and the electrode Yn as a scan electrode is considered. Such measures will be described in detail below.
【００１２】図２３の誘電体層１０３，蛍光体層１０８
（蛍光体層１０８Ｒ，１０８Ｇ，１０８Ｂ），オーバー
グレーズ層１１０のそれぞれを成す各材料は、一般的に
Ｎｅ−Ｘｅ等の放電ガスで満たされた放電空間１５１Ｓ
よりもはるかに大きい誘電率を有すると共に、これらの
各層１１０，１０８，１１０の層厚は放電空間１５１Ｓ
の寸法に比べてはるかに薄いないしは小さい。このた
め、アドレス電極Ａｍと走査電極Ｙｎと間に印加された
電圧の殆どは放電空間１５１Ｓに印加される。従って、
アドレス電極Ａｍ及び走査電極Ｙｎのそれぞれに同一の
電圧値の電圧を印加するときには、バリアリブ１０７の
高さが低いほど、放電空間１５１Ｓにより強い電界が印
加される。即ち、バリアリブ１０７の高さを低くするこ
とによって、より低い電圧値の電圧Ｖｏｎで以て、アド
レス電極Ａｍと走査電極Ｙｎとの間での対向書込み放電
を起こすために必要な強度を有する電界を供給すること
ができる。従って、バリアリブ１０７の高さを低くする
ことによって、上述の電圧差（Ｖｏｎ−Ｖｏｆｆ）をよ
り小さくすることが可能である。The dielectric layer 103 and the phosphor layer 108 shown in FIG.
(Phosphor layers 108R, 108G, 108B) and overglaze layer 110 are each made of a discharge space 151S generally filled with a discharge gas such as Ne-Xe.
And the layer thickness of each of these layers 110, 108, 110 is greater than the discharge space 151S.
Much thinner or smaller than the dimensions. Therefore, most of the voltage applied between the address electrode Am and the scan electrode Yn is applied to the discharge space 151S. Therefore,
When a voltage having the same voltage value is applied to each of the address electrode Am and the scanning electrode Yn, a stronger electric field is applied to the discharge space 151S as the height of the barrier rib 107 is lower. That is, by lowering the height of the barrier rib 107, an electric field having a strength necessary for causing a counter-address discharge between the address electrode Am and the scan electrode Yn at a lower voltage value Von. Can be supplied. Therefore, by reducing the height of the barrier rib 107, the above-described voltage difference (Von-Voff) can be further reduced.
【００１３】しかしながら、バリアリブ１０７を低くし
た場合、放電空間１５１Ｓの狭小化の分だけアドレス電
極Ａｍからの電界が電極対Ｘｎ，Ｙｎ間の電界に及ぼす
影響が強くなる。その結果、電極対Ｘｎ，Ｙｎ間での書
込み面放電の放電開始電圧が上昇してしまうという新た
な問題が惹起される。However, when the barrier rib 107 is lowered, the influence of the electric field from the address electrode Am on the electric field between the pair of electrodes Xn and Yn is increased by the narrowing of the discharge space 151S. As a result, there arises a new problem that the discharge start voltage of the writing surface discharge between the electrode pair Xn and Yn increases.
【００１４】かかる書込み面放電の放電開始電圧の上昇
は、電極対Ｘｎ，Ｙｎに印加すべき電圧自体を増大させ
れば解決される。ところが、かかる場合には、電極Ｘ
ｎ，Ｙｎのスイッチング動作時の電力消費量が増えてし
まい、消費電力の抑制等という当初の目的がなんら達成
されないばかりか、消費電力の増大が発光効率の低下を
招いてしまう。更に、電極Ｘｎ，Ｙｎへの印加電圧を増
大させた場合には、図２３のカソード膜１０４が激しい
スパッタ禍を被るという問題点をも含んでいる。従っ
て、電極対Ｘｎ，Ｙｎへの印加電圧を増大させることに
よって同電極対Ｘｎ，Ｙｎ間での書込み面放電の放電開
始電圧を低減するという方法は、到底採用に値しないと
考えられる。The increase in the discharge start voltage of the writing surface discharge can be solved by increasing the voltage to be applied to the electrode pair Xn, Yn. However, in such a case, the electrode X
The power consumption during the switching operation of n and Yn increases, so that not only the initial purpose of suppressing power consumption and the like is not achieved at all, but also the increase in power consumption causes a decrease in luminous efficiency. Further, when the voltage applied to the electrodes Xn and Yn is increased, there is also a problem that the cathode film 104 in FIG. 23 suffers severe sputtering damage. Therefore, it is considered that the method of increasing the voltage applied to the pair of electrodes Xn and Yn to reduce the discharge start voltage of the writing surface discharge between the pair of electrodes Xn and Yn is not worth adopting at all.
【００１５】従来のＰＤＰ１５１は、放電空間１５１Ｓ
内の電界を３つの電極Ｘｎ，Ｙｎ，Ａｍのそれぞれへの
印加電圧を制御することによって、上記対向放電又は面
放電を発生させて駆動される。このとき、放電空間１５
１Ｓ内の電界は、各電極Ｘｎ，Ｙｎ，Ａｍへの印加電圧
のそれぞれが非常に複雑に関与するため、上記印加電圧
の低減化によってＰＤＰ全体の消費電力を低減すること
は非常に難しい。The conventional PDP 151 has a discharge space 151S.
By controlling the applied electric field to each of the three electrodes Xn, Yn, and Am, the above-described opposing discharge or surface discharge is generated and driven. At this time, the discharge space 15
The electric field in 1S is very complicated because each of the voltages applied to the electrodes Xn, Yn, Am is very complicated. Therefore, it is very difficult to reduce the power consumption of the entire PDP by reducing the applied voltage.
【００１６】そこで、本発明の第１の目的は、上述の問
題点に鑑みてなされたものであり、ＡＣ型ＰＤＰの各電
極への印加電圧の低減化によって当該ＡＣ型ＰＤＰの省
電力化を推進することにある。Accordingly, a first object of the present invention has been made in view of the above-mentioned problems, and the power saving of the AC type PDP is achieved by reducing the voltage applied to each electrode of the AC type PDP. To promote it.
【００１７】更に、本発明は、上記第１の目的を実現す
る際に適用される、より実用的なＡＣ型ＰＤＰの構造及
びその駆動方法を提供することを第２の目的とする。A second object of the present invention is to provide a more practical structure of an AC type PDP and a method of driving the same, which are applied when the first object is realized.
【００１８】更に、上記第１及び第２の目的を実現しう
るＡＣ型ＰＤＰ用基板並びにその製造方法を提供するこ
とを第３の目的とする。It is a third object of the present invention to provide an AC type PDP substrate capable of realizing the first and second objects and a method of manufacturing the same.
【００１９】[0019]
【課題を解決するための手段】（１）請求項１に記載の
発明に係る交流型プラズマディスプレイパネル用基板
は、基板と、互いに隣接して且つ平行に形成されて対を
成し、対峙するエッジ間に内部ギャップを形成する第１
電極及び第２電極とを備え、前記第１電極及び前記第２
電極の内で少なくとも前記第１電極は、前記基板の表面
上に形成された帯状の透明電極と前記透明電極の前記基
板とは反対側の表面上の一部に前記透明電極の長手方向
に沿って形成された金属電極とから成り、少なくとも前
記第１電極と前記第２電極とから成る下地パターンと、
前記下地パターンを覆うように配置され、前記透明電極
とは反対側の表面の内で前記金属電極の上方近傍に当該
金属電極の断面形状に基づいた凸部を有すると共に、前
記表面内に２μｍ以上の起伏差を有し、且つ、前記第１
電極の前記金属電極上の部分の厚みが前記内部ギャップ
近傍部分上の厚みよりも小さい誘電体層とを更に備える
ことを特徴とする。(1) The substrate for an AC plasma display panel according to the first aspect of the present invention is formed adjacent to and parallel to the substrate to form a pair and face each other. First to form internal gaps between edges
An electrode and a second electrode, wherein the first electrode and the second
Among the electrodes, at least the first electrode has a band-shaped transparent electrode formed on the surface of the substrate and a part of the transparent electrode on a surface opposite to the substrate along a longitudinal direction of the transparent electrode. An underlayer pattern comprising at least the first electrode and the second electrode;
It is arranged so as to cover the underlayer pattern, and has a convex portion based on the cross-sectional shape of the metal electrode near the upper side of the metal electrode in the surface on the side opposite to the transparent electrode, and at least 2 μm in the surface. And the first difference
A dielectric layer, wherein a thickness of a portion of the electrode on the metal electrode is smaller than a thickness of the portion on the portion near the internal gap.
【００２０】（２）請求項２に記載の発明に係る交流型
プラズマディスプレイパネル用基板は、請求項１に記載
の交流型プラズマディスプレイパネル用基板であって、
前記誘電体層は、当該誘電体層の原材料であるガラスペ
ーストが前記下地パターン上に塗布されることにより、
前記ガラスペーストの流動性で以て生じる前記起伏差を
有することを特徴とする。(2) The substrate for an AC type plasma display panel according to the second aspect of the present invention is the substrate for an AC type plasma display panel according to the first aspect,
The dielectric layer, by applying a glass paste as a raw material of the dielectric layer on the underlying pattern,
It has the undulation difference caused by the fluidity of the glass paste.
【００２１】（３）請求項３に記載の発明に係る交流型
プラズマディスプレイパネル用基板は、請求項２に記載
の交流型プラズマディスプレイパネル用基板であって、
前記金属電極は、当該金属電極の原材料を成す導電ペー
ストを用いたスクリーン印刷法の反復により形成される
ことを特徴とする。(3) The substrate for an AC plasma display panel according to the third aspect of the present invention is the substrate for an AC type plasma display panel according to the second aspect,
The metal electrode is formed by repeating a screen printing method using a conductive paste which is a raw material of the metal electrode.
【００２２】（４）請求項４に記載の発明に係る交流型
プラズマディスプレイパネル用基板は、請求項１乃至３
のいずれかに記載の交流型プラズマディスプレイパネル
用基板であって、前記第２電極は前記透明電極と前記金
属電極とから成り、前記第１及び第２電極の双方の前記
金属電極の厚みは前記誘電体層の厚みよりも大きく、当
該金属電極の頂部は前記内部ギャップ近傍上の前記誘電
体層の前記表面の高さレベルよりも突出していることを
特徴とする。(4) The substrate for an AC type plasma display panel according to the invention described in claim 4 is the invention described in claims 1 to 3.
The substrate for an AC type plasma display panel according to any one of the above, wherein the second electrode comprises the transparent electrode and the metal electrode, and the thickness of the metal electrode of both the first and second electrodes is The thickness is larger than the thickness of the dielectric layer, and the top of the metal electrode protrudes above the height level of the surface of the dielectric layer near the internal gap.
【００２３】（５）請求項５に記載の発明に係る交流型
プラズマディスプレイパネル用基板は、請求項２に記載
の交流型プラズマディスプレイパネル用基板であって、
前記第１電極において前記金属電極の前記内部ギャップ
側のエッジと、前記透明電極の前記内部ギャップ側のエ
ッジとは１００μｍ以上離れていることを特徴とする。(5) The substrate for an AC plasma display panel according to the fifth aspect of the present invention is the substrate for an AC type plasma display panel according to the second aspect,
In the first electrode, an edge on the internal gap side of the metal electrode and an edge on the internal gap side of the transparent electrode are separated by 100 μm or more.
【００２４】（６）請求項６に記載の発明に係る交流型
プラズマディスプレイパネル用基板は、請求項２に記載
の交流型プラズマディスプレイパネル用基板であって、
前記金属電極の幅が２００μｍ以上であることを特徴と
する。(6) An AC-type plasma display panel substrate according to claim 6 is the AC-type plasma display panel substrate according to claim 2,
The width of the metal electrode is 200 μm or more.
【００２５】（７）請求項７に記載の発明に係る交流型
プラズマディスプレイパネル用基板は、請求項２又は５
に係る交流型プラズマディスプレイパネル用基板であっ
て、前記金属電極の前記内部ギャップとは反対側のエッ
ジから１００μｍ以下の間隙を介して配置された、前記
金属電極と同等の高さを有する絶縁物を更に備えること
を特徴とする。(7) The substrate for an AC type plasma display panel according to the invention described in claim 7 is the second or fifth embodiment.
An insulator having the same height as the metal electrode, wherein the insulator is disposed with a gap of 100 μm or less from an edge of the metal electrode opposite to the internal gap. Is further provided.
【００２６】（８）請求項８に記載の発明に係る交流型
プラズマディスプレイパネル用基板は、請求項７に記載
の交流型プラズマディスプレイパネル用基板であって、
前記絶縁物の少なくとも前記基板側の表面が黒色である
ことを特徴とする。(8) The substrate for an AC plasma display panel according to the invention of claim 8 is the substrate for an AC plasma display panel according to claim 7,
At least the surface of the insulator on the substrate side is black.
【００２７】（９）請求項９に記載の発明に係る交流型
プラズマディスプレイパネル用基板は、基板と、互いに
隣接して且つ平行に形成されて対を成し、対峙するエッ
ジ間に内部ギャップを形成すると共に、それぞれが、前
記基板の表面上に形成された帯状の透明電極と、前記透
明電極の前記基板とは反対側の表面上の一部に、前記対
峙するエッジに沿って形成された金属電極とから成る第
１電極及び第２電極と、前記第１電極及び前記第２電極
を覆うように配置された誘電体層とを備えることを特徴
とする。(9) The substrate for an AC type plasma display panel according to the ninth aspect of the present invention is formed adjacent to and parallel to the substrate to form a pair, and an internal gap is formed between opposing edges. While forming, each was formed along the opposed edge on a strip-shaped transparent electrode formed on the surface of the substrate and a part of the transparent electrode on the surface opposite to the substrate. It is characterized by comprising a first electrode and a second electrode made of a metal electrode, and a dielectric layer disposed so as to cover the first electrode and the second electrode.
【００２８】（１０）請求項１０に記載の発明に係る交
流型プラズマディスプレイパネルは、請求項１乃至９の
いずれかに記載の交流型プラズマディスプレイパネル用
基板を備えることを特徴とする。(10) An AC plasma display panel according to a tenth aspect of the present invention is provided with the AC plasma display panel substrate according to any one of the first to ninth aspects.
【００２９】（１１）請求項１１に記載の発明に係る交
流型プラズマディスプレイパネル用基板は、基板と、前
記基板の主面側に互いに平行に形成された複数の帯状の
アドレス電極と、前記基板の前記主面側に形成された電
界遮蔽電極と、前記アドレス電極と前記電界遮蔽電極と
を覆うと共に両者を電気的に分離する誘電体層と、前記
誘電体層の前記基板とは反対側の表面上であって互いに
隣接する前記アドレス電極の間の領域に相当する領域の
それぞれに、少なくともその一部が前記電界遮蔽電極の
前記誘電体層の前記表面への投影部と重なるように、前
記アドレス電極の長手方向に沿って形成された複数のバ
リアリブと、互いに対面する前記バリアリブの各側壁面
と前記誘電体層の前記表面とで以て構成されるＵ字型溝
の内表面上に形成された蛍光体層とを備えることを特徴
とする。(11) The substrate for an AC type plasma display panel according to the eleventh aspect of the present invention includes a substrate, a plurality of strip-shaped address electrodes formed in parallel with each other on a main surface side of the substrate, and the substrate. An electric field shielding electrode formed on the main surface side, a dielectric layer that covers the address electrode and the electric field shielding electrode and electrically separates the two, and an opposite side of the dielectric layer to the substrate. In each of the regions corresponding to the region between the address electrodes adjacent to each other on the surface, at least a part thereof overlaps the projection of the electric field shielding electrode on the surface of the dielectric layer, A plurality of barrier ribs formed along the longitudinal direction of the address electrode, and formed on the inner surface of a U-shaped groove formed by the side surfaces of the barrier ribs facing each other and the surface of the dielectric layer. Characterized in that it comprises a and a phosphor layer.
【００３０】（１２）請求項１２に記載の発明に係る交
流型プラズマディスプレイパネル用基板は、請求項１１
に記載の交流型プラズマディスプレイパネル用基板であ
って、前記電界遮蔽電極は、前記アドレス電極が形成さ
れている平面上であって隣接する前記アドレス電極間
に、前記アドレス電極と一括形成された帯状の電極であ
ることを特徴とする。(12) The substrate for an AC type plasma display panel according to the invention described in claim 12 is as follows.
4. The substrate for an AC type plasma display panel according to claim 1, wherein the electric field shielding electrode is formed in a strip shape formed integrally with the address electrode between the adjacent address electrodes on a plane on which the address electrode is formed. Electrode.
【００３１】（１３）請求項１３に記載の発明に係る交
流型プラズマディスプレイパネル用基板は、請求項１１
に記載の交流型プラズマディスプレイパネル用基板であ
って、前記アドレス電極は、前記主面と所定の距離だけ
離れて形成されており、前記電界遮蔽電極は、前記アド
レス電極と前記主面との間に形成された帯状の電極であ
ることを特徴とする。(13) The substrate for an AC type plasma display panel according to the invention described in claim 13 is provided in claim 11.
Wherein the address electrode is formed at a predetermined distance from the main surface, and the electric field shielding electrode is provided between the address electrode and the main surface. Characterized in that it is a band-shaped electrode formed on the substrate.
【００３２】（１４）請求項１４に記載の発明に係る交
流型プラズマディスプレイパネル用基板は、請求項１１
に記載の交流型プラズマディスプレイパネル用基板であ
って、前記電界遮蔽電極は、前記アドレス電極と前記主
面との間に形成された平面電極であることを特徴とす
る。(14) The substrate for an AC type plasma display panel according to the invention described in (14) is provided in (11).
3. The substrate for an AC type plasma display panel according to item 1, wherein the electric field shielding electrode is a plane electrode formed between the address electrode and the main surface.
【００３３】（１５）請求項１５に記載の発明に係る交
流型プラズマディスプレイパネル用基板は、請求項１１
に記載の交流型プラズマディスプレイパネル用基板であ
って、前記電界遮蔽電極は、前記バリアリブの内部に形
成されていることを特徴とする。(15) The substrate for an AC type plasma display panel according to the invention according to claim 15 is provided as claim 11.
4. The substrate for an AC type plasma display panel according to item 1, wherein the electric field shielding electrode is formed inside the barrier rib.
【００３４】（１６）請求項１６に記載の発明に係る交
流型プラズマディスプレイパネル用基板は、請求項１１
乃至１５のいずれかに記載の交流型プラズマディスプレ
イパネル用基板であって、外部電圧が供給される前記ア
ドレス電極の配線端子と、当該アドレス電極の配線端子
に隣接する、外部電圧が供給される前記電界遮蔽電極の
配線端子との間隔は、前記複数のアドレス電極の各配線
端子間の最小寸法よりも大きいことを特徴とする。(16) The substrate for an AC type plasma display panel according to the invention described in claim 16 is provided in claim 11.
The substrate for an AC type plasma display panel according to any one of claims 1 to 15, wherein a wiring terminal of the address electrode to which an external voltage is supplied, and the external voltage is provided adjacent to the wiring terminal of the address electrode. The distance between the electric field shielding electrode and the wiring terminal is larger than the minimum dimension between the wiring terminals of the plurality of address electrodes.
【００３５】（１７）請求項１７に記載の発明に係る交
流型プラズマディスプレイパネルは、請求項１１乃至１
６のいずれかに記載の交流型プラズマディスプレイパネ
ル用基板を備えることを特徴とする。(17) The alternating-current plasma display panel according to the invention described in claim 17 is the invention as set forth in claims 11 to 1.
6. The AC plasma display panel substrate according to any one of 6.
【００３６】（１８）請求項１８に記載の発明に係る交
流型プラズマディスプレイパネルは、請求項１乃至９の
いずれかに記載の前記交流型プラズマディスプレイパネ
ル用基板である第１基板と、請求項１１乃至１５のいず
れかに記載の前記交流型プラズマディスプレイパネル用
基板である第２基板とを備え、前記第１基板と前記第２
基板とは、前記第１及び第２電極と前記アドレス電極と
が互いに立体交差する方向に配置されて成ることを特徴
とする。(18) An AC-type plasma display panel according to the invention as set forth in claim 18, wherein the first substrate is the AC-type plasma display panel substrate according to any one of claims 1 to 9, and A second substrate which is the substrate for an AC plasma display panel according to any one of 11 to 15, wherein the first substrate and the second substrate are provided.
The substrate is characterized in that the first and second electrodes and the address electrode are arranged in a direction where they cross each other three-dimensionally.
【００３７】（１９）請求項１９に記載の発明に係る交
流型プラズマディスプレイパネルの駆動方法は、請求項
１８に記載の前記交流型プラズマディスプレイパネルの
駆動方法であって、１画面分の映像表示時間を複数のサ
ブフィールドに分割した上で、前記複数のサブフィール
ドのそれぞれにおいて消去，入力画像データに基づく書
込み及び維持の各放電が、前記第１及び第２電極と前記
アドレス電極との立体交差により規定される放電セルに
おいて生じるように前記放電セルを駆動する方法におい
て、アドレス電極に、共に入力画像データに基づく、第
１電圧又は前記第１電圧よりも低い第２電圧のいずれか
一方の電圧が印加されて実行される前記書込み放電の際
に、前記電界遮蔽電極に、前記第１電圧と前記第２電圧
との和の半分の値の電圧に対して前記第２電圧寄りの電
圧を供給することを特徴とする。(19) The method for driving an AC plasma display panel according to the invention as set forth in claim 19 is the method for driving the AC plasma display panel according to claim 18, wherein one screen of image is displayed. After the time is divided into a plurality of subfields, in each of the plurality of subfields, each discharge of erasing, writing and maintenance based on input image data is caused by a three-dimensional intersection between the first and second electrodes and the address electrodes. Driving said discharge cells to occur in a discharge cell defined by the following formula: wherein one of a first voltage and a second voltage lower than said first voltage are both applied to an address electrode based on input image data. Is applied, and at the time of the address discharge, the electric field shielding electrode is provided with a value that is a half of the sum of the first voltage and the second voltage. And supplying a voltage of the second voltage closer with respect to the voltage.
【００３８】（２０）請求項２０に記載の発明に係る交
流型プラズマディスプレイパネルの駆動方法は、請求項
１８に記載の前記交流型プラズマディスプレイパネルの
駆動方法であって、１画面分の映像表示時間を複数のサ
ブフィールドに分割した上で、前記複数のサブフィール
ドのそれぞれにおいて消去，入力画像データに基づく書
込み及び維持の各放電が、前記第１及び第２電極と前記
アドレス電極との立体交差により規定される放電セルに
おいて生じるように前記放電セルを駆動する方法におい
て、前記書込み放電以外の放電を発生させる際に、前記
電界遮蔽電極を前記アドレス電極の電位と同等の電位に
又は電気的な浮遊状態に制御することを特徴とする。(20) A method for driving an AC plasma display panel according to a twentieth aspect of the present invention is the method for driving an AC plasma display panel according to the eighteenth aspect, wherein an image for one screen is displayed. After the time is divided into a plurality of subfields, in each of the plurality of subfields, each discharge of erasing, writing and maintenance based on input image data is caused by a three-dimensional intersection between the first and second electrodes and the address electrodes. In the method of driving the discharge cells so as to occur in the discharge cells defined by the following, when generating a discharge other than the address discharge, the electric field shielding electrode is set to a potential equivalent to the potential of the address electrode or an electric potential. It is characterized by being controlled to a floating state.
【００３９】[0039]
【発明の実施の形態】この発明の実施の形態を説明する
前に、その前提となる技術について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Before describing the embodiments of the present invention, the prerequisite technology will be described.
【００４０】（前提技術）前提技術として、交流型プラ
ズマディスプレイパネル（ＡＣ型ＰＤＰ。以下、単に
「ＰＤＰ」とも呼ぶ）の駆動方法の一例を説明する。な
お、本前提技術にかかる駆動方法は、特願平９−１７３
９６２号に提案される。(Base Technology) As a base technology, an example of a method for driving an AC plasma display panel (AC PDP; hereinafter, also simply referred to as "PDP") will be described. The driving method according to the base technology is disclosed in Japanese Patent Application No. 9-173.
No. 962.
【００４１】前提技術に係るＰＤＰの駆動方法は、カラ
ー画像を表示するための駆動方法として、１画面分の映
像表示時間を複数のフィールドに分割している。ここで
は、図１に示すように、１画面分の映像表示時間を８個
のサブフィールドＳＦ１〜ＳＦ８に分割することによっ
て、２５６階調のカラー画像を得る場合について述べ
る。In the driving method of the PDP according to the base technology, a video display time for one screen is divided into a plurality of fields as a driving method for displaying a color image. Here, as shown in FIG. 1, a case where a color image of 256 gradations is obtained by dividing a video display time for one screen into eight subfields SF1 to SF8 will be described.
【００４２】上記サブフィールドＳＦ１〜ＳＦ８の各々
は、更に、直前のサブフィールドにおける発光の履歴を
消去するための消去動作期間ないしは消去期間ＲＡ又は
ＲＢと、当該サブフィールドにおいて発光セルの発光／
非発光を選択するための書込み動作期間ないしはアドレ
ス期間ＡＤと、直前のアドレス期間ＡＤで選択された状
態に応じて放電／非放電を所定の回数だけ実行するため
の維持動作期間ないしは維持期間Ｓに分割されている。
このとき、サブフィールドＳＦ１〜ＳＦ８の各々の維持
期間Ｓは各サブフィールドＳＦ１〜ＳＦ８毎にランク付
けがされており、例えばサブフィールドＳＦ２における
維持期間Ｓの時間はサブフィールドＳＦ１における維持
期間Ｓの時間のほぼ２倍に設定されている。即ち、サブ
フィールドＳＦ（Ｎ＋１）の維持期間Ｓの時間はサブフ
ィールドＳＦＮのそれのほぼ２倍に設定されている
（Ｎ：１〜７）。Each of the subfields SF1 to SF8 further includes an erasing operation period or an erasing period RA or RB for erasing the light emission history in the immediately preceding subfield, and the light emission / emission of light emitting cells in the subfield.
A write operation period or address period AD for selecting non-light emission and a sustain operation period or sustain period S for executing discharge / non-discharge a predetermined number of times according to the state selected in the immediately preceding address period AD. Has been split.
At this time, the sustain periods S of the subfields SF1 to SF8 are ranked for each of the subfields SF1 to SF8. For example, the time of the sustain period S in the subfield SF2 is the time of the sustain period S in the subfield SF1. Is set almost twice as large as That is, the duration of the sustain period S of the subfield SF (N + 1) is set to approximately twice that of the subfield SFN (N: 1 to 7).
【００４３】各サブフィールドのアドレス期間ＡＤにお
いて選択された発光セルないしは放電セルでは、維持期
間Ｓ中に印加される維持パルスによって、同維持パルス
の数と同じ回数の維持放電が発生する。かかる維持放電
によって生じる可視発光が当該発光セルの表示発光とな
る。既述のように、上記維持パルスの数は各サブフィー
ルドＳＦ１〜ＳＦ８の維持期間Ｓの時間にほぼ比例する
よう設定されているので、アドレス期間ＡＤにおいて書
込み動作よって選択された発光セルの発光輝度はサブフ
ィールドの番号が１つ進むにつれてほぼ倍増する。従っ
て、各サブフィールドにおける維持期間Ｓでの点灯／非
点灯（発光セルのＯＮ状態／ＯＦＦ状態）の組み合わせ
るを制御することによって、１つの発光セルにおいて２
8＝２５６水準の発光輝度、即ち、２５６階調の表示発
光を得ることができる。In the light emitting cells or discharge cells selected in the address period AD of each subfield, the sustain pulses applied during the sustain period S generate the same number of sustain discharges as the number of the sustain pulses. Visible light emission generated by the sustain discharge becomes display light emission of the light emitting cell. As described above, since the number of the sustain pulses is set so as to be substantially proportional to the time of the sustain period S of each of the subfields SF1 to SF8, the light emission luminance of the light emitting cell selected by the write operation in the address period AD. Almost doubles as the subfield number advances by one. Therefore, by controlling the combination of lighting / non-lighting (ON state / OFF state of the light emitting cell) in the sustain period S in each subfield, two light emitting cells in one light emitting cell are controlled.
8 = 256 levels of light emission luminance, that is, display light emission of 256 gradations can be obtained.
【００４４】次に、１つのサブフィールドにおける、よ
り具体的な駆動方法を図２及び図３の各タイミングチャ
ートを用いて説明する。ここでは、ＰＤＰとして図２３
の従来のＰＤＰ１５１を用いることとする。図２及び図
３のそれぞれにおいて、（ａ）は図２３中のＭ本の内の
所定のアドレス電極１０６に該当するアドレス電極Ａｍ
（１≦ｍ≦Ｍ）のタイミングチャートであり、（ｂ）は
Ｎ本の内の所定の維持電極Ｘｎのタイミングチャートで
あり（但し、Ｎ本の維持電極Ｘｎは共通に接続されて単
一の電圧が印加される）、（ｃ）〜（ｅ）の各々はＮ本
の内の所定の走査電極Ｙｎ（１≦ｎ≦Ｎ）のタイミング
チャートである。なお、図２及び図３に示す各サブフィ
ールドはそれぞれ消去期間ＲＡ又は消去期間ＲＢを備え
る。Next, a more specific driving method in one subfield will be described with reference to the timing charts of FIGS. Here, FIG.
The conventional PDP 151 is used. In each of FIGS. 2 and 3, (a) is an address electrode Am corresponding to a predetermined address electrode 106 of M lines in FIG.
(1 ≦ m ≦ M), and (b) is a timing chart of predetermined sustain electrodes Xn out of N (however, N sustain electrodes Xn are connected in common to form a single sustain electrode Xn). Each of (c) to (e) is a timing chart of predetermined one of N scanning electrodes Yn (1 ≦ n ≦ N). Each of the subfields shown in FIGS. 2 and 3 has an erasing period RA or an erasing period RB, respectively.
【００４５】図２及び図３の各アドレス期間では、走査
電極Ｙｎに順次に電圧（−Ｖｙ）を印加することによっ
て、電極対Ｘｎ，Ｙｎより成るｎ番目の走査線Ｌｎ（図
２３参照）に対して順次に書き込み動作を行なう。この
とき、上記電圧（−Ｖｙ）の印加に同期して、アドレス
電極Ａｍに画像情報のＯＮ状態／ＯＦＦ状態に基づいた
データ信号として電圧Ｖｏｎ／電圧Ｖｏｆｆを印加す
る。また、維持電極Ｘｎには、所定の電圧Ｖｘを印加す
る。アドレス電極Ａｍに電圧Ｖｏｎが印加された放電セ
ルでは書込み放電が発生して、上記画像情報が（壁電荷
として）当該発光セルに書込まれる。他方、アドレス電
極Ａｍに電圧Ｖｏｆｆが印加された発光セルでは、上記
書込み放電は生じない。In each address period shown in FIGS. 2 and 3, by sequentially applying a voltage (-Vy) to the scan electrode Yn, an n-th scan line Ln (see FIG. 23) composed of an electrode pair Xn and Yn is applied. The write operation is performed sequentially. At this time, in synchronization with the application of the voltage (-Vy), a voltage Von / voltage Voff is applied to the address electrode Am as a data signal based on the ON state / OFF state of the image information. Further, a predetermined voltage Vx is applied to sustain electrode Xn. In the discharge cell in which the voltage Von is applied to the address electrode Am, an address discharge occurs, and the image information is written into the light emitting cell (as wall charges). On the other hand, in the light emitting cell in which the voltage Voff is applied to the address electrode Am, the address discharge does not occur.
【００４６】そして、引き続く維持期間Ｓでは、維持電
極Ｘｎと走査電極Ｙｎとの間に、交流の維持パルスない
しはＶｓを印加する。このとき、上述のアドレス期間Ａ
Ｄにおいて書込み放電を起こした放電セルは、上記維持
パルスＶｓの印加時のタイミングに対応して維持放電が
生じる。In the subsequent sustain period S, an AC sustain pulse or Vs is applied between the sustain electrode Xn and the scan electrode Yn. At this time, the above-described address period A
In the discharge cells in which the address discharge has occurred in D, a sustain discharge is generated corresponding to the timing when the sustain pulse Vs is applied.
【００４７】ここで、図４及び図５を用いて、アドレス
期間ＡＤにおける書込み放電の発生機構を説明する。電
極Ｘ，Ｙｎのそれぞれに電圧Ｖｘ，電圧（−Ｖｙ）を印
加すると、電極対Ｘｎ，Ｙｎ間の上方の放電空間１５１
Ｓに電界が生じる。しかし、かかる電界だけでは電極対
Ｘｎ，Ｙｎ間に面放電を発生させるために必要な電界強
度を有さない。このような状態において、アドレス電極
ＡｍにＯＮ状態の画像データ信号に基づく電圧Ｖｏｎが
印加されると、アドレス電極Ａｍと走査電極Ｙｎとの間
に強い電界が生じ、図４に示すように、アドレス電極Ａ
ｍと両電極間での（書込み）対向放電ＤＣ１が発生す
る。すると、当該対向放電ＤＣ１により生じた荷電粒子
がトリガーとなって、図５に示すように、電極対Ｘｎ，
Ｙｎ間に（書込み）面放電ＤＣ２が発生する。Here, with reference to FIGS. 4 and 5, a description will be given of a mechanism for generating a write discharge in the address period AD. When the voltage Vx and the voltage (−Vy) are applied to each of the electrodes X and Yn, the upper discharge space 151 between the electrode pair Xn and Yn is applied.
An electric field is generated in S. However, such an electric field alone does not have an electric field intensity necessary for generating a surface discharge between the pair of electrodes Xn and Yn. In such a state, when the voltage Von based on the image data signal in the ON state is applied to the address electrode Am, a strong electric field is generated between the address electrode Am and the scan electrode Yn, and as shown in FIG. Electrode A
m and (writing) opposed discharge DC1 between both electrodes occurs. Then, the charged particles generated by the counter discharge DC1 serve as a trigger, and as shown in FIG. 5, the electrode pair Xn,
A (writing) surface discharge DC2 occurs between Yn.
【００４８】面放電ＤＣ２によって生じた負又は正の荷
電粒子はそれぞれ同粒子の極性とは反対の極性を有する
電極Ｘｎ，Ｙｎの側に引き寄せられ、各電極Ｘｎ，Ｙｎ
の上方のカソード膜１０４の表面１０４Ｓに壁電荷とし
て蓄えられる。このとき、かかる壁電荷が放電空間１５
１Ｓ内に形成する電界は、電極対対Ｘｎ，Ｙｎ間に印加
された電圧が放電空間１５１Ｓ内に形成する電界を打ち
消す方向に働くので、次第に上記表面１０４Ｓに引き寄
せられる荷電粒子の量が減少する。そして、壁電荷の蓄
積量が一定量に達すると、電極対Ｘｎ，Ｙｎ間での書込
み放電面放電ＤＣ２が終了する。このとき、カソード膜
１０４の表面１０４Ｓに蓄積された壁電荷は解消するこ
となく残存し、アドレス期間ＡＤに引き続く維持期間Ｓ
において、電極対Ｘｎ，Ｙｎ間での維持放電（面放電）
の発生に必要な電界を放電空間１５１Ｓに付与する役割
を担う。かかる壁電荷の作用によって、当該電圧Ｖｏｎ
が印加された放電セルは、維持期間Ｓにおいて発光す
る。The negative or positive charged particles generated by the surface discharge DC2 are attracted to the electrodes Xn and Yn having polarities opposite to the polarities of the particles, respectively.
Is stored as wall charges on the surface 104S of the cathode film 104 above. At this time, the wall charges are generated in the discharge space 15.
The electric field formed in 1S acts in a direction in which the voltage applied between the pair of electrodes Xn and Yn cancels the electric field formed in the discharge space 151S, so that the amount of charged particles attracted to the surface 104S gradually decreases. . Then, when the accumulation amount of the wall charges reaches a certain amount, the address discharge surface discharge DC2 between the electrode pair Xn and Yn ends. At this time, the wall charges accumulated on the surface 104S of the cathode film 104 remain without being eliminated, and remain in the sustain period S following the address period AD.
, A sustain discharge (surface discharge) between the electrode pair Xn and Yn
In the discharge space 151S. By the action of the wall charges, the voltage Von
Are emitted in the sustain period S.
【００４９】他方、アドレス期間ＡＤにおいて、アドレ
ス電極ＡｍにＯＦＦ状態の画像データ信号に基づく電圧
Ｖｏｆｆが印加された放電セルでは、アドレス電極Ａｍ
とＹｎと間に書込み対向放電ＤＣ１を発生させるために
十分な電界が形成されない。このため、アドレス電極Ａ
ｍと走査電極Ｙｎ間での書込み対向放電ＤＣ１は発生せ
ず、従って、電極対Ｘｎ，Ｙｎ間での書込み面放電ＤＣ
２も発生しない。その結果、電圧Ｖｏｆｆが印加された
放電セルは上述の壁電荷が形成されない状態のままで維
持期間Ｓに移行するので、同維持期間Ｓにおいて維持放
電は発生しない。即ち、当該放電セルは発光しない。On the other hand, in the discharge cell in which the voltage Voff based on the OFF image data signal is applied to the address electrode Am in the address period AD, the address electrode Am
A sufficient electric field is not generated between the pixel and Yn to generate the write facing discharge DC1. Therefore, the address electrode A
m and the scanning electrode Yn do not generate the write facing discharge DC1. Therefore, the writing surface discharge DC1 between the electrode pair Xn and Yn does not occur.
No 2 occurs. As a result, the discharge cell to which the voltage Voff is applied shifts to the sustain period S while the above-described wall charges are not formed, so that no sustain discharge occurs in the sustain period S. That is, the discharge cell does not emit light.
【００５０】（実施の形態１）図６は、実施の形態１に
係るＡＣ型ＰＤＰ（以下、単に「ＰＤＰ」とも呼ぶ）５
１の構造、特に、１つの放電セルないしは発光セルの構
造を模式的に示す縦断面図である。図６は、ちょうど図
２３の従来のＡＣ型ＰＤＰ１５１において矢印Ａ２の方
向から見た場合の図に相当する。また、後述の図１７
は、本ＰＤＰ５１を図２３のＰＤＰ１５１を矢印Ａ１の
方向から見た図に相当する。このため、以下の説明は図
１７をも参照しつつ行う。(Embodiment 1) FIG. 6 shows an AC type PDP (hereinafter, also simply referred to as "PDP") 5 according to Embodiment 1.
FIG. 2 is a longitudinal sectional view schematically showing the structure of No. 1, particularly the structure of one discharge cell or light emitting cell. FIG. 6 is equivalent to a diagram when the conventional AC PDP 151 of FIG. 23 is viewed from the direction of arrow A2. In addition, FIG.
Corresponds to a diagram of the present PDP 51 when the PDP 151 of FIG. 23 is viewed from the direction of arrow A1. Therefore, the following description will be made with reference to FIG.
【００５１】図６に示すように、ＰＤＰ５１では、共に
ＡＣ型ＰＤＰ用基板である第１基板５１Ｆと第２基板５
１Ｒとが放電空間５１Ｓを介して配置されている。第１
基板５１Ｆと第２基板５１Ｒとは、図示しない周縁部に
おいて封着されており、放電空間５１Ｓ内にＮｅ−Ｘｅ
混合ガスやＨｅ−Ｘｅ混合ガス等の放電用ガスが封入さ
れている。As shown in FIG. 6, the PDP 51 has a first substrate 51F and a second substrate 5 both of which are AC type PDP substrates.
1R are disposed via the discharge space 51S. First
The substrate 51F and the second substrate 51R are sealed at a peripheral portion (not shown), and Ne-Xe is contained in the discharge space 51S.
A discharge gas such as a mixed gas or a He-Xe mixed gas is sealed.
【００５２】第２基板５１Ｒは、以下の構造を有する。
背面ガラス基板９の表面ないしは主面９Ｓ上に帯状のア
ドレス電極６が形成されている。当該アドレス電極６
は、図２３の従来のＰＤＰ１５１のアドレス電極１０６
と同様に、Ｍ本の電極がストライプ状に形成されている
が、図６では、図示する方向の関係上、１本のアドレス
電極６のみを図示している。以下、Ｍ本のアドレス電極
６の内の所定の１本を「アドレス電極Ａｍ」（１≦ｍ≦
Ｍ）とも呼ぶ。そして、アドレス電極６及び背面ガラス
基板９の表面９Ｓを覆うように、誘電体より成るオーバ
ーグレーズ層ないしはグレーズ層１０が形成されている
（図２３のオーバーグレーズ層１１０に相当）。The second substrate 51R has the following structure.
A band-shaped address electrode 6 is formed on the surface or main surface 9S of the back glass substrate 9. The address electrode 6
Are the address electrodes 106 of the conventional PDP 151 of FIG.
Similarly to the above, M electrodes are formed in a stripe shape. However, in FIG. 6, only one address electrode 6 is illustrated due to the illustrated direction. Hereinafter, a predetermined one of the M address electrodes 6 is referred to as an “address electrode Am” (1 ≦ m ≦
M). Then, an overglaze layer or a glaze layer 10 made of a dielectric is formed so as to cover the address electrodes 6 and the surface 9S of the rear glass substrate 9 (corresponding to the overglaze layer 110 in FIG. 23).
【００５３】そして、後述の図１７に示すように、複数
のバリアリブ７が、オーバーグレーズ層１０の上記表面
９Ｓとは反対側の表面１０Ｓ上の内で隣接するアドレス
電極６の間の領域に相当する領域上に、アドレス電極６
の長手方向に沿ってストライブ状に配置されている。更
に、オーバーグレーズ層１０の表面１０Ｓ及び隣接する
バリアリブ７の互いに対向する側壁面によって構成され
るＵ字型溝３５の内表面３５Ｓ上に蛍光体ないしは蛍光
体層８が配置されている。蛍光体層８の表面８Ｓが放電
空間５１Ｓと接する。Then, as shown in FIG. 17, which will be described later, the plurality of barrier ribs 7 correspond to the region between the adjacent address electrodes 6 on the surface 10S of the overglaze layer 10 opposite to the surface 9S. Address electrode 6
Are arranged in the form of stripes along the longitudinal direction. Further, the phosphor or the phosphor layer 8 is disposed on the inner surface 35S of the U-shaped groove 35 formed by the surface 10S of the overglaze layer 10 and the side wall surfaces of the adjacent barrier ribs 7 facing each other. The surface 8S of the phosphor layer 8 contacts the discharge space 51S.
【００５４】他方、第１基板５１Ｆは、以下の構造を有
する。即ち、図６に示すように、前面ガラス基板５の放
電空間５１Ｓ側の表面５Ｓ上に、アドレス電極６と立体
交差する方向に透明電極１Ｘ及び１Ｙ（それぞれが図２
３の透明電極１０１に相当する）がストライプ状に形成
されている。このとき、ＰＤＰ５１の全体として合計Ｎ
本の透明電極１Ｘ，１Ｙは隣接する２本毎に互いに対を
成している。On the other hand, the first substrate 51F has the following structure. That is, as shown in FIG. 6, on the surface 5S of the front glass substrate 5 on the side of the discharge space 51S, the transparent electrodes 1X and 1Y (each of which is shown in FIG.
3 (corresponding to the transparent electrode 101). At this time, a total of N
The transparent electrodes 1X and 1Y form a pair with each other every two adjacent electrodes.
【００５５】そして、透明電極１Ｘ，１Ｙの上記表面５
Ｓとは反対側の各表面１ＳＸ，１ＳＹ上の所定の位置
に、バス電極（金属電極）２Ｘ，２Ｙが形成されてい
る。当該バス電極２Ｘ，２Ｙの高さ（上記表面５Ｓに垂
直な方向における長さ寸法）は、図２３に示す従来のＰ
ＤＰ１５１におけるバス電極１０２よりも高く設定され
る。透明電極１Ｘ及びバス電極２Ｘから成る、第２電極
である電極Ｘｎ（１≦ｎ≦Ｎ）と、透明電極１Ｙ及びバ
ス電極２Ｙから成る、第１電極である電極Ｙｎ（１≦ｎ
≦Ｎ）とで構成される電極対Ｘｎ，Ｙｎで以て、ＰＤＰ
５１におけるｎ本目（又はｎ番目）の表示ラインないし
は走査線Ｌｎを構成している。Then, the surface 5 of the transparent electrodes 1X, 1Y
Bus electrodes (metal electrodes) 2X, 2Y are formed at predetermined positions on the surfaces 1SX, 1SY opposite to S. The height (length dimension in a direction perpendicular to the surface 5S) of the bus electrodes 2X and 2Y is the same as the conventional P shown in FIG.
It is set higher than the bus electrode 102 in the DP 151. An electrode Xn (1 ≦ n ≦ N) as a second electrode composed of the transparent electrode 1X and the bus electrode 2X, and an electrode Yn (1 ≦ n) as a first electrode composed of the transparent electrode 1Y and the bus electrode 2Y.
≦ N), the PDP
An n-th (or n-th) display line or scanning line Ln in 51 is formed.
【００５６】そして、前面ガラス基板５の表面５Ｓ、透
明電極１Ｘ，１Ｙ及びバス電極２Ｘ，２Ｙを覆うよう
に、誘電体ないしは誘電体層３が形成されている。図６
に示すように、誘電体層３の放電空間５１Ｓ側の表面３
Ｓの表面凹凸形状ないしは起伏は、前面ガラス基板５の
表面５Ｓ上に形成され、且つ、誘電体３で被覆された、
電極対Ｘｎ，Ｙｎ等の構成要素（以下、総称して「下地
パターン」と呼ぶ）に依存する。なお、透明電極１Ｘ，
１Ｙはバス電極２Ｘ，２Ｙよりも非常に薄いことに鑑み
れば、誘電体層３の表面３Ｓの凹凸形状は、主として、
バス電極２Ｘ，２Ｙの高さに依存する。このとき、ＰＤ
Ｐ５１では、バス電極２Ｘ，２Ｙ上の誘電体層の厚さ
は、その他の領域上の誘電体層よりも薄い。A dielectric or dielectric layer 3 is formed so as to cover the front surface 5S of the front glass substrate 5, the transparent electrodes 1X and 1Y, and the bus electrodes 2X and 2Y. FIG.
As shown in the figure, the surface 3 of the dielectric layer 3 on the side of the discharge space 51S
The surface unevenness or undulation of S is formed on the surface 5S of the front glass substrate 5 and is covered with the dielectric material 3.
It depends on constituent elements such as the electrode pairs Xn and Yn (hereinafter, collectively referred to as “base pattern”). The transparent electrodes 1X,
Considering that 1Y is much thinner than the bus electrodes 2X and 2Y, the uneven shape of the surface 3S of the dielectric layer 3 is mainly
It depends on the height of the bus electrodes 2X and 2Y. At this time, PD
In P51, the thickness of the dielectric layer on the bus electrodes 2X and 2Y is smaller than the thickness of the dielectric layer on other regions.
【００５７】このとき、誘電体層３の表面３Ｓの内で突
出した部分を「凸部２１Ｘ」又は「凸部２１Ｙ」と呼
ぶ。これに対して、上記凸部２１Ｘ，２１Ｙに対して相
対的に凹んでいる部分を「凹部２２」と呼ぶ。更に、
「凸部２１Ｘ，２１Ｙの高さ」とは、表面３Ｓの起伏
差、即ち、凸部２１Ｘ，２１Ｙと凹部２２との間の距離
寸法を言うものとする。図６のＰＤＰ５１又は第１基板
５１Ｆでは、凸部２１Ｘ，２１Ｙはバス電極２Ｘ，２Ｙ
の各々の上方ないしは投影部に形成されている。At this time, the portion protruding from the surface 3S of the dielectric layer 3 is referred to as a "convex portion 21X" or a "convex portion 21Y". On the other hand, a portion that is relatively concave with respect to the convex portions 21X and 21Y is referred to as a “recess 22”. Furthermore,
The “height of the protrusions 21X and 21Y” refers to the difference in undulation of the surface 3S, that is, the distance between the protrusions 21X and 21Y and the recess 22. In the PDP 51 or the first substrate 51F of FIG. 6, the protrusions 21X and 21Y are connected to the bus electrodes 2X and 2Y.
Are formed above or on the projection unit.
【００５８】ところで、図２３の従来のＰＤＰ１５１で
は、バリアリブ１０７とカソード膜１０４との間に隙間
を生じさせないようにするために、即ち、誘電体層１０
３の表面ないしはカソード膜１０４の表面における起伏
差を０μｍに制御するために、種々のプロセスが適用さ
れる。しかしながら、下地パターンの内でバス電極１０
２は導電性確保のために数μｍ程度の厚さを必要とする
ので、上記起伏差を完全に０μｍにすることは非常に困
難である。このため、従来のＰＤＰ１５１では、下地パ
ターンに対応した、約０〜２μｍの誘電体層１０３の表
面凹凸形状が不可避的に残存してしまう。By the way, in the conventional PDP 151 of FIG. 23, in order to prevent a gap from being formed between the barrier rib 107 and the cathode film 104, that is, the dielectric layer 10 is formed.
Various processes are applied in order to control the undulation difference on the surface 3 or the surface of the cathode film 104 to 0 μm. However, the bus electrode 10 in the underlying pattern
2 requires a thickness of about several μm to ensure conductivity, and it is very difficult to completely reduce the undulation difference to 0 μm. For this reason, in the conventional PDP 151, the unevenness of the surface of the dielectric layer 103 of about 0 to 2 μm corresponding to the underlying pattern inevitably remains.
【００５９】これに対して、実施の形態１に係るＰＤＰ
５１では、誘電体層３の表面３Ｓ（ないしは後述の誘電
体層３Ａの表面３ＳＡ）における起伏差を積極的に大き
く制御している。On the other hand, the PDP according to the first embodiment
In 51, the undulation difference on the surface 3S of the dielectric layer 3 (or the surface 3SA of the dielectric layer 3A described later) is actively controlled to be large.
【００６０】そして、誘電体層３の表面３Ｓ上に、酸化
マグネシウム（ＭｇＯ）等の高２次電子放出材料から成
るカソード膜４が形成されている。当該カソード膜４は
一般的に真空蒸着法により形成される薄膜であるので、
誘電体層３の表面３Ｓの表面凹凸形状は、そのままカソ
ード膜４の放電空間５１Ｓに接する表面４Ｓの凹凸形状
となる。このとき、誘電体層３及びカソード膜４をそれ
らの材料面から捉えて「誘電体層３Ａ」と総称するとき
には、上記凸部２１Ｘ，２１Ｙ及び凹部２２をそれぞれ
当該誘電体層３Ａの放電空間５１側の表面３ＳＡ（即
ち、カソード膜４の表面４Ｓ）内における「凸部２１
Ｘ，２１Ｙ」及び「凹部２２」と呼ぶことができる。こ
のため、以下の説明において、「凸部２１Ｘ，２１Ｙ」
及び「凹部２２」とは、誘電体層３の表面３Ｓの凹凸形
状のみならず、誘電体層３Ａの表面３ＳＡ（従って、表
面４Ｓ）の凹凸形状をも意味するものとする。Then, on the surface 3S of the dielectric layer 3, a cathode film 4 made of a high secondary electron emission material such as magnesium oxide (MgO) is formed. Since the cathode film 4 is generally a thin film formed by a vacuum deposition method,
The surface unevenness of the surface 3S of the dielectric layer 3 becomes the unevenness of the surface 4S in contact with the discharge space 51S of the cathode film 4 as it is. At this time, when the dielectric layer 3 and the cathode film 4 are collectively referred to as "dielectric layer 3A" from the viewpoint of their materials, the convex portions 21X and 21Y and the concave portion 22 are respectively defined by the discharge spaces 51 of the dielectric layer 3A. In the side surface 3SA (that is, the surface 4S of the cathode film 4).
X, 21Y "and" recess 22 ". For this reason, in the following description, "the convex portions 21X and 21Y"
The “recess 22” means not only the uneven shape of the surface 3S of the dielectric layer 3 but also the uneven shape of the surface 3SA (therefore, the surface 4S) of the dielectric layer 3A.
【００６１】なお、以下の説明において、走査線Ｌｎ
（従って、電極対Ｘｎ，Ｙｎ）とアドレス電極Ａｍとが
立体交差する位置の放電セルないしは発光セルを「アド
レス（ｎ，ｍ）の放電セルないしは発光セル」のように
呼ぶ。In the following description, the scanning line Ln
(Therefore, the discharge cell or light emitting cell at the position where the electrode pair Xn, Yn) and the address electrode Am cross three-dimensionally is referred to as "the discharge cell or light emitting cell at the address (n, m)".
【００６２】ここで、以下の説明において使用する用語
を、第１基板５１Ｆを一例に挙げて、図７を用いて説明
する。まず、「内部ギャップＧ」とは、互いに対を成す
電極Ｘｎと電極Ｙｎのそれぞれの対峙するエッジ間の領
域、即ち、電極Ｘｎ，Ｙｎの透明電極１Ｘ，１Ｙの互い
に対峙するエッジ間の領域を言う。また、「透明部Ｔ
Ｐ」とは、電極Ｘｎ，Ｙｎにおいて透明電極１Ｘ，１Ｙ
の内でバス電極２Ｘ，２Ｙを有さない部分を言う。更
に、「ライン２Ｗ」とは、基本的に、前面ガラス基板５
の表面５Ｓの内でその上方にバス電極２Ｘ，２Ｙを有す
る領域を言う。そして、「内部スペースＳＰ１」とは、
基本的に、上記表面５Ｓの内で、バス電極２Ｘ，２Ｙそ
れぞれの内部ギャップＧ側のエッジの間の領域を同表面
５Ｓ上に投影した領域を言う。また、「外部スペースＳ
Ｐ２」とは、基本的に、上記表面５Ｓの内で、走査線Ｌ
ｎに属する電極Ｙｎのバス電極２Ｙと、走査線Ｌｎに隣
接する走査線Ｌｎ＋１に属する電極Ｘｎ＋１のバス電極
２Ｘとの互いに対峙するエッジの間の領域を同表面５Ｓ
上に投影した領域を言う。このとき、ライン２Ｗ，内部
スペースＳＰ１及び外部スペースＳＰ２のそれぞれは、
上記表面５Ｓ上の２次元的な該当領域のみならず、当該
領域に垂直な３次元の空間をも含む概念とする。Here, the terms used in the following description will be described with reference to FIG. 7, taking the first substrate 51F as an example. First, the “internal gap G” is defined as a region between the opposing edges of the paired electrodes Xn and Yn, that is, a region between the opposing edges of the transparent electrodes 1X and 1Y of the electrodes Xn and Yn. To tell. In addition, "Transparent part T
"P" means that the transparent electrodes 1X, 1Y in the electrodes Xn, Yn
Means a portion having no bus electrodes 2X and 2Y. Further, “line 2W” basically means that the front glass substrate 5
Means a region having bus electrodes 2X and 2Y above the surface 5S. And "internal space SP1"
Basically, it refers to a region where the region between the edges of the bus electrodes 2X and 2Y on the side of the internal gap G is projected on the surface 5S. In addition, "External space S
P2 ”basically means that the scanning line L
The area between the opposing edges of the bus electrode 2Y of the electrode Yn belonging to n and the bus electrode 2X of the electrode Xn + 1 belonging to the scanning line Ln + 1 adjacent to the scanning line Ln is defined by the same surface 5S.
Refers to the area projected above. At this time, each of the line 2W, the internal space SP1, and the external space SP2 is
The concept includes not only a two-dimensional corresponding area on the surface 5S but also a three-dimensional space perpendicular to the area.
【００６３】次に、実施の形態１に係るＰＤＰ５１の駆
動方法並びにその時の放電の発生機構を説明する。ここ
では、ＰＤＰ５１に対して前提技術に係る駆動方法（図
１〜図３参照）を適用した場合におけるアドレス期間Ａ
Ｄでの動作について述べる。なお、上記電極Ｙｎを前提
技術に係る走査電極Ｙｎ（図２又は図３参照）と同等に
扱うことにする（勿論、電極Ｘｎを走査電極として扱う
ことも可能である）。このとき、電極Ｘｎが前提技術に
係る維持電極Ｘｎに該当する。また、Ｎ本の電極Ｘｎは
共通に接続されて、全ての電極Ｘ１〜ＸＮには一括に所
定の単一電圧が印加されるものとする。Next, a driving method of the PDP 51 according to the first embodiment and a discharge generation mechanism at that time will be described. Here, the address period A when the driving method (see FIGS. 1 to 3) according to the base technology is applied to the PDP 51.
The operation in D will be described. Note that the electrode Yn is treated in the same manner as the scanning electrode Yn (see FIG. 2 or 3) according to the base technology (of course, the electrode Xn can be treated as a scanning electrode). At this time, the electrode Xn corresponds to the sustain electrode Xn according to the base technology. Further, it is assumed that the N electrodes Xn are connected in common, and a predetermined single voltage is applied to all the electrodes X1 to XN at a time.
【００６４】アドレス期間ＡＤ（図２又は図３参照）で
は、所定のタイミングで走査電極Ｙｎ及びアドレス電極
Ａｍのそれぞれに電圧（−Ｖｙ），電圧Ｖｏｎ又はＶｏ
ｆｆを印加する。ここでは、アドレス電極Ａｍに電圧Ｖ
ｏｎが印加されて、当該放電セルに書込み放電を発生さ
せる場合について説明を進める。In the address period AD (see FIG. 2 or FIG. 3), the voltage (-Vy), the voltage Von or Vo is applied to each of the scan electrode Yn and the address electrode Am at a predetermined timing.
ff is applied. Here, the voltage V is applied to the address electrode Am.
The case where on is applied to generate an address discharge in the discharge cell will be described.
【００６５】特に、ＰＤＰ５１では、誘電体層３（又は
３Ａ）が従来のＰＤＰ１５１の誘電体層１０３の表面凹
凸の起伏差よりも大きい凸部２１Ｙを有している。この
ため、走査電極Ｙｎの内でバス電極２Ｙ上方の凸部２１
Ｙと、アドレス電極Ａｍの内で当該凸部２１Ｙに最も近
い対向領域との間に最も強い電界が生じることによっ
て、図６中の対向放電ＤＣ１１が発生する。In particular, in the PDP 51, the dielectric layer 3 (or 3A) has a projection 21Y that is larger than the unevenness of the surface irregularities of the dielectric layer 103 of the conventional PDP 151. For this reason, the projection 21 above the bus electrode 2Y in the scanning electrode Yn.
Since the strongest electric field is generated between Y and the opposing region closest to the projection 21Y in the address electrode Am, the opposing discharge DC11 in FIG. 6 is generated.
【００６６】その後、当該開始された対向放電ＤＣ１１
をトリガーとして、走査電極Ｙｎ上方のカソード膜４の
表面４Ｓ全体へ放電が拡がっていく（図６中の対向放電
ＤＣ１２参照）。このように、ＰＤＰ５１では、バス電
極２Ｙの上方の凸部２１Ｙとアドレス電極Ａｍとの間と
における対向放電ＤＣ１１と、当該対向放電ＤＣ１１が
拡大して形成された対向放電ＤＣ１２とから成り、瞬時
に起こる２段階の放電によって、走査電極Ｙｎとアドレ
ス電極Ａｍとの間の書込み対向放電ＤＣ１が構成され
る。After that, the started facing discharge DC11
With the trigger, the discharge spreads over the entire surface 4S of the cathode film 4 above the scan electrode Yn (see the counter discharge DC12 in FIG. 6). As described above, the PDP 51 includes the opposing discharge DC11 between the convex portion 21Y above the bus electrode 2Y and the address electrode Am, and the opposing discharge DC12 formed by enlarging the opposing discharge DC11. Due to the two-stage discharge that occurs, a write counter discharge DC1 between the scan electrode Yn and the address electrode Am is formed.
【００６７】引き続いて、図８に示すように、上記書込
み対向放電ＤＣ１をトリガーとして、電極対Ｘｎ，Ｙｎ
間での面放電ＤＣ２が開始される。一般的に、電極対Ｘ
ｎ，Ｙｎ間の面放電ＤＣ２は、まず、両電極Ｘｎ，Ｙｎ
間の内で電界が最も強く作用する内部ギャップＧ（図７
参照）近傍ないしは凹部２２近傍で開始する。そして、
次第に内部ギャップＧから放射状に拡がっていき、電極
対Ｘｎ，Ｙｎ間の全体での面放電ＤＣ２が生じる。Subsequently, as shown in FIG. 8, the pair of electrodes Xn and Yn is triggered by the above-described write facing discharge DC1 as a trigger.
The inter-surface discharge DC2 is started. Generally, electrode pair X
First, the surface discharge DC2 between n and Yn is caused by the two electrodes Xn and Yn.
The inner gap G (FIG. 7) where the electric field acts most strongly
(See reference) or start near the recess 22. And
The inner surface gradually expands radially from the internal gap G, and the entire surface discharge DC2 between the pair of electrodes Xn and Yn occurs.
【００６８】特に、ＰＤＰ５１では、アドレス電極６、
オーバーグレーズ層１０、バリアリブ７、蛍光体層８の
形状寸法を従来のＰＤＰ１５１と同等に設定した場合に
は、凹部２２とアドレス電極Ａｍとの距離は、従来のＰ
ＤＰ１５１のカソード膜１０４の表面とアドレス電極Ａ
ｍとの距離と比較して、凸部２１Ｙの分だけ大きい。こ
のように、ＰＤＰ５１における面放電ＤＣ２は、従来の
ＰＤＰ１５１と比較してアドレス電極Ａｍに印加される
電圧Ｖｏｎによる電界の影響が凸部２１Ｙの高さの分だ
け小さい領域である凹部２２において、放電を開始す
る。従って、ＰＤＰ５１によれば、面放電ＤＣ２に対す
る上記電圧Ｖｏｎによる電界の阻害要因が従来のＰＤＰ
１５１よりも緩和された状態を実現することによって、
面放電ＤＣ２を確実に発生させることができる。In particular, in the PDP 51, the address electrodes 6,
When the shapes and dimensions of the overglaze layer 10, the barrier rib 7, and the phosphor layer 8 are set to be equal to those of the conventional PDP 151, the distance between the concave portion 22 and the address electrode Am becomes smaller than that of the conventional PDP.
The surface of the cathode film 104 of DP151 and the address electrode A
As compared with the distance to m, the distance is larger by the protrusion 21Y. As described above, the surface discharge DC2 in the PDP 51 discharges in the concave portion 22 where the effect of the electric field due to the voltage Von applied to the address electrode Am is smaller than that of the conventional PDP 151 by the height of the convex portion 21Y. To start. Therefore, according to the PDP 51, the above-described voltage Von on the surface discharge DC2 causes the electric field to be disturbed by the conventional PDP.
By realizing a more relaxed state than 151
The surface discharge DC2 can be reliably generated.
【００６９】なお、電極対Ｘｎ，Ｙｎ間の面放電ＤＣ２
は、アドレス期間ＡＤ中の書込み放電以外にも、図２又
は図３の維持期間Ｓ中の維持放電においても使用され
る。このため、上述の面放電ＤＣ２に関する説明はかか
る維持放電に対しても妥当である。The surface discharge DC2 between the pair of electrodes Xn and Yn
Is used not only for the address discharge during the address period AD but also for the sustain discharge during the sustain period S in FIG. 2 or FIG. For this reason, the above description regarding the surface discharge DC2 is appropriate for such a sustain discharge.
【００７０】従って、ＰＤＰ５１において、凸部２１
Ｘ，２１Ｙの高さの分だけバリアリブ７の高さ（オーバ
ーグレーズ層１０の表面１０Ｓから当該バリアリブの頂
部までの寸法）を低くする一方、面放電ＤＣ２を発生さ
せるために必要な電圧Ｖｙ（図２又は図３参照）を従来
のＰＤＰ１５１と同様の電圧値とするとき（ケース
（ｉ））には、対向書込み放電ＤＣ１を開始させるため
に必要な印加電圧Ｖｏｎの低減化を図ることができる。Therefore, in the PDP 51, the protrusions 21
While the height of the barrier ribs 7 (the dimension from the surface 10S of the overglaze layer 10 to the top of the barrier ribs) is reduced by the height of X and 21Y, the voltage Vy (see FIG. 2 or FIG. 3) has the same voltage value as the conventional PDP 151 (case (i)), it is possible to reduce the applied voltage Von required to start the counter-address discharge DC1.
【００７１】他方、アドレス電極６，オーバーグレーズ
層１０，バリアリブ７（図１７参照），蛍光体層８の形
状寸法を従来のＰＤＰ１５１と同等に設定すると共に、
上記電圧Ｖｏｎを従来のＰＤＰ１５１と同様の電圧値と
するとき（ケース（ｉｉ））には、上記電圧Ｖｙや電圧
Ｖｓ（共に図２又は図３参照）の低減化を図ることがで
きる。このとき、ＰＤＰ５１では、凸部２１Ｘ，２１Ｙ
の高さの分だけ従来のＰＤＰ１５１よりも、放電空間５
１Ｓがガラス基板５，９に対して垂直方向に拡大されて
いる。このため、電極対Ｘｎ，Ｙｎ間の面放電ＤＣ２の
大きさを従来のＰＤＰ１５１よりも拡大することができ
るので、面放電ＤＣ２の放電効率が向上するという効果
も得られる。On the other hand, the shape and dimensions of the address electrode 6, the overglaze layer 10, the barrier rib 7 (see FIG. 17) and the phosphor layer 8 are set to be equal to those of the conventional PDP 151, and
When the voltage Von has the same voltage value as that of the conventional PDP 151 (case (ii)), the voltage Vy and the voltage Vs (both refer to FIG. 2 or 3) can be reduced. At this time, in the PDP 51, the convex portions 21X, 21Y
Than the conventional PDP 151 by the height of the discharge space 5.
1S is enlarged in a direction perpendicular to the glass substrates 5 and 9. Therefore, the size of the surface discharge DC2 between the pair of electrodes Xn and Yn can be made larger than that of the conventional PDP 151, so that the effect of improving the discharge efficiency of the surface discharge DC2 can be obtained.
【００７２】このように、ＰＤＰ５１によれば、上述の
ケース（ｉ）又は（ｉｉ）のいずれの場合においても、
電圧Ｖｙ，Ｖｓ又は電圧Ｖｏｎの低減化によって、従来
のＰＤＰ１５１よりも省電力化を実現することができ
る。As described above, according to PDP 51, in either case (i) or (ii) described above,
By reducing the voltage Vy, Vs or the voltage Von, power saving can be realized as compared with the conventional PDP 151.
【００７３】以下に、具体的な例を挙げる。実施の形態
１に係るＰＤＰ５１として、内部ギャップＧ近傍の誘電
体層３の厚みが従来のＰＤＰ１５１の誘電体層１０３と
同等の値に制御され、且つ、表面３Ｓ（又は３ＳＡ）の
起伏差ないしは凸部２１Ｘ，２１Ｙの高さが約３μｍ
（従来のＰＤＰ１５１では約１μｍ）に制御され、更
に、従来のＰＤＰ１５１と同様の形状寸法を有する、ア
ドレス電極６，オーバーグレーズ層１０，バリアリブ７
（図１７参照），蛍光体８の各構成要素を備えるＰＤＰ
を製作した。かかるＰＤＰを用いた測定によれば、従来
のＰＤＰと比較して、電圧Ｖｙ，Ｖｓを平均して約１Ｖ
低減することができた。また、面放電ＤＣ２の放電効率
の向上に起因して発光効率について約２％の向上を確認
することができた。The following is a specific example. As the PDP 51 according to the first embodiment, the thickness of the dielectric layer 3 near the internal gap G is controlled to a value equivalent to that of the dielectric layer 103 of the conventional PDP 151, and the surface 3S (or 3SA) has an unevenness or protrusion. The height of the portions 21X and 21Y is about 3 μm
(Approximately 1 μm in the conventional PDP 151), and have the same shape and dimensions as the conventional PDP 151.
(See FIG. 17), PDP provided with each component of phosphor 8
Was made. According to the measurement using such a PDP, compared to the conventional PDP, the voltages Vy and Vs average about 1 V
Could be reduced. Further, it was confirmed that the luminous efficiency was improved by about 2% due to the improvement of the discharge efficiency of the surface discharge DC2.
【００７４】以上のことから、誘電体層３（又は３Ａ）
の表面３Ｓ（又は３ＳＡ）の起伏差を従来のＰＤＰのそ
れよりも大きい値である２μｍ以上とすることによっ
て、電圧Ｖｏｎを従来のＰＤＰと同等の電圧値とした場
合（上述のケース（ｉｉ）に該当）の測定において、電
圧Ｖｙ，Ｖｓの低減化及び発光効率の向上が可能である
ことは容易に推測できる。From the above, the dielectric layer 3 (or 3A)
When the voltage Von is set to a voltage value equivalent to that of the conventional PDP by setting the undulation difference of the surface 3S (or 3SA) of the PDP to 2 μm or more, which is a value larger than that of the conventional PDP (the case (ii) described above). In the measurement of (1), it can be easily presumed that the voltages Vy and Vs can be reduced and the luminous efficiency can be improved.
【００７５】（実施の形態２）実施の形態２では、既述
のＰＤＰ５１における誘電体層３の表面３Ｓの起伏形状
の具体例を説明する。上記起伏形状ないしは凸部２１
Ｘ，２１Ｙ（図６参照）の高さを従来のＰＤＰのそれよ
りも一層に大きく制御する方法の例として、以下の第１
の形態（ａ）〜第６の形態（ｆ）が考えられる。(Embodiment 2) In Embodiment 2, a specific example of the undulating shape of the surface 3S of the dielectric layer 3 in the above-described PDP 51 will be described. The undulating shape or convex portion 21
As an example of a method of controlling the height of X, 21Y (see FIG. 6) to be much larger than that of the conventional PDP, the following first method is used.
Modes (a) to (f) are conceivable.
【００７６】第１の形態（ａ）：バス電極の厚みないし
は高さを大きくする（図９参照）、第２の形態（ｂ）：
下地パターンを被覆する誘電体の原材料であるガラスペ
ーストの塗布量を減らす（図１０参照）、第３の形態
（ｃ）：ライン２Ｗの幅ないしはバス電極の幅又は内部
スペースＳＰ１の幅を大きくする（図１１参照）、第４
の形態（ｄ）：外部スペースＳＰ２内にバス電極と同レ
ベルの厚みのパターンを配置する（図１２参照）、第５
の形態（ｅ）：バス電極の縦断面形状を裾広がり型にす
る（図１３参照）、第６の形態（ｆ）：下地パターンを
被覆する誘電体の原材料であるガラスペーストの流動性
を下げる（図１４参照）。First mode (a): The thickness or height of the bus electrode is increased (see FIG. 9). Second mode (b):
Third Embodiment (c): The width of the line 2W or the width of the bus electrode or the width of the internal space SP1 is increased by reducing the amount of glass paste which is a raw material of the dielectric covering the base pattern (see FIG. 10). (See FIG. 11), fourth
Form (d): A pattern having the same level of thickness as the bus electrode is arranged in the external space SP2 (see FIG. 12).
Embodiment (e): Make the vertical cross-sectional shape of the bus electrode flared (see FIG. 13). Sixth Embodiment (f): Reduce the fluidity of the glass paste that is the raw material of the dielectric covering the base pattern. (See FIG. 14).
【００７７】以下に、第１の形態（ａ）〜第６の形態
（ｆ）のそれぞれを図９〜図１４を用いて詳述する。な
お、図９〜図１４の各図は、図６に示すＰＤＰ５１の第
１基板５１Ｆに相当する第１基板の構造（但し、カソー
ド膜４に相当するカソード膜の図示は省略している）を
模式的に示す縦断面図である。また、図６の第１基板５
１Ｆの構成要素と同等の構成要素には同一の符号を付し
ている。Hereinafter, each of the first embodiment (a) to the sixth embodiment (f) will be described in detail with reference to FIGS. 9 to 14 show the structure of the first substrate corresponding to the first substrate 51F of the PDP 51 shown in FIG. 6 (however, the illustration of the cathode film corresponding to the cathode film 4 is omitted). It is a longitudinal cross-sectional view shown typically. Also, the first substrate 5 of FIG.
Constituent elements equivalent to those of the first floor are denoted by the same reference numerals.
【００７８】（第１の形態（ａ））第１の形態（ａ）に
係る第１基板５１Ｆａは、既述のＰＤＰ５１における第
１基板５１Ｆ（図６参照）に該当する。即ち、図９に示
すように、第１基板５１Ｆａは従来のＰＤＰ５１のバス
電極１０２（図２３参照）よりも高いバス電極２Ｘａ，
２Ｙａを備える。このように、係る第１基板５１Ｆａで
は、バス電極２Ｘａ，２Ｙａ自身の高さを直接的に高く
することによって、下地パターンを被覆する誘電体層３
ａの表面３Ｓａの起伏差ないしは凸部２１Ｘ，２１Ｙの
高さが、従来のＰＤＰのそれよりも高く制御される。(First Embodiment (a)) The first substrate 51Fa according to the first embodiment (a) corresponds to the first substrate 51F (see FIG. 6) in the PDP 51 described above. That is, as shown in FIG. 9, the first substrate 51Fa has a bus electrode 2Xa, which is higher than the bus electrode 102 (see FIG. 23) of the conventional PDP 51.
2Ya. As described above, in the first substrate 51Fa, by directly increasing the height of the bus electrodes 2Xa and 2Ya, the dielectric layer 3 covering the underlying pattern is formed.
The height difference between the undulations or the protrusions 21X and 21Y of the surface 3Sa of a is controlled to be higher than that of the conventional PDP.
【００７９】（第２の形態（ｂ））図１０に示す第２の
形態（ｂ）に係る第１基板５１Ｆｂでは、下地パターン
を被覆する誘電体３ｂの原材料であるガラスペーストの
塗布量を減らすことによって、凸部２１Ｘ，２１Ｙの高
さが従来のＰＤＰ１５１のそれよりも高く制御される。
なお、バス電極２Ｘｂ，２Ｙｂの高さは、従来のＰＤＰ
１５１のバス電極１０２と同様であっても構わない。(Second Embodiment (b)) In the first substrate 51Fb according to the second embodiment (b) shown in FIG. 10, the application amount of the glass paste, which is the raw material of the dielectric 3b covering the base pattern, is reduced. Thus, the heights of the protrusions 21X and 21Y are controlled to be higher than that of the conventional PDP 151.
The height of the bus electrodes 2Xb and 2Yb is the same as that of a conventional PDP.
151 may be the same as the bus electrode 102.
【００８０】さて、誘電体層３ｂの形成工程において、
下地パターンを被覆するガラスペーストの塗布量が少な
い場合には、バス電極２Ｘｂ，２Ｙｂ上ないしはライン
２Ｗ上から隣接する内部スペースＳＰ１又は外部スペー
スＳＰ２へ流動するガラスペーストの絶対量自体が、従
来のＰＤＰ１５１よりも少ない。このため、ガラスペー
ストによる下地パターンの凹凸形状を埋め合わせて平坦
化する作用が、従来のＰＤＰ１５１のそれよりも小さく
なる。従って、バス電極２Ｘｂ，２Ｙｂの高さが従来の
バス電極１０２と同様であっても、誘電体層３ｂの表面
３Ｓｂの起伏差ないしは凸部２１Ｘ，２１Ｙの高さを従
来のＰＤＰのそれよりも高くすることができる。Now, in the step of forming the dielectric layer 3b,
When the applied amount of the glass paste for covering the base pattern is small, the absolute amount of the glass paste flowing from the bus electrodes 2Xb, 2Yb or the line 2W to the adjacent internal space SP1 or external space SP2 itself is the same as the conventional PDP 151. Less than. For this reason, the effect of compensating for the unevenness of the underlying pattern by the glass paste and flattening it is smaller than that of the conventional PDP 151. Therefore, even if the height of the bus electrodes 2Xb and 2Yb is the same as that of the conventional bus electrode 102, the height difference of the undulations or the protrusions 21X and 21Y of the surface 3Sb of the dielectric layer 3b is higher than that of the conventional PDP. Can be higher.
【００８１】（第３の形態（ｃ））図１１に示す第３の
形態（ｃ）に係る第１基板５１Ｆｃでは、バス電極２Ｘ
ｃ，２Ｙｃの幅ないしはライン２Ｗの幅又は内部スペー
スＳＰ１の幅が、従来のＰＤＰ１５１のそれよりも大き
く制御される。なお、図１１では、上記ライン２Ｗの幅
及び内部スペースＳＰ１の幅の双方を大きくした場合を
図示している。そして、第１基板５１Ｆｃは、上述の下
地パターン上に前面ガラス基板５の表面５Ｓの全面を覆
うように塗布されるガラスペーストの流動性を利用して
製造される。(Third Embodiment (c)) In the first substrate 51Fc according to the third embodiment (c) shown in FIG. 11, the bus electrodes 2X
The width of c, 2Yc, the width of line 2W, or the width of internal space SP1 is controlled to be larger than that of conventional PDP 151. FIG. 11 shows a case where both the width of the line 2W and the width of the internal space SP1 are increased. The first substrate 51Fc is manufactured using the fluidity of a glass paste applied to cover the entire surface of the front surface 5S of the front glass substrate 5 on the base pattern described above.
【００８２】詳細には、バス電極２Ｘｃ，２Ｙｃ上ない
しはライン２Ｗ内に塗布されたガラスペーストが同バス
電極２Ｘｃ，２Ｙｃに隣接する内部スペースＳＰ１又は
外部スペースＳＰ２へ向けて流動していく際に、当該ガ
ラスペーストにはバス電極２Ｘｃ，２Ｙｃの（ライン）
エッジ部における高低差を小さくしようとする表面張力
が働く。このとき、上記のエッジ部のような段差部分か
らより遠くに離れた平坦領域ほど、上記表面張力ないし
は流動が小さくなるので、当該平坦領域のガラスペース
トの厚さは塗布直後からの変動が小さい。ここで、上記
平坦領域とは、バス電極２Ｘｃ，２Ｙｃの内部スペース
ＳＰ１側のエッジ部に対しては、内部ギャップＧ近傍又
はバス電極２Ｘｃ，２Ｙｃの上記表面５Ｓとは反対側の
表面２ＳＸｃ，２ＳＹｃにおける中央部近傍が該当す
る。他方、バス電極２Ｘｃ，２Ｙｃの外部スペースＳＰ
２側のエッジ部に対しては、外部スペースＳＰ２の中央
近傍又は上記表面２ＳＸｃ，２ＳＹｃの中央部近傍が該
当する。More specifically, when the glass paste applied on the bus electrodes 2Xc, 2Yc or in the line 2W flows toward the internal space SP1 or the external space SP2 adjacent to the bus electrodes 2Xc, 2Yc, (Line) of the bus electrodes 2Xc and 2Yc
Surface tension acts to reduce the height difference at the edge. At this time, the surface tension or the flow becomes smaller in a flat region farther away from the step portion such as the edge portion, so that the thickness of the glass paste in the flat region has a small fluctuation immediately after the application. Here, the flat region refers to the surface 2SXc, 2SYc in the vicinity of the internal gap G or opposite to the surface 5S of the bus electrodes 2Xc, 2Yc with respect to the edge of the bus electrodes 2Xc, 2Yc on the side of the internal space SP1. Corresponds to the vicinity of the center. On the other hand, the external space SP of the bus electrodes 2Xc and 2Yc
The edge on the second side corresponds to the vicinity of the center of the external space SP2 or the vicinity of the center of the surfaces 2SXc and 2SYc.
【００８３】かかる事実に基づいて、図１１の第１基板
５１Ｆｃでは、バス電極２Ｘｃ，２Ｙｃの幅を従来のＰ
ＤＰ１５１のそれよりも拡げることによって、バス電極
２Ｘｃ，２Ｙｃの表面２ＳＸｃ，２ＳＹｃ上の誘電体３
ｃの内で同バス電極２Ｘｃ，２Ｙｃの長手方向に沿った
中心軸近傍部分の厚みを従来のＰＤＰ１５１のそれより
も厚く制御している。他方、内部スペースの幅を拡げる
ことによって、透明電極１上の誘電体３ｃの内で内部ギ
ャップＧ近傍部分を、従来のＰＤＰのそれよりも薄く制
御している。Based on this fact, in the first substrate 51Fc of FIG. 11, the width of the bus electrodes 2Xc and 2Yc is
By expanding it beyond that of the DP 151, the dielectric 3 on the surfaces 2SXc and 2SYc of the bus electrodes 2Xc and 2Yc is increased.
The thickness of the portion near the central axis along the longitudinal direction of the bus electrodes 2Xc and 2Yc is controlled to be thicker than that of the conventional PDP 151. On the other hand, by increasing the width of the internal space, the portion near the internal gap G in the dielectric 3c on the transparent electrode 1 is controlled to be thinner than that of the conventional PDP.
【００８４】本願発明者による実験によれば、バス電極
２Ｘｃ，２Ｙｃの厚み（数μｍ）及び誘電体３ｃを成す
ガラスペーストの流動性を従来のＰＤＰ１５１のそれら
と同様にした場合、段差部であるバス電極２Ｘｃ，２Ｙ
ｃのエッジ部から約１００μｍ以上離れた部分のガラス
ペーストの厚みは、塗布直後からの変動が小さいという
結果を得た。According to the experiment by the inventor of the present invention, when the thickness (several μm) of the bus electrodes 2Xc and 2Yc and the fluidity of the glass paste forming the dielectric 3c are the same as those of the conventional PDP 151, a step is formed. Bus electrodes 2Xc, 2Y
The result obtained was that the thickness of the glass paste at a distance of about 100 μm or more from the edge portion of c did not fluctuate immediately after the application.
【００８５】そこで、第３の形態（ｃ）に係る第１基板
５１Ｆｃでは、バス電極２Ｘｃ，２Ｙｃの内部スペース
ＳＰ１ないしは内部ギャップＧ側のエッジ部を、透明電
極１Ｘ，１Ｙの内部ギャップＧ側のエッジ部から１００
μｍ以上離している。Therefore, in the first substrate 51Fc according to the third mode (c), the edge portion on the side of the internal space SP1 or the internal gap G of the bus electrodes 2Xc and 2Yc is connected to the edge of the internal electrode G side of the transparent electrodes 1X and 1Y. 100 from the edge
It is more than μm apart.
【００８６】また、バス電極２Ｘｃ，２Ｙｃの幅を２０
０μｍ以上に設定しすることによって、バス電極２Ｘ
ｃ，２Ｙｃの上記中心軸近傍部分上の厚さを制御してい
る。The width of the bus electrodes 2Xc and 2Yc is set to 20
By setting it to 0 μm or more, the bus electrode 2X
The thickness of c, 2Yc on the portion near the central axis is controlled.
【００８７】なお、バス電極２Ｘｃ，２Ｙｃの幅又は内
部スペースＳＰ１の幅のいずれか一方を、従来のＰＤＰ
１５１のそれよりも大きく制御することによっても、一
定程度の効果を得ることはできる。It should be noted that either the width of the bus electrodes 2Xc, 2Yc or the width of the internal space SP1 is changed to a conventional PDP.
It is also possible to obtain a certain degree of effect by performing control larger than that of 151.
【００８８】（第４の形態（ｄ））上述のバス電極の幅
が２００μｍ以上に制御された、第３の形態（ｃ）に係
る第１基板５１ＦｃをＰＤＰに適用すると、同バス電極
２Ｘｃ，２Ｙｃの遮光作用によって発光効率が低下する
場合がある。そこで、第４の形態（ｄ）に係る第１基板
５１Ｆｄとして、そのような発光効率の低下を回避しう
る構造を説明する。(Fourth Embodiment (d)) When the first substrate 51Fc according to the third embodiment (c) in which the width of the bus electrode is controlled to 200 μm or more is applied to a PDP, the bus electrodes 2Xc, Luminous efficiency may decrease due to the light blocking effect of 2Yc. Therefore, a structure that can avoid such a decrease in luminous efficiency will be described as the first substrate 51Fd according to the fourth mode (d).
【００８９】図１２に示すように、第１基板５１Ｆｄで
は、外部スペースＳＰ２における前面ガラス基板５の表
面５Ｓ上に、バス電極２Ｘｄ，２Ｙｄの表面５Ｓに対す
る高さと同等の高さレベルの絶縁物１２が、電極Ｘｎ，
Ｙｎの長手方向に沿って配置されている。即ち、バス電
極２Ｘｄ，２Ｙｄの透明電極１Ｘ，１Ｙとは反対側の表
面２ＳＸｄ，２ＳＹｄと、絶縁物１２の上記表面５Ｓと
は反対側の表面１２Ｓとは同一の高さレベルにある。更
に、絶縁物１２はバス電極２Ｘｄ，２Ｘｄの外部スペー
スＳＰ２側の各エッジ部にできる限り近接するように、
その形状寸法が制御される。なお、絶縁物１２以外の構
成要素は従来のＰＤＰと同様であっても構わない。As shown in FIG. 12, in the first substrate 51Fd, the insulator 12 having the same height level as the height of the bus electrodes 2Xd and 2Yd with respect to the surface 5S is provided on the surface 5S of the front glass substrate 5 in the external space SP2. Are the electrodes Xn,
Yn are arranged along the longitudinal direction. That is, the surfaces 2SXd and 2SYd of the bus electrodes 2Xd and 2Yd opposite to the transparent electrodes 1X and 1Y and the surface 12S of the insulator 12 opposite to the surface 5S are at the same height level. Further, the insulator 12 is placed as close as possible to each edge of the bus electrodes 2Xd, 2Xd on the side of the external space SP2.
Its shape and dimensions are controlled. Note that components other than the insulator 12 may be the same as those of the conventional PDP.
【００９０】第１基板５１Ｆｄの製造工程において、上
述の絶縁物１２を含む下地パターンを有する前面ガラス
基板５の表面５Ｓを覆うようにガラスペーストを塗布す
ると、外部スペースＳＰ２においてバス電極２Ｘｄ，２
Ｙｄと絶縁物１２とで以て形成される幅の狭い溝６１に
は、バス電極２Ｘｄ，２Ｙｄの表面２ＳＸｄ，２ＳＹｄ
上及び絶縁物１２の表面１２Ｓ上の双方のペーストが、
既述の表面張力の作用によって流入する。このとき、塗
布直後のペーストの上記狭い溝６１に対応した凹み形状
は早期に緩和される。このため、バス電極２Ｘｄ，２Ｙ
ｄの溝６１を成す段差部分におけるペーストの表面張力
の作用は早期に減退すると共に、上記ペーストの溝６１
への流入も早期に収束する。従って、バス電極２Ｘｄ，
２Ｙｄから流出するガラスペーストは、同バス電極２Ｘ
ｄ，２Ｙｄから内部スペースＳＰ１へ向かって流出する
分だけである。このため、絶縁体１２を有さない構造の
第１基板と比較して、より多くのペーストがバス電極２
Ｘｄ，２Ｙｄ上に残留することになるので、同電極２Ｘ
ｄ，２Ｙｄ上の誘電体（層）３ｄの厚みを大きくするこ
とができる。このように、第４の形態（ｄ）に係る第１
基板５１Ｆｄによれば、既述のバス電極２Ｘｃ，２Ｙｃ
の幅に起因して発光効率の低下を招くことなく、第３の
形態（ｃ）に係る表面３Ｓｃ（図１１参照）と同等の表
面形状を有する誘電体層３ｄを得ることができる。In the manufacturing process of the first substrate 51Fd, when a glass paste is applied so as to cover the surface 5S of the front glass substrate 5 having the base pattern including the insulator 12, the bus electrodes 2Xd, 2
In the narrow groove 61 formed by Yd and the insulator 12, the surfaces 2SXd and 2SYd of the bus electrodes 2Xd and 2Yd are provided.
Both the paste on the top and on the surface 12S of the insulator 12
It flows in by the action of the surface tension described above. At this time, the dent shape corresponding to the narrow groove 61 of the paste immediately after application is alleviated early. Therefore, the bus electrodes 2Xd, 2Y
The effect of the surface tension of the paste on the stepped portion forming the groove 61 d decreases quickly, and the paste 61
The influx into the water quickly converges. Therefore, the bus electrodes 2Xd,
The glass paste flowing out from 2Yd is the same as the bus electrode 2X.
d, 2Yd only flows toward the internal space SP1. For this reason, more paste is applied to the bus electrode 2 compared to the first substrate having a structure without the insulator 12.
Xd and 2Yd, so that the electrodes 2X
The thickness of the dielectric (layer) 3d on d, 2Yd can be increased. Thus, the first embodiment according to the fourth mode (d)
According to the substrate 51Fd, the aforementioned bus electrodes 2Xc, 2Yc
The dielectric layer 3d having the same surface shape as the surface 3Sc according to the third embodiment (c) (see FIG. 11) can be obtained without lowering the luminous efficiency due to the width of.
【００９１】本願発明者による実験によれば、バス電極
２Ｘｃ，２Ｙｃの幅及び厚みをそれぞれ７０μｍ及び７
μｍに設定し、絶縁物１２の厚みを７μｍに設定し、上
記狭い溝６１の幅を１００μｍに設定し、内部ギャップ
Ｇにおける誘電体層３ｄの厚みを３０μｍに制御した場
合、内部ギャップＧ上の誘電体３ｄの表面３Ｓｄに対す
るバス電極２Ｘｄ，２Ｙｄ上の誘電体３ｄの突出量（従
って、凸部２１Ｘ，２１Ｙの高さ）は約３μｍであると
の結果を得た。なお、絶縁物１２を有さない構造の第１
基板では、上記突出量は約１μｍであった。According to the experiment by the present inventors, the width and thickness of the bus electrodes 2Xc and 2Yc were set to 70 μm and 7 μm, respectively.
μm, the thickness of the insulator 12 is set to 7 μm, the width of the narrow groove 61 is set to 100 μm, and the thickness of the dielectric layer 3 d in the internal gap G is controlled to 30 μm. It was found that the amount of protrusion of the dielectric 3d on the bus electrodes 2Xd and 2Yd with respect to the surface 3Sd of the dielectric 3d (hence the height of the projections 21X and 21Y) was about 3 μm. Note that the first structure having no insulator 12
On the substrate, the protrusion amount was about 1 μm.
【００９２】図１２の誘電体層３ｄを上層と下層との２
層に分けて塗布する場合には、前面ガラス基板５の表面
５Ｓに接する下層用ガラスペーストの塗布に引き続い
て、上記絶縁物１２を所定の位置に配置し、その後に、
下層の露出している表面及び絶縁物１２を被覆するよう
に上層用ガラスペーストを塗布しても良い。この場合、
上層を成すペーストによってバス電極２Ｘｄ，２Ｙｄ上
の誘電体層３ｄの厚みを増大させることが可能である。The dielectric layer 3d shown in FIG.
In the case of application in layers, following the application of the lower layer glass paste in contact with the surface 5S of the front glass substrate 5, the insulator 12 is arranged at a predetermined position, and thereafter,
An upper layer glass paste may be applied so as to cover the exposed surface of the lower layer and the insulator 12. in this case,
The thickness of the dielectric layer 3d on the bus electrodes 2Xd and 2Yd can be increased by the paste forming the upper layer.
【００９３】また、絶縁物１２の少なくとも前面ガラス
基板５側の表面を黒色にすることによって、隣接する走
査線Ｌｎ，Ｌｎ＋１間の境界部に配置されるブラックス
トライプを構成し、そのような絶縁物１２を有する第１
基板をＰＤＰに適用する場合には、当該ブラックストラ
イプに起因する明室コントラストの向上効果を得ること
ができるので、極めて有用性が高い。Further, by making at least the surface of the insulator 12 on the side of the front glass substrate 5 black, a black stripe arranged at the boundary between the adjacent scanning lines Ln and Ln + 1 is formed. First with 12
When the substrate is applied to a PDP, the effect of improving the bright room contrast caused by the black stripe can be obtained, so that the usefulness is extremely high.
【００９４】（第５の形態（ｅ））図１３に示すよう
に、第５の形態（ｅ）に係る第１基板５１Ｆｅは、その
長手方向に垂直な平面における縦断面形状が裾広がり型
であるバス電極２Ｘｅ，２Ｙｅを有する。このため、バ
ス電極２Ｘｅ，２Ｙｅが織り成す凹凸形状に、即ち、下
地パターンに急峻な変化をする高低差が含まれない。そ
の結果、誘電体層３ｅの原材料のガラスペーストが塗布
された際に、バス電極２Ｘｅ，２Ｙｅのラインエッジ部
と内部及び外部スペースＳＰ１，ＳＰ２との各境界にお
けるガラスペーストの表面張力の作用を弱めることがで
きる。即ち、上記各境界におけるガラスぺーストの流動
を小さくすることができる。(Fifth Embodiment (e)) As shown in FIG. 13, the first substrate 51Fe according to the fifth embodiment (e) has a flared type in a vertical cross section in a plane perpendicular to the longitudinal direction. There are certain bus electrodes 2Xe and 2Ye. For this reason, the unevenness woven by the bus electrodes 2Xe and 2Ye, that is, the height difference that causes a steep change in the underlying pattern is not included. As a result, when the glass paste of the raw material of the dielectric layer 3e is applied, the effect of the surface tension of the glass paste on the boundaries between the line edges of the bus electrodes 2Xe and 2Ye and the internal and external spaces SP1 and SP2 is reduced. be able to. That is, the flow of the glass paste at each of the boundaries can be reduced.
【００９５】バス電極２Ｘｅ，２Ｙｅは、所定の開ロパ
ターンを有するスクリーン版を用いて、バス電極２Ｘ
ｅ，２Ｙｅの原材料である導体ペーストを前面ガラス基
板５の表面５Ｓ上に直接に転写印刷して形成される（ス
クリーン印刷法）。このとき、スクリーン印刷法によれ
ば、印刷された導電ペーストの縦断面形状は、例えば図
９のバス電極２Ｘａ，２Ｙａが有する急峻角部を有さ
ず、丸みを帯びた形状となる。つまり、スクリーン印刷
法によれば、図１３に示すバス電極２Ｘｅ，２Ｙｅの上
記縦断面形状が自ずと形成可能である。このため、非常
に簡便な形成方法によって、第５の形態（ｅ）に係るバ
ス電極２Ｘｅ，２Ｙｅあるいは第１基板５１Ｆｅを製造
することができる。The bus electrodes 2Xe and 2Ye are connected to the bus electrodes 2Xe and 2Ye using a screen plate having a predetermined opening pattern.
The conductor paste, which is a raw material of e and 2Ye, is formed by direct transfer printing on the surface 5S of the front glass substrate 5 (screen printing method). At this time, according to the screen printing method, the vertical cross-sectional shape of the printed conductive paste does not have, for example, the steep corners of the bus electrodes 2Xa and 2Ya in FIG. 9 and has a rounded shape. That is, according to the screen printing method, the above-mentioned vertical cross-sectional shape of the bus electrodes 2Xe and 2Ye shown in FIG. 13 can be formed naturally. Therefore, the bus electrodes 2Xe, 2Ye or the first substrate 51Fe according to the fifth mode (e) can be manufactured by a very simple forming method.
【００９６】なお、図６〜図１２に示す、縦断面形状が
急峻な角部を有するバス電極は、例えば透明電極１Ｘ，
１Ｙが形成された前面ガラス基板５の表面５Ｓの全面を
覆うように、上記導電ペーストを塗布し、これをエッチ
ングを用いて所定のパターン形成することによって形成
可能である。また、リフトオフ法によっても形成可能で
ある。The bus electrodes shown in FIGS. 6 to 12 having sharp steep corners in the longitudinal section are, for example, transparent electrodes 1X,
The conductive paste is applied so as to cover the entire surface 5S of the front glass substrate 5 on which 1Y is formed, and can be formed by forming a predetermined pattern using etching. It can also be formed by a lift-off method.
【００９７】（第６の形態（ｆ））図１４に示す第１基
板５１Ｆｆにおける誘電体層３ｆの形状は、同誘電体層
３ｆの原材料であるガラスペーストの流動性を従来のそ
れよりも低下させることによって形成可能である。即
ち、ガラスペーストの流動性を低下させることによって
同ペースト自身の形状保持力が高められるため、前面ガ
ラス基板５上に塗布されたガラスペーストは、下地パタ
ーンの高低差を十分に緩和することなく、ほぼ塗布直後
の形状を維持する。従って、前面ガラス基板５の表面５
Ｓ上の下地パターンに対応した表面形状を有する誘電体
層３ｆを形成することができる。(Sixth Embodiment (f)) The shape of the dielectric layer 3f in the first substrate 51Ff shown in FIG. 14 reduces the fluidity of the glass paste, which is the raw material of the dielectric layer 3f, as compared with the conventional one. Can be formed. That is, since the shape retention force of the glass paste itself is increased by reducing the fluidity of the glass paste, the glass paste applied on the front glass substrate 5 does not sufficiently reduce the difference in height of the underlying pattern, Maintain the shape almost immediately after application. Therefore, the surface 5 of the front glass substrate 5
The dielectric layer 3f having a surface shape corresponding to the underlying pattern on S can be formed.
【００９８】特に、凸部２１Ｘ，２１Ｙの上述の機能に
鑑みれば、実施の形態１及び２に係る各ＰＤＰは、少な
くとも走査電極として所定の駆動電圧が供給される電極
Ｙｎの上方に凸部２１Ｙを有していれば、既述の効果を
発揮することができる。このとき、他方の電極Ｘｎ上の
誘電体層３は、例えばバス電極２Ｘの高さの制御によっ
て、凸部２１Ｘが凸部２１Ｙよりも低くても良いし、あ
るいは、凸部２１Ｘを有さない形態（例えばバス電極の
高さ０の場合、即ち、電極Ｘｎが透明電極１Ｘのみから
成る場合に実現される）であっても良い。In particular, in view of the above-described functions of the projections 21X and 21Y, each of the PDPs according to the first and second embodiments has at least a projection 21Y above an electrode Yn to which a predetermined driving voltage is supplied as a scanning electrode. , The above-described effects can be exerted. At this time, in the dielectric layer 3 on the other electrode Xn, the projection 21X may be lower than the projection 21Y or may not have the projection 21X, for example, by controlling the height of the bus electrode 2X. (For example, when the height of the bus electrode is 0, that is, when the electrode Xn includes only the transparent electrode 1X).
【００９９】さて、バス電極の上方の誘電体層の表面に
凸部を有する構造及びその形成方法が、特開平８−２５
００２９号公報や特開平９−３５６４４号公報に開示さ
れている。これらの先行技術に係る上記凸部は、バス電
極を有する電極対間における面放電が隣接する放電セル
へ広がることを防止するためのものであり、当該凸部と
アドレス電極との間における対向放電を積極的に起こす
機能を有さない。従って、当該凸部の高さないしはバス
電極上の誘電体層の厚みは、実施の形態２の第１〜第６
の形態（ａ）〜（ｆ）として説明した実施の形態１に係
る誘電体層３（又は３Ａ）の表面３Ｓ（又は３ＡＳ）の
凸部２１Ｘ，２１Ｙよりも大きいと考えられる。A structure having a projection on the surface of a dielectric layer above a bus electrode and a method for forming the same are disclosed in Japanese Patent Application Laid-Open No. Hei 8-25.
No. 0029 and JP-A-9-35644. The projections according to these prior arts are for preventing the surface discharge between the electrode pair having the bus electrode from spreading to the adjacent discharge cells, and are provided for the opposite discharge between the projection and the address electrode. Does not have a function to actively cause Therefore, the height of the projection or the thickness of the dielectric layer on the bus electrode is the same as that of the first to sixth embodiments of the second embodiment.
It is considered that it is larger than the protrusions 21X and 21Y of the surface 3S (or 3AS) of the dielectric layer 3 (or 3A) according to the first embodiment described in the embodiments (a) to (f).
【０１００】更に、これらの公報に開示される先行技術
では、上記凸部はスクリーン印刷法を２回用いて形成さ
れる。詳細には、まず、バス電極及び当該バス電極が形
成されている基板の全表面を覆う平坦な誘電体層を形成
し、その後に、当該平坦な誘電体層の表面上に凸部とな
る部分にのみ選択的にガラスペーストをパターン印刷す
る。これに対して、実施の形態１及び２に係る凸部２１
Ｘ，２１Ｙは、その形状寸法が制御されたバス電極２
Ｘ，２Ｙ上にガラスペーストを塗布し、同ペーストの流
動性を利用することによって形成される。従って、凸部
２１Ｘ，２１Ｙを形成するための別途の印刷工程を全く
必要としないという点で上記先行技術とは異なる。Further, in the prior art disclosed in these publications, the above-mentioned convex portions are formed by using a screen printing method twice. In detail, first, a flat dielectric layer is formed to cover the entire surface of the bus electrode and the substrate on which the bus electrode is formed, and then a portion that becomes a protrusion on the surface of the flat dielectric layer is formed. Only selectively print the glass paste. On the other hand, the protrusions 21 according to the first and second embodiments
X and 21Y are bus electrodes 2 whose shapes and dimensions are controlled.
It is formed by applying a glass paste on X and 2Y and utilizing the fluidity of the paste. Therefore, this is different from the above-described prior art in that a separate printing process for forming the protrusions 21X and 21Y is not required at all.
【０１０１】加えて、上記先行技術に係るＰＤＰが上述
面放電の拡散の防止を確実に発揮するためには、各放電
セルの放電特性をＰＤＰの全面に亘って均一にする必要
がある。このため、上記凸部のパターンの形成に際して
バス電極の配置位置に対する厳しい位置精度が要求され
るので、上記先行技術に係る製造方法は、製造プロセス
上のマージンが少ないと考えられる。これに対して、実
施の形態１及び２に係る凸部２１Ｘ，２１Ｙは、バス電
極２Ｘ，２Ｙを覆うようにガラスペーストを塗布するの
みで形成可能である点において、先行技術に対して優位
性を有する。また、バス電極２Ｘ，２Ｙ上の誘電体層の
厚みを内部及び外部スペースＳＰ１，ＳＰ２上のそれよ
りも小さく形成可能であるので、上記積極的な対向放電
を確実に起こすことができる。In addition, in order for the PDP according to the prior art to reliably prevent the spread of the surface discharge, it is necessary to make the discharge characteristics of each discharge cell uniform over the entire surface of the PDP. For this reason, strict positional accuracy with respect to the arrangement position of the bus electrode is required when forming the pattern of the projections. Therefore, the manufacturing method according to the prior art is considered to have a small margin in the manufacturing process. On the other hand, the projections 21X and 21Y according to the first and second embodiments are superior to the prior art in that they can be formed only by applying a glass paste so as to cover the bus electrodes 2X and 2Y. Having. Further, since the thickness of the dielectric layer on the bus electrodes 2X and 2Y can be formed smaller than that on the internal and external spaces SP1 and SP2, the positive opposing discharge can be reliably generated.
【０１０２】（実施の形態３）さて、内部ギャップＧ近
傍の誘電体層３の厚みを図２３の従来のＰＤＰ１５１の
それと同等に制御しつつ、誘電体層３（又は３Ａ）の表
面３Ｓ（又は３ＳＡ）の起伏差ないしは凸部２１Ｘ，２
１Ｙの高さを約１０μｍ，２０μｍ又は３０μｍの３値
に制御された、実施の形態１に係る各ＰＤＰにおいて、
電極対Ｘｎ，Ｙｎ間での面放電ＤＣ２に対する発光効率
を測定した。なお、これらのＰＤＰにおいて、第２基板
５１Ｒの各構成要素の形状寸法は図２３の従来のＰＤＰ
１５１と同等に設定した。(Embodiment 3) The surface 3S (or 3A) of the dielectric layer 3 (or 3A) is controlled while controlling the thickness of the dielectric layer 3 near the internal gap G to be equal to that of the conventional PDP 151 of FIG. 3SA) or undulations or projections 21X, 2
In each PDP according to Embodiment 1 in which the height of 1Y is controlled to three values of about 10 μm, 20 μm, or 30 μm,
The luminous efficiency with respect to the surface discharge DC2 between the electrode pair Xn and Yn was measured. In these PDPs, the shape and dimensions of each component of the second substrate 51R are the same as those of the conventional PDP shown in FIG.
151.
【０１０３】上記の発光効率を測定したところ、凸部２
１Ｘ，２１Ｙの高さが上記１０μｍ，２０μｍ又は３０
μｍである各ＰＤＰにおける上記発光効率は、それぞれ
従来のＰＤＰ１５１における同面放電時の発光効率より
も約８％、１５％、２７％の向上を達成することができ
た。従来のＰＤＰにおける上記起伏差が約１μｍである
ことをも考慮すると、下地パターンを覆う誘電体層の表
面の起伏差が２０μｍ以下の範囲では上記面放電に対す
る発光効率はほぼ線形的に増加していることが分かる。
これに対して、上記起伏差が２０μｍから３０μｍの範
囲における発光効率の向上幅なしいは向上の割合は、上
述の線形特性よりも相対的に大きくなっている。この理
由は、以下のように考えられる。When the above luminous efficiency was measured, it was found that the protrusions 2
The height of 1X, 21Y is 10 μm, 20 μm or 30
The above luminous efficiency of each PDP of μm was able to achieve about 8%, 15% and 27% improvement over the luminous efficiency of the conventional PDP 151 at the time of the same surface discharge. Considering that the undulation difference in the conventional PDP is about 1 μm, the luminous efficiency with respect to the surface discharge increases almost linearly when the undulation difference on the surface of the dielectric layer covering the underlying pattern is 20 μm or less. You can see that there is.
On the other hand, when the undulation difference is in the range of 20 μm to 30 μm, the luminous efficiency is improved or the rate of improvement is relatively larger than the above-described linear characteristic. The reason is considered as follows.
【０１０４】凸部２１Ｘ，２１Ｙの高さが２０μｍを越
える場合、例えば同高さが４０μｍであり、誘電体層３
ｇの凸部２１Ｘ，２１Ｙの高さが３０μｍである場合の
ＰＤＰ５１ｇの構造を図１５に示す。なお、図１５で
は、バス電極２Ｘｇ，２Ｙｇをスクリーン印刷法により
形成した場合の構造を図示している。図１５に示すよう
に、ＰＤＰ５１ｇは、バス電極２Ｘｇ，２Ｙｇ等の下地
パターンを被覆する誘電体層３ｇの表面であって前面ガ
ラス基板５の表面５Ｓに接しない側の表面３Ｓｇの高さ
レベルよりも、バス電極２Ｘｇ，２Ｙｇの頂上部が突出
した構造を有する。このため、電極Ｘｎ，Ｙｎ間に所定
の電圧を印加すると、既述の（又は従来の）面放電ＤＣ
２に加えて、バス電極２Ｘｇ，２Ｙｇの上記各突出部分
間において水平方向、即ち、前面ガラス基板５の表面５
Ｓに平行な方向に、放電効率の高い遠距離対向放電ＤＣ
３が生じる。なお、図１５中では、上記放電ＤＣ２及び
ＤＣ３を模式的に図示している。従って、上記遠距離対
向放電ＤＣ３の増加分だけ、凸部２１Ｘ，２１Ｙの高さ
が２０μｍ以下の場合と比較して、発光効率が更に向上
したと考えられる。When the height of the projections 21X and 21Y exceeds 20 μm, for example, the height is 40 μm and the dielectric layer 3
FIG. 15 shows the structure of a PDP 51g in the case where the heights of the projections 21X and 21Y of g are 30 μm. FIG. 15 illustrates a structure in which the bus electrodes 2Xg and 2Yg are formed by a screen printing method. As shown in FIG. 15, the PDP 51g has a height higher than the level of the surface 3Sg of the surface of the dielectric layer 3g that covers the underlying patterns such as the bus electrodes 2Xg and 2Yg and that is not in contact with the surface 5S of the front glass substrate 5. Also has a structure in which the tops of the bus electrodes 2Xg and 2Yg protrude. Therefore, when a predetermined voltage is applied between the electrodes Xn and Yn, the aforementioned (or conventional) surface discharge DC
2, the horizontal direction between the protruding portions of the bus electrodes 2Xg and 2Yg, that is, the surface 5 of the front glass substrate 5.
Long distance facing discharge DC with high discharge efficiency in the direction parallel to S
3 results. In FIG. 15, the discharges DC2 and DC3 are schematically shown. Therefore, it is considered that the luminous efficiency is further improved by the increase of the long-distance opposed discharge DC3 as compared with the case where the heights of the protrusions 21X and 21Y are 20 μm or less.
【０１０５】以上のように、バス電極の頂上部が、同バ
ス電極以外の部分を被覆する誘電体層の放電空間側の表
面の高さレベルよりも突出しているＰＤＰによれば、同
頂上部が突出していないＰＤＰと比較して、より発光効
率の向上を図ることができる。As described above, according to the PDP in which the top of the bus electrode protrudes from the height level of the surface on the discharge space side of the dielectric layer covering portions other than the bus electrode, The luminous efficiency can be further improved as compared with a PDP having no protrusion.
【０１０６】さて、図１５のＰＤＰ５１ｇでは、バス電
極２Ｘｇ，２Ｙｇの高さを４０μｍに設定することによ
って、誘電体層３ｇの凸部２１，Ｘ，２１Ｙの高さを３
０μｍに制御している。このように高いないしは厚いバ
ス電極は、バリアリブの種々の形成方法を適用して形成
可能である。以下に、厚いバス電極２Ｘｇ，２Ｙｇの種
々の形成方法〜を簡単に説明する。In the PDP 51g shown in FIG. 15, the height of the bus electrodes 2Xg and 2Yg is set to 40 μm, so that the heights of the projections 21, X and 21Y of the dielectric layer 3g are reduced to 3 μm.
It is controlled to 0 μm. Such a high or thick bus electrode can be formed by applying various forming methods of the barrier rib. Hereinafter, various methods of forming the thick bus electrodes 2Xg and 2Yg will be briefly described.
【０１０７】形成方法：バス電極２Ｘｇ，２Ｙｇのパ
ターンに対応する所定の開口パターンを有するスクリー
ン版を用いて、同バス電極２Ｘｇ，２Ｙｇの原材料であ
る導体ペーストを印刷し、これを乾燥する。かかる印刷
・乾燥工程を繰り返して実行することによって、印刷・
乾燥された上記導電ペーストを所定の厚さまで積層す
る。Forming method: Using a screen plate having a predetermined opening pattern corresponding to the pattern of the bus electrodes 2Xg and 2Yg, a conductor paste as a raw material of the bus electrodes 2Xg and 2Yg is printed and dried. By repeatedly performing such printing and drying steps, printing and drying are performed.
The dried conductive paste is laminated to a predetermined thickness.
【０１０８】形成方法：透明電極１Ｘ，１Ｙが形成さ
れた前面ガラス基板５の表面５Ｓ上に全面に亘って、バ
ス電極２Ｘｇ，２Ｙｇの原材料である導体ペーストを所
定の厚さに塗布する。その後、所定のレジストパターン
を用いたサンドブラスト法によって、上記導電ペースト
から成る導電層をバス電極２Ｘｇ，２Ｙｇのパターンに
形成する。Forming method: A conductive paste, which is a raw material of the bus electrodes 2Xg and 2Yg, is applied to a predetermined thickness on the entire surface 5S of the front glass substrate 5 on which the transparent electrodes 1X and 1Y are formed. Thereafter, a conductive layer made of the conductive paste is formed in a pattern of the bus electrodes 2Xg and 2Yg by a sandblast method using a predetermined resist pattern.
【０１０９】形成方法：まず、透明電極１Ｘ，１Ｙが
形成された前面ガラス基板５の表面５Ｓ上に所定厚みの
ドライフィルムレジストパターンを形成する。そして、
上記パターンの溝部（バス電極２Ｘｇ，２Ｙｇのパター
ンに対応する）内にバス電極２Ｘｇ，２Ｙｇの原料であ
る導体ぺーストで埋め込む。その後に、上記ドライフィ
ルムレジストパターンを除去する。Forming method: First, a dry film resist pattern having a predetermined thickness is formed on the front surface 5S of the front glass substrate 5 on which the transparent electrodes 1X and 1Y are formed. And
A conductor paste, which is a raw material of the bus electrodes 2Xg and 2Yg, is buried in a groove (corresponding to the pattern of the bus electrodes 2Xg and 2Yg) of the above pattern. Thereafter, the dry film resist pattern is removed.
【０１１０】形成方法：まず、感光性を付与された、
バス電極２Ｘｇ，２Ｙｇの原材料である導体ペースト
を、透明電極１Ｘ，１Ｙが形成された前面ガラス基板５
の表面５Ｓ上に全面に亘って印刷・乾燥する。その後、
当該導電ペーストをパターン露光して、現像する。かか
る印刷工程から現像工程に至る一連の工程を繰り返して
実行することによって、上記導電ペーストを所定の厚さ
まで積層する。Forming method: First, photosensitized,
A conductive paste, which is a raw material of the bus electrodes 2Xg and 2Yg, is applied to the front glass substrate 5 on which the transparent electrodes 1X and 1Y are formed.
Is printed and dried over the entire surface 5S. afterwards,
The conductive paste is subjected to pattern exposure and development. The conductive paste is laminated to a predetermined thickness by repeatedly executing a series of steps from the printing step to the developing step.
【０１１１】形成方法：所定形状の容器に、バス電極
２Ｘｇ，２Ｙｇの原材料である導体ペーストを刷り込ん
で充填したものを、透明電極１が形成された前面ガラス
基板５の表面５Ｓ上にプレス転写してパターン形成す
る。Forming method: A conductive paste, which is a raw material of the bus electrodes 2Xg and 2Yg, is imprinted and filled in a container having a predetermined shape, and is press-transferred onto the surface 5S of the front glass substrate 5 on which the transparent electrode 1 is formed. To form a pattern.
【０１１２】上述の形成方法によれば、即ち、スクリ
ーン印刷法によれば、既述のように、バス電極の頂部は
図１５のバス電極２Ｘｇ，２Ｙｇのように丸く形成され
る。このため、形成方法は、バス電極を被覆する誘電
体（図１５の誘電体３ｇ参照）の原材料であるガラスペ
ーストを同バス電極の輪郭ないしは表面に沿って塗布し
やすいという利点を有する。According to the above-described forming method, that is, according to the screen printing method, as described above, the top of the bus electrode is formed in a round shape like the bus electrodes 2Xg and 2Yg in FIG. Therefore, the formation method has an advantage that a glass paste, which is a raw material of a dielectric (see dielectric 3g in FIG. 15) covering the bus electrode, can be easily applied along the contour or surface of the bus electrode.
【０１１３】これに対して、形成方法〜では、バス
電極の頂部に角形状が形成される。このため、上記角形
状部では、ガラスペーストに作用する表面張力のバラン
スが崩れてしまい、形成された誘電体層の厚みが薄くな
る場合がある。このとき、電極対Ｘｎ，Ｙｎに所定の電
圧を印加した際に上記誘電体層の所定の絶縁性が発揮さ
れない場合がある。従って、かかる観点においては、上
述の形成方法は形成方法〜に対して優位性を有す
る。On the other hand, in the formation method 1 to 5, a square shape is formed at the top of the bus electrode. For this reason, in the square-shaped portion, the balance of the surface tension acting on the glass paste may be lost, and the thickness of the formed dielectric layer may be reduced. At this time, when a predetermined voltage is applied to the pair of electrodes Xn and Yn, a predetermined insulating property of the dielectric layer may not be exhibited. Therefore, from such a viewpoint, the above-described forming method has an advantage over the forming method.
【０１１４】なお、例えばバス電極の高さないしは厚み
が３０μｍの場合であっても、誘電体層（図１５の誘電
体層３ｇ参照）の原材料を成すガラスペーストの流動性
等の製造条件を適切に制御することによって、誘電体層
の表面凹凸の起伏差をほぼ３０μｍ程度に形成可能であ
る。Even when the height or the thickness of the bus electrode is 30 μm, for example, the manufacturing conditions such as the fluidity of the glass paste forming the raw material of the dielectric layer (see the dielectric layer 3g in FIG. 15) are properly adjusted. By controlling the thickness of the dielectric layer, the unevenness of the surface irregularities of the dielectric layer can be formed to about 30 μm.
【０１１５】（実施の形態４）既述のように面放電ＤＣ
２は、内部ギャップＧ（図７参照）近傍において開始さ
れる。このとき、できる限り低い電圧で以て電極対Ｘ
ｎ，Ｙｎ間の面放電ＤＣ２の放電開始に必要な電界を放
電空間内に印加できれば、ＰＤＰの消費電力の低減を図
ることができる。(Embodiment 4) As described above, surface discharge DC
2 starts near the internal gap G (see FIG. 7). At this time, the electrode pair X
If an electric field required to start the discharge of the surface discharge DC2 between n and Yn can be applied to the discharge space, the power consumption of the PDP can be reduced.
【０１１６】ここで、図２３に示す従来のＰＤＰ１５１
では、電極Ｘｎ，Ｙｎの内で透明電極１Ｘ，１Ｙのみが
内部ギャップＧ（図７参照）近傍に存在している。従っ
て、電極対Ｘｎ，Ｙｎ間に同一の電圧を供給した場合で
あっても、電極Ｘｎ，Ｙｎ上の誘電体層１０３であって
内部ギャップＧ近傍の部分の厚みを小さいほど、より大
きな電界を内部ギャップＧに印加可能である。Here, the conventional PDP 151 shown in FIG.
In FIG. 7, only the transparent electrodes 1X and 1Y of the electrodes Xn and Yn exist near the internal gap G (see FIG. 7). Therefore, even when the same voltage is supplied between the pair of electrodes Xn and Yn, the smaller the thickness of the portion of the dielectric layer 103 on the electrodes Xn and Yn near the internal gap G, the larger the electric field. It can be applied to the internal gap G.
【０１１７】電極Ｘｎ，Ｙｎ上の誘電体層の厚みを小さ
くするためには、誘電体層の原材料を成すガラスペース
トの総塗布量を減らすという方法が考えられる。しかし
ながら、元来、バス電極１０２近傍の誘電体１０３には
ピンホールが発生しやすい。更に、上述のようにガラス
ペーストの総塗布量を減らすと、上記バス電極１０２近
傍の誘電体１０３の実効的な厚みも減るため、上記ピン
ホールと相まって当該誘電体層の絶縁性の不具合の発生
確率が高くなってしまう。In order to reduce the thickness of the dielectric layer on the electrodes Xn and Yn, it is conceivable to reduce the total coating amount of the glass paste which is a raw material of the dielectric layer. However, pinholes tend to occur in the dielectric 103 near the bus electrode 102 from the beginning. Further, as described above, when the total amount of the glass paste applied is reduced, the effective thickness of the dielectric 103 near the bus electrode 102 is also reduced. The probability increases.
【０１１８】そこで、実施の形態４では、ピンホールを
発生させることなく、電極Ｘｎ，Ｙｎ上の誘電体であっ
て内部ギャップＧ近傍部分の厚みを小さくすることによ
って、電極対Ｘｎ，Ｙｎ間における面放電ＤＣ２の放電
開始電圧が低減化されたＰＤＰを提供する。Therefore, in the fourth embodiment, the thickness between the electrode Xn and Yn between the electrode pair Xn and Yn is reduced by reducing the thickness of the dielectric on the electrodes Xn and Yn near the internal gap G without generating pinholes. Provided is a PDP in which the discharge start voltage of the surface discharge DC2 is reduced.
【０１１９】図１６は、実施の形態４に係るＰＤＰ５１
ｈの構造を模式的に示す縦断面図である。なお、図１６
では、図６のＰＤＰ５１と同等の構成要素には同一の符
号を付している。FIG. 16 shows a PDP 51 according to the fourth embodiment.
It is a longitudinal cross-sectional view which shows the structure of h typically. Note that FIG.
Then, the same components as those of the PDP 51 of FIG. 6 are denoted by the same reference numerals.
【０１２０】図１６に示すように、本ＰＤＰ５１ｈにお
いて、バス電極２Ｘｈ，２Ｙｈは、透明電極１Ｘ，１Ｙ
の各表面１ＳＸ，１ＳＹ上に、内部ギャップＧに近接し
て配置されている。詳細には、図１６に示すように、そ
の内部ギャップＧ側のエッジ部が、透明電極１Ｘ，１Ｙ
の内部ギャップＧ側のエッジ部に一致するようにバス電
極２Ｘｈ，２Ｙｈが配置されている。また、実施の形態
４に係るＰＤＰ５１ｈでは、バス電極２Ｘｈ，２Ｙｈの
各厚みは従来のＰＤＰと同様に数μｍに設定されてい
る。なお、ＰＤＰ５１ｈでは、バス電極の配置位置が例
えば図６の第１基板５１Ｆとは異なるため、電極Ｘｎ，
Ｙｎの各透明部ＴＰ（図７参照）は外部スペースＳＰ２
内に存在する。As shown in FIG. 16, in the present PDP 51h, the bus electrodes 2Xh, 2Yh are connected to the transparent electrodes 1X, 1Y.
On each of the surfaces 1SX and 1SY. More specifically, as shown in FIG. 16, the edge portion on the side of the internal gap G has transparent electrodes 1X and 1Y.
The bus electrodes 2Xh and 2Yh are arranged so as to coincide with the edge portion on the side of the internal gap G. In the PDP 51h according to the fourth embodiment, the thickness of each of the bus electrodes 2Xh and 2Yh is set to several μm as in the conventional PDP. In the PDP 51h, the position of the bus electrode is different from that of the first substrate 51F of FIG.
Each transparent portion TP of Yn (see FIG. 7) is located in the external space SP2.
Exists within.
【０１２１】ＰＤＰ５１ｈではバス電極２Ｘｈ，２Ｙｈ
の配置位置が従来のＰＤＰとは異なるため、電極対Ｘ
ｎ，Ｙｎ上の誘電体層３ｈであって内部ギャップＧ近傍
の部分の厚みは、従来のＰＤＰ１５１のそれよりも、バ
ス電極２Ｘｈ，２Ｙｈの高さ分だけ薄い。このため、Ｐ
ＤＰ５１ｈによれば、電極対Ｘｎ，Ｙｎ間に、例えば従
来のＰＤＰ１５１と同様の電圧を印加して面放電ＤＣ２
を発生させる場合には、内部ギャップＧの上方の放電空
間に従来のＰＤＰよりも強い電界を印加することができ
る。換言すれば、面放電ＤＣ２を開始させるために電極
対Ｘｎ，Ｙｎ間に印加する電圧を、従来のＰＤＰ１５１
よりも低減することができる。In the PDP 51h, the bus electrodes 2Xh and 2Yh
Is different from the conventional PDP, the electrode pair X
The thickness of the portion of the dielectric layer 3h on n and Yn near the internal gap G is smaller than that of the conventional PDP 151 by the height of the bus electrodes 2Xh and 2Yh. Therefore, P
According to the DP 51h, for example, a voltage similar to that of the conventional PDP 151 is applied between the pair of electrodes Xn and Yn to perform the surface discharge DC2.
Is generated, an electric field stronger than that of the conventional PDP can be applied to the discharge space above the internal gap G. In other words, the voltage applied between the pair of electrodes Xn and Yn to start the surface discharge DC2 is changed to the voltage of the conventional PDP 151.
Can be reduced.
【０１２２】ＰＤＰ５１ｈの誘電体層３ｈは以下のよう
に形成される。即ち、電極Ｘｎ，Ｙｎ及び前面ガラス基
板５の表面５Ｓを覆うように誘電体３ｈの原材料である
ガラスペーストを塗布する。かかるバス電極２Ｘｈ，２
Ｙｈ上に塗布されたガラスペーストは、同バス電極２Ｘ
ｈ，２Ｙｈに隣接する内部スペースＳＰ１側及び外部ス
ペースＳＰ２側へ向かって流動していく。このとき、ガ
ラスペーストの流動性や総塗布量を従来のＰＤＰ１５１
と同等に設定した場合、上述の電極対Ｘｎ，Ｙｎ上の誘
電体層３ｈであって内部ギャップＧ近傍の部分の厚み
を、従来のＰＤＰ１５１のそれよりも、バス電極２Ｘ
ｈ，２Ｙｈの高さ分だけ薄くすることができる。The dielectric layer 3h of the PDP 51h is formed as follows. That is, a glass paste as a raw material of the dielectric 3h is applied so as to cover the electrodes Xn and Yn and the surface 5S of the front glass substrate 5. Such bus electrodes 2Xh, 2
The glass paste applied on Yh is the same as the bus electrode 2X
The fluid flows toward the inner space SP1 and the outer space SP2 adjacent to h and 2Yh. At this time, the fluidity and the total coating amount of the glass paste are reduced by the conventional PDP 151.
When the thickness of the dielectric layer 3h on the electrode pair Xn, Yn and near the internal gap G is set to be equal to that of the conventional PDP 151, the bus electrode 2X
h, 2Yh.
【０１２３】このとき、ＰＤＰ５１ｈでは、一般的に１
００μｍ以下の幅で以て構成される内部ギャップＧが内
部スペースＳＰ１を形成しているので、実施の形態２中
の第４の形態（ｄ）で既述したように、バス電極２Ｘ
ｈ，２Ｙｈ上の誘電体層３ｈの厚みを少なくとも従来の
ＰＤＰ１５１の誘電体層１０３の厚みと同等又はそれ以
上に制御可能である。つまり、上述のバス電極２Ｘｈ，
２Ｙｈ上の誘電体層３ｈの厚みが従来のＰＤＰ１５１の
誘電体層１０３の厚みよりも薄く形成されることはない
ので、既述のピンホールの増大を有効に抑制することが
できる。At this time, in PDP 51h, generally 1
Since the internal gap G having a width of not more than 00 μm forms the internal space SP1, as described in the fourth mode (d) of the second embodiment, the bus electrode 2X
The thickness of the dielectric layer 3h on h, 2Yh can be controlled to be at least equal to or greater than the thickness of the dielectric layer 103 of the conventional PDP 151. That is, the bus electrodes 2Xh,
Since the thickness of the dielectric layer 3h on 2Yh is not formed to be smaller than the thickness of the dielectric layer 103 of the conventional PDP 151, the increase in the pinholes described above can be effectively suppressed.
【０１２４】従って、実施の形態４に係るＰＤＰ５１ｈ
によれば、誘電体層３ｈの絶縁性の不具合を回避し、且
つ、面放電ＤＣ２の発生のために電極対Ｘｎ，Ｙｎ間に
印加する電圧を、従来のＰＤＰ１５１よりも低減するこ
とができる。しかも、かかる効果は、従来のＰＤＰ１５
１に対して、バス電極の配置位置を変更するのみという
簡便な方法によって得られる。Therefore, the PDP 51h according to the fourth embodiment
According to this, it is possible to avoid the problem of the insulating property of the dielectric layer 3h and to reduce the voltage applied between the pair of electrodes Xn and Yn for generating the surface discharge DC2 as compared with the conventional PDP 151. Moreover, such an effect can be obtained by using the conventional PDP 15
1 is obtained by a simple method in which only the arrangement position of the bus electrode is changed.
【０１２５】（実施の形態５）さて、実施の形態１及び
２に係る各ＰＤＰでは、（少なくとも）走査電極Ｙｎの
上方ないしは投影部における凸部２１Ｙ（又２１Ｘ）の
高さが高いほど、上記書込み対向放電ＤＣ１又は面放電
ＤＣ２の放電開始電圧をより低減することができる。ま
た、面放電ＤＣ２の発光効率の改善が可能である。(Embodiment 5) In each of the PDPs according to Embodiments 1 and 2, (at least) the higher the height of the projection 21Y (or 21X) above the scanning electrode Yn or in the projection section, the higher the above-mentioned. The discharge start voltage of the write facing discharge DC1 or the surface discharge DC2 can be further reduced. Further, the luminous efficiency of the surface discharge DC2 can be improved.
【０１２６】このとき、凸部２１Ｙ（又２１Ｘ）の存在
によって、誘電体層３又は３Ａとバリアリブ７との間に
隙間（後述の図１７中の隙間２３を参照）が形成されて
いる。かかる場合、アドレス期間（図１〜図３参照）に
おいて電圧Ｖｏｆｆをアドレス電極Ａｍに印加すること
によって書込み放電を発生させないもとする意図に反し
て、維持期間において当該アドレス電極Ａｍに属する発
光セルが発光する、即ち、誤放電が生じる場合がある。
当該誤放電は、画像信号としてＯＮ状態にある放電セル
に隣接し、且つ、画像信号としてＯＦＦ状態にある放電
セルにおいて頻出する。At this time, a gap (see a gap 23 in FIG. 17 described later) is formed between the dielectric layer 3 or 3A and the barrier rib 7 due to the presence of the projection 21Y (or 21X). In such a case, contrary to the intention that the address discharge is not generated by applying the voltage Voff to the address electrode Am in the address period (see FIGS. 1 to 3), the light emitting cells belonging to the address electrode Am in the sustain period are not generated. Light emission, that is, erroneous discharge may occur.
The erroneous discharge frequently occurs in a discharge cell adjacent to a discharge cell in an ON state as an image signal and in an OFF state as an image signal.
【０１２７】かかる維持期間での誤放電を詳細に調査し
たところ、誤放電を起こす放電セルの殆どが、維持期間
の前のアドレス期間において既に誤って書込み放電を起
こしていることが判った。例えば図２又は図３のタイミ
ングチャートによる駆動方法において、アドレス期間中
にｎ番目の走査線を選択するために走査電極Ｙｎに電圧
（−Ｖｙ）が印加された場合であって、互いに隣接する
アドレス電極Ａｍ，Ａｍ＋１のそれぞれに異なる値の電
圧が印加される場合に誤った書込み放電が生じることが
判った。なお、以下の説明において、上述の誤って発生
した書込み放電を「書込み誤放電」とも呼ぶ。A detailed examination of the erroneous discharge during the sustain period revealed that most of the discharge cells causing the erroneous discharge had already caused the address discharge by mistake in the address period before the sustain period. For example, in the driving method according to the timing chart of FIG. 2 or FIG. 3, the case where a voltage (−Vy) is applied to the scan electrode Yn to select the n-th scan line during the address period, and addresses adjacent to each other are used. It has been found that erroneous address discharge occurs when voltages of different values are applied to the electrodes Am and Am + 1, respectively. In the following description, the erroneously generated address discharge is also referred to as “erroneous write discharge”.
【０１２８】かかる書込み誤放電について、図１７を用
いて説明する。図１７は、図６のＰＤＰ５１の凹部２２
近傍を紙面に平行な方向（図２３中の矢印Ａ１の方向に
相当）から見た場合であって、透明電極１Ｘ又は１Ｙ
（総称して「透明電極１」とも呼ぶ）を含む平面におけ
る縦断面図である。図１７に示すように、実施の形態１
に係るＰＤＰ５１は、凸部２１Ｙ（及び２１Ｘ）に起因
して生じた、誘電体層３又は３Ａとバリアリブ７の頂部
との間の隙間２３を有する。なお、かかる隙間２３は、
実施の形態２に係る各第１基板を備えるＰＤＰにおいて
も同様に生じうる。The erroneous write discharge will be described with reference to FIG. FIG. 17 shows the recess 22 of the PDP 51 of FIG.
The vicinity is viewed from a direction parallel to the paper surface (corresponding to the direction of arrow A1 in FIG. 23), and the transparent electrode 1X or 1Y
FIG. 2 is a longitudinal sectional view in a plane including (transparent electrode 1). As shown in FIG.
Has a gap 23 between the dielectric layer 3 or 3A and the top of the barrier rib 7, which is caused by the protrusion 21Y (and 21X). The gap 23 is
The same can occur in a PDP provided with each first substrate according to the second embodiment.
【０１２９】図１７では、走査電極Ｙｎに電圧（−Ｖ
ｙ）が印加される（このとき、図１７中の透明電極を透
明電極１Ｙと捉える）と共に、アドレス電極ＡｍにＯＮ
状態の入力画像信号に基づく電圧Ｖｏｎが印加され、こ
れに隣接するアドレス電極Ａｍ＋１にＯＦＦ状態の入力
画像信号に基づく電圧Ｖｏｆｆが印加された場合におい
て、前面ガラス基板５と背面ガラス基板９との間の空間
に発生する電界分布の概略を、波線で示す等電位線で以
て図示している。特に、バリアリブ７や蛍光体８（の各
材料）は、隙間２３を満たす放電ガスの数倍〜１０数倍
もの高い誘電率を有するので、図１７に示すように、誘
電率がより低い領域である隙間２３に電界が集中する。In FIG. 17, the voltage (−V) is applied to the scanning electrode Yn.
y) is applied (at this time, the transparent electrode in FIG. 17 is regarded as the transparent electrode 1Y), and the address electrode Am is turned on.
When the voltage Von based on the input image signal in the state is applied and the voltage Voff based on the input image signal in the OFF state is applied to the adjacent address electrode Am + 1, the voltage between the front glass substrate 5 and the rear glass substrate 9 is increased. The distribution of the electric field generated in the space is schematically illustrated by equipotential lines indicated by wavy lines. In particular, since the barrier rib 7 and the phosphor 8 (each material thereof) have a dielectric constant several times to several tens times higher than that of the discharge gas filling the gap 23, as shown in FIG. The electric field concentrates in a certain gap 23.
【０１３０】かかる場合、電圧Ｖｏｆｆが印加されてい
るアドレス電極Ａｍ＋１に属する放電セル（図１７では
アドレス（ｎ，ｍ＋１）の放電セル）に隣接する隙間２
３に上述の強い電界が発生すると、当該放電セルに属す
る走査電極Ｙｎの上方の上記隙間２３に接する部分近傍
に放電が誘発される。かかる走査電極Ｙｎ上方での放電
をトリガーとして、当該走査電極Ｙｎと電極Ｘｎとの間
で誤った面放電、即ち、書込み誤放電が発生するものと
考えられる。In this case, the gap 2 adjacent to the discharge cell belonging to the address electrode Am + 1 to which the voltage Voff is applied (the discharge cell at the address (n, m + 1) in FIG. 17).
When the above-mentioned strong electric field is generated in 3, a discharge is induced in the vicinity of the portion in contact with the gap 23 above the scan electrode Yn belonging to the discharge cell. It is considered that an erroneous surface discharge, that is, an erroneous write discharge occurs between the scan electrode Yn and the electrode Xn, triggered by the discharge above the scan electrode Yn.
【０１３１】そこで、実施の形態５では、実施の形態１
及び２のそれぞれに係る各ＰＤＰのように隙間２３を有
するＰＤＰにおける書込み誤放電を抑制しうるＰＤＰを
提供する。Therefore, in the fifth embodiment, the first embodiment
And a PDP capable of suppressing erroneous writing in a PDP having a gap 23 as in each of the PDPs according to the first and second aspects.
【０１３２】図１８は、実施の形態５に係るＰＤＰ５２
の構造を模式的に示す縦断面図である。なお、図１８の
ＰＤＰ５２の基本的な構造は図６のＰＤＰ５１と同様で
あるため、本ＰＤＰ５２の特徴部分を中心に説明をす
る。FIG. 18 shows a PDP 52 according to the fifth embodiment.
FIG. 2 is a longitudinal sectional view schematically showing the structure of FIG. Note that the basic structure of the PDP 52 in FIG. 18 is the same as that of the PDP 51 in FIG. 6, and therefore the description will focus on the features of the PDP 52.
【０１３３】図１８に示すように、ＰＤＰ５２は、図６
の第１基板５１Ｆと、図６の第２基板５１Ｒに対して電
界遮蔽電極２４が更に配置された第２基板５２Ｒとを備
える。詳細には、電界遮蔽電極２４は、背面ガラス基板
９の表面ないしは主面９Ｓ上であって互いに隣接するア
ドレス電極６の間の各領域上に、アドレス電極６又はバ
リアリブ７の長手方向に沿ってストライプ状に配置され
ている。また、電界遮蔽電極２４は、第２基板５２Ｒを
放電空間５１Ｓに接する側の表面から見た場合に、少な
くともその一部がバリアリブ７に隠れて見えない位置
に、即ち、バリアリブ７の上記表面９Ｓへの投影部近傍
に配置されている。As shown in FIG. 18, PDP 52 is
And a second substrate 52R in which the electric field shielding electrode 24 is further arranged with respect to the second substrate 51R of FIG. Specifically, the electric field shielding electrode 24 is provided on each surface between the address electrodes 6 adjacent to each other on the surface or the main surface 9S of the rear glass substrate 9 along the longitudinal direction of the address electrode 6 or the barrier rib 7. They are arranged in stripes. When the second substrate 52R is viewed from the surface in contact with the discharge space 51S, the electric field shielding electrode 24 is at a position where at least a part thereof is hidden by the barrier ribs 7 and cannot be seen, ie, the surface 9S of the barrier ribs 7 is not visible. Is arranged in the vicinity of the projection unit.
【０１３４】アドレス電極６（図６参照）を例えばスク
リーン印刷法によって形成する場合、電界遮蔽電極２４
は、図６のアドレス電極６の印刷形成時に使用するスク
リーン版のパターンを、アドレス電極６及び電界遮蔽電
極２４のパターンを有するスクリーン版に変更するのみ
という簡便な方法によって、形成可能である。このと
き、ＰＤＰ５１の製造工程と比較して全体の製造工程数
を増加させることなく、アドレス電極６と電界遮蔽電極
２４とを一括して印刷形成できる。勿論、リフトオフ法
やエッチング法等の他の形成方法によってアドレス電極
６及び電界遮蔽電極２４を形成する場合にも、上述と同
様の効果を得ることができる。When the address electrode 6 (see FIG. 6) is formed by, for example, a screen printing method, the electric field shielding electrode 24
6 can be formed by a simple method of merely changing the pattern of the screen plate used for printing the address electrodes 6 in FIG. 6 to a screen plate having the patterns of the address electrodes 6 and the electric field shielding electrodes 24. At this time, the address electrodes 6 and the electric-field shielding electrodes 24 can be collectively printed without increasing the number of manufacturing steps as compared with the manufacturing steps of the PDP 51. Of course, the same effects as described above can be obtained when the address electrode 6 and the electric field shielding electrode 24 are formed by another forming method such as a lift-off method or an etching method.
【０１３５】ＰＤＰ５２によれば、電界遮蔽電極２４に
印加する電圧によって前面ガラス基板５と背面ガラス基
板９との間の空間の電界を制御可能である。従って、電
界遮蔽電極２４に適切な電圧を印加することによって、
アドレス期間において隙間２３に上述の強い電界が発生
することを確実に抑制することができる。According to the PDP 52, the electric field in the space between the front glass substrate 5 and the rear glass substrate 9 can be controlled by the voltage applied to the electric field shielding electrode 24. Therefore, by applying an appropriate voltage to the electric field shielding electrode 24,
The generation of the strong electric field in the gap 23 during the address period can be reliably suppressed.
【０１３６】図１８には、書込み動作として走査電極Ｙ
ｎ，アドレス電極Ａｍ及びアドレス電極Ａｍ＋１のそれ
ぞれに電圧（−Ｖｙ），電圧Ｖｏｎ及び電圧Ｖｏｆｆを
印加すると共に、電界遮蔽電極２４に走査電極Ｙｎと同
様の電圧（−Ｖｙ）を印加した場合における、前面ガラ
ス基板５と背面ガラス基板９との間の空間との間の等電
位線分布の概略を波線で図示している。図１８に示すよ
うに、ＰＤＰ５２によれば、電界遮蔽電極２４に上記所
定の電圧Ｖｂが印加されて、隙間２３に図１７のような
強い電界が生じないように制御されるときには、書込み
誤放電を抑制することができる。FIG. 18 shows that the scan electrode Y
n, the voltage (−Vy), the voltage Von, and the voltage Voff are applied to each of the address electrode Am and the address electrode Am + 1, and the same voltage (−Vy) as the scan electrode Yn is applied to the electric field shielding electrode 24. The outline of the equipotential line distribution between the front glass substrate 5 and the space between the rear glass substrate 9 is shown by a broken line. As shown in FIG. 18, according to the PDP 52, when the predetermined voltage Vb is applied to the electric field shielding electrode 24 and the gap 23 is controlled so as not to generate a strong electric field as shown in FIG. Can be suppressed.
【０１３７】ここで、電界遮蔽電極２４に印加されて書
込み誤放電を抑制しうる上記電圧Ｖｂについて、図１７
及び図１８を参照しつつ説明する。Here, the voltage Vb applied to the electric field shielding electrode 24 and capable of suppressing erroneous writing is described with reference to FIG.
This will be described with reference to FIG.
【０１３８】まず、隙間２３が十分に小さい場合につい
て考える。このとき、図１７に示す電界遮蔽電極２４を
有さない構造では、アドレス電極Ａｍ，Ａｍ＋１にそれ
ぞれ電圧Ｖｏｎ，Ｖｏｆｆが印加されている場合、両ア
ドレス電極Ａｍ，Ａｍ＋１間を結ぶ直線の中点を含み、
且つ、当該直線に垂直な平面における電位は、約電位
｛（Ｖｏｎ＋Ｖｏｆｆ）／２｝にあると考えられる。か
かる点に鑑みれば、図１８の電界遮蔽電極２４を有する
ＰＤＰ５２において、電界遮蔽電極２４に印加する電圧
Ｖｂを、電圧｛（Ｖｏｎ＋Ｖｏｆｆ）／２｝に対して電
圧Ｖｏｆｆ寄りの値に設定すれば、上述の隙間２３に発
生する強い電界の低減・抑制することができる。このと
き、電圧Ｖｂを電圧Ｖｏｆｆに設定すれば、電圧Ｖｂの
供給電源を電圧Ｖｏｆｆの供給電源として利用できるた
め、ＰＤＰ５２を備えるプラズマディスプレイ装置の回
路構成を簡略化できるという利点がある。First, consider the case where the gap 23 is sufficiently small. At this time, in the structure without the electric field shielding electrode 24 shown in FIG. 17, when the voltages Von and Voff are applied to the address electrodes Am and Am + 1, respectively, the midpoint of the straight line connecting the address electrodes Am and Am + 1 is determined. Including
In addition, the potential in a plane perpendicular to the straight line is considered to be at about potential {(Von + Voff) / 2}. In view of this point, in the PDP 52 having the electric field shielding electrode 24 in FIG. 18, if the voltage Vb applied to the electric field shielding electrode 24 is set to a value closer to the voltage Voff with respect to the voltage {(Von + Voff) / 2}, The strong electric field generated in the gap 23 described above can be reduced and suppressed. At this time, if the voltage Vb is set to the voltage Voff, the power supply of the voltage Vb can be used as the power supply of the voltage Voff, so that there is an advantage that the circuit configuration of the plasma display device including the PDP 52 can be simplified.
【０１３９】他方、電界遮蔽電極２４に印加される電圧
Ｖｂによる電界は、電圧Ｖｏｎが印加されているアドレ
ス電極Ａｍが属する放電セル内の電界分布にも影響を与
えるので、電圧Ｖｂと電圧Ｖｏｎとの電圧差が大きくな
りすぎると、アドレス電極Ａｍと走査電極Ｙｎとの書込
み対向放電を正常に発生させるために必要な電界強度を
得られなくなる場合が生じうる。かかる場合には、書込
み放電が正常に行われないことによって、維持期間にお
いて点灯すべき発光セルが点灯しない（不点灯）という
問題が惹起される。On the other hand, the electric field by the voltage Vb applied to the electric field shielding electrode 24 also affects the electric field distribution in the discharge cell to which the address electrode Am to which the voltage Von is applied, so that the voltage Vb and the voltage Von If the voltage difference is too large, it may be impossible to obtain the electric field intensity necessary for normally generating the write-facing discharge between the address electrode Am and the scan electrode Yn. In such a case, the problem that the light emitting cells to be lit during the sustain period are not lit (not lit) due to the non-performing write discharge is caused.
【０１４０】以上の点を考慮すれば、隙間２３が十分に
小さい場合には、電界遮蔽電極２４に印加する電圧Ｖｂ
を、電圧Ｖｏｆｆを中心にして両側に電圧Ｖｏｎと電圧
Ｖｏｆｆとの差の半分の電圧範囲を有する範囲内の値、
即ち、電圧｛Ｖｏｆｆ±（Ｖｏｎ−Ｖｏｆｆ）／２｝の
範囲内の値に制御することが望ましい。In consideration of the above points, when the gap 23 is sufficiently small, the voltage Vb applied to the electric field shielding electrode 24
Is a value within a range having a voltage range that is half the difference between the voltage Von and the voltage Voff on both sides around the voltage Voff,
That is, it is desirable to control the voltage to a value within the range of {Voff ± (Von−Voff) / 2}.
【０１４１】隙間２３が広い程、強い電界が存在する空
間も広くなるので、書込み誤放電及び正常な書込み放電
のいずれもが非常に発生しやすくなる。従って、書込み
誤放電を確実に抑制するためには、電圧Ｖｂを、上述の
隙間２３が狭い場合における電圧Ｖｂの電圧範囲よりも
更に低く制御する必要性が生じる。例えば既述の図１８
に示すように、電圧Ｖｂを走査電極Ｙｎに印加される電
圧（−Ｖｙ）に制御する場合もあり得る。以上のよう
に、隙間２３の広さに応じて、適切に電圧Ｖｂが制御さ
れる。Since the space where the strong electric field exists becomes wider as the gap 23 is wider, both the erroneous write discharge and the normal write discharge are very likely to occur. Therefore, in order to reliably suppress the erroneous writing, the voltage Vb needs to be controlled to be lower than the voltage range of the voltage Vb when the gap 23 is narrow. For example, FIG.
As shown in FIG. 7, the voltage Vb may be controlled to the voltage (-Vy) applied to the scan electrode Yn. As described above, the voltage Vb is appropriately controlled according to the width of the gap 23.
【０１４２】なお、隙間２３として、例えばバリアリブ
７の高さの不均一性等のその他の原因によっても生じた
ものであっても、上述の制御方法によって同様の効果を
得ることができる。Even if the gap 23 is caused by other causes such as unevenness of the height of the barrier ribs 7, the same effect can be obtained by the above-described control method.
【０１４３】また、上述の書込み誤放電は、上記隙間２
３を有さないＰＤＰにおいても生じうる。例えば、アド
レス電極６のパターン形成の精度上の都合により、アド
レス電極６の配置位置が図１７の場合よりも紙面に向か
って右側にずれた位置に配置された構造のＰＤＰにおい
ても書込み誤放電が生じうる。かかる場合には、アドレ
ス電極Ａｍに印加された電圧Ｖｏｎによる電界が、電圧
Ｖｏｆｆが印加されたアドレス電極Ａｍ＋１が属する放
電セル内の電界形成により大きな影響を与える。即ち、
図１７のＰＤＰ５１と比較して、アドレス電極Ａｍがア
ドレス電極Ａｍ＋１が属する放電セルの側に近づくた
め、その配置ずれの分だけ、上記電圧Ｖｏｎによる電界
のより多くが、バリアリブ７を越えてアドレス電極Ａｍ
＋１が属する発光セルに侵入する。このため、アドレス
電極Ａｍ＋１が属する発光セルにおける誤放電の発生確
率が、図１７のＰＤＰよりも増大する。In addition, the above-mentioned erroneous write discharge is caused by the above gap 2
3 can also occur in PDPs that do not. For example, due to the accuracy of the pattern formation of the address electrode 6, the erroneous write discharge occurs even in a PDP having a structure in which the arrangement position of the address electrode 6 is shifted to the right side as viewed in FIG. Can occur. In such a case, the electric field due to the voltage Von applied to the address electrode Am has a greater effect on the electric field formation in the discharge cell to which the address electrode Am + 1 to which the voltage Voff is applied. That is,
Compared with the PDP 51 of FIG. 17, since the address electrode Am approaches the side of the discharge cell to which the address electrode Am + 1 belongs, more of the electric field due to the voltage Von exceeds the barrier rib 7 due to the misalignment. Am
Invade the light emitting cell to which +1 belongs. Therefore, the probability of occurrence of an erroneous discharge in the light emitting cell to which the address electrode Am + 1 belongs is greater than that in the PDP of FIG.
【０１４４】このような配置ずれを有する場合あって
も、電界遮蔽電極２４に適切な電圧を印加することによ
って、アドレス電極Ａｍ＋１が属する発光セル内の電界
を制御し、これによって、書込み誤放電の発生を抑制す
ることが可能である。Even if there is such a displacement, an appropriate voltage is applied to the electric field shielding electrode 24 to control the electric field in the light emitting cell to which the address electrode Am + 1 belongs. It is possible to suppress the occurrence.
【０１４５】（実施の形態６）さて、上述のＰＤＰ５２
をプラズマディスプレイ装置に適用する場合、アドレス
期間に限らず維持期間及び消去期間においても、即ち、
常時に電界遮蔽電極２４に所定の電圧Ｖｂを供給し続け
る駆動方法を採用すれば、電界遮蔽電極２４の駆動回路
の構成は簡単なもので済むという利点を享受することが
できる。(Embodiment 6) The PDP 52 described above will now be described.
Is applied to the plasma display device, not only in the address period but also in the sustain period and the erase period,
If a driving method in which the predetermined voltage Vb is continuously supplied to the electric field shielding electrode 24 at all times is adopted, the advantage that the configuration of the driving circuit of the electric field shielding electrode 24 can be simplified can be obtained.
【０１４６】しかしながら、そのような駆動方法によれ
ば、正規の書込み放電が実行された放電セルでは、維持
期間中に電界遮蔽電極２４に電圧Ｖｂを供給しない駆動
方法と比べて、維持期間における維持放電（面放電ＤＣ
２）の効率が低下してしまう場合がある。これは、以下
の理由によると考えられる。However, according to such a driving method, in the discharge cells in which the normal address discharge has been performed, the sustaining period in the sustain period is lower than that in the driving method in which the voltage Vb is not supplied to the electric field shielding electrode 24 during the sustain period. Discharge (surface discharge DC
The efficiency of 2) may be reduced. This is considered for the following reason.
【０１４７】図２及び図３に示す駆動方法において、ア
ドレス期間では、カソード膜４の表面４Ｓないしは誘電
体層３Ａの表面３ＳＡ上に壁電荷を形成する。このと
き、オーバーグレーズ層１０や蛍光体層８も僅かに負に
帯電する。In the driving method shown in FIGS. 2 and 3, in the address period, wall charges are formed on the surface 4S of the cathode film 4 or the surface 3SA of the dielectric layer 3A. At this time, the overglaze layer 10 and the phosphor layer 8 are also slightly negatively charged.
【０１４８】このとき、維持期間では、図２及び図３の
（ａ）に示すように、全てのアドレス電極Ａｍに正値の
電圧を供給することによって、蛍光体層８のオーバーグ
レーズ層１０に接する部分、即ち、蛍光体層８のオーバ
ーグレーズ層１０の表面１０Ｓ上の部分近傍の空間の電
位を、内部ギャップＧの中心軸上方の空間の平均的な電
位（おおよそ、電圧（Ｖｓ／２）＋正負の壁電荷が及ぼ
す電位）と同レベルに制御している。かかるアドレス電
極Ａｍへの電圧供給によって、電極Ｘｎ，Ｙｎのいずれ
に電圧Ｖｓが印加された場合においても内部ギャップＧ
の中心軸に対して空間対称性を有する、電界強度分布を
当該内部ギャップＧ近傍の放電空間に生じさせることが
できる。その結果、図２及び図３の駆動方法によれば、
電極対Ｘｎ，Ｙｎ間に印加する放電開始のための電圧を
低減化して、維持放電の効率の向上を図っている。At this time, in the sustain period, as shown in FIGS. 2 and 3A, a positive voltage is supplied to all the address electrodes Am, so that the overglaze layer 10 of the phosphor layer 8 is supplied to the overglaze layer 10. The contact potential, that is, the potential of the space in the vicinity of the portion of the overglaze layer 10 on the surface 10S of the overglaze layer 10 is reduced to the average potential of the space above the center axis of the internal gap G (approximately, voltage (Vs / 2)). + Potential of positive and negative wall charges). When the voltage Vs is applied to either of the electrodes Xn and Yn by the voltage supply to the address electrode Am, the internal gap G
An electric field intensity distribution having spatial symmetry with respect to the central axis of the internal gap G can be generated in the discharge space near the internal gap G. As a result, according to the driving method of FIGS. 2 and 3,
The voltage for starting discharge applied between the pair of electrodes Xn and Yn is reduced to improve the efficiency of sustain discharge.
【０１４９】次に、図２及び図３の駆動方法に対して、
電界遮蔽電極２４に常時に電圧Ｖｂを供給し続ける駆動
方法を適用した場合について言及する。かかる場合、上
記電圧Ｖｂがアドレス期間においてアドレス電極Ａｍに
印加される電圧Ｖｏｎのように低い電圧である場合に
は、維持期間において、正規の書込み放電が実行された
放電セル内のバリアリブ７に近い部分の電位が、上記電
圧Ｖｂによる電界によって負極側に変動してしまう。こ
のため、上述の電界強度分布の空間対称性が損なわれて
しまい、その結果、電極対Ｘｎ，Ｙｎ間に印加する放電
開始電圧の上昇並びに同放電の効率の低下が起こるもの
と考えられる。Next, with respect to the driving methods shown in FIGS. 2 and 3,
A case in which a driving method of continuously supplying the voltage Vb to the electric field shielding electrode 24 is applied will be described. In such a case, when the voltage Vb is a low voltage such as the voltage Von applied to the address electrode Am in the address period, the voltage Vb is close to the barrier rib 7 in the discharge cell where the regular address discharge has been performed in the sustain period. The potential of the portion fluctuates toward the negative electrode due to the electric field generated by the voltage Vb. For this reason, it is considered that the spatial symmetry of the electric field intensity distribution described above is impaired, and as a result, the discharge starting voltage applied between the electrode pair Xn and Yn increases and the efficiency of the discharge decreases.
【０１５０】そこで、実施の形態６では、電圧Ｖｂの供
給によって惹起される、電極対Ｘｎ，Ｙｎ間の放電開始
電圧の上昇並びに同放電の効率の低下という問題点を、
上述の考察に基づいて解決する。Therefore, in the sixth embodiment, there is a problem that the discharge starting voltage between the electrode pair Xn and Yn is raised and the efficiency of the discharge is lowered caused by the supply of the voltage Vb.
The solution is based on the above considerations.
【０１５１】まず、第１の解決方法として、実施の形態
６に係るＰＤＰ又は同ＰＤＰの駆動方法では、維持期間
中に電界遮蔽電極２４に印加する電圧Ｖｂを、書込み放
電期間において供給する電圧値に対して正極側に制御し
て、上述の電界強度分布の空間対称性を確保する。この
とき、維持期間中の電圧Ｖｂを同期間中にアドレス電極
Ａｍに印加する電圧と同じ値にすれば、当該駆動方法の
ための回路を簡単な構成とすることができる。かかる電
圧制御の場合、維持放電の効率も最適に近い状況が得ら
れる。First, as a first solution, in the PDP according to the sixth embodiment or the method of driving the same, the voltage Vb applied to the electric field shielding electrode 24 during the sustain period is set to the voltage value supplied during the address discharge period. To the positive electrode side to ensure the spatial symmetry of the electric field intensity distribution described above. At this time, if the voltage Vb during the sustain period is set to the same value as the voltage applied to the address electrode Am during the same period, the circuit for the driving method can have a simple configuration. In the case of such voltage control, a situation where the efficiency of the sustain discharge is close to the optimum is obtained.
【０１５２】また、第２の解決方法として、維持期間中
に電界遮蔽電極２４に外部電圧を供給しない状態、即
ち、浮遊状態とする駆動方法を採用しても、上述の第１
の解決方法と同様の効果を得ることができる。As a second solution, a driving method in which an external voltage is not supplied to the electric field shielding electrode 24 during the sustain period, that is, a driving method in which the electric field shielding electrode 24 is in a floating state is adopted.
The same effect as that of the solution can be obtained.
【０１５３】また、消去期間においても、電界遮蔽電極
２４に印加する電圧Ｖｂを同消去期間においてアドレス
電極Ａｍに印加する電圧と同様の値に制御することによ
って、電極対Ｘｎ，Ｙｎ間のプライミング放電や消去放
電を起こり易くすることができる。このとき、回路の構
成が簡単で済むという利点もある。In the erasing period, the voltage Vb applied to the electric field shielding electrode 24 is controlled to the same value as the voltage applied to the address electrode Am in the erasing period, so that the priming discharge between the pair of electrodes Xn and Yn is performed. Or erase discharge can easily occur. At this time, there is an advantage that the circuit configuration can be simplified.
【０１５４】（実施の形態７）さて、図１８に示す実施
の形態５に係るＰＤＰ５２では、電界遮蔽電極２４及び
アドレス電極６が共に背面ガラス基板９の表面９Ｓ上に
配置されている。しかし、放電セル内の電界を制御して
上述の書き込み誤放電の抑制効果を得るためには、電界
遮蔽電極２４とアドレス電極６とは必ずしも同一平面上
に配置される必要性はない。かかる点に鑑み、実施の形
態７に係るＰＤＰ５２ａは以下の構成を有する。(Embodiment 7) In the PDP 52 according to Embodiment 5 shown in FIG. 18, the electric field shielding electrode 24 and the address electrode 6 are both arranged on the front surface 9S of the rear glass substrate 9. However, in order to control the electric field in the discharge cell and obtain the above-described effect of suppressing the erroneous writing discharge, the electric field shielding electrode 24 and the address electrode 6 need not necessarily be arranged on the same plane. In view of this, the PDP 52a according to the seventh embodiment has the following configuration.
【０１５５】図１９に示すように、ＰＤＰ５２ａは、図
６の第１基板５１Ｆと、電界遮蔽電極２４ａを有する第
２基板５２Ｒとを備える。特に、ＰＤＰ５２ａの第２基
板５２Ｒａでは、背面ガラス基板９の表面９Ｓ上の所定
の位置に電界遮蔽電極２４ａがストライプ状に配置され
ており、当該電界遮蔽電極２４ａと上記表面９Ｓとを覆
うように、絶縁層２５が配置されている。As shown in FIG. 19, the PDP 52a includes the first substrate 51F shown in FIG. 6 and a second substrate 52R having the electric field shielding electrode 24a. In particular, in the second substrate 52Ra of the PDP 52a, the electric field shielding electrodes 24a are arranged in stripes at predetermined positions on the surface 9S of the rear glass substrate 9, so that the electric field shielding electrodes 24a and the surface 9S are covered. , An insulating layer 25.
【０１５６】更に、絶縁層２５の上記表面９Ｓとは反対
側の表面２５Ｓ上であって隣接する電界遮蔽電極２４ａ
間に相当する領域上に、電界遮蔽電極２４ａの長手方向
に沿ってストライプ状のアドレス電極６が配置されてい
る。そして、アドレス電極６と上記表面２５Ｓとを覆う
ように、既述のオーバーグレーズ層１０が配置されてい
る。そして、第２基板５２Ｒａは、それぞれが所定の位
置に配置された、既述のバリアリブ７及び蛍光体層８を
備える。このとき、図１８の電界遮蔽電極２４と同様
に、電界遮蔽電極２４ａは、第２基板５２Ｒａを放電空
間５１Ｓに接する側の表面から見た場合に、少なくとも
その一部がバリアリブ７に隠れて見えない位置に、即
ち、バリアリブ７の上記表面９Ｓへの投影部近傍に配置
されている。Further, on the surface 25S of the insulating layer 25 opposite to the surface 9S, the adjacent electric field shielding electrode 24a
The stripe-shaped address electrodes 6 are arranged along the longitudinal direction of the electric-field shielding electrode 24a on a region corresponding to the space therebetween. The above-mentioned overglaze layer 10 is arranged so as to cover the address electrode 6 and the surface 25S. The second substrate 52Ra includes the barrier ribs 7 and the phosphor layers 8 described above, each of which is disposed at a predetermined position. At this time, like the electric field shielding electrode 24 in FIG. 18, the electric field shielding electrode 24a is at least partially hidden behind the barrier rib 7 when the second substrate 52Ra is viewed from the surface in contact with the discharge space 51S. In other words, the barrier rib 7 is disposed near the projected portion of the barrier rib 7 on the surface 9S.
【０１５７】換言すれば、第２基板５２Ｒａは、図１７
の第２基板５２Ｒにおける背面ガラス基板９とアドレス
電極６及びオーバーグレーズ層１０から成る層との間
に、上述の電界遮蔽電極２４ａ及び絶縁層２５が挿入配
置された構造を有している。In other words, the second substrate 52Ra corresponds to FIG.
The above-mentioned second substrate 52R has a structure in which the above-described electric field shielding electrode 24a and the insulating layer 25 are inserted and arranged between the rear glass substrate 9 and the layer including the address electrode 6 and the overglaze layer 10.
【０１５８】上述の第２基板５２Ｒａによれば、電界遮
蔽電極２４ａとアドレス電極６とが絶縁層２５を挟んで
別々の表面９Ｓ上と表面２５Ｓ上とに配置されている。
このため、両電極２４ａ，６の形成パターンの密度は、
図１７のアドレス電極６の形成パターンと同レベルであ
る。従って、図１８の電界遮蔽電極２４ａ及びアドレス
電極６から成る、より高密度なパターンの形成時に生じ
うる歩留まりの低下を有効に回避することができる。According to the above-described second substrate 52Ra, the electric field shielding electrode 24a and the address electrode 6 are arranged on the separate surfaces 9S and 25S with the insulating layer 25 interposed therebetween.
For this reason, the density of the formation pattern of both electrodes 24a, 6 is
This is the same level as the formation pattern of the address electrode 6 in FIG. Therefore, it is possible to effectively avoid a decrease in yield that may occur when a higher-density pattern formed of the electric field shielding electrode 24a and the address electrode 6 of FIG. 18 is formed.
【０１５９】更に、第２基板５２Ｒａの構造によれば、
図１８の第２基板５２と比較して、両電極２４ａ，６の
各々の外部電圧の供給箇所である配線端子の形成が容易
であるという利点がある。かかる点を図２０を用いて以
下に詳述する。Further, according to the structure of the second substrate 52Ra,
As compared with the second substrate 52 of FIG. 18, there is an advantage that it is easy to form the wiring terminals, which are the locations where the external voltages are supplied to the two electrodes 24a and 6 respectively. This will be described in detail below with reference to FIG.
【０１６０】図２０は、ＰＤＰ５２ａを背面ガラス基板
９の表面９Ｓ（図１９参照）側、即ち、バリアリブ７
（図１９参照）が形成されている側から見た場合におけ
る、ＰＤＰ５２ａの端部の上面図である。なお、図２０
は、アドレス電極６と電界遮蔽電極２４ａとの配置位置
の関係を説明するための図であり、以下の説明に必要な
構成要素のみを図示している。図２０において、電界遮
蔽電極２４ａを太い波線で以て図示し、アドレス電極６
を実線で以て図示している。また、図２０中の領域ＡＲ
１はＰＤＰ５２ａにおける表示エリアである。FIG. 20 shows that the PDP 52a is connected to the front surface 9S (see FIG. 19) of the rear glass substrate 9,
FIG. 20 is a top view of the end of the PDP 52a when viewed from the side where (see FIG. 19) is formed. Note that FIG.
Is a diagram for explaining the relationship between the arrangement positions of the address electrode 6 and the electric field shielding electrode 24a, and shows only the components necessary for the following description. In FIG. 20, the electric field shielding electrode 24a is shown by a thick wavy line, and the address electrode 6
Is indicated by a solid line. Also, the area AR in FIG.
Reference numeral 1 denotes a display area in the PDP 52a.
【０１６１】図２０に示すように、アドレス電極６は、
ＰＤＰ５２ａの端部において、表示エリアＡＲ１から引
き出し部領域ＡＲ２を介して端子部領域ＡＲ３へ至る。
なお、アドレス電極６は、表示エリアＡＲ１及び引き出
さし部領域ＡＲ２内では絶縁層２５の表面２５Ｓ（図１
９参照）上に形成され、端子部領域ＡＲ３内では背面ガ
ラス基板９の表面９Ｓ上に、上記引き出し部領域ＡＲ２
から引き続いて延長形成されている。他方、電界遮蔽電
極２４ａは、表示エリアＡＲ１から端子部領域ＡＲ３に
至る全領域において背面ガラス基板９の表面９Ｓ上に形
成されている。しかも、絶縁層２５が形成されている領
域内では、電界遮蔽電極２４ａとアドレス電極６とは、
当該絶縁層２５によって互いに電気的に分離されてい
る。As shown in FIG. 20, the address electrode 6
At the end of the PDP 52a, the terminal area AR3 extends from the display area AR1 through the lead area AR2.
Note that the address electrode 6 has a surface 25S (see FIG. 1) of the insulating layer 25 in the display area AR1 and the extension area AR2.
9) on the front surface 9S of the rear glass substrate 9 in the terminal area AR3.
And is continuously formed. On the other hand, the electric field shielding electrode 24a is formed on the front surface 9S of the rear glass substrate 9 in the entire area from the display area AR1 to the terminal area AR3. Moreover, in the region where the insulating layer 25 is formed, the electric field shielding electrode 24a and the address electrode 6
The insulating layers 25 electrically separate each other.
【０１６２】このとき、ＰＤＰ５２ａでは基本的には全
ての電界遮蔽電極２４ａに単一の電圧Ｖｂが供給される
ことに鑑みれば、絶縁層２５を有する引き出し部領域Ａ
Ｒ２内において全ての電界遮蔽電極２４ａを共通に接続
して、当該共通の配線のみを端子部領域ＡＲ３へ引き出
せば、当該引き出された配線で以て電界遮蔽電極２４ａ
の単一の配線端子を形成可能である。従って、第２基板
５２Ｒａによれば、図１８の第２基板５２Ｒと比較し
て、電界遮蔽電極２４ａの配線端子を狭いスペースにも
形成できるという利点がある。例えば、背面ガラス基板
９の表面９Ｓ（図１９参照）上のエッジ部付近であって
アドレス電極６等及びその配線端子が形成されていない
領域ＡＲ４（図２０参照）のように、背面ガラス基板９
の表面９Ｓ（図１９参照）のいわば余白部分を利用する
ことができる。At this time, in view of the fact that a single voltage Vb is basically supplied to all the electric field shielding electrodes 24a in the PDP 52a, the lead portion region A having the insulating layer 25 is considered.
If all the electric field shielding electrodes 24a are connected in common in R2 and only the common wiring is led out to the terminal area AR3, the electric wiring is used for the electric field shielding electrode 24a by the drawn wiring.
Can be formed. Therefore, according to the second substrate 52Ra, there is an advantage that the wiring terminals of the electric field shielding electrode 24a can be formed in a narrow space as compared with the second substrate 52R of FIG. For example, as in the area AR4 (see FIG. 20) near the edge portion on the surface 9S (see FIG. 19) of the rear glass substrate 9 where the address electrodes 6 and the like and the wiring terminals thereof are not formed, the rear glass substrate 9
A so-called marginal portion of the surface 9S (see FIG. 19) can be used.
【０１６３】また、図２０に示すように、アドレス電極
６を数１０〜数１００本単位毎の（複数の）ブロックＢ
Ｌに分け、引出し部領域ＡＲ２及び端子部領域ＡＲ３に
おいて各ブロックＢＬ毎にアドレス電極６を各ブロック
ＢＬの中央に寄せた形態とする場合には、上記領域ＡＲ
２，ＡＲ３において隣接するブロックＢＬの境界近傍に
形成された隙間領域に電界遮蔽電極２４ａの配線端子を
形成することができる。このとき、電界遮蔽電極２４ａ
を上記ブロックＢＬに対応するブロックに分けて、当該
各ブロック毎に共通に接続する場合には、上記各隙間領
域を、各部ロックＢＬ毎の電界遮蔽電極２４ａの配線端
子の形成領域として利用できる。Further, as shown in FIG. 20, a plurality of (multiple) blocks B each having several tens to several hundreds of address electrodes 6 are provided.
In the case where the address electrode 6 is arranged at the center of each block BL for each block BL in the extraction section area AR2 and the terminal section area AR3, the area AR
2, AR3, a wiring terminal of the electric field shielding electrode 24a can be formed in a gap region formed near a boundary between adjacent blocks BL. At this time, the electric field shielding electrode 24a
Are divided into blocks corresponding to the blocks BL, and are commonly connected to each of the blocks, the gap regions can be used as regions for forming the wiring terminals of the electric field shielding electrodes 24a for the respective locks BL.
【０１６４】また、電界遮蔽電極２４ａに印加する電圧
Ｖｂの設定値によっては、アドレス期間において、電界
遮蔽電極２４ａとアドレス電極６との間の電位差が、隣
接するアドレス電極６間に生じうる最大電位差（Ｖｏｎ
−Ｖｏｆｆ）を越える場合が生じる。このため、配線端
子を成す材料のマイグレーションの防止という観点か
ら、電界遮蔽電極２４ａとアドレス電極６との各配線端
子間のスペースを、隣接するアドレス電極６間の間隔よ
りも大きくすることが望ましい。第２基板５２Ｒａによ
れば、電界遮蔽電極２４ａの配線端子を上記領域ＡＲ４
又は上記各ブロックＢＬ間の隙間領域に形成することに
よって対応可能である。In addition, depending on the set value of the voltage Vb applied to the electric field shielding electrode 24a, the potential difference between the electric field shielding electrode 24a and the address electrode 6 during the address period is the maximum potential difference that can occur between the adjacent address electrodes 6. (Von
−Voff). Therefore, from the viewpoint of preventing migration of the material forming the wiring terminal, it is desirable that the space between each wiring terminal of the electric field shielding electrode 24a and the address electrode 6 be larger than the space between the adjacent address electrodes 6. According to the second substrate 52Ra, the wiring terminal of the electric field shielding electrode 24a is connected to the area AR4.
Alternatively, it can be dealt with by forming it in the gap region between each of the blocks BL.
【０１６５】このように、第２基板５２Ｒａは、同一平
面内において電界遮蔽電極２４ａ及びアドレス電極６の
双方の配線端子を高密度に形成する必要性が無いという
利点を有する。このため、第２基板５２Ｒａを有するＰ
ＤＰをプラズマディスプレイ装置に適用する場合には、
高密度の実装を回避することができる。As described above, the second substrate 52Ra has an advantage that it is not necessary to form both wiring terminals of the electric field shielding electrode 24a and the address electrode 6 at high density in the same plane. Therefore, the P having the second substrate 52Ra
When applying DP to a plasma display device,
High-density mounting can be avoided.
【０１６６】これに対して、図１８に示すＰＤＰ５２の
第２基板５２Ｒにおいて、例えばアドレス電極６を背面
ガラス基板９の一方の端部側へ引き出し、上記一方の端
部に対向する、他方の端部側へ電界遮蔽電極２４ａを引
き出して、上記各端部において電極６，２４ａのそれぞ
れの配線端子を形成する場合には、上述の配線端子の高
密度形成及び高密度実装を回避することができる。On the other hand, in the second substrate 52R of the PDP 52 shown in FIG. 18, for example, the address electrode 6 is pulled out to one end of the rear glass substrate 9, and the other end is opposed to the one end. In the case where the electric field shielding electrode 24a is drawn out to the side and the respective wiring terminals of the electrodes 6 and 24a are formed at the respective ends, it is possible to avoid the above-described high density formation and high density mounting of the wiring terminals. .
【０１６７】しかし、アドレス期間を短縮するために、
アドレス電極６を２つのグループに分けて表示エリアＡ
Ｒ１ないしは走査領域を２分割して、両走査領域に対し
て並行に書込み動作を行なう駆動方法を実現するＰＤＰ
としては、図１８のＰＤＰ５２に比較して、本実施の形
態７に係るＰＤＰ５２ａが優位性を有する。なぜなら
ば、かかる駆動方法を採用するＰＤＰは、アドレス電極
６を上記各グループ毎に背面ガラス基板９の対向する各
端部側へ引き出す構造を有する場合が多いので、アドレ
ス電極６と電界遮蔽電極２４（又は２４ａ）とを完全に
別々の端部へ振り分けることができないからである。However, in order to shorten the address period,
Display area A by dividing address electrodes 6 into two groups
PDP that realizes a driving method of dividing R1 or a scanning region into two and performing a writing operation on both scanning regions in parallel
As compared to the PDP 52 of FIG. 18, the PDP 52a according to the seventh embodiment has an advantage. This is because the PDP adopting such a driving method often has a structure in which the address electrodes 6 are drawn out to the respective opposite end portions of the rear glass substrate 9 for each of the above groups. (Or 24a) cannot be assigned to completely different ends.
【０１６８】（実施の形態７の変形例１）さて、図１９
の第２基板５２Ｒａでは、アドレス電極６と電界遮蔽電
極２４ａとは別々の製造工程において形成される。この
ため、電界遮蔽電極２４ａに印加する電圧Ｖｂの制御に
よって放電空間内の電界制御を確実に実行するために
は、両電極６，２４ａの各形成工程において一定レベル
の位置精度が求められる。(Modification 1 of Embodiment 7) By the way, FIG.
In the second substrate 52Ra, the address electrode 6 and the electric field shielding electrode 24a are formed in separate manufacturing steps. For this reason, in order to reliably control the electric field in the discharge space by controlling the voltage Vb applied to the electric field shielding electrode 24a, a certain level of positional accuracy is required in each step of forming the electrodes 6 and 24a.
【０１６９】これに対して、図２１に示す本変形例１に
係るＰＤＰ５２ｂの第２基板５２Ｒｂによれば、上述の
位置精度の要求を緩和することができる。図２１に示す
ように、第２基板５２Ｒｂでは、背面ガラス基板９の表
面９Ｓ上の全面に亘って電界遮蔽電極２４ｂが配置され
ている。そして、電界遮蔽電極２４ｂの上記表面９Ｓと
は反対側の表面２４Ｓｂ上に、誘電体層２５（図１９参
照）に相当する誘電体ないしは誘電体層２５ｂが配置さ
れている。On the other hand, according to the second substrate 52Rb of the PDP 52b according to the first modification shown in FIG. 21, the above-described requirement of the positional accuracy can be relaxed. As shown in FIG. 21, in the second substrate 52Rb, the electric field shielding electrode 24b is disposed over the entire surface 9S of the rear glass substrate 9. A dielectric or a dielectric layer 25b corresponding to the dielectric layer 25 (see FIG. 19) is disposed on the surface 24Sb of the electric field shielding electrode 24b opposite to the surface 9S.
【０１７０】更に、誘電体層２５ｂの上記表面２４Ｓｂ
とは反対側の表面２５Ｓｂ上の所定の位置に、アドレス
電極６（図１９参照）に相当するアドレス電極６ｂが配
置されている。特に、上記表面９Ｓ上の全面に形成され
た電界遮蔽電極２４ｂからの電界による、正常な書込み
放電に与える影響を除去するために、アドレス電極６ｂ
の幅は図１９のアドレス電極６のそれよりも広く設定さ
れる。そして、アドレス電極６ｂ及び上記表面２５Ｓｂ
を覆うように、既述の誘電体層１０が配置されている。
なお、図２１のＰＤＰ５２ｂにおけるその他の構成は、
図１９のＰＤＰ５２ａと同様である。Furthermore, the surface 24Sb of the dielectric layer 25b
Address electrode 6b corresponding to address electrode 6 (see FIG. 19) is arranged at a predetermined position on surface 25Sb opposite to the above. In particular, in order to remove the influence on the normal address discharge due to the electric field from the electric field shielding electrode 24b formed on the entire surface on the surface 9S, the address electrode 6b
Is set wider than that of the address electrode 6 in FIG. Then, the address electrode 6b and the surface 25Sb
The above-described dielectric layer 10 is arranged so as to cover.
The other configuration of the PDP 52b in FIG.
This is the same as the PDP 52a in FIG.
【０１７１】第２基板５２Ｒｂによれば、第２基板５２
Ｒａと比較して、電界遮蔽電極２４ｂに対するアドレス
電極６ｂの位置精度は要求されない。従って、両電極２
４ｂ６ｂ間に配置ずれを起こすことはないので、第２基
板５２Ｒａ又はＰＤＰ５２ａと比較して、製造歩留まり
を向上させることができる。According to the second substrate 52Rb, the second substrate 52
Compared with Ra, the positional accuracy of the address electrode 6b with respect to the electric field shielding electrode 24b is not required. Therefore, both electrodes 2
Since no misalignment occurs between 4b6b, the manufacturing yield can be improved as compared with second substrate 52Ra or PDP 52a.
【０１７２】（実施の形態７の変形例２）既述のよう
に、既述の書き込み誤放電の抑制効果を得るためには、
電界遮蔽電極とアドレス電極とは必ずしも同一平面上に
配置される必要性はない。このため、図２２にＰＤＰ５
２ｃとして示すように、バリアリブ７の内部に電界遮蔽
電極２４ａに相当する電界遮蔽電極２４ｃを配置しても
良い。(Modification 2 of Embodiment 7) As described above, in order to obtain the effect of suppressing the erroneous write discharge described above,
The electric field shielding electrode and the address electrode need not necessarily be arranged on the same plane. Therefore, FIG.
As shown by 2c, an electric field shielding electrode 24c corresponding to the electric field shielding electrode 24a may be arranged inside the barrier rib 7.
【０１７３】[0173]
【発明の効果】（１）請求項１に係る発明によれば、当
該交流型プラズマディスプレイパネル（以下、「ＡＣ型
ＰＤＰ」とも呼ぶ）用基板と、（ガラス）基板上に形成
されたアドレス電極を有する別途の基板とで以てＡＣ型
ＰＤＰを構成する場合には、以下の効果を得ることがで
きる。(1) According to the first aspect of the present invention, the substrate for the AC type plasma display panel (hereinafter also referred to as "AC type PDP") and the address electrode formed on the (glass) substrate The following effects can be obtained when an AC-type PDP is configured with a separate substrate having
【０１７４】まず、当該ＡＣ型ＰＤＰ用基板側の金属電
極及び誘電体層以外の構成要素が従来のＡＣ型ＰＤＰと
同様に設定された上記ＡＣ型ＰＤＰでは、従来のＡＣ型
ＰＤＰと比較して上記凸部の高さ分だけ、アドレス電極
と第１及び第２電極との間の距離が大きい。このため、
当該ＡＣ型ＰＤＰにおいて、従来のＡＣ型ＰＤＰと同様
の電圧をアドレス電極に印加するときには、かかる電圧
による電界が第１及び第２電極間に印加された電圧によ
る電界に及ぼす影響を、従来のＡＣ型ＰＤＰよりも小さ
くすることができる。従って、第１電極と第２電極との
間における面放電のために同第１及び第２電極に印加す
る電圧を、従来のＡＣ型ＰＤＰよりも低減することがで
きる。即ち、請求項１に係る発明のＡＣ型ＰＤＰ用基板
をＡＣ型ＰＤＰに適用するときには、ＡＣ型ＰＤＰの省
電力化を図ることができる。First, the AC PDP in which the components other than the metal electrode and the dielectric layer on the AC PDP substrate side are set in the same manner as the conventional AC PDP is compared with the conventional AC PDP. The distance between the address electrode and the first and second electrodes is larger by the height of the projection. For this reason,
In the AC PDP, when a voltage similar to that of the conventional AC PDP is applied to the address electrodes, the effect of the electric field due to the voltage on the electric field due to the voltage applied between the first and second electrodes is determined by using the conventional AC PDP. It can be smaller than the type PDP. Therefore, the voltage applied to the first and second electrodes for the surface discharge between the first electrode and the second electrode can be reduced as compared with the conventional AC PDP. That is, when the AC-type PDP substrate according to the first aspect of the present invention is applied to an AC-type PDP, power saving of the AC-type PDP can be achieved.
【０１７５】加えて、上述のＡＣ型ＰＤＰでは、上記放
電空間が従来のＡＣ型ＰＤＰよりも凸部の分だけ大き
い。このため、第１電極と第２電極との間における面放
電の大きさを大きくすることができるので、請求項１に
係る発明のＡＣ型ＰＤＰ用基板をＡＣ型ＰＤＰに適用す
るときには、従来のＡＣ型ＰＤＰよりも上記面放電の放
電効率を向上させることができる。In addition, in the AC-type PDP described above, the discharge space is larger than that of the conventional AC-type PDP by the amount of the protrusion. For this reason, the magnitude of the surface discharge between the first electrode and the second electrode can be increased. Therefore, when the substrate for an AC type PDP according to the first aspect of the present invention is applied to the AC type PDP, a conventional method is used. The discharge efficiency of the surface discharge can be improved as compared with the AC PDP.
【０１７６】更に、上術のＡＣ型ＰＤＰでは、第１電極
とアドレス電極との間における対向放電を、第１電極の
上方の凸部とアドレス電極との間で開始する。このた
め、本ＡＣ型ＰＤＰ用基板側の金属電極及び誘電体層以
外の構成要素を従来のＡＣ型ＰＤＰと同様に設定すると
共に、本ＡＣ型ＰＤＰ用基板と上記別途の基板との間の
距離を従来のＡＣ型ＰＤＰよりも小さくする場合には、
上記対向放電を発生させるために第１電極とアドレス電
極との間に印加する電圧を低減することが可能である。
即ち、請求項１に係る発明のＡＣ型ＰＤＰ用基板をＡＣ
型ＰＤＰに適用するときには、ＡＣ型ＰＤＰの省電力化
を図ることができる。Further, in the above-mentioned AC type PDP, the opposing discharge between the first electrode and the address electrode is started between the convex portion above the first electrode and the address electrode. Therefore, the components other than the metal electrodes and the dielectric layer on the substrate for the AC PDP are set in the same manner as the conventional AC PDP, and the distance between the substrate for the AC PDP and the separate substrate is set. Is smaller than the conventional AC PDP,
It is possible to reduce the voltage applied between the first electrode and the address electrode in order to generate the above counter discharge.
That is, the AC type PDP substrate of the invention according to claim 1 is
When applied to a type PDP, power saving of an AC type PDP can be achieved.
【０１７７】以上のように、請求項１に係る発明によれ
ば、従来のＡＣ型ＰＤＰよりも更に省電力化を実現しう
るＡＣ型ＰＤＰを提供することができる。As described above, according to the first aspect of the present invention, it is possible to provide an AC-type PDP capable of further reducing power consumption compared to a conventional AC-type PDP.
【０１７８】（２）請求項２に係る発明によれば、誘電
体層はガラスペーストの塗布によって形成される。しか
も、ガラスペーストの流動性を利用するため、誘電体層
の表面凹凸形状は下地パターンの凹凸形状を反映する。
従って、従来の製造方法に対して別途の製造工程を増や
すことなく、金属電極の形状・寸法のみの制御によって
上記凸部を形成可能である。このとき、ガラスペースト
の流動性を利用することによって、金属電極上の誘電体
層の厚さを内部ギャップ上のそれよりも容易に小さくで
きる。(2) According to the second aspect of the invention, the dielectric layer is formed by applying a glass paste. Moreover, in order to utilize the fluidity of the glass paste, the surface unevenness of the dielectric layer reflects the unevenness of the underlying pattern.
Therefore, the convex portion can be formed by controlling only the shape and size of the metal electrode without increasing the number of separate manufacturing steps as compared with the conventional manufacturing method. At this time, by utilizing the fluidity of the glass paste, the thickness of the dielectric layer on the metal electrode can be made smaller than that on the internal gap.
【０１７９】（３）請求項３に係る発明によれば、当該
金属電極はスクリーン印刷法により形成されるので、同
印刷法を反復して用いることにより形成された高い金属
電極であっても、急峻な角部を有さない。このため、例
えばその断面形状が四角形の金属電極とは異なり、ピン
ホールの発生を抑制しつつ、誘電体の原材料であるガラ
スペーストを金属電極の輪郭ないしは表面に沿って塗布
することができる。このとき、上記四角形の断面形状を
有する金属電極の角形状部において発生しうる誘電体層
の厚み不均一性も生じない。従って、請求項３に係る発
明によれば、十分な絶縁性を有する誘電体層を備えるＡ
Ｃ型ＰＤＰ用基板を提供することができる。(3) According to the third aspect of the present invention, since the metal electrode is formed by a screen printing method, even if the metal electrode is a high metal electrode formed by repeatedly using the printing method, Does not have sharp corners. Therefore, for example, unlike a metal electrode having a rectangular cross section, a glass paste as a raw material of a dielectric can be applied along the contour or surface of the metal electrode while suppressing the generation of pinholes. At this time, there is no thickness non-uniformity of the dielectric layer which may occur in the square portion of the metal electrode having the above-mentioned square cross section. Therefore, according to the third aspect of the present invention, A having a dielectric layer having a sufficient insulating property is provided.
A substrate for a C-type PDP can be provided.
【０１８０】（４）請求項４に係る発明によれば、当該
ＡＣ型ＰＤＰ用基板をＡＣ型ＰＤＰに適用するときに
は、第１及び第２電極に同第１及び第２電極間における
面放電を起こすために必要な電圧を印加した場合に、従
来のＡＣ型ＰＤＰにおける面放電に加えて、第１及び第
２電極の各金属電極の突出部分の間において基板の表面
に平行な方向にも放電（遠距離対向放電）が発生する。
このため、当該遠距離対向放電の増加分だけ、上記突出
部分を有さないＡＣ型ＰＤＰと比較して、放電効率及び
発光効率が向上する。従って、請求項４に係る発明によ
れば、放電効率ないしは発光効率を向上させてＡＣ型Ｐ
ＤＰの省電力化を実現しうるＡＣ型ＰＤＰ用基板を提供
することができる。(4) According to the invention of claim 4, when the AC type PDP substrate is applied to an AC type PDP, the first and second electrodes apply a surface discharge between the first and second electrodes. When a voltage required to cause the discharge is applied, in addition to the surface discharge in the conventional AC-type PDP, the discharge also occurs in the direction parallel to the surface of the substrate between the protruding portions of the first and second metal electrodes. (Distant facing discharge) occurs.
For this reason, the discharge efficiency and the luminous efficiency are improved by the increased amount of the long-distance opposed discharge as compared with the AC-type PDP having no protruding portion. Therefore, according to the fourth aspect of the present invention, the discharge efficiency or the luminous efficiency is improved and the AC type P
It is possible to provide an AC-type PDP substrate capable of realizing power saving of the DP.
【０１８１】（５）請求項５に係る発明によれば、内部
ギャップのエッジ近傍は金属電極の内部ギャップ側のエ
ッジから１００μｍ以上離れているので、ガラスペース
トの塗布後に同ペーストの流動が生じても、当該内部ギ
ャップ近傍上に塗布されたガラスペーストの厚みは塗布
直後からの変化が小さい。このため、内部エッジ近傍と
金属電極の上記エッジとの距離が１００μｍより小さい
下地パターンを有するＡＣ型ＰＤＰ用基板と比較して、
内部ギャップ近傍上の誘電体層の厚みをより小さく制御
することができる。その結果、誘電体層の表面の起伏差
がよりも大きいＡＣ型ＰＤＰ用基板を提供することがで
きる。従って、上記（１）の効果を確実に発揮しうるＡ
Ｃ型ＰＤＰ用基板を提供することができる。(5) According to the invention of claim 5, since the vicinity of the edge of the internal gap is at least 100 μm away from the edge on the internal gap side of the metal electrode, the flow of the glass paste occurs after the application of the glass paste. Also, the thickness of the glass paste applied on the vicinity of the internal gap has a small change immediately after the application. For this reason, the distance between the vicinity of the inner edge and the above-mentioned edge of the metal electrode is smaller than that of the AC-type PDP substrate having a base pattern smaller than 100 μm.
The thickness of the dielectric layer in the vicinity of the internal gap can be controlled to be smaller. As a result, it is possible to provide an AC-type PDP substrate having a larger difference in undulation on the surface of the dielectric layer. Therefore, A capable of reliably exerting the effect of the above (1)
A substrate for a C-type PDP can be provided.
【０１８２】（６）請求項６に係る発明によれば、金属
電極の長手方向における中心軸は同金属電極の両エッジ
から１００μｍ以上離れている。このため、金属電極の
上記中心軸近傍に塗布されたガラスペーストの厚みは、
塗布直後から殆ど変化しない。即ち、金属電極の幅が２
００μｍよりも小さい下地パターンを有するＡＣ型ＰＤ
Ｐ用基板よりも、金属電極上の凸部を大きく制御可能で
ある。従って、誘電体層の表面の起伏差を、従来のそれ
よりも大きくすることができる。即ち、上記（１）の効
果を確実に発揮しうるＡＣ型ＰＤＰ用基板を提供するこ
とができる。(6) According to the invention of claim 6, the central axis in the longitudinal direction of the metal electrode is separated from both edges of the metal electrode by 100 μm or more. For this reason, the thickness of the glass paste applied near the central axis of the metal electrode is:
Almost no change immediately after application. That is, the width of the metal electrode is 2
AC type PD having underlayer pattern smaller than 00 μm
The protrusion on the metal electrode can be controlled to be larger than that of the P substrate. Therefore, the unevenness of the surface of the dielectric layer can be made larger than that of the conventional one. That is, it is possible to provide an AC-type PDP substrate capable of reliably exhibiting the effect (1).
【０１８３】（７）請求項７に係る発明によれば、金属
電極と絶縁物とで以て構成される溝の幅は１００μｍ以
下である。このため、当該溝を成す金属電極上及び絶縁
物上の双方のガラスペーストが当該溝に流入するので、
かかる流入は早期に収束する。このとき、金属電極上の
ガラスペーストは上記絶縁物と対面しない側の金属電極
のエッジから内部ギャップに向けて流出するのみであ
る。従って、上記絶縁物を有さないＡＣ型ＰＤＰ用基板
と比較して、金属電極上に残留するガラスペーストの量
は多い。その結果、上記絶縁物を有さないＡＣ型ＰＤＰ
用基板のそれよりも高い凸部を有するＡＣ型ＰＤＰ用基
板を提供することができる。即ち、誘電体層の表面の起
伏差がより一層に大きく制御されたＡＣ型ＰＤＰ用基板
を提供することができる。従って、上記（１）の効果を
確実に発揮しうるＡＣ型ＰＤＰ用基板を提供することが
できる。(7) According to the invention of claim 7, the width of the groove formed by the metal electrode and the insulator is 100 μm or less. Therefore, the glass paste on both the metal electrode and the insulator forming the groove flows into the groove,
Such inflows converge early. At this time, the glass paste on the metal electrode only flows out from the edge of the metal electrode on the side not facing the insulator toward the internal gap. Therefore, the amount of the glass paste remaining on the metal electrode is larger than that of the AC type PDP substrate having no insulator. As a result, the AC type PDP without the insulator
It is possible to provide an AC-type PDP substrate having a higher projection than that of the substrate. That is, it is possible to provide an AC-type PDP substrate in which the unevenness of the surface of the dielectric layer is controlled to be much larger. Accordingly, it is possible to provide an AC-type PDP substrate capable of reliably exhibiting the effect (1).
【０１８４】（８）請求項８に係る発明によれば、絶縁
物の黒色部分がブラックストライプの機能を果たすの
で、上記（５）の効果に加えて、ＡＣ型ＰＤＰのコント
ラストを向上させることができるという利点がある。(8) According to the invention of claim 8, since the black portion of the insulator functions as a black stripe, the contrast of the AC PDP can be improved in addition to the effect of (5). There is an advantage that you can.
【０１８５】（９）請求項９に係る発明によれば、第１
及び第２電極を覆う誘電体層の内で内部ギャップ近傍部
分の厚みは、金属電極が各々の透明電極上の内部ギャッ
プから最も遠い位置に形成されている従来のＡＣ型ＰＤ
Ｐと比較して、金属電極の高さ分だけ薄い。このため、
当該ＡＣ型ＰＤＰ用基板をＡＣ型ＰＤＰに適用したとき
には、例えば従来のＡＣ型ＰＤＰと同様の電圧を印加し
て第１及び第２電極間に面放電を発生させる場合に、内
部ギャップの上方の放電空間に従来のＡＣ型ＰＤＰより
も強い電界を印加することができる。換言すれば、上記
面放電を開始させるために第１及び第２電極間に印加す
る電圧を、従来のＡＣ型ＰＤＰよりも低減することがで
きる。即ち、請求項９に係る発明によれば、ＡＣ型ＰＤ
Ｐの省電力化を実現しうるＡＣ型ＰＤＰ用基板を提供す
ることができる。(9) According to the ninth aspect of the present invention, the first
And the thickness of the portion of the dielectric layer covering the second electrode in the vicinity of the internal gap is the same as that of the conventional AC type PD in which the metal electrode is formed at the position farthest from the internal gap on each transparent electrode.
It is thinner than P by the height of the metal electrode. For this reason,
When the AC-type PDP substrate is applied to an AC-type PDP, for example, when a surface discharge is generated between the first and second electrodes by applying a voltage similar to that of the conventional AC-type PDP, An electric field stronger than that of the conventional AC PDP can be applied to the discharge space. In other words, the voltage applied between the first and second electrodes to start the surface discharge can be reduced as compared with the conventional AC PDP. That is, according to the ninth aspect, the AC type PD
It is possible to provide an AC type PDP substrate capable of realizing power saving of P.
【０１８６】（１０）請求項１０に係る発明によれば、
上記（１）〜（９）のいずれかの効果が発揮されて、従
来のＡＣ型ＰＤＰよりも省電力化が推進されたＡＣ型Ｐ
ＤＰを実現することができる。(10) According to the tenth aspect,
The AC-type P which has achieved the effect of any of the above (1) to (9) and saves power compared to the conventional AC-type PDP
DP can be realized.
【０１８７】（１１）請求項１１に係る発明によれば、
当該ＡＣ型ＰＤＰ用基板をＡＣ型ＰＤＰに適用するとき
には、電界遮蔽電極に印加する電圧によって放電空間内
の電界を制御することができる。このため、請求項１１
に係るＡＣ型ＰＤＰ用基板と、例えば第１及び第２電極
と当該第１及び第２電極を覆う誘電体層と上述の凸部に
相当する凸部とを有する他の基板とで以てＡＣ型ＰＤＰ
を構成するときには、当該他の基板が有する凸部に起因
した、上記他の基板側の誘電体層とバリアリブとの隙間
に生じる強い電界を抑制・除去することができる。この
とき、電界遮蔽電極とバリアリブとは、両者の例えば誘
電体層の表面への各投影部の少なくとも一部が互いに重
なり合う位置に形成されている。このため、電界遮蔽電
極に供給される電圧による電界は効果的に上記隙間に印
加することができる。従って、上記強い電界によって生
じる誤放電を有効に回避することが可能である。即ち、
請求項１１に係る発明によれば、所定の動作を確実に実
行しうるＡＣ型ＰＤＰを実現可能なＡＣ型ＰＤＰ用基板
を提供することができる。(11) According to the eleventh aspect,
When the AC type PDP substrate is applied to an AC type PDP, an electric field in a discharge space can be controlled by a voltage applied to an electric field shielding electrode. Therefore, claim 11
AC type PDP substrate according to any one of the above, and another substrate having, for example, first and second electrodes, a dielectric layer covering the first and second electrodes, and a protrusion corresponding to the above-described protrusion. Type PDP
In this case, a strong electric field generated in the gap between the dielectric layer on the other substrate side and the barrier ribs due to the projections of the other substrate can be suppressed and removed. At this time, the electric field shielding electrode and the barrier rib are formed at a position where at least a part of each projection part on the surface of the dielectric layer, for example, overlaps with each other. For this reason, the electric field by the voltage supplied to the electric field shielding electrode can be effectively applied to the gap. Therefore, erroneous discharge caused by the strong electric field can be effectively avoided. That is,
According to the eleventh aspect of the present invention, it is possible to provide an AC-type PDP substrate capable of realizing an AC-type PDP capable of executing a predetermined operation reliably.
【０１８８】（１２）請求項１２に係る発明によれば、
アドレス電極と電界遮蔽電極とは互いに同一平面上に、
例えばスクリーン印刷法によって一括して印刷形成され
る。従って、電界遮蔽電極のために別途の製造工程を設
けることなく、電界遮蔽電極を形成することができる。
即ち、製造コストの増加を招くことがない。かかる点
は、両電極をリフトオフ法等によって形成する場合にも
妥当である。(12) According to the twelfth aspect,
The address electrode and the electric field shielding electrode are on the same plane,
For example, they are collectively printed and formed by a screen printing method. Therefore, the electric field shielding electrode can be formed without providing a separate manufacturing process for the electric field shielding electrode.
That is, the manufacturing cost does not increase. This point is also appropriate when both electrodes are formed by a lift-off method or the like.
【０１８９】（１３）請求項１３に係る発明によれば、
アドレス電極と電界遮蔽電極とは互いに異なる平面上に
形成され、しかも、誘電体層を介して互いに絶縁されて
いる。このため、両電極の各形成パターンの密度は、従
来のＡＣ型ＰＤＰにおけるアドレス電極の形成パターン
と同等である。つまり、請求項１２に係るＡＣ型ＰＤＰ
用基板におけるアドレス電極と電界遮蔽電極とから成
る、高密度なパターンを有さない。従って、請求項１２
に係るＡＣ型ＰＤＰ用基板と比較して、アドレス電極及
び電界遮蔽電極の形成時におけるパターン形成の不具合
を有効に回避することができる。(13) According to the thirteenth aspect,
The address electrode and the electric field shielding electrode are formed on different planes, and are insulated from each other via a dielectric layer. For this reason, the density of each forming pattern of both electrodes is equal to the forming pattern of the address electrode in the conventional AC type PDP. That is, the AC type PDP according to claim 12
It does not have a high-density pattern composed of address electrodes and electric field shielding electrodes on the substrate for use. Therefore, claim 12
As compared with the AC type PDP substrate according to the above, it is possible to effectively avoid the problem of pattern formation at the time of forming the address electrode and the electric field shielding electrode.
【０１９０】更に、請求項１３に係るＡＣ型ＰＤＰ用基
板によれば、アドレス電極と電界遮蔽電極とは互いに異
なる平面上に形成されて分離されているので、上記請求
項１２に係るＡＣ型ＰＤＰ用基板と比較して、アドレス
電極用及び電界遮蔽電極用の配線端子の形成が容易であ
る。Further, according to the substrate for an AC PDP according to the thirteenth aspect, the address electrode and the electric field shielding electrode are formed on different planes and are separated from each other. It is easier to form wiring terminals for the address electrode and the electric field shielding electrode as compared with the substrate for use.
【０１９１】（１４）請求項１４に係る発明によれば、
電界遮蔽電極は平面電極であるので、請求項１３に係る
ＡＣ型ＰＤＰ用基板に対して求められるアドレス電極と
電界遮蔽電極との間の位置精度を無くすることができる
という利点がある。(14) According to the fourteenth aspect,
Since the electric field shielding electrode is a plane electrode, there is an advantage that the positional accuracy between the address electrode and the electric field shielding electrode required for the AC type PDP substrate according to claim 13 can be eliminated.
【０１９２】（１５）請求項１５に係る発明によれば、
当該ＡＣ型ＰＤＰ用基板がＡＣ型ＰＤＰに適用されると
きには、確実にバリアリブの近傍の電界を制御しうる。
従って、上記（１１）の効果がより一層確実に発揮され
る。(15) According to the fifteenth aspect,
When the AC type PDP substrate is applied to an AC type PDP, the electric field near the barrier ribs can be reliably controlled.
Therefore, the effect (11) is more reliably achieved.
【０１９３】（１６）請求項１６に係る発明によれば、
アドレス電極の配線端子と電界遮蔽電極の配線端子との
間に生じる、それぞれの配線端子を成す材料のマイグレ
ーションを有効に抑制することができる。(16) According to the sixteenth aspect,
It is possible to effectively suppress the migration of the material forming each wiring terminal, which occurs between the wiring terminal of the address electrode and the wiring terminal of the electric field shielding electrode.
【０１９４】（１７）請求項１７に係る発明によれば、
上記（１１）〜（１６）のいずれかの効果が発揮され
て、放電空間内の電界分布に起因する誤放電等の不具合
が抑制・除去されて所定の動作を確実に実行しうるＡＣ
型ＰＤＰを実現することができる。(17) According to the seventeenth aspect,
AC that can exhibit the effects of any of the above (11) to (16) and suppress / eliminate malfunctions such as erroneous discharges due to the electric field distribution in the discharge space and reliably execute a predetermined operation.
A type PDP can be realized.
【０１９５】（１８）請求項１８に係る発明によれば、
上記（１）〜（９）のいずれかの効果が発揮されれて従
来のＡＣ型ＰＤＰよりも省電力化が推進されると共に、
請求項１乃至９に係るＡＣ型ＰＤＰ用基板をＡＣ型ＰＤ
Ｐに適用した場合に生じうる、放電空間内の電界分布に
起因する誤放電等の不具合が抑制・除去されて所定の動
作を確実に実行しうるＡＣ型ＰＤＰを実現することがで
きる。(18) According to the eighteenth aspect,
Either of the effects (1) to (9) is exhibited, and power saving is promoted as compared with the conventional AC PDP.
10. The AC type PDP substrate according to claim 1, wherein the substrate is an AC type PD.
It is possible to realize an AC-type PDP capable of reliably performing a predetermined operation by suppressing and eliminating a problem such as an erroneous discharge caused by an electric field distribution in a discharge space, which can occur when applied to P.
【０１９６】（１９）請求項１９に係る発明によれば、
第１基板が有する凸部に起因した、第１基板側の誘電体
層とバリアリブとの隙間に生じる強い電界を抑制・除去
可能である。このため、書込み放電の際（従って、アド
レス期間中）に、上記強い電界によって生じる誤放電を
有効に回避することができる。従って、維持放電時（従
って、維持期間中）における放電セルの誤放電、即ち、
誤った表示発光が無く、所定の動作を確実に実行しうる
ＡＣ型ＰＤＰを実現することができる。(19) According to the nineteenth aspect,
A strong electric field generated in a gap between the dielectric layer on the first substrate side and the barrier rib due to the convex portion of the first substrate can be suppressed and removed. Therefore, at the time of address discharge (accordingly, during the address period), erroneous discharge caused by the strong electric field can be effectively avoided. Therefore, the erroneous discharge of the discharge cell at the time of the sustain discharge (accordingly, during the sustain period),
It is possible to realize an AC-type PDP capable of reliably executing a predetermined operation without erroneous display light emission.
【０１９７】このとき、電界遮蔽電極に印加する電圧を
第２電圧に設定する時には、ＡＣ型ＰＤＰを備えるプラ
ズマディスプレイ装置の回路構成を簡略化できるという
利点がある。At this time, when the voltage applied to the electric field shielding electrode is set to the second voltage, there is an advantage that the circuit configuration of the plasma display device including the AC type PDP can be simplified.
【０１９８】（２０）請求項２０に係る発明によれば、
書込み放電以外の放電を発生させる際にもアドレス電極
に所定の電圧を印加する場合には、アドレス電極に供給
される所定の電圧に起因する放電セル内の所定の電界分
布に電界遮蔽電極の電位が与える影響を小さくすること
ができる。このため、上記書込み放電以外の放電を発生
させる際における放電の効率を下げること無く、所定の
放電を確実に起こすことができる。(20) According to the twentieth aspect,
When a predetermined voltage is applied to the address electrode even when a discharge other than the address discharge is generated, the potential of the electric field shielding electrode is changed to a predetermined electric field distribution in the discharge cell caused by the predetermined voltage supplied to the address electrode. Can reduce the effect. For this reason, a predetermined discharge can be reliably generated without lowering the discharge efficiency when a discharge other than the address discharge is generated.
【図１】 この発明の前提技術としてのＡＣ型ＰＤＰの
駆動方法において、１画面のサブフィールド分割形態と
各サブフィールド内での各種動作期間設定を表わす図で
ある。FIG. 1 is a diagram showing a subfield division mode of one screen and various operation period settings in each subfield in a driving method of an AC type PDP as a base technology of the present invention.
【図２】 この発明の前提技術としてのＡＣ型ＰＤＰの
駆動方法において、サブフィールドでの各電極に印加さ
れる信号波形を示すタイミングチャートである。FIG. 2 is a timing chart showing a waveform of a signal applied to each electrode in a subfield in a method of driving an AC PDP as a base technology of the present invention.
【図３】 この発明の前提技術としてのＡＣ型ＰＤＰの
他の駆動方法において、サブフィールドでの各電極に印
加される信号波形を示すタイミングチャートである。FIG. 3 is a timing chart showing a waveform of a signal applied to each electrode in a subfield in another driving method of an AC type PDP as a base technology of the present invention.
【図４】 走査電極とアドレス電極との間における対向
放電の形態を説明するための図である。FIG. 4 is a diagram for explaining a form of a counter discharge between a scanning electrode and an address electrode.
【図５】 電極対間における面放電の形態を説明するた
めの図である。FIG. 5 is a diagram for explaining a form of surface discharge between an electrode pair.
【図６】 実施の形態１に係るＡＣ型ＰＤＰの構造を模
式的に示す縦断面図である。FIG. 6 is a longitudinal sectional view schematically showing the structure of the AC PDP according to the first embodiment.
【図７】 実施の形態１に係るＡＣ型ＰＤＰの第１基板
の構造を模式的に示す縦断面図である。FIG. 7 is a longitudinal sectional view schematically showing a structure of a first substrate of the AC type PDP according to the first embodiment.
【図８】 実施の形態１に係るＡＣ型ＰＤＰの構造を模
式的に示す縦断面図である。FIG. 8 is a longitudinal sectional view schematically showing the structure of the AC PDP according to the first embodiment.
【図９】 実施の形態２に係るＡＣ型ＰＤＰの第１基板
の第１の構造を模式的に示す縦断面図である。FIG. 9 is a longitudinal sectional view schematically showing a first structure of a first substrate of an AC type PDP according to a second embodiment.
【図１０】 実施の形態２に係るＡＣ型ＰＤＰの第１基
板の第２の構造を模式的に示す縦断面図である。FIG. 10 is a longitudinal sectional view schematically showing a second structure of a first substrate of an AC type PDP according to a second embodiment.
【図１１】 実施の形態２に係るＡＣ型ＰＤＰの第１基
板の第３の構造を模式的に示す縦断面図である。FIG. 11 is a longitudinal sectional view schematically showing a third structure of the first substrate of the AC PDP according to the second embodiment.
【図１２】 実施の形態２に係るＡＣ型ＰＤＰの第１基
板の第４の構造を模式的に示す縦断面図である。FIG. 12 is a longitudinal sectional view schematically showing a fourth structure of a first substrate of an AC type PDP according to a second embodiment.
【図１３】 実施の形態２に係るＡＣ型ＰＤＰの第１基
板の第５の構造を模式的に示す縦断面図である。FIG. 13 is a longitudinal sectional view schematically showing a fifth structure of the first substrate of the AC PDP according to the second embodiment.
【図１４】 実施の形態２に係るＡＣ型ＰＤＰの第１基
板の第６の構造を模式的に示す縦断面図である。FIG. 14 is a longitudinal sectional view schematically showing a sixth structure of the first substrate of the AC PDP according to the second embodiment.
【図１５】 実施の形態３に係るＡＣ型ＰＤＰの構造を
模式的に示す縦断面図である。FIG. 15 is a longitudinal sectional view schematically showing a structure of an AC PDP according to a third embodiment.
【図１６】 実施の形態４に係るＡＣ型ＰＤＰの構造を
模式的に示す縦断面図である。FIG. 16 is a longitudinal sectional view schematically showing a structure of an AC PDP according to a fourth embodiment.
【図１７】 誘電体層とバリアリブとの間に間隙を有す
る場合に生じる誤放電のメカニズムを説明するための図
である。FIG. 17 is a diagram for explaining a mechanism of erroneous discharge that occurs when a gap is provided between a dielectric layer and a barrier rib.
【図１８】 実施の形態５に係るＡＣ型ＰＤＰの構造を
模式的に示す縦断面図である。FIG. 18 is a longitudinal sectional view schematically showing a structure of an AC type PDP according to a fifth embodiment.
【図１９】 実施の形態７に係るＡＣ型ＰＤＰの構造を
模式的に示す縦断面図である。FIG. 19 is a longitudinal sectional view schematically showing a structure of an AC PDP according to a seventh embodiment.
【図２０】 実施の形態７に係るＡＣ型ＰＤＰの構造に
おける、周縁部でのアドレス電極と電界遮蔽電極との配
置位置の関係を模式的に示す上面図である。FIG. 20 is a top view schematically showing a relationship between arrangement positions of an address electrode and an electric field shielding electrode at a peripheral portion in the structure of the AC PDP according to the seventh embodiment.
【図２１】 実施の形態７の変形例１に係るＡＣ型ＰＤ
Ｐの構造を模式的に示す縦断面図である。FIG. 21 is an AC-type PD according to a first modification of the seventh embodiment.
It is a longitudinal cross-sectional view which shows the structure of P typically.
【図２２】 実施の形態７の変形例２に係るＡＣ型ＰＤ
Ｐの構造を模式的に示す縦断面図である。FIG. 22 is an AC-type PD according to a second modification of the seventh embodiment.
It is a longitudinal cross-sectional view which shows the structure of P typically.
【図２３】 従来技術に係るＡＣ型ＰＤＰの構造を模式
的に示す分解斜視図である。FIG. 23 is an exploded perspective view schematically showing a structure of an AC type PDP according to the related art.
１Ｘ，１Ｙ 透明電極、１ＳＸ，１ＳＹ，２ＳＸｃ，２
ＳＹｃ，２ＳＸｄ，２ＳＹｄ，３Ｓ，３ＳＡ，３Ｓａ〜
３Ｓｈ，４Ｓ，５Ｓ，６Ｓ，８Ｓ，１０Ｓ，１２Ｓ 表
面、２Ｘ，２Ｘａ〜２Ｘｈ，２Ｙ，２Ｙａ〜２Ｙｈ バ
ス電極（金属電極）、３，３Ａ，３ａ〜３ｈ 誘電体
（層）、４ カソード膜、５ 前面ガラス基板、６，Ａ
ｍ アドレス電極、８ 蛍光体（層）、９ 背面ガラス
基板、９Ｓ表面（主面）、１０ オーバーグレーズ層、
１２ 絶縁物、２１Ｘ，２１Ｙ凸部、２２ 凹部、２３
隙間、２４，２４ａ〜２４ｃ 電界遮蔽電極、２５誘
電体（層）、３５ Ｕ字型溝、３５Ｓ 内表面、５１，
５１ｇ，５２，５２ａＰＤＰ、５１Ｓ 放電空間、５１
Ｆ，５１Ｆａ〜５１Ｆｈ，５２Ｆ 第１基板（ＡＣ型Ｐ
ＤＰ用基板）、５１Ｒ，５２Ｒ，５２Ｒａ〜５２Ｒｃ
第２基板（ＡＣ型ＰＤＰ用基板）、ＡＤ アドレス期
間、ＡＲ１ 表示エリア、ＡＲ２ 引き出し部領域、Ａ
Ｒ３ 端子部領域、ＡＲ４ 余白領域、ＢＬ ブロッ
ク、ＤＣ１，ＤＣ１１，ＤＣ１２ 対向放電、ＤＣ２
面放電、ＤＣ３ 遠距離対向放電、Ｌｎ 走査線、Ｇ
内部キャップ、ＲＡ，ＲＢ 消去期間、Ｓ 維持期間、
ＳＦ１〜ＳＦ８ サブフィールド、ＳＰ１ 内部スペー
ス、ＳＰ２ 外部スペース、ＴＰ 透明部、Ｘｎ 電極
（第１電極）、Ｙｎ 電極（第２電極）、Ｖｂ，Ｖｏ
ｎ，Ｖｏｆｆ，Ｖｘ，Ｖｙ，Ｖｓ 電圧、２Ｗ ライ
ン。1X, 1Y transparent electrode, 1SX, 1SY, 2SXc, 2
SYc, 2SXd, 2SYd, 3S, 3SA, 3Sa ~
3Sh, 4S, 5S, 6S, 8S, 10S, 12S Surface, 2X, 2Xa to 2Xh, 2Y, 2Ya to 2Yh Bus electrode (metal electrode), 3, 3A, 3a to 3h Dielectric (layer), 4 cathode film, 5 Front glass substrate, 6, A
m address electrode, 8 phosphor (layer), 9 back glass substrate, 9S surface (main surface), 10 overglaze layer,
12 Insulator, 21X, 21Y convex, 22 concave, 23
Gap, 24, 24a to 24c electric field shielding electrode, 25 dielectric (layer), 35 U-shaped groove, 35S inner surface, 51,
51g, 52, 52a PDP, 51S discharge space, 51
F, 51Fa to 51Fh, 52F First substrate (AC type P
DP substrate), 51R, 52R, 52Ra to 52Rc
Second substrate (substrate for AC type PDP), AD address period, AR1 display area, AR2 extraction area, A
R3 terminal area, AR4 blank area, BL block, DC1, DC11, DC12 Counter discharge, DC2
Surface discharge, DC3 Long distance opposed discharge, Ln scan line, G
Internal cap, RA, RB erase period, S sustain period,
SF1 to SF8 subfield, SP1 internal space, SP2 external space, TP transparent part, Xn electrode (first electrode), Yn electrode (second electrode), Vb, Vo
n, Voff, Vx, Vy, Vs voltage, 2W line.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C040 FA01 GB03 GB11 GB14 GC05 GC06 GC11 GC13 GC20 GD01 GF18 JA12 LA05 LA10 LA18 MA12 MA17 MA20 5C080 AA05 BB05 CC03 DD09 DD26 FF10 GG08 HH02 HH04 HH05 HH06 KK02 KK05 KK43 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5C040 FA01 GB03 GB11 GB14 GC05 GC06 GC11 GC13 GC20 GD01 GF18 JA12 LA05 LA10 LA18 MA12 MA17 MA20 5C080 AA05 BB05 CC03 DD09 DD26 FF10 GG08 HH02 HH04 HH05 HH06 KK02 KK05 KK43
Claims (20)
るエッジ間に内部ギャップを形成する第１電極及び第２
電極とを備え、 前記第１電極及び前記第２電極の内で少なくとも前記第
１電極は、前記基板の表面上に形成された帯状の透明電
極と前記透明電極の前記基板とは反対側の表面上の一部
に前記透明電極の長手方向に沿って形成された金属電極
とから成り、 少なくとも前記第１電極と前記第２電極とから成る下地
パターンと、 前記下地パターンを覆うように配置され、前記透明電極
とは反対側の表面の内で前記金属電極の上方近傍に当該
金属電極の断面形状に基づいた凸部を有すると共に、前
記表面内に２μｍ以上の起伏差を有し、且つ、前記第１
電極の前記金属電極上の部分の厚みが前記内部ギャップ
近傍部分上の厚みよりも小さい誘電体層とを更に備える
ことを特徴とする、交流型プラズマディスプレイパネル
用基板。A first electrode and a second electrode are formed adjacent to and parallel to each other to form a pair, and an internal gap is formed between opposing edges.
An electrode, wherein at least the first electrode of the first electrode and the second electrode is a strip-shaped transparent electrode formed on a surface of the substrate and a surface of the transparent electrode opposite to the substrate. A metal electrode formed on the upper part along the longitudinal direction of the transparent electrode, a base pattern comprising at least the first electrode and the second electrode, and disposed so as to cover the base pattern; In the surface on the side opposite to the transparent electrode, a convex portion based on the cross-sectional shape of the metal electrode is provided near the upper portion of the metal electrode, and the surface has a undulation difference of 2 μm or more, and the First
A substrate for an AC type plasma display panel, further comprising: a dielectric layer in which a thickness of a portion of the electrode on the metal electrode is smaller than a thickness of the portion near the internal gap.
プレイパネル用基板であって、 前記誘電体層は、当該誘電体層の原材料であるガラスペ
ーストが前記下地パターン上に塗布されることにより、
前記ガラスペーストの流動性で以て生じる前記起伏差を
有することを特徴とする、交流型プラズマディスプレイ
パネル用基板。2. The substrate for an AC plasma display panel according to claim 1, wherein the dielectric layer is formed by applying a glass paste, which is a raw material of the dielectric layer, on the base pattern.
A substrate for an AC-type plasma display panel, having the undulation caused by the fluidity of the glass paste.
プレイパネル用基板であって、 前記金属電極は、当該金属電極の原材料を成す導電ペー
ストを用いたスクリーン印刷法の反復により形成される
ことを特徴とする、交流型プラズマディスプレイパネル
用基板。3. The substrate for an AC plasma display panel according to claim 2, wherein the metal electrode is formed by repeating a screen printing method using a conductive paste that is a raw material of the metal electrode. Characteristic, AC-type plasma display panel substrate.
型プラズマディスプレイパネル用基板であって、 前記第２電極は前記透明電極と前記金属電極とから成
り、 前記第１及び第２電極の双方の前記金属電極の厚みは前
記誘電体層の厚みよりも大きく、当該金属電極の頂部は
前記内部ギャップ近傍上の前記誘電体層の前記表面の高
さレベルよりも突出していることを特徴とする、交流型
プラズマディスプレイパネル用基板。4. The substrate for an AC plasma display panel according to claim 1, wherein said second electrode comprises said transparent electrode and said metal electrode, and said first and second electrodes. The thickness of both of the metal electrodes is greater than the thickness of the dielectric layer, and the top of the metal electrode protrudes above the height level of the surface of the dielectric layer near the internal gap. Substrate for an AC type plasma display panel.
プレイパネル用基板であって、 前記第１電極において前記金属電極の前記内部ギャップ
側のエッジと、前記透明電極の前記内部ギャップ側のエ
ッジとは１００μｍ以上離れていることを特徴とする、
交流型プラズマディスプレイパネル用基板。5. The substrate for an AC plasma display panel according to claim 2, wherein the first electrode has an edge on the internal gap side of the metal electrode and an edge on the internal gap side of the transparent electrode. Are separated by 100 μm or more,
Substrate for AC type plasma display panel.
プレイパネル用基板であって、 前記金属電極の幅が２００μｍ以上であることを特徴と
する、交流型プラズマディスプレイパネル用基板。6. The substrate for an AC plasma display panel according to claim 2, wherein the width of the metal electrode is 200 μm or more.
ィスプレイパネル用基板であって、 前記金属電極の前記内部ギャップとは反対側のエッジか
ら１００μｍ以下の間隙を介して配置された、前記金属
電極と同等の高さを有する絶縁物を更に備えることを特
徴とする、交流型プラズマディスプレイパネル用基板。7. The substrate for an AC plasma display panel according to claim 2, wherein the metal is disposed with a gap of 100 μm or less from an edge of the metal electrode opposite to the internal gap. A substrate for an AC type plasma display panel, further comprising an insulator having the same height as the electrodes.
プレイパネル用基板であって、 前記絶縁物の少なくとも前記基板側の表面が黒色である
ことを特徴とする、交流型プラズマディスプレイパネル
用基板。8. The substrate for an AC plasma display panel according to claim 7, wherein at least a surface of the insulator on the substrate side is black.
るエッジ間に内部ギャップを形成すると共に、それぞれ
が、前記基板の表面上に形成された帯状の透明電極と、
前記透明電極の前記基板とは反対側の表面上の一部に、
前記対峙するエッジに沿って形成された金属電極とから
成る第１電極及び第２電極と、 前記第１電極及び前記第２電極を覆うように配置された
誘電体層とを備えることを特徴とする、交流型プラズマ
ディスプレイパネル用基板。9. A strip formed adjacent to and parallel to the substrate to form a pair, forming an internal gap between opposing edges, and each having a band-shaped transparent surface formed on a surface of the substrate. Electrodes and
On a part of the surface of the transparent electrode opposite to the substrate,
A first electrode and a second electrode comprising a metal electrode formed along the opposing edge; and a dielectric layer disposed so as to cover the first electrode and the second electrode. Substrate for AC plasma display panel.
流型プラズマディスプレイパネル用基板を備えることを
特徴とする、交流型プラズマディスプレイパネル。10. An AC-type plasma display panel comprising the substrate for an AC-type plasma display panel according to claim 1. Description:
のアドレス電極と、 前記基板の前記主面側に形成された電界遮蔽電極と、 前記アドレス電極と前記電界遮蔽電極とを覆うと共に両
者を電気的に分離する誘電体層と、 前記誘電体層の前記基板とは反対側の表面上であって互
いに隣接する前記アドレス電極の間の領域に相当する領
域のそれぞれに、少なくともその一部が前記電界遮蔽電
極の前記誘電体層の前記表面への投影部と重なるよう
に、前記アドレス電極の長手方向に沿って形成された複
数のバリアリブと、 互いに対面する前記バリアリブの各側壁面と前記誘電体
層の前記表面とで以て構成されるＵ字型溝の内表面上に
形成された蛍光体層とを備えることを特徴とする、交流
型プラズマディスプレイパネル用基板。11. A substrate; a plurality of strip-shaped address electrodes formed in parallel with each other on the main surface side of the substrate; an electric field shielding electrode formed on the main surface side of the substrate; A dielectric layer that covers the electric field shielding electrode and electrically separates the two from each other; and a region corresponding to a region between the address electrodes adjacent to each other on a surface of the dielectric layer opposite to the substrate. A plurality of barrier ribs formed along the longitudinal direction of the address electrode so that at least a part thereof overlaps a projection of the electric field shielding electrode on the surface of the dielectric layer, facing each other; An AC plasma display panel comprising: a phosphor layer formed on an inner surface of a U-shaped groove formed by each side wall surface of the barrier rib and the surface of the dielectric layer. Use substrate.
ィスプレイパネル用基板であって、 前記電界遮蔽電極は、前記アドレス電極が形成されてい
る平面上であって隣接する前記アドレス電極間に、前記
アドレス電極と一括形成された帯状の電極であることを
特徴とする、交流型プラズマディスプレイパネル用基
板。12. The AC plasma display panel substrate according to claim 11, wherein the electric field shielding electrode is provided between the adjacent address electrodes on a plane on which the address electrodes are formed. An AC-type plasma display panel substrate, which is a band-shaped electrode formed integrally with an address electrode.
ィスプレイパネル用基板であって、 前記アドレス電極は、前記主面と所定の距離だけ離れて
形成されており、 前記電界遮蔽電極は、前記アドレス電極と前記主面との
間に形成された帯状の電極であることを特徴とする、交
流型プラズマディスプレイパネル用基板。13. The substrate for an AC plasma display panel according to claim 11, wherein the address electrode is formed at a predetermined distance from the main surface, and the electric field shielding electrode is formed of the address. An AC-type plasma display panel substrate, wherein the substrate is a strip-shaped electrode formed between an electrode and the main surface.
ィスプレイパネル用基板であって、 前記電界遮蔽電極は、前記アドレス電極と前記主面との
間に形成された平面電極であることを特徴とする、交流
型プラズマディスプレイパネル用基板。14. The substrate for an AC plasma display panel according to claim 11, wherein the electric field shielding electrode is a plane electrode formed between the address electrode and the main surface. Substrate for AC plasma display panel.
ィスプレイパネル用基板であって、 前記電界遮蔽電極は、前記バリアリブの内部に形成され
ていることを特徴とする、交流型プラズマディスプレイ
パネル用基板。15. The substrate for an AC plasma display panel according to claim 11, wherein the electric field shielding electrode is formed inside the barrier rib. .
の交流型プラズマディスプレイパネル用基板であって、 外部電圧が供給される前記アドレス電極の配線端子と、
当該アドレス電極の配線端子に隣接する、外部電圧が供
給される前記電界遮蔽電極の配線端子との間隔は、前記
複数のアドレス電極の各配線端子間の最小寸法よりも大
きいことを特徴とする、交流型プラズマディスプレイパ
ネル用基板。16. The substrate for an AC plasma display panel according to claim 11, wherein a wiring terminal of the address electrode to which an external voltage is supplied;
Adjacent to the wiring terminal of the address electrode, the interval between the wiring terminal of the electric field shielding electrode to which an external voltage is supplied is larger than the minimum dimension between the wiring terminals of the plurality of address electrodes, Substrate for AC type plasma display panel.
の交流型プラズマディスプレイパネル用基板を備えるこ
とを特徴とする、交流型プラズマディスプレイパネル。17. An alternating-current plasma display panel comprising the substrate for an alternating-current plasma display panel according to claim 11. Description:
記交流型プラズマディスプレイパネル用基板である第１
基板と、 請求項１１乃至１５のいずれかに記載の前記交流型プラ
ズマディスプレイパネル用基板である第２基板とを備
え、前記第１基板と前記第２基板とは、前記第１及び第
２電極と前記アドレス電極とが互いに立体交差する方向
に配置されて成ることを特徴とする、交流型プラズマデ
ィスプレイパネル。18. The AC plasma display panel substrate according to claim 1, wherein the substrate is a first substrate.
A substrate, comprising: a second substrate, which is the substrate for an AC type plasma display panel according to claim 11, wherein the first substrate and the second substrate are the first and second electrodes. And an address electrode arranged in a direction in which the address electrode and the address electrode cross each other three-dimensionally.
マディスプレイパネルの駆動方法であって、 １画面分の映像表示時間を複数のサブフィールドに分割
した上で、前記複数のサブフィールドのそれぞれにおい
て消去，入力画像データに基づく書込み及び維持の各放
電が、前記第１及び第２電極と前記アドレス電極との立
体交差により規定される放電セルにおいて生じるように
前記放電セルを駆動する方法において、アドレス電極
に、共に入力画像データに基づく、第１電圧又は前記第
１電圧よりも低い第２電圧のいずれか一方の電圧が印加
されて実行される前記書込み放電の際に、 前記電界遮蔽電極に、前記第１電圧と前記第２電圧との
和の半分の値の電圧に対して前記第２電圧寄りの電圧を
供給することを特徴とする、交流型プラズマディスプレ
イパネルの駆動方法。19. The method of driving an AC plasma display panel according to claim 18, wherein a video display time for one screen is divided into a plurality of subfields, and each of the plurality of subfields is divided into a plurality of subfields. A method of driving the discharge cells such that discharges of erasing, writing and maintenance based on input image data occur in discharge cells defined by a three-dimensional intersection of the first and second electrodes and the address electrodes. Electrodes, both based on the input image data, at the time of the write discharge performed by applying either one of a first voltage or a second voltage lower than the first voltage, the electric field shielding electrode, AC voltage plasma, wherein a voltage closer to the second voltage is supplied to a voltage having a half value of the sum of the first voltage and the second voltage. Method of driving the I spray panel.
マディスプレイパネルの駆動方法であって、 １画面分の映像表示時間を複数のサブフィールドに分割
した上で、前記複数のサブフィールドのそれぞれにおい
て消去，入力画像データに基づく書込み及び維持の各放
電が、前記第１及び第２電極と前記アドレス電極との立
体交差により規定される放電セルにおいて生じるように
前記放電セルを駆動する方法において、 前記書込み放電以外の放電を発生させる際に、前記電界
遮蔽電極を前記アドレス電極の電位と同等の電位に又は
電気的な浮遊状態に制御することを特徴とする、交流型
プラズマディスプレイパネルの駆動方法。20. The method of driving an AC plasma display panel according to claim 18, wherein a video display time for one screen is divided into a plurality of subfields, and each of the plurality of subfields is divided into a plurality of subfields. A method of driving the discharge cells such that discharges for writing and maintenance based on erasing, input image data occur in discharge cells defined by a three-dimensional intersection between the first and second electrodes and the address electrodes, A method for driving an AC-type plasma display panel, comprising controlling the electric field shielding electrode to a potential equivalent to the potential of the address electrode or to an electrically floating state when generating a discharge other than the write discharge.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36219598A JP2000188063A (en) | 1998-12-21 | 1998-12-21 | Substrate for ac type plasma display panel, ac type plasma display panel and method for driving ac type plasma display panel |
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| Country | Link |
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| JP (1) | JP2000188063A (en) |
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