JP2000175447A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2000175447A JP2000175447A JP10346732A JP34673298A JP2000175447A JP 2000175447 A JP2000175447 A JP 2000175447A JP 10346732 A JP10346732 A JP 10346732A JP 34673298 A JP34673298 A JP 34673298A JP 2000175447 A JP2000175447 A JP 2000175447A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- waveform
- voltage
- comparator
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 DC−DCコンバータに用いられるPWM波
形を製造ばらつきなどの影響を受けることなく、低コス
トで、かつ安定した周波数で生成する。 【解決手段】 コンパレータ12の出力信号と外部クロ
ックECKとを周波数位相比較器11が周波数位相比較
し、それらの進み、遅れ位相の信号をローパスフィルタ
14を介して制御電流源15に出力する。制御電流源1
5は、ローパスフィルタ14から出力された信号が進み
位相の場合には充電電流Isrc を減少させ、遅れ位相の
場合には充電電流Isrc を増加させる。これら制御電流
源15、コンパレータ12、周波数位相比較器11、ロ
ーパスフィルタ14から再び制御電流源15となる負帰
還ループの構成により、外部クロックECKに同期した
PWM波形を生成するための三角波形を発生する。
形を製造ばらつきなどの影響を受けることなく、低コス
トで、かつ安定した周波数で生成する。 【解決手段】 コンパレータ12の出力信号と外部クロ
ックECKとを周波数位相比較器11が周波数位相比較
し、それらの進み、遅れ位相の信号をローパスフィルタ
14を介して制御電流源15に出力する。制御電流源1
5は、ローパスフィルタ14から出力された信号が進み
位相の場合には充電電流Isrc を減少させ、遅れ位相の
場合には充電電流Isrc を増加させる。これら制御電流
源15、コンパレータ12、周波数位相比較器11、ロ
ーパスフィルタ14から再び制御電流源15となる負帰
還ループの構成により、外部クロックECKに同期した
PWM波形を生成するための三角波形を発生する。
Description
【0001】
【発明の属する技術分野】本発明は、PWM(Puls
e Width Modulation)方式のDC−
DC(Direct Current to Dire
ct Current)コンバータの制御技術に関し、
特に、PWM波形の安定化に適用して有効な技術に関す
るものである。
e Width Modulation)方式のDC−
DC(Direct Current to Dire
ct Current)コンバータの制御技術に関し、
特に、PWM波形の安定化に適用して有効な技術に関す
るものである。
【0002】
【従来の技術】本発明者が検討したところによれば、通
信用の半導体集積回路装置などには、安定化直流電源な
どとして装置小型化のためにPWM方式のDC−DCコ
ンバータが用いられてきている。このPWM方式DC−
DCコンバータには、PWM波形を生成するための波形
発生回路が設けられている。
信用の半導体集積回路装置などには、安定化直流電源な
どとして装置小型化のためにPWM方式のDC−DCコ
ンバータが用いられてきている。このPWM方式DC−
DCコンバータには、PWM波形を生成するための波形
発生回路が設けられている。
【0003】波形発生回路は、コンデンサに定電流で充
電することにより、三角波の傾きを制御して発振周波数
を決定しており、半導体素子からなる制御回路、コンデ
ンサ、ならびに電流制限用の抵抗などから構成されてい
る。
電することにより、三角波の傾きを制御して発振周波数
を決定しており、半導体素子からなる制御回路、コンデ
ンサ、ならびに電流制限用の抵抗などから構成されてい
る。
【0004】また、DC−DCコンバータからA/D
(Analog to Digital)変換器などに
電源を供給する場合、該A/D変換器のS/N(Sig
nalto Noise)比や雑音特性などの厳しい要
求からDC−DCコンバータの発振周波数とA/D変換
器のサンプリング周波数の比を任意の値に積極的に合わ
せたりすることによって、DC−DCコンバータのスイ
ッチングノイズが該A/D変換器などに入り込むのを防
止している。
(Analog to Digital)変換器などに
電源を供給する場合、該A/D変換器のS/N(Sig
nalto Noise)比や雑音特性などの厳しい要
求からDC−DCコンバータの発振周波数とA/D変換
器のサンプリング周波数の比を任意の値に積極的に合わ
せたりすることによって、DC−DCコンバータのスイ
ッチングノイズが該A/D変換器などに入り込むのを防
止している。
【0005】なお、この種の安定化電源について詳しく
述べてある例としては、平成7年5月15日、社団法人
電気学会発行、電気工学ハンドブック改版委員会
(編)、「新版 電気工学ハンドブック」P451,P
452があり、この文献には、各種のDC−DCコンバ
ータにおける構成などが記載されている。
述べてある例としては、平成7年5月15日、社団法人
電気学会発行、電気工学ハンドブック改版委員会
(編)、「新版 電気工学ハンドブック」P451,P
452があり、この文献には、各種のDC−DCコンバ
ータにおける構成などが記載されている。
【0006】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置に設けられたDC−DCコンバー
タでは、次のような問題点があることが本発明者により
見い出された。
な半導体集積回路装置に設けられたDC−DCコンバー
タでは、次のような問題点があることが本発明者により
見い出された。
【0007】今、PWM制御によるDC−DCコンバー
タから、所定のサンプリング周波数で動作するA/D変
換器への電源供給が行われている場合を仮定する。この
ような場合、PWM制御のDC−DCコンバータが、あ
る周期によってスイッチング動作を行い、発生したスイ
ッチングノイズが、あるサンプリング周期にてサンプリ
ングを行なうA/D変換器のサンプリング周期に同期し
て電源ノイズが重畳すると、A/D変換器は、電源ノイ
ズの影響を受けてA/D変換結果にオフセットなどの誤
差の増大を発生させる恐れがある。たとえば、サンプリ
ング周波数が、DC−DCコンバータのスイッチング周
波数の倍数に合致すると前記のような問題が発生する。
タから、所定のサンプリング周波数で動作するA/D変
換器への電源供給が行われている場合を仮定する。この
ような場合、PWM制御のDC−DCコンバータが、あ
る周期によってスイッチング動作を行い、発生したスイ
ッチングノイズが、あるサンプリング周期にてサンプリ
ングを行なうA/D変換器のサンプリング周期に同期し
て電源ノイズが重畳すると、A/D変換器は、電源ノイ
ズの影響を受けてA/D変換結果にオフセットなどの誤
差の増大を発生させる恐れがある。たとえば、サンプリ
ング周波数が、DC−DCコンバータのスイッチング周
波数の倍数に合致すると前記のような問題が発生する。
【0008】よって、DC−DCコンバータのスイッチ
ング周波数の倍数で発生するスイッチングノイズが、サ
ンプリング周波数に重ならないようする配慮などが必要
となる。
ング周波数の倍数で発生するスイッチングノイズが、サ
ンプリング周波数に重ならないようする配慮などが必要
となる。
【0009】このため、一般にサンプリング周波数は、
通信装置などの装置としてシステム的に決定されるので
容易に変更ができず、DC−DCコンバータのスイッチ
ング周波数が調整されることとなる。
通信装置などの装置としてシステム的に決定されるので
容易に変更ができず、DC−DCコンバータのスイッチ
ング周波数が調整されることとなる。
【0010】ここで、PWM方式のDC−DCコンバー
タのスイッチング周波数は、DC−DC制御回路の波形
発生回路における発振周波数で決定される。したがっ
て、波形発生回路における発振周波数を決定するコンデ
ンサ、抵抗を半導体素子により構成した場合、製造プロ
セスのばらつきによる絶対値のばらつきが大きくなって
しまい、発振周波数のばらつきが大きくなってしまう恐
れがある。
タのスイッチング周波数は、DC−DC制御回路の波形
発生回路における発振周波数で決定される。したがっ
て、波形発生回路における発振周波数を決定するコンデ
ンサ、抵抗を半導体素子により構成した場合、製造プロ
セスのばらつきによる絶対値のばらつきが大きくなって
しまい、発振周波数のばらつきが大きくなってしまう恐
れがある。
【0011】これを防止するために、一般的には、DC
−DCコンバータの制御回路において発振周波数を決定
するコンデンサや抵抗は、外付け部品で実装し、部品の
抵抗値や容量値を調整するか、抵抗値をトリミングなど
の処置が行われている。
−DCコンバータの制御回路において発振周波数を決定
するコンデンサや抵抗は、外付け部品で実装し、部品の
抵抗値や容量値を調整するか、抵抗値をトリミングなど
の処置が行われている。
【0012】また、調整無しでコンデンサ、抵抗を高精
度の外づけ電子部品によって構成する場合には、これら
電子部品を半導体集積回路装置の外部に実装することに
なり、実装面積の増大やコストアップなどが問題とな
る。
度の外づけ電子部品によって構成する場合には、これら
電子部品を半導体集積回路装置の外部に実装することに
なり、実装面積の増大やコストアップなどが問題とな
る。
【0013】上記では、オフセットなどのA/D変換誤
差を避ける方法としてサンプリング周波数がスイッチン
グ周波数の倍数に重ならないようにする説明を行なった
が、DC的なオフセットが無視可能な通信装置( たとえ
ば、AC信号しか扱わないなど) の用途によっては、逆
に積極的にサンプリング周波数をスイッチング周波数の
倍数に合わせるか、または、スイッチング周波数をサン
プリング周波数の倍数に合わせるなども行われることも
ある。
差を避ける方法としてサンプリング周波数がスイッチン
グ周波数の倍数に重ならないようにする説明を行なった
が、DC的なオフセットが無視可能な通信装置( たとえ
ば、AC信号しか扱わないなど) の用途によっては、逆
に積極的にサンプリング周波数をスイッチング周波数の
倍数に合わせるか、または、スイッチング周波数をサン
プリング周波数の倍数に合わせるなども行われることも
ある。
【0014】本発明の目的は、DC−DCコンバータに
用いられるPWM波形を製造ばらつきなどの影響を受け
ることなく、低コストで、かつ安定した周波数で生成す
ることのできる半導体集積回路装置を提供することにあ
る。
用いられるPWM波形を製造ばらつきなどの影響を受け
ることなく、低コストで、かつ安定した周波数で生成す
ることのできる半導体集積回路装置を提供することにあ
る。
【0015】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0016】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0017】すなわち、本発明の半導体集積回路装置
は、波形制御信号に基づいて静電容量素子の充放電の制
御を行い、PWM生成用波形を発生する波形制御部と、
該波形制御部から出力されるPWM生成用波形と基準ク
ロック信号との位相比較または周波数位相比較を行う位
相比較部と、該位相比較部から出力された比較結果に基
づいて静電容量素子に充電を行う第1の定電流源と、静
電容量素子に充電される電圧と基準電圧とを比較し、そ
の出力信号を波形制御信号として波形制御部に出力する
電圧比較部とよりなるPWM制御用のDC−DC制御回
路を備えたものである。
は、波形制御信号に基づいて静電容量素子の充放電の制
御を行い、PWM生成用波形を発生する波形制御部と、
該波形制御部から出力されるPWM生成用波形と基準ク
ロック信号との位相比較または周波数位相比較を行う位
相比較部と、該位相比較部から出力された比較結果に基
づいて静電容量素子に充電を行う第1の定電流源と、静
電容量素子に充電される電圧と基準電圧とを比較し、そ
の出力信号を波形制御信号として波形制御部に出力する
電圧比較部とよりなるPWM制御用のDC−DC制御回
路を備えたものである。
【0018】それにより、静電容量素子に製造ばらつき
などが生じても傾きが一定で安定した周波数のPWM生
成用波形を生成することができる。
などが生じても傾きが一定で安定した周波数のPWM生
成用波形を生成することができる。
【0019】また、本発明の半導体集積回路装置は、前
記DC−DC制御回路に、電圧比較部から出力される波
形制御信号を整数分の1に分周し、前記位相比較部に出
力する第1の分周器と、基準クロック信号を整数分の1
に分周し、位相比較部に出力する第2の分周器と設けた
ものである。
記DC−DC制御回路に、電圧比較部から出力される波
形制御信号を整数分の1に分周し、前記位相比較部に出
力する第1の分周器と、基準クロック信号を整数分の1
に分周し、位相比較部に出力する第2の分周器と設けた
ものである。
【0020】それにより、第1、第2の分周器における
分周を任意の組合せにおいて選択することによってPW
M波形の周波数と、負荷として接続される電子回路に用
いられるクロック信号の周波数とを任意に選択すること
ができるので、該電子回路に伝達されるスイッチングノ
イズなどの影響を大幅に低減することができる。
分周を任意の組合せにおいて選択することによってPW
M波形の周波数と、負荷として接続される電子回路に用
いられるクロック信号の周波数とを任意に選択すること
ができるので、該電子回路に伝達されるスイッチングノ
イズなどの影響を大幅に低減することができる。
【0021】さらに、本発明の半導体集積回路装置は、
電圧比較部から出力される波形制御信号に基づいて電圧
比較部に入力される基準電圧を異なる電圧に切り換える
電圧切り換え部を設け、前記波形制御部が、位相比較部
から出力された比較結果に基づいて充電された静電容量
素子の放電を行う第2の定電流源と、電圧比較部の波形
制御信号に基づいて第2の定電流源と静電容量素子との
接続制御を行う接続制御部とよりなるものである。
電圧比較部から出力される波形制御信号に基づいて電圧
比較部に入力される基準電圧を異なる電圧に切り換える
電圧切り換え部を設け、前記波形制御部が、位相比較部
から出力された比較結果に基づいて充電された静電容量
素子の放電を行う第2の定電流源と、電圧比較部の波形
制御信号に基づいて第2の定電流源と静電容量素子との
接続制御を行う接続制御部とよりなるものである。
【0022】それによっても、静電容量素子に製造ばら
つきなどが生じても傾きが一定で安定した周波数のPW
M生成用波形を生成することができる。
つきなどが生じても傾きが一定で安定した周波数のPW
M生成用波形を生成することができる。
【0023】以上のことにより、静電容量素子を半導体
素子によって構成できるので、半導体集積回路装置のコ
ストを大幅に小さくでき、DC−DCコンバータにおけ
る実装面積も小面積化することができる。
素子によって構成できるので、半導体集積回路装置のコ
ストを大幅に小さくでき、DC−DCコンバータにおけ
る実装面積も小面積化することができる。
【0024】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【0025】(実施の形態1)図1は、本発明の実施の
形態1による半導体集積回路装置に設けられたDC−D
Cコンバータの説明図、図2は、本発明の実施の形態1
によるDC−DCコンバータに設けられたDC−DC制
御回路の回路説明図、図3は、本発明の実施の形態1に
よるDC−DC制御回路におけるタイミングチャートで
ある。
形態1による半導体集積回路装置に設けられたDC−D
Cコンバータの説明図、図2は、本発明の実施の形態1
によるDC−DCコンバータに設けられたDC−DC制
御回路の回路説明図、図3は、本発明の実施の形態1に
よるDC−DC制御回路におけるタイミングチャートで
ある。
【0026】本実施の形態1において、通信用の半導体
集積回路装置には、図1に示すように、PWM方式のD
C−DCコンバータ1が設けられている。DC−DCコ
ンバータ1は、トランス2、整流ダイオードDi、コン
デンサ3,4、リアクトル5、DC−DC制御回路(P
WM制御回路)6、ならびにスイッチングトランジスタ
7から構成されている。
集積回路装置には、図1に示すように、PWM方式のD
C−DCコンバータ1が設けられている。DC−DCコ
ンバータ1は、トランス2、整流ダイオードDi、コン
デンサ3,4、リアクトル5、DC−DC制御回路(P
WM制御回路)6、ならびにスイッチングトランジスタ
7から構成されている。
【0027】トランス2の一次側には、スイッチングト
ランジスタ7を介して直流電源が供給されており、DC
−DC制御回路6から出力されるPWM波形に基づいて
スイッチングトランジスタ7がON/OFFし、トラン
ス2の一次側に直流の電源電圧が印加される。
ランジスタ7を介して直流電源が供給されており、DC
−DC制御回路6から出力されるPWM波形に基づいて
スイッチングトランジスタ7がON/OFFし、トラン
ス2の一次側に直流の電源電圧が印加される。
【0028】トランス2の二次側には、電源安定化用の
コンデンサ3,4が並列接続されており、トランス2の
二次側の一方に直列接続されたリアクトル5を通して負
荷に電力供給される。また、リアクトル5を通して負荷
へ印加される電圧は、DC−DC制御回路6に定電圧制
御のためのフィードバック信号として入力される。
コンデンサ3,4が並列接続されており、トランス2の
二次側の一方に直列接続されたリアクトル5を通して負
荷に電力供給される。また、リアクトル5を通して負荷
へ印加される電圧は、DC−DC制御回路6に定電圧制
御のためのフィードバック信号として入力される。
【0029】DC−DC制御回路6には、図2に示すよ
うに、誤差検出アンプ8、コンパレータ9、および波形
発生回路(波形発生手段)10から構成されている。波
形発生回路10は、PWM波形を生成するための三角波
形(PWM生成用波形)を発生する。
うに、誤差検出アンプ8、コンパレータ9、および波形
発生回路(波形発生手段)10から構成されている。波
形発生回路10は、PWM波形を生成するための三角波
形(PWM生成用波形)を発生する。
【0030】誤差検出アンプ8の一方の入力部には基準
電圧VREF0が入力されており、他方の入力部には端子T
1が接続されている。誤差検出アンプ8の出力部には端
子T2、コンパレータ9の一方の入力部が接続されてい
る。また、端子T1と端子T2との間には、フィードバ
ック用抵抗、静電容量からなるフィードバック用素子Z
f(図1)が接続される。誤差検出アンプ8は、端子T
1から入力される信号と基準電圧VREF0とを比較し、誤
差信号として出力する。
電圧VREF0が入力されており、他方の入力部には端子T
1が接続されている。誤差検出アンプ8の出力部には端
子T2、コンパレータ9の一方の入力部が接続されてい
る。また、端子T1と端子T2との間には、フィードバ
ック用抵抗、静電容量からなるフィードバック用素子Z
f(図1)が接続される。誤差検出アンプ8は、端子T
1から入力される信号と基準電圧VREF0とを比較し、誤
差信号として出力する。
【0031】コンパレータ9の他方の入力部には、波形
発生回路10によって生成された三角波が入力されるよ
うに接続されており、このコンパレータ9の出力部は、
端子T3と接続されている。コンパレータ9は、前述し
た誤差信号と波形発生回路10から出力される三角波と
を比較し、PWM波形を出力する。
発生回路10によって生成された三角波が入力されるよ
うに接続されており、このコンパレータ9の出力部は、
端子T3と接続されている。コンパレータ9は、前述し
た誤差信号と波形発生回路10から出力される三角波と
を比較し、PWM波形を出力する。
【0032】また、波形発生回路10には周波数位相比
較器(位相比較部)11が設けられている。この周波数
位相比較器11の一方の入力部には、コンパレータ(電
圧比較部)12の出力部およびスイッチ(波形制御部)
13の制御を行う制御信号入力部が接続されており、他
方の入力部には、DC−DCコンバータ1におけるスイ
ッチング周波数となる外部クロック(基準クロック信
号)ECKが端子T4を介して入力されている。
較器(位相比較部)11が設けられている。この周波数
位相比較器11の一方の入力部には、コンパレータ(電
圧比較部)12の出力部およびスイッチ(波形制御部)
13の制御を行う制御信号入力部が接続されており、他
方の入力部には、DC−DCコンバータ1におけるスイ
ッチング周波数となる外部クロック(基準クロック信
号)ECKが端子T4を介して入力されている。
【0033】周波数位相比較器11の出力部は、ローパ
スフィルタ14に接続されており、この周波数位相比較
器11は、入力された信号の周波数、位相を比較する。
ローパスフィルタ14は、入力された信号の低周波成分
を除去する低域周波数フィルタである。
スフィルタ14に接続されており、この周波数位相比較
器11は、入力された信号の周波数、位相を比較する。
ローパスフィルタ14は、入力された信号の低周波成分
を除去する低域周波数フィルタである。
【0034】ローパスフィルタ14の出力部には、制御
電流源(第1の定電流源)15が接続されており、該ロ
ーパスフィルタ14から出力される制御信号に基づいて
コンデンサ(静電容量素子)16への充電電流の制御を
行う。
電流源(第1の定電流源)15が接続されており、該ロ
ーパスフィルタ14から出力される制御信号に基づいて
コンデンサ(静電容量素子)16への充電電流の制御を
行う。
【0035】制御電流源15には、コンパレータ9の他
方の入力部、スイッチ13の一方の接続部、コンパレー
タ12の他方の入力部、およびコンデンサ16の一方の
接続部が接続されており、コンパレータ9の他方の入力
部のノードaに一定の傾きdv/dt(Isrc /CT)
の信号を発生させる。
方の入力部、スイッチ13の一方の接続部、コンパレー
タ12の他方の入力部、およびコンデンサ16の一方の
接続部が接続されており、コンパレータ9の他方の入力
部のノードaに一定の傾きdv/dt(Isrc /CT)
の信号を発生させる。
【0036】スイッチ13、コンデンサ16の他方の接
続部は、それぞれ基準電位と接続されている。コンパレ
ータ12の一方の入力部には、基準電圧VREF1が供給さ
れている。
続部は、それぞれ基準電位と接続されている。コンパレ
ータ12の一方の入力部には、基準電圧VREF1が供給さ
れている。
【0037】次に、本実施の形態におけるDC−DCコ
ンバータ1の波形発生回路10の作用について図3に示
すタイミングチャートを用いて説明する。
ンバータ1の波形発生回路10の作用について図3に示
すタイミングチャートを用いて説明する。
【0038】図3においては、上方から下方にかけて波
形発生回路10から出力される三角波(ノードa)、コ
ンパレータ12の出力、外部クロックECK、周波数位
相比較器11の出力、ローパスフィルタ14の出力、な
らびに制御電流源15から出力される充電電流Isrc の
信号タイミングをそれぞれ示している。
形発生回路10から出力される三角波(ノードa)、コ
ンパレータ12の出力、外部クロックECK、周波数位
相比較器11の出力、ローパスフィルタ14の出力、な
らびに制御電流源15から出力される充電電流Isrc の
信号タイミングをそれぞれ示している。
【0039】制御電流源15の充電電流Isrc によって
コンデンサ16を充電すると、ノードaは、傾きdv/
dt=Isrc /CTの関係により上昇していく。コンパ
レータ12の出力電圧(波形制御信号)は、基準電圧V
REF1とノードaとの電圧を比較し、ノードaの電圧が基
準電圧VREF1よりも大きくなった場合に反転し、周波数
位相比較器11の一方の入力部に出力する。
コンデンサ16を充電すると、ノードaは、傾きdv/
dt=Isrc /CTの関係により上昇していく。コンパ
レータ12の出力電圧(波形制御信号)は、基準電圧V
REF1とノードaとの電圧を比較し、ノードaの電圧が基
準電圧VREF1よりも大きくなった場合に反転し、周波数
位相比較器11の一方の入力部に出力する。
【0040】スイッチ13は、コンパレータ12の出力
が反転するとONとなり、コンデンサ16に充電された
電荷が放電され、ノードaの電圧が低下する。ノードa
の電圧が低下すると、コンパレータ12の出力は再び反
転し、スイッチ13がOFFとなる。よって、制御電流
源15によるコンデンサ16への充電電流Isrc によ
り、再びノードaは、傾きdv/dtによって上昇を行
い、三角波の発振を繰り返す。
が反転するとONとなり、コンデンサ16に充電された
電荷が放電され、ノードaの電圧が低下する。ノードa
の電圧が低下すると、コンパレータ12の出力は再び反
転し、スイッチ13がOFFとなる。よって、制御電流
源15によるコンデンサ16への充電電流Isrc によ
り、再びノードaは、傾きdv/dtによって上昇を行
い、三角波の発振を繰り返す。
【0041】一方、コンパレータ12から出力された信
号は、周波数位相比較器11によって外部クロックEC
Kと周波数位相比較され、その比較結果をローパスフィ
ルタ14に出力する。
号は、周波数位相比較器11によって外部クロックEC
Kと周波数位相比較され、その比較結果をローパスフィ
ルタ14に出力する。
【0042】その比較の一例として、時刻t1におい
て、コンパレータ12の出力が外部クロックECKより
立ち上がり時刻が進んだ場合には進み位相として信号を
出力し、時刻t2にようにコンパレータ12の出力が、
外部クロックECKよりも立ち下がり時刻が進んだ場合
には、遅れ位相として信号を出力する。
て、コンパレータ12の出力が外部クロックECKより
立ち上がり時刻が進んだ場合には進み位相として信号を
出力し、時刻t2にようにコンパレータ12の出力が、
外部クロックECKよりも立ち下がり時刻が進んだ場合
には、遅れ位相として信号を出力する。
【0043】ローパスフィルタ14は、周波数位相比較
器11から出力された信号から低周波数成分を取り除
き、制御電流源15に出力する。制御電流源15は、ロ
ーパスフィルタ14から出力された信号が進み位相の場
合には充電電流Isrc を減少させ、遅れ位相の場合には
充電電流Isrc を増加させる。
器11から出力された信号から低周波数成分を取り除
き、制御電流源15に出力する。制御電流源15は、ロ
ーパスフィルタ14から出力された信号が進み位相の場
合には充電電流Isrc を減少させ、遅れ位相の場合には
充電電流Isrc を増加させる。
【0044】そして、制御電流源15、コンパレータ1
2、周波数位相比較器11、ローパスフィルタ14から
再び制御電流源15となる負帰還ループが構成されるこ
とになり、制御クロック、すなわち、外部クロックEC
Kに同期したPLL(Phase Locked Lo
op)動作が波形発生回路10によって行われることに
なる。
2、周波数位相比較器11、ローパスフィルタ14から
再び制御電流源15となる負帰還ループが構成されるこ
とになり、制御クロック、すなわち、外部クロックEC
Kに同期したPLL(Phase Locked Lo
op)動作が波形発生回路10によって行われることに
なる。
【0045】この結果、ノードaにおける三角波は、コ
ンデンサ16が製造ばらつきなどによってばらついて
も、常に三角波の最大電圧は基準電圧VREF1となり、波
形発生回路10によって生成される三角波の発振周波数
は、外部クロックECKに同期した信号となる。
ンデンサ16が製造ばらつきなどによってばらついて
も、常に三角波の最大電圧は基準電圧VREF1となり、波
形発生回路10によって生成される三角波の発振周波数
は、外部クロックECKに同期した信号となる。
【0046】それにより、本実施の形態によれば、PL
L動作を行う波形発生回路10によって、コンデンサ1
6が製造ばらつきなどによってばらついていても波形傾
きdv/dtが一定で、かつ周波数も一定の三角波を生
成できるので、PWM波形を安定生成することができ、
DC−DCコンバータ1の供給電圧を大幅に安定化する
ことができる。
L動作を行う波形発生回路10によって、コンデンサ1
6が製造ばらつきなどによってばらついていても波形傾
きdv/dtが一定で、かつ周波数も一定の三角波を生
成できるので、PWM波形を安定生成することができ、
DC−DCコンバータ1の供給電圧を大幅に安定化する
ことができる。
【0047】また、本実施の形態1では、コンパレータ
12の出力信号と外部クロックECKとの比較において
周波数位相比較器11は、周波数と位相とを比較する場
合について説明したが、位相比較だけを行うようにして
もよい。
12の出力信号と外部クロックECKとの比較において
周波数位相比較器11は、周波数と位相とを比較する場
合について説明したが、位相比較だけを行うようにして
もよい。
【0048】さらに、コンパレータ12の一方、他方の
入力部、すなわち、正転入力と反転入力とを入れ替え、
スイッチ13のON/OFF制御を逆にしても同様の効
果を得ることができる。
入力部、すなわち、正転入力と反転入力とを入れ替え、
スイッチ13のON/OFF制御を逆にしても同様の効
果を得ることができる。
【0049】(実施の形態2)図4は、本発明の実施の
形態2によるDC−DCコンバータに設けられるDC−
DC制御回路の回路説明図である。
形態2によるDC−DCコンバータに設けられるDC−
DC制御回路の回路説明図である。
【0050】本実施の形態2においても、前記実施の形
態1と同様に、トランス2、整流ダイオードDi、コン
デンサ3,4、リアクトル5、DC−DC制御回路6
a、ならびにスイッチングトランジスタ7などが半導体
集積回路装置の外部に設けられてPWM方式のDC−D
Cコンバータ1(図1)が構成される。
態1と同様に、トランス2、整流ダイオードDi、コン
デンサ3,4、リアクトル5、DC−DC制御回路6
a、ならびにスイッチングトランジスタ7などが半導体
集積回路装置の外部に設けられてPWM方式のDC−D
Cコンバータ1(図1)が構成される。
【0051】また、DC−DC制御回路6aは、図4に
示すように、前記実施の形態1と同様に、誤差検出アン
プ8、コンパレータ9、および波形発生回路(波形発生
手段)10aから構成されている。
示すように、前記実施の形態1と同様に、誤差検出アン
プ8、コンパレータ9、および波形発生回路(波形発生
手段)10aから構成されている。
【0052】さらに、波形発生回路10aは、周波数位
相比較器11、コンパレータ12、スイッチ13、ロー
パスフィルタ14、制御電流源15、コンデンサ16、
ならびに分周器17,18により構成されている。
相比較器11、コンパレータ12、スイッチ13、ロー
パスフィルタ14、制御電流源15、コンデンサ16、
ならびに分周器17,18により構成されている。
【0053】周波数位相比較器11の一方の入力部に
は、分周器(第1の分周器)17の出力部が接続されて
おり、この分周器17の入力部には、コンパレータ12
の出力部およびスイッチ13の制御を行う制御信号入力
部が接続されている。
は、分周器(第1の分周器)17の出力部が接続されて
おり、この分周器17の入力部には、コンパレータ12
の出力部およびスイッチ13の制御を行う制御信号入力
部が接続されている。
【0054】周波数位相比較器11の他方の入力部に
は、分周器(第2の分周器)18の出力部が接続されて
いる。分周器18の入力部には、外部クロックECKが
端子T4を介して入力されている。
は、分周器(第2の分周器)18の出力部が接続されて
いる。分周器18の入力部には、外部クロックECKが
端子T4を介して入力されている。
【0055】周波数位相比較器11の出力部は、ローパ
スフィルタ14に接続されており、その出力部には制御
電流源15が接続されている。制御電流源15には、コ
ンパレータ9の他方の入力部、スイッチ13の一方の接
続部、コンパレータ12の他方の入力部、およびコンデ
ンサ16の一方の接続部が接続されている。
スフィルタ14に接続されており、その出力部には制御
電流源15が接続されている。制御電流源15には、コ
ンパレータ9の他方の入力部、スイッチ13の一方の接
続部、コンパレータ12の他方の入力部、およびコンデ
ンサ16の一方の接続部が接続されている。
【0056】スイッチ13、コンデンサ16の他方の接
続部は、それぞれ基準電位と接続されている。コンパレ
ータ12の一方の入力部には、基準電圧VREF1が供給さ
れている。
続部は、それぞれ基準電位と接続されている。コンパレ
ータ12の一方の入力部には、基準電圧VREF1が供給さ
れている。
【0057】次に、波形発生回路10aの回路動作を説
明する。
明する。
【0058】波形発生回路10aにより生成される三角
波の周波数を周波数fosc、外部クロックECKの周
波数を周波数fextとすると、周波数位相比較器11
では、周波数foscをm分周した信号と、周波数fe
xtをn分周した信号が入力されており、これらの信号
が周波数位相比較され、波形発生回路10aでは式1の
条件が成り立つようにPLL動作が行われる。
波の周波数を周波数fosc、外部クロックECKの周
波数を周波数fextとすると、周波数位相比較器11
では、周波数foscをm分周した信号と、周波数fe
xtをn分周した信号が入力されており、これらの信号
が周波数位相比較され、波形発生回路10aでは式1の
条件が成り立つようにPLL動作が行われる。
【0059】 fosc/m=fext/n (式1) また、式1より三角波の周波数foscは、 fosc=(m/n)fext (式2) となる。
【0060】よって、分周mと分周nとを最適に選べ
ば、三角波の周波数でもあるDC−DCコンバータ1の
スイッチング周波数、およびその高調波の周波数と、外
部クロックECKの周波数が重ならないようにすること
ができる。
ば、三角波の周波数でもあるDC−DCコンバータ1の
スイッチング周波数、およびその高調波の周波数と、外
部クロックECKの周波数が重ならないようにすること
ができる。
【0061】ここで、外部クロックECKの周波数fe
xtをA/D変換器で使用されるサンプリング周波数f
s(fs=fext)する。たとえば、図1に示すDC
−DCコンバータ1の構成において図10に示すような
周波数スペクトラムの関係にする場合、図4における分
周期17、18の分周比m、nをそれぞれ、分周m=
5、分周n=2とし、A/D変換器AD、ならびに該A
/D変換器ADに変換されたデジタル信号の信号処理を
行う信号処理回路SSに供給される発振器OSCによっ
て発信されたクロック信号、すなわち、サンプリング周
波数fsを外部クロックとして用いることにより、サン
プリング周波数fsをDC−DCコンバータ1のスイッ
チング周波数foscならびに高調波周波数(2fos
c、3fosc…)と重ならないようにすることができ
る。
xtをA/D変換器で使用されるサンプリング周波数f
s(fs=fext)する。たとえば、図1に示すDC
−DCコンバータ1の構成において図10に示すような
周波数スペクトラムの関係にする場合、図4における分
周期17、18の分周比m、nをそれぞれ、分周m=
5、分周n=2とし、A/D変換器AD、ならびに該A
/D変換器ADに変換されたデジタル信号の信号処理を
行う信号処理回路SSに供給される発振器OSCによっ
て発信されたクロック信号、すなわち、サンプリング周
波数fsを外部クロックとして用いることにより、サン
プリング周波数fsをDC−DCコンバータ1のスイッ
チング周波数foscならびに高調波周波数(2fos
c、3fosc…)と重ならないようにすることができ
る。
【0062】上記は、分周期17、18の分周比をm=
5、n=2と設定した場合であるが、本実施の形態2に
おいては、分周器17,18により任意の分周組合せで
三角波の周波数を選択できるので、スイッチングノイズ
の周波数とサンプリング周波数の関係を容易に可変する
ことができる。
5、n=2と設定した場合であるが、本実施の形態2に
おいては、分周器17,18により任意の分周組合せで
三角波の周波数を選択できるので、スイッチングノイズ
の周波数とサンプリング周波数の関係を容易に可変する
ことができる。
【0063】(実施の形態3)図5は、本発明の実施の
形態3によるDC−DCコンバータに設けられたDC−
DC制御回路の回路説明図、図6は、本発明の実施の形
態3によるDC−DC制御回路におけるタイミングチャ
ートである。
形態3によるDC−DCコンバータに設けられたDC−
DC制御回路の回路説明図、図6は、本発明の実施の形
態3によるDC−DC制御回路におけるタイミングチャ
ートである。
【0064】本実施の形態3においても、前記実施の形
態1と同様に、トランス2、整流ダイオードDi、コン
デンサ3,4、リアクトル5、DC−DC制御回路6、
ならびにスイッチングトランジスタ7などが半導体集積
回路装置の外部に設けられてPWM方式のDC−DCコ
ンバータ1(図1)が構成される。
態1と同様に、トランス2、整流ダイオードDi、コン
デンサ3,4、リアクトル5、DC−DC制御回路6、
ならびにスイッチングトランジスタ7などが半導体集積
回路装置の外部に設けられてPWM方式のDC−DCコ
ンバータ1(図1)が構成される。
【0065】また、DC−DC制御回路6bは、図5に
示すように、前記実施の形態1,2と同様に、誤差検出
アンプ8、コンパレータ9、および波形発生回路(波形
発生手段)10bから構成されている。
示すように、前記実施の形態1,2と同様に、誤差検出
アンプ8、コンパレータ9、および波形発生回路(波形
発生手段)10bから構成されている。
【0066】周波数位相比較器11の一方の入力部に
は、分周器17の出力部が接続されており、この分周器
17の入力部には、コンパレータ12の出力部、スイッ
チ20,21の制御を行う制御信号入力部がそれぞれ接
続されている。
は、分周器17の出力部が接続されており、この分周器
17の入力部には、コンパレータ12の出力部、スイッ
チ20,21の制御を行う制御信号入力部がそれぞれ接
続されている。
【0067】周波数位相比較器11の他方の入力部に
は、分周器18の出力部が接続されている。分周器18
の入力部には、外部クロックECKが端子T4を介して
入力されている。
は、分周器18の出力部が接続されている。分周器18
の入力部には、外部クロックECKが端子T4を介して
入力されている。
【0068】周波数位相比較器11の出力部は、ローパ
スフィルタ14に接続されており、このローパスフィル
タ14の出力部には制御電流源15,19がそれぞれ接
続されている。制御電流源(第2の定電流源)19は、
スイッチ(接続制御部)20のON/OFFによりコン
デンサ16の電荷を基準電位に放電する。
スフィルタ14に接続されており、このローパスフィル
タ14の出力部には制御電流源15,19がそれぞれ接
続されている。制御電流源(第2の定電流源)19は、
スイッチ(接続制御部)20のON/OFFによりコン
デンサ16の電荷を基準電位に放電する。
【0069】制御電流源15には、コンパレータ9の他
方の入力部、スイッチ20の一方の接続部、コンパレー
タ12の他方の入力部、およびコンデンサ16の一方の
接続部が接続されている。
方の入力部、スイッチ20の一方の接続部、コンパレー
タ12の他方の入力部、およびコンデンサ16の一方の
接続部が接続されている。
【0070】制御電流源19には、スイッチ20の他方
の接続部が接続されている。コンパレータ12の一方の
入力部には、スイッチ(電圧切り換え部)21の共通接
続部が接続されており、スイッチ21の一方の接続部に
は基準電圧VREF1、他方の接続部には基準電圧VREF2が
それぞれ供給されている。
の接続部が接続されている。コンパレータ12の一方の
入力部には、スイッチ(電圧切り換え部)21の共通接
続部が接続されており、スイッチ21の一方の接続部に
は基準電圧VREF1、他方の接続部には基準電圧VREF2が
それぞれ供給されている。
【0071】また、コンパレータ12の基準電圧は、ス
イッチ21により基準電圧VREF1,VREF2のいずれかに
切り換えられて入力され、基準電圧VREF1>基準電圧V
REF2の関係となっている。
イッチ21により基準電圧VREF1,VREF2のいずれかに
切り換えられて入力され、基準電圧VREF1>基準電圧V
REF2の関係となっている。
【0072】この場合の波形発生回路10bにおける動
作を図6に示すタイミングチャートを用いて説明する。
作を図6に示すタイミングチャートを用いて説明する。
【0073】図6においては、上方から下方にかけて、
波形発生回路10bから出力される三角波(ノード
a)、コンパレータ12の出力、外部クロックECK、
周波数位相比較器11の出力、ローパスフィルタ14の
出力、ならびに制御電流源15から出力される充電電流
Isrc の信号タイミングをそれぞれ示している。
波形発生回路10bから出力される三角波(ノード
a)、コンパレータ12の出力、外部クロックECK、
周波数位相比較器11の出力、ローパスフィルタ14の
出力、ならびに制御電流源15から出力される充電電流
Isrc の信号タイミングをそれぞれ示している。
【0074】まず、スイッチ20がOFFであると、制
御電流源15による充電電流Isrcによってコンデンサ
16が充電され、ノードaは、傾きdv/dtで上昇す
る。ノードaの電圧が、基準電圧VREF1の電圧を超える
とコンパレータ12の出力が反転し、スイッチ21が基
準電圧VREF2を供給するように切り替わる。
御電流源15による充電電流Isrcによってコンデンサ
16が充電され、ノードaは、傾きdv/dtで上昇す
る。ノードaの電圧が、基準電圧VREF1の電圧を超える
とコンパレータ12の出力が反転し、スイッチ21が基
準電圧VREF2を供給するように切り替わる。
【0075】同時に、スイッチ20がONし、電流放電
用の制御電流源19がノードaと接続される。ここで、
制御電流源19の放電電流Isinkと制御電流源15の充
電電流Isrc との関係を、充電電流Isrc <放電電流I
sinkとすると、ノードaの電圧は、傾きdv/dt=
(Isink−Isrc )/CTにより降下する。
用の制御電流源19がノードaと接続される。ここで、
制御電流源19の放電電流Isinkと制御電流源15の充
電電流Isrc との関係を、充電電流Isrc <放電電流I
sinkとすると、ノードaの電圧は、傾きdv/dt=
(Isink−Isrc )/CTにより降下する。
【0076】ノードaの電圧が、基準電圧VREF2より下
がると、コンパレータ12の出力は元に戻り、スイッチ
20はOFFし、制御電流源19が切り放される。同時
に、コンパレータ12の基準電圧は、スイッチ21が切
り替わったことになり基準電圧VREF2から基準電圧V
REF1になる。この結果、再度制御電流源15の充電電流
Isrc によってコンデンサ16が充電されることにな
り、発振が繰り返される。
がると、コンパレータ12の出力は元に戻り、スイッチ
20はOFFし、制御電流源19が切り放される。同時
に、コンパレータ12の基準電圧は、スイッチ21が切
り替わったことになり基準電圧VREF2から基準電圧V
REF1になる。この結果、再度制御電流源15の充電電流
Isrc によってコンデンサ16が充電されることにな
り、発振が繰り返される。
【0077】この場合においても、同様にコンデンサ1
6の製造ばらつきなどの原因によって発振周波数が変動
しようとしても、PLL動作によって周波数が一定に保
たれるように動作することになる。
6の製造ばらつきなどの原因によって発振周波数が変動
しようとしても、PLL動作によって周波数が一定に保
たれるように動作することになる。
【0078】それにより、本実施の形態3では、制御電
流源15,19の充電電流Isrc および放電電流Isink
により、立ち上がりの傾き、立ち下がりの傾きを制御で
きるので、コンパレータ12の出力におけるデュティ比
を充電電流Isrc と放電電流Isinkとの比によって一定
に制御することができる。
流源15,19の充電電流Isrc および放電電流Isink
により、立ち上がりの傾き、立ち下がりの傾きを制御で
きるので、コンパレータ12の出力におけるデュティ比
を充電電流Isrc と放電電流Isinkとの比によって一定
に制御することができる。
【0079】なお、上記において示したDC−DCコン
バータ1の構成としては、フォワードタイプによって説
明を行なったが、本発明におけるPWM発生回路として
は、これに限定するものでは無く、フライバックタイプ
のDC−DCコンバータなどにも適用出来る可能であ
る。
バータ1の構成としては、フォワードタイプによって説
明を行なったが、本発明におけるPWM発生回路として
は、これに限定するものでは無く、フライバックタイプ
のDC−DCコンバータなどにも適用出来る可能であ
る。
【0080】以上、発明者によってなされた発明を発明
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【0081】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0082】(1)本発明によれば、静電容量素子に充
放電する定電流源を負帰還ループによって制御するの
で、静電容量素子に製造ばらつきなどが生じても傾きが
一定で安定した周波数のPWM生成用波形を生成するこ
とができる。
放電する定電流源を負帰還ループによって制御するの
で、静電容量素子に製造ばらつきなどが生じても傾きが
一定で安定した周波数のPWM生成用波形を生成するこ
とができる。
【0083】(2)また、本発明では、第1、第2の分
周器における分周を任意の組合せにおいて選択できるの
で、PWM波形の周波数と負荷として接続される電子回
路に用いられるクロック信号の周波数とを任意に選択す
ることができ、該電子回路に伝達されるスイッチングノ
イズなどの影響を大幅に低減することができる。
周器における分周を任意の組合せにおいて選択できるの
で、PWM波形の周波数と負荷として接続される電子回
路に用いられるクロック信号の周波数とを任意に選択す
ることができ、該電子回路に伝達されるスイッチングノ
イズなどの影響を大幅に低減することができる。
【0084】(3)さらに、本発明においては、上記
(1)、(2)により、PWM波形の精度を向上させな
がら半導体集積回路装置のコストを大幅に小さくでき、
DC−DCコンバータにおける実装面積を小面積化する
ことができる。
(1)、(2)により、PWM波形の精度を向上させな
がら半導体集積回路装置のコストを大幅に小さくでき、
DC−DCコンバータにおける実装面積を小面積化する
ことができる。
【図1】本発明の実施の形態1〜3による半導体集積回
路装置に設けられた一構成例のDC−DCコンバータの
説明図である。
路装置に設けられた一構成例のDC−DCコンバータの
説明図である。
【図2】本発明の実施の形態1によるDC−DCコンバ
ータに設けられたDC−DC制御回路の回路説明図であ
る。
ータに設けられたDC−DC制御回路の回路説明図であ
る。
【図3】本発明の実施の形態1によるDC−DC制御回
路におけるタイミングチャートである。
路におけるタイミングチャートである。
【図4】本発明の実施の形態2によるDC−DCコンバ
ータに設けられたDC−DC制御回路の回路説明図であ
る。
ータに設けられたDC−DC制御回路の回路説明図であ
る。
【図5】本発明の実施の形態3によるDC−DCコンバ
ータに設けられたDC−DC制御回路の回路説明図であ
る。
ータに設けられたDC−DC制御回路の回路説明図であ
る。
【図6】本発明の実施の形態3によるDC−DC制御回
路におけるタイミングチャートである。
路におけるタイミングチャートである。
1 DC−DCコンバータ 2 トランス 3,4 コンデンサ 5 リアクトル 6〜6b DC−DC制御回路(PWM制御回路) 7 スイッチングトランジスタ 8 誤差検出アンプ 9 コンパレータ 10〜10b 波形発生回路(波形発生手段) 11 周波数位相比較器(位相比較部) 12 コンパレータ(電圧比較部) 13 スイッチ(波形制御部) 14 ローパスフィルタ 15 制御電流源(第1の定電流源) 16 コンデンサ(静電容量素子) 17 分周器(第1の分周器) 18 分周器(第2の分周器) 19 制御電流源(第2の定電流源) 20 スイッチ(接続制御部) 21 スイッチ(電圧切り換え部) ECK 外部クロック(基準クロック信号) AD A/D変換器 SS 信号処理回路 OSC 発振器 Di 整流ダイオード Zf フィードバック用素子
Claims (3)
- 【請求項1】 PWM生成用波形に基づいてPWM波形
を生成するPWM制御回路が設けられた半導体集積回路
装置であって、 波形制御信号に基づいて静電容量素子の充放電の制御を
行い、PWM生成用波形を発生する波形制御部と、 前記波形制御部から出力されるPWM生成用波形と基準
クロック信号との位相比較または周波数位相比較を行う
位相比較部と、 前記位相比較部から出力された比較結果に基づいて前記
静電容量素子に充電を行う第1の定電流源と、 前記静電容量素子に充電される電圧と基準電圧とを比較
し、その出力信号を波形制御信号として前記波形制御部
に出力する電圧比較部とよりなる波形発生手段を備えた
ことを特徴とする半導体集積回路装置。 - 【請求項2】 請求項1記載の半導体集積回路装置にお
いて、 前記電圧比較部から出力される波形制御信号を整数分の
1に分周し、前記位相比較部に出力する第1の分周器
と、 基準クロック信号を整数分の1に分周し、前記位相比較
部に出力する第2の分周器と設けたことを特徴とする半
導体集積回路装置。 - 【請求項3】 請求項2記載の半導体集積回路装置にお
いて、前記電圧比較部から出力される波形制御信号に基
づいて、前記電圧比較部に入力される基準電圧を異なる
電圧に切り換える電圧切り換え部を設け、前記波形制御
部が、前記位相比較部から出力された比較結果に基づい
て充電された前記静電容量素子の放電を行う第2の定電
流源と、前記電圧比較部の波形制御信号に基づいて前記
第2の定電流源と前記静電容量素子との接続制御を行う
接続制御部とよりなることを特徴とする半導体集積回路
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10346732A JP2000175447A (ja) | 1998-12-07 | 1998-12-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10346732A JP2000175447A (ja) | 1998-12-07 | 1998-12-07 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000175447A true JP2000175447A (ja) | 2000-06-23 |
Family
ID=18385450
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10346732A Pending JP2000175447A (ja) | 1998-12-07 | 1998-12-07 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000175447A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005185045A (ja) * | 2003-12-22 | 2005-07-07 | Fuji Xerox Co Ltd | デジタル制御電源装置およびその制御方法 |
US7199627B2 (en) | 2003-12-15 | 2007-04-03 | Seiko Epson Corporation | DC-DC converter connected to phase locked loop |
US7339406B2 (en) | 2002-12-27 | 2008-03-04 | Seiko Epson Corporation | Sawtooth wave generating apparatus, a method of generating sawtooth wave, a constant current circuit, and a method of adjusting amount of current from the same |
JP2010220330A (ja) * | 2009-03-16 | 2010-09-30 | Fuji Electric Systems Co Ltd | スイッチング電源回路 |
-
1998
- 1998-12-07 JP JP10346732A patent/JP2000175447A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7339406B2 (en) | 2002-12-27 | 2008-03-04 | Seiko Epson Corporation | Sawtooth wave generating apparatus, a method of generating sawtooth wave, a constant current circuit, and a method of adjusting amount of current from the same |
US7199627B2 (en) | 2003-12-15 | 2007-04-03 | Seiko Epson Corporation | DC-DC converter connected to phase locked loop |
JP2005185045A (ja) * | 2003-12-22 | 2005-07-07 | Fuji Xerox Co Ltd | デジタル制御電源装置およびその制御方法 |
JP2010220330A (ja) * | 2009-03-16 | 2010-09-30 | Fuji Electric Systems Co Ltd | スイッチング電源回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8164391B2 (en) | Synchronization of multiple high frequency switching power converters in an integrated circuit | |
US7206343B2 (en) | High resolution digital pulse width modulator for DC-DC voltage converter | |
TWI352519B (en) | Methods and circuits for frequency modulation that | |
JP4056780B2 (ja) | 不定周波数の切換調整器を位相ロックループと同期させるための回路および方法 | |
CN106533135B (zh) | 恒定导通时间控制电路及其控制的直流-直流变换器 | |
JP5448870B2 (ja) | Pll回路 | |
US6930520B2 (en) | High bandwidth feed-forward oscillator | |
US8760137B2 (en) | DC-DC converter control circuit and DC-DC converter including same | |
EP1164701B1 (en) | Fractional-N-PLL frequency synthesizer and phase error canceling method therefor | |
CN107919798B (zh) | 切换式电容型直流转直流转换器及其控制方法 | |
US7310022B2 (en) | CPU-based oscillation frequency control circuit eliminating the need for a loop filter | |
US11128256B2 (en) | Oscillator circuit | |
US11177738B1 (en) | Digital on-time generation for buck converter | |
US8810284B2 (en) | Voltage and temperature compensated frequency converter | |
TW201644161A (zh) | 具改良脈衝寬度調變切換頻率同步切換功率轉換器 | |
EP3435548B1 (en) | Oscillator system | |
US20100289548A1 (en) | Frequency Generator for Generating Signals with Variable Frequencies | |
US5994967A (en) | Oscillator circuit employing frequency-locked loop feedback topology | |
US20080042759A1 (en) | PLL circuit | |
KR20010050573A (ko) | 히스테리 스위치-모드 전원의 주파수 제어 | |
JP2000175447A (ja) | 半導体集積回路装置 | |
JP2006135377A (ja) | 半導体装置 | |
JP3895028B2 (ja) | 周波数シンセサイザ | |
KR100667844B1 (ko) | 위상차 조정기능을 갖는 다상 펄스폭 변조 제어기 | |
CN117223205A (zh) | 用于电压转换器的频率同步 |