JP2000163879A - Digital reproducing device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce the manufacturing cost on the whole by unneccesitating providing a work RAM region of just before right answer half sound group data for each channel in a voice expanding section side. SOLUTION: This digital reproducing device is provided with an error discriminating circuit 5 discriminating whether half sound group data can be restored or not at the time of expansion processing, a DRAM 6 storing half sound group data and the error discriminated result, and a register recording only an address corresponding to half sound group data just before an error is not caused out of half sound group data read out from the DRAM 6. And the discriminated result is read out from the DRAM 6, when the discriminated result indicates that half sound group data to be expansion-processed cannot be restored at the time of expansion-processing, half sound group data stored in an address recorded in the register is read out from the DRAM 6, this data is transferred to a voice expansion circuit 8 alternatively.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＭＤ（ミニディス
ク）装置等のバッファメモリを備え、圧縮データを伸長
して再生を行うデジタル再生装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital reproducing apparatus having a buffer memory such as an MD (mini-disc) apparatus for expanding and reproducing compressed data.

【０００２】[0002]

【従来の技術】従来のＭＤ装置において、音楽信号を再
生する場合、ミニディスクから読み取られた信号は、誤
り訂正符号に基づいて、信号処理回路で、Ｃ１訂正、Ｃ
２訂正、及びデスクランブル処理がこの順に行われ、最
終的に順次１バイト（８ビット）のデータと該データに
対応する１ビットのバイトフラグとなった後、ダイナミ
ックＲＡＭ（以下、ＤＲＡＭと称す。）に書き込まれ
る。このバイトフラグは、訂正後に該データにエラーが
残っている可能性を示しており、２値論理の１のとき、
その可能性が大きいことを示し、２値論理の０のとき、
その可能性が小さいことを示している。2. Description of the Related Art In a conventional MD device, when reproducing a music signal, a signal read from a mini-disc is subjected to C1 correction, C1 correction by a signal processing circuit based on an error correction code.
The two corrections and the descrambling process are performed in this order, and finally, one byte (8 bits) of data and a 1-bit byte flag corresponding to the data are sequentially formed, and then a dynamic RAM (hereinafter referred to as DRAM). ) Is written. This byte flag indicates the possibility that an error remains in the data after correction, and when the binary logic is 1,
It indicates that the possibility is large, and when the binary logic is 0,
This indicates that the possibility is small.

【０００３】なお、Ｃ１符号およびＣ２符号は何れもリ
ードソロモン符号であり、記録の際に、Ｃ２符号化、イ
ンターリーブ、Ｃ１符号化が行われ、再生の際にこの逆
が行われる。前記のＣ１訂正およびＣ２訂正は、それぞ
れ上記Ｃ１符号化およびＣ２符号化に係るものである。
また、上記ＤＲＡＭは、ショックを吸収するために設け
られたバッファメモリ（耐震メモリ）である。The C1 code and the C2 code are both Reed-Solomon codes. C2 coding, interleaving, and C1 coding are performed during recording, and vice versa during reproduction. The C1 correction and the C2 correction relate to the C1 coding and the C2 coding, respectively.
The DRAM is a buffer memory (seismic memory) provided for absorbing shock.

【０００４】上述のようにしてＤＲＡＭに書き込まれた
データ及びバイトフラグは、一定間隔で読み出された
後、音声伸長部で、第１エラー処理及び第２エラー処理
が行われ、伸長処理が施された後、Ｄ／Ａコンバータを
経由してデジタル装置外部へ音楽信号として出力される
ようになっている。[0004] The data and byte flags written in the DRAM as described above are read out at regular intervals, and then subjected to a first error process and a second error process in an audio decompression unit, and subjected to a decompression process. After that, the music signal is output to the outside of the digital device via the D / A converter.

【０００５】なお、ここでは、説明の便宜上、上記の第
１エラー処理においては、データフォーマット検出、及
びバイトフラグのエラーの有無に基づいて、以降の伸長
処理において、エラー修復不可能と判断される場合に
は、最も時間の近い前回の正解ハーフサウンドグループ
データ（以下、直前正解ハーフサウンドグループデータ
と称す）と同じものを次段に送るという大まかなエラー
処理が行われる一方、上記の第２エラー処理は、ハーフ
サウンドグループデータ内の情報により、原音を小さく
するようにデータを訂正するという詳細なエラー処理が
行われるものとする。[0005] For convenience of explanation, in the first error processing described above, it is determined that an error cannot be repaired in the subsequent decompression processing based on the detection of the data format and the presence / absence of an error in the byte flag. In this case, a rough error process of sending the same data as the previous correct half-sound group data having the closest time (hereinafter referred to as the immediately preceding correct half-sound group data) to the next stage is performed, while the second error described above is performed. In the processing, detailed error processing of correcting data so as to reduce the original sound is performed based on information in the half sound group data.

【０００６】ところで、音声処理部のワークＲＡＭの容
量は、データの圧縮処理時に比べて、伸長処理時の方が
はるかに小さくてよく、したがって、伸長処理時には、
圧縮処理時と伸長処理時との差分に対応する容量の一部
を第１エラー処理用の一つのハーフサウンドグループデ
ータの保存用として使用していた。By the way, the capacity of the work RAM of the audio processing unit may be much smaller in the decompression process than in the data compression process.
A part of the capacity corresponding to the difference between the compression processing and the decompression processing is used for storing one half sound group data for the first error processing.

【０００７】[0007]

【発明が解決しようとする課題】近年、再生専用のＭＤ
再生装置の普及が目ざましく、システム全体を再生専用
とし、ハードウェア構成の簡素化によりコストダウンが
必須の事項となってきている。In recent years, a reproduction-only MD has been developed.
The spread of the playback apparatus has been remarkable, and the cost reduction has become an indispensable matter by dedicating the entire system to playback and simplifying the hardware configuration.

【０００８】しかしながら、上記従来の技術では、第１
エラー処理時に、直前正解ハーフサウンドグループデー
タを常に保持しておくために、直前正解ハーフサウンド
グループデータ分のワークＲＡＭ領域（容量）を音声伸
長部側において確保することが必要となり、このために
全体としてコスト高を招来するという問題点を有してい
る。However, in the above-mentioned conventional technology, the first
At the time of error processing, it is necessary to secure a work RAM area (capacity) for the immediately preceding correct half-sound group data on the audio decompressor side in order to always hold the immediately preceding correct half-sound group data. However, there is a problem that the cost is increased.

【０００９】本発明は上記問題点に鑑みなされたもので
あって、その目的は、音声伸長部側において直前正解ハ
ーフサウンドグループデータ分のワークＲＡＭ領域をチ
ャンネル毎に設けることを不要とすることによって全体
としてコスト低減が可能なデジタル再生装置を提供する
ことにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object of the present invention is to make it unnecessary to provide a work RAM area for the immediately preceding correct half sound group data for each channel on the audio decompression unit side. It is an object of the present invention to provide a digital reproducing apparatus capable of reducing costs as a whole.

【００１０】[0010]

【課題を解決するための手段】請求項１に係る発明のデ
ジタル再生装置は、上記課題を解決するために、信号処
理系からハーフサウンドグループデータを伸長処理系へ
転送して再生するデジタル再生装置において、以下の措
置を講じたことを特徴としている。According to a first aspect of the present invention, there is provided a digital playback apparatus for transferring half-sound group data from a signal processing system to a decompression processing system for playback. The following measures have been taken.

【００１１】即ち、上記デジタル再生装置においては、
上記信号処理系は、上記ハーフサウンドグループデータ
が伸長処理の際に修復可能か否かを判断する判断手段
と、上記ハーフサウンドグループデータと上記判断手段
の判断結果とを格納するバッファメモリと、上記バッフ
ァメモリから読み出されたハーフサウンドグループデー
タのうち、エラーの無い直前のハーフサウンドグループ
データに対応するアドレスのみを記録するレジスタ手段
とを備え、上記判断結果を上記バッファメモリから読み
出し、伸長処理すべきハーフサウンドグループデータが
該伸長処理の際に修復不可能であることを該判断結果が
示す場合、上記レジスタ手段に記録されたアドレスに格
納されたハーフサウンドグループデータを上記バッファ
メモリから読み出し、これを代わりに上記伸長処理系へ
転送することを特徴としている。That is, in the above digital playback device,
The signal processing system includes: a determination unit configured to determine whether the half sound group data can be restored during the decompression process; a buffer memory configured to store the half sound group data and a determination result of the determination unit; Register means for recording only the address corresponding to the half-sound group data immediately before the error-free half-sound group data among the half-sound group data read from the buffer memory; If the result of the determination indicates that the half sound group data to be recovered cannot be repaired during the decompression processing, the half sound group data stored at the address recorded in the register means is read out from the buffer memory. Is transferred to the decompression processing system instead. It is.

【００１２】上記発明によれば、ハーフサウンドグルー
プデータは信号処理系から伸長処理系へ転送され、所定
の伸長処理が施されて再生される。このハーフサウンド
グループデータの伸長処理系への転送は以下のようにし
て行われる。According to the invention, the half sound group data is transferred from the signal processing system to the decompression processing system, subjected to a predetermined decompression process, and reproduced. The transfer of the half sound group data to the decompression processing system is performed as follows.

【００１３】各ハーフサウンドグループデータが伸長処
理の際に修復可能か否かが、判断手段によって判断され
る。ハーフサウンドグループデータと該ハーフサウンド
グループデータに係る判断手段による判断結果が、バッ
ファメモリに格納される。The determination means determines whether or not each half sound group data can be restored during the decompression process. The half sound group data and the result of the determination by the determining means relating to the half sound group data are stored in the buffer memory.

【００１４】上記バッファメモリから読み出されたハー
フサウンドグループデータのうち、エラーの無い直前の
ハーフサウンドグループデータに対応するアドレスのみ
がレジスタ手段に記録される。つまり、エラーの無い直
前のハーフサウンドグループデータそのものが記録され
るのではなくて、該ハーフサウンドグループデータに対
応するアドレスのみがレジスタ手段に記録されることに
なる。[0014] Of the half sound group data read from the buffer memory, only the address corresponding to the half sound group data immediately before without error is recorded in the register means. That is, the half-sound group data itself immediately before the error-free operation is not recorded, but only the address corresponding to the half-sound group data is recorded in the register means.

【００１５】各ハーフサウンドグループデータを信号処
理系から伸長処理系へ転送する際、上記判断結果が上記
バッファメモリから読み出される。伸長処理すべきハー
フサウンドグループデータが該伸長処理の際に修復不可
能であることを読み出された判断結果が示す場合、バッ
ファメモリに対して上記レジスタ手段に記録されたアド
レスがアクセスされ、該アドレスに格納されたハーフサ
ウンドグループデータが上記バッファメモリから読み出
され、これが代わりに伸長処理系へ転送されることにな
る。この結果、伸長処理系へは、常に、エラーのないハ
ーフサウンドグループデータが転送されることになる。When transferring each half sound group data from the signal processing system to the decompression processing system, the result of the determination is read from the buffer memory. If the read result indicates that the half sound group data to be decompressed cannot be restored at the time of the decompression processing, the address recorded in the register means is accessed for the buffer memory, and the The half sound group data stored at the address is read from the buffer memory, and is transferred to the decompression processing system instead. As a result, error-free half sound group data is always transferred to the decompression processing system.

【００１６】以上のように、上記レジスタ手段は、伸長
処理系ではなくて信号処理系に設けられており、上記バ
ッファメモリから読み出されたハーフサウンドグループ
データのうち、エラーの無い直前の正解ハーフサウンド
グループデータに対応するアドレスのみがレジスタ手段
に記録されている。したがって、従来のように、直前の
正解ハーフサウンドグループデータそのものを伸長処理
系のワークＲＡＭにおいて常に保持することが不要とな
るので、１サウンドグループデータ分のワークＲＡＭ領
域を音声伸長系に設けることが不要となり、装置全体と
してコスト低減が可能となる。As described above, the register means is provided not in the decompression processing system but in the signal processing system. Of the half sound group data read from the buffer memory, the correct half immediately before the error-free half-sound group data is output. Only the address corresponding to the sound group data is recorded in the register means. Therefore, unlike the related art, it is not necessary to always hold the immediately preceding correct half sound group data itself in the work RAM of the decompression processing system. Therefore, a work RAM area for one sound group data is provided in the audio decompression system. This is unnecessary, and the cost of the entire apparatus can be reduced.

【００１７】請求項２に係る発明のデジタル再生装置
は、上記課題を解決するために、請求項１に係るデジタ
ル再生装置において、上記判断手段は、上記ハーフサウ
ンドグループデータ内において対応するデータ同士が合
致しているか否かとバイトフラグのエラーの有無とに基
づいて１ビットのフラグを作成し、該フラグに基づいて
上記ハーフサウンドグループデータが伸長処理の際に修
復可能か否かを判断することを特徴としている。According to a second aspect of the present invention, there is provided a digital reproduction apparatus according to the first aspect, wherein the judging means determines that the corresponding data in the half sound group data are different from each other. A 1-bit flag is created based on whether or not there is a match and the presence / absence of an error in the byte flag, and it is determined whether or not the half sound group data can be restored at the time of decompression processing based on the flag. Features.

【００１８】上記発明によれば、請求項１の発明の作用
に加えて、１ビットのフラグは、ハーフサウンドグルー
プデータ内において対応するデータ同士が合致している
か否かと、バイトフラグのエラーの有無とに基づいて、
判断手段によって作成される。このようにして作成され
たフラグに基づいて、ハーフサウンドグループデータが
伸長処理の際に修復可能か否かが判断手段によって判断
される。According to the above invention, in addition to the operation of the first invention, the 1-bit flag indicates whether or not the corresponding data in the half sound group data matches each other and whether or not there is an error in the byte flag. And based on
Created by the judgment means. Based on the flag created in this way, the determination unit determines whether the half sound group data can be restored during the decompression process.

【００１９】これにより、多数のビットからなるハーフ
サウンドグループデータが伸長処理の際に修復可能か否
かは、たった１ビットのフラグに基づいて判断できるの
で、判断の簡素化が図れる。しかも、該判断基準が１ビ
ットのフラグゆえ、これを格納する際、バッファメモリ
に容量的に負担を強いることもない。Thus, it is possible to determine whether or not half-sound group data consisting of a large number of bits can be restored during the decompression process, based on the flag of only one bit, so that the determination can be simplified. In addition, since the determination criterion is a one-bit flag, when storing the flag, no load is imposed on the buffer memory in terms of capacity.

【００２０】請求項３に係る発明のデジタル再生装置
は、上記課題を解決するために、信号処理系からハーフ
サウンドグループデータを伸長処理系へ転送して再生す
るデジタル再生装置において、以下の措置を講じたこと
を特徴としている。According to a third aspect of the present invention, there is provided a digital playback apparatus for transferring half-sound group data from a signal processing system to a decompression processing system and playing back the data. It is characterized by taking.

【００２１】即ち、上記デジタル再生装置においては、
上記信号処理系は、上記ハーフサウンドグループデータ
が伸長処理の際に修復可能か否かを判断する判断手段
と、上記ハーフサウンドグループデータと上記判断手段
の判断結果とを格納するバッファメモリと、上記バッフ
ァメモリから読み出されたハーフサウンドグループデー
タのうちエラーの無い直前のハーフサウンドグループデ
ータに対応する第１アドレスと、所定のハーフサウンド
グループデータに対応する第２アドレスとを記録するレ
ジスタ手段とを備え、上記判断結果を上記バッファメモ
リから読み出し、該判断結果が伸長処理すべきハーフサ
ウンドグループデータが該伸長処理の際に修復不可能で
あることを示す場合、上記レジスタ手段に記録された第
１アドレス又は第２アドレスに格納されたハーフサウン
ドグループデータを上記バッファメモリから読み出し、
これを代わりに上記伸長処理系へ転送することを特徴と
している。That is, in the above digital reproducing apparatus,
The signal processing system includes: a determination unit configured to determine whether the half sound group data can be restored during the decompression process; a buffer memory configured to store the half sound group data and a determination result of the determination unit; Register means for recording a first address corresponding to the immediately preceding half sound group data having no error among the half sound group data read from the buffer memory and a second address corresponding to predetermined half sound group data. Reading out the judgment result from the buffer memory, and if the judgment result indicates that the half sound group data to be decompressed cannot be restored at the time of the decompression processing, the first sound recorded in the register means The half sound group data stored at the address or the second address. Serial read from the buffer memory,
It is characterized in that it is transferred to the decompression processing system instead.

【００２２】上記の発明によれば、ハーフサウンドグル
ープデータは信号処理系から伸長処理系へ転送され、所
定の伸長処理が施されて再生される。このハーフサウン
ドグループデータの伸長処理系への転送は以下のように
して行われる。According to the above invention, the half sound group data is transferred from the signal processing system to the expansion processing system, subjected to a predetermined expansion processing, and reproduced. The transfer of the half sound group data to the decompression processing system is performed as follows.

【００２３】各ハーフサウンドグループデータが伸長処
理の際に修復可能か否かが、判断手段によって判断され
る。ハーフサウンドグループデータと該ハーフサウンド
グループデータに係る判断手段による判断結果が、バッ
ファメモリに格納される。The determination means determines whether or not each half sound group data can be restored during the decompression process. The half sound group data and the result of the determination by the determining means relating to the half sound group data are stored in the buffer memory.

【００２４】上記バッファメモリから読み出されたハー
フサウンドグループデータのうちエラーの無い直前のハ
ーフサウンドグループデータに対応する第１アドレス
と、所定のハーフサウンドグループデータに対応する第
２アドレスとが記録するレジスタ手段に記録される。つ
まり、エラーの無い直前のハーフサウンドグループデー
タそのもの、及び所定のハーフサウンドグループデータ
そのものがそれぞれ記録されるのではなくて、それぞれ
の対応するアドレスのみがレジスタ手段に記録されるこ
とになる。In the half sound group data read from the buffer memory, a first address corresponding to the immediately preceding half sound group data having no error and a second address corresponding to predetermined half sound group data are recorded. It is recorded in the register means. In other words, the half-sound group data itself immediately before the error-free operation and the predetermined half-sound group data itself are not recorded, but only the corresponding addresses are recorded in the register means.

【００２５】各ハーフサウンドグループデータを信号処
理系から伸長処理系へ転送する際、上記判断結果が上記
バッファメモリから読み出される。伸長処理すべきハー
フサウンドグループデータが該伸長処理の際に修復不可
能であることを読み出された判断結果が示す場合、バッ
ファメモリに対して上記レジスタ手段に記録された第１
又は第２アドレスがアクセスされ、該アドレスに格納さ
れたハーフサウンドグループデータが上記バッファメモ
リから読み出され、これが代わりに伸長処理系へ転送さ
れることになる。この結果、伸長処理系へは、常に、エ
ラーのないハーフサウンドグループデータか、又は所定
のハーフサウンドグループデータが転送されることにな
る。When transferring each half sound group data from the signal processing system to the decompression processing system, the result of the determination is read from the buffer memory. If the read result indicates that the half sound group data to be decompressed is not recoverable at the time of the decompression processing, the first sound recorded in the register means is stored in the buffer means.
Alternatively, the second address is accessed, and the half sound group data stored at the address is read from the buffer memory, and is instead transferred to the decompression processing system. As a result, error-free half sound group data or predetermined half sound group data is always transferred to the decompression processing system.

【００２６】以上のように、上記レジスタ手段は、伸長
処理系ではなくて信号処理系に設けられており、上記バ
ッファメモリから読み出されたハーフサウンドグループ
データのうち、エラーの無い直前の正解ハーフサウンド
グループデータに対応する第１アドレスと、所定のハー
フサウンドグループデータに対応する第２アドレスとが
レジスタ手段に記録されている。したがって、従来のよ
うに、直前の正解ハーフサウンドグループデータそのも
の、又は所定のハーフサウンドグループデータそのもの
を伸長処理系のワークＲＡＭにおいて常に保持すること
が不要となるので、１サウンドグループデータ分のワー
クＲＡＭ領域を音声伸長系に設けることが不要となり、
装置全体としてコスト低減が可能となる。As described above, the register means is provided not in the decompression processing system but in the signal processing system. Of the half sound group data read from the buffer memory, the correct half immediately before the error-free half-sound group data is output. A first address corresponding to the sound group data and a second address corresponding to the predetermined half sound group data are recorded in the register means. Therefore, unlike the related art, it is not necessary to always hold the immediately preceding correct half sound group data itself or predetermined half sound group data itself in the work RAM of the decompression processing system. There is no need to provide a region in the audio decompression system,
The cost can be reduced as a whole device.

【００２７】加えて、伸長処理すべきハーフサウンドグ
ループデータが該伸長処理の際に修復不可能であると判
断された場合、リスナーの聴感に基づいて伸長処理が行
われるので、リスナーの再生処理に関与する程度が大き
くなり、リスナーの聴感を反映させることが可能とな
る。In addition, if it is determined that the half sound group data to be decompressed cannot be restored at the time of the decompression processing, the decompression processing is performed based on the listener's audibility, so that the listener reproduction processing is performed. The degree of involvement is increased, and it is possible to reflect the listener's hearing.

【００２８】[0028]

【発明の実施の形態】本発明の実施の一形態について図
１乃至図５に基づいて説明すれば、以下のとおりであ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS.

【００２９】本発明に係るデジタル再生装置としてＭＤ
装置を例示し、該ＭＤ装置の再生を通して本発明を以下
に説明する。As a digital reproduction apparatus according to the present invention, MD
The device is illustrated and the invention is described below through playback of the MD device.

【００３０】上記ＭＤ装置は、図１に示すような構成を
有している。このＭＤ装置によれば、再生時において、
光ピックアップ２はミニディスク１にレーザ光（図示し
ない）を照射し、ミニディスク１からの反射光に基づい
てミニディスク１に記録されたＲＦ信号（変調された音
声データ）を検出するようになっている。The MD device has a configuration as shown in FIG. According to this MD device, during playback,
The optical pickup 2 irradiates the mini disc 1 with laser light (not shown), and detects an RF signal (modulated audio data) recorded on the mini disc 1 based on the reflected light from the mini disc 1. ing.

【００３１】このＲＦ信号は、ＲＦアンプ３へ送られ、
ここで増幅された後、信号処理回路４へ送られる。信号
処理回路４では、フレーム同期及び復調、並びに誤り訂
正符号に基づくＣ１エラー訂正及びＣ２エラー訂正が行
われ、１バイトのデータにつき、１ビットのバイトフラ
グが作成された後、セクタ同期、デスクランブル処理が
施されてエラー判定回路５へ送られる。This RF signal is sent to the RF amplifier 3,
After being amplified here, it is sent to the signal processing circuit 4. The signal processing circuit 4 performs frame synchronization and demodulation, C1 error correction and C2 error correction based on an error correction code, and creates a 1-bit byte flag for 1-byte data, and then performs sector synchronization and descrambling. The processing is performed and sent to the error determination circuit 5.

【００３２】エラー判定回路５では、ハーフサウンドグ
ループデータが修復可能か否かを表すＨＳＧフラッグが
検出された後、上記バイトフラグと共にリアルタイムで
ＤＲＡＭ６に書き込まれる。After detecting the HSG flag indicating whether or not the half sound group data can be restored, the error determination circuit 5 writes the data together with the byte flag to the DRAM 6 in real time.

【００３３】図１において、スピンモータ１０は、ミニ
ディスク１を回転させるために設けられている。また、
送りモータ１１は、光ピックアップ２をミニディスク１
のトラックに直交する方向へ移動させるために設けられ
ている。ドライバ回路１３は、上記スピンモータ１０、
上記送りモータ１１、及び光ピックアップ２の対物レン
ズ（図示しない）を駆動する駆動装置（図示しない）を
動作させるために、これらに電力を供給するために設け
られている。サーボ回路１２は、光ピックアップ２から
照射される光をミニディスク１の目標トラックに追従さ
せるなどの動作が正確に行われるように、上記ドライバ
回路１３によって駆動される各装置をフィードバック制
御する。In FIG. 1, a spin motor 10 is provided for rotating the mini disc 1. Also,
The feed motor 11 connects the optical pickup 2 to the mini disc 1
Is provided in order to move the track in a direction perpendicular to the track. The driver circuit 13 includes the spin motor 10,
In order to operate a driving device (not shown) for driving the feed motor 11 and an objective lens (not shown) of the optical pickup 2, it is provided for supplying electric power thereto. The servo circuit 12 performs feedback control of each device driven by the driver circuit 13 so that the operation of causing the light emitted from the optical pickup 2 to follow the target track of the mini disc 1 is performed accurately.

【００３４】ＤＲＡＭ６からの読み出し時には、常に、
直前正解ハーフサウンドグループデータが書き込まれて
いるＤＲＡＭのアドレスだけが、エラー処理回路７内の
レジスタ（図示しない）に保持されるようになってい
る。現在、音声伸長回路８へ転送しようとしているデー
タ及びバイトフラグに対応するＨＳＧフラグが、正解で
ある場合（エラーでない場合）、そのデータ及びバイト
フラグをそのまま転送する一方、不正解である場合（エ
ラーである場合）、エラー処理回路７内の上記レジスタ
に保持されたアドレスに書き込まれているＤＲＡＭのデ
ータ（即ち、常にＨＳＧフラグが正解である直前正解ハ
ーフサウンドグループデータ）が次段の音声伸長回路８
へ送られる。When reading from the DRAM 6, always
Only the address of the DRAM in which the immediately preceding correct half sound group data is written is held in a register (not shown) in the error processing circuit 7. If the HSG flag corresponding to the data and the byte flag to be transferred to the audio decompression circuit 8 is correct (if not an error), the data and the byte flag are transferred as they are while the HSG flag is incorrect (error). ), The DRAM data written in the address held in the register in the error processing circuit 7 (that is, the immediately preceding correct half sound group data in which the HSG flag is always correct) is transferred to the next-stage audio decompression circuit. 8
Sent to

【００３５】音声伸長回路８では、まず、ハーフサウン
ドグループデータ内の情報に基づいて、原音を小さくす
るようにデータを訂正する詳細なエラー処理が行われた
後、伸長処理が施されてＤ／Ａコンバータ９へ送られ、
ここで、デジタル信号からアナログ信号に変換された
後、音声として出力される。In the audio decompression circuit 8, first, based on the information in the half sound group data, detailed error processing for correcting data so as to reduce the original sound is performed. Sent to the A converter 9,
Here, after being converted from a digital signal to an analog signal, it is output as audio.

【００３６】以上の全処理は、システムマイコン１５に
よって集中管理される。また、光ピックアップ２、サー
ボ回路１２、ドライバ回路１３、及びシステムマイコン
１５に対しては、電源ＯＮ／ＯＦＦ回路を介して動作電
源が適宜供給される。なお、上記音声伸長回路８では詳
細なエラー処理及び伸長処理が行われるが、本発明の主
要部ではないので、詳細な説明は省略する。The entire processing described above is centrally managed by the system microcomputer 15. The operating power is appropriately supplied to the optical pickup 2, the servo circuit 12, the driver circuit 13, and the system microcomputer 15 via a power ON / OFF circuit. Although the audio decompression circuit 8 performs a detailed error process and a decompression process, it is not a main part of the present invention, and thus a detailed description is omitted.

【００３７】ここで、本発明の詳細を図２及び図３を参
照しながら、以下に説明する。The details of the present invention will be described below with reference to FIGS.

【００３８】まず、図２を参照しながら、上記エラー判
定回路５（図１参照）に入力されるサウンドグループデ
ータのフォーマット例について説明する。サウンドグル
ープデータ（４２４バイトからなる。）は、図１の音声
伸長回路８に入力されるデジタル信号の最小単位であ
り、Ｌチャンネル（左チャンネル）及びＲチャンネル
（右チャンネル）にそれぞれ一つのハーフサウンドグル
ープデータ（２１２バイトからなる。）によって構成さ
れている。First, a format example of the sound group data input to the error determination circuit 5 (see FIG. 1) will be described with reference to FIG. The sound group data (comprising 424 bytes) is the minimum unit of a digital signal input to the audio decompression circuit 8 of FIG. 1, and one half sound is provided for each of the L channel (left channel) and the R channel (right channel). It is composed of group data (consisting of 212 bytes).

【００３９】図２に示すフォーマット例では、０バイト
目の第１のＢＳＭ（Block Size Mode ）、１バイト目の
第１のＳＩＡ（Sub Information Amount）、２バイト目
の第１のＷＬ（Word Length ）、３バイト目の第１のＳ
Ｆ（Scale Factor）、及び４バイト目の第１のＡＳＤ
（Audio Spectrum Data ）、並びに、２０８バイト目の
第２のＳＦ、２０９バイト目の第２のＷＬ、２１０バイ
ト目の第２のＳＩＡ、及び２１１バイト目の第２のＢＳ
Ｍがチャンネル毎に先頭部より順に格納されている。In the format example shown in FIG. 2, the first BSM (Block Size Mode) at the 0th byte, the first SIA (Sub Information Amount) at the 1st byte, and the first WL (Word Length) at the 2nd byte ) First S in the third byte
F (Scale Factor) and the first ASD at the 4th byte
(Audio Spectrum Data), the second SF at the 208th byte, the second WL at the 209th byte, the second SIA at the 210th byte, and the second BS at the 211th byte
M are stored in order from the head for each channel.

【００４０】ここで、上記ＢＳＭはＩＭＤＣＴ（Invers
e Modified Discrete Cosine Transform: 変形離散コサ
イン逆変換）を行う際のブロックサイズに係るデータを
示し、上記ＷＬは上記ＡＳＤのデータ長を表すデータを
示し、上記ＳＦは上記ＡＳＤのスケールファクタを表す
データを示し、上記ＳＩＡは上記ＷＬ及び上記ＳＦの個
数のデータを示す。第１に係るデータと第２に係るデー
タとは基本的には同一であるが、第２のＷＬ及び第２の
ＳＦは存在しない場合もある。図２に示すサウンドグル
ープデータには、上記の信号処理回路４によって得られ
たバイトフラグが付加されている。Here, the BSM is IMDCT (Invers
e indicates data relating to the block size when performing Modified Discrete Cosine Transform), WL indicates data indicating the data length of the ASD, and SF indicates data indicating the scale factor of the ASD. The SIA indicates data of the number of the WLs and the SFs. Although the first data and the second data are basically the same, the second WL and the second SF may not be present in some cases. The byte flag obtained by the signal processing circuit 4 is added to the sound group data shown in FIG.

【００４１】上記サウンドグループデータをハーフサウ
ンドグループデータ毎にエラー判定すること、及びＨＳ
ＧフラグをＤＲＡＭ６に書き込むことについて以下に説
明する。なお、Ｌチャンネル及びＲチャンネルに対して
行われるエラー判定は同じであるので、チャンネルの別
を付して説明しない。Determining an error in the sound group data for each half sound group data;
Writing the G flag to the DRAM 6 will be described below. It should be noted that the error determination performed for the L channel and the R channel is the same, and therefore will not be described with reference to the other channels.

【００４２】まず、ステップ１において、０バイト目の
データ（第１のＢＳＭ）と２１１バイト目のデータ（第
２のＢＳＭ）とにおいて、両データが互いに合致してい
るか否かの比較、及び両バイトフラグのエラーの有無の
検出が行われる。この結果、両データが互いに異なる
か、又はバイトフラグが共にエラー有りの場合において
のみ、中間フラグは２値論理の１に設定され、これ以外
の場合には中間フラグは２値論理の０に設定される。First, in step 1, a comparison is made between the 0th byte data (first BSM) and the 211th byte data (second BSM) to determine whether or not the two data match each other. The presence / absence of a byte flag error is detected. As a result, the intermediate flag is set to binary logic 1 only when both data are different from each other or when both byte flags have an error, otherwise the intermediate flag is set to binary logic 0. Is done.

【００４３】次に、ステップ２において、上記ステップ
１と同様に、１バイト目のデータ（第１のＳＩＡ）と２
１０バイト目のデータ（第２のＳＩＡ）とに対して、両
データが互いに合致しているか否かの比較、及び両バイ
トフラグのエラーの有無の検出が行われる。この結果、
両データが互いに異なるか、又はバイトフラグが共にエ
ラー有りの場合には、中間フラグは２値論理の１に設定
され、これ以外の場合には中間フラグは２値論理の０に
設定される。Next, in step 2, as in step 1, the first byte data (first SIA) and 2
For the tenth byte data (second SIA), a comparison is made as to whether or not both data match each other, and the presence or absence of an error in both byte flags is detected. As a result,
If the two data are different from each other or if both the byte flags have an error, the intermediate flag is set to binary logic 1; otherwise, the intermediate flag is set to binary logic 0.

【００４４】そして、ステップ３において、１バイト目
の上記データ（第１のＳＩＡ）と２１０バイト目の上記
データ（第２のＳＩＡ）とのそれぞれにおいて、ビット
３及び４（最下位ビットをビット０とし、最上位ビット
をビット７とする。）が共に２値論理の０であるか否か
が判断される。ここで、ビット３及び４は、２０９バイ
ト目のデータがＷＬであるか否かを表しており、ビット
３及び４が共に０の場合、２０９バイト目のデータはＷ
Ｌではないと判断される一方、それ以外の場合、２０９
バイト目のデータはＷＬであると判断される。In step 3, in the first byte of the data (first SIA) and the 210th byte of the data (second SIA), bits 3 and 4 (the least significant bit is bit 0) , And the most significant bit is set to bit 7). Here, bits 3 and 4 indicate whether or not the data of the 209th byte is WL. When both bits 3 and 4 are 0, the data of the 209th byte is W
L is determined not to be L, otherwise 209
The data in the byte is determined to be WL.

【００４５】ステップ４では、上記ステップ３におい
て、２０９バイト目のデータがＷＬではないと判断され
ると、バイトフラグが２値論理で０の場合に中間フラグ
は２値論理の０に設定される一方、バイトフラグが２値
論理で１の場合に中間フラグは２値論理の１に設定され
る。In step 4, if it is determined in step 3 that the data in the 209th byte is not WL, the intermediate flag is set to 0 in binary logic if the byte flag is 0 in binary logic. On the other hand, when the byte flag is 1 in binary logic, the intermediate flag is set to 1 in binary logic.

【００４６】これに対して、上記ステップ３において、
２０９バイト目のデータがＷＬであると判断されると、
上記ステップ１と同様に、２バイト目のデータ（第１の
ＷＬ）と２０９バイト目のデータ（第２のＷＬ）とにお
いて、両データが合致しているか否かの比較、及び両バ
イトフラグのエラーの有無の検出が行われる。この結
果、両データが互いに異なるか、又はバイトフラグが共
にエラー有りの場合には、中間フラグは２値論理の１に
設定され、これ以外の場合には中間フラグは２値論理の
０に設定される。On the other hand, in step 3 above,
When it is determined that the data in the 209th byte is WL,
As in step 1 above, a comparison is made between the data of the second byte (first WL) and the data of the 209th byte (second WL) to determine whether or not both data match, An error is detected. As a result, if both data are different from each other or if both byte flags have an error, the intermediate flag is set to 1 of binary logic, otherwise the intermediate flag is set to 0 of binary logic. Is done.

【００４７】以上のように、ステップ１乃至ステップ４
に基づいて、ハーフサウンドグループデータ毎に、合計
４種類の中間フラグが生成される。この内、一つでも２
値論理で１となる場合には、２値論理の１が、また全て
の中間フラグが２値論理で０となる場合には、２値論理
の０が、当該ハーフサウンドグループデータのＨＳＧフ
ラグとして、ＤＲＡＭ６内のＨＳＧフラグ領域に、対応
するデータ及びバイトフラグと共に書き込まれる。この
とき、バイトフラグとＨＳＧフラグとに対するアドレッ
シングは、データのアドレスを単にデコードするだけで
得られるように簡素化されている。As described above, steps 1 to 4
, A total of four types of intermediate flags are generated for each half sound group data. Of these, at least 2
When the value logic is 1, the binary logic 1 is used as the HSG flag of the half sound group data, and when all the intermediate flags are 0 in the binary logic, the binary logic 0 is used as the HSG flag of the half sound group data. , And the corresponding data and byte flags are written into the HSG flag area in the DRAM 6. At this time, the addressing for the byte flag and the HSG flag is simplified so that the address can be obtained simply by decoding the address of the data.

【００４８】以上のような場合のＤＲＡＭ６のマップを
図３に示す。図３に示すように、バイトフラグは、デー
タ１バイト（８ビット）に対して１ビットに対応し、Ｈ
ＳＧフラグは、データ２１２バイト（１６９６ビット：
一つのハーフサウンドグループデータ長に対応する。）
に対して１ビットに対応する。したがって、データ領域
をＡバイトに設定した場合、少なくとも、バイトフラグ
領域としては（Ａ／８）バイトの容量が必要となり、Ｈ
ＳＧフラグ領域としては（Ａ／１６９６）バイトの容量
が必要となる。FIG. 3 shows a map of the DRAM 6 in the above case. As shown in FIG. 3, the byte flag corresponds to one bit for one byte (8 bits) of data.
The SG flag has 212 bytes of data (1696 bits:
It corresponds to one half sound group data length. )
Corresponds to one bit. Therefore, when the data area is set to A bytes, at least the capacity of (A / 8) bytes is required for the byte flag area.
The SG flag area requires a capacity of (A / 1696) bytes.

【００４９】ここで、ＤＲＡＭ６からハーフサウンドグ
ループデータを読み出し、音声伸長回路８内の音声伸長
部（図示しない）へ送るまでについて図４を参照しなが
ら以下に説明する。The process of reading half sound group data from the DRAM 6 and sending it to the audio decompression unit (not shown) in the audio decompression circuit 8 will be described below with reference to FIG.

【００５０】図４において、転送基準クロックであるＳ
ＧＲＱＴは、所定周期を有しデューティ比が５０％のク
ロックである。従来、ＳＧＲＱＴが２値論理で１のとき
には、Ｌチャンネルの２１２バイトのデータとそれに対
応するバイトフラグが、ＤＲＡＭ６から読み出される一
方、ＳＧＲＱＴが２値論理で０のときには、Ｒチャンネ
ルの２１２バイトのデータとそれに対応するバイトフラ
グが、ＤＲＡＭ６から読み出された後、そのまま、音声
伸長部へ転送されていた。In FIG. 4, S, which is a transfer reference clock,
GRQT is a clock having a predetermined cycle and a duty ratio of 50%. Conventionally, when SGRQT is 1 in binary logic, 212-byte data of the L channel and the corresponding byte flag are read from the DRAM 6, while when SGRQT is 0 in binary logic, 212 bytes of data in the R channel are read. And the corresponding byte flags are read from the DRAM 6 and then transferred to the audio decompression unit as they are.

【００５１】これに対して、本実施の形態によれば、各
チャンネルの音声伸長部（伸長処理系）への転送直前
に、ＤＲＡＭ６内の上記ＨＳＧ領域からＨＳＧフラグを
読み出し、ＨＳＧフラグレジスタ４においてエラー結果
信号ＨＦＧとして一旦保持される。このエラー結果信号
ＨＦＧが２値論理で０の場合（データが正解の場合に対
応する。）に従来と同じアドレスＣＡＯが選択される一
方、ＨＦＧが２値論理で１の場合（データが不正解の場
合に対応する。）、最も時間の近い前回の正解ハーフサ
ウンドグループデータ（以下、直前正解ハーフサウンド
グループデータと称す）のアドレス（Ｌチャンネルの場
合にはＬＡＯ、Ｒチャンネルの場合にはＲＡＯ）が選択
される。On the other hand, according to the present embodiment, the HSG flag is read from the HSG area in the DRAM 6 immediately before transfer to the audio decompression unit (decompression processing system) of each channel, and the HSG flag register 4 It is temporarily held as an error result signal HFG. When the error result signal HFG is 0 in binary logic (corresponding to the case where the data is correct), the same address CAO as in the prior art is selected, while when HFG is 1 in binary logic (data is incorrect). ), The address of the previous correct half-sound group data (hereinafter referred to as the immediately preceding correct half-sound group data) having the closest time (LAO for the L channel, RAO for the R channel) Is selected.

【００５２】このため、システムマイコン１５によっ
て、転送前に、ＤＲＡＭ６のアドレスカウンタ２１にス
タートアドレスがロードされるだけではなく、Ｌチャン
ネルアドレス保持レジスタ２２とＲチャンネルアドレス
レジスタ２３にも各チャンネルに対応する正解のスター
トアドレスがロードされている。Therefore, the system microcomputer 15 not only loads the address counter 21 of the DRAM 6 with the start address before the transfer, but also stores the L channel address holding register 22 and the R channel address register 23 for each channel. The correct start address has been loaded.

【００５３】図４において、マスタークロックは、上記
ＳＧＲＱＴより充分周波数の高いクロックであり、選択
回路２５は、上記ＳＧＲＱＴが２値論理の１の場合には
上記ＬＡＯを選択して出力する一方、２値論理の０の場
合にはＲＡＯを選択して出力するセレクタである。選択
回路２６は、上記ＨＦＧ（現在転送しようとしているＨ
ＳＧフラグ）が２値論理の０の場合にはＣＡＯを選択し
て出力する一方、２値論理で１の場合（ＨＳＧエラー有
りの場合）には上記の選択回路２５の出力を選択して出
力するセレクタである。選択回路２７は、ＨＦＡ（後述
する）が２値論理の０の場合にはＤＥＣＡ３０（後述す
る）の出力を選択して出力する一方、２値論理で１の場
合には上記の選択回路２６の出力を選択して出力するセ
レクタである。In FIG. 4, the master clock is a clock having a frequency sufficiently higher than the SGRQT, and the selection circuit 25 selects and outputs the LAO when the SGRQT is binary logic 1, while outputting When the value logic is 0, the selector selects and outputs RAO. The selection circuit 26 receives the HFG (H currently being transferred)
When the SG flag is binary logic 0, CAO is selected and output. On the other hand, when binary logic is 1 (when an HSG error is present), the output of the selection circuit 25 is selected and output. Selector. The selection circuit 27 selects and outputs the output of the DECA 30 (described below) when the HFA (described below) is binary logic 0, and outputs the output of the selection circuit 26 when the HFA (described below) is 1 using binary logic. This is a selector for selecting and outputting an output.

【００５４】図４において、ＡＣＫ２８は、上記ＳＧＲ
ＱＴのエッジに同期してクロックパルスを生成する回路
である。また、正解ラッチパルス生成回路２９は、入力
されるマスタークロック、ＨＦＧ、及びＳＧＲＱＴに基
づいて、各チャンネルで正解の場合のみクロックパルス
（Ｌチャンネルで正解の場合には正解ラッチパルスＬＣ
Ｋ、Ｒチャンネルで正解の場合には正解ラッチパルスＲ
ＣＫ）を生成する回路である。更に、上記ＤＥＣＡ３０
は、入力されるＳＧＲＱＴに基づいて、データアドレス
からＨＳＧアドレス（ＨＳＧフラグ領域のアドレス）を
デコードする回路であり、ＣＮＴ３１は、入力されるＳ
ＧＲＱＴに基づいてクロックを生成してＨＳＧフラグレ
ジスタ２４へ送ると共に上記ＨＦＡを生成して上記選択
回路２７へ送るための回路である。In FIG. 4, ACK 28 is the SGR
This is a circuit that generates a clock pulse in synchronization with the edge of QT. In addition, the correct answer latch pulse generating circuit 29 generates a clock pulse based on the input master clock, HFG, and SGRQT only when the correct answer is obtained on each channel (when the correct answer is obtained on the L channel, the correct latch pulse LC
Correct answer latch pulse R in case of correct answer in K and R channels
CK). Further, the above DECA30
Is a circuit for decoding an HSG address (address in the HSG flag area) from a data address based on the input SGRQT, and the CNT 31
This is a circuit for generating a clock based on GRQT and sending it to the HSG flag register 24 and also generating the HFA and sending it to the selection circuit 27.

【００５５】また、図４において、ＡＮＤゲート３２
は、上記ＨＦＡが２値論理で１の場合においてのみ、Ｄ
ＲＡＭ６からのリードデータＲＡＤを音声伸長部へ送る
データとする回路であり、ＤＥＣＢ３３は、上記ＨＦＡ
が２値論理で１の場合においてのみ、２１２発のクロッ
クを生成する回路である。In FIG. 4, the AND gate 32
Is D only when the HFA is 1 in binary logic.
This is a circuit for converting the read data RAD from the RAM 6 into data to be sent to the audio decompression unit.
Is a circuit that generates 212 clocks only when is 1 in binary logic.

【００５６】ここで、図４に対応する図５のタイミング
チャートを参照しながら、ＤＲＡＭ６に対する読み出し
の具体例を以下に説明する。A specific example of reading from the DRAM 6 will be described below with reference to the timing chart of FIG. 5 corresponding to FIG.

【００５７】まず、システムマイコン１５から、Ｌチャ
ンネルアドレス保持レジスタ２２、Ｒチャンネルアドレ
ス保持レジスタ２３に対して、それぞれ正解スタートア
ドレスとして、Ｌ０ａｄ及びＲ０ａｄがロードされる。
なお、ＤＲＡＭアドレスカウンタ２１は、クロック端子
に入力されるクロックに同期してカウントアップし、Ｃ
ＡＯとして、Ｌ１、Ｒ１、Ｌ２、Ｒ２、Ｌ３、Ｒ３、Ｌ
４、Ｒ４……を順に出力するようになっている。First, the system microcomputer 15 loads L0ad and R0ad into the L-channel address holding register 22 and the R-channel address holding register 23 as correct answer start addresses, respectively.
The DRAM address counter 21 counts up in synchronization with the clock input to the clock terminal, and
As AO, L1, R1, L2, R2, L3, R3, L
4, R4... Are sequentially output.

【００５８】ＳＧＲＱＴが２値論理の０から１へ立ち上
がるのに同期して、ＤＲＡＭアドレスカウンタ２１から
Ｌ１データに対応するアドレス（以下、Ｌ１ａｄと称
す。）がＣＡＯとしてＬチャンネルアドレス保持レジス
タ２２及びＲチャンネルアドレス保持レジスタ２３へそ
れぞれ出力される。In synchronization with the rise of SGRQT from binary logic 0 to 1, the address (hereinafter, referred to as L1ad) corresponding to the L1 data from the DRAM address counter 21 becomes CAO and the L channel address holding register 22 and R It is output to the channel address holding register 23, respectively.

【００５９】図５中のＨＦＡにおけるＡ点において、Ｌ
１データに係るＨＳＧフラグ領域に対応するアドレスが
ＤＲＡＭ６に対するリードアドレスＲＡＡとして設定さ
れた後、ＤＲＡＭ６に対してアクセスが行われる。ＤＲ
ＡＭ６からＬ１データのＨＳＧフラグがリードデータＲ
ＡＤとして読み出され、ＨＳＧフラグレジスタ２４に入
力される。このとき、ＨＳＧフラグレジスタ２４からは
ＨＦＧが出力されるが、２値論理で０（即ち、正解の場
合に対応）である（図５のＨＦＧ参照）ので、正解ラッ
チパルス生成回路２９からは正解ラッチパルスＬＣＫが
生成されてＬチャンネルアドレス保持レジスタ２２のク
ロック端子へ出力される。At the point A in the HFA in FIG.
After the address corresponding to the HSG flag area for one data is set as the read address RAA for the DRAM 6, the DRAM 6 is accessed. DR
The HSG flag of the L1 data is read data R from AM6.
The signal is read out as AD and input to the HSG flag register 24. At this time, HFG is output from the HSG flag register 24, but is 0 in binary logic (that is, corresponds to the case of the correct answer) (see HFG in FIG. 5), so that the correct latch pulse generating circuit 29 outputs the correct answer. A latch pulse LCK is generated and output to the clock terminal of the L channel address holding register 22.

【００６０】これにより、入力されているＬ１ａｄがＬ
チャンネルアドレス保持レジスタ２２からＬＡＯとして
出力される。選択回路２５は、ＳＧＲＱＴが２値論理で
１であるので、Ｌ１ａｄ（ＬＡＯ）を選択回路２６へ出
力する。選択回路２６は、ＨＦＧが２値論理の０である
ので、ＤＲＡＭアドレスカウンタ２１の出力ＣＡＯ（Ｌ
１ａｄ）を選択回路２７へ出力する。選択回路２７は、
ＨＦＡが２値論理の１であるので、選択回路２６の出力
であるＣＡＯ（Ｌ１ａｄ）がＤＲＡＭ６のリードアドレ
スＲＡＡとして出力される。したがって、ＤＲＡＭ６か
らのリードデータＲＡＤはＬ１データとなる。また、Ｈ
ＦＡは２値論理の１であるので、音声伸長部へ送られる
データＡＴＤＴは、リードデータＲＡＤであるＬ１デー
タとなる。As a result, the input L1ad becomes L
It is output as LAO from the channel address holding register 22. Since SGRQT is 1 in binary logic, the selection circuit 25 outputs L1ad (LAO) to the selection circuit 26. The selection circuit 26 outputs the output CAO (L) of the DRAM address counter 21 because HFG is binary logic 0.
1ad) to the selection circuit 27. The selection circuit 27
Since the HFA has a binary logic of 1, the output CAO (L1ad) of the selection circuit 26 is output as the read address RAA of the DRAM 6. Therefore, the read data RAD from the DRAM 6 becomes L1 data. Also, H
Since FA is 1 of binary logic, data ATDT sent to the audio decompression unit is L1 data which is read data RAD.

【００６１】次に、ＳＧＲＱＴが２値論理の１から０に
立ち下がるのに同期して、ＤＲＡＭアドレスカウンタ２
１からＲ１データに対応するアドレス（以下、Ｒ１ａｄ
と称す。）がＣＡＯとしてＬチャンネルアドレス保持レ
ジスタ２２及びＲチャンネルアドレス保持レジスタ２３
へそれぞれ出力される。Next, in synchronization with the fall of SGRQT from binary logic 1 to 0, the DRAM address counter 2
1 to an address corresponding to R1 data (hereinafter, R1ad
Called. ) Are the CAO as the L channel address holding register 22 and the R channel address holding register 23.
Output to

【００６２】図５中のＨＦＡにおけるＢ点において、Ｄ
ＲＡＭ６に対するリードアドレスＲＡＡとしてＲ１デー
タに係るＨＳＧフラグ領域に対応するアドレスがＤＲＡ
Ｍ６に対するリードアドレスＲＡＡとして設定された
後、ＤＲＡＭ６に対してアクセスが行われる。At the point B in the HFA in FIG.
As the read address RAA for the RAM 6, the address corresponding to the HSG flag area related to the R1 data is DRA.
After being set as the read address RAA for the M6, the DRAM 6 is accessed.

【００６３】ＤＲＡＭ６からＲ１データのＨＳＧフラグ
がリードデータＲＡＤとして読み出され、ＨＳＧフラグ
レジスタ２４に入力される。このとき、ＨＳＧフラグレ
ジスタ２４からはＨＦＧが出力されるが、２値論理で１
（即ち、不正解の場合に対応）である（図５のＨＦＧ参
照）ので、正解ラッチパルス生成回路２９からは正解ラ
ッチパルスＲＣＫが生成されない。The HSG flag of the R1 data is read from the DRAM 6 as read data RAD, and is input to the HSG flag register 24. At this time, HFG is output from the HSG flag register 24, but is 1 in binary logic.
(That is, corresponding to an incorrect answer) (see HFG in FIG. 5), so that the correct answer latch pulse RCK is not generated from the correct answer latch pulse generation circuit 29.

【００６４】したがって、Ｒチャンネルアドレス保持レ
ジスタ２３からは正解スタートアドレスＲ０ａｄがアド
レスＲＡＯとして出力される。選択回路２５は、ＳＧＲ
ＱＴが２値論理で０であるので、正解スタートアドレス
Ｒ０ａｄ（ＲＡＯ）を選択回路２６へ出力する。選択回
路２６は、ＨＦＧが２値論理の１であるので、正解スタ
ートアドレスＲ０ａｄ（ＲＡＯ）を選択回路２７へ出力
する。選択回路２７は、ＨＦＡが２値論理の１であるの
で、選択回路２６の出力であるＲＡＯ（正解スタートア
ドレスＲ０ａｄ）がＤＲＡＭ６のリードアドレスＲＡＡ
として出力される。したがって、ＤＲＡＭ６からのリー
ドデータＲＡＤは正解スタートアドレスＲ０ａｄに書き
込まれたＲ０データとなる。また、ＨＦＡは２値論理の
１であるので、音声伸長部へ送られるデータＡＴＤＴ
は、リードデータＲＡＤであるＲ０データとなり、ＤＲ
ＡＭアドレスカウンタ２１の出力であるＣＡＯに対応す
るＲ１データではなくて、Ｒ０データ（直前正解ハーフ
サウンドグループデータ）となる。Therefore, the correct answer start address R0ad is output from the R channel address holding register 23 as the address RAO. The selection circuit 25 is an SGR
Since QT is 0 in binary logic, the correct answer start address R0ad (RAO) is output to the selection circuit 26. The selection circuit 26 outputs the correct start address R0ad (RAO) to the selection circuit 27 because the HFG is a binary logic 1. In the selection circuit 27, since the HFA is binary logic 1, the output RAO (correct start address R0ad) of the selection circuit 26 is the read address RAA of the DRAM 6.
Is output as Therefore, the read data RAD from the DRAM 6 becomes the R0 data written in the correct start address R0ad. Also, since the HFA is a binary logic 1, the data ATDT sent to the audio decompression unit
Becomes R0 data which is read data RAD, and DR
Instead of the R1 data corresponding to the CAO output from the AM address counter 21, the data becomes R0 data (immediately correct half sound group data).

【００６５】それから、ＳＧＲＱＴが再び２値論理の０
から１へ立ち上がるのに同期して、ＤＲＡＭアドレスカ
ウンタ２１からＬ２データに対応するアドレス（以下、
Ｌ２ａｄと称す。）がＣＡＯとしてＬチャンネルアドレ
ス保持レジスタ２２及びＲチャンネルアドレス保持レジ
スタ２３へそれぞれ出力される。Then, SGRQT is again set to the binary logic 0.
In synchronization with the rise from “1” to “1”, the address (hereinafter, referred to as “L2”) corresponding to the L2 data
L2ad. ) Is output to the L channel address holding register 22 and the R channel address holding register 23 as CAO.

【００６６】図５中のＨＦＡにおけるＣ点において、Ｌ
２データに係るＨＳＧフラグ領域に対応するアドレスが
ＤＲＡＭ６に対するリードアドレスＲＡＡとして設定さ
れた後、ＤＲＡＭ６に対してアクセスが行われる。ＤＲ
ＡＭ６からＬ２データのＨＳＧフラグがリードデータＲ
ＡＤとして読み出され、ＨＳＧフラグレジスタ２４に入
力される。このとき、ＨＳＧフラグレジスタ２４からは
ＨＦＧが出力されるが、２値論理で０（即ち、正解の場
合に対応）である（図５のＨＦＧ参照）ので、正解ラッ
チパルス生成回路２９からは正解ラッチパルスＬＣＫが
生成されてＬチャンネルアドレス保持レジスタ２２のク
ロック端子へ出力される。At the point C in the HFA in FIG.
After the address corresponding to the HSG flag area relating to the two data is set as the read address RAA for the DRAM 6, the DRAM 6 is accessed. DR
The HSG flag of the L2 data is read data R from AM6.
The signal is read out as AD and input to the HSG flag register 24. At this time, HFG is output from the HSG flag register 24, but is 0 in binary logic (that is, corresponds to the case of the correct answer) (see HFG in FIG. 5), so that the correct latch pulse generating circuit 29 outputs the correct answer. A latch pulse LCK is generated and output to the clock terminal of the L channel address holding register 22.

【００６７】これにより、入力されているＬ２ａｄがＬ
チャンネルアドレス保持レジスタ２２からＬＡＯとして
出力される。選択回路２５は、ＳＧＲＱＴが２値論理で
１であるので、Ｌ２ａｄ（ＬＡＯ）を選択回路２６へ出
力する。選択回路２６は、ＨＦＧが２値論理の０である
ので、ＤＲＡＭアドレスカウンタ２１の出力ＣＡＯ（Ｌ
２ａｄ）を選択回路２７へ出力する。選択回路２７は、
ＨＦＡが２値論理の１であるので、選択回路２６の出力
であるＣＡＯ（Ｌ２ａｄ）がＤＲＡＭ６のリードアドレ
スＲＡＡとして出力される。したがって、ＤＲＡＭ６か
らのリードデータＲＡＤはＬ２データとなる。また、Ｈ
ＦＡは２値論理の１であるので、音声伸長部へ送られる
データＡＴＤＴは、リードデータＲＡＤであるＬ２デー
タとなる。As a result, the input L2ad becomes L
It is output as LAO from the channel address holding register 22. Since SGRQT is 1 in binary logic, the selection circuit 25 outputs L2ad (LAO) to the selection circuit 26. The selection circuit 26 outputs the output CAO (L) of the DRAM address counter 21 because HFG is binary logic 0.
2ad) to the selection circuit 27. The selection circuit 27
Since the HFA is binary logic 1, the output CAO (L2ad) of the selection circuit 26 is output as the read address RAA of the DRAM 6. Therefore, the read data RAD from the DRAM 6 becomes L2 data. Also, H
Since FA is a binary logic 1, the data ATDT sent to the audio decompression unit is L2 data which is read data RAD.

【００６８】そして、ＳＧＲＱＴが再び２値論理の１か
ら０に立ち下がるのに同期して、ＤＲＡＭアドレスカウ
ンタ２１からＲ２データに対応するアドレス（以下、Ｒ
２ａｄと称す。）がＣＡＯとしてＬチャンネルアドレス
保持レジスタ２２及びＲチャンネルアドレス保持レジス
タ２３へそれぞれ出力される。Then, in synchronism with the fall of SGRQT from binary logic 1 to 0 again, the DRAM address counter 21 outputs an address corresponding to the R2 data (hereinafter referred to as R2).
Called 2ad. ) Is output to the L channel address holding register 22 and the R channel address holding register 23 as CAO.

【００６９】図５中のＨＦＡにおけるＤ点において、Ｒ
２データに係るＨＳＧフラグ領域に対応するアドレスが
ＤＲＡＭ６に対するリードアドレスＲＡＡとして設定さ
れた後、ＤＲＡＭ６に対してアクセスが行われる。ＤＲ
ＡＭ６からＲ２データのＨＳＧフラグがリードデータＲ
ＡＤとして読み出され、ＨＳＧフラグレジスタ２４に入
力される。このとき、ＨＳＧフラグレジスタ２４からは
ＨＦＧが出力されるが、２値論理で０（即ち、正解の場
合に対応）である（図５のＨＦＧ参照）ので、正解ラッ
チパルス生成回路２９からは正解ラッチパルスＲＣＫが
生成されてＲチャンネルアドレス保持レジスタ２３のク
ロック端子へ出力される。At the point D in the HFA in FIG.
After the address corresponding to the HSG flag area relating to the two data is set as the read address RAA for the DRAM 6, the DRAM 6 is accessed. DR
The HSG flag of the R2 data from AM6 is read data R
The signal is read out as AD and input to the HSG flag register 24. At this time, HFG is output from the HSG flag register 24, but is 0 in binary logic (that is, corresponds to the case of the correct answer) (see HFG in FIG. 5), so that the correct latch pulse generating circuit 29 outputs the correct answer. A latch pulse RCK is generated and output to the clock terminal of the R channel address holding register 23.

【００７０】これにより、入力されているＲ２ａｄがＲ
チャンネルアドレス保持レジスタ２３からＲＡＯとして
出力される。選択回路２５は、ＳＧＲＱＴが２値論理で
０であるので、Ｒ２ａｄ（ＲＡＯ）を選択回路２６へ出
力する。選択回路２６は、ＨＦＧが２値論理の０である
ので、ＤＲＡＭアドレスカウンタ２１の出力ＣＡＯ（Ｒ
２ａｄ）を選択回路２７へ出力する。選択回路２７は、
ＨＦＡが２値論理の１であるので、選択回路２６の出力
であるＣＡＯ（Ｒ２ａｄ）がＤＲＡＭ６のリードアドレ
スＲＡＡとして出力される。したがって、ＤＲＡＭ６か
らのリードデータＲＡＤはＲ２データとなる。また、Ｈ
ＦＡは２値論理の１であるので、音声伸長部へ送られる
データＡＴＤＴは、リードデータＲＡＤであるＲ２デー
タとなる。As a result, the input R2ad becomes R2ad.
It is output as RAO from the channel address holding register 23. Since SGRQT is 0 in binary logic, the selection circuit 25 outputs R2ad (RAO) to the selection circuit 26. The selection circuit 26 outputs the output CAO (R) of the DRAM address counter 21 because HFG is binary logic 0.
2ad) to the selection circuit 27. The selection circuit 27
Since the HFA has a binary logic of 1, the output CAO (R2ad) of the selection circuit 26 is output as the read address RAA of the DRAM 6. Therefore, the read data RAD from the DRAM 6 becomes R2 data. Also, H
Since FA is 1 of binary logic, data ATDT sent to the audio decompression unit is R2 data which is read data RAD.

【００７１】次に、ＳＧＲＱＴが２値論理の０から１に
立ち下がるのに同期して、ＤＲＡＭアドレスカウンタ２
１からＬ３データに対応するアドレス（以下、Ｌ３ａｄ
と称す。）がＣＡＯとしてＬチャンネルアドレス保持レ
ジスタ２２及びＲチャンネルアドレス保持レジスタ２３
へそれぞれ出力される。Next, in synchronization with the fall of SGRQT from binary logic 0 to 1, the DRAM address counter 2
1 to addresses corresponding to L3 data (hereinafter, L3ad
Called. ) Are the CAO as the L channel address holding register 22 and the R channel address holding register 23.
Output to

【００７２】図５中のＨＦＡにおけるＥ点において、Ｄ
ＲＡＭ６に対するリードアドレスＲＡＡとしてＬ３デー
タに係るＨＳＧフラグ領域に対応するアドレスがＤＲＡ
Ｍ６に対するリードアドレスＲＡＡとして設定された
後、ＤＲＡＭ６に対してアクセスが行われる。ＤＲＡＭ
６からＬ３データのＨＳＧフラグがリードデータＲＡＤ
として読み出され、ＨＳＧフラグレジスタ２４に入力さ
れる。このとき、ＨＳＧフラグレジスタ２４からはＨＦ
Ｇが出力されるが、２値論理で１（即ち、不正解の場合
に対応）である（図５のＨＦＧ参照）ので、正解ラッチ
パルス生成回路２９からは正解ラッチパルスＬＣＫが生
成されない。At the point E in the HFA in FIG.
As the read address RAA for the RAM 6, the address corresponding to the HSG flag area relating to the L3 data is DRA.
After being set as the read address RAA for the M6, the DRAM 6 is accessed. DRAM
HSG flag of L3 data from 6 is read data RAD
And input to the HSG flag register 24. At this time, the HSG flag register 24 outputs HF
Although G is output, it is 1 in binary logic (that is, corresponds to an incorrect answer) (see HFG in FIG. 5), so that the correct latch pulse LCK is not generated from the correct latch pulse generating circuit 29.

【００７３】したがって、Ｌチャンネルアドレス保持レ
ジスタ２３からはＬ２ａｄがアドレスＬＡＯとして出力
される。選択回路２５は、ＳＧＲＱＴが２値論理で１で
あるので、Ｌ２ａｄ（ＬＡＯ）を選択回路２６へ出力す
る。選択回路２６は、ＨＦＧが２値論理の１であるの
で、Ｌ２ａｄ（ＬＡＯ）を選択回路２７へ出力する。選
択回路２７は、ＨＦＡが２値論理の１であるので、選択
回路２６の出力であるＬＡＯ（Ｌ２ａｄ）がＤＲＡＭ６
のリードアドレスＲＡＡとして出力される。したがっ
て、ＤＲＡＭ６からのリードデータＲＡＤはＬ２ａｄに
書き込まれたＬ２データとなる。また、ＨＦＡは２値論
理の１であるので、音声伸長部へ送られるデータＡＴＤ
Ｔは、リードデータＲＡＤであるＬ２データとなり、Ｄ
ＲＡＭアドレスカウンタ２１の出力であるＣＡＯに対応
するＬ３データではなくて、Ｌ２データ（直前正解ハー
フサウンドグループデータ）となる。Therefore, the L channel address holding register 23 outputs L2ad as the address LAO. Since SGRQT is 1 in binary logic, the selection circuit 25 outputs L2ad (LAO) to the selection circuit 26. The selection circuit 26 outputs L2ad (LAO) to the selection circuit 27 because HFG is a binary logic one. The selection circuit 27 outputs the LAO (L2ad) output from the selection circuit 26 to the DRAM 6
Is output as the read address RAA. Therefore, the read data RAD from the DRAM 6 becomes L2 data written to L2ad. Also, since the HFA is a binary logic 1, the data ATD sent to the audio decompression unit
T becomes L2 data which is read data RAD, and D
Instead of L3 data corresponding to CAO which is the output of the RAM address counter 21, it becomes L2 data (immediately correct half sound group data).

【００７４】そして、ＳＧＲＱＴが再び２値論理の１か
ら０に立ち下がるのに同期して、ＤＲＡＭアドレスカウ
ンタ２１からＲ３データに対応するアドレス（以下、Ｒ
３ａｄと称す。）がＣＡＯとしてＬチャンネルアドレス
保持レジスタ２２及びＲチャンネルアドレス保持レジス
タ２３へそれぞれ出力される。In synchronization with the fall of SGRQT from binary logic 1 to 0 again, the DRAM address counter 21 outputs an address corresponding to the R3 data (hereinafter referred to as R3).
Called 3ad. ) Is output to the L channel address holding register 22 and the R channel address holding register 23 as CAO.

【００７５】図５中のＨＦＡにおけるＦ点において、Ｒ
３データに係るＨＳＧフラグ領域に対応するアドレスが
ＤＲＡＭ６に対するリードアドレスＲＡＡとして設定さ
れた後、ＤＲＡＭ６に対してアクセスが行われる。ＤＲ
ＡＭ６からＲ３データのＨＳＧフラグがリードデータＲ
ＡＤとして読み出され、ＨＳＧフラグレジスタ２４に入
力される。このとき、ＨＳＧフラグレジスタ２４からは
ＨＦＧが出力されるが、２値論理で０（即ち、正解の場
合に対応）である（図５のＨＦＧ参照）ので、正解ラッ
チパルス生成回路２９からは正解ラッチパルスＲＣＫが
生成されてＲチャンネルアドレス保持レジスタ２３のク
ロック端子へ出力される。At point F in the HFA in FIG.
After the address corresponding to the HSG flag area relating to the three data is set as the read address RAA for the DRAM 6, the DRAM 6 is accessed. DR
The HSG flag of the data from AM6 to R3 is read data R
The signal is read out as AD and input to the HSG flag register 24. At this time, HFG is output from the HSG flag register 24, but is 0 in binary logic (that is, corresponds to the case of the correct answer) (see HFG in FIG. 5), so that the correct latch pulse generating circuit 29 outputs the correct answer. A latch pulse RCK is generated and output to the clock terminal of the R channel address holding register 23.

【００７６】これにより、入力されているＲ３ａｄがＲ
チャンネルアドレス保持レジスタ２３からＲＡＯとして
出力される。選択回路２５は、ＳＧＲＱＴが２値論理で
０であるので、Ｒ３ａｄ（ＲＡＯ）を選択回路２６へ出
力する。選択回路２６は、ＨＦＧが２値論理の０である
ので、ＤＲＡＭアドレスカウンタ２１の出力ＣＡＯ（Ｒ
３ａｄ）を選択回路２７へ出力する。選択回路２７は、
ＨＦＡが２値論理の１であるので、選択回路２６の出力
であるＣＡＯ（Ｒ３ａｄ）がＤＲＡＭ６のリードアドレ
スＲＡＡとして出力される。したがって、ＤＲＡＭ６か
らのリードデータＲＡＤはＲ３データとなる。また、Ｈ
ＦＡは２値論理の１であるので、音声伸長部へ送られる
データＡＴＤＴは、リードデータＲＡＤであるＲ３デー
タとなる。As a result, the input R3ad becomes R3ad.
It is output as RAO from the channel address holding register 23. The selection circuit 25 outputs R3ad (RAO) to the selection circuit 26 because SGRQT is 0 in binary logic. The selection circuit 26 outputs the output CAO (R) of the DRAM address counter 21 because HFG is binary logic 0.
3ad) to the selection circuit 27. The selection circuit 27
Since the HFA is binary logic 1, the output CAO (R3ad) of the selection circuit 26 is output as the read address RAA of the DRAM 6. Therefore, the read data RAD from the DRAM 6 becomes R3 data. Also, H
Since FA is a binary logic 1, the data ATDT sent to the audio decompression unit is R3 data which is read data RAD.

【００７７】以上のように、従来は音声伸長部側に、１
サウンドグループデータとバイトフラグ（少なくとも３
８１６ビット（＝４２４×９））のためのワークＲＡＭ
領域が必要であったのと比較すると、信号処理回路側の
アドレスレジスタ及びその制御回路を追加すると共に、
従来未使用だったＤＲＡＭ６の空き領域を使用すること
によって、全体として、大幅なコストダウンが可能とな
る。As described above, conventionally, the 1
Sound group data and byte flags (at least 3
Work RAM for 816 bits (= 424 × 9)
Compared to the need for an area, the address register on the signal processing circuit side and its control circuit were added,
By using a vacant area of the DRAM 6 which has not been used in the past, it is possible to largely reduce the cost as a whole.

【００７８】以上は、ＨＳＧフラグレジスタ２４からの
ＨＦＧが、２値論理で１（即ち、不正解の場合に対応）
である場合、正解ラッチパルス生成回路２９からは正解
ラッチパルスが生成されず、音声伸長部へ送られるデー
タＡＴＤＴとしては、直前の正解のリードデータＲＡＤ
が出力される例について説明したが、本発明はこれに限
定されるものではない。例えば、図４において、システ
ムマイコン１５により、選択回路２６および選択回路２
７を適宜選択することによって、ＤＲＡＭ６のリードア
ドレスＲＡＡを従来と同じＣＡＯとし、音声伸長部へハ
ーフサウンドグループデータの転送直前ごとに、スター
トアドレスを設定する。In the above, the HFG from the HSG flag register 24 is 1 in binary logic (ie, corresponds to an incorrect answer).
In this case, no correct latch pulse is generated from the correct latch pulse generation circuit 29, and the data ATDT sent to the audio decompression unit includes the immediately preceding correct read data RAD.
Has been described, but the present invention is not limited to this. For example, in FIG. 4, the selection circuit 26 and the selection circuit 2 are selected by the system microcomputer 15.
7, the read address RAA of the DRAM 6 is set to the same CAO as the conventional one, and a start address is set immediately before the transfer of the half sound group data to the audio decompression unit.

【００７９】即ち、システムマイコン１５によって、図
３のＤＲＡＭマップのＨＳＧフラグ領域を読み出し、現
在転送しようとしているＨＳＧフラグが不正解の場合、
前述したように、直前の正解ハーフサウンドグループデ
ータを音声伸長部へ転送することに加えて、任意のデー
タ、例えば次に転送すべきハーフサウンドグループデー
タを転送し、訂正不可能な信号の外部での音声信号の聴
感により、エラー処理の仕方を切り換えることが可能で
ある。That is, the system microcomputer 15 reads the HSG flag area of the DRAM map shown in FIG. 3 and if the HSG flag currently being transferred is incorrect.
As described above, in addition to transferring the immediately preceding correct half-sound group data to the audio decompressor, transferring arbitrary data, for example, the half-sound group data to be transferred next, outside the uncorrectable signal It is possible to switch the method of error processing depending on the audibility of the audio signal.

【００８０】この場合、Ｌチャンネルアドレス保持レジ
スタ２２（又はＲチャンネルアドレス保持レジスタ２
３）は、ＤＲＡＭ６から読み出されたハーフサウンドグ
ループデータのうちエラーの無い直前のハーフサウンド
グループデータに対応する第１アドレスと、所望のハー
フサウンドグループデータ（例えば、上記のように、次
に転送すべきハーフサウンドグループデータ）に対応す
る第２アドレスとを記録するように構成され、音声信号
の聴感に基づいて、第１アドレス又は第２アドレスに格
納された上記バッファメモリ内のハーフサウンドグルー
プデータを上記ＤＲＡＭ６から読み出してこれを代わり
に伸長処理することが可能となる。In this case, the L channel address holding register 22 (or the R channel address holding register 2)
3) is a first address corresponding to the half-sound group data immediately before the error-free half-sound group data among the half-sound group data read from the DRAM 6, and the desired half-sound group data (for example, as described above, the next transfer is performed). Half-sound group data in the buffer memory stored in the first address or the second address based on the audibility of the audio signal. Can be read from the DRAM 6 and decompressed instead.

【００８１】これにより、伸長処理すべきハーフサウン
ドグループデータが該伸長処理の際に修復不可能である
と判断された場合、リスナーの聴感に基づいて伸長処理
が行われるので、リスナーの再生処理に関与する程度が
大きくなり、リスナーの聴感を反映させることが可能と
なる。In this way, if it is determined that the half sound group data to be decompressed cannot be restored at the time of the decompression processing, the decompression processing is performed based on the listener's audibility. The degree of involvement is increased, and it is possible to reflect the listener's hearing.

【００８２】以上のように、上記レジスタ手段は、伸長
処理系ではなくて信号処理系に設けられており、上記バ
ッファメモリから読み出されたハーフサウンドグループ
データのうち、エラーの無い直前の正解ハーフサウンド
グループデータに対応する第１アドレスと、所定のハー
フサウンドグループデータに対応する第２アドレスとが
レジスタ手段に記録されている。したがって、従来のよ
うに、直前の正解ハーフサウンドグループデータそのも
の、又は所定のハーフサウンドグループデータそのもの
を伸長処理系のワークＲＡＭにおいて常に保持すること
が不要となるので、１サウンドグループデータ分のワー
クＲＡＭ領域を音声伸長系に設けることが不要となり、
装置全体としてコスト低減が可能となる。As described above, the register means is provided not in the decompression processing system but in the signal processing system. Of the half sound group data read from the buffer memory, the correct half immediately before the error-free half-sound group data is output. A first address corresponding to the sound group data and a second address corresponding to the predetermined half sound group data are recorded in the register means. Therefore, unlike the related art, it is not necessary to always hold the immediately preceding correct half sound group data itself or predetermined half sound group data itself in the work RAM of the decompression processing system. There is no need to provide a region in the audio decompression system,
The cost can be reduced as a whole device.

【００８３】加えて、伸長処理すべきハーフサウンドグ
ループデータが該伸長処理の際に修復不可能であると判
断された場合、リスナーの聴感に基づいて伸長処理が行
われるので、リスナーの再生処理に関与する程度が大き
くなり、リスナーの聴感を反映させることが可能となる
という効果を併せて奏する。In addition, when it is determined that the half sound group data to be decompressed cannot be restored at the time of the decompression processing, the decompression processing is performed based on the listener's audibility. The degree of involvement is increased, and the listener's audibility can be reflected.

【００８４】以上のように、本発明に係るデジタル再生
装置は、圧縮データを伸長処理するＭＤ装置などのデジ
タル再生装置であって、外乱を吸収する耐震メモリに入
力するデータが次段の伸長処理で訂正可能か否かを示す
ハーフサウンドグループフラグ（ＨＳＧフラグ）を作成
するフラグ作成手段と、耐震メモリにそのＨＳＧフラグ
をＣ２訂正後のバイトフラグと同様にデータに対応して
保持するフラグ記憶手段と、耐震メモリからデータ、バ
イトフラグを一定間隔で読み出し、伸長処理部へそれを
転送する前に対応するＨＳＧフラグを読み出し、正解で
あればそのデータアドレスを保持する記憶手段と、その
ＨＳＧフラグにより、データアドレスとして現在のアド
レス、又は前述のアドレス記憶手段出力を使用するかを
切り換える選択手段とを備え、直前の訂正可能なハーフ
サウンドグループデータとバイトフラグを音声伸長部へ
転送することを特徴としている。As described above, the digital reproducing apparatus according to the present invention is a digital reproducing apparatus such as an MD apparatus for expanding compressed data, and the data inputted to the earthquake-resistant memory for absorbing disturbance is subjected to the expansion processing at the next stage. Flag creation means for creating a half-sound group flag (HSG flag) indicating whether or not correction is possible, and flag storage means for holding the HSG flag in an earthquake-resistant memory corresponding to data in the same manner as the byte flag after C2 correction The data and byte flags are read out from the seismic memory at regular intervals, and the corresponding HSG flags are read out before transferring them to the decompression processing unit. If the answer is correct, storage means for holding the data address and the HSG flag are used. A selection method for switching between using the current address as the data address or the output of the address storage means described above. With the door, and just before the correctable half sound group data and byte flag and transferring to the voice decompression section.

【００８５】上記フラグ作成手段は、耐震メモリへの記
憶前に、対応するデータとリアルタイムに上記ＨＳＧフ
ラグの作成を行い、該ＨＳＧフラグは、ハーフサウンド
グループデータ内の該当するデータが合致するか否かと
バイトフラグの正解か否かとの判定に基づいて作成され
ることが好ましい。The flag creation means creates the HSG flag in real time with the corresponding data before storing it in the seismic memory. The HSG flag determines whether or not the corresponding data in the half sound group data matches. It is preferably created based on the determination of whether or not the byte flag is correct.

【００８６】上記フラグ記憶手段への書き込みと読み出
しのアドレッシングは、対応するデータアドレスからデ
コード手段によって行われることが好ましい。It is preferable that the addressing of writing and reading to and from the flag storage means is performed by a decoding means from a corresponding data address.

【００８７】上記記憶手段は、データそのものではな
く、そのアドレスのみをＬチャンネルとＲチャンネルと
で独立して保持することが好ましい。It is preferable that the storage means holds not the data itself but only the address of the L channel and the R channel independently.

【００８８】上記選択手段は、別途、システムマイコン
で、上記ＨＳＧフラグ領域を読み出し、その値により、
任意のデータ領域を音声伸長部へ転送することも行える
ことが好ましい。The selecting means reads the HSG flag area separately by a system microcomputer, and uses the value to read the HSG flag area.
It is preferable that any data area can be transferred to the audio decompression unit.

【００８９】上記の発明によれば、従来のように第１エ
ラー処理は、音声伸長部で行われるのではなくて、耐震
メモリ（ＤＲＡＭ６）内に空き領域があることを利用
し、信号処理回路側で行われる。すなわち、耐震メモリ
にデータとバイトフラグを書き込むだけでなく、信号処
理回路で、あらかじめ現在のハーフサウンドグループデ
ータが修復可能か否かを表すＨＳＧフラグを検出し、こ
れも耐震メモリに書き込み、読み出し時には、最も時間
の近い正解耐震メモリアドレスのみをレジスタに保持
し、現在のＨＳＧフラグが、エラーである場合は、レジ
スタをアクセスし、常にＨＳＧフラグが正解であるデー
タを次段の音声伸長部へ送り、詳細なエラー処理が行わ
れる。これにより、信号処理回路側のレジスタ等が増加
することとなるが、音声伸長部側の正解データ保存用の
ワークＲＡＭが不要となり、全体として、大幅なコスト
ダウンが実現可能となる。According to the above-described invention, the first error processing is not performed by the voice decompression unit as in the related art, but by utilizing the fact that there is a free area in the seismic memory (DRAM 6), the signal processing circuit is used. Done on the side. That is, in addition to writing data and byte flags to the seismic memory, the signal processing circuit previously detects an HSG flag indicating whether or not the current half sound group data can be restored. If the current HSG flag is an error, the register is accessed and the data with the correct HSG flag is always sent to the next audio decompressor. , Detailed error processing is performed. This increases the number of registers and the like on the signal processing circuit side, but eliminates the need for a work RAM for storing the correct answer data on the audio decompression unit side, and can realize a significant cost reduction as a whole.

【００９０】[0090]

【発明の効果】請求項１に係る発明のデジタル再生装置
は、以上のように、信号処理系は、ハーフサウンドグル
ープデータが伸長処理の際に修復可能か否かを判断する
判断手段と、上記ハーフサウンドグループデータと上記
判断手段の判断結果とを格納するバッファメモリと、上
記バッファメモリから読み出されたハーフサウンドグル
ープデータのうち、エラーの無い直前のハーフサウンド
グループデータに対応するアドレスのみを記録するレジ
スタ手段とを備え、上記判断結果を上記バッファメモリ
から読み出し、伸長処理すべきハーフサウンドグループ
データが該伸長処理の際に修復不可能であることを該判
断結果が示す場合、上記レジスタ手段に記録されたアド
レスに格納されたハーフサウンドグループデータを上記
バッファメモリから読み出し、これを代わりに上記伸長
処理系へ転送するものである。As described above, in the digital reproduction apparatus according to the first aspect of the present invention, the signal processing system determines whether or not the half sound group data can be restored during the decompression processing, and A buffer memory for storing the half sound group data and the result of the determination by the determination means, and of the half sound group data read from the buffer memory, only an address corresponding to the immediately preceding half sound group data having no error is recorded. Register means for reading out the judgment result from the buffer memory, and when the judgment result indicates that the half sound group data to be decompressed cannot be restored at the time of the decompression processing, the register means The half sound group data stored at the recorded address is stored in the buffer memory Read, is intended to transfer this to the decompression processing system instead.

【００９１】それゆえ、エラーの無い直前のハーフサウ
ンドグループデータそのものが記録されるのではなく
て、該ハーフサウンドグループデータに対応するアドレ
スのみがレジスタ手段に記録されることになる。したが
って、各ハーフサウンドグループデータを信号処理系か
ら伸長処理系へ転送する際、上記判断結果が上記バッフ
ァメモリから読み出される。伸長処理すべきハーフサウ
ンドグループデータが該伸長処理の際に修復不可能であ
ることを読み出された判断結果が示す場合、バッファメ
モリに対して上記レジスタ手段に記録されたアドレスが
アクセスされ、該アドレスに格納されたハーフサウンド
グループデータが上記バッファメモリから読み出され、
これが代わりに伸長処理系へ転送されることになる。こ
の結果、伸長処理系へは、常に、エラーのないハーフサ
ウンドグループデータを転送することができる。Therefore, the half-sound group data immediately before the error-free operation is not recorded, but only the address corresponding to the half-sound group data is recorded in the register means. Therefore, when transferring each half sound group data from the signal processing system to the decompression processing system, the result of the determination is read from the buffer memory. If the read result indicates that the half sound group data to be decompressed cannot be restored at the time of the decompression processing, the address recorded in the register means is accessed for the buffer memory, and the The half sound group data stored at the address is read from the buffer memory,
This will be transferred to the decompression processing system instead. As a result, it is possible to always transfer error-free half sound group data to the decompression processing system.

【００９２】以上のように、上記レジスタ手段は、伸長
処理系ではなくて信号処理系に設けられており、上記バ
ッファメモリから読み出されたハーフサウンドグループ
データのうち、エラーの無い直前の正解ハーフサウンド
グループデータに対応するアドレスのみがレジスタ手段
に記録されている。したがって、従来のように、直前の
正解ハーフサウンドグループデータそのものを伸長処理
系のワークＲＡＭにおいて常に保持することが不要とな
るので、１サウンドグループデータ分のワークＲＡＭ領
域を音声伸長系に設けることが不要となり、装置全体と
して大幅なコスト低減が可能となるという効果を奏す
る。As described above, the register means is provided not in the decompression processing system but in the signal processing system. Among the half sound group data read from the buffer memory, the correct half immediately before the error-free half-sound group data is output. Only the address corresponding to the sound group data is recorded in the register means. Therefore, unlike the related art, it is not necessary to always hold the immediately preceding correct half sound group data itself in the work RAM of the decompression processing system. Therefore, a work RAM area for one sound group data is provided in the audio decompression system. This eliminates the necessity of the device, thereby achieving an effect that the cost of the entire device can be significantly reduced.

【００９３】請求項２に係る発明のデジタル再生装置
は、以上のように、請求項１に係るデジタル再生装置に
おいて、判断手段は、上記ハーフサウンドグループデー
タ内において対応するデータ同士が合致しているか否か
とバイトフラグのエラーの有無とに基づいて１ビットの
フラグを作成し、該フラグに基づいて上記ハーフサウン
ドグループデータが伸長処理の際に修復可能か否かを判
断するものである。As described above, in the digital reproduction device according to the second aspect of the present invention, in the digital reproduction device according to the first aspect, the determination means determines whether or not the corresponding data in the half sound group data match. A one-bit flag is created based on whether or not there is an error in the byte flag, and whether or not the half sound group data can be restored during the decompression process is determined based on the flag.

【００９４】それゆえ、請求項１の発明の効果に加え
て、多数のビットからなるハーフサウンドグループデー
タが伸長処理の際に修復可能か否かは、たった１ビット
のフラグに基づいて判断できるので、判断の簡素化が図
れる。しかも、該判断基準が１ビットのフラグゆえ、こ
れを格納する際、バッファメモリに容量的に負担を強い
ることもないという効果を併せて奏する。Therefore, in addition to the effect of the first aspect of the present invention, it is possible to determine whether half-sound group data composed of a large number of bits can be restored in the decompression process based on a flag of only one bit. Thus, the determination can be simplified. In addition, since the determination criterion is a 1-bit flag, the storage of the flag does not impose a load on the buffer memory in terms of capacity.

【００９５】請求項３に係る発明のデジタル再生装置
は、以上のように、信号処理系は、ハーフサウンドグル
ープデータが伸長処理の際に修復可能か否かを判断する
判断手段と、上記ハーフサウンドグループデータと上記
判断手段の判断結果とを格納するバッファメモリと、上
記バッファメモリから読み出されたハーフサウンドグル
ープデータのうちエラーの無い直前のハーフサウンドグ
ループデータに対応する第１アドレスと、所定のハーフ
サウンドグループデータに対応する第２アドレスとを記
録するレジスタ手段とを備え、上記判断結果を上記バッ
ファメモリから読み出し、該判断結果が伸長処理すべき
ハーフサウンドグループデータが該伸長処理の際に修復
不可能であることを示す場合、上記レジスタ手段に記録
された第１アドレス又は第２アドレスに格納されたハー
フサウンドグループデータを上記バッファメモリから読
み出し、これを代わりに上記伸長処理系へ転送するもの
である。According to a third aspect of the present invention, as described above, the signal processing system determines whether or not the half sound group data can be restored at the time of decompression processing, and the half sound group data. A buffer memory for storing the group data and the determination result of the determination means, a first address corresponding to the half-sound group data immediately before the error-free half-sound group data among the half-sound group data read from the buffer memory; Register means for recording a second address corresponding to the half sound group data, reading the judgment result from the buffer memory, and restoring the half sound group data to be decompressed in the decompression processing at the time of the decompression processing. When indicating that it is impossible, the first address recorded in the register means Are those half sound group data stored in the second address read from said buffer memory, and transfers this to the decompression processing system instead.

【００９６】それゆえ、エラーの無い直前のハーフサウ
ンドグループデータそのもの、及び所定のハーフサウン
ドグループデータそのものがそれぞれ記録されるのでは
なくて、それぞれの対応するアドレスのみがレジスタ手
段に記録される。Therefore, the half-sound group data itself without error and the predetermined half-sound group data itself are not recorded, but only the corresponding addresses are recorded in the register means.

【００９７】したがって、伸長処理すべきハーフサウン
ドグループデータが該伸長処理の際に修復不可能である
ことを読み出された判断結果が示す場合、バッファメモ
リに対して上記レジスタ手段に記録された第１又は第２
アドレスがアクセスされ、該アドレスに格納されたハー
フサウンドグループデータが上記バッファメモリから読
み出され、これが代わりに伸長処理系へ転送されること
になる。この結果、伸長処理系へは、常に、エラーのな
いハーフサウンドグループデータか、又は所定のハーフ
サウンドグループデータを転送することができる。Therefore, if the read result indicates that the half sound group data to be decompressed is not recoverable at the time of the decompression processing, the second sound recorded in the register means is stored in the buffer memory. 1st or 2nd
The address is accessed, and the half sound group data stored at the address is read from the buffer memory, and is transferred to the decompression processing system instead. As a result, it is possible to always transfer error-free half sound group data or predetermined half sound group data to the decompression processing system.

【００９８】以上のように、上記レジスタ手段は、伸長
処理系ではなくて信号処理系に設けられており、上記バ
ッファメモリから読み出されたハーフサウンドグループ
データのうち、エラーの無い直前の正解ハーフサウンド
グループデータに対応する第１アドレスと、所定のハー
フサウンドグループデータに対応する第２アドレスとが
レジスタ手段に記録されている。したがって、従来のよ
うに、直前の正解ハーフサウンドグループデータそのも
の、又は所定のハーフサウンドグループデータそのもの
を伸長処理系のワークＲＡＭにおいて常に保持すること
が不要となるので、１サウンドグループデータ分のワー
クＲＡＭ領域を音声伸長系に設けることが不要となり、
装置全体として大幅なコスト低減が可能となる。As described above, the register means is provided not in the decompression processing system but in the signal processing system. Of the half sound group data read from the buffer memory, the correct half immediately before the error-free half-sound group data is output. A first address corresponding to the sound group data and a second address corresponding to the predetermined half sound group data are recorded in the register means. Therefore, unlike the related art, it is not necessary to always hold the immediately preceding correct half sound group data itself or predetermined half sound group data itself in the work RAM of the decompression processing system. There is no need to provide a region in the audio decompression system,
Significant cost reduction is possible for the entire device.

【００９９】加えて、伸長処理すべきハーフサウンドグ
ループデータが該伸長処理の際に修復不可能であると判
断された場合、リスナーの聴感に基づいて伸長処理が行
われるので、リスナーの再生処理に関与する程度が大き
くなり、リスナーの聴感を反映させることができるとい
う効果を併せて奏する。In addition, if it is determined that the half sound group data to be decompressed cannot be restored at the time of the decompression processing, the decompression processing is performed based on the listener's audibility. The degree of involvement is increased, and the effect that the listener's sense of hearing can be reflected is also exhibited.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のデジタル再生装置の一例であるＭＤ装
置の構成例を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration example of an MD device that is an example of a digital playback device according to the present invention.

【図２】図１のエラー判定回路に入力されるサウンドグ
ループデータのフォーマット例を示す説明図である。FIG. 2 is an explanatory diagram showing a format example of sound group data input to the error determination circuit of FIG. 1;

【図３】図１のＤＲＡＭのマップを示す説明図である。FIG. 3 is an explanatory diagram showing a map of the DRAM of FIG. 1;

【図４】上記ＤＲＡＭからハーフサウンドグループデー
タを読み出し、音声伸長回路内の音声伸長部へ送る構成
例を示すブロック図である。FIG. 4 is a block diagram showing a configuration example in which half sound group data is read from the DRAM and sent to an audio decompression unit in an audio decompression circuit.

【図５】図４に対応する図５のタイミングチャートであ
る。FIG. 5 is a timing chart of FIG. 5 corresponding to FIG. 4;

【符号の説明】[Explanation of symbols]

４ 信号処理回路 ５ エラー判定回路 ７ エラー処理回路 ８ 音声伸長回路 １５ システムマイコン ２１ ＤＲＡＭアドレスカウンタ ２２ Ｌチャンネルアドレス保持レジスタ ２３ Ｒチャンネルアドレス保持レジスタ ２４ ＨＳＧフラグレジスタ ２５ 選択回路 ２６ 選択回路 ２７ 選択回路 ２９ 正解ラッチパルス生成回路 4 Signal Processing Circuit 5 Error Determination Circuit 7 Error Processing Circuit 8 Audio Decompression Circuit 15 System Microcomputer 21 DRAM Address Counter 22 L Channel Address Holding Register 23 R Channel Address Holding Register 24 HSG Flag Register 25 Selection Circuit 26 Selection Circuit 27 Selection Circuit 29 Correct Answer Latch pulse generation circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】信号処理系からハーフサウンドグループデ
ータを伸長処理系へ転送して再生するデジタル再生装置
であって、 上記信号処理系は、 上記ハーフサウンドグループデータが伸長処理の際に修
復可能か否かを判断する判断手段と、 上記ハーフサウンドグループデータと上記判断手段の判
断結果とを格納するバッファメモリと、 上記バッファメモリから読み出されたハーフサウンドグ
ループデータのうち、エラーの無い直前のハーフサウン
ドグループデータに対応するアドレスのみを記録するレ
ジスタ手段とを備え、 上記判断結果を上記バッファメモリから読み出し、該判
断結果が伸長処理すべきハーフサウンドグループデータ
が該伸長処理の際に修復不可能であることを示す場合、
上記レジスタ手段に記録されたアドレスに格納されたハ
ーフサウンドグループデータを上記バッファメモリから
読み出し、これを代わりに上記伸長処理系へ転送するこ
とを特徴とするデジタル再生装置。1. A digital reproduction apparatus for transferring half-sound group data from a signal processing system to a decompression processing system and reproducing the half-sound group data, wherein the signal processing system can restore the half-sound group data at the time of decompression processing. Judging means for judging whether or not the half sound group data and the judgment result of the judging means are stored; and, of the half sound group data read from the buffer memory, the immediately preceding half without error. Register means for recording only the address corresponding to the sound group data, wherein the determination result is read from the buffer memory, and the half sound group data to be expanded according to the determination result cannot be recovered at the time of the expansion processing. To indicate that
A digital reproducing apparatus, wherein half sound group data stored at an address recorded in said register means is read from said buffer memory and transferred to said decompression processing system instead. 【請求項２】上記判断手段は、上記ハーフサウンドグル
ープデータ内において対応するデータ同士が合致してい
るか否かとバイトフラグのエラーの有無とに基づいて１
ビットのフラグを作成し、該フラグに基づいて上記ハー
フサウンドグループデータが伸長処理の際に修復可能か
否かを判断することを特徴とする請求項１に記載のデジ
タル再生装置。2. The method according to claim 1, wherein the determining means determines whether the corresponding data in the half sound group data match each other, and whether there is an error in the byte flag.
2. The digital reproducing apparatus according to claim 1, wherein a bit flag is created, and it is determined whether or not the half sound group data can be restored at the time of decompression processing based on the flag. 【請求項３】信号処理系からハーフサウンドグループデ
ータを伸長処理系へ転送して再生するデジタル再生装置
であって、 上記信号処理系は、 上記ハーフサウンドグループデータが伸長処理の際に修
復可能か否かを判断する判断手段と、 上記ハーフサウンドグループデータと上記判断手段の判
断結果とを格納するバッファメモリと、 上記バッファメモリから読み出されたハーフサウンドグ
ループデータのうちエラーの無い直前のハーフサウンド
グループデータに対応する第１アドレスと、所定のハー
フサウンドグループデータに対応する第２アドレスとを
記録するレジスタ手段とを備え、 上記判断結果を上記バッファメモリから読み出し、該判
断結果が伸長処理すべきハーフサウンドグループデータ
が該伸長処理の際に修復不可能であることを示す場合、
上記レジスタ手段に記録された第１アドレス又は第２ア
ドレスに格納されたハーフサウンドグループデータを上
記バッファメモリから読み出し、これを代わりに上記伸
長処理系へ転送することを特徴とするデジタル再生装
置。3. A digital reproducing apparatus for transferring half sound group data from a signal processing system to a decompression processing system and reproducing the half sound group data, wherein the signal processing system can restore the half sound group data at the time of decompression processing. Judging means for judging whether or not the half sound group data and the judgment result of the judging means are stored; and the half sound immediately before the error free half sound group data among the half sound group data read from the buffer memory. Register means for recording a first address corresponding to the group data and a second address corresponding to the predetermined half sound group data; reading out the judgment result from the buffer memory; Half sound group data cannot be repaired during the decompression process If it shows the door,
A digital reproducing apparatus, wherein half sound group data stored at a first address or a second address recorded in the register means is read from the buffer memory and transferred to the decompression processing system instead.