JP2000156470A - Ferroelectric memory element, storage device and manufacture of them - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a ferroelectric memory element which is capable of operating at a low voltage. SOLUTION: A cell transistor 22 is formed on a silicon substrate 21 to turn a current path ON or OFF. A lower capacitor electrode 24 is formed on an interlayer insulating film 35, and its electrode wire is extended to the surface of a ferroelectric memory element. A porous ferroelectric film 10 is formed on the lower capacitor electrode 24, and pores are uniformly distributed in the ferroelectric film 10. An upper capacitor electrode 26 is formed on the porous ferroelectric film 10, and its electrode wire is connected to the diffusion layer of the cell transistor. A capacitor cover film 33 is formed on the interlayer insulating film 35 to cover the lower capacitor electrode 24, the porous ferroelectric film 10, and the upper capacitor electrode 26. A bit line 25 is connected to the diffusion layer of the cell transistor 22 and extended up to the surface of the ferroelectric memory device.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は情報を記憶、再生す
る強誘電体記憶素子およびその製造方法に関し、特に実
効誘電率の低い強誘電体から構成され、低電圧で動作可
能な強誘電体記憶素子、記憶装置およびそれらの製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric memory element for storing and reproducing information and a method of manufacturing the same, and more particularly to a ferroelectric memory element formed of a ferroelectric substance having a low effective dielectric constant and operable at a low voltage. The present invention relates to an element, a storage device, and a manufacturing method thereof.

【０００２】[0002]

【従来の技術】従来の誘電体を使用した記録素子とし
て、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
が知られている。2. Description of the Related Art A dynamic random access memory (DRAM) is used as a conventional recording element using a dielectric.
It has been known.

【０００３】ＤＲＡＭでは、シリコン基板上に形成され
た常誘電体膜容量に電圧を印加し、この常誘電体膜容量
に蓄積される電荷量の大小をそれぞれ１、０に対応させ
て、データ記録、再生を行っている。In a DRAM, a voltage is applied to a paraelectric film capacitance formed on a silicon substrate, and the amount of charge stored in the paraelectric film capacitance is made to correspond to 1 or 0, respectively. , Is playing.

【０００４】常誘電体では、印加される電圧がなくなる
と、リーク電流により蓄積している電荷が流れ出してし
まうため、ある一定時間毎にデータの再記録を行うリフ
レッシュ書き込みが必要である。従って、ＤＲＡＭに電
圧を供給する電源を切ってしまうと、リフレッシュ書き
込みの動作が停止して、記録されているデータは消去さ
れてしまう。In the paraelectric, when the applied voltage is lost, the accumulated electric charge flows out due to the leak current. Therefore, refresh writing for re-recording data every certain time is required. Therefore, when the power supply for supplying the voltage to the DRAM is turned off, the refresh writing operation stops, and the recorded data is erased.

【０００５】現在、ＤＲＡＭのデータ記憶容量は、６４
Ｍｂから２５６Ｍｂへと大容量化しており、チップ面積
の増大を押さえるため１個あたりの常誘電体膜の面積
が、例えば０．２μｍ²以下といったように非常に小さ
くなっている。常誘電体膜容量の蓄積電荷量は常誘電体
膜の誘電率に比例することから、十分な蓄積電荷量を確
保するために、常誘電体膜の高誘電率化が追求されてい
る。例えば、１ＧｂのＤＲＡＭでは、従来のシリコン酸
窒化膜の代わりに酸化タンタル膜（Ｔａ₂Ｏ₅）やＢＳＴ
膜（（Ｂａ，Ｓｒ）ＴｉＯ₃）等の高誘電体膜の採用が
検討されている。このように、ＤＲＡＭでは常誘電体膜
容量に蓄積される電荷量の大小をデータ記憶原理として
いるため、低リークでかつ高誘電率の膜が必要とされる
のである。At present, the data storage capacity of a DRAM is 64
The capacity has been increased from Mb to 256 Mb, and the area of one paraelectric film has become extremely small, for example, 0.2 μm ² or less in order to suppress an increase in chip area. Since the accumulated charge amount of the paraelectric film capacitance is proportional to the dielectric constant of the paraelectric film, a higher dielectric constant of the paraelectric film is being pursued in order to secure a sufficient accumulated charge amount. For example, in a 1 Gb DRAM, a tantalum oxide film (Ta ₂ O ₅ ) or BST is used instead of a conventional silicon oxynitride film.
Adoption of a high dielectric film such as a film ((Ba, Sr) TiO ₃ ) is being studied. As described above, in the DRAM, since the amount of charge stored in the paraelectric film capacitance is based on the principle of data storage, a film having a low leakage and a high dielectric constant is required.

【０００６】一方、強誘電体の有する残留分極特性を利
用した不揮発性メモリデバイス（ＦｅＲＡＭ）の開発が
近年盛んに行われている。ＦｅＲＡＭでは、ＤＲＡＭの
ように常誘電体膜容量に蓄積される電荷量の大小をデー
タ記憶原理とするのでなく、強誘電体膜中の残留分極方
向の差異をデータ記憶原理としている。On the other hand, a nonvolatile memory device (FeRAM) utilizing the remanent polarization characteristic of a ferroelectric has been actively developed in recent years. In the FeRAM, the difference in the remanent polarization direction in the ferroelectric film is used as the data storage principle instead of the data storage principle based on the amount of charge stored in the paraelectric film capacitance as in the DRAM.

【０００７】この強誘電体の最も一般的な電界−容量電
荷密度特性のヒステリシスカーブを図２８に示す。FIG. 28 shows a hysteresis curve of the most general electric field-capacity charge density characteristic of this ferroelectric.

【０００８】強誘電体に電界を印加すると、強誘電体中
の電荷重心と幾何学的重心がずれることで自発分極が生
じ、電界を取り去っても分極が残る（残留分極）。残留
分極の向きは、印加されていた電界の方向と、この電界
とは反対の方向との２方向が存在する。以下の説明で
は、この２方向の残留分極値をそれぞれＰｒ⁰、Ｐｒ¹と
する。また、Ｐｒ⁰を正、Ｐｒ¹を負とする。When an electric field is applied to the ferroelectric, spontaneous polarization occurs due to the shift of the charge center of gravity and the geometric center of gravity in the ferroelectric, and the polarization remains even after the electric field is removed (remanent polarization). There are two directions of remanent polarization: the direction of the applied electric field and the direction opposite to the electric field. In the following description, the remanent polarization values in these two directions are Pr ⁰ and Pr ¹ , respectively. Further, Pr ⁰ is positive and Pr ¹ is negative.

【０００９】残留分極Ｐｒ⁰が増大するような電界の方
向を正とすると、残留分極値Ｐｒ⁰を有する強誘電体に
正方向の十分大きな電圧（電界）を印加すると、図に示
すように、自発分極値の増大に伴い容量電荷密度は増加
するが、その増加率は徐々に低下し、容量電荷密度は飽
和値に達する。一方、残留分極値Ｐｒ¹を有する強誘電
体に同じく正方向の電圧を印加すると、ある大きさの電
圧で分極方向が反転し、電圧の増加に伴い容量電荷密度
も急上昇する。その後、その増加率は徐々に低下し、十
分大きな電圧の印加により容量電荷密度は飽和値に達す
る。このように分極方向が反転すると、容量電荷密度が
正から負または負から正へと変わる。この分極方向が反
転する電圧を抗電圧（Ｖｃ）という。Assuming that the direction of the electric field such that the remanent polarization Pr ⁰ increases is positive, when a sufficiently large positive voltage (electric field) is applied to the ferroelectric material having the remanent polarization Pr ⁰ , as shown in FIG. The capacitance charge density increases with an increase in the spontaneous polarization value, but the rate of increase gradually decreases, and the capacitance charge density reaches a saturation value. On the other hand, when a voltage in the positive direction is applied to the ferroelectric material having the remanent polarization value Pr ¹ , the polarization direction is reversed at a certain voltage, and the capacitance charge density sharply increases as the voltage increases. Thereafter, the rate of increase gradually decreases, and when a sufficiently large voltage is applied, the capacitance charge density reaches a saturation value. When the polarization direction is reversed in this way, the capacitance charge density changes from positive to negative or from negative to positive. The voltage at which the polarization direction is reversed is called coercive voltage (Vc).

【００１０】このようなヒステリシス特性を単純化する
と、強誘電体の残留分極方向により、強誘電体は２つの
容量を有すると見ることもできる。すなわち、電圧印加
により分極反転を伴わない場合、図２８のC_f ⁰で示され
る小さな容量値を、一方分極反転を伴う場合、図２８の
C_f ¹で示される大きな容量値を持つとモデル化できる。
従って、ＦｅＲＡＭはこの残留分極の方向の違いによる
見かけ上の容量の違いを利用したメモリデバイスとも言
える。When the hysteresis characteristic is simplified, the ferroelectric can be regarded as having two capacitances depending on the direction of remanent polarization of the ferroelectric. That is, when the voltage application does not involve polarization inversion, a small capacitance value indicated by C _f ⁰ in FIG.
It can be modeled as having a large capacitance value represented by C _f ¹ .
Therefore, the FeRAM can be said to be a memory device utilizing the apparent difference in capacity due to the difference in the direction of the remanent polarization.

【００１１】次に、ＦｅＲＡＭの強誘電体メモリセルア
レー部を図面を参照して説明する。Next, the ferroelectric memory cell array section of the FeRAM will be described with reference to the drawings.

【００１２】図２９は、強誘電体メモリセルアレー部の
回路図である。FIG. 29 is a circuit diagram of the ferroelectric memory cell array section.

【００１３】強誘電体メモリセルアレー部は、強誘電体
容量１２と、強誘電体容量１２の一方の電極を兼ねるプ
レート電極線２９と、強誘電体容量１２の他方の電極に
接続されたセルトランジスタ２２を介して接続されるビ
ット線２５と、セルトランジスタ２２を制御するワード
線２３とから構成されている。The ferroelectric memory cell array includes a ferroelectric capacitor 12, a plate electrode line 29 also serving as one electrode of the ferroelectric capacitor 12, and a cell connected to the other electrode of the ferroelectric capacitor 12. It comprises a bit line 25 connected via the transistor 22 and a word line 23 for controlling the cell transistor 22.

【００１４】セルトランジスタ２２は、ｎ型ＭＯＳＦＥ
Ｔであり、そのゲート電極がワード線２３である。実際
には、このセルトランジスタ２２はシリコン基板に形成
される。The cell transistor 22 is an n-type MOSFE
T, and its gate electrode is the word line 23. In practice, the cell transistor 22 is formed on a silicon substrate.

【００１５】ビット線２５は、容量Ｃ_b（ｆＦ）を有す
る負荷容量の電極線と考えることができ、データ読み込
みの動作によるビット線２５の電位の高低が、データの
１と０に対応する。The bit line 25 can be considered as a load capacitance electrode line having a capacitance C _b (fF), and the level of the potential of the bit line 25 due to the data reading operation corresponds to data 1 and 0.

【００１６】次に、図３０に示す図２９の強誘電体メモ
リセルアレー部の等価回路図を用いて、データ読み込み
動作を説明する。Next, a data reading operation will be described with reference to an equivalent circuit diagram of the ferroelectric memory cell array section shown in FIG. 29 shown in FIG.

【００１７】強誘電体メモリセルアレー部は、プレート
電極線２９とグランド５０との間に、ビット線容量５１
（これが図２９の説明で述べた負荷容量である）と強誘
電体容量１２とが直列に接続されている状態と等価であ
ると考えることができる。また、図２８のビット線２５
は、このビット線容量５１と強誘電体容量１２との間に
接続され、ビット線２５の電位をビット線電位（Ｖ_b）
と呼ぶ。The ferroelectric memory cell array section has a bit line capacitance 51 between the plate electrode line 29 and the ground 50.
(This is the load capacitance described in the description of FIG. 29) and the ferroelectric capacitor 12 can be considered to be equivalent to a state where the ferroelectric capacitor 12 is connected in series. Also, the bit line 25 shown in FIG.
Is connected between the bit line capacitance 51 and the ferroelectric capacitor 12, and changes the potential of the bit line 25 to the bit line potential (V _b ).
Call.

【００１８】ビット線電位を０Ｖに固定し、プレート電
極線２９に０Ｖ→Ｖｃｃ→０Ｖ（Ｖｃｃは例えば５Ｖで
ある）からなるパルス波を印加すると、強誘電体容量１
２にビット線方向の残留分極が生じる。逆に、ビット線
電位を電源電圧Ｖｃｃに固定し、同様のパルス波をプレ
ート電極線２９に印加するとプレート線方向の残留分極
が生じる。このように、強誘電体容量１２に残留分極を
生じさせる動作がデータ書き込み動作であり、定性的に
は強誘電体容量１２をＣ_f ⁰またはＣ_f ¹とするのである。
ここで、Ｃ_f ⁰＜Ｃ_f ¹である。When the bit line potential is fixed to 0 V and a pulse wave of 0 V → Vcc → 0 V (Vcc is 5 V, for example) is applied to the plate electrode line 29, the ferroelectric capacitor 1
2, remnant polarization occurs in the bit line direction. Conversely, when the bit line potential is fixed at the power supply voltage Vcc and a similar pulse wave is applied to the plate electrode line 29, remanent polarization occurs in the plate line direction. Thus, an operation is a data write operation to cause the residual polarization in the ferroelectric capacitor 12, the qualitative is to the ferroelectric capacitor 12 and C _f ⁰ or C _f ^1.
Here, a C _f ⁰ <C _f ^1.

【００１９】以上のようにして、データ書き込み動作に
よって生じた残留分極が、どのようにしてデータの０と
１に対応するかについて説明する。How the remanent polarization caused by the data write operation corresponds to data 0 and 1 as described above will be described.

【００２０】プレート電極線２９に０Ｖ→Ｖｃｃ→０Ｖ
のパルス波を印加すると、グランド５０とプレート電極
線２９の間にかかる電圧（Ｖｃｃ）は、近似的にビット
線容量５１および強誘電体容量１２のそれぞれの容量Ｃ
_bとＣ_fの比によって分割される。従って、ビット線電位
（Ｖ_b）は、近似的にＶ_b＝｛Ｃ_f／（Ｃ_f＋Ｃ_b）｝×Ｖ
ｃｃと表される。0V → Vcc → 0V is applied to the plate electrode line 29.
Is applied, the voltage (Vcc) applied between the ground 50 and the plate electrode line 29 is approximately equal to the capacitance C of the bit line capacitance 51 and the ferroelectric capacitance 12.
It is divided by the ratio of _b to _Cf. Therefore, the bit line potential (V _b ) is approximately V _b = {C _f / (C _f + C _b )} × V
Expressed as cc.

【００２１】ビット線方向に分極させておいた強誘電体
容量１２に対して、プレート電極線２９をＶｃｃに引き
上げると、ビット線電位は高目（このときのビット線電
位をＶ_b ¹とする）となり、電界はビット線からプレート
電極線２９の方向に印加される。従って、強誘電体容量
１２の分極方向がプレート電極線２９の方向へと反転
し、強誘電体容量１２の容量はＣ_f ¹と近似できる。一
方、プレート電極線２９の方向に分極させておいた強誘
電体容量１２に対して、プレート電極線２９の電位をＶ
ｃｃに引き上げると、ビット線電位は低め（このときの
ビット線電位をＶ_b ⁰とする）となり、電界はプレート電
極線２９からビット線の方向に印加される。従って、強
誘電体容量１２の分極反転は起こらず、その容量はＣ_f ⁰
と近似できる。このように、強誘電体容量１２の残留分
極方向の違いによるビット線電位の高低をデータの１と
０に対応させるのである。しかし、強誘電体メモリを安
定に動作させるためには、Ｖ_b ¹とＶ_b ⁰の差、ΔＶ_b（＝
Ｖ_b ¹−Ｖ_b ⁰）が十分に大ききことが要求される。When the plate electrode line 29 is pulled up to Vcc for the ferroelectric capacitor 12 polarized in the bit line direction, the bit line potential becomes higher (the bit line potential at this time is V _b ¹ ). ), And the electric field is applied in the direction from the bit line to the plate electrode line 29. Therefore, the polarization direction of the ferroelectric capacitor 12 is reversed to the direction of the plate electrode line 29, and the capacitance of the ferroelectric capacitor 12 can be approximated to C _f ¹ . On the other hand, for the ferroelectric capacitor 12 polarized in the direction of the plate electrode line 29, the potential of the plate electrode line 29 is
When the voltage is raised to cc, the bit line potential becomes lower (the bit line potential at this time is V _b ⁰ ), and an electric field is applied from the plate electrode line 29 to the bit line. Therefore, the polarization inversion of the ferroelectric capacitor 12 does not occur, and the capacitance is C _f ⁰
Can be approximated. As described above, the level of the bit line potential due to the difference in the remanent polarization direction of the ferroelectric capacitor 12 is made to correspond to data 1 and 0. However, in order to stably operate the ferroelectric memory, the difference between V _b ¹ and V _b ^0, ΔV _b (=
V _b ¹ -V _b ⁰⁾ is required to be sufficiently Okiki.

【００２２】この安定動作に必要不可欠なΔＶ_bは、強
誘電体容量１２のスイッチングチャージ（残留分極の変
化により強誘電体容量１２から放出される電荷量）を測
定することによって、定量的に求めることができる。ス
イッチングチャージ測定は、まず強誘電体容量１２に上
述した原理を用いて、データの書き込み電圧Ｖｗ（＝Ｖ
ｃｃ）または−Ｖｗのパルス波を印加して、強誘電体容
量１２を分極させる。その後、データの読み出し電圧Ｖ
ｒのパルス波を印加し、その時に放出される電荷量を測
定する。ΔV _{b, which} is indispensable for the stable operation, is quantitatively determined by measuring the switching charge of the ferroelectric capacitor 12 (the amount of charge released from the ferroelectric capacitor 12 due to a change in the residual polarization). be able to. In the switching charge measurement, the data write voltage Vw (= V
cc) or a pulse wave of -Vw is applied to polarize the ferroelectric capacitor 12. Thereafter, the data read voltage V
A pulse wave of r is applied, and the amount of charge released at that time is measured.

【００２３】図３１に、単位面積あたりの強誘電体容量
からの放出電荷量（電荷密度）と読み出し電圧の関係を
示す。横軸下は読み出し電圧、横軸上はビット線電位、
縦軸は放出される電荷密度である。FIG. 31 shows the relationship between the amount of charge (charge density) emitted from the ferroelectric capacitor per unit area and the read voltage. The read voltage is below the horizontal axis, the bit line potential is above the horizontal axis,
The vertical axis is the density of the emitted charges.

【００２４】書き込み電圧Ｖｗと読み出し電圧Ｖｒの極
性が同じ場合、すなわちデータの読み出し時に強誘電体
容量の残留分極方向の反転が生じない場合、放出電荷量
は読み出し電圧（Ｖｒ）の増加に伴って緩やかに増加す
る。一方、書き込み電圧Ｖｗと読み出し電圧Ｖｒの極性
が異なる場合、すなわちデータの読み出し時に強誘電体
容量の残留分極の反転が生じる場合、放出電荷量は始め
緩やかに増加し、Ｖｒが抗電圧を越えて分極反転が生じ
ると急増し、その後再び緩やかに増加する。When the polarity of the write voltage Vw and the polarity of the read voltage Vr are the same, that is, when the reversal of the remanent polarization direction of the ferroelectric capacitor does not occur at the time of reading data, the amount of emitted charges increases with the increase of the read voltage (Vr). Increases slowly. On the other hand, when the polarity of the write voltage Vw and the polarity of the read voltage Vr are different, that is, when the reversal of the remanent polarization of the ferroelectric capacitor occurs at the time of reading data, the amount of emitted charges increases gradually at first, and Vr exceeds the coercive voltage. When polarization reversal occurs, it rapidly increases, and then gradually increases again.

【００２５】以上のようにして、データの読み出し時に
放出された電荷は、強誘電体容量と直列に接続されてい
るビット線容量に蓄積されて、ビット線電位を上昇させ
る。従って、プレート電極線にＶｒ（＝Ｖｃｃ）の読み
出しパルス波を印加した場合のビット線電位は、図３１
に示すように、ビット線容量に対応した負荷線と強誘電
体容量の放出電荷量を示す線との交点で与えられる。図
３１からも明らかなように、分極反転を伴う場合のビッ
ト線電位Ｖ_b ¹は分極非反転の場合のビット線電位Ｖ_b ⁰よ
りも大きく、この両者の電位差がΔＶ_bとなる。As described above, the charge released at the time of data reading is accumulated in the bit line capacitance connected in series with the ferroelectric capacitor, and raises the bit line potential. Therefore, the bit line potential when a read pulse wave of Vr (= Vcc) is applied to the plate electrode line is shown in FIG.
As shown in the figure, the value is given by the intersection of the load line corresponding to the bit line capacitance and the line indicating the amount of charge emitted from the ferroelectric capacitor. As is clear from FIG. 31, greater than the bit line potential V _b ⁰ in the case of the bit line potential V _b ¹ is non-inverted polarization when accompanied by polarization inversion, the potential difference of both is [Delta] V _b.

【００２６】以上に示したことから、強誘電体メモリの
安定動作を実現するために望まれる強誘電体容量の特性
として、次の３つのことが言える。From the above, the following three characteristics can be said as the characteristics of the ferroelectric capacitor desired to realize the stable operation of the ferroelectric memory.

【００２７】第１に、残留分極が大きいことである。こ
れにより、データの読み出し時における、分極反転する
場合の放出電荷量と分極反転しない場合の放出電荷量の
差を大きくすることができる。First, the remanent polarization is large. This makes it possible to increase the difference between the amount of emitted charges when the polarization is inverted and the amount of emitted charges when the polarization is not inverted during data reading.

【００２８】第２に、抗電圧が低いことである。これに
より、分極反転を伴う場合のデータ読み出し時に、放出
電荷量が低電圧で急増し、結果的に負荷線との交点で示
されるＶ_b ¹が大きくなり（図３１中では、分極反転する
場合の負荷線との交点が左に移動）、ΔＶ_bが大きくな
る。Second, the coercive voltage is low. As a result, at the time of data reading with polarization inversion, the amount of emitted charges rapidly increases at a low voltage, and as a result, V _b ¹ indicated by the intersection with the load line increases (in FIG. 31, the case where the polarization inversion occurs). movement) to the left intersection point of the load line of the, [Delta] V _b increases.

【００２９】第３に、データの読み出し時に、分極非反
転の場合の放出電荷量が小さいことである。これによ
り、負荷線との交点で示されるＶ_b ⁰が小さくなり（図３
１中では、分極非反転の場合の負荷線との交点が右に移
動）、ΔＶ_bが大きくなる。この分極非反転の場合の放
出電荷量は、強誘電体の常誘電体成分、すなわち強誘電
体の誘電率に依存する。また、分極非反転の場合にデー
タ読み出し時の放出電荷量を小さくすることは、図２８
で示したヒステリシスカーブのＣ_f ⁰を小さくして、ヒス
テリシスカーブの角型比を増大させることに対応する。Third, when data is read, the amount of charge emitted when the polarization is not inverted is small. As a result, V _b ⁰ indicated by the intersection with the load line decreases (see FIG. 3).
Among 1, the intersection of the load line when the non-inverted polarization is moved to the right), [Delta] V _b increases. The amount of charge emitted in the case of non-inversion of polarization depends on the paraelectric component of the ferroelectric, that is, the dielectric constant of the ferroelectric. In addition, in the case of non-inversion of the polarization, reducing the amount of charge emitted at the time of reading data is as shown in FIG.
This corresponds to increasing the squareness ratio of the hysteresis curve by decreasing C _f ⁰ of the hysteresis curve indicated by.

【００３０】実際の強誘電体メモリでは、プレート電極
線に複数の強誘電体容量が並列に形成されており、プレ
ート電極線に電圧を印加する際に、電圧を印加する回路
の負荷を低減させる意味からも強誘電体容量の低誘電率
化の効果は大きい。In an actual ferroelectric memory, a plurality of ferroelectric capacitors are formed in parallel on a plate electrode line, and when a voltage is applied to the plate electrode line, the load on the circuit to which the voltage is applied is reduced. From the meaning, the effect of lowering the dielectric constant of the ferroelectric capacitor is great.

【００３１】また、上述したように、強誘電体メモリで
は残留分極方向の違いを動作原理としているため、ＤＲ
ＡＭと比較してリーク電流に関する制約は緩い。As described above, the operation principle of the ferroelectric memory is based on the difference in the remanent polarization direction.
The restrictions on the leak current are less strict than AM.

【００３２】強誘電体の特性は、強誘電体の材料組成、
結晶性や微細構造に依存し、現在までにＰＺＴ（Ｐｂ
（Ｔｉ，Ｚｒ）Ｏ₃；チタン酸ジルコン酸鉛）やＢＳＴ
（（Ｂａ，Ｓｒ）ＴｉＯ₃；チタン酸バリウムストロン
チウム）等の酸化物ペロブスカイト型強誘電体や、チタ
ン酸ビスマス（Ｂｉ₄Ｔｉ₃Ｏ₁₂）やＳＢＴ（ＳｒＢｉ₂
Ｔａ₂Ｏ₉）等の酸化物層状ペロブスカイト型強誘電体が
検討されている。The characteristics of the ferroelectric include the material composition of the ferroelectric,
Depending on the crystallinity and microstructure, PZT (Pb
(Ti, Zr) O ₃ ; lead zirconate titanate) or BST
((Ba, Sr) TiO ₃ ; barium strontium titanate) oxide perovskite type ferroelectric, bismuth titanate (Bi ₄ Ti ₃ O ₁₂ ) or SBT (SrBi ₂
An oxide layered perovskite ferroelectric such as Ta ₂ O ₉ ) has been studied.

【００３３】スパッタリングによる強誘電体膜の成膜に
は、化学量論組成を有する絶縁性のセラミックターゲッ
トのＲＦスパッタリングを行う方法が採られてきた。し
かし、ＢＳＴなどのターゲットは絶縁性のセラミックで
あり、スパッタ収率が低い。また、ＢＳＴなどのターゲ
ットは熱伝導が低いため、スパッタ時に受ける熱衝撃で
割れることがあり、大きなパワーを投入できず、低い成
膜速度しか得られないという問題があった。For forming a ferroelectric film by sputtering, a method of performing RF sputtering of an insulating ceramic target having a stoichiometric composition has been adopted. However, a target such as BST is an insulating ceramic and has a low sputtering yield. In addition, since targets such as BST have low thermal conductivity, they may be broken by thermal shock received during sputtering, so that a large power cannot be applied and only a low film forming rate can be obtained.

【００３４】ＲＦスパッタ法により高い成膜速度で膜を
成長させる技術は、応用物理第６５巻、第１２号（１９
９６）、ｐ１２４８に開示されている。この技術では、
ＰＺＴターゲットのＡｒガスによるＲＦスパッタ法で、
基板加熱を行わずに非晶質ＰＺＴ膜を成長させる。この
とき、ＲＦパワーを２ｋＷとすることで、約５０ｎｍ／
ｍｉｎという高い成膜速度が得られる。その後、６５０
℃、１時間の酸素アニールでペロブスカイト相に結晶化
させることで、緻密なＰＺＴ膜結晶を形成している。ま
た、５Ｖ印加時のＰＺＴ膜容量の残留分極はＰｒ＝１８
（１０ｆＣ／μｍ²）という良好な分極特性を示してい
る。A technique for growing a film at a high film forming rate by RF sputtering is described in Applied Physics, Vol. 65, No. 12, (19)
96), p1248. With this technology,
By RF sputtering method using Ar gas of PZT target,
An amorphous PZT film is grown without heating the substrate. At this time, by setting the RF power to 2 kW, about 50 nm /
A high deposition rate of min can be obtained. Then 650
Crystallization into a perovskite phase by oxygen annealing at 1 ° C. for one hour forms a dense PZT film crystal. The residual polarization of the PZT film capacitance when 5 V was applied was Pr = 18.
(10 fC / μm ² ).

【００３５】従来の製造方法では、形成されたＰＺＴ膜
のパイロクロア相をペロブスカイト相に転移させるため
に、高温アニール工程が必要であった。しかし、この高
温アニール工程により、ＰＺＴ膜、コンタクト電極とそ
の下の金属層との間における相互拡散が問題となってい
た。さらに、高温アニール工程中に生じる熱応力が素子
の長期信頼度に影響するという問題があった。In the conventional manufacturing method, a high-temperature annealing step was required to transfer the pyrochlore phase of the formed PZT film to the perovskite phase. However, due to this high-temperature annealing step, interdiffusion between the PZT film and the contact electrode and the metal layer thereunder has become a problem. Further, there is a problem that thermal stress generated during the high-temperature annealing step affects the long-term reliability of the device.

【００３６】特開平７−９９２５２号公報に開示されて
いる技術は、次の２つの工程により、ＰＺＴ膜のパイロ
クロア相からペロブスカイト相への相転移温度を従来よ
りも１００℃低下させることを可能にしている。この技
術は、ゾルゲル法によるＰＺＴ膜の成長方法に関するも
のであり、第１工程として、ゾルゲル法でチタン酸鉛
（ＰＴ；ＰｂＴｉＯ₃）の膜を形成している。チタン酸
鉛は５００℃と低温でペロブスカイト構造へと結晶化
し、このチタン酸鉛をシード結晶層として用いる。その
後、第２工程で、ＰＺＴ（Ｐｂ（Ｔｉ，Ｚｒ）Ｏ₃）前
駆体溶液を塗布し、６００℃でアニールする。この工程
により、ＰＺＴ膜は準安定相であるパイロクロア構造を
経て、強誘電体相であるペロブスカイト相へ転移する。
パイロクロア相からペロブスカイト相への結晶転移は、
ペロブスカイト相の結晶核成長が律速過程であり、ＰＺ
Ｔ膜の結晶化はすでにペロブスカイト構造となっている
下地ＰＴのシード結晶層より開始され、上方に向かって
結晶成長が進行する。その結果、低温で緻密なＰＺＴ層
が得られる。The technique disclosed in JP-A-7-99252 makes it possible to lower the phase transition temperature of the PZT film from the pyrochlore phase to the perovskite phase by 100 ° C. by the following two steps. ing. This technique relates to a method of growing a PZT film by a sol-gel method. As a first step, a lead titanate (PT; PbTiO ₃ ) film is formed by a sol-gel method. Lead titanate crystallizes into a perovskite structure at a low temperature of 500 ° C., and this lead titanate is used as a seed crystal layer. Thereafter, in a second step, a PZT (Pb (Ti, Zr) O ₃ ) precursor solution is applied and annealed at 600 ° C. By this step, the PZT film is transformed into a perovskite phase which is a ferroelectric phase through a pyrochlore structure which is a metastable phase.
The crystal transition from the pyrochlore phase to the perovskite phase is
The crystal growth of the perovskite phase is the rate-determining process, and PZ
The crystallization of the T film is started from the seed crystal layer of the underlying PT already having a perovskite structure, and the crystal growth proceeds upward. As a result, a dense PZT layer can be obtained at a low temperature.

【００３７】酸化物強誘電体の結晶化温度は高温のもの
が多く、強誘電体膜の成膜時に生じる結晶粒成長により
膜表面のモフォロジーが悪くなり、リーク電流が発生す
る。これを避けるために、膜厚を厚くすると微細加工プ
ロセスに適合できなくなるという問題があった。さら
に、高温成膜時に酸化物強誘電体と下地の電極や他の材
料との反応が起こるため、デバイス全体の特性確保が困
難となるという問題があった。The crystallization temperature of oxide ferroelectrics is often high, and the morphology of the film surface deteriorates due to the growth of crystal grains generated during the formation of the ferroelectric film, and a leak current occurs. In order to avoid this, if the film thickness is increased, there is a problem that the film cannot be adapted to the fine processing process. Further, a reaction between the oxide ferroelectric and the underlying electrode or other material occurs during high-temperature film formation, which makes it difficult to secure the characteristics of the entire device.

【００３８】特開平９−２８２９４３号公報に開示され
ている技術では、まず第１工程で電極膜上に強誘電体結
晶の核となる薄いシード結晶膜を形成し、第２工程で薄
いシード膜の結晶性を保った緻密で結晶性の良い強誘電
体膜を低温で成膜する。例えば、スパッタ法によるチタ
ン酸ビスマス（Ｂｉ₄Ｔｉ₃Ｏ₁₂）膜成長の場合、第１工
程で基板温度を６００℃として膜厚５０ｎｍのＢｉ₄Ｔ
ｉ₃Ｏ₁₂のシード結晶膜を成長し、第２工程で基板温度
を４５０℃として膜厚２５０ｎｍのＢｉ₄Ｔｉ₃Ｏ₁₂膜を
得ている。この方法の特徴は、予め薄いシード膜を形成
しておくことで、低温でもペロブスカイト相の強誘電体
膜を形成できる点である。According to the technique disclosed in Japanese Patent Application Laid-Open No. 9-282943, a thin seed crystal film serving as a nucleus of a ferroelectric crystal is formed on an electrode film in a first step, and a thin seed film is formed in a second step. A ferroelectric film that is dense and has good crystallinity while maintaining crystallinity is formed at a low temperature. For example, in the case of growing a bismuth titanate (Bi ₄ Ti ₃ O ₁₂ ) film by a sputtering method, a 50 nm thick Bi ₄ T
A seed crystal film of i ₃ O ₁₂ is grown, and a Bi ₄ Ti ₃ O ₁₂ film having a thickness of 250 nm is obtained in the second step at a substrate temperature of 450 ° C. The feature of this method is that a perovskite phase ferroelectric film can be formed even at a low temperature by forming a thin seed film in advance.

【００３９】また、ＬＳＩで用いられる電源電圧は５Ｖ
であり、さらに１６Ｍｂｉｔ以降の高集積メモリにおい
ては３．３Ｖの電源電圧が使用されると思われる。従っ
て、強誘電体を用いたメモリデバイスでは、この低駆動
電圧に対応することが大きな問題となる。The power supply voltage used in the LSI is 5 V
In addition, in a highly integrated memory of 16 Mbit or more, a power supply voltage of 3.3 V is considered to be used. Therefore, in a memory device using a ferroelectric, it is a serious problem to cope with the low drive voltage.

【００４０】この問題を解決するために、特開平８−１
０２５２８号公報に開示されている技術は、低誘電率の
強誘電体薄膜を形成することによって、強誘電体膜の分
極反転を行うのに十分な電圧を確保し、ＬＳＩの低駆動
電圧に対応することを可能にしている。具体的には、Ｌ
ＭｎＯ₃（Ｌは、Ｙ、Ｅｒ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕか
らなる群から選択された元素）から強誘電体薄膜を形成
する。ここでは、有機前駆体溶液を基板上にスピンコー
ティングした後、４００℃で膜中の有機物を分解し、さ
らに６００℃酸素アニールで結晶化させるゾルゲル法を
採用している。得られた強誘電体膜であるＬＭｎＯ₃薄
膜の比誘電率（ε_r）は１７〜３２と、ＰＺＴの比誘電
率（ε_r＝５００〜１０００）の１／２０〜１／５０程
度であり、強誘電体膜材料組成を変更することで、低誘
電率化を可能としている。In order to solve this problem, Japanese Patent Laid-Open Publication No.
The technique disclosed in Japanese Patent Application Publication No. 02528 discloses a method of forming a ferroelectric thin film having a low dielectric constant to secure a voltage sufficient for inverting the polarization of the ferroelectric film and coping with a low driving voltage of an LSI. It is possible to do. Specifically, L
A ferroelectric thin film is formed from MnO ₃ (L is an element selected from the group consisting of Y, Er, Ho, Tm, Yb, and Lu). Here, a sol-gel method is employed in which an organic precursor solution is spin-coated on a substrate, then organic substances in the film are decomposed at 400 ° C., and further crystallized by oxygen annealing at 600 ° C. The relative permittivity (ε _r ) of the obtained LMnO ₃ thin film, which is a ferroelectric film, is 17 to 32, which is about 1/20 to 1/50 of the relative permittivity of PZT (ε _r = 500 to 1000). The dielectric constant can be reduced by changing the material composition of the ferroelectric film.

【００４１】[0041]

【発明が解決しようとする課題】しかしながら、以上に
示した従来の技術では以下に述べる問題がある。However, the prior art described above has the following problems.

【００４２】応用物理、第６５巻、第１２号（１９９
６）、ｐ１２４８に開示されている技術では、強誘電体
薄膜容量の誘電率は強誘電体膜の材料自体（ここでは、
ＰＺＴ）の誘電率のみで決まってしまい、材料物性値よ
りも低くすることはできないといった問題がある。ま
た、強誘電体の分極時には、電界方向に結晶が伸びるわ
けであるが、緻密な膜の場合、結晶伸縮に伴う応力を開
放する空間が全くないという問題が生じる。さらに、基
板加熱をしていないため非晶質ＰＺＴ膜が初期成長膜と
して形成され、この非晶質膜を結晶化させる際に生じる
ペロブスカイト結晶核は、膜中で任意の方向の結晶軸を
持つ。そして、これらの各結晶核よりペロブスカイト相
への結晶成長が生じるため、得られるＰＺＴ膜の結晶配
向性を制御することは困難である。また、Ａｒガスを使
ったＲＦスパッタ法の場合、Ｐｂ等の還元反応が生じや
すく、得られた非晶質ＰＺＴ膜中に酸素と結合していな
い鉛原子が存在する。このような鉛原子は、結晶化アニ
ールの際に下部電極膜（例えば、Ｐｔ）やさらにはその
下のＭＯＳＦＥＴ層への拡散が生じやいすい。このた
め、所定の特性を有するＭＯＳＦＥＴ回路動作に支障を
きたすという問題がある。Applied Physics, Vol. 65, No. 12, (199
6), in the technique disclosed in p. 1248, the dielectric constant of the ferroelectric thin film capacitor depends on the material itself of the ferroelectric film (here,
There is a problem that it is determined only by the dielectric constant of (PZT) and cannot be made lower than the material properties. In addition, when the ferroelectric is polarized, the crystal grows in the direction of the electric field. However, in the case of a dense film, there is a problem that there is no space for releasing the stress caused by the expansion and contraction of the crystal. Further, since the substrate is not heated, an amorphous PZT film is formed as an initial growth film, and a perovskite crystal nucleus generated when crystallizing the amorphous film has a crystal axis in an arbitrary direction in the film. . Since crystal growth from these crystal nuclei to the perovskite phase occurs, it is difficult to control the crystal orientation of the obtained PZT film. In the case of the RF sputtering method using Ar gas, a reduction reaction of Pb or the like easily occurs, and lead atoms not bonded to oxygen exist in the obtained amorphous PZT film. Such lead atoms easily diffuse into the lower electrode film (for example, Pt) and the underlying MOSFET layer during crystallization annealing. For this reason, there is a problem that the operation of the MOSFET circuit having predetermined characteristics is hindered.

【００４３】特開平７−９９２５２号公報に開示されて
いる技術では、ペロブスカイト相のＰＴ膜をシード層と
し、その上に塗布されたＰＺＴ膜を結晶化させることに
よって、緻密なＰＺＴ膜を低温で得ることを可能にして
いる。しかし、緻密な膜の場合、リーク電流低減には効
果があるものの、強誘電体薄膜容量の誘電率は強誘電体
膜材料自体の誘電率のみで決まってしまう。すなわち、
得られる強誘電体薄膜容量の誘電率は、材料物性値より
も低くすることはできないという問題がある。また、Ｐ
Ｔ結晶はＰＺＴ結晶よりも低誘電率であるが、ＰＴ結晶
の抗電圧はＰＺＴ結晶の抗電圧よりも高い。薄いＰＴ膜
上にＰＺＴ膜が形成された場合、ＰＴとＰＺＴの容量が
直列に接続されていることと等価であるので、この直列
容量に電圧が印加された場合、低誘電率相であるＰＴ膜
に電圧がかかり、残留分極の大きいＰＺＴ膜に有効に電
圧がかからない。従って、残留分極を利用する強誘電体
メモリの容量膜成長方法としては適さないという問題が
ある。According to the technique disclosed in Japanese Patent Application Laid-Open No. 7-99252, a dense PZT film is formed at a low temperature by crystallizing a PZT film coated on a PT film of a perovskite phase as a seed layer. Is making it possible to get. However, although a dense film is effective in reducing leakage current, the dielectric constant of the ferroelectric thin film capacitor is determined only by the dielectric constant of the ferroelectric film material itself. That is,
There is a problem that the dielectric constant of the obtained ferroelectric thin film capacitor cannot be made lower than the material properties. Also, P
Although the T crystal has a lower dielectric constant than the PZT crystal, the coercive voltage of the PT crystal is higher than the coercive voltage of the PZT crystal. When a PZT film is formed on a thin PT film, it is equivalent to connecting the capacitance of PT and PZT in series. Therefore, when a voltage is applied to this series capacitance, the low dielectric constant phase, PT Voltage is applied to the film, and voltage is not effectively applied to the PZT film having large remanent polarization. Therefore, there is a problem that it is not suitable as a method for growing a capacitance film of a ferroelectric memory utilizing remanent polarization.

【００４４】特開平９−２８２９４３号公報に開示され
ている技術では、第１工程で電極膜上に強誘電体結晶の
核となる薄いシード結晶膜を形成し、第２工程で下地シ
ード結晶膜からペロブスカイト相の結晶成長を生じさ
せ、成膜中に準安定・非強誘電体パイロクロア相（Ｂｉ
₂Ｔｉ₂Ｏ₇）の形成を回避して緻密なＢｉ系強誘電体膜
を得ている。この場合においても、緻密な膜はリーク電
流低減には効果があるものの、強誘電体薄膜容量の誘電
率は強誘電体膜材料自体の誘電率のみで決まってしま
う。すなわち、得られる強誘電体薄膜容量の誘電率は、
材料物性値よりも低くすることはできないという問題が
ある。According to the technique disclosed in Japanese Patent Application Laid-Open No. 9-282943, a thin seed crystal film serving as a nucleus of a ferroelectric crystal is formed on an electrode film in a first step, and a base seed crystal film is formed in a second step. Causes crystal growth of a perovskite phase, and a metastable, non-ferroelectric pyrochlore phase (Bi
_A dense Bi-based ferroelectric film is obtained while avoiding the formation of ₂ Ti ₂ O ₇ ). Even in this case, although the dense film is effective in reducing the leak current, the dielectric constant of the ferroelectric thin film capacitor is determined only by the dielectric constant of the ferroelectric film material itself. That is, the dielectric constant of the obtained ferroelectric thin film capacitor is
There is a problem that it cannot be made lower than the material properties.

【００４５】特開平８−１０２５２８号公報に開示され
ている技術では、作製されたＬＭｎＯ₃の誘電率が１７
〜３２であり、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ₃の誘電率が５０
０以上であることを考えると、材料変更による低誘電率
化は達成されている。しかし、これらの膜の残留分極は
１Ｃ／ｃｍ²程度であり、ＰＺＴの２０Ｃ／ｃｍ²程度よ
り大幅に小さく、ビット線を駆動する強誘電体メモリデ
バイスの応用には向かないという問題がある。また、こ
の製法による強誘電体結晶膜の微細構造の変化に起因し
た容量特性の変化には全く言及していない。この技術に
おいても、得られる強誘電体薄膜容量の誘電率は、材料
物性値よりも低くすることはできない。また、強誘電体
の分極時には、電界方向に結晶が伸びるわけであるが、
緻密な膜の場合結晶伸縮に伴う応力を開放する空間が全
くないといった課題もある。According to the technique disclosed in Japanese Patent Application Laid-Open No. 8-102528, the dielectric constant of the produced LMnO ₃ is 17
And the dielectric constant of Pb (Zr, Ti) O ₃ is 50
Considering that it is 0 or more, reduction of the dielectric constant by changing the material has been achieved. However, the remanent polarization of these films is about 1 C / cm ^2, which is much smaller than about 20 C / cm ^{2 of} PZT, and there is a problem that it is not suitable for application of a ferroelectric memory device for driving a bit line. In addition, there is no mention of a change in capacitance characteristics caused by a change in the microstructure of the ferroelectric crystal film by this manufacturing method. Also in this technique, the dielectric constant of the obtained ferroelectric thin film capacitor cannot be made lower than the material properties. Also, when the ferroelectric is polarized, the crystal grows in the direction of the electric field.
In the case of a dense film, there is also a problem that there is no space for releasing stress caused by crystal expansion and contraction.

【００４６】本発明は、以上の問題を解決するために、
残留分極が大きく、抗電圧が低く、実効誘電率が低い強
誘電体膜を形成し、低電圧で動作する強誘電体記憶素
子、記憶装置およびそれらの製造方法を提供することを
目的とする。The present invention has been made in order to solve the above problems.
An object of the present invention is to provide a ferroelectric memory element, a storage device, and a method of manufacturing the same, which form a ferroelectric film having a large remanent polarization, a low coercive voltage, and a low effective dielectric constant, and operating at a low voltage.

【００４７】[0047]

【課題を解決するための手段】以上の目的を達成するた
めに、本発明の第１の観点にかかる強誘電体記憶素子
は、電流経路をオン、オフするためのスイッチング手段
と、前記スイッチング手段に接続され、対向する電極と
該電極間に配置された内部に複数の空孔を備える強誘電
体膜とから構成さるコンデンサと、から構成されること
を特徴とする。In order to achieve the above object, a ferroelectric memory element according to a first aspect of the present invention comprises a switching means for turning on and off a current path, and a switching means for switching the current path. And a capacitor comprising a ferroelectric film having a plurality of holes therein disposed between the electrodes and opposed to each other.

【００４８】この発明によれば、強誘電体膜が本質的に
有する常誘電体成分の影響が小さくなり、容量に印加さ
れる電圧によって効率よく分極反転が起こる。このた
め、分極反転時と非反転時の放出電荷量の差が大きくな
り、データの読み出し電圧マージンが大きくなって、低
電圧での動作が可能になる。According to the present invention, the influence of the paraelectric component inherently contained in the ferroelectric film is reduced, and the polarization inversion occurs efficiently by the voltage applied to the capacitor. For this reason, the difference between the amount of charge released at the time of polarization inversion and the time of non-inversion is increased, the data read voltage margin is increased, and operation at a low voltage becomes possible.

【００４９】前記強誘電体膜が内部に実質的に均一に分
布する空孔を有することによって、その実効誘電率は小
さくなることを特徴とする。When the ferroelectric film has pores distributed substantially uniformly inside, the effective dielectric constant is reduced.

【００５０】前記強誘電体膜の内部に存在する空孔は、
互いに独立して存在することを特徴とする。The holes existing inside the ferroelectric film are:
It is characterized by being present independently of each other.

【００５１】前記強誘電体膜の内部に分布する空孔は、
その内径が５ｎｍから５０ｎｍであってもよい。The holes distributed inside the ferroelectric film are as follows:
The inner diameter may be from 5 nm to 50 nm.

【００５２】前記強誘電体膜の結晶軸は、膜厚方向に配
向していることを特徴とする。The ferroelectric film is characterized in that the crystal axis is oriented in the film thickness direction.

【００５３】前記強誘電体膜は、鉛、ジルコニウムとチ
タンの酸化物を主成分とするペロブスカイト構造であ
り、そのジルコニウム／チタン比が０．３／０．７から
０．７５／０．２５であってもよい。The ferroelectric film has a perovskite structure mainly composed of an oxide of lead, zirconium and titanium, and has a zirconium / titanium ratio of 0.3 / 0.7 to 0.75 / 0.25. There may be.

【００５４】前記強誘電体膜は、その膜厚が１５０ｎｍ
から３００ｎｍであってもよい。The ferroelectric film has a thickness of 150 nm.
To 300 nm.

【００５５】本発明の第２の観点にかかる記憶装置は、
スイッチング素子と強誘電体容量とから構成される複数
の強誘電体記憶素子を備える記憶装置において、半導体
基板上にマトリクス状に配置され、電流経路をオン、オ
フするためのトランジスタと、前記トランジスタの制御
端子に接続されたワードラインと、前記トランジスタの
電流経路の一端に接続されたビットラインと、各前記ト
ランジスタの電流経路の他端に接続され、内部に複数の
空孔を備える強誘電体膜とから構成さるコンデンサと、
から構成されることを特徴とする。The storage device according to the second aspect of the present invention comprises:
In a storage device including a plurality of ferroelectric storage elements each including a switching element and a ferroelectric capacitor, a transistor that is arranged in a matrix on a semiconductor substrate and that turns on and off a current path is provided. A word line connected to a control terminal, a bit line connected to one end of a current path of the transistor, and a ferroelectric film connected to the other end of the current path of each transistor and having a plurality of holes therein And a capacitor composed of
Characterized by the following.

【００５６】この発明によれば、強誘電体容量を構成す
る強誘電体膜が、本質的に有する常誘電体成分の影響が
小さくなり、強誘電体容量に印加される電圧によって効
率よく分極反転が起こる。このため、分極反転時と非反
転時の放出電荷量の差が大きくなり、データの読み出し
電圧マージンが大きくなって、記憶装置は低電圧での動
作が可能になる。According to the present invention, the effect of the paraelectric component inherent in the ferroelectric film constituting the ferroelectric capacitor is reduced, and the polarization inversion is efficiently performed by the voltage applied to the ferroelectric capacitor. Happens. For this reason, the difference between the amount of charge released at the time of polarization inversion and that at the time of non-inversion is increased, the data read voltage margin is increased, and the memory device can operate at low voltage.

【００５７】本発明の第３の観点にかかる記憶装置は、
半導体基板と、該半導体基板に形成されたトランジスタ
と、前記半導体基板及び前記トランジスタ上に形成され
た絶縁膜と、該絶縁膜上に形成された第１及び第２の容
量電極と、前記第１の電極と第２の容量電極の間に配置
された内部に複数の空孔を備える強誘電体膜と、前記絶
縁膜を貫通して前記トランジスタの電流路の一端に接続
された第１の電極と前記絶縁膜を貫通し、前記第２の容
量電極を前記トランジスタの前記電流路の他端に接続す
る第２の電極と、から構成されることを特徴とする。The storage device according to the third aspect of the present invention comprises:
A semiconductor substrate, a transistor formed on the semiconductor substrate, an insulating film formed on the semiconductor substrate and the transistor, first and second capacitance electrodes formed on the insulating film, A ferroelectric film having a plurality of holes therein disposed between the first electrode and the second capacitor electrode; and a first electrode connected to one end of a current path of the transistor through the insulating film. And a second electrode that penetrates the insulating film and connects the second capacitor electrode to the other end of the current path of the transistor.

【００５８】この発明によっても、強誘電体膜が本質的
に有する常誘電体成分の影響が小さくなり、容量に印加
される電圧によって効率よく分極反転が起こる。このた
め、分極反転時と非反転時の放出電荷量の差が大きくな
り、データの読み出し電圧マージンが大きくなって、記
憶装置は低電圧での動作が可能になる。According to the present invention, the influence of the paraelectric component inherently contained in the ferroelectric film is reduced, and the polarization inversion occurs efficiently by the voltage applied to the capacitor. For this reason, the difference between the amount of charge released at the time of polarization inversion and that at the time of non-inversion is increased, the data read voltage margin is increased, and the memory device can operate at a low voltage.

【００５９】本発明の第４の観点にかかる強誘電体記憶
素子の製造方法は、スイッチング素子と強誘電体容量と
から構成される強誘電体記憶素子を形成する方法におい
て、強誘電体容量を形成する工程は、準安定な非強誘電
体膜を形成する成膜工程と、前記非強誘電体膜に熱処理
を施して、膜内に分布する空孔を有する強誘電体膜に結
晶転移させる転移工程と、を備えることを特徴とする。According to a fourth aspect of the present invention, there is provided a method of manufacturing a ferroelectric memory element, the method comprising forming a ferroelectric memory element comprising a switching element and a ferroelectric capacitor. The step of forming includes a film forming step of forming a metastable non-ferroelectric film, and a heat treatment of the non-ferroelectric film to cause a crystal transition to a ferroelectric film having holes distributed in the film. And a transfer step.

【００６０】この発明によっても、強誘電体膜が本質的
に有する常誘電体成分の影響が小さくなり、容量に印加
される電圧によって効率よく分極反転が起こる。このた
め、分極反転時と非反転時の放出電荷量の差が大きくな
り、データの読み出し電圧マージンが大きくなって、低
電圧での動作が可能になる。According to the present invention, too, the influence of the paraelectric component inherent in the ferroelectric film is reduced, and the polarization inversion occurs efficiently by the voltage applied to the capacitor. For this reason, the difference between the amount of charge released at the time of polarization inversion and the time of non-inversion is increased, the data read voltage margin is increased, and operation at a low voltage becomes possible.

【００６１】前記成膜工程は、強誘電体膜よりも密度の
低い、膜厚方向に結晶軸が配向した準安定な非強誘電体
膜を形成する工程から構成されることを特徴とする。The film forming step is characterized in that it comprises a step of forming a metastable non-ferroelectric film having a density lower than that of the ferroelectric film and having crystal axes oriented in the film thickness direction.

【００６２】また、前記転移工程は、準安定な非強誘電
体相から強誘電体相への結晶転移温度以上に前記非強誘
電体膜を加熱することにより、該非強誘電体膜の内部に
複数の強誘電体の結晶核を発生させ、この結晶核を成長
させて、結晶配向性を有する強誘電体膜を得る工程から
構成されることを特徴とする。[0062] In addition, in the transition step, the non-ferroelectric film is heated by heating the non-ferroelectric film to a temperature equal to or higher than a crystal transition temperature from a metastable non-ferroelectric phase to a ferroelectric phase. The method comprises the steps of generating a plurality of ferroelectric crystal nuclei, growing the crystal nuclei, and obtaining a ferroelectric film having crystal orientation.

【００６３】前記転移工程は、準安定な非強誘電体相か
ら強誘電体相への結晶転移温度以上で前記非強誘電体膜
を加熱することにより、該非強誘電体膜の内部に複数の
強誘電体の結晶核を発生させ、この結晶核を成長させる
ときに生じる体積収縮により空孔を膜内に分布させる工
程から構成される、ことを特徴とする。In the transition step, the non-ferroelectric film is heated at a temperature equal to or higher than the crystal transition temperature from the metastable non-ferroelectric phase to the ferroelectric phase, so that a plurality of The method is characterized in that it comprises a step of generating crystal nuclei of a ferroelectric substance and distributing pores in the film by volume shrinkage caused when growing the crystal nuclei.

【００６４】前記成膜工程は、下地を３００℃から５０
０℃に加熱する工程と、酸素を含むプラズマガスを利用
したスパッタ法により、準安定なパイロクロア相の非強
誘電体膜を加熱された前記下地の上に形成する工程と、
を備え、前記転移工程は、前記非強誘電体膜に５５０℃
から７００℃の熱処理を行って、ペロブスカイト相の強
誘電体膜に転移させる工程を備えてもよい。In the film forming step, the substrate is heated from 300 ° C. to 50 ° C.
A step of heating to 0 ° C., and a step of forming a metastable pyrochlore phase non-ferroelectric film on the heated base by sputtering using a plasma gas containing oxygen,
550 ° C. is applied to the non-ferroelectric film.
To 700 ° C. to transfer to a perovskite phase ferroelectric film.

【００６５】本発明の第５の観点にかかる記憶装置の製
造方法は、半導体基板にスイッチとして機能するトラン
ジスタを形成する工程と、前記半導体基板及び前記トラ
ンジスタ上に絶縁膜を形成する工程と、前記絶縁膜上に
第１の容量電極を形成する工程と、前記第１の電極上に
結晶質の準安定相で、膜厚方向に結晶軸が配向している
非強誘電体膜を形成する成膜工程と、前記非強誘電体膜
に熱処理を施して、膜内に分布する空孔を有する強誘電
体膜に結晶転移させる転移工程と、前記強誘電体膜上に
第２の容量電極を形成する工程と、前記第１と第２の容
量電極と前記トランジスタの電流路の一端とを接続する
工程と、を備えることを特徴とする。A method of manufacturing a storage device according to a fifth aspect of the present invention includes the steps of: forming a transistor functioning as a switch on a semiconductor substrate; forming an insulating film on the semiconductor substrate and the transistor; Forming a first capacitor electrode on the insulating film; and forming a non-ferroelectric film of a crystalline metastable phase having a crystal axis oriented in the film thickness direction on the first electrode. A film process, a heat treatment of the non-ferroelectric film, a transition process of crystal-transferring to a ferroelectric film having holes distributed in the film, and a second capacitor electrode on the ferroelectric film. Forming, and connecting the first and second capacitance electrodes to one end of a current path of the transistor.

【００６６】この発明によっても、強誘電体膜の中に空
孔を分布させ、強誘電体膜の実効誘電率を小さくするこ
とができる。従って、分極反転時と非反転時の放出電荷
量の差が大きくなり、データ読み出し電圧マージンが大
きくなり、低電圧での動作が可能になる。According to the present invention as well, holes can be distributed in the ferroelectric film, and the effective dielectric constant of the ferroelectric film can be reduced. Therefore, the difference between the amount of emitted charges at the time of polarization inversion and at the time of non-inversion is increased, the data read voltage margin is increased, and operation at a low voltage becomes possible.

【００６７】[0067]

【発明の実施の形態】次に、本発明の実施形態について
添付図面を参照して説明する。Next, embodiments of the present invention will be described with reference to the accompanying drawings.

【００６８】図１は、半導体基板上にマトリクス状に配
置された、本発明の実施形態にかかる複数の強誘電体メ
モリの内の一部の構成を示す概略断面図である。FIG. 1 is a schematic sectional view showing a partial configuration of a plurality of ferroelectric memories according to an embodiment of the present invention, which are arranged in a matrix on a semiconductor substrate.

【００６９】この強誘電体メモリは、ポーラス強誘電体
膜１０と、シリコン基板２１と、セルトランジスタ（ｎ
型ＭＯＳＦＥＴ）２２と、ワード線２３と、下部容量電
極（プレート電極線）２４と、ビット線２５と、上部容
量電極２６と、容量カバー膜３３と、層間絶縁膜３５と
から構成されている。This ferroelectric memory comprises a porous ferroelectric film 10, a silicon substrate 21, a cell transistor (n
Type MOSFET) 22, a word line 23, a lower capacitance electrode (plate electrode line) 24, a bit line 25, an upper capacitance electrode 26, a capacitance cover film 33, and an interlayer insulating film 35.

【００７０】セルトランジスタ２２は、シリコン基板２
１に形成され、ポーラス強誘電体膜１０に電圧を印加す
るために、電流経路をオン、オフする。The cell transistor 22 is formed on the silicon substrate 2
In order to apply a voltage to the porous ferroelectric film 10, the current path is turned on and off.

【００７１】ワード線２３は、セルトランジスタ２２の
オン、オフを制御する。The word line 23 controls on / off of the cell transistor 22.

【００７２】層間絶縁膜３５は、シリコン基板２１上に
積層されて形成され、強誘電体メモリを構成する各部
（特に、セルトランジスタ２２と容量）を互いに絶縁す
るためのものである。The interlayer insulating film 35 is formed by being laminated on the silicon substrate 21 and insulates each part (particularly, the cell transistor 22 and the capacitor) constituting the ferroelectric memory from each other.

【００７３】下部容量電極２４は、層間絶縁膜３５上の
一部に形成され、ポーラス強誘電体膜１０の下部電極と
なる。また、下部容量電極２４に接続された電極線は、
容量カバー膜３３の中を通過して、その表面まで通って
いる。The lower capacitor electrode 24 is formed on a part of the interlayer insulating film 35 and serves as a lower electrode of the porous ferroelectric film 10. Further, the electrode line connected to the lower capacitance electrode 24 is
It passes through the inside of the capacitance cover film 33 and reaches the surface thereof.

【００７４】ポーラス強誘電体膜１０は、膜内に均一に
分布した空孔１１を有し、下部容量電極２４上に形成さ
れ、電荷を蓄える容量となる。The porous ferroelectric film 10 has holes 11 uniformly distributed in the film, is formed on the lower capacitor electrode 24, and serves as a capacitor for storing electric charges.

【００７５】上部容量電極２６は、ポーラス強誘電体膜
１０上に形成され、ポーラス強誘電体膜１０の上部電極
となる。また、上部容量電極２６の電極線は、容量カバ
ー膜３３の中を通過し、一度その表面に出てから、再び
容量カバー膜３３および層間絶縁膜２５の中を通過し
て、セルトランジスタ２２のソースまたはドレインに接
続されている。The upper capacitor electrode 26 is formed on the porous ferroelectric film 10 and serves as an upper electrode of the porous ferroelectric film 10. The electrode line of the upper capacitor electrode 26 passes through the capacitor cover film 33, once emerges on the surface thereof, passes again through the capacitor cover film 33 and the interlayer insulating film 25, and passes through the cell transistor 22. Connected to source or drain.

【００７６】容量カバー膜３３は、層間絶縁膜３５上に
形成され、下部容量電極２４、ポーラス強誘電体膜１
０、上部容量電極２６を覆う。The capacitor cover film 33 is formed on the interlayer insulating film 35, and the lower capacitor electrode 24, the porous ferroelectric film 1
0, covers the upper capacitance electrode 26.

【００７７】ビット線２５は、セルトランジスタ２２の
ドレインまたはソースに接続され、層間絶縁膜３５およ
び容量カバー膜３３の中を通過し、容量カバー膜３３の
表面まで通っている。ただし、ビット線２５はセルトラ
ンジスタ２２のドレインとソースの内、上部容量電極２
６の電極線が接続されていない方に接続される。The bit line 25 is connected to the drain or source of the cell transistor 22, passes through the interlayer insulating film 35 and the capacitor cover film 33, and passes to the surface of the capacitor cover film 33. However, the bit line 25 is the upper capacitor electrode 2 of the drain and the source of the cell transistor 22
No. 6 is connected to the non-connected one.

【００７８】この強誘電体メモリでは、ポーラス強誘電
体膜１０の中に、多数の空孔１１が均一に分散すること
によって、ポーラス強誘電体膜１０の実行誘電率は、強
誘電体自体の誘電率より小さい。すなわち、強誘電体の
実行常誘電体成分を小さくしている。従って、従来の技
術で説明したように、強誘電体の残留分極が反転しない
場合の放出電荷量が小さくなり、動作マージン（Δ
Ｖ_b）が大きくなる。In this ferroelectric memory, the effective dielectric constant of the porous ferroelectric film 10 is reduced by uniformly dispersing a large number of holes 11 in the porous ferroelectric film 10. Less than dielectric constant. That is, the effective paraelectric component of the ferroelectric is reduced. Therefore, as described in the background art, the amount of charge emitted when the remanent polarization of the ferroelectric does not reverse is reduced, and the operation margin (Δ
V _b ) increases.

【００７９】なお、本発明の実施形態にかかる強誘電体
メモリを構成するポーラス強誘電体の材質は、例えばＰ
ＺＴ（Ｐｂ（Ｔｉ，Ｚｒ）Ｏ₃；チタン酸ジルコン酸
鉛）である。The material of the porous ferroelectric material constituting the ferroelectric memory according to the embodiment of the present invention is, for example, P
ZT (Pb (Ti, Zr) O ₃ ; lead zirconate titanate).

【００８０】図２は、本発明の実施形態にかかる強誘電
体メモリを構成するポーラス強誘電体膜の、単位面積当
たりの放出電荷量（電荷密度）とデータ読み出し電圧と
の関係を示している。図中、実線はポーラス強誘電体膜
に対応しており、点線は空孔のない従来の高密度強誘電
体膜に対応する。FIG. 2 shows the relationship between the amount of charge emitted per unit area (charge density) and the data read voltage of the porous ferroelectric film constituting the ferroelectric memory according to the embodiment of the present invention. . In the figure, a solid line corresponds to a porous ferroelectric film, and a dotted line corresponds to a conventional high-density ferroelectric film without holes.

【００８１】ポーラス強誘電体膜では、実効常誘電体成
分の低減により分極非反転での放出電荷量が減少する。
一方、分極反転での放出電荷量は分極反転時（抗電圧を
超えた時点での急激な放出電荷量の増大分）で決まり、
分極反転後の放出電荷量の増加率は、分極非反転での放
出電荷量の増加率と同じになる。In the case of the porous ferroelectric film, the amount of charge emitted when the polarization is not inverted is reduced by reducing the effective paraelectric component.
On the other hand, the amount of charge emitted by polarization reversal is determined at the time of polarization reversal (a sudden increase in the amount of charge emitted when the coercive voltage is exceeded)
The rate of increase in the amount of emitted charge after the polarization inversion is the same as the rate of increase in the amount of emitted charge when the polarization is not inverted.

【００８２】ビット線容量の、電荷密度とビット線電位
との関係を示す負荷線は、図２に示すようになり、この
負荷線とポーラス強誘電体膜の放出電荷量を示す曲線と
の交点から、分極反転が有る場合と無い場合のビット線
電位が決まる。図２からも明らかなように、ポーラス強
誘電体膜の動作マージン（ΔＶ_b ^porous）は、特に常誘
電体成分の減少により分極非反転時のビット線電位が低
下して、従来の高密度強誘電体膜の動作マージン（ΔＶ
_b）に比べて大きくなっている。FIG. 2 shows a load line indicating the relationship between the charge density and the bit line potential of the bit line capacitance. The intersection of this load line and the curve indicating the amount of charge emitted from the porous ferroelectric film is shown. From this, the bit line potential with and without polarization inversion is determined. As is clear from FIG. 2, the operation margin (ΔV _b ^porous ) of the ^porous ferroelectric film is particularly low because the bit line potential at the time of non-inversion of the polarization is reduced due to the decrease in the paraelectric component. Operating margin of dielectric film (ΔV
_b ) is larger than that of _b ).

【００８３】次に、本発明の実施形態にかかるポーラス
強誘電体膜の製造方法を説明する。Next, a method for manufacturing a porous ferroelectric film according to an embodiment of the present invention will be described.

【００８４】図３は、ポーラス強誘電体膜の製造方法を
説明するための図である。FIG. 3 is a diagram for explaining a method of manufacturing a porous ferroelectric film.

【００８５】この製造方法では、先ず強誘電体相よりも
密度の低い準安定相の膜を成長させる。ただし、この準
安定相の膜は結晶質であり、その膜厚方向に結晶軸が配
向していることが肝要である。この準安定相の膜を結晶
化温度以上で加熱して、膜内に強誘電体相の結晶核を多
数発生させ、それを結晶成長させることで強誘電体膜が
得られる。このとき、結晶転移に伴って体積が減少し、
この体積減少分が、強誘電体膜内部に空孔として分布す
るようになる。また、準安定相の結晶方位関係を保持し
ながら結晶が成長するため、結晶配向性を有する強誘電
体膜となる。すなわち、結晶配向性を有するポーラス強
誘電体膜が得られる。このようにして、結晶軸の配向性
を有する準安定な非強誘電体膜からは、空孔分布の均一
性が極めて優れたポーラス強誘電体膜が形成される。こ
のポーラス強誘電体膜の製造過程において、準安定相の
膜の下地に強誘電体相の薄膜シード層があると、準安定
相の膜の底面から上面に向かって結晶転移が進行する。
従って、結晶転移に伴う体積減少分は、最後に結晶転移
が生じる膜上面から外界へと追い出されることになり、
結果的に膜厚が減少した緻密な強誘電体膜が形成されて
しまう。また、準安定相の膜が非晶質であった場合、非
晶質から強誘電体相へと結晶化するため、生成された強
誘電体膜に結晶配向性はない。In this manufacturing method, first, a film of a metastable phase having a lower density than the ferroelectric phase is grown. However, it is important that the film of the metastable phase is crystalline and the crystal axis is oriented in the thickness direction. The metastable phase film is heated at a temperature higher than the crystallization temperature to generate a large number of ferroelectric phase crystal nuclei in the film and grow the crystals to obtain a ferroelectric film. At this time, the volume decreases with the crystal transition,
This volume decrease is distributed as holes inside the ferroelectric film. In addition, since the crystal grows while maintaining the crystal orientation relationship of the metastable phase, a ferroelectric film having crystal orientation is obtained. That is, a porous ferroelectric film having crystal orientation is obtained. In this way, from a metastable non-ferroelectric film having crystal axis orientation, a porous ferroelectric film having extremely excellent uniformity of vacancy distribution is formed. In the process of manufacturing the porous ferroelectric film, if a ferroelectric thin film seed layer is provided under the metastable phase film, crystal transition proceeds from the bottom surface to the upper surface of the metastable phase film.
Therefore, the volume reduction due to the crystal transition is expelled from the upper surface of the film where the crystal transition occurs to the outside world.
As a result, a dense ferroelectric film having a reduced film thickness is formed. In addition, when the metastable phase film is amorphous, the ferroelectric film is crystallized from the amorphous state to the ferroelectric phase, and thus the generated ferroelectric film has no crystal orientation.

【００８６】例えば、酸素含有アルゴンガスを用いたＲ
Ｆスパッタ法でＰＺＴ膜を形成する場合、基板温度を６
００℃程度で成膜すると、強誘電体相であるペロブスカ
イト構造の緻密な膜が得られる。一方、基板温度を３０
０℃から５３０℃で成膜すると、図４に示すように、準
安定相である緻密な柱状のパイロクロア相の膜が得られ
る。このパイロクロア相の結晶配向性には基板温度依存
性があり、４５０℃以下では｛１００｝面の結晶配向性
が強く、基板温度の上昇とともに｛１１１｝面が支配的
になる。ただし、これらの配向性を十分に持たすために
は、パイロクロア相の膜を成膜する直前の基板表面が清
浄な状態である必要がある。For example, R using oxygen-containing argon gas
When a PZT film is formed by the F sputtering method,
When the film is formed at about 00 ° C., a dense film having a perovskite structure which is a ferroelectric phase is obtained. On the other hand, when the substrate temperature is 30
When the film is formed at 0 ° C. to 530 ° C., a dense columnar pyrochlore phase film which is a metastable phase is obtained as shown in FIG. The crystal orientation of the pyrochlore phase has a substrate temperature dependency. At 450 ° C. or lower, the crystal orientation of the {100} plane is strong, and the {111} plane becomes dominant as the substrate temperature increases. However, in order to have these orientations sufficiently, it is necessary that the substrate surface be in a clean state immediately before the formation of the pyrochlore phase film.

【００８７】このようにして形成されたパイロクロア構
造の膜に、酸素雰囲気中で５５０℃〜７００℃で結晶化
熱処理を行うと、パイロクロア構造の膜は強誘電体相で
あるペロブスカイト構造に結晶転移する。このとき、膜
は約１０％の体積収縮を起こす。この結晶転移は膜中で
起こるため、図５に示すように、体積収縮により膜内部
に直径５ｎｍ〜５０ｎｍ程度の空孔が形成される。この
とき、ペロブスカイト構造の膜の下部電極界面や表面は
比較的平坦なまま保存される。このように、体積比率１
０％の空孔が形成されることにより、膜全体としての誘
電率を１０％程度下げることが可能となる。When the thus-formed film having a pyrochlore structure is subjected to crystallization heat treatment at 550 ° C. to 700 ° C. in an oxygen atmosphere, the film having a pyrochlore structure undergoes a crystal transition to a perovskite structure which is a ferroelectric phase. . At this time, the film undergoes volume contraction of about 10%. Since this crystal transition occurs in the film, pores having a diameter of about 5 nm to 50 nm are formed inside the film due to volume shrinkage as shown in FIG. At this time, the interface and surface of the lower electrode of the film having the perovskite structure are kept relatively flat. Thus, the volume ratio 1
By forming 0% vacancies, the dielectric constant of the entire film can be reduced by about 10%.

【００８８】この結晶転移の際、｛１００｝面配向のパ
イロクロア構造の膜は、その酸素イオン配列の類似性か
ら｛１１１｝面配向のペロブスカイト構造の膜へと結晶
転移する。一方、｛１１１｝面配向のパイロクロア構造
の膜は、｛１００｝面配向のペロブスカイト構造の膜へ
と結晶転移する。すなわち、ＲＦスパッタの際、基板温
度を４００℃以下として｛１００｝面配向のパイロクロ
ア構造の膜を成長して、結晶化熱処理を行うと｛１１
１｝面配向のポーラス強誘電体膜（ペロブスカイト構
造）が得られる。一方、基板温度を４８０℃程度として
｛１１１｝面配向のパイロクロア構造の膜を成長して、
結晶化熱処理を行うと｛１００｝面配向のポーラス強誘
電体膜（ペロブスカイト構造）が得られる。At the time of this crystal transition, the film having a pyrochlore structure having a {100} plane is crystallized to a film having a perovskite structure having a {111} plane due to the similarity of the oxygen ion arrangement. On the other hand, a film having a pyrochlore structure having a {111} plane orientation undergoes a crystal transition to a film having a perovskite structure having a {100} plane. In other words, in the case of RF sputtering, the substrate temperature is set to 400 ° C. or lower to grow a film having a pyrochlore structure with a {100} plane orientation, and crystallization heat treatment is performed.
A 1｝ -plane oriented porous ferroelectric film (perovskite structure) is obtained. On the other hand, by setting the substrate temperature to about 480 ° C., a film having a pyrochlore structure with {111} plane orientation is grown,
By performing the crystallization heat treatment, a porous ferroelectric film (perovskite structure) having a {100} plane orientation can be obtained.

【００８９】次に、以上のようにして形成された結晶配
向性を持ったポーラス強誘電体膜の特性について説明す
る。Next, the characteristics of the porous ferroelectric film having the crystal orientation formed as described above will be described.

【００９０】ここでは材料がＰｂ（Ｚｒ，Ｔｉ）Ｏ
₃（ＰＺＴ）である場合を例にとって説明する。Here, the material is Pb (Zr, Ti) O
₃ (PZT) will be described as an example.

【００９１】ＰＺＴは、反強誘電体ＰｂＺｒＯ₃と強誘
電体ＰｂＴｉＯ₃の固溶体であり、バルクではＺｒ／Ｔ
ｉ（ＺｒとＴｉの比）が０．５４／０．４６を境にＰｂ
ＺｒＯ₃側では菱面体晶、ＰｂＴｉＯ₃側では正方晶ペロ
ブスカイトとなる。ＰＺＴは、ほとんどのＺｒ／Ｔｉ組
成比において強誘電体であるが、誘電率等の電気的性質
はＺｒ／Ｔｉ組成比によって異なる。バルクでは、結晶
相境界付近（Ｚｒ／Ｔｉ＝０．５４／０．４６）で誘電
率が極大値をとることが知られている。以下では、ＲＦ
スパッタ法によって作製されたポーラス強誘電体膜（Ｐ
ＺＴ膜）の組成比の変化に伴う強誘電特性の変化につい
て説明する。PZT is a solid solution of antiferroelectric PbZrO ₃ and ferroelectric PbTiO ₃ , and Zr / T
i (ratio of Zr and Ti) is 0.54 / 0.46 and Pb
On the ZrO ₃ side, it becomes rhombohedral, and on the PbTiO ₃ side, it becomes tetragonal perovskite. PZT is a ferroelectric substance in most Zr / Ti composition ratios, but the electrical properties such as the dielectric constant differ depending on the Zr / Ti composition ratio. In bulk, it is known that the dielectric constant takes a maximum value near the crystal phase boundary (Zr / Ti = 0.54 / 0.46). Below, RF
A porous ferroelectric film (P
A description will be given of a change in the ferroelectric characteristics according to a change in the composition ratio of the ZT film).

【００９２】まず、ポーラス強誘電体膜の誘電体特性を
調べるために、以下のようにして強誘電体膜容量を製作
する。First, a ferroelectric film capacitor is manufactured as follows in order to examine the dielectric characteristics of the porous ferroelectric film.

【００９３】シリコン酸化膜で覆われたシリコン基板上
に下部電極膜として、５０ｎｍのＴｉ膜と２００ｎｍの
Ｐｔ膜をスパッタリングにより成長させる。その後、エ
ッチングを行うためのＰＺＴ成膜室に基板を導入し、Ａ
ｒイオンエッチングにより基板の表面洗浄を行う。続い
て、基板温度を４８０℃とし、１０％酸素含有アルゴン
プラズマを用いるマグネトロンＲＦスパッタ法で、準安
定相であるパイロクロア構造のＰＺＴ膜を膜厚２００ｎ
ｍ成長させる。このスパッタリングでのガス圧は、１ｍ
Ｔｏｒｒ〜１０ｍＴｏｒｒとし、ＲＦパワーは１ｋＷ〜
５ｋＷとする。ここでは、Ｚｒ／Ｔｉ比を０．５３／
０．４７、０．３５／０．６５、０．２０／０．８０の
３種類のＰｂ（Ｚｒ，Ｔｉ）Ｏ₃（ＰＺＴ）焼結板をタ
ーゲットとして用いる。As a lower electrode film, a 50 nm Ti film and a 200 nm Pt film are grown by sputtering on a silicon substrate covered with a silicon oxide film. Thereafter, the substrate is introduced into a PZT film forming chamber for performing etching, and A
The surface of the substrate is cleaned by r ion etching. Subsequently, a PZT film having a pyrochlore structure, which is a metastable phase, was formed to a thickness of 200 n by a magnetron RF sputtering method using a substrate temperature of 480 ° C. and argon plasma containing 10% oxygen.
m. The gas pressure in this sputtering is 1 m
Torr to 10 mTorr, RF power is 1 kW to
5 kW. Here, the Zr / Ti ratio is set to 0.53 /
Three types of Pb (Zr, Ti) O ₃ (PZT) sintered plates of 0.47, 0.35 / 0.65 and 0.20 / 0.80 are used as targets.

【００９４】ターゲット組成によらず基板温度が４８０
℃の場合、清浄なＰｔ表面上には｛１１１｝面に配向し
た準安定なパイロクロア構造のＰＺＴ膜が形成される。
その後、酸素雰囲気中で６００℃の熱処理を３０分行う
ことで、準安定相であるパイロクロア構造から強誘電体
相であるペロブスカイト構造へと結晶転移させる。この
際、結晶転移に伴う１０％の体積減少により直径５ｎｍ
〜５０ｎｍの空孔が、膜内に均一に分布したポーラス強
誘電体膜が得られる。また、清浄なＰｔ表面上に形成さ
れた配向性の良好なパイロクロア相からは、空孔分布の
均一性が極めて優れたポーラス強誘電体膜が得られる。
さらに、上部電極として５０ｎｍのＩｒＯ₂膜と１５０
ｎｍのＩｒ膜を２５％酸素含有アルゴンガスを用いて成
長させ、ＡｒとＣｌ₂の混合ガスを用いたドライエッチ
ングでこの上部電極膜を加工する。そして、上部電極加
工後、酸素雰囲気中で６００℃の熱処理を２０分行うこ
とにより、ドライエッチング時のダメージの回復を行
い、ポーラス強誘電体膜容量を完成する。The substrate temperature is 480 regardless of the target composition.
In the case of ° C, a PZT film having a metastable pyrochlore structure oriented to the {111} plane is formed on a clean Pt surface.
Thereafter, a heat treatment at 600 ° C. for 30 minutes in an oxygen atmosphere causes a crystal transition from a pyrochlore structure, which is a metastable phase, to a perovskite structure, which is a ferroelectric phase. At this time, a diameter of 5 nm was obtained due to a 10% reduction in volume due to crystal transition.
A porous ferroelectric film in which pores of 〜50 nm are uniformly distributed in the film can be obtained. In addition, from the pyrochlore phase having good orientation formed on a clean Pt surface, a porous ferroelectric film having extremely uniform pore distribution can be obtained.
Further, a 50 nm IrO ₂ film and a 150 nm
An Ir film having a thickness of 25 nm is grown using an argon gas containing 25% oxygen, and the upper electrode film is processed by dry etching using a mixed gas of Ar and Cl ₂ . Then, after processing the upper electrode, a heat treatment at 600 ° C. is performed in an oxygen atmosphere for 20 minutes to recover the damage at the time of dry etching, thereby completing the porous ferroelectric film capacitor.

【００９５】図６は、以上の工程で形成されたポーラス
強誘電体膜容量を使って調べた、Ｚｒ／Ｔｉ比の異なる
ポーラス強誘電体膜（ＰＺＴ膜）の分極−電圧特性を示
している。いずれのポーラス強誘電体膜も体積比で１０
％程度の微少空孔を含んでおり、また｛１００｝面配向
である点は共通である。従って、これらのヒステリシス
ループの違いは、ポーラス強誘電体膜の空孔密度や結晶
配向性の違いによるものではなく、Ｚｒ／Ｔｉ組成比の
違いを反映したものである。FIG. 6 shows the polarization-voltage characteristics of porous ferroelectric films (PZT films) having different Zr / Ti ratios, which were examined using the capacitance of the porous ferroelectric film formed in the above steps. . Each porous ferroelectric film has a volume ratio of 10
% Of micropores, and the {100} plane orientation is common. Therefore, these differences in the hysteresis loop are not due to the difference in the vacancy density or crystal orientation of the porous ferroelectric film, but to the difference in the Zr / Ti composition ratio.

【００９６】具体的には、図に示すように、Ｔｉの組成
比がＺｒよりも大きくなると、ヒステリシスカーブの矩
形性が強くなる。つまり、ポーラス強誘電体膜の誘電率
がＴｉ組成の増大に伴って低下している。分極飽和領域
の電圧−分極特性から求めた各組成のポーラス強誘電体
膜の誘電率は、Ｚｒ／Ｔｉ＝０．５３／０．４７の場合
が７１０であり、０．３５／０．６５の場合が４２０で
あり、０．２０／０．８０の場合が３４０である。しか
し、図からわかるように、Ｔｉ組成の増大は抗電圧の増
大ももたらす。抗電圧の増大は、分極反転が低電圧で起
こり難くなるため、低電圧動作の妨げとなる。More specifically, as shown in the figure, when the composition ratio of Ti becomes larger than Zr, the rectangularity of the hysteresis curve becomes stronger. That is, the dielectric constant of the porous ferroelectric film decreases as the Ti composition increases. The dielectric constant of the porous ferroelectric film of each composition obtained from the voltage-polarization characteristics in the polarization saturation region is 710 when Zr / Ti = 0.53 / 0.47, and is 0.35 / 0.65. The case is 420 and the case of 0.20 / 0.80 is 340. However, as can be seen from the figure, an increase in Ti composition also results in an increase in coercive voltage. An increase in coercive voltage hinders low-voltage operation because polarization inversion hardly occurs at low voltage.

【００９７】次に、図７、図８、図９に、ポーラス強誘
電体膜容量にデータの書き込みを行う電圧を５Ｖとし、
そのデータの読み出しを行う電圧を０．５Ｖから５Ｖま
で変化させたときの放出電荷量を測定した結果を示す。
本発明の実施形態にかかる強誘電体メモリは、従来の技
術で説明したように、図３０に示す回路と等価である。
ここで、図７、図８、図９のＺｒ／Ｔｉ組成比は、それ
ぞれ０．５３／０．４７、０．３５／０．６５、０．２
０／０．８０であり、各図中の直線はポーラス強誘電体
膜容量の容量を３μm□、読み出し時に直列に接続され
るビット線容量を５００ｆＦとしたときの負荷直線であ
る。分極反転の曲線および分極非反転の曲線が、この負
荷線とそれぞれ交わる点の電圧差（読み出し電圧マージ
ン）が大きいほど強誘電体メモリとしては優れているこ
とになる。Next, FIG. 7, FIG. 8 and FIG. 9 show that the voltage for writing data to the porous ferroelectric film capacitor is 5 V,
The result of measuring the amount of emitted charges when the voltage for reading the data is changed from 0.5 V to 5 V is shown.
The ferroelectric memory according to the embodiment of the present invention is equivalent to the circuit shown in FIG. 30, as described in the related art.
Here, the composition ratios of Zr / Ti in FIGS. 7, 8, and 9 are 0.53 / 0.47, 0.35 / 0.65, and 0.2, respectively.
0 / 0.80, and the straight line in each figure is a load straight line when the capacitance of the porous ferroelectric film capacitance is 3 μm □ and the bit line capacitance connected in series at the time of reading is 500 fF. The larger the voltage difference (read voltage margin) at the point where the polarization inversion curve and the polarization non-inversion curve intersect with this load line, the better the ferroelectric memory is.

【００９８】Ｚｒ／Ｔｉ＝０．５３／０．４７（図７）
の場合、ポーラス強誘電体膜の誘電率が高くなるため、
分極非反転の場合の放出電荷量が大きくなり、読み出し
時の電圧マージンが小さくなる。一方、Ｚｒ／Ｔｉ＝
０．２０／０．８０（図９）の場合、ポーラス強誘電体
膜の抗電圧が大きくなるため、分極反転の場合の放出電
荷量が急増し始める電圧が高くなり、読み出し時の電圧
マージンが小さくなる。したがって、５Ｖ書き込みの場
合、Ｚｒ／Ｔｉ＝０．３５／０．６５（図８）の組成の
ポーラス強誘電体膜が最適となる。Zr / Ti = 0.53 / 0.47 (FIG. 7)
In the case of, since the dielectric constant of the porous ferroelectric film becomes high,
The amount of emitted charges in the case of non-inversion of polarization increases, and the voltage margin at the time of reading decreases. On the other hand, Zr / Ti =
In the case of 0.20 / 0.80 (FIG. 9), the coercive voltage of the porous ferroelectric film becomes large, so that the voltage at which the amount of charge emitted starts to rapidly increase in the case of polarization inversion becomes high, and the voltage margin at the time of reading is reduced Become smaller. Therefore, in the case of 5V writing, a porous ferroelectric film having a composition of Zr / Ti = 0.35 / 0.65 (FIG. 8) is optimal.

【００９９】図１０は、データ書き込み電圧を１．８Ｖ
から５．０Ｖとしたときの、読み出し電圧マージン（Δ
Ｖ_b）の、ポーラス強誘電体膜のＺｒ／Ｔｉ組成比に対
する依存性を示している。FIG. 10 shows that the data write voltage is 1.8 V
Read voltage margin (ΔV
4 shows the dependence of V _b ) on the Zr / Ti composition ratio of the porous ferroelectric film.

【０１００】図からわかるように、Ｚｒ／Ｔｉ＝０．３
５／０．６５の場合に、最大の読み出し電圧マージンが
得られる。ただし、Ｚｒ／Ｔｉ＝０．４５／０．５５か
ら０．３／０．７０の範囲であれば、同程度の読み出し
電圧マージンを確保できる。As can be seen from the figure, Zr / Ti = 0.3
In the case of 5 / 0.65, the maximum read voltage margin is obtained. However, if Zr / Ti is in the range of 0.45 / 0.55 to 0.3 / 0.70, the same read voltage margin can be secured.

【０１０１】図１１は、Ｚｒ／Ｔｉ＝０．３５／０．６
５のポーラス強誘電体膜に対して、書き込み電圧を３Ｖ
または５Ｖとしたときの、読み出し電圧マージンのポー
ラス強誘電体膜の膜厚に対する依存性を示している。膜
厚が薄いとポーラス強誘電体膜にかかる実効印加電界が
大きくなるが、必ずしも読み出し電圧の電圧マージンの
増大が見られるわけではない。これは、ポーラス強誘電
体膜と電極との界面に何らかの常誘電体遷移層が存在
し、強誘電体膜に加わる電圧が小さくなっているためで
ある。このような常誘電体遷移層の存在により、ポーラ
ス強誘電体膜容量全体としての誘電率は大きくなるた
め、薄膜化が低電圧動作に有効であることにはならな
い。また、ポーラス強誘電体膜の膜厚が３００ｎｍを超
えると、同じ電圧でも強誘電体膜に加わる実効電界が小
さくなるため、分極反転が起こりにくくなり、読み出し
電圧マージンは小さくなる。以上のことから、動作電圧
が５Ｖ以下であるような強誘電体メモリにポーラス強誘
電体膜を応用する際には、ポーラス強誘電体膜の膜厚は
１５０ｎｍから３００ｎｍが適当であることがわかる。FIG. 11 shows that Zr / Ti = 0.35 / 0.6
Write voltage of 3 V for the porous ferroelectric film of No. 5
5 shows the dependence of the read voltage margin on the thickness of the porous ferroelectric film when the voltage is set to 5 V. When the film thickness is small, the effective applied electric field applied to the porous ferroelectric film is increased, but the voltage margin of the read voltage is not necessarily increased. This is because some paraelectric transition layer exists at the interface between the porous ferroelectric film and the electrode, and the voltage applied to the ferroelectric film is reduced. The presence of such a paraelectric transition layer increases the dielectric constant of the entire porous ferroelectric film capacitor, so that thinning is not effective for low-voltage operation. Further, when the thickness of the porous ferroelectric film exceeds 300 nm, the effective electric field applied to the ferroelectric film becomes small even at the same voltage, so that polarization inversion hardly occurs and the read voltage margin becomes small. From the above, it can be seen that when a porous ferroelectric film is applied to a ferroelectric memory having an operating voltage of 5 V or less, the thickness of the porous ferroelectric film is suitably from 150 nm to 300 nm. .

【０１０２】上述した実施形態では、ＲＦスパッタリン
グ時の基板温度を４８０℃とし、準安定相である｛１１
１｝面配向のパイロクロア構造膜を成長し、結晶化熱処
理で｛１００｝配向のペロブスカイト構造を持つポーラ
ス強誘電体膜の形成について説明した。また、ＲＦスパ
ッタリング時の基板温度を４００℃とすると、｛１０
０｝配向のパイロクロア構造の膜となり、結晶化熱処理
で｛１１１｝配向のペロブスカイト構造を持つポーラス
強誘電体膜が得られる。この｛１１１｝配向のペロブス
カイト構造を持つポーラス強誘電体膜においても、上記
の方法により、Ｚｒ／Ｔｉ＝０．４５／０．５５から
０．３／０．７０の範囲が適当であり、その膜厚も１５
０ｎｍから３００ｎｍが適当であることが示されてい
る。In the above-described embodiment, the substrate temperature during RF sputtering is set to 480 ° C., and the metastable phase of # 11
A pyrochlore structure film with a 1-plane orientation was grown, and formation of a porous ferroelectric film having a perovskite structure with a {100} orientation by crystallization heat treatment was described. If the substrate temperature during RF sputtering is 400 ° C.,
A film having a pyrochlore structure of 0 ° orientation is obtained, and a porous ferroelectric film having a perovskite structure of {111} orientation is obtained by crystallization heat treatment. In the porous ferroelectric film having the perovskite structure of {111} orientation, the range of Zr / Ti = 0.45 / 0.55 to 0.3 / 0.70 is appropriate by the above method. 15 film thickness
0 nm to 300 nm has been shown to be suitable.

【０１０３】次に、本発明の実施形態にかかる強誘電体
メモリの第１の製造方法を説明する。Next, a first method of manufacturing a ferroelectric memory according to the embodiment of the present invention will be described.

【０１０４】図１２から図１７は、それぞれ強誘電体メ
モリの製造工程を示している。FIGS. 12 to 17 show the steps of manufacturing a ferroelectric memory, respectively.

【０１０５】まず、図１２に示すように、シリコン基板
２１にセルトランジスタ（ｎ型ＭＯＳＦＥＴ）２２を形
成し、シリコン基板２１上に層間絶縁膜３５を形成す
る。層間絶縁膜３５としては、プラズマＣＶＤ法によっ
て形成されたシリコン酸化（ＳｉＯ２）膜とボロン・リ
ン・ドープガラス膜（ＢＰＳＧ膜）の積層構造であるこ
とが望ましい。ＢＰＳＧとＳｉＯ₂の積層膜を用いた場
合、９００℃、１時間の窒素アニールを施して表面リフ
ローによる平滑化を行う。その後、層間絶縁膜３５表面
を化学機械研磨法（ＣＭＰ）で平坦化する。平坦化後の
層間絶縁膜３５の厚さは６００ｎｍ程度になるように
し、さらに詳しくはＢＰＳＧ膜が４５０ｎｍ、ＳｉＯ₂
膜が１５０ｎｍとなるようにする。これは、ＢＰＳＧ膜
にＰＺＴ膜の構成成分であるＰｂ，Ｚｒ，Ｔｉまたはそ
の電極膜であるＰｔやＩｒのゲッタリング効果（気体分
子を吸着して気相から排除する効果）で、ゲート酸化膜
等への金属拡散を防止する意味合いがある。First, as shown in FIG. 12, a cell transistor (n-type MOSFET) 22 is formed on a silicon substrate 21, and an interlayer insulating film 35 is formed on the silicon substrate 21. The interlayer insulating film 35 preferably has a laminated structure of a silicon oxide (SiO 2) film formed by a plasma CVD method and a boron-phosphorus-doped glass film (BPSG film). When a laminated film of BPSG and SiO ₂ is used, nitrogen annealing at 900 ° C. for 1 hour is performed to perform smoothing by surface reflow. After that, the surface of the interlayer insulating film 35 is flattened by a chemical mechanical polishing method (CMP). The thickness of the interlayer insulating film 35 after planarization was set to be about 600 nm, more particularly BPSG film 450 nm, SiO ₂
The thickness of the film is set to 150 nm. This is due to the gettering effect of Pb, Zr, Ti, which is a component of the PZT film on the BPSG film, or Pt or Ir, which is an electrode film of the PZT film (the effect of adsorbing gas molecules and eliminating them from the gas phase). Has the meaning of preventing metal diffusion to the like.

【０１０６】層間絶縁膜３５を形成後、窒素雰囲気中あ
るいは酸素雰囲気中で８００℃、１時間程度の熱処理を
行い、ＣＭＰ後、膜中に吸蔵された水や水酸基を放出さ
せる。その後、下部容量電極２４と非強誘電体膜（ＰＺ
Ｔ膜）１３とを連続スパッタにより形成する。ここで
は、真空搬送チャンバーを介して、電極膜用のＤＣスパ
ッタチャンバーとＰＺＴ膜用のＲＦスパッタチャンバー
が接続されているマルチチャンバースパッタ装置を用い
る。このような装置を用いることにより、下部容量電極
２４を成膜後に表面汚染を防止することができ、清浄な
表面上に面内均一性に優れた高配向性のパイロクロア相
の非強誘電体膜を得ることができる。After forming the interlayer insulating film 35, a heat treatment is performed at 800 ° C. for about one hour in a nitrogen atmosphere or an oxygen atmosphere, and after the CMP, water or hydroxyl groups occluded in the film are released. Thereafter, the lower capacitor electrode 24 and the non-ferroelectric film (PZ)
T film) 13 is formed by continuous sputtering. Here, a multi-chamber sputtering apparatus in which a DC sputtering chamber for an electrode film and an RF sputtering chamber for a PZT film are connected via a vacuum transfer chamber is used. By using such an apparatus, surface contamination can be prevented after the lower capacitor electrode 24 is formed, and a highly oriented pyrochlore phase non-ferroelectric film having excellent in-plane uniformity can be formed on a clean surface. Can be obtained.

【０１０７】まず、ＤＣスパッタ法でＩｒ膜（１５０ｎ
ｍ）とＩｒＯ₂膜（５０ｎｍ）を成長させ、下部容量電
極２４を形成する。その際のスパッタガスとしては［Ｏ
₂］／（［Ａｒ］＋［Ｏ₂］）を２５％とし、その酸素分
圧を３ｍＴｏｒｒ以上とし、基板温度は２００℃とす
る。その後、真空搬送チャンバーを介して基板をＲＦス
パッタチャンバーに入れ、基板温度を４８０℃とし１０
％酸素含有アルゴンプラズマを用いて準安定相である非
強誘電体膜（パイロクロア構造）１３を２００ｎｍ成長
させる。ここでは、Ｐｂ_1.1（Ｚｒ_0.35Ｔｉ_0.65）Ｏ₃の
ターゲトを用い、スパッタガス圧を１ｍＴｏｒｒ〜１０
ｍＴｏｒｒとし、ＲＦパワーを１ｋＷ〜５ｋＷとする。
この場合、得られた非強誘電体膜（パイロクロア構造）
１３は、｛１１１｝面配向である。First, an Ir film (150 n
m) and an IrO ₂ film (50 nm) is grown to form a lower capacitance electrode 24. The sputtering gas used at this time is [O
₂ ] / ([Ar] + [O ₂ ]) is 25%, the oxygen partial pressure is 3 mTorr or more, and the substrate temperature is 200 ° C. Thereafter, the substrate was put into an RF sputtering chamber via a vacuum transfer chamber, and the substrate temperature was set to 480 ° C.
A non-ferroelectric film (pyrochlore structure) 13, which is a metastable phase, is grown to a thickness of 200 nm by using argon plasma containing oxygen at a concentration of%. Here, a target of Pb _1.1 (Zr _0.35 Ti _0.65 ) O ₃ is used, and the sputtering gas pressure is set to 1 mTorr to 10 mTorr.
mTorr, and the RF power is 1 kW to 5 kW.
In this case, the obtained non-ferroelectric film (pyrochlore structure)
13 is a {111} plane orientation.

【０１０８】次に、図１３に示すように、６００℃、１
時間の結晶化熱処理を施すことで、準安定相である非強
誘電体膜１３のパイロクロア構造を強誘電体相であるペ
ロブスカイト構造に転移させる。そして、この結晶転移
に伴う体積減少に対応した直径１０ｎｍの微少空孔が膜
中に均一に分布したポーラス強誘電体膜１０を得る。そ
の空孔率は約１０％である。以上のように、清浄表面上
に形成された、配向性の優れたパイロクロア相の膜から
得たポーラス強誘電体膜１０は、空孔密度分布の均一性
に優れた膜となる。ここでは、準安定相として｛１１
１｝面配向したパイロクロア構造の膜を用いたことか
ら、｛１００｝面に配向したペロブスカイト構造のポー
ラス強誘電体膜１０が得られる。Next, as shown in FIG.
By performing crystallization heat treatment for a long time, the pyrochlore structure of the non-ferroelectric film 13 which is a metastable phase is changed to a perovskite structure which is a ferroelectric phase. Then, a porous ferroelectric film 10 in which micropores having a diameter of 10 nm corresponding to the volume decrease accompanying the crystal transition are uniformly distributed in the film is obtained. Its porosity is about 10%. As described above, the porous ferroelectric film 10 formed on the clean surface and obtained from the pyrochlore phase film having excellent orientation becomes a film having excellent uniformity of the pore density distribution. Here, as the metastable phase,
Since the film having the pyrochlore structure oriented in the 1 plane is used, the porous ferroelectric film 10 having the perovskite structure oriented in the {100} plane can be obtained.

【０１０９】次に、上部容量電極２６として、Ｉｒ膜
（１５０ｎｍ）およびＩｒＯ₂膜（５０ｎｍ）を、Ｉｒ
ターゲットを用いたＤＣスパッタ法でポーラス強誘電体
膜１０上に形成する。特にＩｒＯ₂膜を形成する際、下
地となるポーラス強誘電体膜１０表面の還元反応を回避
するため、酸素分圧を５ｍＴｏｒｒ以上とすることが肝
要である。基板加熱温度もＩｒＯ₂結晶膜の得られる最
低温度、例えば２００℃程度が最適である。その後、Ｉ
ｒＯ₂結晶膜上にフォトレジストを回転塗布し、パター
ニングを行って、図１４に示すようにＣｌ₂とＡｒガス
を用いたドライエッチングで上部容量電極２６を加工
し、酸素ラジカルでフォトレジスト６１を除去する。Next, an Ir film (150 nm) and an IrO ₂ film (50 nm) were used as the upper capacitance electrode 26.
The porous ferroelectric film 10 is formed on the porous ferroelectric film 10 by a DC sputtering method using a target. In particular, when forming the IrO ₂ film, it is important to set the oxygen partial pressure to 5 mTorr or more in order to avoid a reduction reaction on the surface of the porous ferroelectric film 10 serving as a base. The substrate heating temperature is optimally the lowest temperature at which an IrO ₂ crystal film can be obtained, for example, about 200 ° C. Then I
A photoresist is spin-coated on the rO ₂ crystal film, patterned, and the upper capacitor electrode 26 is processed by dry etching using Cl ₂ and Ar gas as shown in FIG. Remove.

【０１１０】次に、図１５に示すように、ＣＦ₄、ＨＢ
ｒ、Ａｒを用いたドライエッチングでポーラス強誘電体
膜１０を加工し、エッチングガスをＣｌ₂とＡｒに切り
替えて下部容量電極２４であるＩｒ膜とＩｒＯ₂膜を加
工する。Next, as shown in FIG. 15, CF ₄ , HB
The porous ferroelectric film 10 is processed by dry etching using r and Ar, and the etching gas is switched to Cl ₂ and Ar to process the Ir film and the IrO ₂ film serving as the lower capacitance electrode 24.

【０１１１】その後、図１６に示すように、オゾンＴＥ
ＯＳ−ＣＶＤ法で容量カバー膜３３として６００ｎｍの
ＳｉＯ₂膜を成長させる。続いて下部容量電極膜２４と
上部容量電極膜２６それぞれに至る容量電極用コンタク
トホール３１を形成する。かかる容量電極用コンタクト
ホール３１形成時のダメージを除去するため、６００
℃、２０分の酸素熱処理を行う。次に、図１７に示すよ
うに、トランジスタの拡散層に至る２つのトランジスタ
コンタクトホールを形成後、膜厚方向に下からＴｉＮを
５０ｎｍ、Ａｌ−Ｓｉを５００ｎｍ、ＴｉＮを５０ｎ
ｍ、ＷＳｉ_xを５０ｎｍ積層した配線３２を形成する。
その後、Ｃｌ系ガスを用いたドライエッチングで配線パ
ターンを形成し、強誘電体メモリを完成する。Thereafter, as shown in FIG.
A 600 nm SiO ₂ film is grown as the capacitor cover film 33 by the OS-CVD method. Subsequently, a capacitor electrode contact hole 31 reaching each of the lower capacitor electrode film 24 and the upper capacitor electrode film 26 is formed. In order to remove the damage at the time of forming the capacitor electrode contact hole 31,
An oxygen heat treatment at 20 ° C. for 20 minutes is performed. Next, as shown in FIG. 17, after forming two transistor contact holes reaching the diffusion layer of the transistor, 50 nm of TiN, 500 nm of Al-Si, and 50 n
m, a wiring 32 that 50nm laminated WSi _x.
Thereafter, a wiring pattern is formed by dry etching using a Cl-based gas to complete a ferroelectric memory.

【０１１２】次に、以上のようにして形成された強誘電
体メモリの深さ方向の不純物の濃度分布を図１８に示
す。この不純物の濃度分布は、ＳＩＭＳ分析法により得
られたものである。ここでは、下部容量電極２４をＰｔ
膜（２００ｎｍ）とＴｉ膜（５０ｎｍ）の積層膜とした
場合であるが、ＰＺＴ構成成分であるＰｂ，Ｚｒ，Ｔｉ
は実質的に層間絶縁膜３５であるＢＰＳＧ膜表面層に検
出されているだけであり、シリコン基板２１の表面には
達していない。このように、ＢＰＳＧ膜ではＰＺＴ成分
のゲッタリング効果が確認されている。Next, FIG. 18 shows the impurity concentration distribution in the depth direction of the ferroelectric memory formed as described above. This impurity concentration distribution is obtained by SIMS analysis. Here, the lower capacitance electrode 24 is made of Pt.
This is a case where a laminated film of a film (200 nm) and a Ti film (50 nm) is used, but Pb, Zr, Ti
Is substantially detected only in the BPSG film surface layer which is the interlayer insulating film 35 and does not reach the surface of the silicon substrate 21. Thus, the gettering effect of the PZT component has been confirmed in the BPSG film.

【０１１３】以上に示した一連の工程で、セルトランジ
スタ（ｎ型ＭＯＳＦＥＴ）２２上に、ポーラス強誘電体
膜１０が形成された強誘電体メモリが得られる。Through a series of steps described above, a ferroelectric memory in which the porous ferroelectric film 10 is formed on the cell transistor (n-type MOSFET) 22 is obtained.

【０１１４】次に、本発明の実施形態にかかる強誘電体
メモリの第２の製造方法を説明する。Next, a second method of manufacturing the ferroelectric memory according to the embodiment of the present invention will be described.

【０１１５】この製造方法は、ポーラス強誘電体膜を得
るための熱処理工程を強誘電体容量加工後に行うもので
ある。In this manufacturing method, a heat treatment step for obtaining a porous ferroelectric film is performed after ferroelectric capacitor processing.

【０１１６】図１９に示すように、セルトランジスタ
（ｎ型ＭＯＳＦＥＴ）２２上に層間絶縁膜３５を形成
し、ＣＭＰで平坦化する。次に、ｎ型ＭＯＳＦＥＴの拡
散層に至る２つのコンタクトホールを形成し、コンタク
トホール底部のn+拡散層に、砒素をコンタクトイオン注
入する。その後、コリメートスパッタ法でコンタクトバ
リア膜としてＴｉ膜（１０ｎｍ）とＴｉＮ膜（５０ｎ
ｍ）を成長した後（図示せず）、窒素雰囲気中で８００
℃、１０秒程度のランプ加熱を行う。この工程で、コン
タクトイオン注入された不純物の活性化とＴｉＮ膜の緻
密化を行う。その後、ＣＶＤ法でタングステン膜を成長
し、化学機械研磨法で層間絶縁膜３５上に存在するＷ
膜、ＴｉＮ膜、Ｔｉ膜を選択的に除去して、Ｗコンタク
トプラグ２７を形成する。さらに、Ｗコンタクトプラグ
２７の酸化防止膜３４として、プラズマＣＶＤ法で３０
ｎｍのＳｉＮ膜を成長し、４５０℃〜５５０℃、５〜２
０秒程度のランプ加熱で、ＳｉＮ膜中に含まれる水素除
去と緻密化を行う。As shown in FIG. 19, an interlayer insulating film 35 is formed on a cell transistor (n-type MOSFET) 22 and planarized by CMP. Next, two contact holes reaching the diffusion layer of the n-type MOSFET are formed, and arsenic is ion-implanted into the n + diffusion layer at the bottom of the contact hole. Then, a Ti film (10 nm) and a TiN film (50 n) are used as contact barrier films by collimated sputtering.
m) after growing (not shown), 800
Heat the lamp at about 10 ° C. for about 10 seconds. In this step, the activation of the impurities implanted with the contact ions and the densification of the TiN film are performed. Thereafter, a tungsten film is grown by the CVD method, and the W film existing on the interlayer insulating film 35 is formed by the chemical mechanical polishing method.
The W contact plug 27 is formed by selectively removing the film, the TiN film, and the Ti film. Further, as the oxidation preventing film 34 of the W contact plug 27, 30
a SiN film having a thickness of 450 nm to 550 ° C.
Removal of hydrogen contained in the SiN film and densification are performed by lamp heating for about 0 second.

【０１１７】その後、下部容量電極２４、非強誘電体膜
１３および上部容量電極２６を連続スパッタにより成長
させる。まず、ＤＣスパッタ法で下部容量電極２４とな
るＩｒ膜（１５０ｎｍ）とＩｒＯ₂膜（５０ｎｍ）を成
長させる。その際、スパッタガスを［Ｏ₂］／（［Ａ
ｒ］＋［Ｏ₂］）が２５％とし、その酸素分圧を５ｍＴ
ｏｒｒ以上とし、基板温度を２００℃とする。その後、
搬送チャンバーを介して基板をＲＦスパッタチャンバー
に入れ、基板温度を４００℃とし１０％酸素含有アルゴ
ンプラズマを用いて準安定相である非強誘電体膜１３
（パイロクロア構造）を２００ｎｍ成長する。ここで
は、Ｐｂ_1.1（Ｚｒ_0.35Ｔｉ_0.65）Ｏ₃ターゲットを用
い、スパッタのガス圧を１ｍＴｏｒｒ〜１０ｍＴｏｒｒ
とし、ＲＦパワーを１ｋＷ〜５ｋＷとする。この場合、
得られたパイロクロア構造は、｛１００｝面配向であ
る。再び、搬送チャンバーを介して基板をＤＣスパッタ
チャンバーに入れ、上部容量電極２６となるＩｒ膜（１
５０ｎｍ）とＩｒＯ₂膜（５０ｎｍ）を成長させる。そ
の際、スパッタガスを［Ｏ₂］／（［Ａｒ］＋［Ｏ₂］）
が２５％とし、その酸素分圧を５ｍＴｏｒｒ以上とし、
基板温度を２００℃とする。Thereafter, the lower capacitor electrode 24, the non-ferroelectric film 13, and the upper capacitor electrode 26 are grown by continuous sputtering. First, an Ir film (150 nm) and an IrO ₂ film (50 nm) to be the lower capacitor electrode 24 are grown by DC sputtering. At that time, the sputtering gas was changed to [O ₂ ] / ([A
r] + [O ₂ ]) is 25% and the oxygen partial pressure is 5 mT
orr or higher, and the substrate temperature is 200 ° C. afterwards,
The substrate is placed in an RF sputtering chamber via a transfer chamber, the substrate temperature is set to 400 ° C., and a non-ferroelectric film 13 which is a metastable phase is formed using argon plasma containing 10% oxygen.
(Pyrochlore structure) is grown to 200 nm. Here, a Pb _1.1 (Zr _0.35 Ti _0.65 ) O ₃ target is used, and the gas pressure of the sputtering is set to 1 mTorr to 10 mTorr.
And the RF power is 1 kW to 5 kW. in this case,
The obtained pyrochlore structure has a {100} plane orientation. Again, the substrate is put into the DC sputtering chamber via the transfer chamber, and the Ir film (1
(50 nm) and an IrO ₂ film (50 nm) are grown. At that time, the sputtering gas was changed to [O ₂ ] / ([Ar] + [O ₂ ])
Is 25%, and the oxygen partial pressure is 5 mTorr or more,
The substrate temperature is set to 200 ° C.

【０１１８】次に、図２０に示すように、上部容量電極
２６上にフォトレジスト６１を回転塗布し、パターニン
グして上部容量電極２６と非強誘電体膜１３をドライエ
ッチングで加工する。さらに、図２１に示すように下部
容量電極２４をエッチングにより加工する。その後、酸
素雰囲気中で６００℃、２０分の熱処理で、パイロクロ
ア構造の非強誘電体膜１３を結晶化させて、図２２に示
すように（１１１）面配向のポーラス強誘電体膜１０を
得る。Next, as shown in FIG. 20, a photoresist 61 is spin-coated on the upper capacitor electrode 26, patterned, and the upper capacitor electrode 26 and the non-ferroelectric film 13 are processed by dry etching. Further, as shown in FIG. 21, the lower capacitor electrode 24 is processed by etching. Then, the non-ferroelectric film 13 having a pyrochlore structure is crystallized by a heat treatment at 600 ° C. for 20 minutes in an oxygen atmosphere to obtain a (111) -oriented porous ferroelectric film 10 as shown in FIG. .

【０１１９】その後、図２３に示すように、Ｏ₃−ＴＥ
ＯＳ―ＣＶＤ法で５００ｎｍの容量カバー膜３３を成長
し、上部容量電極２６と下部容量電極２４それぞれに至
る容量コンタクトホールを形成する。さらに、６００
℃、２０分の酸素アニールでエッチングダメージを除去
した後、Ｗコンタクトプラグ２７に至るビアホールを形
成する。ＴｉＮ、Ａｌ−Ｓｉ−Ｃｕ、ＴｉＮ、Ｔｉ、Ｗ
Ｓｉｘの層からなる配線を形成した後、配線パターンを
形成する。この場合、Ｗコンタクトプラグ２７を介し
て、配線パターンとトランジスタ拡散層およびワード線
（ゲート電極）２３が接続されている。このことで、ア
スペクト比の大きいコンタクトホールの形成を回避して
いる。[0119] Thereafter, as shown in FIG. 23, O ₃ -TE
A capacity cover film 33 having a thickness of 500 nm is grown by OS-CVD, and a capacity contact hole reaching each of the upper capacity electrode 26 and the lower capacity electrode 24 is formed. In addition, 600
After removing the etching damage by oxygen annealing at 20 ° C. for 20 minutes, a via hole reaching the W contact plug 27 is formed. TiN, Al-Si-Cu, TiN, Ti, W
After forming the wiring composed of the Six layer, a wiring pattern is formed. In this case, the wiring pattern, the transistor diffusion layer and the word line (gate electrode) 23 are connected via the W contact plug 27. This avoids formation of a contact hole having a large aspect ratio.

【０１２０】次に、本発明の実施形態にかかる強誘電体
メモリの第３の製造方法を説明する。Next, a third method for manufacturing a ferroelectric memory according to the embodiment of the present invention will be described.

【０１２１】この製造方法は、スパッタ法で下部容量電
極２４とパイロクロア構造の非強誘電体膜１３とＩｒＯ
2_のカバー電極膜２８からなる膜を積層して形成した
後、ポーラス強誘電体膜１０を得るための熱処理工程を
行う製造方法である。この製造方法では、酸化防止膜３
４を形成するところまでは、上記した第２の製造方法と
同じである。In this manufacturing method, the lower capacitor electrode 24, the non-ferroelectric film 13 having a pyrochlore structure and the IrO
This is a manufacturing method in which a heat treatment step for obtaining the porous ferroelectric film 10 is performed after a film formed _{of the} cover electrode film 28 is laminated. In this manufacturing method, the antioxidant film 3
4 is the same as the above-described second manufacturing method.

【０１２２】図２４に示すように、酸化防止膜３４上
に、ＤＣスパッタチャンバーでＩｒ膜（１５０ｎｍ）お
よびＩｒＯ₂膜（５０ｎｍ）からなる下部容量電極２４
を成長させ、搬送チャンバーを介してＲＦスパッタチャ
ンバーで、パイロクロア構造の非強誘電体膜１３を成長
させる。その後、再び真空搬送チャンバーを介してＤＣ
スパッタチャンバーに送り、５０ｎｍのＩｒＯ₂膜をカ
バー電極膜２８として成長させる。その後、ランプ加熱
法で６００℃、３０秒程度の結晶化熱処理を行って、図
２５に示すようなポーラス強誘電体膜１０が下部容量電
極膜２４とＩｒＯ₂カバー電極膜２８とに挟まれた構造
を得る。その後、必要に応じて６００℃、２０分程度の
酸素雰囲気中での炉アニールを追加してもよい。ランプ
加熱法と炉アニール法とを併用することで、パイロクロ
ア構造の非強誘電体膜１３内部に、より均一にペロブス
カイト結晶核を生成し、ポーラス強誘電体膜１０内部に
形成される空孔を均一に分布させることができる。As shown in FIG. 24, a lower capacitor electrode 24 made of an Ir film (150 nm) and an IrO ₂ film (50 nm) is formed on the oxidation preventing film 34 in a DC sputtering chamber.
Is grown, and a non-ferroelectric film 13 having a pyrochlore structure is grown in an RF sputtering chamber via a transfer chamber. After that, DC is again passed through the vacuum transfer chamber.
It is sent to a sputtering chamber, and a 50 nm IrO ₂ film is grown as a cover electrode film 28. Thereafter, a crystallization heat treatment at 600 ° C. for about 30 seconds was performed by a lamp heating method, and the porous ferroelectric film 10 as shown in FIG. 25 was sandwiched between the lower capacitor electrode film 24 and the IrO ₂ cover electrode film 28. Get the structure. Thereafter, furnace annealing in an oxygen atmosphere at 600 ° C. for about 20 minutes may be added as necessary. By using both the lamp heating method and the furnace annealing method, a perovskite crystal nucleus is more uniformly generated inside the non-ferroelectric film 13 having a pyrochlore structure, and pores formed inside the porous ferroelectric film 10 are reduced. It can be distributed uniformly.

【０１２３】その後、図２６に示すように、上部容量電
極２６である膜厚１５０ｎｍのＩｒ膜をＤＣスパッタ法
で成長させ、ドライエッチングで加工することで、ポー
ラス強誘電体膜１０の容量を形成する。その後の製造方
法は、上記した第２の製造方法と同じである。この方法
では、下部容量電極２４とパイロクロア構造の非強誘電
体膜１３とＩｒＯ₂カバー電極膜２８とを連続する一貫
のプロセスで成膜しているため、下部容量電極２４とポ
ーラス強誘電体膜１０との界面の清浄性を保つことが可
能である。また、ＩｒＯ₂のカバー電極膜２８は５０ｎ
ｍと十分薄いため、短時間の結晶化熱処理で下地のポー
ラス強誘電体膜１０に十分な酸素を供給することがで
き、酸素欠損のないポーラス強誘電体膜１０を得られる
といった特徴がある。Thereafter, as shown in FIG. 26, an Ir film having a thickness of 150 nm, which is the upper capacitor electrode 26, is grown by DC sputtering and processed by dry etching to form the capacitance of the porous ferroelectric film 10. I do. The subsequent manufacturing method is the same as the above-described second manufacturing method. In this method, since the lower capacitor electrode 24, the non-ferroelectric film 13 having a pyrochlore structure, and the IrO ₂ cover electrode film 28 are formed in a continuous and continuous process, the lower capacitor electrode 24 and the porous ferroelectric film are formed. It is possible to maintain the cleanliness of the interface with 10. The cover electrode film 28 of IrO _{2 has} a thickness of 50 n.
Since it is sufficiently thin as m, sufficient oxygen can be supplied to the underlying porous ferroelectric film 10 by crystallization heat treatment in a short time, and the porous ferroelectric film 10 having no oxygen deficiency can be obtained.

【０１２４】さらに、本発明の実施形態にかかる強誘電
体メモリの第４の製造方法として、図２７に示すよう
に、Ｗコンタクトプラグ（容量プラグ）上にポーラス強
誘電体膜容量を形成して、強誘電体メモリとすることも
できる。この場合、酸化防止膜３４を形成する工程は、
容量電極３０、ポーラス強誘電体膜１０、カバー電極膜
２８が形成された後に行われる。そして、酸化防止膜３
４が形成された後に、プレート電極線２９が形成され、
容量カバー膜３３が形成される。その後、ビット線２５
と、配線３２が形成されて、強誘電体メモリが完成す
る。Further, as a fourth method of manufacturing the ferroelectric memory according to the embodiment of the present invention, as shown in FIG. 27, a porous ferroelectric film capacitor is formed on a W contact plug (capacitive plug). And a ferroelectric memory. In this case, the step of forming the oxidation preventing film 34 includes:
This is performed after the formation of the capacitor electrode 30, the porous ferroelectric film 10, and the cover electrode film 28. And the antioxidant film 3
After the formation of 4, the plate electrode line 29 is formed,
The capacitance cover film 33 is formed. Then, the bit line 25
Then, the wiring 32 is formed, and the ferroelectric memory is completed.

【０１２５】ここでは、代表例としてスパッタ法により
成膜されたＰＺＴ膜のパイロクロア相からペロブスカイ
ト相への転移について述べたが、ポーラス強誘電体膜を
最終的に得ることは、熱処理によって体積収縮をともな
い、強誘電相へ結晶化もしくは転移させることが可能で
あれば、いかなる材料においても実現可能である。ま
た、空孔密度分布の均一性を向上させるためには、初期
相として洗浄な下部容量電極上に形成する結晶性の膜
を、高配向性の膜とすることが重要である。また、初期
相の形成はスパッタ法に限らず、ゾルゲル法、ＣＶＤ
法、レーザーアブレーション法等でもよい。Here, as a representative example, the transition from the pyrochlore phase to the perovskite phase of the PZT film formed by the sputtering method has been described. However, in order to finally obtain the porous ferroelectric film, it is necessary to reduce the volume shrinkage by heat treatment. Any material that can be crystallized or transformed into a ferroelectric phase can be realized. Also, in order to improve the uniformity of the pore density distribution, it is important that the crystalline film formed on the clean lower capacitor electrode as the initial phase be a highly oriented film. In addition, the formation of the initial phase is not limited to the sputtering method, but may be a sol-gel method, a CVD method, or the like.
Method, laser ablation method, or the like.

【０１２６】[0126]

【発明の効果】本発明により、配向性を有する準安定相
から強誘電体相への結晶化の際に生じる体積収縮を利用
して、強誘電体膜中に空孔を生成することで、微細空孔
を強誘電体膜内部に均一に分布させることができる。こ
の微少空孔の存在により、強誘電体膜の実効誘電率が低
下し、強誘電体記憶素子の低電圧動作が可能になる。According to the present invention, voids are generated in a ferroelectric film by utilizing volume shrinkage generated during crystallization from a metastable phase having orientation to a ferroelectric phase. The fine holes can be uniformly distributed inside the ferroelectric film. Due to the presence of these minute holes, the effective dielectric constant of the ferroelectric film is reduced, and low-voltage operation of the ferroelectric memory element becomes possible.

【図面の簡単な説明】[Brief description of the drawings]

【図１】半導体基板上にマトリクス状に配置された、本
発明の実施形態にかかる複数の強誘電体メモリの内の一
部の構成を示す概略図である。FIG. 1 is a schematic diagram showing a partial configuration of a plurality of ferroelectric memories according to an embodiment of the present invention, which are arranged in a matrix on a semiconductor substrate.

【図２】本発明の実施形態にかかる強誘電体メモリを構
成するポーラス強誘電体膜の単位面積当たりの放出電荷
量（電荷密度）と読み出し電圧との関係を示す図であ
る。FIG. 2 is a diagram showing the relationship between the amount of charge emitted per unit area (charge density) and the read voltage of a porous ferroelectric film constituting a ferroelectric memory according to an embodiment of the present invention.

【図３】本発明の実施形態にかかるポーラス強誘電体膜
の製造方法を説明するための図である。FIG. 3 is a diagram for explaining a method of manufacturing a porous ferroelectric film according to the embodiment of the present invention.

【図４】本発明の実施形態にかかる準安定相の断面ＳＥ
Ｍ写真である。FIG. 4 is a cross-sectional SE of a metastable phase according to an embodiment of the present invention.
It is an M photograph.

【図５】本発明の実施形態にかかるポーラス強誘電体膜
のＳＥＭ写真である。FIG. 5 is an SEM photograph of a porous ferroelectric film according to the embodiment of the present invention.

【図６】本発明の実施形態にかかるポーラス強誘電体膜
のＺｒ／Ｔｉ比の違いによる特性の違いを示すヒステリ
シスループである。FIG. 6 is a hysteresis loop showing a difference in characteristics due to a difference in Zr / Ti ratio of the porous ferroelectric film according to the embodiment of the present invention.

【図７】本発明の実施形態にかかるＺｒ／Ｔｉ＝０．５
３／０．４７のポーラス強誘電体膜容量の動作特性図で
ある。FIG. 7 shows Zr / Ti = 0.5 according to the embodiment of the present invention.
FIG. 4 is an operation characteristic diagram of a 3 / 0.47 porous ferroelectric film capacitor.

【図８】本発明の実施形態にかかるＺｒ／Ｔｉ＝０．３
５／０．６５のポーラス強誘電体膜容量の動作特性図で
ある。FIG. 8 shows Zr / Ti = 0.3 according to the embodiment of the present invention.
FIG. 4 is an operation characteristic diagram of a 5 / 0.65 porous ferroelectric film capacitor.

【図９】本発明の実施形態にかかるＺｒ／Ｔｉ＝０．２
０／０．８０のポーラス強誘電体膜容量の動作特性図で
ある。FIG. 9 shows Zr / Ti = 0.2 according to the embodiment of the present invention.
FIG. 9 is an operation characteristic diagram of a 0 / 0.80 porous ferroelectric film capacitor.

【図１０】本発明の実施形態にかかるポーラス強誘電体
膜容量に印加する電圧の違いによる、ポーラス強誘電体
膜容量のＺｒ／Ｔｉ比と動作マージン（ΔＶ_b）の関係
を示す図である。FIG. 10 is a diagram showing the relationship between the Zr / Ti ratio of the porous ferroelectric film capacitance and the operation margin (ΔV _b ) depending on the difference in voltage applied to the porous ferroelectric film capacitance according to the embodiment of the present invention. .

【図１１】本発明の実施形態にかかるポーラス強誘電体
容量に印加する電圧が５Ｖと３Ｖのときの、動作マージ
ン（ΔＶ_b）とポーラス強誘電体膜の膜厚の関係を示す
図である。FIG. 11 is a diagram showing the relationship between the operation margin (ΔV _b ) and the thickness of the porous ferroelectric film when the voltage applied to the porous ferroelectric capacitor according to the embodiment of the present invention is 5V and 3V. .

【図１２】本発明の実施形態にかかる第１の製造方法の
第１工程を説明するための図である。FIG. 12 is a diagram illustrating a first step of a first manufacturing method according to the embodiment of the present invention.

【図１３】本発明の実施形態にかかる第１の製造方法の
第２工程を説明するための図である。FIG. 13 is a view for explaining a second step of the first manufacturing method according to the embodiment of the present invention.

【図１４】本発明の実施形態にかかる第１の製造方法の
第３工程を説明するための図である。FIG. 14 is a diagram illustrating a third step of the first manufacturing method according to the embodiment of the present invention.

【図１５】本発明の実施形態にかかる第１の製造方法の
第４工程を説明するための図である。FIG. 15 is a diagram illustrating a fourth step of the first manufacturing method according to the embodiment of the present invention.

【図１６】本発明の実施形態にかかる第１の製造方法の
第５工程を説明するための図である。FIG. 16 is a view illustrating a fifth step of the first manufacturing method according to the embodiment of the present invention;

【図１７】本発明の実施形態にかかる第１の製造方法の
第６工程を説明するための図である。FIG. 17 is a view illustrating a sixth step of the first manufacturing method according to the embodiment of the present invention.

【図１８】本発明の実施形態にかかる第１の製造方法に
より製造された強誘電体メモリの表面からの深さと各膜
を構成している物質の濃度を示した図である。FIG. 18 is a diagram showing the depth from the surface of the ferroelectric memory manufactured by the first manufacturing method according to the embodiment of the present invention and the concentration of a substance constituting each film.

【図１９】本発明の実施形態にかかる第２の製造方法の
第１工程を説明するための図である。FIG. 19 is a diagram illustrating a first step of a second manufacturing method according to the embodiment of the present invention.

【図２０】本発明の実施形態にかかる第２の製造方法の
第２工程を説明するための図である。FIG. 20 is a diagram illustrating a second step of the second manufacturing method according to the embodiment of the present invention.

【図２１】本発明の実施形態にかかる第２の製造方法の
第３工程を説明するための図である。FIG. 21 is a view illustrating a third step of the second manufacturing method according to the embodiment of the present invention.

【図２２】本発明の実施形態にかかる第２の製造方法の
第４工程を説明するための図である。FIG. 22 is a diagram illustrating a fourth step of the second manufacturing method according to the embodiment of the present invention.

【図２３】本発明の実施形態にかかる第２の製造方法の
第５工程を説明するための図である。FIG. 23 is a view illustrating a fifth step of the second manufacturing method according to the embodiment of the present invention.

【図２４】本発明の実施形態にかかる第３の製造方法の
第１工程を説明するための図である。FIG. 24 is a view illustrating a first step of a third manufacturing method according to the embodiment of the present invention.

【図２５】本発明の実施形態にかかる第３の製造方法の
第２工程を説明するための図である。FIG. 25 is a view illustrating a second step of the third manufacturing method according to the embodiment of the present invention.

【図２６】本発明の実施形態にかかる第３の製造方法の
第３工程を説明するための図である。FIG. 26 is a view illustrating a third step of the third manufacturing method according to the embodiment of the present invention.

【図２７】本発明の実施形態にかかる第４の製造方法を
説明するための図である。FIG. 27 is a view illustrating a fourth manufacturing method according to the embodiment of the present invention.

【図２８】従来の強誘電体膜容量のヒステリシスループ
である。FIG. 28 is a hysteresis loop of a conventional ferroelectric film capacitor.

【図２９】従来の強誘電体メモリセルの構成図である。FIG. 29 is a configuration diagram of a conventional ferroelectric memory cell.

【図３０】従来の強誘電体メモリセルの等価回路図であ
る。FIG. 30 is an equivalent circuit diagram of a conventional ferroelectric memory cell.

【図３１】従来の強誘電体メモリセルの動作特性の説明
図である。FIG. 31 is an explanatory diagram of operation characteristics of a conventional ferroelectric memory cell.

【符号の説明】[Explanation of symbols]

１０ ポーラス強誘電体膜 １１ 空孔 １２ 強誘電体容量 １３ 準安定・非強誘電体膜 ２１ シリコン基板 ２２ セルトランジスタ ２３ ワード線 ２４ 下部容量電極 ２５ ビット線 ２６ 上部容量電極 ２７ W（タングステン）コンタクトプラグ ２８ カバー電極膜 ２９ プレート電極線 ３０ 容量電極 ３１ 容量電極用コンタクトホール ３２ 配線 ３３ 容量カバー膜 ３４ 酸化防止膜 ３５ 層間絶縁膜 ５０ グランド ５１ ビット線容量（負荷容量） ６１ フォトレジスト DESCRIPTION OF SYMBOLS 10 Porous ferroelectric film 11 Void 12 Ferroelectric capacitor 13 Metastable / non-ferroelectric film 21 Silicon substrate 22 Cell transistor 23 Word line 24 Lower capacitance electrode 25 Bit line 26 Upper capacitance electrode 27 W (tungsten) contact plug 28 Cover Electrode Film 29 Plate Electrode Line 30 Capacitance Electrode 31 Contact Hole for Capacitance Electrode 32 Wiring 33 Capacitor Cover Film 34 Oxidation Prevention Film 35 Interlayer Insulation Film 50 Ground 51 Bit Line Capacity (Load Capacity) 61 Photoresist

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｆターム(参考） 4G031 AA11 AA12 AA32 BA09 CA02 CA07 CA08 CA09 5F083 FR02 GA05 JA13 MA06 MA17 MA20 PR22 PR33 5G303 AA10 AB06 AB20 BA03 CA01 CB25 CB35 CB39 DA01 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁷ Identification symbol FI Theme coat ゛ (Reference) H01L 21/8242 F-term (Reference) 4G031 AA11 AA12 AA32 BA09 CA02 CA07 CA08 CA09 5F083 FR02 GA05 JA13 MA06 MA17 MA20 PR22 PR33 5G303 AA10 AB06 AB20 BA03 CA01 CB25 CB35 CB39 DA01

Claims (15)

【特許請求の範囲】[Claims] 【請求項１】電流経路をオン、オフするためのスイッチ
ング手段と、 前記スイッチング手段に接続され、対向する電極と該電
極間に配置された内部に複数の空孔を備える強誘電体膜
とから構成さるコンデンサと、から構成されることを特
徴とする強誘電体記憶素子。1. A switching device for turning on and off a current path, a ferroelectric film connected to the switching device and having an opposing electrode and a plurality of holes therein disposed between the electrodes. A ferroelectric memory element comprising: a capacitor; 【請求項２】前記強誘電体膜が内部に実質的に均一に分
布する空孔を有することによって、その実効誘電率は小
さくなることを特徴とする請求項１に記載の強誘電体記
憶素子。2. The ferroelectric memory element according to claim 1, wherein said ferroelectric film has pores distributed substantially uniformly therein, so that its effective dielectric constant is reduced. . 【請求項３】前記強誘電体膜の内部に存在する空孔は、
互いに独立して存在することを特徴とする請求項１、請
求項２のいずれかに記載の強誘電体記憶素子。3. A vacancy existing inside the ferroelectric film,
3. The ferroelectric memory element according to claim 1, wherein the ferroelectric memory elements exist independently of each other. 【請求項４】前記強誘電体膜の内部に分布する空孔は、
その内径が５ｎｍから５０ｎｍであることを特徴とする
請求項１乃至請求項３に記載の強誘電体記憶素子。4. A vacancy distributed inside the ferroelectric film,
4. The ferroelectric memory element according to claim 1, wherein the inner diameter is 5 nm to 50 nm. 【請求項５】前記強誘電体膜の結晶軸は、膜厚方向に配
向していることを特徴とする請求項１乃至請求項４の何
れか１項に記載の強誘電体記憶素子。5. The ferroelectric memory element according to claim 1, wherein a crystal axis of said ferroelectric film is oriented in a film thickness direction. 【請求項６】前記強誘電体膜は、鉛、ジルコニウムとチ
タンの酸化物を主成分とするペロブスカイト構造であ
り、そのジルコニウム／チタン比が０．３／０．７から
０．７５／０．２５であることを特徴とする請求項１乃
至請求項５の何れか１項に記載の強誘電体記憶素子。6. The ferroelectric film has a perovskite structure mainly composed of an oxide of lead, zirconium and titanium, and has a zirconium / titanium ratio of 0.3 / 0.7 to 0.75 / 0.5. The ferroelectric memory element according to claim 1, wherein the number is 25. 【請求項７】前記強誘電体膜は、その膜厚が１５０ｎｍ
から３００ｎｍであることを特徴とする請求項１乃至請
求項６の何れか１項に記載の強誘電体記憶素子。7. The ferroelectric film has a thickness of 150 nm.
The ferroelectric memory element according to claim 1, wherein the thickness is from 300 to 300 nm. 【請求項８】スイッチング素子と強誘電体容量とから構
成される複数の強誘電体記憶素子を備える記憶装置にお
いて、 半導体基板上にマトリクス状に配置され、電流経路をオ
ン、オフするためのトランジスタと、 前記トランジスタの制御端子に接続されたワードライン
と、 前記トランジスタの電流経路の一端に接続されたビット
ラインと、 各前記トランジスタの電流経路の他端に接続され、内部
に複数の空孔を備える強誘電体膜とから構成さるコンデ
ンサと、から構成されることを特徴とする記憶装置。8. A storage device comprising a plurality of ferroelectric storage elements each composed of a switching element and a ferroelectric capacitor, wherein the transistors are arranged in a matrix on a semiconductor substrate and turn on and off a current path. A word line connected to a control terminal of the transistor; a bit line connected to one end of a current path of the transistor; and a plurality of holes connected to the other end of the current path of each transistor. And a capacitor composed of a ferroelectric film provided. 【請求項９】半導体基板と、 該半導体基板に形成されたトランジスタと、 前記半導体基板及び前記トランジスタ上に形成された絶
縁膜と、 該絶縁膜上に形成された第１及び第２の容量電極と、 前記第１の電極と第２の容量電極の間に配置された内部
に複数の空孔を備える強誘電体膜と、 前記絶縁膜を貫通して前記トランジスタの電流路の一端
に接続された第１の電極と前記絶縁膜を貫通し、前記第
２の容量電極を前記トランジスタの前記電流路の他端に
接続する第２の電極と、から構成されることを特徴とす
る記憶装置。9. A semiconductor substrate, a transistor formed on the semiconductor substrate, an insulating film formed on the semiconductor substrate and the transistor, and first and second capacitance electrodes formed on the insulating film A ferroelectric film having a plurality of holes therein disposed between the first electrode and the second capacitor electrode; and a ferroelectric film penetrating the insulating film and connected to one end of a current path of the transistor. And a second electrode penetrating the insulating film and connecting the second capacitor electrode to the other end of the current path of the transistor. 【請求項１０】スイッチング素子と強誘電体容量とから
構成される強誘電体記憶素子を形成する方法において、 強誘電体容量を形成する工程は、 準安定な非強誘電体膜を形成する成膜工程と、 前記非強誘電体膜に熱処理を施して、膜内に分布する空
孔を有する強誘電体膜に結晶転移させる転移工程と、 を備えることを特徴とする強誘電体記憶素子の製造方
法。10. A method for forming a ferroelectric memory element comprising a switching element and a ferroelectric capacitor, wherein the step of forming a ferroelectric capacitor includes forming a metastable non-ferroelectric film. A film process, and a heat treatment of the non-ferroelectric film, a transition step of crystal transition to a ferroelectric film having vacancies distributed in the film, Production method. 【請求項１１】前記成膜工程は、強誘電体膜よりも密度
の低い、膜厚方向に結晶軸が配向した準安定な非強誘電
体膜を形成する工程から構成されることを特徴とする請
求項１０に記載の強誘電体記憶素子の製造方法。11. The film forming step comprises the step of forming a metastable non-ferroelectric film having a density lower than that of the ferroelectric film and having crystal axes oriented in the film thickness direction. The method for manufacturing a ferroelectric memory element according to claim 10. 【請求項１２】前記転移工程は、準安定な非強誘電体相
から強誘電体相への結晶転移温度以上に前記非強誘電体
膜を加熱することにより、該非強誘電体膜の内部に複数
の強誘電体の結晶核を発生させ、この結晶核を成長させ
て、結晶配向性を有する強誘電体膜を得る工程から構成
されることを特徴とする請求項１０乃至請求項１１の何
れか１項に記載の強誘電体記憶素子の製造方法。12. The non-ferroelectric film according to claim 12, wherein said non-ferroelectric film is heated to a temperature higher than a crystal transition temperature from a metastable non-ferroelectric phase to a ferroelectric phase. 12. The method according to claim 10, further comprising a step of generating crystal nuclei of a plurality of ferroelectrics and growing the crystal nuclei to obtain a ferroelectric film having crystal orientation. The method for manufacturing a ferroelectric memory element according to claim 1. 【請求項１３】前記転移工程は、準安定な非強誘電体相
から強誘電体相への結晶転移温度以上で前記非強誘電体
膜を加熱することにより、該非強誘電体膜の内部に複数
の強誘電体の結晶核を発生させ、この結晶核を成長させ
るときに生じる体積収縮により空孔を膜内に分布させる
工程から構成される、ことを特徴とする請求項１０乃至
請求項１２の何れか１項に記載の強誘電体記憶素子の製
造方法。13. The non-ferroelectric film according to claim 13, wherein the non-ferroelectric film is heated by heating the non-ferroelectric film at a temperature higher than a crystal transition temperature from a metastable non-ferroelectric phase to a ferroelectric phase. 13. The method according to claim 10, further comprising a step of generating crystal nuclei of a plurality of ferroelectrics and distributing holes in the film by volume shrinkage caused when growing the crystal nuclei. 7. The method for manufacturing a ferroelectric memory element according to claim 1. 【請求項１４】前記成膜工程は、下地を３００℃から５
００℃に加熱する工程と、酸素を含むプラズマガスを利
用したスパッタ法により、準安定なパイロクロア相の非
強誘電体膜を加熱された前記下地の上に形成する工程
と、を備え、 前記転移工程は、前記非強誘電体膜に５５０℃から７０
０℃の熱処理を行って、ペロブスカイト相の強誘電体膜
に転移させる工程を備える、ことを特徴とする請求項１
０乃至請求項１３の何れか１項に記載の強誘電体記憶素
子の製造方法。14. The method according to claim 14, wherein the film forming step comprises:
A step of heating to a temperature of 00 ° C., and a step of forming a metastable pyrochlore phase non-ferroelectric film on the heated base by a sputtering method using a plasma gas containing oxygen, The process is performed at 550 ° C. to 70 ° C.
2. The method according to claim 1, further comprising a step of performing a heat treatment at 0 ° C. to transform the ferroelectric film into a perovskite phase ferroelectric film.
The method for manufacturing a ferroelectric memory element according to claim 1. 【請求項１５】半導体基板にスイッチとして機能するト
ランジスタを形成する工程と、 前記半導体基板及び前記トランジスタ上に絶縁膜を形成
する工程と、 前記絶縁膜上に第１の容量電極を形成する工程と、 前記第１の電極上に結晶質の準安定相で、膜厚方向に結
晶軸が配向している非強誘電体膜を形成する成膜工程
と、 前記非強誘電体膜に熱処理を施して、膜内に分布する空
孔を有する強誘電体膜に結晶転移させる転移工程と、 前記強誘電体膜上に第２の容量電極を形成する工程と、 前記第１と第２の容量電極と前記トランジスタの電流路
の一端とを接続する工程と、を備えることを特徴とする
記憶装置の製造方法。15. A step of forming a transistor functioning as a switch on a semiconductor substrate, a step of forming an insulating film over the semiconductor substrate and the transistor, and a step of forming a first capacitor electrode over the insulating film. Forming a non-ferroelectric film having a crystalline metastable phase with a crystal axis oriented in a film thickness direction on the first electrode; and performing a heat treatment on the non-ferroelectric film. Transferring a crystal to a ferroelectric film having holes distributed in the film, forming a second capacitor electrode on the ferroelectric film, and forming the first and second capacitor electrodes. And a step of connecting a current path of the transistor to one end of the transistor.