JP2000151104A - Multilayer board - Google Patents
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- JP2000151104A JP2000151104A JP10320623A JP32062398A JP2000151104A JP 2000151104 A JP2000151104 A JP 2000151104A JP 10320623 A JP10320623 A JP 10320623A JP 32062398 A JP32062398 A JP 32062398A JP 2000151104 A JP2000151104 A JP 2000151104A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は多層基板に係り、特
に積層型コンデンサや積層型インダクタ等の積層構造を
なす受動素子を内蔵した多層基板に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer substrate, and more particularly to a multilayer substrate having a built-in passive element such as a multilayer capacitor or a multilayer inductor.
【０００２】[0002]
【従来の技術】近年、電子機器の小型軽量化の要求は、
特にパーソナル・コンピュータと通信の技術の上に立脚
したモバイル・コミニュケーション分野における高性能
化が進展する中で益々強いものとなっている。そして、
こうした電子機器の小型軽量化に伴い、電子機器に使用
されるセラミックス多層基板についても同様に小型軽量
化の要望も強くなってきた。このため、セラミックス多
層基板、例えば高温焼成タイプのアルミナ多層基板や低
温焼成可能な低温焼成ガラスセラミックス多層基板等に
おいては、従来から、抵抗、コンデンサ、インダクタ等
の受動素子をセラミックス多層基板の表層部や内層部に
形成して、その軽薄短小化を図ろうとする技術が開発さ
れてきた。2. Description of the Related Art In recent years, there has been a demand for smaller and lighter electronic devices.
In particular, it has become increasingly strong as the performance of mobile communication, which is based on the technology of personal computers and communication, has been improved. And
With the reduction in size and weight of such electronic devices, demands for the reduction in size and weight of ceramic multilayer substrates used in electronic devices have also increased. For this reason, in ceramic multilayer substrates, for example, high-temperature firing type alumina multilayer substrates and low-temperature firing low-temperature firing glass-ceramic multilayer substrates, etc., passive elements such as resistors, capacitors, inductors, etc. have conventionally been used for the surface layer portion of the ceramic multilayer substrate. Techniques have been developed that are formed in the inner layer to reduce the size and weight.
【０００３】以下、従来のセラミックス多層基板の一例
として、受動素子を内蔵化したセラミックス多層基板に
ついて、図１４及び図１５を用いて説明する。ここで、
図１４は従来の受動素子を内蔵化したセラミックス多層
基板を示す断面図であり、図１５は図１４のセラミック
ス多層基板に内蔵されたコンデンサを説明するための断
面図である。A ceramic multilayer substrate having a built-in passive element will be described below as an example of a conventional ceramic multilayer substrate with reference to FIGS. 14 and 15. FIG. here,
FIG. 14 is a cross-sectional view showing a conventional ceramic multilayer substrate having a built-in passive element, and FIG. 15 is a cross-sectional view for explaining a capacitor built in the ceramic multilayer substrate of FIG.
【０００４】図１４に示されるように、従来のセラミッ
クス多層基板においては、例えばガラスセラミックスか
らなる４層のセラミックス層Ｌ２１、Ｌ２２、…、Ｌ２
４が順に積層され、セラミックス多層部４１を構成して
いる。そして、このセラミックス多層部４１のセラミッ
クス層Ｌ２１、Ｌ２２、…、Ｌ２４のうち、最上層のセ
ラミックス層Ｌ２１上面、セラミックス層Ｌ２１、Ｌ２
２、…、Ｌ２４の各層間、及び最下層のセラミックス層
Ｌ２４下面には、それぞれ配線導体層Ｍ２１、Ｍ２２、
…、Ｍ２５が形成されている。As shown in FIG. 14, in a conventional ceramic multilayer substrate, for example, four ceramic layers L21, L22,.
4 are sequentially stacked to form a ceramic multilayer portion 41. Then, of the ceramic layers L21, L22,..., L24 of the ceramic multilayer portion 41, the upper surface of the uppermost ceramic layer L21, the ceramic layers L21, L2
, L24, and on the lower surface of the lowermost ceramic layer L24, respectively, the wiring conductor layers M21, M22,
.., M25 are formed.
【０００５】また、セラミックス多層部４１の上方の表
層部、即ちセラミックス層Ｌ２１上に、受動素子として
の抵抗素子Ｒ２１及びコンデンサＣ２１が形成されてい
る。また、セラミックス多層部４１の内層部、例えばセ
ラミックス層Ｌ２２とＬ２３との間には、コンデンサＣ
２２が形成されている。更に、セラミックス多層部４１
の下方の表層部、即ちセラミックス層Ｌ２４上にも、抵
抗素子Ｒ２２が形成されている。[0005] A resistor R21 and a capacitor C21 as passive elements are formed on a surface layer portion above the ceramic multilayer portion 41, that is, on the ceramic layer L21. Further, a capacitor C is provided between inner layers of the ceramic multilayer portion 41, for example, between the ceramic layers L22 and L23.
22 are formed. Furthermore, the ceramic multilayer part 41
The resistance element R22 is also formed on the surface layer portion below, that is, on the ceramic layer L24.
【０００６】また、セラミックス多層部４１の上方の表
層部、即ち抵抗素子Ｒ２１及びコンデンサＣ２１が形成
されているセラミックス層Ｌ２１上面上にはビルドアッ
プ層４２ａが形成され、セラミックス多層部４１の下方
の表層部、即ち抵抗素子Ｒ２２が形成されているセラミ
ックス層Ｌ２４下面上にもビルドアップ層４２ｂが形成
されている。そして、これらのビルドアップ層４２ａ上
面及びビルドアップ層４２ｂ下面には、それぞれ配線導
体層Ｍ２６、Ｍ２７が形成されている。A build-up layer 42a is formed on the upper surface of the ceramic multilayer portion 41, that is, on the upper surface of the ceramic layer L21 on which the resistor R21 and the capacitor C21 are formed. The build-up layer 42b is also formed on the portion, that is, on the lower surface of the ceramic layer L24 on which the resistance element R22 is formed. The wiring conductor layers M26 and M27 are formed on the upper surface of the build-up layer 42a and the lower surface of the build-up layer 42b, respectively.
【０００７】更に、セラミックス多層部４１の各セラミ
ックス層Ｌ２１、Ｌ２２、…、Ｌ２４に、それぞれ配線
導体層Ｍ２１、Ｍ２２、…、Ｍ２５や抵抗素子Ｒ２１、
Ｒ２２やコンデンサＣ２１、Ｃ２２に接続するスルーホ
ール４３が形成されている。また、ビルドアップ層４２
ａ、４２ｂにも、それぞれ配線導体層Ｍ２６、Ｍ２７
や、セラミックス層Ｌ２１上面の配線導体層Ｍ２１、セ
ラミックス層Ｌ２４下面の配線導体層Ｍ２５や、セラミ
ックス層Ｌ２１上面のコンデンサＣ２１に接続するスル
ーホール４４が形成されている。The ceramic layers L21, L22,..., L24 of the ceramic multilayer portion 41 are respectively provided with wiring conductor layers M21, M22,.
A through hole 43 connected to R22 and capacitors C21 and C22 is formed. Also, the build-up layer 42
a and 42b are also provided on the wiring conductor layers M26 and M27, respectively.
Also, a through hole 44 is formed to connect to the wiring conductor layer M21 on the upper surface of the ceramic layer L21, the wiring conductor layer M25 on the lower surface of the ceramic layer L24, and the capacitor C21 on the upper surface of the ceramic layer L21.
【０００８】なお、これらの抵抗素子Ｒ２１、Ｒ２２
は、詳細な図示は省略するが、相対する２つの電極と、
これら２つの電極に接続する抵抗体層とから構成されて
いる。また、コンデンサＣＣ２２は、図１５（ｂ）に示
されるように、セラミックス層Ｌ２３上に形成された下
部電極４５と、この下部電極４５上にバリアメタル層４
６を介して形成された誘電体層４７と、この誘電体層４
７上にバリアメタル層を介して形成された上部電極（図
１５においては、バリアメタル層及び上部電極を合わせ
て図示する）４８とから構成されている。また、コンデ
ンサＣ２１も、基本的にコンデンサＣ２２と同様の構成
である。The resistance elements R21, R22
Is not shown in detail, but has two opposing electrodes,
And a resistor layer connected to these two electrodes. As shown in FIG. 15B, the capacitor CC22 includes a lower electrode 45 formed on the ceramic layer L23 and a barrier metal layer 4 on the lower electrode 45.
6, a dielectric layer 47 formed through the dielectric layer 4
An upper electrode 48 (in FIG. 15, the barrier metal layer and the upper electrode are shown together) formed on the gate electrode 7 via a barrier metal layer. The capacitor C21 has basically the same configuration as the capacitor C22.
【０００９】そして、このようなキャパシタＣ２１、Ｃ
２２によって得られる静電容量Ｃは、次の式により与え
られる。 Ｃ＝ε0 ・ε・（Ａ／ｄ） （１） 但し、ε0 ：係数８．８５４×１０-12 （Ｆ／ｍ） ε ：比誘電率 Ａ ：電極面積 ｄ ：電極間距離Then, such capacitors C21, C
The capacitance C obtained by 22 is given by the following equation. C = ε 0 · ε · (A / d) (1) where ε 0 : coefficient 8.854 × 10 −12 (F / m) ε: relative permittivity A: electrode area d: distance between electrodes
【００１０】また、例えばコンデンサＣ２２は、図１５
（ａ）、（ｂ）に示されるように、セラミックス層Ｌ２
２に形成されているスルーホール４３ａ、４３ｂのいず
れかの位置が、セラミックス層Ｌ３上面のコンデンサＣ
２２の上部電極４８の位置に対応し、セラミックス層Ｌ
２とセラミックス層Ｌ３とを積層した場合にセラミック
ス層Ｌ２のスルーホール４３ａ、４３ｂのいずれかがコ
ンデンサＣ２２の上部電極４８に接続するようになって
いる。こうして、コンデンサＣ２２の上部電極４８に接
続するセラミックス層Ｌ２のスルーホール４３ａ、４３
ｂのいずれかとコンデンサＣ２２の下部電極４５に接続
するセラミックス層Ｌ２３のスルーホール４３ｃとの間
に所定の静電容量Ｃが得られることになる。For example, the capacitor C22 is
(A) and (b), the ceramic layer L2
The position of any of the through holes 43a, 43b formed in the capacitor C2 on the upper surface of the ceramic layer L3
22 corresponding to the position of the upper electrode 48 of the ceramic layer L
When the ceramic layer 2 and the ceramic layer L3 are stacked, one of the through holes 43a and 43b of the ceramic layer L2 is connected to the upper electrode 48 of the capacitor C22. Thus, the through holes 43a, 43 in the ceramic layer L2 connected to the upper electrode 48 of the capacitor C22.
A predetermined capacitance C is obtained between any one of b and the through hole 43c of the ceramic layer L23 connected to the lower electrode 45 of the capacitor C22.
【００１１】ところで、図１４に示されるセラミックス
多層基板を構成する各要素には、次のような材料が用い
られる。即ち、セラミックス層Ｌ２１、Ｌ２２、…、Ｌ
２４はアルミナ（Ａｌ2 Ｏ3 ）とホウケイ酸酸化物（Ｂ
2 Ｏ3 −ＳｉＯ2 ）とを混合してなるガラスセラミック
スを材料とする。そして、このガラスセラミックスは、
一般的に比誘電率５．６〜８．０程度、熱伝導率約２．
５Ｗ／ｍ・Ｋ〜３Ｗ／ｍ・Ｋ、熱膨張係数約５．５×１
０-6／゜Ｃ、耐熱温度約８５０℃〜９５０℃（焼成温
度）の特性を有している。また、その絶縁破壊電圧は、
約１０ＫＶ／ｍｍ〜２０ＫＶ／ｍｍである。なお、セラ
ミックス材料としては、このガラスセラミックスの他
に、高純度アルミナ、ジルコニア、ＡｌＮ（窒化アル
ミ）等を材料とするものがある。By the way, the following materials are used for each element constituting the ceramic multilayer substrate shown in FIG. That is, the ceramic layers L21, L22,.
24 is alumina (Al 2 O 3 ) and borosilicate oxide (B
2 O 3 —SiO 2 ) as a material. And this glass ceramic is
Generally, the relative dielectric constant is about 5.6 to 8.0, and the thermal conductivity is about 2.
5W / m · K to 3W / m · K, coefficient of thermal expansion 5.5 × 1
It has characteristics of 0 -6 / ° C and a heat-resistant temperature of about 850 ° C to 950 ° C (firing temperature). The breakdown voltage is
It is about 10 KV / mm to 20 KV / mm. In addition, as a ceramic material, there is a material using high-purity alumina, zirconia, AlN (aluminum nitride), or the like in addition to the glass ceramic.
【００１２】また、ビルドアップ層４２ａ、４２ｂは、
例えばポリイミド、エポキシ系樹脂等の有機材料や結晶
化ガラス等を材料として用いる。The build-up layers 42a and 42b are
For example, an organic material such as polyimide or epoxy resin, crystallized glass, or the like is used as the material.
【００１３】また、配線導体層Ｍ２１、Ｍ２２、…、Ｍ
２７及びスルーホール４３、４４は、例えばＣｕ
（銅）、Ａｇ（銀）、Ａｇ−Ｐｔ（白金）、Ａｇ−Ｐｄ
（パラジウム）、Ｗ（タングステン）、Ｍｏ（モリブデ
ン）等の単体又は混合体を材料とする。これらのいずれ
を選択するかは、前述のセラミックス材料の焼成温度、
焼成雰囲気、形成する回路の特性等に基づいて決定す
る。なお、内層にＡｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄを使用
し、外層にＣｕを使用する積層構造の場合もある。The wiring conductor layers M21, M22,.
27 and through holes 43 and 44 are made of, for example, Cu
(Copper), Ag (silver), Ag-Pt (platinum), Ag-Pd
The material is a simple substance or a mixture of (palladium), W (tungsten), Mo (molybdenum) and the like. Which of these is selected depends on the firing temperature of the ceramic material described above,
It is determined based on the firing atmosphere, the characteristics of the circuit to be formed, and the like. In some cases, Ag, Ag-Pt, and Ag-Pd are used for the inner layer and Cu is used for the outer layer.
【００１４】また、抵抗素子Ｒ２１、Ｒ２２を構成する
電極には、例えばＣｕ、Ａｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ
等が材料として使用され、抵抗体層には、例えばＲｕＯ
2 系、ＬａＢ6 、ＳｎＯ2 系等が材料として使用され
る。The electrodes constituting the resistance elements R21 and R22 include, for example, Cu, Ag, Ag-Pt, Ag-Pd
Is used as a material, and the resistor layer is made of, for example, RuO.
2 system, LaB 6 , SnO 2 system and the like are used as materials.
【００１５】更に、コンデンサＣ２１、Ｃ２２を構成す
る下部電極４５及び上部電極４８には、例えばＣｕ、Ａ
ｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ等が材料として使用され、
誘電体層４７には、例えば比誘電率２０〜２８程度のタ
ンタルオキサイド、比誘電率２０００程度のＢａＴｉＯ
3 、比誘電率１５０〜２００程度のＳｒＴｉＯ3 、比誘
電率５００〜８６０程度のＢａＳｒＴｉＯ3 、比誘電率
１００〜２００程度のＰｂＴｉＯ3 、比誘電率７００〜
４０００程度のＰｂＬａＺｒＴｉＯ3 等の多種の材料が
使用される。また、バリアメタル層４６は、例えばＷ、
Ｒｕ（ルテニウム）、Ｐｔ、Ａｕ（金）、Ｔｉ（チタ
ン）等を材料とし、単体層又は複数材料の積層構造をな
している。Further, the lower electrode 45 and the upper electrode 48 constituting the capacitors C21 and C22 are, for example, Cu, A
g, Ag-Pt, Ag-Pd, etc. are used as materials,
The dielectric layer 47 is made of, for example, tantalum oxide having a relative dielectric constant of about 20 to 28, or BaTiO having a relative dielectric constant of about 2,000.
3 , SrTiO 3 having a relative dielectric constant of about 150 to 200, BaSrTiO 3 having a relative dielectric constant of about 500 to 860, PbTiO 3 having a relative dielectric constant of about 100 to 200, and a relative dielectric constant of 700 to
Various materials such as about 4000 PbLaZrTiO 3 are used. Further, the barrier metal layer 46 is made of, for example, W,
The material is made of Ru (ruthenium), Pt, Au (gold), Ti (titanium), or the like, and has a single-layer structure or a laminated structure of a plurality of materials.
【００１６】次に、図１４に示されるセラミックス多層
基板の製造プロセスを説明する。 手順−１ セラミック材料としてアルミナ及びホウケイ酸酸化物の
粉末を、水又はアルコール等の溶剤に加えて混合する。
このときの粉体の粒径は、平均数μｍ程度である。続い
て、この混合体を練り合わせて泥奨し、混練体を形成す
る。Next, a manufacturing process of the ceramic multilayer substrate shown in FIG. 14 will be described. Procedure-1 Powder of alumina and borosilicate oxide as a ceramic material is added to a solvent such as water or alcohol and mixed.
The average particle size of the powder at this time is about several μm. Subsequently, the mixture is kneaded to form a kneaded body.
【００１７】手順−２ この混練体を延ばして、厚さ１０μｍ〜２５０μｍ程度
のロール状の薄膜に成膜する。そして、この薄膜を縦横
寸法５０ｍｍ〜２００ｍｍ程度に切断して、複数枚の薄
板を形成する。この薄板が、一般にグリーンシートと呼
ばれるものである。Procedure-2 The kneaded body is extended and formed into a roll-shaped thin film having a thickness of about 10 μm to 250 μm. Then, the thin film is cut into a length and width of about 50 mm to 200 mm to form a plurality of thin plates. This thin plate is generally called a green sheet.
【００１８】手順−３ ４枚のグリーンシートに、穴径５０μｍ〜２００μｍ程
度の複数のスルーホール用の穴を明ける。これらのスル
ーホール用の穴明け方法としては、例えばドリルによる
方法、金型による方法、レーザ等を用いる方法等があ
る。その後、これらのスルーホール用の穴に、例えばＣ
ｕ、Ａｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ、Ｗ、Ｍｏ等の単体
又は混合体からなる導体を埋め込んで、スルーホール４
３を形成する。このスルーホール用の穴に導体を埋め込
む方法としては、一般にスクリーン印刷法を用いる。Procedure-3 A plurality of through holes having a hole diameter of about 50 μm to 200 μm are formed in four green sheets. Drilling methods for these through holes include, for example, a method using a drill, a method using a mold, and a method using a laser. Then, for example, C
u, Ag, Ag-Pt, Ag-Pd, W, Mo, or the like, a conductor made of a simple substance or a mixture is buried, and a through hole 4 is formed.
Form 3 As a method of embedding a conductor in the through hole, a screen printing method is generally used.
【００１９】手順−４ ４枚のグリーンシートのそれぞれに配線導体の印刷を行
う。即ち、グリーンシートの上面、場合によっては上面
及び下面に、導体印刷を行い、スルーホールの受けラン
ド、配線パターン、部品ランド等の配線導体層Ｍ２１、
Ｍ２２、…、Ｍ２５を形成する。このときの配線導体層
Ｍ２１、Ｍ２２、…、Ｍ２５の材料としては、スルーホ
ール４３の形成に使用した導体と同系統のものを用い
る。Procedure-4 Wiring conductors are printed on each of the four green sheets. That is, conductor printing is performed on the upper surface of the green sheet, and in some cases, on the upper surface and the lower surface, and the wiring conductor layer M21 such as the receiving land of the through hole, the wiring pattern, the component land,
, M25 are formed. At this time, as the material of the wiring conductor layers M21, M22,..., M25, the same material as the conductor used to form the through hole 43 is used.
【００２０】手順−５ ４枚のグリーンシートのうち、所定のグリーンシート上
に、コンデンサＣ２２を形成する。即ち、所定のグリー
ンシート上に印刷法により下部電極４５を形成し、乾燥
処理を行った後、この下部電極４５上に印刷法によりバ
リアメタル層４６を形成して、乾燥処理を行う。続い
て、このバリアメタル層４６上に印刷法により誘電体層
４７を形成して、乾燥処理を行う。更にこの誘電体層４
７上に印刷法によりバリアメタル層を形成し、乾燥処理
を行った後、このバリアメタル層上に、印刷法により上
部電極４８を形成する。Procedure-5 A capacitor C22 is formed on a predetermined green sheet among the four green sheets. That is, a lower electrode 45 is formed on a predetermined green sheet by a printing method and a drying process is performed. Then, a barrier metal layer 46 is formed on the lower electrode 45 by a printing method and a drying process is performed. Subsequently, a dielectric layer 47 is formed on the barrier metal layer 46 by a printing method, and a drying process is performed. Further, the dielectric layer 4
After a barrier metal layer is formed on the barrier metal layer 7 by a printing method and dried, an upper electrode 48 is formed on the barrier metal layer by a printing method.
【００２１】手順−６ コンデンサＣ２２を形成したグリーンシートを含め、各
グリーンシートの位置合わせを行った後、順次積み上げ
る。そして、積層プレスを行い、各グリーンシート間に
エアー等が残存しないようにする。Procedure-6 After aligning the green sheets including the green sheet on which the capacitor C22 is formed, the green sheets are sequentially stacked. Then, a lamination press is performed so that air or the like does not remain between the green sheets.
【００２２】手順−７ 積層プレスによって積層されたグリーンシートを所望の
大きさに切断する。こうして、生積層体を形成する。Procedure-7 The green sheets laminated by the laminating press are cut into a desired size. Thus, a green laminate is formed.
【００２３】手順−８ ４枚のグリーンシートが積層された生積層体を加熱しな
がら、場合によっては加圧しながら、各グリーンシート
内に存在するバインダーを除去する。更に本焼成を行
い、４枚の積層されたグリーンシートをそれぞれセラミ
ックス層Ｌ２１、Ｌ２２、…、Ｌ２４に変化させる。こ
うして、４層のセラミックス層Ｌ２１、Ｌ２２、…、Ｌ
２４が順に積層されたセラミックス多層部４１を形成す
る。Procedure-8 The binder present in each green sheet is removed while heating the green laminate on which the four green sheets are laminated and optionally applying pressure. Further, the main firing is performed to change the four stacked green sheets into ceramic layers L21, L22,..., L24, respectively. Thus, the four ceramic layers L21, L22,.
24 form a ceramic multilayer portion 41 which is sequentially laminated.
【００２４】手順−９ セラミックス多層部４１の上方の表層部、即ちセラミッ
クス層Ｌ２１上面上に抵抗素子Ｒ２１及びコンデンサＣ
２１を形成し、下方の表層部、即ちセラミックス層Ｌ２
４下面上に抵抗素子Ｒ２２を形成する。即ち、セラミッ
クス層Ｌ２１表面の数μｍ程度の凹凸を平坦にする平滑
化処理を行った後、その上に、上記の手順−５の場合と
ほぼ同様の方法を用いて、印刷法による下部電極４５の
形成、乾燥処理、印刷法によるバリアメタル層４６の形
成、乾燥処理、印刷法による誘電体層４７の形成、乾燥
処理、印刷法によるバリアメタル層の形成、乾燥処理、
印刷法による上部電極４８の形成を行う。こうして、セ
ラミックス層Ｌ２１上にコンデンサＣ２１を形成する。
なお、ここで、セラミックス層Ｌ２１表面の平滑化処理
を行った理由は、凹凸のある表面にコンデンサを形成す
ると、ボイドが発生し、このボイドに起因する電界集中
が生じて、電極間の短絡を招く等の不具合が起こる危険
性があるからである。Procedure-9: A resistive element R21 and a capacitor C are placed on the surface layer above the ceramic multilayer section 41, that is, on the upper surface of the ceramic layer L21.
21 and a lower surface layer, that is, a ceramic layer L2
4 A resistance element R22 is formed on the lower surface. That is, after performing a smoothing process for flattening irregularities of about several μm on the surface of the ceramic layer L21, a lower electrode 45 is formed on the lower electrode 45 by a printing method using substantially the same method as in the above-described procedure-5. Forming, drying, forming a barrier metal layer 46 by a printing method, drying, forming a dielectric layer 47 by a printing method, drying, forming a barrier metal layer by a printing method, drying,
The upper electrode 48 is formed by a printing method. Thus, the capacitor C21 is formed on the ceramic layer L21.
Here, the reason why the surface of the ceramic layer L21 was smoothed was that, when a capacitor was formed on an uneven surface, voids were generated, electric field concentration caused by the voids occurred, and a short circuit between the electrodes occurred. This is because there is a risk of inconvenience and other inconveniences.
【００２５】また、セラミックス層Ｌ２１上に、印刷法
により導体を塗布し、２つの電極を相対して形成した
後、再び印刷法を用いてこれら２つの電極に接続する抵
抗体を塗布し、抵抗体層を形成する。場合によっては、
抵抗体を塗布した後、乾燥させる工程を付加する。こう
して、セラミックス層Ｌ２１上に上に抵抗素子Ｒ２１を
形成する。同様にして、セラミックス多層部４１の下方
の表層部、即ちセラミックス層Ｌ２４下面上に、抵抗素
子Ｒ２２を形成する。On the ceramics layer L21, a conductor is applied by a printing method to form two electrodes facing each other, and then a resistor connected to these two electrodes is applied again by a printing method to form a resistor. Form a body layer. In some cases,
After applying the resistor, a drying step is added. Thus, the resistance element R21 is formed on the ceramic layer L21. Similarly, the resistance element R22 is formed below the ceramic layer portion 41, that is, on the lower surface of the ceramic layer L24.
【００２６】なお、セラミックス多層部４１の表層部に
コンデンサＣ２１や抵抗素子Ｒ２１、Ｒ２２を形成する
場合には、セラミックス多層部４１の内層部にコンデン
サＣ２２を形成する場合と異なり、スパッタ法やＣＶＤ
法を用いた薄膜形成プロセスを採用することも可能であ
る。この場合、より高性能な受動素子を形成することが
可能になり、特にコンデンサの場合、その高容量化を容
易に実現することが可能になる。When the capacitor C21 and the resistance elements R21 and R22 are formed on the surface layer of the ceramic multilayer portion 41, unlike the case where the capacitor C22 is formed on the inner layer portion of the ceramic multilayer portion 41, the sputtering method or the CVD method is used.
It is also possible to adopt a thin film forming process using a method. In this case, it is possible to form a higher performance passive element, and particularly in the case of a capacitor, it is possible to easily realize a higher capacity.
【００２７】手順−１０ セラミックス層Ｌ２１上面上に形成した抵抗素子Ｒ２１
及びコンデンサＣ２１並びにセラミックス層Ｌ２４下面
上に形成した抵抗素子Ｒ２２のトリミング処理を行う。
例えば、抵抗素子Ｒ２１、Ｒ２２の上面からレーザ又は
サンドブラスト等により抵抗体層の幅方向に溝状の切り
込みを入れ、その抵抗値が所定の目標値の範囲内に入る
ようにする。現在、このトリミング処理によって、０．
５％〜５％程度の抵抗値の精度が得られている。同様
に、コンデンサＣ２１についてもトリミング処理を行
い、その容量値が所定の目標値の範囲内に入るようにす
る。Procedure -10 Resistive element R21 formed on upper surface of ceramic layer L21
Then, a trimming process is performed on the capacitor C21 and the resistance element R22 formed on the lower surface of the ceramic layer L24.
For example, a groove-like cut is made in the width direction of the resistor layer from the upper surfaces of the resistance elements R21 and R22 by laser or sandblasting so that the resistance value falls within a predetermined target value range. At present, this trimming process causes 0.
The accuracy of the resistance value of about 5% to 5% is obtained. Similarly, the trimming process is performed on the capacitor C21 so that the capacitance value falls within a predetermined target value range.
【００２８】手順−１１ セラミックス多層部４１のセラミックス層Ｌ２１上面上
にビルドアップ層４２ａを形成すると共に、セラミック
ス層Ｌ２４下面上にビルドアップ層４２ｂを形成する。
即ち、ビルドアップ層４２ａの材料に例えば樹脂系の材
料を用いる場合には、印刷、スピンコート、シート状材
料の張り合わせ等により樹脂をセラミックス層Ｌ２１上
面に塗布した後、熱硬化やＵＶ等の照射によって硬化さ
せる。また、結晶化ガラスを材料として用いる場合に
は、印刷等によりセラミックス層Ｌ２１上面にペースト
状のガラスを塗布した後、焼成して固化する。こうし
て、セラミックス多層部４１の抵抗素子Ｒ２１及びコン
デンサＣ２１を形成したセラミックス層Ｌ２１上面上に
ビルドアップ層４２ａを形成する。同様にして、セラミ
ックス多層部４１の抵抗素子Ｒ２２を形成したセラミッ
クス層Ｌ２４下面上にビルドアップ層４２ｂを形成す
る。Procedure-11: A build-up layer 42a is formed on the upper surface of the ceramic layer L21 of the ceramic multilayer portion 41, and a build-up layer 42b is formed on the lower surface of the ceramic layer L24.
That is, when a resin-based material is used as the material of the build-up layer 42a, for example, a resin is applied to the upper surface of the ceramic layer L21 by printing, spin coating, laminating a sheet material, or the like, and then is subjected to thermosetting, UV irradiation, or the like. To cure. When crystallized glass is used as a material, paste glass is applied to the upper surface of the ceramic layer L21 by printing or the like, and then fired and solidified. Thus, the build-up layer 42a is formed on the upper surface of the ceramic layer L21 on which the resistor R21 and the capacitor C21 of the ceramic multilayer portion 41 are formed. Similarly, the build-up layer 42b is formed on the lower surface of the ceramic layer L24 on which the resistance element R22 of the ceramic multilayer portion 41 is formed.
【００２９】手順−１２ ビルドアップ層４２ａ、４２ｂにスルーホール４４を形
成する。即ち、ビルドアップ層４２ａの材料に感光性の
樹脂を用いる場合、セラミックス層Ｌ２１上に感光性の
樹脂を塗布し、スルーホール形成予定領域以外の樹脂を
硬化させると共にスルーホール形成予定領域の樹脂を除
去して複数個のスルーホール用の穴を開口した後、これ
らのスルーホール用の穴に例えばメッキ、導体ペースト
の塗布、スパッタ等を用いて導体を埋め込む。こうして
セラミックス層Ｌ２１上面の配線導体層Ｍ２１やコンデ
ンサＣ２１に接続するスルーホール４４をビルドアップ
層４２ａに形成する。Procedure-12 Through holes 44 are formed in the build-up layers 42a and 42b. That is, when a photosensitive resin is used as the material of the build-up layer 42a, the photosensitive resin is applied on the ceramic layer L21, and the resin in the area other than the area where the through hole is to be formed is cured, and the resin in the area where the through hole is to be formed is removed After removing and opening a plurality of through-holes, a conductor is buried in these through-holes by, for example, plating, applying a conductive paste, or sputtering. In this way, through holes 44 connected to the wiring conductor layer M21 and the capacitor C21 on the upper surface of the ceramic layer L21 are formed in the build-up layer 42a.
【００３０】なお、こうしたスルーホール４４の形成方
法以外にも、例えばセラミックス層Ｌ２１上に感光性の
樹脂を塗布して、硬化させた後、レーザ等により複数個
のスルーホール用の穴を開口して、これらのスルーホー
ル用の穴に例えばメッキ、導体ペーストの塗布、スパッ
タ等を用いて導体を埋め込む方法もある。また、ビルド
アップ層４２ａの材料に結晶化ガラスを用いる場合、セ
ラミックス層Ｌ２１上に結晶化ガラスを固定した後、レ
ーザ等により複数個のスルーホール用の穴を開口して、
これらのスルーホール用の穴に例えばメッキ、導体ペー
ストの塗布、スパッタ等を用いて導体を埋め込む方法も
ある。同様にして、セラミックス層Ｌ２４下面上の抵抗
素子Ｒ２２接続するスルーホール４４をビルドアップ層
４２ｂに形成する。In addition to the method of forming the through-holes 44, for example, a photosensitive resin is applied on the ceramic layer L21 and cured, and then a plurality of through-holes are opened by a laser or the like. There is also a method of embedding a conductor in these through-holes using, for example, plating, application of a conductor paste, or sputtering. In the case where crystallized glass is used as the material of the build-up layer 42a, after fixing the crystallized glass on the ceramic layer L21, a plurality of holes for through holes are opened by a laser or the like.
There is also a method of embedding a conductor in these through-holes using, for example, plating, application of a conductor paste, or sputtering. Similarly, a through hole 44 for connecting the resistance element R22 on the lower surface of the ceramic layer L24 is formed in the build-up layer 42b.
【００３１】手順−１３ ビルドアップ層４２ａ上面に、導体の印刷、メッキ、ス
パッタ等を行うことにより、スルーホール４４に接続す
る配線導体層Ｍ２６を形成する。同様にして、ビルドア
ップ層４２ｂ下面に、スルーホール４４に接続する配線
導体層Ｍ２７を形成する。このような製造プロセスによ
り、図１４に示されるような受動素子としての抵抗素子
Ｒ２１、Ｒ２２及びコンデンサＣ２１、Ｃ２２が内蔵さ
れた低温焼成ガラスセラミックス多層基板が形成され
る。Procedure-13 A wiring conductor layer M26 connected to the through hole 44 is formed on the upper surface of the build-up layer 42a by printing, plating, sputtering or the like of a conductor. Similarly, a wiring conductor layer M27 connected to the through hole 44 is formed on the lower surface of the buildup layer 42b. By such a manufacturing process, a low-temperature fired glass-ceramic multilayer substrate in which resistance elements R21 and R22 as passive elements and capacitors C21 and C22 are built as shown in FIG. 14 is formed.
【００３２】なお、上記図１４には示されていないが、
セラミックス多層基板に内蔵される受動素子としては、
上記の抵抗素子Ｒ２１、Ｒ２２及びコンデンサＣ２１、
Ｃ２２等の他に、図１６に示されるように、例えば材料
としてＣｕを用いる幅１００μｍ、厚さ１μｍの角形の
スパイラル形状の内部導体層４９からなるインダクタ５
０がある。即ち、こうした角形のスパイラル形状のイン
ダクタ５０をセラミックス多層部４１の表層部又は内層
部に形成してもよい。また、この角形のスパイラル形状
のインダクタ５０の代わりに、丸形のスパイラル形状の
インダクタを形成してもよい。Although not shown in FIG. 14,
As passive elements built into the ceramic multilayer substrate,
The above-described resistance elements R21, R22 and capacitor C21,
In addition to C22 and the like, as shown in FIG. 16, for example, an inductor 5 composed of a rectangular spiral inner conductor layer 49 having a width of 100 μm and a thickness of 1 μm using Cu as a material.
There is 0. That is, such a rectangular spiral inductor 50 may be formed on the surface layer portion or the inner layer portion of the ceramic multilayer portion 41. Instead of the square spiral inductor 50, a round spiral inductor may be formed.
【００３３】次に、従来のセラミックス多層基板の他の
例として、上記図１４のセラミックス多層基板と異なる
方法で比較的小容量のコンデンサを内蔵化したセラミッ
クス多層基板を、図１７を用いて説明する。ここで、図
１７は従来の比較的小容量のコンデンサを内蔵化したセ
ラミックス多層基板を示す概略断面図である。Next, as another example of the conventional ceramic multilayer substrate, a ceramic multilayer substrate incorporating a capacitor having a relatively small capacity by a method different from that of the ceramic multilayer substrate of FIG. 14 will be described with reference to FIG. . Here, FIG. 17 is a schematic sectional view showing a conventional ceramic multilayer substrate having a built-in capacitor having a relatively small capacity.
【００３４】図１７に示されるように、ガラスセラミッ
クスからなる４層のセラミックス層Ｌ３１、Ｌ３２、
…、Ｌ３４が順に積層されている。そして、こうした積
層構造において、セラミックス層Ｌ３２とセラミックス
層Ｌ３３との間に、同じくガラスセラミックスからなる
コンデンサ用誘電体層Ｌ４０が形成されている。As shown in FIG. 17, four ceramic layers L31 and L32 made of glass ceramics are used.
, L34 are sequentially stacked. In such a laminated structure, a capacitor dielectric layer L40 also made of glass ceramic is formed between the ceramic layers L32 and L33.
【００３５】また、セラミックス層Ｌ３１、Ｌ３２、
…、Ｌ３４のうち、最上層のセラミックス層Ｌ３１上
面、セラミックス層Ｌ３１とセラミックス層Ｌ３２との
間、セラミックス層Ｌ３３とセラミックス層Ｌ３４との
間、及びセラミックス層Ｌ３４下面に、それぞれ配線導
体層Ｍ３１、Ｌ３２、…、Ｌ３４が形成されている。The ceramic layers L31, L32,
, L34, the wiring conductor layers M31 and L32 are provided on the upper surface of the uppermost ceramic layer L31, between the ceramic layers L31 and L32, between the ceramic layers L33 and L34, and on the lower surface of the ceramic layer L34, respectively. ,..., L34 are formed.
【００３６】また、セラミックス層Ｌ３２下面及びセラ
ミックス層Ｌ３３上面に、それぞれ２つのコンデンサ用
電極Ｍ３５ａ、Ｍ３５ｂ及びコンデンサ用電極Ｍ３６
ａ、Ｍ３６ｂがコンデンサ用誘電体層Ｌ４０を間に挟ん
で対向して形成されている。即ち、コンデンサ用誘電体
層Ｌ４０を間に挟んで対向するコンデンサ用電極Ｍ３５
ａ及びコンデンサ用電極Ｍ３６ａによってコンデンサＣ
３１が形成され、同じくコンデンサ用誘電体層Ｌ４０を
間に挟んで対向するコンデンサ用電極Ｍ３５ｂ及びコン
デンサ用電極Ｍ３６ｂによってコンデンサＣ３２が形成
されている。On the lower surface of the ceramic layer L32 and the upper surface of the ceramic layer L33, two capacitor electrodes M35a and M35b and a capacitor electrode M36 are provided, respectively.
a and M36b are formed to face each other with the capacitor dielectric layer L40 interposed therebetween. That is, the capacitor electrode M35 opposed to the capacitor dielectric layer L40 with the capacitor dielectric layer L40 interposed therebetween.
a and the capacitor electrode M36a
The capacitor C32 is formed by the capacitor electrode M35b and the capacitor electrode M36b which are also opposed to each other with the capacitor dielectric layer L40 interposed therebetween.
【００３７】更に、各セラミックス層Ｌ３１、Ｌ３２、
…、Ｌ３４には、それぞれ配線導体層Ｍ３１、Ｌ３２、
…、Ｌ３４及びコンデンサ用電極Ｍ３５ａ、Ｍ３５ｂ、
Ｍ３６ａ、Ｍ３６ｂに接続するスルーホール５１が形成
されている。Further, each of the ceramic layers L31, L32,
, L34 are wiring conductor layers M31, L32, respectively.
..., L34 and capacitor electrodes M35a, M35b,
A through-hole 51 connected to M36a and M36b is formed.
【００３８】ところで、上記図１７に示されるセラミッ
クス多層基板を構成する各要素には、次のような材料が
用いられる。即ち、セラミックス層Ｌ３１、Ｌ３２、
…、Ｌ３４及びコンデンサ用誘電体層Ｌ４０は、上記図
１４のセラミックス多層基板のセラミックス層Ｌ２１、
Ｌ２２、…、Ｌ２４と同様に、アルミナとホウケイ酸酸
化物とを混合してなるガラスセラミックスを材料とす
る。このガラスセラミックスは、一般的に比誘電率５．
６〜８．０程度、熱伝導率約２．５Ｗ／ｍ・Ｋ〜３Ｗ／
ｍ・Ｋ、熱膨張係数約５．５×１０-6／゜Ｃ、耐熱温度
約８５０℃〜９５０℃（焼成温度）の特性を有してい
る。また、その絶縁破壊電圧は、約１０ＫＶ／ｍｍ〜２
０ＫＶ／ｍｍである。The following materials are used for each element constituting the ceramic multilayer substrate shown in FIG. That is, the ceramic layers L31, L32,
, L34 and the dielectric layer for capacitor L40 are the ceramic layer L21 of the ceramic multilayer substrate of FIG.
Similarly to L22,..., L24, a glass ceramic material obtained by mixing alumina and borosilicate oxide is used as a material. This glass ceramic generally has a relative dielectric constant of 5.
About 6 to 8.0, thermal conductivity about 2.5 W / m · K to 3 W /
It has characteristics of m · K, a coefficient of thermal expansion of about 5.5 × 10 −6 / ° C, and a heat-resistant temperature of about 850 ° C. to 950 ° C. (firing temperature). The dielectric breakdown voltage is about 10 KV / mm to 2
0 KV / mm.
【００３９】また、配線導体層Ｍ３１、Ｌ３２、…、Ｌ
３４、コンデンサ用電極Ｍ３５ａ、Ｍ３５ｂ、３６ａ、
Ｍ３６ｂ、スルーホール５１は、上記図１４のセラミッ
クス多層基板の配線導体層Ｍ２１、Ｍ２２、…、Ｍ３０
及びスルーホール４３と同様に、例えばＣｕ、Ａｇ、Ａ
ｇ−Ｐｔ、Ａｇ−Ｐｄ、Ｗ、Ｍｏ等の単体又は混合体を
材料とする。The wiring conductor layers M31, L32,.
34, capacitor electrodes M35a, M35b, 36a,
M36b and through-hole 51 are the wiring conductor layers M21, M22,..., M30 of the ceramic multilayer substrate of FIG.
And through holes 43, for example, Cu, Ag, A
The material is a simple substance or a mixture of g-Pt, Ag-Pd, W, and Mo.
【００４０】次に、図１７に示すセラミックス多層基板
の製造プロセスを説明する。なお、この製造プロセス
は、上記図１４に示すセラミックス多層基板の製造プロ
セスと多くの点で共通するため、共通する点は説明を簡
略化する。Next, a manufacturing process of the ceramic multilayer substrate shown in FIG. 17 will be described. Note that this manufacturing process is common in many points with the manufacturing process of the ceramic multilayer substrate shown in FIG. 14 described above, and thus the common points are simplified in description.
【００４１】手順−１ セラミック材料としてアルミナ及びホウケイ酸酸化物の
粉末を、水又はアルコール等の溶剤に加えて混合する。
続いて、この混合体を練り合わせて泥奨し、混練体を形
成する。Procedure-1 A powder of alumina and borosilicate oxide as a ceramic material is added to a solvent such as water or alcohol and mixed.
Subsequently, the mixture is kneaded to form a kneaded body.
【００４２】手順−２ この混練体を延ばし、厚さ１０μｍ〜２５０μｍ程度の
４枚の薄膜と厚さ１０μｍ〜１００μｍ程度の１枚の薄
膜とを成膜する。そして、これらの薄膜を縦横寸法５０
μｍ〜２００μｍ程度に切断し、複数枚の薄板、即ちグ
リーンシートを形成する。Procedure-2 The kneaded body is extended to form four thin films having a thickness of about 10 μm to 250 μm and one thin film having a thickness of about 10 μm to 100 μm. Then, these thin films are vertically and horizontally dimensioned by 50.
The sheet is cut to about μm to 200 μm to form a plurality of thin plates, that is, green sheets.
【００４３】手順−３ 厚さ１０μｍ〜２５０μｍ程度の４枚のグリーンシート
に、穴径５０μｍ〜２００μｍ程度の複数のスルーホー
ル用の穴を明ける。その後、これらのスルーホール用の
穴に、例えばＣｕ、Ａｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ、
Ｗ、Ｍｏ等の単体又は混合体からなる導体を埋め込み、
スルーホール５１を形成する。Procedure-3 A plurality of through holes with a hole diameter of about 50 μm to 200 μm are formed in four green sheets having a thickness of about 10 μm to 250 μm. Then, for example, Cu, Ag, Ag-Pt, Ag-Pd,
Embedding a conductor made of a simple substance or a mixture of W, Mo, etc.,
A through hole 51 is formed.
【００４４】手順−４ スルーホール５１を形成した４枚のグリーンシートの上
面、場合によっては上面及び下面に、導体印刷を行い、
スルーホール５１の受けランド、配線パターン、部品ラ
ンド等の配線導体層Ｍ３１、Ｌ３２、…、Ｌ３４、及び
コンデンサ用電極Ｍ３５ａ、Ｍ３５ｂ、３６ａ、Ｍ３６
ｂを形成する。このときの配線導体層Ｍ３１、Ｌ３２、
…、Ｌ３４及びコンデンサ用電極Ｍ３５ａ、Ｍ３５ｂ、
３６ａ、Ｍ３６ｂの材料としては、スルーホール５１の
形成に使用した導体と同系統のものを用いる。Procedure-4 Conductor printing is performed on the upper surface of the four green sheets on which the through holes 51 are formed, and in some cases, on the upper surface and the lower surface.
.., L34, such as receiving lands, wiring patterns, and component lands of the through holes 51, and capacitor electrodes M35a, M35b, 36a, and M36.
b is formed. At this time, the wiring conductor layers M31, L32,
..., L34 and capacitor electrodes M35a, M35b,
As the material of 36a and M36b, the same material as the conductor used for forming the through hole 51 is used.
【００４５】手順−５ 上面に配線導体層Ｍ３１を形成したグリーンシート、上
面及び下面に配線導体層Ｍ３２及びコンデンサ用電極Ｍ
３５ａ、３５ｂを形成したグリーンシート、厚さ１０μ
ｍ〜１００μｍ程度のグリーンシート、上面及び下面に
コンデンサ用電極Ｍ３６ａ、３６ｂ及び配線導体層Ｍ３
３を形成したグリーンシート、並びに下面に配線導体層
Ｍ３４を形成したグリーンシートの位置合わせを行う。
こうして、厚さ１０μｍ〜１００μｍ程度のグリーンシ
ートを間にしてコンデンサ用電極Ｍ３５ａとコンデンサ
用電極Ｍ３５ａとが対向し、コンデンサ用電極Ｍ３６ａ
とコンデンサ用電極Ｍ３６ａとが対向するようにした
後、順次積み上げる。そして、積層プレスを行い、各グ
リーンシート間にエアー等が残存しないようにする。Procedure-5: A green sheet having a wiring conductor layer M31 formed on the upper surface, and a wiring conductor layer M32 and a capacitor electrode M formed on the upper and lower surfaces.
Green sheet formed with 35a and 35b, thickness 10μ
m to 100 μm green sheets, capacitor electrodes M36a and 36b and wiring conductor layer M3 on the upper and lower surfaces.
3 and the green sheet on which the wiring conductor layer M34 is formed on the lower surface are aligned.
Thus, the capacitor electrode M35a and the capacitor electrode M35a face each other with the green sheet having a thickness of about 10 μm to 100 μm therebetween, and the capacitor electrode M36a
And the capacitor electrode M36a are opposed to each other, and are sequentially stacked. Then, a lamination press is performed so that air or the like does not remain between the green sheets.
【００４６】手順−６ 積層プレスによって積層された５枚のグリーンシートを
所望の大きさに切断する。こうして、生積層体を形成す
る。Step-6 The five green sheets laminated by the laminating press are cut into a desired size. Thus, a green laminate is formed.
【００４７】手順−７ ５枚のグリーンシートが積層された生積層体を加熱しな
がら、場合によっては加圧しながら、各グリーンシート
内に存在するバインダーを除去する。更に本焼成を行
い、５枚のグリーンシートをそれぞれセラミックス層Ｌ
３１、Ｌ３２、コンデンサ用誘電体層Ｌ４０、及びセラ
ミックス層Ｌ３３、Ｌ３４に変化させる。こうして、コ
ンデンサ用誘電体層Ｌ４０を間に挟んで対向しているコ
ンデンサ用電極Ｍ３５ａ、Ｍ３６ａによってコンデンサ
Ｃ３１を形成し、同じくコンデンサ用誘電体層Ｌ４０を
間に挟んで対向しているコンデンサ用電極Ｍ３５ｂ、Ｍ
３６ｂによってコンデンサＣ３２を形成する。Procedure-7 The binder present in each green sheet is removed while heating the green laminate on which the five green sheets are laminated and optionally applying pressure. Further sintering is performed, and the five green sheets are each coated with the ceramic layer L.
31 and L32, the capacitor dielectric layer L40, and the ceramic layers L33 and L34. Thus, the capacitor C31 is formed by the capacitor electrodes M35a and M36a opposed to each other with the capacitor dielectric layer L40 interposed therebetween, and the capacitor electrode M35b opposed to the capacitor electrode M35b with the capacitor dielectric layer L40 interposed therebetween. , M
The capacitor C32 is formed by 36b.
【００４８】このような製造プロセスにより、図１７に
示されるようなコンデンサＣ３１、Ｃ３２が内蔵された
低温焼成ガラスセラミックス多層基板が形成される。By such a manufacturing process, a low-temperature fired glass-ceramic multilayer substrate incorporating capacitors C31 and C32 as shown in FIG. 17 is formed.
【００４９】以上、セラミックス多層基板の軽薄短小化
を図るため、その表層部や内層部に受動素子を形成する
場合について説明してきたが、こうしたセラミックス多
層基板の多層化と受動素子の内蔵化とは別に、セラミッ
クス多層基板に実装するチップ形状の積層型受動素子を
小型化することにより、近年の電子機器の小型軽量化に
対応する動きもあった。このことは、チップ形状の積層
型受動素子が市場に導入されて以来のチップサイズの目
ざましい小型化の進展に現れている。即ち、チップ形状
の積層型受動素子のチップサイズは、Ｌ３．２ｍｍ×Ｗ
１．６ｍｍからＬ２．１ｍｍ×Ｗ２．５ｍｍ、Ｌ１．６
ｍｍ×Ｗ０．８ｍｍ、Ｌ１．０ｍｍ×Ｗ０．５ｍｍ、Ｌ
０．６ｍｍ×Ｗ０．３ｍｍへと変化してきた。The case where passive elements are formed on the surface layer or inner layer of the ceramic multilayer substrate has been described above in order to reduce the size and weight of the ceramic multilayer substrate. Separately, there has been a move to reduce the size and weight of electronic devices in recent years by reducing the size of chip-shaped stacked passive elements mounted on a ceramic multilayer substrate. This is due to the remarkable progress of miniaturization of the chip size since the introduction of the chip-shaped stacked passive element to the market. That is, the chip size of the chip-shaped stacked passive element is L3.2 mm × W.
1.6mm to L2.1mm × W2.5mm, L1.6
mm × W0.8mm, L1.0mm × W0.5mm, L
It has changed to 0.6 mm × W0.3 mm.
【００５０】以下、従来のチップ形状の積層型コンデン
サ及びその製造方法について、図１８〜図２０を用いて
説明する。ここで、図１８〜図２０はそれぞれ従来のチ
ップ形状の積層型コンデンサの製造方法を説明するため
の工程図であって、図１８は誘電体層となる複数枚の誘
電体基板を示す斜視図、図１９は複数枚の誘電体基板に
内部電極が形成された状態を示す斜視図、図２０は完成
したチップ形状の積層型コンデンサを示す断面図であ
る。Hereinafter, a conventional chip-shaped multilayer capacitor and a method of manufacturing the same will be described with reference to FIGS. Here, FIGS. 18 to 20 are process diagrams for explaining a conventional method of manufacturing a chip-shaped multilayer capacitor, and FIG. 18 is a perspective view showing a plurality of dielectric substrates serving as dielectric layers. FIG. 19 is a perspective view showing a state in which internal electrodes are formed on a plurality of dielectric substrates, and FIG. 20 is a sectional view showing a completed chip-shaped multilayer capacitor.
【００５１】図２０に示されるように、従来のチップ形
状の積層型コンデンサにおいては、例えば厚さ数μｍ〜
２０μｍ程度の非常に薄い板状の誘電体層６１を介し
て、形成領域ががずれている２種類の内部電極６２ａ、
６２ｂが交互に積層している。即ち、交互に積層された
２種類の内部電極６２ａ、６２ｂがそれぞれその間に誘
電体層６１を挟む平行電極をなしている。As shown in FIG. 20, in a conventional chip-shaped multilayer capacitor, for example, a thickness of several μm to
Two types of internal electrodes 62a whose formation regions are shifted are formed via a very thin plate-like dielectric layer 61 of about 20 μm,
62b are alternately stacked. That is, the two types of internal electrodes 62a and 62b alternately laminated form parallel electrodes with the dielectric layer 61 interposed therebetween.
【００５２】なお、ここでは、内部電極６２ａ、６２ｂ
が合計で１５層に積層されている場合を図示している
が、実際には、要求される容量値に応じて、数十層にも
積層される。以下、便宜上、ｎ層に積層されているとす
る。Here, the internal electrodes 62a, 62b
Are shown as being stacked in a total of 15 layers, but actually, several tens of layers are stacked according to the required capacitance value. Hereinafter, it is assumed that the layers are stacked in n layers for convenience.
【００５３】そして、形成領域ががずれている２種類の
内部電極６２ａ、６２ｂがそれぞれ誘電体層６１を介し
て交互に積層されている積層体の両サイドには２つの外
部電極６３ａ、６３ｂがそれぞれ形成され、積層構造を
なす内部電極６２ａ、６２ｂがそれぞれ層間電極接続材
６４ａ、６４ｂを介して２つの外部電極６３ａ、６３ｂ
に接続されている。即ち、例えば一番上の内部電極６２
ａは層間電極接続材６４ａを介して外部電極６３ａに接
続され、二番目の内部電極６２ｂは層間電極接続材６４
ｂを介して外部電極６３ｂに接続されている。以下同様
にして、奇数番目の内部電極６２ａは層間電極接続材６
４ａを介して外部電極６３ａに接続され、偶数番目の内
部電極６２ｂは層間電極接続材６４ｂを介して外部電極
６３ｂに接続されている。Two external electrodes 63a and 63b are provided on both sides of the laminate in which two types of internal electrodes 62a and 62b whose formation regions are shifted are alternately laminated via the dielectric layer 61, respectively. The internal electrodes 62a and 62b which are respectively formed and form a laminated structure are connected to two external electrodes 63a and 63b via interlayer electrode connecting members 64a and 64b, respectively.
It is connected to the. That is, for example, the uppermost internal electrode 62
a is connected to the external electrode 63a via the interlayer electrode connecting member 64a, and the second internal electrode 62b is connected to the interlayer electrode connecting member 64a.
b, it is connected to the external electrode 63b. Similarly, the odd-numbered internal electrodes 62a are connected to the interlayer electrode connecting material 6 in the same manner.
The internal electrodes 62b are connected to the external electrodes 63a via the inter-layer electrode connecting members 64b.
【００５４】このようなチップ形状の積層型コンデンサ
において、誘電体層６１を間に挟む一番上の内部電極６
２ａと二番目の内部電極６２ｂとから構成される第１の
コンデンサの静電容量Ｃ１は、上記（１）式から求めら
れる。同様に、誘電体層６１を間に挟む二番目の内部電
極６２ｂと三番目の内部電極６２ａとから構成される第
２のコンデンサの静電容量Ｃ２も、上記（１）式から求
められる。以下、第３から第ｎまでのコンデンサの静電
容量Ｃ３、…、Ｃｎも同様である。In such a chip-shaped multilayer capacitor, the uppermost internal electrode 6 sandwiching the dielectric layer 61
The capacitance C1 of the first capacitor composed of the second internal electrode 62b and the second internal electrode 62b is obtained from the above equation (1). Similarly, the capacitance C2 of the second capacitor composed of the second internal electrode 62b and the third internal electrode 62a sandwiching the dielectric layer 61 is also obtained from the above equation (1). Hereinafter, the same applies to the capacitances C3,..., Cn of the third to n-th capacitors.
【００５５】そして、チップ形状の積層型コンデンサ全
体としては、こうした第１〜第ｎのコンデンサが並列に
接続された構造となっているため、その静電容量Ｃは、
次の式により与えられる。 Ｃ＝１／（１／Ｃ１＋１／Ｃ２＋１／Ｃ３＋……＋１／Ｃｎ） （２）Since the chip-shaped multilayer capacitor as a whole has a structure in which the first to n-th capacitors are connected in parallel, the capacitance C is
It is given by the following equation: C = 1 / (1 / C1 + 1 / C2 + 1 / C3 +... + 1 / Cn) (2)
【００５６】ここで、通常は、 Ｃ１＝Ｃ２＝Ｃ３＝……＝Ｃｎ （３） であるため、チップ形状の積層型コンデンサの静電容量
Ｃは、 Ｃ＝ε0 ・ε・ｎ・（Ｓ／ｔ） （４） 但し、ε0 ：係数８．８５４×１０-12 （Ｆ／ｍ） ε ：比誘電率 ｎ ：積層数 Ｓ ：内部電極６２ａ、６２ｂの電極面積 ｔ ：内部電極６２ａ、６２ｂ間の誘電体層６１の厚み となる。従って、積層数ｎを変化させることにより、所
望の静電容量Ｃが得られる。Here, since C1 = C2 = C3 =... = Cn (3), the capacitance C of the chip-shaped multilayer capacitor is expressed as follows: C = ε 0 · ε · n · (S / T) (4) where ε 0 : coefficient 8.854 × 10 −12 (F / m) ε: relative permittivity n: number of layers S: electrode area of internal electrodes 62 a and 62 b t: internal electrodes 62 a and 62 b This is the thickness of the dielectric layer 61 therebetween. Therefore, a desired capacitance C can be obtained by changing the number n of layers.
【００５７】現在使用されているチップ形状の積層型コ
ンデンサは、そのチップサイズが、Ｌ３．２ｍｍ×Ｗ
１．６ｍｍ、Ｌ２．１ｍｍ×Ｗ２．５ｍｍ、Ｌ１．６ｍ
ｍ×Ｗ０．８ｍｍ、Ｌ１．０ｍｍ×Ｗ０．５ｍｍ、Ｌ
０．６ｍｍ×Ｗ０．３ｍｍなどのタイプに分かれて供給
されている。そして、そのチップ形状の積層型コンデン
サの厚みは、チップサイズＬ１．０ｍｍ×Ｗ０．５ｍｍ
において、耐電圧１６Ｖ、容量１０００００ｐＦのＢ特
性又はＦ特性の場合に、０．５ｍｍ程度とが実現されて
おり、今後は更に小型の積層型コンデンサが供給されて
くるものと予測されている。The currently used chip-shaped multilayer capacitor has a chip size of L3.2 mm × W.
1.6mm, L2.1mm × W2.5mm, L1.6m
m × W0.8mm, L1.0mm × W0.5mm, L
They are supplied separately in types such as 0.6 mm × W0.3 mm. The chip-shaped multilayer capacitor has a chip size of L1.0 mm × W0.5 mm.
In the case of the B characteristic or the F characteristic having a withstand voltage of 16 V and a capacitance of 100,000 pF, about 0.5 mm has been realized, and it is expected that a further smaller multilayer capacitor will be supplied in the future.
【００５８】次に、従来のチップ形状の積層型コンデン
サの製造方法を説明する。先ず、図１８に示されるよう
に、例えば比誘電率が８〜１０程度のアルミナ、比誘電
率が９程度のＡｌＮ、比誘電率が８程度の窒化珪素、又
は比誘電率が２０００程度のＢａＴｉＯ3 （チタン酸バ
リウム）等のセラミックス系材料からなる誘電体を用意
し、この誘電体を厚さ数μｍ〜２０μｍ程度の非常に薄
い板状にシート化し、適当な寸法に裁断して、複数枚の
誘電体基板６１ａを形成する。なお、図中の誘電体基板
６１ａに描かれている格子状の直線は、後の工程で誘電
体基板６１ａをチップサイズに切断するための切断線６
５である。Next, a method of manufacturing a conventional chip-shaped multilayer capacitor will be described. First, as shown in FIG. 18, for example, alumina having a relative dielectric constant of about 8 to 10, AlN having a relative dielectric constant of about 9, silicon nitride having a relative dielectric constant of about 8, or BaTiO having a relative dielectric constant of about 2,000 3 Prepare a dielectric made of a ceramic material such as (barium titanate), sheet this dielectric into a very thin plate with a thickness of about several μm to 20 μm, cut it into appropriate dimensions, Is formed. Note that a grid-like straight line drawn on the dielectric substrate 61a in the figure is a cutting line 6 for cutting the dielectric substrate 61a into a chip size in a later step.
5
【００５９】次いで、図１９に示されるように、複数枚
の誘電体基板６１ａのそれぞれに、スクリーン印刷法を
用いて、例えばＡｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ、Ｐｄ、
Ｎｉ等の金属導体材料からなる導電性ペーストを印刷す
る。このとき、誘電体基板６１ａ毎に導電性ペーストを
塗布する領域をずらして、２種類の内部電極６２ａ、６
２ｂを形成する。Next, as shown in FIG. 19, for example, Ag, Ag-Pt, Ag-Pd, Pd,
A conductive paste made of a metal conductor material such as Ni is printed. At this time, the region where the conductive paste is applied is shifted for each dielectric substrate 61a, and the two types of internal electrodes 62a, 6
2b is formed.
【００６０】続いて、内部電極６２ａが形成されている
誘電体基板６１ａと内部電極６２ｂが形成されている誘
電体基板６１ａとを交互に複数層に積層成形して焼成す
る。その後、誘電体基板６１ａの積層体を図１８に示し
た切断線６５に沿ってチップサイズに切り出して、内部
電極６２ａが形成されている誘電体層６１と内部電極６
２ｂが形成されている誘電体層６１とが交互に積層され
た積層体を形成する。従って、この積層体は、形成領域
がずれている２種類の内部電極６２ａ、６２ｂがそれぞ
れ誘電体層６１を介して交互に積層された積層体とな
る。Subsequently, the dielectric substrate 61a on which the internal electrodes 62a are formed and the dielectric substrate 61a on which the internal electrodes 62b are formed are alternately laminated and formed into a plurality of layers and fired. Thereafter, the laminated body of the dielectric substrate 61a is cut into a chip size along the cutting line 65 shown in FIG. 18, and the dielectric layer 61 on which the internal electrode 62a is formed and the internal electrode 6 are cut out.
A laminate is formed by alternately laminating the dielectric layers 61 on which the layers 2b are formed. Therefore, this laminate is a laminate in which two types of internal electrodes 62a and 62b whose formation regions are shifted are alternately laminated via the dielectric layer 61, respectively.
【００６１】次いで、図２０に示されるように、例えば
ディップ法を用いて、この積層体の両端部にＡｇ、Ｐｄ
等からなる層間電極接続材６４ａ、６４ｂを形成し、交
互に積層されている２種類の内部電極６２ａ、６２ｂの
うち、全ての内部電極６２ａの端部を層間電極接続材６
４ａに接続すると共に、全ての内部電極６２ｂの端部を
層間電極接続材６４ｂに接続する。即ち、全ての内部電
極６２ａが層間電極接続材６４ａを介して一つに接続さ
れ、全ての内部電極６２ｂが層間電極接続材６４ｂを介
して一つに接続される。Then, as shown in FIG. 20, Ag, Pd is applied to both ends of the laminate by using, for example, a dip method.
And the like. Of the two types of internal electrodes 62a and 62b that are alternately stacked, the ends of all the internal electrodes 62a are connected to the interlayer electrode connecting material 6a.
4a, and the ends of all the internal electrodes 62b are connected to the interlayer electrode connecting material 64b. That is, all the internal electrodes 62a are connected to one via the interlayer electrode connecting material 64a, and all the internal electrodes 62b are connected to one via the interlayer electrode connecting material 64b.
【００６２】続いて、層間電極接続材６４ａ、６４ｂの
外側に、Ｃｕ、Ｎｉ等のメッキ処理を施し、更にセラミ
ックス多層基板に実装する際の半田付け性を向上させる
ための半田メッキ処理や錫メッキ処理を行って、外部電
極６３ａ、６３ｂをそれぞれ形成する。こうして、形成
領域がずれている２種類の内部電極６２ａ、６２ｂがそ
れぞれ誘電体層６１を介して交互に積層され、これらの
積層構造をなす内部電極６２ａ、６２ｂがそれぞれ外部
電極６３ａ、６３ｂに接続しているチップ形状の積層型
コンデンサを形成する。Subsequently, a plating process of Cu, Ni or the like is applied to the outside of the interlayer electrode connecting members 64a, 64b, and further, a solder plating process or a tin plating process for improving the solderability at the time of mounting on the ceramic multilayer substrate is performed. The processing is performed to form the external electrodes 63a and 63b, respectively. In this manner, the two types of internal electrodes 62a and 62b whose formation regions are shifted are alternately laminated via the dielectric layer 61, and the internal electrodes 62a and 62b forming these laminated structures are connected to the external electrodes 63a and 63b, respectively. To form a chip-shaped multilayer capacitor.
【００６３】次に、従来のチップ形状の積層型インダク
タ及びその製造方法について、図２１〜図２３を用いて
説明する。ここで、図２１〜図２３はそれぞれ従来のチ
ップ形状の積層型インダクタの製造方法を説明するため
の工程図であって、図２１は誘電体層となる複数枚の誘
電体基板を示す斜視図、図２２は複数枚の誘電体基板に
内部導体層が形成された状態を示す斜視図、図２３は完
成したチップ形状の積層型インダクタを示す斜視図であ
る。Next, a conventional chip-shaped multilayer inductor and a method of manufacturing the same will be described with reference to FIGS. Here, FIGS. 21 to 23 are process diagrams for explaining a method of manufacturing a conventional chip-shaped multilayer inductor, respectively, and FIG. 21 is a perspective view showing a plurality of dielectric substrates serving as dielectric layers. FIG. 22 is a perspective view showing a state in which an internal conductor layer is formed on a plurality of dielectric substrates, and FIG. 23 is a perspective view showing a completed chip-shaped multilayer inductor.
【００６４】図２３に示されるように、従来のチップ形
状の積層型インダクタにおいては、誘電体層７１中に、
例えば抵抗率１．７×１０-8Ω・ｃｍのＣｕからなる厚
さ１μｍ、幅１００μｍの内部導体層７２及びスルーホ
ール７３が立体的に角型のスパイラル構造をなしてい
る。即ち、水平レベルにおいて直角に曲がっているパタ
ーンの内部導体層７２が誘電体層７１を介して複数層に
形成されていると共に、隣接する層の内部導体層７２の
端部が垂直なスーホール７３によって接続され、全体と
して立体的に角型のスパイラル構造をなしている。As shown in FIG. 23, in a conventional chip-shaped multilayer inductor, a dielectric layer 71 includes
For example, the internal conductor layer 72 and the through-hole 73, each made of Cu having a resistivity of 1.7 × 10 −8 Ω · cm and having a thickness of 1 μm and a width of 100 μm, form a three-dimensional square spiral structure. That is, the internal conductor layer 72 having a pattern bent at a right angle at the horizontal level is formed in a plurality of layers via the dielectric layer 71, and the end of the internal conductor layer 72 of the adjacent layer is formed by a vertical through hole 73. They are connected and form a three-dimensional square spiral structure as a whole.
【００６５】なお、内部導体層７２の材料としては、Ｃ
ｕに限らず、Ａｇ等の電気抵抗の低い金属導体材料を用
いてもよい。また、ここでは内部導体層７２が５層に積
層している場合を図示しているが、実際には、要求され
るインダクタンスＬに応じて積層数は決定される。そし
て、内部導体層７２及びスルーホール７３が立体的に角
型のスパイラル構造をなしている積層体の両サイドには
２つの外部電極７４ａ、７４ｂがそれぞれ形成され、立
体的なスパイラル構造をなす内部導体層７２の最上層の
端部及び最下層の端部が２つの外部電極７４ａ、７４ｂ
にそれぞれ接続されている。The material of the internal conductor layer 72 is C
Not limited to u, a metal conductor material having a low electric resistance such as Ag may be used. Although the case where the internal conductor layers 72 are stacked in five layers is illustrated here, the number of layers is actually determined according to the required inductance L. Two external electrodes 74a and 74b are respectively formed on both sides of the laminate in which the inner conductor layer 72 and the through hole 73 form a three-dimensional square spiral structure, and an inner part having a three-dimensional spiral structure is formed. The end of the uppermost layer and the end of the lowermost layer of the conductor layer 72 have two external electrodes 74a and 74b.
Connected to each other.
【００６６】そして、チップ形状の積層型インダクタの
インダクタンスＬは、次の式により与えられる。 Ｌ＝（μ0 ・ι／２π）［ｌｎ（２ι／ω）＋１／２＋ω／３ι］ （５） 但し、μ0 ：内部導体層７２の透磁率 ι ：内部導体層７２の長さ ω ：内部導体層７２の幅The inductance L of the chip-shaped multilayer inductor is given by the following equation. L = (μ 0 · ι / 2π) [ln (2ι / ω) + 1/2 + ω / 3ι] (5) where μ 0 : magnetic permeability of the internal conductor layer 72 ι: length of the internal conductor layer 72 ω: internal Conductor layer 72 width
【００６７】また、Ｑ値は、 Ｑ＝２πｆＬ／Ｒ （６） 但し、ｆ：周波数 Ｒ：内部導体層７２の抵抗 によって表される。The Q value is represented by Q = 2πfL / R (6) where f: frequency, R: resistance of the internal conductor layer 72.
【００６８】次に、従来のチップ形状の積層型インダク
タの製造方法を説明する。先ず、図２１に示されるよう
に、例えば比誘電率が８〜１０程度のアルミナ、比誘電
率が９程度のＡｌＮ、比誘電率が８程度の窒化珪素等の
低誘電率のセラミックス系材料からなる誘電体を用意
し、この誘電体を厚さ数μｍ〜２０μｍ程度の非常に薄
い板状にシート化し、適当な寸法に裁断して、複数枚の
誘電体基板７１ａを形成する。なお、誘電体基板７１ａ
の材料としては、低誘電率のセラミックス系材料を用い
る代わりに、Ｎｉ−Ｚｎ等のフェライト材料やガラス
材、マイカ材等の無機材料を用いてもよい。また、図中
の誘電体基板７１ａに描かれている格子状の直線は、後
の工程で誘電体基板７１ａをチップサイズに切断するた
めの切断線７５である。Next, a method of manufacturing a conventional chip-shaped multilayer inductor will be described. First, as shown in FIG. 21, a low dielectric constant ceramic material such as alumina having a relative dielectric constant of about 8 to 10, AlN having a relative dielectric constant of about 9 and silicon nitride having a relative dielectric constant of about 8 is used. A dielectric material is prepared, and this dielectric material is formed into a very thin plate having a thickness of about several μm to 20 μm, and cut into appropriate dimensions to form a plurality of dielectric substrates 71a. The dielectric substrate 71a
Instead of using a ceramic material having a low dielectric constant, a ferrite material such as Ni-Zn or an inorganic material such as a glass material or a mica material may be used as the material. The lattice-shaped straight line drawn on the dielectric substrate 71a in the figure is a cutting line 75 for cutting the dielectric substrate 71a into a chip size in a later step.
【００６９】次いで、図２２に示されるように、複数枚
の誘電体基板７１ａの所定の位置にスルーホール用の穴
を明け、これらスルーホール用の穴に例えばＣｕからな
る導体を埋め込んで、スルーホール７３を形成する。そ
の後、スクリーン印刷法を用いて、電気抵抗の低い金属
導体材料であるＣｕからなる導電性ペーストを印刷し
て、端部がスルーホール７３に接続する内部導体層７２
を形成する。Next, as shown in FIG. 22, holes for through holes are formed at predetermined positions of the plurality of dielectric substrates 71a, and a conductor made of, for example, Cu is buried in these holes for through holes. A hole 73 is formed. After that, using a screen printing method, a conductive paste made of Cu, which is a metal conductive material having a low electric resistance, is printed, and the inner conductive layer 72 whose end is connected to the through hole 73 is printed.
To form
【００７０】このとき、スルーホール７３の形成位置及
び内部導体層７２のパターンは、誘電体基板７１ａ毎に
異なり、これらの誘電体基板７１ａを積層した場合に、
隣接する誘電体基板７１ａのスルーホール７３が重なり
合うと共に、この重なり合うスルーホール７３を介して
接続された各誘電体基板７１ａの内部導体層７２が立体
的なスパイラル構造をなすようにする。なお、ここでは
４種類の内部導体層７２のパターンを図示している。At this time, the formation position of the through hole 73 and the pattern of the internal conductor layer 72 are different for each dielectric substrate 71a, and when these dielectric substrates 71a are laminated,
The through holes 73 of the adjacent dielectric substrates 71a overlap, and the internal conductor layers 72 of the respective dielectric substrates 71a connected via the overlapping through holes 73 form a three-dimensional spiral structure. Here, four types of patterns of the internal conductor layer 72 are illustrated.
【００７１】続いて、内部導体層７２及びスルーホール
７３が形成されている誘電体基板７１ａを積層成形して
焼成する。その後、この誘電体基板７１ａの積層体を上
記図２１に示した切断線７５に沿ってチップサイズに切
り出して、所定のパターンの内部導体層７２及びスルー
ホール７３が形成されている誘電体層７１の積層体を形
成する。従って、この誘電体層７１の積層体において
は、隣接する誘電体層７１のスルーホール７３が重なり
合って接続し、このスルーホール７３を介して接続され
た各誘電体層７１の内部導体層７２が立体的なスパイラ
ル構造をなす。Subsequently, the dielectric substrate 71a in which the internal conductor layers 72 and the through holes 73 are formed is laminated and fired. Thereafter, the laminated body of the dielectric substrate 71a is cut into a chip size along the cutting line 75 shown in FIG. 21 and the dielectric layer 71 in which the internal conductor layer 72 and the through hole 73 of a predetermined pattern are formed. Is formed. Therefore, in the laminated body of the dielectric layers 71, the through holes 73 of the adjacent dielectric layers 71 overlap and connect, and the internal conductor layers 72 of the respective dielectric layers 71 connected via the through holes 73 are formed. It has a three-dimensional spiral structure.
【００７２】次いで、図２３に示されるように、内部に
内部導体層７２及びスルーホール７３を有する誘電体層
７１の積層体の両端部に外部電極７４ａ、７４ｂをそれ
ぞれ形成し、立体的なスパイラル構造をなす内部導体層
７２の最上層の端部を外部電極７４ａに接続すると共
に、内部導体層７２の最下層の端部を外部電極７４ｂに
接続する。こうして、誘電体層７１の内部において内部
導体層７２及びスルーホール７３が立体的なスパイラル
構造をなし、その内部導体層７２の最上層及び最下層の
両端部がそれぞれ外部電極７４ａ、７４ｂに接続されて
いるチップ形状の積層型インダクタを形成する。Next, as shown in FIG. 23, external electrodes 74a and 74b are respectively formed on both ends of a laminate of a dielectric layer 71 having an internal conductor layer 72 and a through hole 73 therein, thereby forming a three-dimensional spiral. The end of the uppermost layer of the internal conductor layer 72 forming the structure is connected to the external electrode 74a, and the end of the lowermost layer of the internal conductor layer 72 is connected to the external electrode 74b. Thus, the internal conductor layer 72 and the through hole 73 form a three-dimensional spiral structure inside the dielectric layer 71, and both ends of the uppermost layer and the lowermost layer of the internal conductor layer 72 are connected to the external electrodes 74a and 74b, respectively. Forming a chip-shaped multilayer inductor.
【００７３】[0073]
【発明が解決しようとする課題】上記図１４及び図１５
に示される受動素子としての抵抗素子Ｒ２１、Ｒ２２や
コンデンサＣ２１、Ｃ２２を内蔵化した従来のセラミッ
クス多層基板においては、例えばコンデンサＣ２２を構
成する下部電極、この下部電極上のバリアメタル層、こ
のバリアメタル層上の誘電体層、この誘電体層上のバリ
アメタル層、及びこのバリアメタル層上の上部電極を形
成する場合、一般的にスクリーン印刷法を用いているた
め、これらの電極、抵抗体層、バリアメタル層、誘電体
層等をグリーンシートに機械的ダメージや熱的ストレス
を加えることなく形成することは困難であった。また、
グリーンシートは、焼成する前のセラミックス薄板であ
ることから、柔らかくて、各層や積層体の固定又は位置
決め等に工夫を要した。Problems to be Solved by the Invention FIG. 14 and FIG.
In the conventional ceramic multi-layer substrate in which the resistance elements R21 and R22 as passive elements and the capacitors C21 and C22 are incorporated, for example, a lower electrode constituting the capacitor C22, a barrier metal layer on the lower electrode, When a dielectric layer on the layer, a barrier metal layer on the dielectric layer, and an upper electrode on the barrier metal layer are formed, a screen printing method is generally used. It is difficult to form a barrier metal layer, a dielectric layer, and the like on the green sheet without applying mechanical damage or thermal stress. Also,
Since the green sheet is a ceramic thin plate before firing, the green sheet is soft and requires contrivance for fixing or positioning each layer or the laminate.
【００７４】また、コンデンサＣ２１、Ｃ２２の温度特
性は、Ｂ特性又はＦ特性となる場合が多く、Ｃ特性とな
ることは稀であり、Ｂ特性又はＦ特性のコンデンサはそ
の静電容量を大きくして電源回路等のコンデンサとして
使用することが殆どである。その反面、スクリーン法に
よる印刷において形成可能な膜厚は、少なくとも２０μ
ｍ〜３０μｍ以上にならざる得ないため、誘電体層の膜
厚を薄くすることが困難であることから、高容量のコン
デンサを形成することが困難であった。The temperature characteristics of the capacitors C21 and C22 often have the B characteristic or the F characteristic, and rarely have the C characteristic. A capacitor having the B characteristic or the F characteristic has a large capacitance. In most cases, they are used as capacitors for power supply circuits. On the other hand, the film thickness that can be formed by printing by the screen method is at least 20 μm.
Since the thickness must be not less than m to 30 μm, it is difficult to reduce the thickness of the dielectric layer, and it has been difficult to form a high-capacity capacitor.
【００７５】なお、高容量のコンデンサを形成するた
め、近年、薄膜プロセスによる誘電体層の成膜やＢａＳ
ｒＴｉＯ3 等の強誘電体材料の採用がなされている。但
し、このような形成方法や誘電体材料を使用して形成さ
れたコンデンサの特性は余り良好でないことが知られて
いる。このことは、温度特性、ｔａｎδ、周波数特性か
ら実証されている。従って、このような形成方法や誘電
体材料の採用には、新たな工夫を必要とする。In order to form a high-capacity capacitor, in recent years, a dielectric layer has been formed by a thin-film process,
A ferroelectric material such as rTiO 3 has been adopted. However, it is known that the characteristics of a capacitor formed using such a forming method and a dielectric material are not so good. This has been demonstrated from the temperature characteristics, tan δ, and frequency characteristics. Therefore, a new device is required for adopting such a forming method and a dielectric material.
【００７６】また、コンデンサＣ２２を形成したグリー
ンシートを含む複数枚のグリーンシートを積層してセラ
ミックス多層基板を形成する際の焼成工程においては、
特殊な工法を使用しない限り、一般的に最初のグリーン
シートの状態からＸ−Ｙ方向に１０％〜２０％程度、Ｚ
方向にも同じ程度の収縮が生じて、０．１％〜５％程度
の誤差が発生し、焼成工程後のコンデンサの容量は、目
標値の２０％〜３０％程度又はそれ以上のバラツキが発
生するため、電子回路の中のコンデンサとしての用途は
限定されたものとなった。In the firing step for forming a ceramic multilayer substrate by laminating a plurality of green sheets including the green sheet on which the capacitor C22 is formed,
Unless a special construction method is used, generally, about 10% to 20% in the XY direction from the state of the first green sheet, Z
The same degree of shrinkage also occurs in the direction, and an error of about 0.1% to 5% occurs, and the capacity of the capacitor after the firing step fluctuates about 20% to 30% or more of the target value. Therefore, its use as a capacitor in an electronic circuit has been limited.
【００７７】また、上記図１６に示される受動素子とし
ての角形のスパイララル構造のインダクタ５０を内蔵化
した従来のセラミックス多層基板においても、大きなイ
ンダクタンスＬと高いＱ値を安定的に有するインダクタ
をセラミックス多層部の表層部又は内層部に形成するこ
とは困難である。Also, in a conventional ceramic multilayer substrate having a rectangular spiral structure inductor 50 as a passive element shown in FIG. 16 built therein, an inductor having a large inductance L and a high Q value stably is formed by a ceramic multilayer. It is difficult to form it on the surface or inner layer of the part.
【００７８】例えば導体層の材料として抵抗率１．７×
１０-8Ω・ｍのＣｕを用いた幅１００μｍ、厚さ１μ
ｍ、長さ１０ｍｍのインダクタの場合、そのインダクタ
ンスＬは１１．６ｎＨ程度であり、周波数１０ＭＨｚに
おけるＱ値は０．４程度であって、インダクタンスＬ及
びＱ値は共に低い。このインダクタンスＬを大きくする
には導体層の長さを長くする必要があるが、回路パター
ン設計上、余りに長い直線状の導体層を形成することは
困難であるため、角形又は丸形のスパイラル形状の導体
層からなるインダクタが多く採用されている。For example, as the material of the conductor layer, the resistivity is 1.7 ×
100 μm width and 1 μm thickness using 10 −8 Ω · m Cu
In the case of an inductor having a length of m and a length of 10 mm, the inductance L is about 11.6 nH, the Q value at a frequency of 10 MHz is about 0.4, and both the inductance L and the Q value are low. In order to increase the inductance L, it is necessary to increase the length of the conductor layer. However, it is difficult to form an excessively long linear conductor layer due to the circuit pattern design. Inductors composed of the above conductor layers are often used.
【００７９】例えば３０ｍｍ□又は３０ｍｍφの角形又
は丸形のスパイラル形状の導体層においては、インダク
タンスＬは４μＨ程度となり、周波数１０ＭＨｚにおけ
るＱ値は４．５程度となる。しかも、この場合に、導体
層の抵抗率、下地基板の表面状態、パターン精度などが
特性に大きく影響し、また高周波になればなるほど導体
層間の容量が関係して、特性に大きな影響を与える。従
って、インダクタンスＬと高いＱ値を安定的に有する良
好な特性のインダクタをセラミックス多層部の表層部又
は内層部に形成して、セラミックス多層基板に内蔵する
ことは困難であった。For example, in a square or round spiral conductive layer of 30 mm □ or 30 mmφ, the inductance L is about 4 μH, and the Q value at a frequency of 10 MHz is about 4.5. In addition, in this case, the resistivity of the conductor layer, the surface condition of the underlying substrate, the pattern accuracy, and the like greatly affect the characteristics, and the higher the frequency, the greater the influence of the capacitance between the conductor layers, which greatly affects the characteristics. Therefore, it has been difficult to form an inductor having good characteristics stably having an inductance L and a high Q value on the surface layer or the inner layer of the ceramic multilayer portion and to incorporate the inductor into the ceramic multilayer substrate.
【００８０】こうした角形又は丸形のスパイラル形状の
インダクタを、現在市販されているチップ形状の積層型
インダクタと比較すると、同じインダクタンスＬで、周
波数１０ＭＨｚにおけるＱ値が３５程度となる特性が、
大きさＬ１．６ｍｍ×Ｗ０．８ｍｍ、高さ０．８ｍｍの
チップ形状の積層型インダクタによって達成されてい
る。そして、チップ形状の積層型インダクタは更に小型
化が進展し、最近においては大きさＬ１．０ｍｍ×Ｗ
０．５ｍｍやＬ０．６ｍｍ×Ｗ０．３ｍｍのタイプが実
現されている。When such a square or round spiral inductor is compared with a currently marketed chip-shaped multilayer inductor, the characteristic that the Q value at a frequency of 10 MHz is about 35 with the same inductance L is as follows.
This is achieved by a chip-shaped multilayer inductor having a size of L1.6 mm × W0.8 mm and a height of 0.8 mm. The chip-shaped multilayer inductor has been further miniaturized, and recently, has a size of L1.0 mm × W
Types of 0.5 mm and L0.6 mm × W0.3 mm have been realized.
【００８１】また、上記図１７に示されるコンデンサＣ
３１、Ｃ３２を内蔵化した従来のセラミックス多層基板
においては、コンデンサ用誘電体層Ｌ４０の厚さを５０
μｍ〜１００μｍ、比誘電率を５〜１０（一般には５〜
７程度である）とすると、コンデンサＣ３１、Ｃ３２の
静電容量Ｃとしては１ｐＦ／ｍｍ2 以下の値しか得られ
ない。The capacitor C shown in FIG.
In the conventional ceramic multi-layer substrate incorporating the C31 and C32, the thickness of the capacitor dielectric layer L40 is
μm to 100 μm and relative permittivity of 5 to 10 (generally 5 to 10 μm).
7), only a value of 1 pF / mm 2 or less can be obtained as the capacitance C of the capacitors C31 and C32.
【００８２】そのために、このコンデンサ用誘電体層Ｌ
４０の比誘電率を大きくしてもっと高容量のコンデンサ
を得ようとする考えが出てくるが、基本的に誘電率が異
なることは材料の組成自体が異なることになるため、グ
リーンシートの状態にすることは可能であっても、積層
プレスして焼成する段階において収縮率が他の部の素材
と異なることから、良好な積層体とはなり得ない。ま
た、コンデンサ用誘電体層Ｌ４０の厚さを薄くするた
め、コンデンサ用誘電体層Ｌ４０となるグリーンシート
を薄膜化することも考えられるが、他のセラミックス層
となるグリーンシートの厚さを比べて極端に薄膜化する
と、セラミックス層となるグリーンシートと共に積層す
ることが困難になる。For this purpose, the capacitor dielectric layer L
There is an idea to increase the relative dielectric constant of 40 to obtain a capacitor with a higher capacity. However, the difference in the dielectric constant basically means that the composition of the material itself is different. However, since the shrinkage ratio at the stage of laminating press and firing is different from that of the other parts, a good laminate cannot be obtained. In order to reduce the thickness of the capacitor dielectric layer L40, it is conceivable to reduce the thickness of the green sheet serving as the capacitor dielectric layer L40. If the thickness is extremely reduced, it becomes difficult to laminate the green sheet together with the green sheet to be the ceramic layer.
【００８３】従って、同時焼成型のセラミック積層体に
おいては、異なる比誘電率をもつ異なる材料からなるグ
リーンシートや極端に薄膜化したグリーンシートを積層
して高容量のコンデンサを得ようとすることは現状では
困難である。Therefore, in a co-fired ceramic laminate, it is difficult to obtain a high-capacity capacitor by laminating green sheets made of different materials having different relative dielectric constants or extremely thin green sheets. It is difficult at present.
【００８４】以上のように、受動素子を内蔵化したセラ
ミックス多層基板においては、受動素子の高性能化、高
精度化を十分に実現することができていないという現状
がある。更に、受動素子１個当たりのコストは、チップ
形状の積層型受動素子と比較して、その部品単価にチッ
プ形状の積層型受動素子の実装費用を含めても、高価で
ある。チップ形状の積層型受動素子は、最近の電子部品
の実装がチップ部品を中心とする形態になってきたこと
から、大幅にその単価が低下しており、その単価部品は
おおよそ１個当たり１円程度と見積もられている。従っ
て、現状では、受動素子を内蔵化したセラミックス多層
基板は、一部の特殊なセラミックス多層基板を除いて採
用されるに至っておらず、現状のチップ形状の積層型受
動素子に置き換えて採用するレベルに到達していない。As described above, in a ceramic multilayer substrate having a built-in passive element, there is a current situation that the performance and accuracy of the passive element cannot be sufficiently realized. Furthermore, the cost per passive element is higher than the chip-shaped multilayer passive element, even if the unit cost of the component includes the mounting cost of the chip-shaped multilayer passive element. The chip-shaped stacked passive element has been drastically reduced in unit price since recent electronic components have been mounted mainly on chip components, and the unit price of the component is approximately 1 yen per piece. The degree is estimated. Therefore, at present, ceramic multilayer substrates with built-in passive elements have not been adopted except for some special ceramic multilayer substrates. Has not reached.
【００８５】他方、図２０に示される従来のチップ形状
の積層型コンデンサや図２３に示される従来のチップ形
状の積層型インダクタにおいても、これらのチップ形状
の積層型受動素子をセラミックス多層基板表面にマウン
トして半田、導電性接着剤、ペースト等によって接続す
る実装工程が必要なこと、その際にチップ形状の積層型
受動素子を搭載するセラミックス多層基板の表層部の面
積には限界があること、また近年急激に進展してきた部
品の小型軽量化も限界に近づきつつあること等から、現
在以上の小型軽量化が困難な状況にあるという問題があ
る。On the other hand, in the conventional chip-shaped multilayer capacitor shown in FIG. 20 and the conventional chip-shaped multilayer inductor shown in FIG. 23, these chip-shaped multilayer passive elements are formed on the surface of the ceramic multilayer substrate. A mounting process of mounting and connecting with solder, conductive adhesive, paste, etc. is necessary, and at this time, the surface area of the ceramic multilayer substrate on which chip-shaped multilayer passive elements are mounted is limited, In addition, there has been a problem that it is difficult to reduce the size and weight more than the present because the size and weight of components that have been rapidly advanced in recent years are approaching the limit.
【００８６】また、今後の通信分野における高周波回
路、高速デジタル回路等、従来のチップ形状の部品形状
では必要とされる特性を十分に発揮することが困難にな
りつつあるという問題もある。There is also a problem that it is becoming difficult to sufficiently exhibit the required characteristics with conventional chip-shaped parts such as high-frequency circuits and high-speed digital circuits in the future communication field.
【００８７】そこで、セラミックス多層基板の小型軽量
化のための多層化と受動素子の内蔵化を利点を活かしつ
つ、内蔵する受動素子の性能をチップ形状の積層型受動
素子の性能と同等又はそれ以上の優れたものにするとと
共に、受動素子を内蔵するセラミックス多層基板の製造
コストを低下させることが課題となっている。Therefore, the performance of the built-in passive element is equal to or higher than the performance of the chip-shaped laminated passive element, while taking advantage of the multilayering for reducing the size and weight of the ceramic multilayer substrate and the incorporation of the passive element. It is an object to reduce the manufacturing cost of a ceramic multi-layer substrate having a built-in passive element.
【００８８】本発明は、上記事情を鑑みてなされたもの
であり、チップ形状の積層型受動素子の性能と同等又は
それ以上の優れた性能を有する受動素子を内蔵化した多
層基板を提供することを目的とする。The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a multilayer substrate having a built-in passive element having performance superior to or superior to that of a chip-shaped stacked passive element. With the goal.
【００８９】[0089]
【課題を解決するための手段】上記課題は、以下の本発
明に係る多層基板により達成される。即ち、請求項１に
係る多層基板は、積層型受動素子を内蔵する多層基板で
あって、スルーホール及び配線導体を形成した単一層又
は複数層のセラミックス層からなるセラミックス層部
と、このセラミックス層部に隣接して配置され、複数の
導体層がそれぞれ誘電体層を介して積層されていると共
にこれらの導体層の端部がスルーホールに接続されてい
る積層型受動素子を内蔵する受動素子基板と、セラミッ
クス層部及び受動素子基板を機械的に接合する絶縁性接
合材と、セラミックス層部及び受動素子基板を電気的に
接合する導電性接合材と、を有することを特徴とする。The above object is achieved by the following multilayer substrate according to the present invention. That is, the multilayer substrate according to claim 1 is a multilayer substrate having a built-in multilayer passive element, wherein the ceramic layer portion includes a single layer or a plurality of ceramic layers in which through holes and wiring conductors are formed, Passive element substrate having a built-in stacked passive element in which a plurality of conductive layers are stacked via dielectric layers and ends of these conductive layers are connected to through holes, respectively. And an insulating bonding material for mechanically bonding the ceramic layer portion and the passive element substrate, and a conductive bonding material for electrically bonding the ceramic layer portion and the passive element substrate.
【００９０】このように請求項１に係る多層基板におい
ては、積層型受動素子を内蔵する受動素子基板が単一層
又は複数層のセラミックス層からなるセラミックス層部
と絶縁性接合材及び導電性接合材を介して機械的、電気
的に接合されていることにより、セラミックス層部の形
成と独立に、受動素子基板に積層型受動素子を内蔵して
形成することが可能であり、然もその際に積層型受動素
子を従来のチップ形状の積層型受動素子と基本的に同一
の積層構造に形成することが可能であるため、従来のチ
ップ形状の積層型受動素子を多層基板に実装する場合と
同等の良好な特性が得られる。As described above, in the multilayer substrate according to the first aspect, the passive element substrate having the built-in multilayer passive element is composed of a ceramic layer portion composed of a single layer or a plurality of ceramic layers, and an insulating bonding material and a conductive bonding material. Mechanically and electrically connected via the substrate, it is possible to form the passive element embedded in the passive element substrate independently of the formation of the ceramic layer part. It is possible to form a multilayer passive element with the same basic laminated structure as a conventional chip-shaped multilayer passive element, which is equivalent to mounting a conventional chip-shaped multilayer passive element on a multilayer board. Is obtained.
【００９１】なお、ここで、受動素子基板に内蔵される
積層型受動素子としては、例えば積層型コンデンサ、積
層型インダクタがあり、その他にも積層型抵抗素子、積
層型サーミスタ、積層型ＬＣフィルタ等がある。そし
て、特にコンデンサやインダクタの場合、現状において
は積層型が最も良好な特性を得ることができるため、従
来のコンデンサやインダクタを内蔵した多層基板と比較
すると、その特性が飛躍的に改善される。Here, as the multilayer passive element built in the passive element substrate, there are, for example, a multilayer capacitor and a multilayer inductor, as well as a multilayer resistor, a multilayer thermistor, a multilayer LC filter and the like. There is. In the case of capacitors and inductors, in particular, a laminated type can obtain the best characteristics at present, so that the characteristics are dramatically improved as compared with a conventional multilayer substrate having a built-in capacitor and inductor.
【００９２】また、受動素子基板に内蔵される積層型受
動素子の外部電極としてスルーホールが機能し、このス
ルーホールによって積層型受動素子がセラミックス層部
に電気的に接続されることから、従来のチップ形状の積
層型受動素子を多層基板の表層部に搭載する場合よりも
その接続配線長が短縮されるため、従来のチップ形状の
積層型受動素子を多層基板に実装する場合以上の良好な
特性が得られる。In addition, a through-hole functions as an external electrode of the laminated passive element incorporated in the passive element substrate, and the laminated passive element is electrically connected to the ceramic layer portion by this through-hole. Since the connection wiring length is shorter than when chip-shaped stacked passive elements are mounted on the surface layer of a multilayer board, better characteristics than when conventional chip-shaped stacked passive elements are mounted on a multilayer board Is obtained.
【００９３】また、受動素子基板に内蔵される積層型受
動素子には、従来の多層基板の表層部に搭載するチップ
形状の積層型受動素子のように外部電極を必要としない
ことから、その分だけ積層型受動素子の小型化を実現す
ることが可能になるため、その収納面積が小さくなり、
引いては多層基板の面積を従来よりも小さくする可能性
が生じる。Further, the laminated passive element incorporated in the passive element substrate does not require external electrodes unlike the chip-shaped laminated passive element mounted on the surface layer of the conventional multilayer substrate, and accordingly, the external electrode is not necessary. Only because it is possible to realize the miniaturization of the stacked passive element, the storage area becomes small,
As a result, there is a possibility that the area of the multilayer substrate is made smaller than before.
【００９４】また、積層型受動素子が受動素子基板に内
蔵されて形成されることから、従来のチップ形状の積層
型受動素子を他の電子部品と共に多層基板の表層部に搭
載する場合と比較すると、受動素子基板に形成される積
層型受動素子の密度は大幅に低下する。このため、受動
素子基板には十分な空きスペースが生じ、その空きスペ
ースを電源、グランド、又は信号線の配線エリアとする
ことが可能となり、電気的特性が向上する。また、従来
のチップ形状の積層型受動素子を多層基板の表層部に搭
載する場合よりも遙に多くの積層型受動素子を受動素子
基板に形成することが可能になり、電気的特性が向上す
ると共に、積層型受動素子の１個当たりの単価が低減す
る。そして、いずれの場合も、従来のチップ形状の積層
型受動素子を搭載する多層基板よりもその積層する層数
を減少させる可能性が生じる。Further, since the multilayer passive element is formed by being built in the passive element substrate, it is compared with a case where the conventional chip-shaped multilayer passive element is mounted together with other electronic components on the surface layer of the multilayer substrate. On the other hand, the density of the stacked passive elements formed on the passive element substrate is greatly reduced. For this reason, a sufficient empty space is generated in the passive element substrate, and the empty space can be used as a wiring area for a power supply, a ground, or a signal line, thereby improving electrical characteristics. Further, it becomes possible to form a much larger number of stacked passive elements on the passive element substrate than when a conventional chip-shaped stacked passive element is mounted on the surface layer of a multilayer substrate, and the electrical characteristics are improved. At the same time, the unit cost per stacked passive element is reduced. In any case, there is a possibility that the number of layers to be stacked is reduced as compared with a conventional multilayer substrate on which chip-shaped stacked passive elements are mounted.
【００９５】また、受動素子基板に内蔵される積層型受
動素子を形成する際、同一の工程によって同時に受動素
子基板を形成することが可能になるため、従来のチップ
形状の積層型受動素子を形成する場合より新たな工程を
要することがなく、コストの上昇が防止される。In addition, when forming a stacked passive element incorporated in the passive element substrate, the passive element substrate can be formed simultaneously by the same process, so that a conventional chip-shaped stacked passive element is formed. This eliminates the need for a new process and prevents an increase in cost.
【００９６】逆に、複数の積層型受動素子を同一の工程
によって同時に形成することが可能になるため、また積
層型受動素子を構成する複数に積層された導体層に接続
するスルーホールが積層型受動素子の外部電極の機能を
果たすことから、従来のチップ形状の積層型受動素子の
外部電極を形成する工程が不要となるため、却って工程
が簡略化され、コストの低下が実現される。On the other hand, since a plurality of stacked passive elements can be formed simultaneously in the same process, the through-holes connected to the plurality of stacked conductor layers constituting the stacked passive element need to be formed. Since the function of the external electrode of the passive element is performed, the step of forming the external electrode of the conventional chip-shaped stacked passive element is not required, so that the step is simplified and the cost is reduced.
【００９７】なお、上記請求項１に係る多層基板におい
て、受動素子基板上にビルドアップ層が形成されている
構成とすることも可能である。この場合、受動素子基板
上に形成されるビルドアップ層の数は、１層に限定され
ず複数層であってもよい。In the multi-layer substrate according to the first aspect, it is also possible to adopt a configuration in which a build-up layer is formed on a passive element substrate. In this case, the number of build-up layers formed on the passive element substrate is not limited to one, and may be a plurality of layers.
【００９８】また、請求項３に係る多層基板は、積層型
受動素子を内蔵する多層基板であって、スルーホール及
び配線導体を形成した単一層又は複数層のセラミックス
層からなる複数個のセラミックス層部と、これら複数個
のセラミックス層部の間に介在して配置され、導体層が
形成された複数の誘電体層が積層されていると共に導体
層がスルーホールによって接続されている積層型受動素
子を内蔵する受動素子基板と、複数個のセラミックス層
部及び受動素子基板を機械的に接合する絶縁性接合材
と、複数個のセラミックス層部及び受動素子基板を電気
的に接合する導電性接合材と、を有することを特徴とす
る。The multilayer substrate according to claim 3 is a multilayer substrate having a built-in multilayer passive element, wherein a plurality of ceramic layers comprising a single layer or a plurality of ceramic layers formed with through holes and wiring conductors are provided. Multilayer passive element in which a plurality of dielectric layers each having a conductive layer formed thereon are laminated and disposed between the plurality of ceramic layers, and the conductive layers are connected by through holes. Element, an insulating joining material for mechanically joining the plurality of ceramic layers and the passive element substrate, and a conductive joining material for electrically joining the plurality of ceramic layers and the passive element substrate And the following.
【００９９】このように請求項３に係る多層基板におい
ては、積層型受動素子を内蔵する受動素子基板が単一層
又は複数層のセラミックス層からなる複数個のセラミッ
クス層部の間に介在して配置され、これら複数個のセラ
ミックス層部と絶縁性接合材及び導電性接合材を介して
機械的、電気的に接合されていることにより、複数個の
セラミックス層部の形成と独立に、受動素子基板に積層
型受動素子を内蔵して形成することが可能であり、然も
その際に積層型受動素子を従来のチップ形状の積層型受
動素子と基本的に同一構造に形成することが可能である
ため、上記請求項１に係る多層基板の場合と同様に、従
来のチップ形状の積層型受動素子を多層基板に実装する
場合と同等の良好な特性が得られる。As described above, in the multilayer substrate according to the third aspect, the passive element substrate having the built-in multilayer passive element is interposed between a plurality of ceramic layers composed of a single layer or a plurality of ceramic layers. The plurality of ceramic layers are mechanically and electrically bonded to each other via an insulating bonding material and a conductive bonding material, so that the passive element substrate can be formed independently of the formation of the plurality of ceramic layers. In this case, it is possible to form the stacked passive element with the same structure as the conventional chip-shaped stacked passive element. Therefore, as in the case of the multilayer substrate according to the first aspect, the same good characteristics as when the conventional chip-shaped multilayer passive element is mounted on the multilayer substrate can be obtained.
【０１００】また、上記請求項１に係る多層基板の場合
と同様に、外部電極として機能するスルーホールによっ
て積層型受動素子がセラミックス層部に電気的に接続さ
れるため、従来のチップ形状の積層型受動素子を多層基
板の表層部に搭載する場合よりもその接続配線長が短縮
されて従来以上の良好な特性が得られ、また従来のチッ
プ形状の積層型受動素子のように外部電極を必要とせず
に積層型受動素子の小型化が実現されるため、その収納
面積が小さくなり引いては多層基板の面積を従来よりも
小さくする可能性が生じ、また受動素子基板に形成され
る積層型受動素子の密度は大幅に低下するため、空きス
ペースを電源、グランド、又は信号線の配線エリアとす
ることが可能となって電気的特性が向上し、従来よりも
遙に多くの積層型受動素子を受動素子基板に形成するこ
とが可能になって電気的特性が向上すると共に積層型受
動素子の１個当たりの単価が低減し、従来のチップ形状
の積層型受動素子を搭載する多層基板よりも積層する層
数を減少させる可能性が生じ、また積層型受動素子と受
動素子基板とが同一の工程によって同時に受動素子基板
を形成することが可能になるため、新たな工程を要する
ことなくコストの上昇が防止され、また複数の積層型受
動素子を同一の工程によって同時に形成することが可能
になると共に従来のチップ形状の積層型受動素子の外部
電極を形成する工程が不要となるため、工程が簡略化さ
れてコストの低下が実現される。Further, similarly to the case of the multilayer substrate according to the first aspect, since the laminated passive element is electrically connected to the ceramic layer portion by the through hole functioning as an external electrode, the conventional chip-shaped laminated element is formed. The connection wiring length is shorter than when mounting a passive element on the surface of a multi-layer substrate, resulting in better characteristics than before.External electrodes are required as with conventional chip-shaped stacked passive elements In this case, the size of the multilayer passive element can be reduced, and the storage area of the multilayer passive element can be reduced. Since the density of passive elements is greatly reduced, it is possible to use empty space as a wiring area for power supply, ground, or signal lines, thereby improving electrical characteristics. The passive element can be formed on the passive element substrate, the electrical characteristics are improved, the unit cost of each laminated passive element is reduced, and the conventional chip-shaped multilayer passive element is mounted. There is a possibility that the number of layers to be stacked can be reduced, and the stacked passive element and the passive element substrate can form a passive element substrate at the same time by the same process, so that a new process is not required. Increased cost is prevented, and a plurality of stacked passive elements can be simultaneously formed by the same process, and a step of forming external electrodes of the conventional chip-shaped stacked passive element is not required. The process is simplified and the cost is reduced.
【０１０１】更に、積層型受動素子を内蔵する受動素子
基板が複数個のセラミックス層部の間に介在することか
ら、即ち積層型受動素子を内蔵する受動素子基板を多層
基板の内層部の任意の位置に自由に配置することが可能
になるため、積層型受動素子の特性に応じた最適配置に
よる回路特性の向上が図られる。Further, since the passive element substrate containing the multilayer passive element is interposed between the plurality of ceramic layers, that is, the passive element substrate containing the multilayer passive element can be arbitrarily placed on the inner layer of the multilayer substrate. Since they can be freely arranged at positions, the circuit characteristics can be improved by an optimal arrangement according to the characteristics of the multilayer passive element.
【０１０２】なお、上記請求項１又は３に係る多層基板
において、受動素子基板に同一種類の複数個の積層型受
動素子を内蔵することが可能である。例えば積層型コン
デンサのみを受動素子基板に必要な個数だけ形成しても
よいし、積層型インダクタのみを受動素子基板に必要な
個数だけ形成してもよい。In the multi-layer substrate according to claim 1 or 3, it is possible to incorporate a plurality of the same type of stacked passive elements in the passive element substrate. For example, only the required number of the multilayer capacitors may be formed on the passive element substrate, or only the required number of the multilayer inductors may be formed on the passive element substrate.
【０１０３】また、受動素子基板に異なる種類の複数個
の積層型受動素子が内蔵されていることも可能である。
例えば複数個の積層型コンデンサと複数個の積層型イン
ダクタを受動素子基板に混在させて形成してもよい。更
に、その他、積層型抵抗素子、積層型サーミスタ、積層
型ＬＣフィルタ等を混在させて形成してもよい。It is also possible that a plurality of different types of stacked passive elements are built in the passive element substrate.
For example, a plurality of multilayer capacitors and a plurality of multilayer inductors may be formed in a mixed manner on a passive element substrate. Further, a multilayer resistive element, a multilayer thermistor, a multilayer LC filter, and the like may be mixed.
【０１０４】また、受動素子基板に、積層型受動素子と
共に電源、グランド、又は信号線を混在して形成しても
よい。この場合、多層基板全体としての電気的特性が向
上すると共に、従来のチップ形状の積層型受動素子を搭
載する多層基板よりもその積層する層数を減少させる可
能性が生じる。Further, a power supply, a ground, or a signal line may be formed on the passive element substrate together with the multilayer passive element. In this case, the electrical characteristics of the multilayer substrate as a whole are improved, and the number of layers to be laminated may be reduced as compared with the conventional multilayer substrate on which chip-shaped multilayer passive elements are mounted.
【０１０５】なお、請求項１に係る多層基板におけるセ
ラミックス層部を構成するセラミックス層や請求項３に
係る多層基板における複数個のセラミックス層部を構成
するセラミックス層は、アルミナ、ガラスセラミック、
ＡｌＮ、ＳｉＮ（窒化珪素）、若しくはジルコニウム、
又はこれらの混合体を材料とするグリーンシートを焼成
して形成したものであることが好適である。The ceramic layer constituting the ceramic layer portion in the multilayer substrate according to the first aspect and the ceramic layer constituting the plurality of ceramic layer portions in the multilayer substrate according to the third aspect are alumina, glass ceramic,
AlN, SiN (silicon nitride), or zirconium,
Alternatively, it is preferably formed by firing a green sheet made of a mixture thereof.
【０１０６】また、上記請求項１又は３に係る多層基板
において、積層型受動素子を構成する誘電体層の材料と
しては、セラミックス系材料、ガラス材、マイカ材、フ
ェライト材、又は有機材料が用いられていることが好適
である。Further, in the multilayer substrate according to claim 1 or 3, the dielectric layer constituting the multilayer passive element is made of a ceramic material, a glass material, a mica material, a ferrite material, or an organic material. It is preferable that it is performed.
【０１０７】また、上記請求項１又は３に係る多層基板
において、絶縁性接合材としては、低温融点ガラス、ポ
リイミド、エポキシ樹脂、又はアルミナ、ガラスセラミ
ック、ＡｌＮ、ＳｉＮ、若しくはジルコニウム、若しく
はこれらの混合体が用いられていることが好適である。Further, in the multilayer substrate according to claim 1 or 3, the insulating bonding material may be a low-melting glass, polyimide, epoxy resin, alumina, glass ceramic, AlN, SiN, zirconium, or a mixture thereof. Preferably, a body is used.
【０１０８】また、上記請求項１又は３に係る多層基板
において、導電性接合材としては、Ｃｕ、Ａｇ、Ａｇ−
Ｐｔ合金、Ａｇ−Ｐｄ合金、Ｍｏ、若しくはＷ、又はこ
れらの混合体が用いられていることが好適である。Further, in the multilayer substrate according to the first or third aspect, the conductive bonding material may be Cu, Ag, Ag-
It is preferable that a Pt alloy, an Ag-Pd alloy, Mo, or W, or a mixture thereof is used.
【０１０９】[0109]
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る積層型コンデンサを内蔵したセラミックス多層基板を
示す概略断面図であり、図２は図１のセラミックス多層
基板に内蔵された積層型コンデンサを示す断面図であ
り、図３は図２の積層型コンデンサの構造を説明するた
めの概略斜視図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
An embodiment of the present invention will be described. (First Embodiment) FIG. 1 is a schematic sectional view showing a ceramic multilayer substrate incorporating a multilayer capacitor according to a first embodiment of the present invention, and FIG. FIG. 3 is a cross-sectional view showing a multilayer capacitor, and FIG. 3 is a schematic perspective view for explaining the structure of the multilayer capacitor of FIG.
【０１１０】図１に示されるように、セラミックス系材
料からなる４層のセラミックス層Ｌ１、Ｌ２、…、Ｌ４
が順に積層され、セラミックス多層部Ｂを構成してい
る。そして、そのセラミックス層Ｌ１上面、セラミック
ス層Ｌ１、Ｌ２間、セラミックス層Ｌ２、Ｌ３間、、セ
ラミックス層Ｌ３、Ｌ４間、及びセラミックス層Ｌ４下
面には、それぞれ複数個の配線導体層Ｍ１、Ｍ２、…、
Ｍ５が形成されている。また、これらのセラミックス層
Ｌ１、Ｌ２…、Ｌ４には、それぞれ配線導体層Ｍ１、Ｍ
２、…、Ｍ５に接続する複数のスルーホール１１が形成
されている。As shown in FIG. 1, four ceramic layers L1, L2,.
Are sequentially laminated to form a ceramic multilayer portion B. On the upper surface of the ceramic layer L1, between the ceramic layers L1 and L2, between the ceramic layers L2 and L3, between the ceramic layers L3 and L4, and on the lower surface of the ceramic layer L4, a plurality of wiring conductor layers M1, M2,. ,
M5 is formed. The ceramic layers L1, L2,..., L4 have wiring conductor layers M1, M2 respectively.
A plurality of through-holes 11 connected to 2,..., M5 are formed.
【０１１１】また、このセラミックス多層部Ｂの最上層
のセラミックス層Ｌ１上には、複数個の積層型コンデン
サ１２を内蔵している受動素子基板１３が形成されてい
る。そして、この積層型コンデンサ１２は、図２及び図
３に示されるように、例えば厚さ数μｍ〜２０μｍ程度
の非常に薄い板状の誘電体層１４を介して、形成領域が
がずれている２種類の内部電極１５ａ、１５ｂが交互に
積層してなるものである。なお、ここでは、１０層に積
層した場合を図示しているが、実際には、要求される静
電容量Ｃに応じて、数十層にも積層される。On the uppermost ceramic layer L1 of the ceramic multilayer portion B, a passive element substrate 13 containing a plurality of multilayer capacitors 12 is formed. As shown in FIGS. 2 and 3, the formation region of the multilayer capacitor 12 is shifted through a very thin plate-like dielectric layer 14 having a thickness of, for example, several μm to 20 μm. Two types of internal electrodes 15a and 15b are alternately stacked. Here, the case where the layers are stacked in ten layers is shown, but actually, several tens of layers are stacked according to the required capacitance C.
【０１１２】また、交互に積層された内部電極１５ａ、
１５ｂを挟んでその両端部には、外部電極として機能す
る２種類のスルーホール１６ａ、１６ｂが設けられてお
り、これら２種類のスルーホール１６ａ、１６ｂに積層
構造をなす内部電極１５ａ、１５ｂがそれぞれに接続さ
れている。即ち、例えば一番上の内部電極１５ａは一方
のスルーホール１６ａに接続され、二番目の内部電極１
５ｂは他方のスルーホール１６ｂに接続され、以下同様
にして、奇数番目の内部電極１５ａはスルーホール１６
ａに接続され、偶数番目の内部電極１５ｂはスルーホー
ル１６ｂに接続されている。なお、受動素子基板１３に
は、通常のスルーホール１７も形成されている。Also, the internal electrodes 15a, which are alternately stacked,
Two types of through-holes 16a and 16b functioning as external electrodes are provided at both ends with the 15b interposed therebetween, and the two types of through-holes 16a and 16b are respectively provided with internal electrodes 15a and 15b forming a laminated structure. It is connected to the. That is, for example, the uppermost internal electrode 15a is connected to one through hole 16a,
5b is connected to the other through hole 16b, and so on.
a, and the even-numbered internal electrodes 15b are connected to the through holes 16b. The passive element substrate 13 also has a normal through hole 17 formed therein.
【０１１３】また、こうした積層型コンデンサ１２を内
蔵している受動素子基板１３の上面及び下面には、それ
ぞれスルーホール１６ａ、１６ｂ、１７に接続する配線
導体層Ｍ６、Ｍ７が形成されている。On the upper and lower surfaces of the passive element substrate 13 containing such a multilayer capacitor 12, wiring conductor layers M6 and M7 connected to the through holes 16a, 16b and 17 are formed, respectively.
【０１１４】また、セラミックス多層部Ｂ及び受動素子
基板１３は、絶縁性接合材１８及び導電性接合材１９に
よって機械的及び電気的に接合されている。即ち、セラ
ミックス多層部Ｂの最上層のセラミックス層Ｌ１と受動
素子基板１３との間には、絶縁性接合材１８及び導電性
接合材１９が所定の位置に配置されて介在している。そ
して、セラミックス多層部Ｂのセラミックス層Ｌ１と受
動素子基板１３とが絶縁性接合材１８によって機械的に
接合されていると共に、セラミックス層Ｌ１上面の配線
導体層Ｍ１と受動素子基板１３下面の配線導体層Ｍ７と
が導電性接合材１９によって電気的に接合されている。Further, the ceramic multilayer portion B and the passive element substrate 13 are mechanically and electrically joined by an insulating joining material 18 and a conductive joining material 19. That is, the insulating bonding material 18 and the conductive bonding material 19 are arranged and interposed between the uppermost ceramic layer L1 of the ceramic multilayer portion B and the passive element substrate 13. The ceramic layer L1 of the ceramic multilayer portion B and the passive element substrate 13 are mechanically joined by an insulating joining material 18, and the wiring conductor layer M1 on the upper surface of the ceramic layer L1 and the wiring conductor on the lower surface of the passive element substrate 13 are connected. The layer M7 is electrically connected with the conductive bonding material 19.
【０１１５】また、受動素子基板１３上には、例えば厚
さ数μｍ〜１００μｍ程度のビルドアップ層２０が形成
されている。そして、このビルドアップ層２０には、受
動素子基板１３上面の配線導体層Ｍ６にそれぞれ接続す
る複数のスルーホール２１が形成されている。また、ビ
ルドアップ層２０上面には、これら複数のスルーホール
２１にそれぞれ接続する配線導体層Ｍ８が形成されてい
る。On the passive element substrate 13, a build-up layer 20 having a thickness of, for example, about several μm to 100 μm is formed. The build-up layer 20 has a plurality of through holes 21 connected to the wiring conductor layer M6 on the upper surface of the passive element substrate 13, respectively. On the upper surface of the build-up layer 20, a wiring conductor layer M8 connected to each of the plurality of through holes 21 is formed.
【０１１６】次に、上記図１〜図３に示されるセラミッ
クス多層基板及び積層型コンデンサ１２を構成する各要
素に使用される材料について説明する。セラミックス多
層部Ｂを構成するセラミックス層Ｌ１、Ｌ２、…Ｌ４の
材料としては、例えばＡｌＮ、高純度アルミナ、ガラス
セラミック、又はジルコニア等のセラミックス系材料を
用いる。また、配線導体層Ｍ１、Ｍ２、…、Ｍ８、及び
スルーホール１１、１６ａ、１６ｂ、１７、２１の材料
としては、例えばＣｕ、Ａｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐ
ｄ、Ｗ、Ｍｏ等の単体又は混合体を用いる。Next, the materials used for the components constituting the multilayer ceramic substrate and the multilayer capacitor 12 shown in FIGS. 1 to 3 will be described. As the material of the ceramic layers L1, L2,..., L4 constituting the ceramic multilayer portion B, for example, a ceramic material such as AlN, high-purity alumina, glass ceramic, or zirconia is used. The materials of the wiring conductor layers M1, M2,..., M8 and the through holes 11, 16a, 16b, 17, 21 are, for example, Cu, Ag, Ag-Pt, Ag-P
A single substance or a mixture of d, W, and Mo is used.
【０１１７】また、積層型コンデンサ１２の誘電体層１
４としては、比誘電率が８〜１０程度のアルミナ、比誘
電率が９程度のＡｌＮ、比誘電率が８程度のＳｉＮ、又
は比誘電率が２０００程度のＢａＴｉＯ3 等のセラミッ
クス系材料を用いる。これは同時に、受動素子基板１３
の基板材料でもある。また、積層型コンデンサ１２の内
部電極１５ａ、１５ｂとしては、例えばＡｇ、Ａｇ−Ｐ
ｔ、Ａｇ−Ｐｄ、Ｎｉ等の金属導体材料からなる導電性
ペーストを用いる。The dielectric layer 1 of the multilayer capacitor 12
For 4, a ceramic material such as alumina having a relative permittivity of about 8 to 10, AlN having a relative permittivity of about 9 or SiN having a relative permittivity of about 8 or BaTiO 3 having a relative permittivity of about 2000 is used. . This is at the same time the passive element substrate 13
Substrate material. The internal electrodes 15a and 15b of the multilayer capacitor 12 are, for example, Ag, Ag-P
A conductive paste made of a metal conductor material such as t, Ag-Pd, and Ni is used.
【０１１８】また、絶縁性接合材１８としては、例えば
アルコキシドシラン・アルコール等から構成されるスピ
ンオンガラスなどの低温溶融ガラスからなる絶縁性ペー
ストを用いる。その他、ポリイミド、エポキシ系樹脂や
上記のセラミックス層Ｌ１、Ｌ２、…、Ｌ４と同じセラ
ミック材料を水又はアルコール等で混練した絶縁性ペー
ストを用いてもよい。なお、この絶縁性接合材１８とし
てガラス材からなる絶縁性ペーストを用いる場合には、
セラミックス多層部Ｂ及び受動素子基板１３間の機械的
接合力が極めて強いこと、接続部の気密が保持されるこ
と、ガラスセラミックスと同程度の熱膨張係数が得られ
易いことなどの利点がある。As the insulating bonding material 18, for example, an insulating paste made of low-temperature molten glass such as spin-on glass made of alkoxide silane or alcohol is used. In addition, an insulating paste obtained by kneading polyimide, epoxy resin, or the same ceramic material as the above ceramic layers L1, L2,..., L4 with water or alcohol may be used. When an insulating paste made of a glass material is used as the insulating bonding material 18,
There are advantages that the mechanical bonding force between the ceramic multilayer portion B and the passive element substrate 13 is extremely strong, that the connection portion is kept airtight, and that a thermal expansion coefficient comparable to that of glass ceramics is easily obtained.
【０１１９】また、導電性接合材１９は、基本的に電気
的な接続対象となる配線導体層Ｍ１、Ｍ２、…、Ｍ８や
スルーホール１１、１６ａ、１６ｂ、１７、２１と同種
の導体材料を選択することが好適であるため、Ｃｕ、Ａ
ｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ、Ｗ、Ｍｏ等の単体又は混
合体をアルコール等の溶剤中に混練した導電性ペースト
を用いる。The conductive bonding material 19 is basically made of the same type of conductive material as the wiring conductor layers M1, M2,..., M8 and the through holes 11, 16a, 16b, 17, 21 which are to be electrically connected. It is preferable to select Cu, A
A conductive paste obtained by kneading a simple substance or a mixture of g, Ag-Pt, Ag-Pd, W, and Mo in a solvent such as alcohol is used.
【０１２０】また、ビルドアップ層２０の材料として
は、例えばポリイミド、エポキシ系樹脂等の有機材料や
結晶化ガラス等の無機材料を用いる。As a material for the build-up layer 20, for example, an organic material such as polyimide or epoxy resin or an inorganic material such as crystallized glass is used.
【０１２１】次に、図１に示す積層型コンデンサを内蔵
したセラミックス多層基板の製造プロセスを、図４〜図
７を用いて説明する。ここで、図４〜図７はそれぞれ図
１の積層型コンデンサを内蔵したセラミックス多層基板
の製造プロセスを説明するための工程断面図である。Next, a manufacturing process of the ceramic multilayer substrate incorporating the multilayer capacitor shown in FIG. 1 will be described with reference to FIGS. Here, FIGS. 4 to 7 are process cross-sectional views for explaining a manufacturing process of the ceramic multilayer substrate incorporating the multilayer capacitor of FIG.
【０１２２】先ず、図１のセラミックス多層基板を構成
するセラミックス多層部Ｂの形成を行う。即ち、図４
（ｂ）に示されるように、従来と同様の方法を用いて、
例えば厚さ５０μｍ〜２５０μｍ程度、縦横寸法５０μ
ｍ〜２００μｍ程度のＡｌＮ、高純度アルミナ、ガラス
セラミック、又はジルコニア等のセラミックス系材料か
らなる４枚のグリーンシートを形成する。First, a ceramic multilayer part B constituting the ceramic multilayer substrate of FIG. 1 is formed. That is, FIG.
As shown in (b), using a method similar to the conventional method,
For example, a thickness of about 50 μm to 250 μm, a vertical and horizontal dimension of 50 μm
Four green sheets made of a ceramic material such as AlN, high-purity alumina, glass ceramic, or zirconia of about m to 200 μm are formed.
【０１２３】続いて、これら４枚のグリーンシートに、
例えば穴径５０μｍ〜２００μｍ程度の複数のスルーホ
ール用の穴を明ける。なお、スルーホール用の穴明け方
法としては、通常の場合と同様に、例えばドリルによる
方法、金型による方法、又はレーザ等を用いる方法等を
用いる。その後、これらスルーホール用の穴に、例えば
Ｃｕ、Ａｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ、Ｗ、Ｍｏ等の単
体又は混合体からなる導体を埋め込み、スルーホール１
１を形成する。なお、スルーホール用の穴に導体を埋め
込む方法としては、通常の場合と同様に、例えばスクリ
ーン印刷法を用いる。Subsequently, these four green sheets are:
For example, a plurality of through holes having a hole diameter of about 50 μm to 200 μm are formed. As a method for drilling through holes, a method using a drill, a method using a mold, a method using a laser, or the like is used in the same manner as in a normal case. Thereafter, a conductor made of a simple substance or a mixture of, for example, Cu, Ag, Ag-Pt, Ag-Pd, W, Mo, etc. is buried in these through-holes.
Form one. As a method of embedding the conductor in the through hole, a screen printing method is used, for example, as in the normal case.
【０１２４】続いて、これら４枚のグリーンシートグリ
ーンシートの上面又は上面及び下面に、例えばスルーホ
ール１１の形成に使用した導体と同系統の導体印刷によ
り、スルーホール１１の受けランド、配線パターン、部
品ランド等の配線導体層Ｍ１、Ｍ２、…、Ｍ５をそれぞ
れ形成する。Subsequently, the receiving land of the through hole 11, the wiring pattern, and the like are printed on the upper surface or the upper surface and the lower surface of the four green sheets by, for example, the same type of conductor printing as the conductor used for forming the through hole 11. The wiring conductor layers M1, M2,..., M5 such as component lands are respectively formed.
【０１２５】続いて、４枚のグリーンシートを位置合わ
せした上で順次積み上げ、各グリーンシート間にエアー
等が残らないように積層プレスを行った後、所望の大き
さに切断する。そして、これら４枚の積層されたグリー
ンシートを加熱し、場合によっては加圧して、グリーン
シート内に存在するバインダーを除去した後、焼成を行
い、４枚の積層されたグリーンシートを４層のセラミッ
クス層Ｌ１、Ｌ２、…、Ｌ４とする。なお、このときの
焼成温度は、例えばＡｌＮや高純度アルミナ等を材料と
する場合は１０００〜１３００℃に設定し、ガラスセラ
ミック等を材料とする場合は９００℃前後に設定する。
こうして、４層のセラミックス層Ｌ１、Ｌ２、…、Ｌ４
が積層されたセラミックス多層部Ｂを形成する。Subsequently, the four green sheets are aligned and stacked one after another, and are laminated and pressed so that no air or the like remains between the green sheets, and then cut into a desired size. Then, these four stacked green sheets are heated and, if necessary, pressurized to remove the binder present in the green sheets, and then baked, thereby forming the four stacked green sheets into four layers. Ceramic layers L1, L2, ..., L4. The firing temperature at this time is set to, for example, 1000 to 1300 ° C. when AlN or high-purity alumina or the like is used as a material, and is set to about 900 ° C. when glass ceramic or the like is used as a material.
Thus, the four ceramic layers L1, L2,.
Are formed to form a ceramic multilayer portion B.
【０１２６】次いで、図４（ａ）に示されるように、複
数個の積層型コンデンサ１２を内蔵している受動素子基
板１３を形成する。即ち、上記図１８〜図１９を用いて
説明した従来の場合と同様にして、例えばアルミナ、Ａ
ｌＮ、窒化珪素、又はＢａＴｉＯ3 等のセラミックス系
材料からなる誘電体を用意し、この誘電体を厚さ数μｍ
〜２０μｍ程度の非常に薄い板状にシート化し、適当な
寸法に裁断して、複数枚の誘電体基板を形成する。そし
てこれら複数枚の誘電体基板のそれぞれに、スクリーン
印刷法を用いて、例えばＡｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐ
ｄ、Ｎｉ等の金属導体材料からなる導電性ペーストを印
刷する。このとき、上記図１９に示される場合と同様
に、誘電体基板毎に導電性ペーストを塗布する領域をず
らして、２種類の内部電極１５ａ、１５ｂを形成する。
なお、内部電極１５ａ、１５ｂを形成する方法として
は、上記のスクリーン印刷法の代わりに、例えばスパッ
タ法やＣＶＤ法を用いてもよい。Next, as shown in FIG. 4A, a passive element substrate 13 containing a plurality of multilayer capacitors 12 is formed. That is, for example, in the same manner as the conventional case described with reference to FIGS.
A dielectric made of a ceramic material such as 1N, silicon nitride, or BaTiO 3 is prepared, and the thickness of the dielectric is set to several μm.
A sheet is formed into a very thin plate having a thickness of about 20 μm and cut into appropriate dimensions to form a plurality of dielectric substrates. Then, for example, Ag, Ag-Pt, Ag-P is applied to each of the plurality of dielectric substrates by using a screen printing method.
d. Print a conductive paste made of a metal conductor material such as Ni. At this time, as in the case shown in FIG. 19, two types of internal electrodes 15a and 15b are formed by shifting the region where the conductive paste is applied for each dielectric substrate.
As a method for forming the internal electrodes 15a and 15b, for example, a sputtering method or a CVD method may be used instead of the above-described screen printing method.
【０１２７】続いて、内部電極１５ａ、１５ｂの形成領
域がずれた２種類の誘電体基板を交互に積層成形した
後、焼成する。その後、従来のチップ形状の積層型コン
デンサを作製する場合のようにチップサイズにカットす
るのではなく、セラミックス多層部Ｂの大きさに対応さ
せたサイズにカットして、誘電体層１４の積層体である
受動素子基板１３を形成する。従って、この受動素子基
板１３には、複数箇所において、形成領域がずれている
２種類の内部電極１５ａ、１５ｂがそれぞれ誘電体層１
４を介して交互に積層されている。Subsequently, two types of dielectric substrates in which the formation regions of the internal electrodes 15a and 15b are shifted are alternately laminated and formed, and then fired. Then, instead of cutting to the chip size as in the case of manufacturing a conventional chip-shaped multilayer capacitor, it is cut to a size corresponding to the size of the ceramic multilayer portion B, and the laminated body of the dielectric layer 14 is formed. Is formed. Therefore, on the passive element substrate 13, two types of internal electrodes 15a and 15b whose formation regions are shifted at a plurality of locations are respectively provided on the dielectric layer 1
4 are alternately stacked.
【０１２８】続いて、この受動素子基板１３の所定の位
置に、スルーホール１６ａ、１６ｂ、１７を形成する。
このとき、スルーホール１６ａ、１６ｂは、誘電体層１
４を介して交互に積層されている内部電極１５ａ、１５
ｂを挟んでその両端部に位置しており、この積層構造を
なす内部電極１５ａ、１５ｂがそれぞれ交互に接続する
ようになっている。即ち、形成領域のずれた内部電極１
５ａ、１５ｂの積層構造において、例えば奇数層の内部
電極１５ａはスルーホール１６ａに接続し、偶数層の内
部電極１５ｂはスルーホール１６ｂに接続している。Subsequently, through holes 16a, 16b and 17 are formed at predetermined positions on the passive element substrate 13.
At this time, the through holes 16a and 16b are
4, internal electrodes 15a, 15 alternately stacked
The internal electrodes 15a and 15b forming the laminated structure are alternately connected to each other, with the internal electrodes 15a and 15b being located at both ends of the laminated structure. That is, the internal electrode 1 in which the formation region is shifted
In the laminated structure of 5a and 15b, for example, the odd-numbered internal electrodes 15a are connected to the through holes 16a, and the even-numbered internal electrodes 15b are connected to the through holes 16b.
【０１２９】こうして、それぞれ誘電体層１４を介して
内部電極１５ａ、１５ｂが交互に積層され、これらの積
層構造をなす内部電極１５ａ、１５ｂがそれぞれにスル
ーホール１６ａ、１６ｂに接続し、これらスルーホール
１６ａ、１６ｂが外部電極の機能を果たす複数個の積層
型コンデンサ１２を受動素子基板１３に内蔵して形成す
る。その後、受動素子基板１３の上面及び下面に、スル
ーホール１６ａ、１６ｂ、１７に接続する配線導体層Ｍ
６、Ｍ７をそれぞれ形成する。In this way, the internal electrodes 15a and 15b are alternately laminated via the dielectric layer 14, respectively, and the internal electrodes 15a and 15b forming these laminated structures are connected to the through holes 16a and 16b, respectively. A plurality of multilayer capacitors 12 each of which functions as an external electrode are formed in the passive element substrate 13. Then, the wiring conductor layers M connected to the through holes 16a, 16b, 17 are formed on the upper and lower surfaces of the passive element substrate 13, respectively.
6 and M7 are formed.
【０１３０】次いで、セラミックス多層部Ｂと受動素子
基板１３との機械的、電気的な接続を行う。即ち、図５
に示されるように、セラミックス多層部Ｂの最上層のセ
ラミックス層Ｌ１上面に、例えば印刷等の方法により、
所定の配線導体層Ｍ１を露出させる開口部を設けて、絶
縁性接合材１８を形成する。具体的には、例えばアルコ
キシドシラン・アルコール等から構成されるスピンオン
ガラスなどの低温溶融ガラスからなる絶縁性ペーストを
塗布する。Next, the ceramic multilayer part B and the passive element substrate 13 are mechanically and electrically connected. That is, FIG.
As shown in the figure, on the upper surface of the uppermost ceramic layer L1 of the ceramic multilayer portion B, for example, by a method such as printing,
An opening for exposing a predetermined wiring conductor layer M1 is provided, and an insulating bonding material 18 is formed. Specifically, for example, an insulating paste made of low-melting glass such as spin-on glass made of alkoxide silane / alcohol is applied.
【０１３１】続いて、同じくセラミックス層Ｌ１上面に
おける絶縁性接合材１８の開口部に例えば印刷、ポッテ
ィング等の方法により、導電性接合材１９を露出した配
線導体層Ｍ１に接続させて形成する。具体的には、例え
ばＣｕ、Ａｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ、Ｗ、Ｍｏ等の
単体又は混合体をアルコール等の溶剤を用いて混練した
導電性ペーストを塗布する。Subsequently, the conductive bonding material 19 is connected to the exposed wiring conductor layer M1 at the opening of the insulating bonding material 18 on the upper surface of the ceramic layer L1 by, for example, printing, potting or the like. Specifically, for example, a conductive paste obtained by kneading a simple substance or a mixture of Cu, Ag, Ag-Pt, Ag-Pd, W, and Mo using a solvent such as alcohol is applied.
【０１３２】なお、こうした絶縁性接合材１８や導電性
接合材１９の材料の具体的な選択は、次の接続工程にお
ける熱処理温度、その際の熱膨張係数などを勘案して行
うことが望ましい。また、導電性接合材１９の材料とし
ては、基本的に電気的な接続対象となる配線導体層Ｍ
１、Ｍ７等と同種の導体材料を選択することが好適であ
る。It is desirable that the specific selection of the material of the insulating bonding material 18 and the conductive bonding material 19 be performed in consideration of the heat treatment temperature in the next connection step, the thermal expansion coefficient at that time, and the like. The material of the conductive bonding material 19 is basically the wiring conductor layer M to be electrically connected.
It is preferable to select the same kind of conductor material as 1, M7 and the like.
【０１３３】次いで、図６に示されるように、セラミッ
クス多層部Ｂと受動素子基板１３とを所定の位置に揃え
て積層する。そして、絶縁性接合材１８及び導電性接合
材１９を例えば４００℃〜５００℃程度に加熱して溶融
すると共に、塗布したままの状態では導電性を有しない
導電性ペーストからなる導電性接合材１９を導電化させ
る。こうして、セラミックス多層部Ｂの最上層のセラミ
ックス層Ｌ１と受動素子基板１３とを両者の間に介在さ
せた絶縁性接合材１８によって機械的に接合すると共
に、セラミックス層Ｌ１上面の配線導体層Ｍ１と受動素
子基板１３下面の配線導体層Ｍ７とを両者の間に介在さ
せた導電性接合材１９によって電気的に接合する。ま
た、同時に加圧して、その機械的及び電気的な接合を均
一かつ強固なものにする。Next, as shown in FIG. 6, the ceramic multilayer portion B and the passive element substrate 13 are aligned and stacked at a predetermined position. Then, the insulating bonding material 18 and the conductive bonding material 19 are heated and melted at, for example, about 400 ° C. to 500 ° C., and the conductive bonding material 19 made of a conductive paste having no conductivity when applied. Is made conductive. In this way, the uppermost ceramic layer L1 of the ceramic multilayer portion B and the passive element substrate 13 are mechanically joined by the insulating joining material 18 interposed therebetween, and the uppermost ceramic layer L1 is connected to the wiring conductor layer M1 on the upper surface of the ceramic layer L1. The wiring conductor layer M7 on the lower surface of the passive element substrate 13 is electrically joined by a conductive joining material 19 interposed therebetween. At the same time, pressure is applied to make the mechanical and electrical joints uniform and strong.
【０１３４】次いで、図７に示されるように、受動素子
基板１３上にビルドアップ層２０を形成する。即ち、例
えばポリイミド、エポキシ系樹脂等の有機材料を用いる
場合、印刷、スピンコート、シート状材料の張り合わせ
等により受動素子基板１３上面に塗布した後、熱硬化や
ＵＶ等の照射によって硬化させる。また、結晶化ガラス
等の無機材料を用いる場合、印刷等により受動素子基板
１３上面にペースト状のガラスを塗布した後、焼成して
固化する。こうして、受動素子基板１３上にビルドアッ
プ層２０を形成する。Next, as shown in FIG. 7, a build-up layer 20 is formed on the passive element substrate 13. That is, when an organic material such as polyimide or epoxy resin is used, the organic material is applied to the upper surface of the passive element substrate 13 by printing, spin coating, laminating a sheet material, or the like, and then cured by heat curing or irradiation with UV or the like. When an inorganic material such as crystallized glass is used, paste-like glass is applied to the upper surface of the passive element substrate 13 by printing or the like, and then fired and solidified. Thus, the build-up layer 20 is formed on the passive element substrate 13.
【０１３５】続いて、レーザ等によりビルドアップ層２
０に複数個のスルーホール用の穴を開口し、これらのス
ルーホール用の穴に例えばメッキ、導体ペーストの塗
布、スパッタ等を用いて導体を埋め込み、受動素子基板
１３上面に形成されている配線導体層Ｍ６にそれぞれ接
続する複数のスルーホール２１を形成する。Subsequently, the build-up layer 2 is formed by a laser or the like.
A plurality of through-holes are opened in the hole 0, and conductors are buried in these through-holes by using, for example, plating, application of a conductor paste, sputtering, or the like, so that wiring formed on the upper surface of the passive element substrate 13 is formed. A plurality of through holes 21 respectively connected to the conductor layer M6 are formed.
【０１３６】また、ビルドアップ層２０上面に導体層の
印刷、メッキ、スパッタ等を行い、スルーホール２１の
受けランド、配線パターン、部品ランド等の配線導体層
Ｍ８を形成する。The conductor layer is printed, plated, sputtered, and the like on the upper surface of the build-up layer 20 to form a wiring conductor layer M8 such as a receiving land of the through hole 21, a wiring pattern, and a component land.
【０１３７】このようにして、上記図１に示される積層
型コンデンサ１２を内蔵したセラミックス多層基板を作
製する。Thus, a ceramic multilayer substrate incorporating the multilayer capacitor 12 shown in FIG. 1 is manufactured.
【０１３８】以上のように本実施形態によれば、セラミ
ックス多層部Ｂの形成とは独立に、従来のチップ形状の
積層型コンデンサと基本的に同一構造の複数の積層型コ
ンデンサ１２を受動素子基板１３に内蔵して形成し、そ
の後に、この受動素子基板１３をセラミックス多層部Ｂ
上に絶縁性接合材１８及び導電性接合材１９を介して機
械的及び電気的に接合していることにより、セラミック
ス多層基板に内蔵された複数の積層型コンデンサ１２の
特性として、従来のセラミックス多層基板に実装するチ
ップ形状の積層型コンデンサの特性と同等の良好な特性
を得ることができる。更に、このとき、積層型コンデン
サ１２の積層構造をなす内部電極１５ａ、１５ｂはそれ
ぞれに接続するスルーホール１６ａ、１６ｂがいわゆる
外部電極として機能し、受動素子基板１３の上面及び下
面に形成されている配線導体層Ｍ６、Ｍ７を介してビル
ドアップ層２０のスルーホール２１やセラミックス多層
部Ｂの配線導体層Ｍ１に接続していることにより、従来
のチップ形状の積層型コンデンサをセラミックス多層基
板に実装する場合よりもその接続配線長が短縮されるた
め、従来の以上の良好な特性を得ることができる。As described above, according to the present embodiment, independently of the formation of the ceramic multilayer portion B, a plurality of the multilayer capacitors 12 having basically the same structure as the conventional chip-shaped multilayer capacitor are connected to the passive element substrate. The passive element substrate 13 is then formed in the ceramic multilayer part B.
By mechanically and electrically bonding the multilayer capacitor 12 via the insulating bonding material 18 and the conductive bonding material 19, the characteristics of the plurality of multilayer capacitors 12 built in the ceramic multilayer substrate are different from those of the conventional ceramic multilayer substrate. Good characteristics equivalent to those of a chip-shaped multilayer capacitor mounted on a substrate can be obtained. Further, at this time, the through-holes 16a and 16b connected to the internal electrodes 15a and 15b, which form the multilayer structure of the multilayer capacitor 12, function as so-called external electrodes, and are formed on the upper and lower surfaces of the passive element substrate 13. By connecting to the through hole 21 of the build-up layer 20 and the wiring conductor layer M1 of the ceramic multilayer part B via the wiring conductor layers M6 and M7, a conventional chip-shaped multilayer capacitor is mounted on the ceramic multilayer substrate. Since the connection wiring length is shorter than in the case, it is possible to obtain better characteristics than the conventional case.
【０１３９】また、受動素子基板１３に内蔵される積層
型コンデンサ１２には、従来のチップ形状の積層型コン
デンサの外部電極を必要としないことから、その分だけ
素子の小型化を実現することができるため、その収納面
積が小さくなり、引いてはセラミックス多層基板の面積
を従来よりも小さくすることが可能になる。Since the multilayer capacitor 12 built in the passive element substrate 13 does not require external electrodes of a conventional chip-shaped multilayer capacitor, the size of the element can be reduced accordingly. Therefore, the storage area can be reduced, and the area of the ceramic multilayer substrate can be made smaller than before.
【０１４０】また、従来のチップ形状の積層型コンデン
サをセラミックス多層基板に実装する場合よりも遙に多
くの数の積層型コンデンサ１２を受動素子基板１２に形
成することが可能になるため、全体としての電気的特性
を向上させることができる。また、積層型コンデンサ１
２の１個当たりの単価を低減させることができる。ま
た、従来のチップ形状の積層型コンデンサを実装するセ
ラミックス多層基板よりもその積層する層数を減少させ
る可能性が生じる。Further, since it becomes possible to form a much larger number of multilayer capacitors 12 on the passive element substrate 12 than when a conventional chip-shaped multilayer capacitor is mounted on a ceramic multilayer substrate, it is possible to form a whole. Can be improved in electrical characteristics. In addition, the multilayer capacitor 1
The unit price per 2 can be reduced. In addition, there is a possibility that the number of layers to be laminated is smaller than that of a ceramic multilayer substrate on which a conventional chip-shaped multilayer capacitor is mounted.
【０１４１】また、受動素子基板１３に内蔵される積層
型コンデンサ１２を形成する際、同一の工程によって同
時に受動素子基板１３を形成するため、従来のチップ形
状の積層型コンデンサを形成する場合と比較しても新た
な工程を要することがなく、コストの上昇を防止するこ
とができる。逆に、複数の積層型コンデンサ１２を同一
の工程によって同時に形成すること、また、従来のチッ
プ形状の積層型コンデンサの外部電極を形成する工程が
不要となることから、却って工程が簡略化されて、コス
トの低下を実現することができる。Further, when forming the multilayer capacitor 12 incorporated in the passive element substrate 13, the passive element substrate 13 is formed simultaneously by the same process, so that it is compared with the case of forming a conventional chip-shaped multilayer capacitor. Even if a new process is not required, an increase in cost can be prevented. Conversely, since a plurality of multilayer capacitors 12 are simultaneously formed by the same process, and a process of forming external electrodes of a conventional chip-shaped multilayer capacitor is not required, the process is rather simplified. In addition, the cost can be reduced.
【０１４２】なお、上記第１の実施形態に係るセラミッ
クス多層基板においては、その受動素子基板１３に複数
の積層型コンデンサ１２を内蔵して形成している場合に
ついて述べているが、複数の積層型コンデンサ１２のみ
ならず、種類の異なる積層型受動素子を内蔵して形成す
ることも可能である。例えば複数個の積層型コンデンサ
１２と共に複数個の積層型インダクタを混在させて形成
してもよい。更に、その他、積層型抵抗素子、積層型サ
ーミスタ、積層型ＬＣフィルタ等を混在させて形成して
もよい。そして、このことにより、全体としての電気的
特性を向上させることができると共に、従来のチップ形
状の積層型受動素子を搭載するセラミックス多層基板よ
りもその積層する層数を減少させる可能性が生じる。In the ceramic multi-layer substrate according to the first embodiment, a case is described in which a plurality of multilayer capacitors 12 are built in the passive element substrate 13. Not only the capacitor 12 but also a different type of laminated passive element can be built therein. For example, a plurality of multilayer inductors may be mixed with a plurality of multilayer capacitors 12 to be formed. Further, a multilayer resistive element, a multilayer thermistor, a multilayer LC filter, and the like may be mixed. As a result, the electrical characteristics as a whole can be improved, and the number of layers to be laminated can be reduced as compared with a conventional ceramic multilayer substrate on which chip-shaped laminated passive elements are mounted.
【０１４３】また、受動素子基板１３に複数の積層型コ
ンデンサ１２を内蔵して形成している場合、更には複数
個の積層型コンデンサ１２と共に他の種類の積層型受動
素子を混在させて形成している場合であっても、従来の
チップ形状の積層型受動素子を他の電子部品と共にセラ
ミックス多層基板に搭載する場合と比較すると、受動素
子基板１２に形成される積層型受動素子の密度が大幅に
低下する。このため、その空きスペースを電源、グラン
ド、又は信号線の配線エリアとすることが可能となる。
そして、このことによっても、全体としての電気的特性
を向上させることができると共に、従来のチップ形状の
積層型受動素子を搭載するセラミックス多層基板よりも
その積層する層数を減少させる可能性が生じる。When a plurality of multilayer capacitors 12 are built in the passive element substrate 13, other types of multilayer passive elements are mixed with the plurality of multilayer capacitors 12. However, the density of the stacked passive elements formed on the passive element substrate 12 is significantly higher than when the conventional chip-shaped stacked passive element is mounted together with other electronic components on a ceramic multilayer substrate. To decline. Therefore, the empty space can be used as a wiring area for a power supply, a ground, or a signal line.
This also improves the electrical characteristics as a whole, and may reduce the number of layers to be laminated compared to a ceramic multilayer substrate on which conventional chip-shaped laminated passive elements are mounted. .
【０１４４】また、上記第１の実施形態に係るセラミッ
クス多層基板においては、複数個の積層型コンデンサ１
２を内蔵している受動素子基板１３上にビルドアップ層
２０が形成されている場合について説明しているが、こ
のビルドアップ層２０は必須のものではなく、セラミッ
クス多層部Ｂ上に複数個の積層型コンデンサ１２を内蔵
している受動素子基板１３が絶縁性接合材１８及び導電
性接合材１９によって機械的及び電気的に接合されてい
るだけの構造であってもよい。また、逆に、受動素子基
板１３上にビルドアップ層２０が１層だけ形成されるの
ではなく、複数層に形成されてもよい。In the ceramic multilayer substrate according to the first embodiment, a plurality of multilayer capacitors 1
2 is described on the case where the build-up layer 20 is formed on the passive element substrate 13 having the built-in layer 2, the build-up layer 20 is not essential, and a plurality of A structure in which the passive element substrate 13 containing the multilayer capacitor 12 is only mechanically and electrically bonded by the insulating bonding material 18 and the conductive bonding material 19 may be employed. Conversely, the build-up layer 20 may be formed on the passive element substrate 13 in a plurality of layers, instead of being formed in a single layer.
【０１４５】（第２の実施形態）図８は本発明の第２の
実施形態に係る積層型コンデンサを内蔵したセラミック
ス多層基板を示す概略断面図である。なお、上記第１の
実施形態の図１〜図３に示されるセラミックス多層基板
の構成要素と同一の要素には同一の符号を用いて、説明
を省略する。(Second Embodiment) FIG. 8 is a schematic sectional view showing a ceramic multilayer substrate incorporating a multilayer capacitor according to a second embodiment of the present invention. The same components as those of the ceramic multilayer substrate shown in FIGS. 1 to 3 of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
【０１４６】上記第１の実施形態においては、セラミッ
クス層Ｌ１、Ｌ２、…、Ｌ４が積層されたセラミックス
多層部Ｂ上に複数個の積層型コンデンサ１２を内蔵して
いる受動素子基板１３が形成され、両者が絶縁性接合材
１８及び導電性接合材１９によって機械的及び電気的に
接合されていると共に、この受動素子基板１３上にビル
ドアップ層２０が形成されているのに対して、本実施形
態は、複数のセラミックス多層部間に複数個の積層型コ
ンデンサを内蔵している受動素子基板が介在し、これら
複数のセラミックス多層部と受動素子基板とが絶縁性接
合材及び導電性接合材によって機械的及び電気的に接合
されている点に特徴がある。In the first embodiment, the passive element substrate 13 containing a plurality of multilayer capacitors 12 is formed on the ceramic multilayer portion B on which the ceramic layers L1, L2,..., L4 are stacked. The two components are mechanically and electrically connected by an insulating bonding material 18 and a conductive bonding material 19, and a build-up layer 20 is formed on the passive element substrate 13. In the form, a passive element substrate containing a plurality of multilayer capacitors is interposed between a plurality of ceramic multilayer parts, and the plurality of ceramic multilayer parts and the passive element substrate are separated by an insulating bonding material and a conductive bonding material. It is characterized by being mechanically and electrically joined.
【０１４７】図８に示されるように、セラミックス系材
料からなる４層のセラミックス層Ｌ１、Ｌ２、…、Ｌ４
が順に積層され、セラミックス多層部Ｂ１を構成してい
る。そして、そのセラミックス層Ｌ１上面、セラミック
ス層Ｌ１、Ｌ２間、セラミックス層Ｌ２、Ｌ３間、セラ
ミックス層Ｌ３、Ｌ４間、及びセラミックス層Ｌ４下面
には、それぞれ複数個の配線導体層Ｍ１、Ｍ２、…、Ｍ
５が形成されている。また、これらのセラミックス層Ｌ
１、Ｌ２…、Ｌ４には、それぞれ配線導体層Ｍ１、Ｍ
２、…、Ｍ５に接続する複数のスルーホール１１が形成
されている。As shown in FIG. 8, four ceramic layers L1, L2,.
Are sequentially stacked to form a ceramic multilayer portion B1. On the upper surface of the ceramic layer L1, between the ceramic layers L1 and L2, between the ceramic layers L2 and L3, between the ceramic layers L3 and L4, and on the lower surface of the ceramic layer L4, a plurality of wiring conductor layers M1, M2,. M
5 are formed. In addition, these ceramic layers L
, L2,..., L4 have wiring conductor layers M1, M, respectively.
A plurality of through-holes 11 connected to 2,..., M5 are formed.
【０１４８】また、セラミックス多層部Ｂ１の最上層の
セラミックス層Ｌ１上には、複数個の積層型コンデンサ
１２を内蔵している受動素子基板１３が形成されてい
る。この積層型コンデンサ１２は、上記第１の実施形態
の図２及び図３に示される場合と同様に、厚さ数μｍ〜
２０μｍ程度の非常に薄い板状の誘電体層１４を介し
て、形成領域ががずれている２種類の内部電極１５ａ、
１５ｂが交互に積層してなるものであり、この積層構造
をなす内部電極１５ａ、１５ｂは外部電極として機能す
る２種類のスルーホール１６ａ、１６ｂにそれぞれ接続
されている。そして、こうした積層型コンデンサ１２を
内蔵している受動素子基板１３の上面及び下面には、受
動素子基板１３に形成されているスルーホール１６ａ、
１６ｂ及びスルーホール１７に接続する配線導体層Ｍ
６、Ｍ７が形成されている。On the uppermost ceramic layer L1 of the ceramic multilayer portion B1, a passive element substrate 13 containing a plurality of multilayer capacitors 12 is formed. This multilayer capacitor 12 has a thickness of a few μm or more, similar to the case shown in FIGS. 2 and 3 of the first embodiment.
Two types of internal electrodes 15a whose formation regions are shifted are formed via a very thin plate-shaped dielectric layer 14 of about 20 μm,
15b are alternately laminated, and the internal electrodes 15a and 15b forming this laminated structure are connected to two types of through holes 16a and 16b functioning as external electrodes, respectively. The through holes 16a formed in the passive element substrate 13 are provided on the upper and lower surfaces of the passive element substrate 13 having the multilayer capacitor 12 built therein.
16b and wiring conductor layer M connected to through hole 17
6, M7 are formed.
【０１４９】また、この受動素子基板１３上には、セラ
ミックス系材料からなる２層のセラミックス層Ｌ５、Ｌ
６が積層され、セラミックス多層部Ｂ２を構成してい
る。そして、そのセラミックス層Ｌ５上面、セラミック
ス層Ｌ５、Ｌ６間、及びセラミックス層Ｌ６下面には、
それぞれ複数個の配線導体層Ｍ９、Ｍ１０、Ｍ１１が形
成されている。また、これら２層のセラミックス層Ｌ
５、Ｌ６には、それぞれ配線導体層Ｍ９、Ｍ１０、Ｍ１
１に接続する複数のスルーホール２２が形成されてい
る。On the passive element substrate 13, two ceramic layers L5 and L5 made of a ceramic material are formed.
6 are laminated to form a ceramic multilayer part B2. Then, on the upper surface of the ceramic layer L5, between the ceramic layers L5 and L6, and on the lower surface of the ceramic layer L6,
A plurality of wiring conductor layers M9, M10, M11 are respectively formed. In addition, these two ceramic layers L
The wiring conductor layers M9, M10, M1
A plurality of through holes 22 connected to the first through hole 22 are formed.
【０１５０】また、セラミックス多層部Ｂ１及びセラミ
ックス多層部Ｂ２とこれら２つのセラミックス多層部Ｂ
１、Ｂ２間に介在している受動素子基板１３とは、それ
ぞれ絶縁性接合材１８及び導電性接合材１９によって機
械的及び電気的に接合されている。即ち、セラミックス
多層部Ｂ１の最上層のセラミックス層Ｌ１と受動素子基
板１３との間及び受動素子基板１３とセラミックス多層
部Ｂ２の最下層のセラミックス層Ｌ６との間には、それ
ぞれ絶縁性接合材１８及び導電性接合材１９が所定の位
置に配置されて介在している。そして、セラミックス多
層部Ｂ１のセラミックス層Ｌ１と受動素子基板１３とが
絶縁性接合材１８によって機械的に接合され、セラミッ
クス層Ｌ１上面の配線導体層Ｍ１と受動素子基板１３下
面のＭ７とが導電性接合材１９によって電気的に接合さ
れていると共に、受動素子基板１３とセラミックス多層
部Ｂ２のセラミックス層Ｌ６とが絶縁性接合材１８によ
って機械的に接合され、受動素子基板１３上面のＭ６と
セラミックス層Ｌ６下面の配線導体層Ｍ１１とが導電性
接合材１９によって電気的に接合されている。The ceramic multilayer part B1 and the ceramic multilayer part B2 and the two ceramic multilayer parts B
1 and B2 are mechanically and electrically connected to the passive element substrate 13 interposed between the insulating element 18 and the conductive element 19, respectively. That is, the insulating bonding material 18 is provided between the uppermost ceramic layer L1 of the ceramic multilayer portion B1 and the passive element substrate 13 and between the passive element substrate 13 and the lowermost ceramic layer L6 of the ceramic multilayer portion B2. In addition, the conductive bonding material 19 is arranged at a predetermined position and interposed. Then, the ceramic layer L1 of the ceramic multilayer portion B1 and the passive element substrate 13 are mechanically joined by the insulating joining material 18, and the wiring conductor layer M1 on the upper surface of the ceramic layer L1 and M7 on the lower surface of the passive element substrate 13 are electrically conductive. The passive element substrate 13 and the ceramic layer L6 of the ceramic multilayer portion B2 are mechanically joined by the insulating joining material 18 while being electrically joined by the joining material 19, and M6 on the upper surface of the passive element substrate 13 and the ceramic layer The wiring conductor layer M <b> 11 on the lower surface of L <b> 6 is electrically connected by the conductive bonding material 19.
【０１５１】次に、上記図８に示されるセラミックス多
層基板及び積層型コンデンサ１２を構成する各要素に使
用される材料について説明する。但し、上記第１の実施
形態において既に説明したものは省略する。Next, the materials used for the components constituting the multilayer ceramic substrate and the multilayer capacitor 12 shown in FIG. 8 will be described. However, those already described in the first embodiment are omitted.
【０１５２】セラミックス多層部Ｂ２を構成するセラミ
ックス層Ｌ５、Ｌ６の材料としては、セラミックス多層
部Ｂ１のセラミックス層Ｌ１、Ｌ２、…Ｌ４と同様に、
例えばにＡｌＮ、高純度アルミナ、ガラスセラミック、
又はジルコニア等のセラミックス系材料を用いる。ま
た、配線導体層Ｍ９、Ｍ１０、Ｍ１１及びスルーホール
２２の材料には、配線導体層Ｍ１、Ｍ２、…、Ｍ７及び
スルーホール１１、１６ａ、１６ｂ、１７と同様に、例
えばＣｕ、Ａｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ、Ｗ、Ｍｏ等
の単体又は混合体を用いる。The materials of the ceramic layers L5 and L6 constituting the ceramic multilayer portion B2 are the same as those of the ceramic layers L1, L2,... L4 of the ceramic multilayer portion B1.
For example, AlN, high-purity alumina, glass ceramic,
Alternatively, a ceramic material such as zirconia is used. The materials of the wiring conductor layers M9, M10, M11 and the through-holes 22 include, for example, Cu, Ag, Ag- as well as the wiring conductor layers M1, M2,..., M7 and the through-holes 11, 16a, 16b, 17. A single substance or a mixture of Pt, Ag-Pd, W, and Mo is used.
【０１５３】次に、図８に示す積層型コンデンサを内蔵
したセラミックス多層基板の製造プロセスを、図９〜図
１１を用いて説明する。ここで、図９〜図１１はそれぞ
れ図１の積層型コンデンサを内蔵したセラミックス多層
基板の製造プロセスを説明するための工程断面図であ
る。Next, a manufacturing process of the ceramic multilayer substrate incorporating the multilayer capacitor shown in FIG. 8 will be described with reference to FIGS. 9 to 11 are process cross-sectional views for explaining a manufacturing process of the ceramic multilayer substrate incorporating the multilayer capacitor of FIG.
【０１５４】先ず、上記第１の実施形態の図４（ｂ）に
示される場合と同様にして、図８のセラミックス多層基
板を構成するセラミックス多層部Ｂ１の形成を行う。即
ち、図９（ｃ）に示されるように、例えばＡｌＮ、高純
度アルミナ、ガラスセラミック、又はジルコニア等のセ
ラミック系材料スからなる４枚のグリーンシートに複数
のスルーホール用の穴を明けて、これらスルーホール用
の穴に例えばＣｕ、Ａｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ、
Ｗ、Ｍｏ等の単体又は混合体からなる導体を埋め込んで
スルーホール１１を形成し、更にこれら４枚のグリーン
シートグリーンシートの上面又は上面及び下面にスルー
ホール１１の受けランド、配線パターン、部品ランド等
の配線導体層Ｍ１、Ｍ２、…、Ｍ５をそれぞれ形成す
る。続いて、これら４枚のグリーンシートを位置合わせ
した上で順次積み上げて積層プレスを行い、所望の大き
さに切断し、更に加熱し、場合によっては加圧して、グ
リーンシート内に存在するバインダーを除去した後、焼
成を行い、４枚の積層されたグリーンシートを４層のセ
ラミックス層Ｌ１、Ｌ２、…、Ｌ４とする。こうして、
これら４層のセラミックス層Ｌ１、Ｌ２、…、Ｌ４が順
に積層されたセラミックス多層部Ｂ１を形成する。First, as in the case shown in FIG. 4B of the first embodiment, a ceramic multilayer portion B1 constituting the ceramic multilayer substrate of FIG. 8 is formed. That is, as shown in FIG. 9C, a plurality of through-holes are formed in four green sheets made of a ceramic material such as AlN, high-purity alumina, glass ceramic, or zirconia. For example, Cu, Ag, Ag-Pt, Ag-Pd,
A through hole 11 is formed by embedding a conductor made of a simple substance or a mixture of W, Mo, and the like, and receiving lands, wiring patterns, and component lands of the through hole 11 are formed on the upper surface or the upper surface and lower surface of these four green sheets. , M5, etc. are respectively formed. Subsequently, after aligning these four green sheets, they are sequentially stacked and laminated and pressed, cut to a desired size, further heated, and optionally pressed to remove the binder present in the green sheets. After removal, baking is performed, and the four stacked green sheets are made into four ceramic layers L1, L2,..., L4. Thus,
These four ceramic layers L1, L2,..., L4 form a ceramic multilayer portion B1 which is sequentially laminated.
【０１５５】また、この４層のセラミックス層Ｌ１、Ｌ
２、…、Ｌ４が順に積層されたセラミックス多層部Ｂ１
を形成する場合と同様にして、図９（ａ）に示されるよ
うに、例えばＡｌＮ、高純度アルミナ、ガラスセラミッ
ク、又はジルコニア等からなる２層のセラミックス層Ｌ
５、Ｌ６が順に積層されたセラミックス多層部Ｂ２を形
成する。The four ceramic layers L1, L
Ceramic multilayer part B1 in which 2,..., L4 are sequentially laminated
9A, two ceramic layers L made of, for example, AlN, high-purity alumina, glass ceramic, zirconia, or the like, as shown in FIG.
5 and L6 are sequentially laminated to form a ceramic multilayer portion B2.
【０１５６】次いで、上記第１の実施形態の図４（ａ）
に示される場合と同様にして、図９（ｂ）に示されるよ
うな複数個の積層型コンデンサ１２を内蔵している受動
素子基板１３を形成する。即ち、例えばアルミナ、Ａｌ
Ｎ、窒化珪素、又はＢａＴｉＯ3 等のセラミックス系材
料からなる誘電体を厚さ数μｍ〜２０μｍ程度の非常に
薄い板状にシート化し、適当な寸法に裁断して形成した
複数枚の誘電体基板に、例えばＡｇ、Ａｇ−Ｐｔ、Ａｇ
−Ｐｄ、Ｎｉ等の金属導体材料からなる導電性ペースト
を誘電体基板毎に塗布領域をずらして印刷して、誘電体
基板毎に形成領域がずれた２種類の内部電極１５ａ、１
５ｂを形成した後、これら内部電極１５ａ、１５ｂの形
成領域がずれた２種類の誘電体基板を交互に積層成形
し、更に焼成し、セラミックス多層部Ｂ１、Ｂ２の大き
さに対応させたサイズにカットして、誘電体層１４の積
層体である受動素子基板１３を形成する。続いて、この
受動素子基板１３の所定の位置に、スルーホール１６
ａ、１６ｂ、１７を形成する。こうして、それぞれ誘電
体層１４を介して複数層の内部電極１５ａ、１５ｂが交
互に積層され、これらの積層構造をなす内部電極１５
ａ、１５ｂがそれぞれにスルーホール１６ａ、１６ｂに
接続し、これらスルーホール１６ａ、１６ｂが外部電極
の機能を果たす積層型コンデンサ１２を受動素子基板１
３に内蔵して形成する。その後、更に受動素子基板１３
の上面及び下面に、スルーホール１６ａ、１６ｂに接続
する配線導体層Ｍ６、Ｍ７をそれぞれ形成する。Next, FIG. 4A of the first embodiment is described.
9B, a passive element substrate 13 including a plurality of multilayer capacitors 12 as shown in FIG. 9B is formed. That is, for example, alumina, Al
A plurality of dielectric substrates formed by sheeting a dielectric made of a ceramic material such as N, silicon nitride, or BaTiO 3 into a very thin plate having a thickness of about several μm to 20 μm, and cutting the sheet into appropriate dimensions. For example, Ag, Ag-Pt, Ag
-A conductive paste made of a metal conductor material such as Pd, Ni or the like is printed by shifting the application region for each dielectric substrate, and the two types of internal electrodes 15a, 1a having different formation regions for each dielectric substrate are printed.
After the formation of the internal electrodes 15a and 15b, two types of dielectric substrates in which the formation regions of the internal electrodes 15a and 15b are shifted are alternately laminated and formed, and further baked to a size corresponding to the size of the ceramic multilayer portions B1 and B2. By cutting, the passive element substrate 13 which is a laminate of the dielectric layers 14 is formed. Subsequently, through holes 16 are provided at predetermined positions on the passive element substrate 13.
a, 16b and 17 are formed. In this manner, a plurality of layers of the internal electrodes 15a and 15b are alternately laminated via the dielectric layer 14, respectively, and the internal electrodes
a and 15b are connected to the through holes 16a and 16b, respectively, and the through holes 16a and 16b serve as external electrodes to connect the multilayer capacitor 12 to the passive element substrate 1.
3 and formed. Then, the passive element substrate 13
The wiring conductor layers M6 and M7 connected to the through holes 16a and 16b are formed on the upper surface and the lower surface, respectively.
【０１５７】次いで、セラミックス多層部Ｂ１と受動素
子基板１３とセラミックス多層部Ｂ２との機械的、電気
的な接続を行う。即ち、図１０に示されるように、セラ
ミックス多層部Ｂ１の最上層のセラミックス層Ｌ１上面
に、所定の配線導体層Ｍ１を露出させる開口部を設け
て、絶縁性接合材１８を形成した後、同じくセラミック
ス層Ｌ１上面における絶縁性接合材１８の開口部に、導
電性接合材１９を露出した配線導体層Ｍ１に接続させて
形成する。同様にして、セラミックス多層部Ｂ２の最下
層のセラミックス層Ｌ６下面に、所定の配線導体層Ｍ１
１を露出させる開口部を設けて、絶縁性接合材１８を形
成した後、同じくセラミックス層Ｌ６下面における絶縁
性接合材１８の開口部に、導電性接合材１９を露出した
配線導体層Ｍ１１に接続させて形成する。Next, the ceramic multilayer part B1, the passive element substrate 13, and the ceramic multilayer part B2 are mechanically and electrically connected. That is, as shown in FIG. 10, an opening for exposing a predetermined wiring conductor layer M1 is provided on the upper surface of the uppermost ceramic layer L1 of the ceramic multilayer portion B1, and the insulating bonding material 18 is formed. The conductive bonding material 19 is connected to the exposed wiring conductor layer M1 at the opening of the insulating bonding material 18 on the upper surface of the ceramic layer L1. Similarly, a predetermined wiring conductor layer M1 is formed on the lower surface of the lowermost ceramic layer L6 of the ceramic multilayer portion B2.
After the opening for exposing the conductive bonding material 19 is formed and the insulating bonding material 18 is formed, the conductive bonding material 19 is connected to the opening of the insulating bonding material 18 on the lower surface of the ceramic layer L6. And formed.
【０１５８】次いで、図１１に示されるように、セラミ
ックス多層部Ｂ１と受動素子基板１３とセラミックス多
層部Ｂ２とを所定の位置に揃えて順に積層して、絶縁性
接合材１８及び導電性接合材１９を加熱溶融すると共
に、塗布したままの状態では導電性を有しない導電性ペ
ーストからなる導電性接合材１９を導電化させる。こう
して、セラミックス多層部Ｂ１及びセラミックス多層部
Ｂ２並びに両セラミックス多層部Ｂ１、Ｂ２間に挟まれ
ている受動素子基板１３をそれぞれの間に介在させた絶
縁性接合材１８及び導電性接合材１９によって機械的及
び電気的に接合する。即ち、セラミックス多層部Ｂ１の
最上層のセラミックス層Ｌ１と受動素子基板１３とセラ
ミックス多層部Ｂ２の最下層のセラミックス層Ｌ６とを
それぞれ間に介在させた絶縁性接合材１８によって機械
的に接合すると共に、セラミックス層Ｌ１上面の配線導
体層Ｍ１と受動素子基板１３下面の配線導体層Ｍ７とを
その間に介在させた導電性接合材１９によって電気的に
接合し、受動素子基板１３上面の配線導体層Ｍ６とセラ
ミックス層Ｌ６下面の配線導体層Ｍ１１とをその間に介
在させた導電性接合材１９によって電気的に接合する。
また、同時に加圧して、その機械的及び電気的な接合を
均一かつ強固なものにする。Next, as shown in FIG. 11, the ceramic multi-layer portion B1, the passive element substrate 13, and the ceramic multi-layer portion B2 are aligned in a predetermined position and sequentially laminated to form an insulating bonding material 18 and a conductive bonding material. 19 is heated and melted, and the conductive bonding material 19 made of a conductive paste which does not have conductivity when applied is made conductive. In this manner, the mechanical bonding is performed by the insulating bonding material 18 and the conductive bonding material 19 with the ceramic multilayer portion B1 and the ceramic multilayer portion B2 and the passive element substrate 13 sandwiched between the ceramic multilayer portions B1 and B2 interposed therebetween. Electrically and electrically. That is, the uppermost ceramic layer L1 of the ceramic multilayer portion B1, the passive element substrate 13, and the lowermost ceramic layer L6 of the ceramic multilayer portion B2 are mechanically bonded by the insulating bonding material 18 interposed therebetween. The wiring conductor layer M1 on the upper surface of the passive element substrate 13 is electrically connected to the wiring conductor layer M1 on the lower surface of the passive element substrate 13 by a conductive bonding material 19 interposed therebetween. And the wiring conductor layer M11 on the lower surface of the ceramic layer L6 are electrically joined by a conductive joining material 19 interposed therebetween.
At the same time, pressure is applied to make the mechanical and electrical joints uniform and strong.
【０１５９】このようにして、上記図８に示される積層
型コンデンサ１２を内蔵したセラミックス多層基板を作
製する。Thus, a ceramic multilayer substrate incorporating the multilayer capacitor 12 shown in FIG. 8 is manufactured.
【０１６０】以上のように本実施形態によれば、セラミ
ックス多層部Ｂ１、Ｂ２の形成とは独立に、従来のチッ
プ形状の積層型コンデンサと基本的に同一構造の複数の
積層型コンデンサ１２を受動素子基板１３に内蔵して形
成し、その後に、この受動素子基板１３をセラミックス
多層部Ｂ１、Ｂ２間に介在させて絶縁性接合材１８及び
導電性接合材１９を介して機械的及び電気的に接合して
いることにより、上記第１の実施形態の場合と同様に、
セラミックス多層基板に内蔵された複数の積層型コンデ
ンサ１２の特性として、従来のセラミックス多層基板に
実装するチップ形状の積層型コンデンサの特性と同等の
良好な特性を得ることができる。更に、このとき、積層
型コンデンサ１２の積層構造をなす内部電極１５ａ、１
５ｂはそれぞれに接続するスルーホール１６ａ、１６ｂ
がいわゆる外部電極として機能し、受動素子基板１３の
上面及び下面に形成されている配線導体層Ｍ６、Ｍ７を
介してセラミックス多層部Ｂ１、Ｂ２の配線導体層Ｍ
１、Ｍ１１に接続していることにより、従来のチップ形
状の積層型コンデンサをセラミックス多層基板に実装す
る場合よりもその接続配線長が短縮されるため、従来の
以上の良好な特性を得ることができる。As described above, according to the present embodiment, independently of the formation of the ceramic multilayer portions B1 and B2, a plurality of multilayer capacitors 12 having basically the same structure as a conventional chip-shaped multilayer capacitor are passively connected. The passive element substrate 13 is formed inside the element substrate 13 and then mechanically and electrically interposed between the ceramic multilayer portions B1 and B2 via the insulating bonding material 18 and the conductive bonding material 19. By joining, as in the case of the first embodiment,
As the characteristics of the plurality of multilayer capacitors 12 built in the ceramic multilayer substrate, good characteristics equivalent to those of a chip-shaped multilayer capacitor mounted on a conventional ceramic multilayer substrate can be obtained. Furthermore, at this time, the internal electrodes 15a, 1
5b is a through hole 16a, 16b connected to each.
Function as so-called external electrodes, and the wiring conductor layer M of the ceramic multilayer portions B1 and B2 via the wiring conductor layers M6 and M7 formed on the upper and lower surfaces of the passive element substrate 13.
1. By connecting to M11, the connection wiring length is shortened as compared with the case where a conventional chip-shaped multilayer capacitor is mounted on a ceramic multilayer substrate, so that better characteristics than before can be obtained. it can.
【０１６１】また、上記第１の実施形態の場合と同様
に、受動素子基板１３に内蔵される積層型コンデンサ１
２には、従来のチップ形状の積層型コンデンサの外部電
極を必要としない分だけ素子の小型化を実現することが
できるため、その収納面積が小さくなり、引いてはセラ
ミックス多層基板の面積を従来よりも小さくすることが
可能になる。また、従来のチップ形状の積層型コンデン
サをセラミックス多層基板に実装する場合よりも遙に多
くの数の積層型コンデンサ１２を受動素子基板１３に形
成することが可能になるため、全体としての電気的特性
を向上させることができ、積層型コンデンサ１２の１個
当たりの単価を低減させることができ、従来のチップ形
状の積層型コンデンサを実装するセラミックス多層基板
よりもその積層する層数を減少させる可能性が生じる。
また、受動素子基板１３に内蔵される積層型コンデンサ
１２を形成する際、同一の工程によって同時に受動素子
基板１３を形成するため、従来のチップ形状の積層型コ
ンデンサを形成する場合と比較しても新たな工程を要す
ることがなく、コストの上昇を防止することができるだ
けでなく、逆に、複数の積層型コンデンサ１２を同一の
工程によって同時に形成すること、また、従来のチップ
形状の積層型コンデンサの外部電極を形成する工程が不
要となることから、却って工程が簡略化されて、コスト
の低下を実現することができる。As in the case of the first embodiment, the multilayer capacitor 1 built in the passive element substrate 13 is similar to that of the first embodiment.
In the second type, since the size of the element can be reduced because the external electrodes of the conventional chip-shaped multilayer capacitor are not required, the storage area is reduced, and the area of the ceramic multilayer substrate is reduced. It becomes possible to make it smaller. Further, since it becomes possible to form a much larger number of the multilayer capacitors 12 on the passive element substrate 13 than in the case where the conventional chip-shaped multilayer capacitors are mounted on the ceramic multilayer substrate, the overall electrical The characteristics can be improved, the unit cost per multilayer capacitor 12 can be reduced, and the number of layers to be laminated can be reduced as compared with the conventional ceramic multilayer substrate on which a chip-shaped multilayer capacitor is mounted. Nature occurs.
Further, when forming the multilayer capacitor 12 incorporated in the passive element substrate 13, the passive element substrate 13 is formed at the same time by the same process, and therefore, compared with the case of forming a conventional chip-shaped multilayer capacitor. In addition to not only preventing a rise in cost without requiring a new process, it is also possible to simultaneously form a plurality of multilayer capacitors 12 in the same process, and to improve a conventional chip-type multilayer capacitor. Since the step of forming the external electrode is not required, the step is rather simplified and the cost can be reduced.
【０１６２】なお、上記第２の実施形態に係るセラミッ
クス多層基板においては、その受動素子基板１３に複数
の積層型コンデンサ１２を内蔵して形成している場合に
ついて述べているが、複数の積層型コンデンサ１２のみ
ならず、種類の異なる積層型受動素子、例えば複数個の
積層型コンデンサ１２と共に複数個の積層型インダク
タ、積層型抵抗素子、積層型サーミスタ、積層型ＬＣフ
ィルタ等を混在させて形成してもよい。また、従来のチ
ップ形状の積層型受動素子を他の電子部品と共にセラミ
ックス多層基板に搭載する場合と比較すると、受動素子
基板１３に形成される積層型受動素子の密度が大幅に低
下することから、その空きスペースを電源、グランド、
又は信号線の配線エリアとすることが可能となる。そし
て、こうしたことにより、全体としての電気的特性を向
上させることができると共に、従来のチップ形状の積層
型受動素子を搭載するセラミックス多層基板よりもその
積層する層数を減少させる可能性が生じる。In the ceramic multi-layer substrate according to the second embodiment, a case is described in which a plurality of multilayer capacitors 12 are built in the passive element substrate 13. In addition to the capacitor 12, a multilayer passive element of a different type, for example, a plurality of multilayer inductors, a multilayer resistor element, a multilayer thermistor, a multilayer LC filter, etc. are formed together with a plurality of multilayer capacitors 12. You may. Further, as compared with the case where the conventional chip-shaped multilayer passive element is mounted on a ceramic multilayer substrate together with other electronic components, the density of the multilayer passive element formed on the passive element substrate 13 is significantly reduced. Power, ground,
Alternatively, it can be used as a wiring area for signal lines. As a result, the electrical characteristics as a whole can be improved, and the number of layers to be laminated can be reduced as compared with a conventional ceramic multilayer substrate on which chip-shaped laminated passive elements are mounted.
【０１６３】また、上記第２の実施形態に係るセラミッ
クス多層基板においては、セラミックス多層部Ｂ１とセ
ラミックス多層部Ｂ２との間に複数の積層型コンデンサ
１２を内蔵している受動素子基板１３を介在させ、これ
ら３者を絶縁性接合材１８及び導電性接合材１９によっ
て機械的及び電気的に接合しているが、セラミックス多
層基板を更に３以上のセラミックス多層部Ｂ１、Ｂ２、
Ｂ３…に区分し、これら３以上のセラミックス多層部Ｂ
１、Ｂ２、Ｂ３…のそれぞれの間に複数の積層型コンデ
ンサ１２を内蔵している受動素子基板１３や種類の異な
る積層型受動素子、例えば複数個の積層型インダクタ、
積層型抵抗素子、積層型サーミスタ、積層型ＬＣフィル
タ等を内蔵している受動素子基板介在させてもよい。そ
して、こうしたことにより、全体としての電気的特性を
更に向上させることができる。In the ceramic multilayer substrate according to the second embodiment, a passive element substrate 13 containing a plurality of multilayer capacitors 12 is interposed between a ceramic multilayer portion B1 and a ceramic multilayer portion B2. These three members are mechanically and electrically bonded by the insulating bonding material 18 and the conductive bonding material 19, and the ceramic multilayer substrate is further divided into three or more ceramic multilayer portions B1, B2,
B3 ..., these three or more ceramic multilayer parts B
1, B2, B3,..., A plurality of passive element substrates 13 each having a plurality of multilayer capacitors 12 built therein, and different types of multilayer passive elements, for example, a plurality of multilayer inductors.
A passive element substrate containing a multilayer resistor, a multilayer thermistor, a multilayer LC filter, or the like may be interposed. As a result, the electrical characteristics as a whole can be further improved.
【０１６４】（第３の実施形態）図１２は本発明の第３
の実施形態に係る積層型インダクタを内蔵したセラミッ
クス多層基板を示す概略断面図である。なお、上記第１
の実施形態の図１に示されるセラミックス多層基板の構
成要素と同一の要素には同一の符号を用いて、説明を省
略する。(Third Embodiment) FIG. 12 shows a third embodiment of the present invention.
FIG. 3 is a schematic cross-sectional view showing a ceramic multilayer substrate incorporating a multilayer inductor according to the embodiment. In addition, the first
The same reference numerals are used for the same components as those of the ceramic multilayer substrate shown in FIG.
【０１６５】上記第１の実施形態においては、セラミッ
クス層Ｌ１、Ｌ２、…、Ｌ４が積層されたセラミックス
多層部Ｂ上に複数個の積層型コンデンサ１２を内蔵して
いる受動素子基板１３が形成され、両者が絶縁性接合材
１８及び導電性接合材１９によって機械的及び電気的に
接合されていると共に、この受動素子基板１３上にビル
ドアップ層２０が形成されているのに対して、本実施形
態は、複数個の積層型コンデンサ１２を内蔵している受
動素子基板１３の代わりに、複数個の積層型インダクタ
を内蔵している受動素子がセラミックス多層部Ｂと機械
的及び電気的に接合されていると共に、この受動素子基
板上にビルドアップ層２０が形成されている点に特徴が
ある。In the first embodiment, the passive element substrate 13 containing a plurality of multilayer capacitors 12 is formed on the ceramic multilayer portion B on which the ceramic layers L1, L2,..., L4 are stacked. The two components are mechanically and electrically connected by an insulating bonding material 18 and a conductive bonding material 19, and a build-up layer 20 is formed on the passive element substrate 13. In this embodiment, a passive element having a plurality of multilayer inductors is mechanically and electrically bonded to the ceramic multilayer portion B instead of the passive element substrate 13 having a plurality of multilayer capacitors 12 therein. And a feature is that the build-up layer 20 is formed on the passive element substrate.
【０１６６】図１２に示されるように、セラミックス系
材料からなる４層のセラミックス層Ｌ１、Ｌ２、…、Ｌ
４が順に積層され、セラミックス多層部Ｂを構成してい
る。そして、そのセラミックス層Ｌ１上面、セラミック
ス層Ｌ１、Ｌ２間、セラミックス層Ｌ２、Ｌ３間、セラ
ミックス層Ｌ３、Ｌ４間、及びセラミックス層Ｌ４下面
には、それぞれ複数個の配線導体層Ｍ１、Ｍ２、…、Ｍ
５が形成されている。また、これらのセラミックス層Ｌ
１、Ｌ２…、Ｌ４には、それぞれ配線導体層Ｍ１、Ｍ
２、…、Ｍ５に接続する複数のスルーホール１１が形成
されている。As shown in FIG. 12, four ceramic layers L1, L2,.
4 are sequentially laminated to form a ceramic multilayer part B. On the upper surface of the ceramic layer L1, between the ceramic layers L1 and L2, between the ceramic layers L2 and L3, between the ceramic layers L3 and L4, and on the lower surface of the ceramic layer L4, a plurality of wiring conductor layers M1, M2,. M
5 are formed. In addition, these ceramic layers L
, L2,..., L4 have wiring conductor layers M1, M, respectively.
A plurality of through-holes 11 connected to 2,..., M5 are formed.
【０１６７】また、このセラミックス多層部Ｂの最上層
のセラミックス層Ｌ１上には、複数個の積層型インダク
タ２３を内蔵している受動素子基板２４が形成されてい
る。この積層型インダクタ２３は、図１３に示されるよ
うに、誘電体層２５中に、例えば抵抗率１．７×１０-8
Ω・ｃｍのＣｕからなる厚さ１μｍ、幅１００μｍの内
部導体層２６及びスルーホール２７が立体的に角型のス
パイラル構造をなしているものである。即ち、水平レベ
ルにおいて直角に曲がっている内部導体層２６が誘電体
層２５を介して複数層に形成されていると共に、隣接す
る層の内部導体層２６の端部が垂直なスーホール２７に
よって接続され、全体として立体的に角型のスパイラル
構造をなしている。なお、ここでは、内部導体層２６が
５層に積層している場合を図示しているが、実際には、
要求されるインダクタンスＬに応じて、積層数は決定さ
れる。On the uppermost ceramic layer L1 of the ceramic multilayer portion B, a passive element substrate 24 containing a plurality of laminated inductors 23 is formed. As shown in FIG. 13, the laminated inductor 23 has, for example, a resistivity of 1.7 × 10 −8 in a dielectric layer 25.
The internal conductor layer 26 and the through hole 27 of 1 μm thick and 100 μm wide made of Ω · cm Cu form a three-dimensional square spiral structure. That is, the inner conductor layer 26 that is bent at a right angle at the horizontal level is formed in a plurality of layers via the dielectric layer 25, and the ends of the inner conductor layers 26 of the adjacent layers are connected by the vertical through holes 27. It has a three-dimensional square spiral structure as a whole. Although the case where the internal conductor layers 26 are stacked in five layers is illustrated here, actually,
The number of layers is determined according to the required inductance L.
【０１６８】また、受動素子基板２４には、積層型イン
ダクタ２３の外部電極として機能する２種類のスルーホ
ール２８ａ、２８ｂが設けられ、その一方のスルーホー
ル２８ａは立体的に角型のスパイラル構造をなしている
内部導体層２６の最上部側の端部に接続され、他方のス
ルーホール２８ｂはその内部導体層２６の最下部側の端
部に接続されている。また、こうした積層型インダクタ
２３を内蔵している受動素子基板２４の上面及び下面に
は、それぞれ積層型インダクタ２３のスルーホール２８
ａ、１８ｂに接続する配線導体層Ｍ１２、Ｍ１３が形成
されている。The passive element substrate 24 is provided with two types of through holes 28a and 28b functioning as external electrodes of the multilayer inductor 23. One of the through holes 28a has a three-dimensional square spiral structure. The through hole 28b is connected to the lowermost end of the internal conductor layer 26. The other through hole 28b is connected to the uppermost end of the internal conductor layer 26. Further, on the upper and lower surfaces of the passive element substrate 24 in which the multilayer inductor 23 is built, through holes 28 of the multilayer inductor 23 are provided, respectively.
Wiring conductor layers M12 and M13 connected to a and 18b are formed.
【０１６９】また、セラミックス多層部Ｂ及び受動素子
基板２４は、絶縁性接合材１８及び導電性接合材１９に
よって機械的及び電気的に接合されている。即ち、セラ
ミックス多層部Ｂの最上層のセラミックス層Ｌ１と受動
素子基板２４との間には、絶縁性接合材１８及び導電性
接合材１９が所定の位置に配置されて介在している。そ
して、セラミックス多層部Ｂのセラミックス層Ｌ１と受
動素子基板２４とが絶縁性接合材１８によって機械的に
接合されていると共に、セラミックス層Ｌ１上面の配線
導体層Ｍ１と受動素子基板２４下面のＭ７とが導電性接
合材１９によって電気的に接合されている。The ceramic multilayer portion B and the passive element substrate 24 are mechanically and electrically joined by an insulating joining material 18 and a conductive joining material 19. That is, the insulating bonding material 18 and the conductive bonding material 19 are arranged and interposed between the uppermost ceramic layer L1 of the ceramic multilayer portion B and the passive element substrate 24 at predetermined positions. The ceramic layer L1 of the ceramic multilayer portion B and the passive element substrate 24 are mechanically joined by the insulating joining material 18, and the wiring conductor layer M1 on the upper surface of the ceramic layer L1 and M7 on the lower surface of the passive element substrate 24 are connected to each other. Are electrically connected by the conductive bonding material 19.
【０１７０】また、受動素子基板２４上には、ビルドア
ップ層２０が形成されている。そして、このビルドアッ
プ層２０には、受動素子基板２４上面の配線導体層Ｍ１
２にそれぞれ接続する複数のスルーホール２１が形成さ
れている。また、ビルドアップ層２０上面には、これら
複数のスルーホール２１にそれぞれ接続する配線導体層
Ｍ８が形成されている。On the passive element substrate 24, a build-up layer 20 is formed. The build-up layer 20 includes a wiring conductor layer M1 on the upper surface of the passive element substrate 24.
A plurality of through holes 21 respectively connected to the second through holes 2 are formed. On the upper surface of the build-up layer 20, a wiring conductor layer M8 connected to each of the plurality of through holes 21 is formed.
【０１７１】次に、上記図１２に示されるセラミックス
多層基板及び積層型インダクタ２３を構成する各要素に
使用される材料について説明する。但し、上記第１の実
施形態において既に説明したものは省略する。Next, the materials used for the components constituting the multilayer ceramic substrate and the multilayer inductor 23 shown in FIG. 12 will be described. However, those already described in the first embodiment are omitted.
【０１７２】積層型インダクタ２３の内部導体層２６の
材料としては、上記のように例えば抵抗率１．７×１０
-8Ω・ｃｍのＣｕを用いる。また、この内部導体層２６
を接続するスルーホール２７にも、同一の材料を用いる
ことが好適である。The material of the internal conductor layer 26 of the multilayer inductor 23 is, for example, 1.7 × 10
Cu of -8 Ω · cm is used. The inner conductor layer 26
It is preferable to use the same material also for the through hole 27 connecting.
【０１７３】また、積層型インダクタ２３の誘電体層２
５としては、立体的に角型のスパイラル構造をなしてい
る内部導体層２６間の容量を低減するために、誘電率の
低い材料、例えば誘電率のセラミックス系材料を用い
る。これは、同時に、受動素子基板２４の基板材料でも
ある。なお、低誘電率のセラミックス系材料を用いる代
わりに、Ｎｉ−Ｚｎ等のフェライト材料やガラス材、マ
イカ材等の無機材料を用いてもよい。The dielectric layer 2 of the multilayer inductor 23
As 5, a material having a low dielectric constant, for example, a ceramic material having a dielectric constant is used in order to reduce the capacity between the internal conductor layers 26 having a three-dimensional square spiral structure. This is also the substrate material of the passive element substrate 24. Instead of using a ceramic material having a low dielectric constant, a ferrite material such as Ni-Zn or an inorganic material such as a glass material or a mica material may be used.
【０１７４】また、配線導体層Ｍ１２、Ｍ１３及びスル
ーホール２８ａ、２８ｂの材料としては、配線導体層Ｍ
１、Ｍ２、…、Ｍ８及びスルーホール１１、２１と同様
に、例えばＣｕ、Ａｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ、Ｗ、
Ｍｏ等の単体又は混合体を用いる。The materials of the wiring conductor layers M12 and M13 and the through holes 28a and 28b are as follows.
1, M2,..., M8 and through holes 11 and 21, for example, Cu, Ag, Ag-Pt, Ag-Pd, W,
A simple substance such as Mo or a mixture thereof is used.
【０１７５】次に、図１２及び図１３に示す積層型イン
ダクタ２３を内蔵したセラミックス多層基板の製造プロ
セスを説明する。なお、上記第１の実施形態の場合と共
通する工程は、その詳細な説明を省略する。Next, a description will be given of a manufacturing process of the ceramic multilayer substrate incorporating the multilayer inductor 23 shown in FIGS. Steps common to those in the first embodiment will not be described in detail.
【０１７６】先ず、上記第１の実施形態の図４（ｂ）に
示される場合と全く同様の工程により、図１２のセラミ
ックス多層基板を構成するセラミックス多層部Ｂの形成
を行う。即ち、例えばＡｌＮ、高純度アルミナ、ガラス
セラミック、又はジルコニア等のセラミック系材料スか
らなる４枚のグリーンシートに複数のスルーホール用の
穴を明け、これらスルーホール用の穴に例えばＣｕ、Ａ
ｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ、Ｗ、Ｍｏ等の単体又は混
合体からなる導体を埋め込んでスルーホール１１を形成
し、更にこれら４枚のグリーンシートグリーンシートの
上面又は上面及び下面にスルーホール１１の受けラン
ド、配線パターン、部品ランド等の配線導体層Ｍ１、Ｍ
２、…、Ｍ５をそれぞれ形成する。続いて、これら４枚
のグリーンシートを位置合わせした上で順次積み上げて
積層プレスを行い、所望の大きさに切断し、更に加熱
し、場合によっては加圧して、グリーンシート内に存在
するバインダーを除去した後、焼成を行い、４枚の積層
されたグリーンシートを４層のセラミックス層Ｌ１、Ｌ
２、…、Ｌ４とする。こうして、４層のセラミックス層
Ｌ１、Ｌ２、…、Ｌ４が順に積層されたセラミックス多
層部Ｂを形成する。First, the ceramic multilayer portion B constituting the ceramic multilayer substrate of FIG. 12 is formed by exactly the same steps as those shown in FIG. 4B of the first embodiment. That is, a plurality of through-holes are formed in four green sheets made of ceramic material such as AlN, high-purity alumina, glass ceramic, or zirconia, and Cu, A are formed in these through-holes.
g, Ag-Pt, Ag-Pd, W, Mo, etc., a through hole 11 is formed by embedding a conductor made of a single substance or a mixture thereof, and further, through holes are formed on the upper surface or the upper and lower surfaces of these four green sheets 11 wiring conductor layers M1, M such as receiving lands, wiring patterns, component lands, etc.
2,..., M5 are respectively formed. Subsequently, after aligning these four green sheets, they are sequentially stacked and laminated and pressed, cut to a desired size, further heated, and optionally pressed to remove the binder present in the green sheets. After removal, baking is performed, and the four stacked green sheets are separated into four ceramic layers L1, L
2, ..., L4. Thus, a ceramic multilayer portion B in which the four ceramic layers L1, L2,..., L4 are sequentially laminated is formed.
【０１７７】次いで、複数個の積層型インダクタ２３を
内蔵している受動素子基板２４を形成する。即ち、上記
図２１〜図２２を用いて説明した従来の場合と同様にし
て、例えばアルミナ、ＡｌＮ、窒化珪素、又はガラスセ
ラミックス等の低誘電率のセラミックス系材料からなる
厚さ数μｍ〜２０μｍ程度の非常に薄いシート状の誘電
体基板を複数枚用意し、適当な寸法に裁断した後、複数
のスルーホール用の穴を明け、これらスルーホール用の
穴に例えばＣｕからなる導体を埋め込んで、スルーホー
ル２７を形成する。更に、スクリーン印刷法を用いて、
そのそれぞれに例えばＣｕからなる導電性ペーストを印
刷して、端部がスルーホール２７に接続する内部導体層
２６を形成する。Next, a passive element substrate 24 containing a plurality of laminated inductors 23 is formed. That is, in the same manner as in the conventional case described with reference to FIGS. 21 to 22, the thickness is about several μm to 20 μm made of a low dielectric constant ceramic material such as alumina, AlN, silicon nitride, or glass ceramic. Prepare a plurality of very thin sheet-shaped dielectric substrates, cut into appropriate dimensions, drill holes for a plurality of through-holes, and buried conductors made of, for example, Cu in these through-holes, A through hole 27 is formed. Furthermore, using a screen printing method,
A conductive paste made of, for example, Cu is printed on each of them to form an internal conductor layer 26 whose end is connected to the through hole 27.
【０１７８】なお、このとき、上記図２２に示されるよ
うに、誘電体基板毎にスルーホール２７の形成位置及び
内部導体層２６の形成パターンを変えた複数種類の誘電
体基板を形成し、これら複数種類の誘電体基板を後に積
層する場合に、内部導体層２６の端部のスルーホール２
７が隣接する誘電体基板間で重なり合い、積層構造をな
す内部導体層２６が立体的な角型のスパイラル形状をな
すようにする。また、内部導体層２６を形成する際に、
スクリーン印刷法の代わりに、例えばスパッタ法やＣＶ
Ｄ法を用いてもよい。At this time, as shown in FIG. 22, a plurality of types of dielectric substrates in which the formation positions of the through holes 27 and the formation patterns of the internal conductor layers 26 are changed for each dielectric substrate are formed. When a plurality of types of dielectric substrates are laminated later, the through hole 2 at the end of the internal conductor layer 26 is used.
7 are overlapped between the adjacent dielectric substrates so that the internal conductor layer 26 having a laminated structure has a three-dimensional square spiral shape. Also, when forming the internal conductor layer 26,
Instead of screen printing, for example, sputtering or CV
Method D may be used.
【０１７９】続いて、スルーホール２７の形成位置及び
内部導体層２６の形成パターンが異なる複数種類の誘電
体基板を積層成形した後、焼成する。その後、従来のチ
ップ形状の積層型インダクタを作製する場合のようにチ
ップサイズにカットするのではなく、セラミックス多層
部Ｂの大きさに対応させたサイズにカットし、誘電体基
板の積層体から誘電体層２５の積層体である受動素子基
板２４を形成する。Subsequently, a plurality of types of dielectric substrates having different formation positions of the through holes 27 and different formation patterns of the internal conductor layers 26 are laminated and fired. Then, instead of cutting to the chip size as in the case of manufacturing a conventional chip-shaped multilayer inductor, the chip is cut into a size corresponding to the size of the ceramic multilayer portion B, and the dielectric is cut from the dielectric substrate laminate. A passive element substrate 24 which is a laminate of the body layer 25 is formed.
【０１８０】続いて、この受動素子基板２４の所定の位
置に、スルーホール２８ａ、２８ｂを形成する。このと
き、スルーホール２８ａ、２８ｂは、受動素子基板２４
の内層部に形成されている内部導体層２６を挟んでその
両端部に位置し、この立体的に角型のスパイラル構造を
なしている内部導体層２６の最上部側の端部及び最下部
側の端部にそれぞれ接続するようになっている。Subsequently, through holes 28a and 28b are formed at predetermined positions of the passive element substrate 24. At this time, the through holes 28a and 28b are
The uppermost end and the lowermost side of the internal conductor layer 26 which is located at both ends of the internal conductor layer 26 formed in the inner layer portion and has a three-dimensional square spiral structure. , Respectively.
【０１８１】こうして、誘電体層２５を介して複数層の
内部導体層２６が積層され、隣接する層の内部導体層２
６の端部がスルーホール２７によって垂直に接続され、
更にこの内部導体層２６の最上部側の端部及び最下部側
の端部がそれぞれ外部電極として機能するスルーホール
２８ａ、２８ｂに接続されて、全体として立体的に角型
のスパイラル構造をなす積層型インダクタ２３を受動素
子基板２４に内蔵して形成する。In this manner, a plurality of internal conductor layers 26 are stacked via the dielectric layer 25, and the adjacent internal conductor layers 2
6 are vertically connected by through holes 27,
Further, the uppermost end and the lowermost end of the internal conductor layer 26 are connected to through holes 28a and 28b functioning as external electrodes, respectively, to form a three-dimensional square spiral structure as a whole. The inductor 23 is formed so as to be embedded in the passive element substrate 24.
【０１８２】続いて、受動素子基板２４の上面及び下面
に、スルーホール２８ａ、２８ｂに接続する配線導体層
Ｍ１２、Ｍ１３をそれぞれ形成する。Subsequently, wiring conductor layers M12 and M13 connected to the through holes 28a and 28b are formed on the upper and lower surfaces of the passive element substrate 24, respectively.
【０１８３】次いで、上記第１の実施形態においてセラ
ミックス多層部Ｂと受動素子基板１３との機械的、電気
的な接続を行う場合と同様にして、セラミックス多層部
Ｂと受動素子基板２４との機械的、電気的な接続を行
う。即ち、セラミックス多層部Ｂの最上層のセラミック
ス層Ｌ１上面に、所定の配線導体層Ｍ１を露出させる開
口部を設けて、絶縁性接合材１８を形成した後、同じく
セラミックス層Ｌ１上面における絶縁性接合材１８の開
口部に、導電性接合材１９を露出した配線導体層Ｍ１に
接続させて形成する。Next, the mechanical connection between the ceramic multilayer portion B and the passive element substrate 24 is performed in the same manner as in the case of making the mechanical and electrical connection between the ceramic multilayer portion B and the passive element substrate 13 in the first embodiment. Make electrical and electrical connections. That is, an opening for exposing a predetermined wiring conductor layer M1 is provided on the upper surface of the uppermost ceramic layer L1 of the ceramic multilayer portion B, and the insulating bonding material 18 is formed. In the opening of the material 18, the conductive bonding material 19 is formed so as to be connected to the exposed wiring conductor layer M1.
【０１８４】続いて、セラミックス多層部Ｂと受動素子
基板２４とを所定の位置に揃えて積層し、絶縁性接合材
１８及び導電性接合材１９を加熱溶融すると共に、導電
性ペーストからなる導電性接合材１９を導電化させる。
こうして、セラミックス多層部Ｂの最上層のセラミック
ス層Ｌ１と受動素子基板２４とを両者の間に介在させた
絶縁性接合材１８によって機械的に接合すると共に、セ
ラミックス層Ｌ１上面の配線導体層Ｍ１と受動素子基板
２４下面の配線導体層Ｍ１１とを両者の間に介在させた
導電性接合材１９によって電気的に接合する。また、同
時に加圧して、その機械的及び電気的な接合を均一かつ
強固なものにする。Subsequently, the ceramic multilayer portion B and the passive element substrate 24 are aligned and laminated at predetermined positions, the insulating bonding material 18 and the conductive bonding material 19 are heated and melted, and the conductive bonding material made of conductive paste is formed. The bonding material 19 is made conductive.
In this manner, the uppermost ceramic layer L1 of the ceramic multilayer portion B and the passive element substrate 24 are mechanically joined by the insulating joining material 18 interposed therebetween, and the uppermost ceramic layer L1 is connected to the wiring conductor layer M1 on the upper surface of the ceramic layer L1. The wiring conductor layer M11 on the lower surface of the passive element substrate 24 is electrically connected with the conductive bonding material 19 interposed therebetween. At the same time, pressure is applied to make the mechanical and electrical joints uniform and strong.
【０１８５】次いで、上記第１の実施形態において受動
素子基板１３上にビルドアップ層２０を形成する場合と
同様にして、受動素子基板２４上にビルドアップ層２０
を形成する。そして、受動素子基板２４上面に形成され
ている配線導体層Ｍ１２にそれぞれ接続する複数のスル
ーホール２１を形成し、更にこれらのスルーホール２１
の受けランド、配線パターン、部品ランド等の配線導体
層Ｍ８を形成する。Next, the build-up layer 20 is formed on the passive element substrate 24 in the same manner as in the case of forming the build-up layer 20 on the passive element substrate 13 in the first embodiment.
To form Then, a plurality of through holes 21 respectively connected to the wiring conductor layer M12 formed on the upper surface of the passive element substrate 24 are formed.
Then, a wiring conductor layer M8 such as a receiving land, a wiring pattern, and a component land is formed.
【０１８６】このようにして、上記図１２に示される積
層型インダクタ２３を内蔵したセラミックス多層基板を
作製する。In this way, a ceramic multilayer substrate incorporating the multilayer inductor 23 shown in FIG. 12 is manufactured.
【０１８７】以上のように本実施形態によれば、セラミ
ックス多層部Ｂの形成とは独立に、従来のチップ形状の
積層型インダクタと基本的に同一構造の複数の積層型イ
ンダクタ２３を受動素子基板２４に内蔵して形成し、そ
の後に、この受動素子基板２４をセラミックス多層部Ｂ
上に絶縁性接合材１８及び導電性接合材１９を介して機
械的及び電気的に接合していることにより、セラミック
ス多層基板に内蔵された複数の積層型インダクタ２３の
特性として、従来のセラミックス多層基板に実装するチ
ップ形状の積層型インダクタの特性と同等の良好な特性
を得ることができる。更に、このとき、積層型インダク
タ２３の立体的な角型スパイラル構造をなす内部導体層
２６の最上部側及び最下部側の端部にそれぞれ接続する
スルーホール２８ａ、２８ｂがいわゆる外部電極として
機能し、受動素子基板２４の上面及び下面に形成されて
いる配線導体層Ｍ１２、Ｍ１３を介してビルドアップ層
２０のスルーホール２１やセラミックス多層部Ｂの配線
導体層Ｍ１に接続していることにより、従来のチップ形
状の積層型インダクタをセラミックス多層基板に実装す
る場合よりもその接続配線長が短縮されるため、従来の
以上の良好な特性を得ることができる。As described above, according to the present embodiment, independently of the formation of the ceramic multilayer portion B, a plurality of laminated inductors 23 having basically the same structure as a conventional chip-shaped laminated inductor are mounted on the passive element substrate. 24, and the passive element substrate 24 is thereafter mounted on the ceramic multilayer portion B.
By mechanically and electrically bonding the multilayer inductor 23 via the insulating bonding material 18 and the conductive bonding material 19, the characteristics of the plurality of multilayer inductors 23 built in the ceramic multilayer substrate are different from those of the conventional ceramic multilayer. Good characteristics equivalent to those of a chip-shaped multilayer inductor mounted on a substrate can be obtained. Further, at this time, the through holes 28a and 28b respectively connected to the uppermost and lowermost ends of the internal conductor layer 26 having the three-dimensional square spiral structure of the multilayer inductor 23 function as so-called external electrodes. By connecting to the through-hole 21 of the build-up layer 20 and the wiring conductor layer M1 of the ceramic multilayer part B via the wiring conductor layers M12 and M13 formed on the upper and lower surfaces of the passive element substrate 24, Since the connection wiring length is shorter than when the chip-shaped multilayer inductor is mounted on a ceramic multilayer substrate, it is possible to obtain better characteristics than before.
【０１８８】また、受動素子基板２４に内蔵される積層
型インダクタ２３には、従来のチップ形状の積層型イン
ダクタの外部電極を必要としないことから、その分だけ
素子の小型化を実現することができるため、その収納面
積が小さくなり、引いてはセラミックス多層基板の面積
を従来よりも小さくすることが可能になる。Since the laminated inductor 23 built in the passive element substrate 24 does not require the external electrodes of the conventional chip-shaped laminated inductor, it is possible to reduce the size of the element by that much. Therefore, the storage area can be reduced, and the area of the ceramic multilayer substrate can be made smaller than before.
【０１８９】また、従来のチップ形状の積層型インダク
タをセラミックス多層基板に実装する場合よりも遙に多
くの数の積層型インダクタ２３を受動素子基板２４に形
成することが可能になるため、全体としての電気的特性
を向上させることができる。また、積層型インダクタ２
３の１個当たりの単価を低減させることができる。ま
た、従来のチップ形状の積層型インダクタを実装するセ
ラミックス多層基板よりもその積層する層数を減少させ
る可能性が生じる。Further, since it becomes possible to form a much larger number of laminated inductors 23 on the passive element substrate 24 than in the case where a conventional chip-shaped laminated inductor is mounted on a ceramic multilayer substrate, it is possible to form a whole. Can be improved in electrical characteristics. In addition, the multilayer inductor 2
The unit cost per 3 can be reduced. In addition, there is a possibility that the number of layers to be laminated is reduced as compared with a ceramic multilayer substrate on which a conventional chip-shaped laminated inductor is mounted.
【０１９０】また、受動素子基板２４に内蔵される積層
型インダクタ２３を形成する際、同一の工程によって同
時に受動素子基板２４を形成するため、従来のチップ形
状の積層型インダクタを形成する場合と比較しても新た
な工程を要することがなく、コストの上昇を防止するこ
とができる。逆に、複数の積層型インダクタ２３を同一
の工程によって同時に形成すること、また、従来のチッ
プ形状の積層型インダクタの外部電極を形成する工程が
不要となることから、却って工程が簡略化されて、コス
トの低下を実現することができる。Also, when forming the laminated inductor 23 built in the passive element substrate 24, the passive element substrate 24 is formed simultaneously by the same process, which is compared with the case of forming the conventional chip-shaped laminated inductor. Even if a new process is not required, an increase in cost can be prevented. Conversely, since a plurality of multilayer inductors 23 are simultaneously formed in the same process, and a process of forming external electrodes of the conventional chip-shaped multilayer inductor is not required, the process is rather simplified. In addition, the cost can be reduced.
【０１９１】なお、上記第３の実施形態に係るセラミッ
クス多層基板においては、その受動素子基板２４に複数
の積層型インダクタ２３を内蔵して形成している場合に
ついて述べているが、複数の積層型インダクタ２３のみ
ならず、種類の異なる積層型受動素子を内蔵して形成す
ることも可能である。例えば複数個の積層型インダクタ
２３と共に複数個の積層型コンダクタを混在させて形成
してもよい。更に、その他、積層型抵抗素子、積層型サ
ーミスタ、積層型ＬＣフィルタ等を混在させて形成して
もよい。そして、このことにより、全体としての電気的
特性を向上させることができると共に、従来のチップ形
状の積層型受動素子を搭載するセラミックス多層基板よ
りもその積層する層数を減少させる可能性が生じる。In the ceramic multi-layer substrate according to the third embodiment, a case is described in which a plurality of laminated inductors 23 are built in the passive element substrate 24. Not only the inductor 23 but also different types of stacked passive elements can be built therein. For example, a plurality of laminated inductors 23 and a plurality of laminated conductors may be mixed and formed. Further, a multilayer resistive element, a multilayer thermistor, a multilayer LC filter, and the like may be mixed. As a result, the electrical characteristics as a whole can be improved, and the number of layers to be laminated can be reduced as compared with a conventional ceramic multilayer substrate on which chip-shaped laminated passive elements are mounted.
【０１９２】また、受動素子基板２４に複数の積層型イ
ンダクタ２３を内蔵して形成している場合、更には複数
個の積層型インダクタ２３と共に他の種類の積層型受動
素子を混在させて形成している場合であっても、従来の
チップ形状の積層型受動素子を他の電子部品と共にセラ
ミックス多層基板に搭載する場合と比較すると、受動素
子基板２４に形成される積層型受動素子の密度が大幅に
低下する。このため、その空きスペースを電源、グラン
ド、又は信号線の配線エリアとすることが可能となる。
そして、このことによっても、全体としての電気的特性
を向上させることができると共に、従来のチップ形状の
積層型受動素子を搭載するセラミックス多層基板よりも
その積層する層数を減少させる可能性が生じる。In the case where a plurality of laminated inductors 23 are built in the passive element substrate 24, other types of laminated passive elements are mixed with the plurality of laminated inductors 23. However, the density of the laminated passive elements formed on the passive element substrate 24 is significantly higher than when the conventional chip-shaped laminated passive element is mounted on a ceramic multilayer substrate together with other electronic components. To decline. Therefore, the empty space can be used as a wiring area for a power supply, a ground, or a signal line.
This also improves the electrical characteristics as a whole, and may reduce the number of layers to be laminated compared to a ceramic multilayer substrate on which conventional chip-shaped laminated passive elements are mounted. .
【０１９３】また、上記第３の実施形態に係るセラミッ
クス多層基板においては、複数個の積層型インダクタ２
３を内蔵している受動素子基板２４上にビルドアップ層
２０が形成されている場合について説明しているが、こ
のビルドアップ層２０は必須のものではなく、セラミッ
クス多層部Ｂ上に複数個の積層型インダクタ２３を内蔵
している受動素子基板２４が絶縁性接合材１８及び導電
性接合材１９によって機械的及び電気的に接合されてい
るだけの構造であってもよい。また、逆に、受動素子基
板２４上にビルドアップ層２０が１層だけ形成されるの
ではなく、複数層に形成されてもよい。Further, in the ceramic multilayer substrate according to the third embodiment, a plurality of laminated inductors 2 are provided.
3 is described on the case where the build-up layer 20 is formed on the passive element substrate 24 having the built-in 3, the build-up layer 20 is not essential, and a plurality of A structure in which the passive element substrate 24 containing the multilayer inductor 23 is only mechanically and electrically bonded by the insulating bonding material 18 and the conductive bonding material 19 may be employed. Conversely, the build-up layer 20 may be formed in a plurality of layers on the passive element substrate 24, instead of being formed in a single layer.
【０１９４】[0194]
【発明の効果】以上、詳細に説明した通り、本発明に係
る多層基板によれば、次のような効果を奏することがで
きる。即ち、請求項１に係る多層基板によれば、積層型
受動素子を内蔵する受動素子基板が単一層又は複数層の
セラミックス層からなるセラミックス層部と絶縁性接合
材及び導電性接合材を介して機械的、電気的に接合され
ていることにより、セラミックス層部の形成と独立に、
受動素子基板に内蔵される積層型受動素子、例えば積層
型コンデンサ、積層型インダクタがあり、その他にも積
層型抵抗素子、積層型サーミスタ、積層型ＬＣフィルタ
等を形成することが可能になり、然もその際に積層型受
動素子を従来のチップ形状の積層型受動素子と基本的に
同一構造に形成することが可能になるため、従来のチッ
プ形状の積層型受動素子を多層基板に実装する場合と同
等の良好な特性を得ることができる。As described above, according to the multilayer substrate of the present invention, the following effects can be obtained. That is, according to the multi-layer substrate according to the first aspect, the passive element substrate having the built-in multilayer passive element is connected to the ceramic layer portion composed of a single layer or a plurality of ceramic layers via the insulating bonding material and the conductive bonding material. By being mechanically and electrically joined, independently of the formation of the ceramic layer,
There are multilayer passive elements built into the passive element substrate, such as multilayer capacitors and multilayer inductors. In addition, multilayer resistive elements, multilayer thermistors, multilayer LC filters, etc. can be formed. In this case, the stacked passive element can be formed to have basically the same structure as the conventional chip-shaped stacked passive element. The same good characteristics as described above can be obtained.
【０１９５】また、受動素子基板に内蔵される積層型受
動素子の外部電極としてスルーホールが機能し、このス
ルーホールによって積層型受動素子がセラミックス層部
に電気的に接続されることから、従来のチップ形状の積
層型受動素子を多層基板の表層部に搭載する場合よりも
その接続配線長が短縮されるため、従来のチップ形状の
積層型受動素子を多層基板に実装する場合以上の良好な
特性を得ることができる。Further, a through-hole functions as an external electrode of the laminated passive element built in the passive element substrate, and the laminated passive element is electrically connected to the ceramic layer portion by this through-hole. Since the connection wiring length is shorter than when chip-shaped stacked passive elements are mounted on the surface layer of a multilayer board, better characteristics than when conventional chip-shaped stacked passive elements are mounted on a multilayer board Can be obtained.
【０１９６】また、受動素子基板に内蔵される積層型受
動素子には、従来の多層基板の表層部に搭載するチップ
形状の積層型受動素子のように外部電極を必要としない
ことから、その分だけ積層型受動素子の小型化を実現す
ることができるため、その収納面積が小さくなり、引い
ては多層基板の面積を従来よりも小さくすることが可能
になる。Further, the laminated passive element incorporated in the passive element substrate does not require external electrodes unlike the conventional chip-shaped laminated passive element mounted on the surface layer of a conventional multilayer substrate. Only the miniaturization of the stacked passive element can be realized, so that the storage area is reduced, and the area of the multilayer substrate can be reduced as compared with the related art.
【０１９７】また、積層型受動素子が受動素子基板に内
蔵されて形成されることから、従来のチップ形状の積層
型受動素子を他の電子部品と共に多層基板の表層部に搭
載する場合と比較すると、受動素子基板に形成される積
層型受動素子の密度が大幅に低下し、その空きスペース
を電源、グランド、又は信号線の配線エリアとすること
が可能となるため、電気的特性を向上させることができ
る。また、従来のチップ形状の積層型受動素子を多層基
板の表層部に搭載する場合よりも遙に多くの積層型受動
素子を受動素子基板に形成することが可能になり、電気
的特性を向上させることができると共に、積層型受動素
子の１個当たりの単価を低減させることができる。ま
た、従来のチップ形状の積層型受動素子を搭載する多層
基板よりもその積層する層数を減少させる可能性が生じ
る。Further, since the multilayer passive element is formed by being built in the passive element substrate, it can be compared with a case where the conventional chip-shaped multilayer passive element is mounted together with other electronic components on the surface layer of the multilayer substrate. The density of the stacked passive elements formed on the passive element substrate is greatly reduced, and the empty space can be used as a wiring area for a power supply, a ground, or a signal line. Can be. Further, it becomes possible to form a much larger number of laminated passive elements on the passive element substrate than in the case where the conventional chip-shaped laminated passive elements are mounted on the surface layer of the multilayer substrate, thereby improving the electrical characteristics. In addition to this, it is possible to reduce the unit cost of each stacked passive element. In addition, there is a possibility that the number of layers to be stacked is reduced as compared with a conventional multilayer substrate on which chip-shaped stacked passive elements are mounted.
【０１９８】また、受動素子基板に内蔵される積層型受
動素子を形成する際、同一の工程によって同時に受動素
子基板を形成することが可能になるため、従来のチップ
形状の積層型受動素子を形成する場合より新たな工程を
要することがなく、コストの上昇を防止することができ
る。逆に、複数の積層型受動素子を同一の工程によって
同時に形成することが可能になるため、また積層型受動
素子を構成する複数に積層された導体層に接続するスル
ーホールが積層型受動素子の外部電極の機能を果たすこ
とから、従来のチップ形状の積層型受動素子の外部電極
を形成する工程が不要となるため、却って工程が簡略化
され、コストの低下を実現することができる。Further, when forming a stacked passive element incorporated in the passive element substrate, it is possible to form the passive element substrate at the same time by the same process. In this case, no new process is required, and an increase in cost can be prevented. Conversely, since it is possible to simultaneously form a plurality of stacked passive elements by the same process, the through holes connected to the plurality of stacked conductor layers that constitute the stacked passive element are formed in the stacked passive element. Since the function of the external electrode is performed, the step of forming the external electrode of the conventional chip-shaped stacked passive element is not required, so that the step can be simplified and the cost can be reduced.
【０１９９】また、請求項３に係る多層基板によれば、
積層型受動素子を内蔵する受動素子基板が単一層又は複
数層のセラミックス層からなる複数個のセラミックス層
部の間に介在して配置され、これら複数個のセラミック
ス層部と絶縁性接合材及び導電性接合材を介して機械
的、電気的に接合されていることにより、複数個のセラ
ミックス層部の形成と独立に、受動素子基板に内蔵され
る積層型受動素子を形成することが可能になり、然もそ
の際に積層型受動素子を従来のチップ形状の積層型受動
素子と基本的に同一構造に形成することが可能になるた
め、上記請求項１に係る多層基板の場合と同様に、従来
のチップ形状の積層型受動素子を多層基板に実装する場
合と同等の良好な特性を得ることができる。Further, according to the multilayer substrate of claim 3,
A passive element substrate having a built-in stacked passive element is interposed between a plurality of ceramic layers composed of a single layer or a plurality of ceramic layers, and the plurality of ceramic layers are insulated with an insulating bonding material and conductive material. Mechanically and electrically bonded through a conductive bonding material, it is possible to form a laminated passive element built into a passive element substrate independently of the formation of a plurality of ceramic layers. However, at this time, since the stacked passive element can be formed to have basically the same structure as the conventional chip-shaped stacked passive element, similar to the case of the multilayer substrate according to claim 1, It is possible to obtain the same excellent characteristics as when a conventional chip-shaped stacked passive element is mounted on a multilayer substrate.
【０２００】また、上記請求項１に係る多層基板の場合
と同様に、外部電極として機能するスルーホールによっ
て積層型受動素子がセラミックス層部に電気的に接続さ
れるため、従来のチップ形状の積層型受動素子を多層基
板の表層部に搭載する場合よりもその接続配線長が短縮
されて従来以上の良好な特性を得ることができ、また従
来のチップ形状の積層型受動素子のように外部電極を必
要とせずに積層型受動素子の小型化が実現されるため、
その収納面積が小さくなり、引いては多層基板の面積を
従来よりも小さくすることが可能になり、また受動素子
基板に形成される積層型受動素子の密度は大幅に低下す
るため、空きスペースを電源、グランド、又は信号線の
配線エリアとすることが可能となって電気的特性を向上
させることができ、また従来よりも遙に多くの積層型受
動素子を受動素子基板に形成することが可能になって電
気的特性を向上させることができると共に積層型受動素
子の１個当たりの単価を低減させることができ、従来の
チップ形状の積層型受動素子を搭載する多層基板よりも
その積層する層数を減少させることが可能になり、また
積層型受動素子と受動素子基板とが同一の工程によって
同時に受動素子基板を形成することが可能になるため、
新たな工程を要することなくコストの上昇を防止するこ
とができ、従来のチップ形状の積層型受動素子の外部電
極を形成する工程が不要となるため、工程が簡略化され
てコストの低下を実現することができる。Further, similarly to the case of the multilayer substrate according to the first aspect, since the laminated passive element is electrically connected to the ceramic layer portion by the through hole functioning as an external electrode, the conventional chip-shaped laminated element is formed. The connection wiring length is shorter than when mounting a passive element on the surface of a multilayer substrate, so that better characteristics than before can be obtained. Since the miniaturization of the multilayer passive element is realized without the need for
Since the storage area is reduced, the area of the multilayer substrate can be reduced as compared with the conventional case, and the density of the stacked passive elements formed on the passive element substrate is greatly reduced, so that an empty space is reduced. It can be used as a wiring area for power supply, ground, or signal lines to improve electrical characteristics, and it is possible to form much more stacked passive elements on a passive element substrate than before. The electrical characteristics can be improved and the unit cost per stacked passive element can be reduced, so that the stacked layers can be stacked more than the conventional multilayer board on which chip-shaped stacked passive elements are mounted. Since the number can be reduced, and the stacked passive element and the passive element substrate can simultaneously form the passive element substrate by the same process,
Increased cost can be prevented without requiring a new process, and the process of forming the external electrodes of the conventional chip-shaped stacked passive element is not required, which simplifies the process and reduces costs. can do.
【０２０１】更に、積層型受動素子を内蔵する受動素子
基板が複数個のセラミックス層部の間に介在することか
ら、即ち多層基板の内層部の任意の位置に自由に配置す
ることが可能になるため、積層型受動素子の特性に応じ
た最適配置をして回路特性を向上させることができる。Further, since the passive element substrate having the built-in multilayer passive element is interposed between the plurality of ceramic layers, that is, it can be freely arranged at an arbitrary position in the inner layer of the multilayer substrate. Therefore, it is possible to improve the circuit characteristics by performing the optimal arrangement according to the characteristics of the stacked passive element.
【図１】本発明の第１の実施形態に係る積層型コンデン
サを内蔵したセラミックス多層基板を示す概略断面図で
ある。FIG. 1 is a schematic sectional view showing a ceramic multilayer substrate including a multilayer capacitor according to a first embodiment of the present invention.
【図２】図１のセラミックス多層基板に内蔵された積層
型コンデンサを示す断面図である。FIG. 2 is a sectional view showing a multilayer capacitor incorporated in the ceramic multilayer substrate of FIG.
【図３】図２の積層型コンデンサの構造を説明するため
の概略斜視図である。FIG. 3 is a schematic perspective view for explaining the structure of the multilayer capacitor of FIG. 2;
【図４】図１の積層型コンデンサを内蔵したセラミック
ス多層基板の製造プロセスを説明するための工程断面図
（その１）である。FIG. 4 is a process cross-sectional view (part 1) for describing the manufacturing process of the ceramic multilayer substrate incorporating the multilayer capacitor of FIG. 1;
【図５】図１の積層型コンデンサを内蔵したセラミック
ス多層基板の製造プロセスを説明するための工程断面図
（その２）である。FIG. 5 is a process sectional view (part 2) for describing the manufacturing process of the ceramic multilayer substrate incorporating the multilayer capacitor of FIG. 1;
【図６】図１の積層型コンデンサを内蔵したセラミック
ス多層基板の製造プロセスを説明するための工程断面図
（その３）である。FIG. 6 is a process sectional view (part 3) for describing the manufacturing process of the ceramic multilayer substrate incorporating the multilayer capacitor of FIG. 1;
【図７】図１の積層型コンデンサを内蔵したセラミック
ス多層基板の製造プロセスを説明するための工程断面図
（その４）である。FIG. 7 is a process sectional view (part 4) for explaining the manufacturing process of the ceramic multilayer substrate incorporating the multilayer capacitor of FIG. 1;
【図８】本発明の第２の実施形態に係る積層型コンデン
サを内蔵したセラミックス多層基板を示す概略断面図で
ある。FIG. 8 is a schematic sectional view showing a ceramic multilayer substrate incorporating a multilayer capacitor according to a second embodiment of the present invention.
【図９】図８の積層型コンデンサを内蔵したセラミック
ス多層基板の製造プロセスを説明するための工程断面図
（その１）である。9 is a process cross-sectional view (part 1) for describing the manufacturing process of the ceramic multilayer substrate incorporating the multilayer capacitor of FIG.
【図１０】図８の積層型コンデンサを内蔵したセラミッ
クス多層基板の製造プロセスを説明するための工程断面
図（その２）である。FIG. 10 is a process sectional view (part 2) for describing the manufacturing process of the ceramic multilayer substrate incorporating the multilayer capacitor of FIG. 8;
【図１１】図８の積層型コンデンサを内蔵したセラミッ
クス多層基板の製造プロセスを説明するための工程断面
図（その３）である。FIG. 11 is a process sectional view (part 3) for describing the manufacturing process of the ceramic multilayer substrate incorporating the multilayer capacitor of FIG. 8;
【図１２】本発明の第３の実施形態に係る積層型インダ
クタを内蔵したセラミックス多層基板を示す概略断面図
である。FIG. 12 is a schematic sectional view showing a ceramic multilayer substrate incorporating a multilayer inductor according to a third embodiment of the present invention.
【図１３】図１２のセラミックス多層基板に内蔵された
積層型インダクタを示す概略斜視図である。FIG. 13 is a schematic perspective view showing a multilayer inductor incorporated in the ceramic multilayer substrate of FIG.
【図１４】従来の受動素子を内蔵化したセラミックス多
層基板を示す断面図である。FIG. 14 is a cross-sectional view showing a conventional ceramic multilayer substrate having a built-in passive element.
【図１５】図１４のセラミックス多層基板に内蔵された
コンデンサを説明するための断面図である。FIG. 15 is a cross-sectional view illustrating a capacitor incorporated in the ceramic multilayer substrate of FIG.
【図１６】従来のセラミックス多層基板に内蔵された角
形のスパイラル形状のインダクタを示す平面図である。FIG. 16 is a plan view showing a square spiral inductor built in a conventional ceramic multilayer substrate.
【図１７】従来の比較的小容量のコンデンサを内蔵化し
たセラミックス多層基板を示す概略断面図である。FIG. 17 is a schematic sectional view showing a conventional ceramic multilayer substrate having a built-in capacitor having a relatively small capacity.
【図１８】従来のチップ型の積層コンデンサの製造方法
を説明するための工程図（その１）であって、誘電体層
となる複数枚の誘電体基板を示す斜視図である。FIG. 18 is a process diagram (1) for explaining a method of manufacturing a conventional chip-type multilayer capacitor, and is a perspective view showing a plurality of dielectric substrates to be dielectric layers.
【図１９】従来のチップ型の積層コンデンサの製造方法
を説明するための工程図（その２）であって、複数枚の
誘電体基板に内部電極が形成された状態を示す斜視図で
ある。FIG. 19 is a process view (part 2) for explaining the conventional method of manufacturing a chip-type multilayer capacitor, and is a perspective view showing a state where internal electrodes are formed on a plurality of dielectric substrates.
【図２０】従来のチップ型の積層コンデンサの製造方法
を説明するための工程図（その３）であって、完成した
チップ型の積層コンデンサを示す断面図である。FIG. 20 is a process diagram (part 3) for explaining a conventional method of manufacturing a chip-type multilayer capacitor, and is a cross-sectional view showing a completed chip-type multilayer capacitor.
【図２１】従来のチップ型の積層インダクタの製造方法
を説明するための工程図（その１）であって、誘電体層
となる複数枚の誘電体基板を示す斜視図である。FIG. 21 is a process view (1) for explaining a method of manufacturing a conventional chip-type laminated inductor, and is a perspective view showing a plurality of dielectric substrates serving as dielectric layers.
【図２２】従来のチップ型の積層インダクタの製造方法
を説明するための工程図（その２）であって、複数枚の
誘電体基板に内部導体層が形成された状態を示す斜視図
である。FIG. 22 is a process diagram (part 2) for explaining the conventional method of manufacturing a chip-type laminated inductor, and is a perspective view showing a state where an internal conductor layer is formed on a plurality of dielectric substrates. .
【図２３】従来のチップ型の積層インダクタの製造方法
を説明するための工程図（その３）であって、完成した
チップ型の積層インダクタを示す斜視図である。FIG. 23 is a process view (part 3) for explaining a conventional method of manufacturing a chip-type multilayer inductor, and is a perspective view showing a completed chip-type multilayer inductor.
Ｌ１、Ｌ２、…、Ｌ４；Ｌ５、Ｌ６：セラミックス層、
Ｂ；Ｂ１、Ｂ２：セラミックス層部、Ｍ１、Ｍ２、…、
Ｍ５；Ｍ６、Ｍ７；Ｍ８；Ｍ９、Ｍ１０、Ｍ１１；Ｍ１
２、Ｍ１３：配線導体層、１１；１６ａ、１６ｂ、１
７；２１；２２；２７；２８ａ、２８ｂ：スルーホー
ル、１２：積層型コンデンサ、１３、２４：受動素子基
板、１４、２５：誘電体層、１５ａ、１５ｂ：内部電
極、１８：絶縁性接合材、１９：導電性接合材、２０：
ビルドアップ層、２３：積層型インダクタ、２６：内部
導体層。L1, L2, ..., L4; L5, L6: ceramic layer,
B; B1, B2: ceramic layer portion, M1, M2,...
M5; M6, M7; M8; M9, M10, M11; M1
2, M13: wiring conductor layer, 11; 16a, 16b, 1
7; 21; 22; 27; 28a, 28b: through hole, 12: multilayer capacitor, 13, 24: passive element substrate, 14, 25: dielectric layer, 15a, 15b: internal electrode, 18: insulating bonding material , 19: conductive bonding material, 20:
Build-up layer, 23: laminated inductor, 26: internal conductor layer.
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１１年２月１５日（１９９９．２．１
５）[Submission date] February 15, 1999 (1999.2.1
5)
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００８[Correction target item name] 0008
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００８】なお、これらの抵抗素子Ｒ２１、Ｒ２２
は、詳細な図示は省略するが、相対する２つの電極と、
これら２つの電極に接続する抵抗体層とから構成されて
いる。また、コンデンサＣ２２は、図１５（ｂ）に示さ
れるように、セラミックス層Ｌ２３上に形成された下部
電極４５と、この下部電極４５上にバリアメタル層４６
を介して形成された誘電体層４７と、この誘電体層４７
上にバリアメタル層を介して形成された上部電極（図１
５においては、バリアメタル層及び上部電極を合わせて
図示する）４８とから構成されている。また、コンデン
サＣ２１も、基本的にコンデンサＣ２２と同様の構成で
ある。The resistance elements R21, R22
Is not shown in detail, but has two opposing electrodes,
And a resistor layer connected to these two electrodes. Further, as shown in FIG. 15B, the capacitor C22 includes a lower electrode 45 formed on the ceramic layer L23 and a barrier metal layer 46 on the lower electrode 45.
And a dielectric layer 47 formed through the
An upper electrode (see FIG. 1) formed thereon via a barrier metal layer
5, the barrier metal layer and the upper electrode are shown together) 48. The capacitor C21 has basically the same configuration as the capacitor C22.
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３５[Correction target item name] 0035
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００３５】また、セラミックス層Ｌ３１、Ｌ３２、
…、Ｌ３４のうち、最上層のセラミックス層Ｌ３１上
面、セラミックス層Ｌ３１とセラミックス層Ｌ３２との
間、セラミックス層Ｌ３３とセラミックス層Ｌ３４との
間、及びセラミックス層Ｌ３４下面に、それぞれ配線導
体層Ｍ３１、Ｍ３２、…、Ｍ３４が形成されている。The ceramic layers L31, L32,
, L34, the wiring conductor layers M31 and M32 are respectively provided on the upper surface of the uppermost ceramic layer L31, between the ceramic layers L31 and L32, between the ceramic layers L33 and L34, and on the lower surface of the ceramic layer L34. ,..., M34 are formed.
【手続補正３】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３７[Correction target item name] 0037
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００３７】更に、各セラミックス層Ｌ３１、Ｌ３２、
…、Ｌ３４には、それぞれ配線導体層Ｍ３１、Ｍ３２、
…、Ｍ３４及びコンデンサ用電極Ｍ３５ａ、Ｍ３５ｂ、
Ｍ３６ａ、Ｍ３６ｂに接続するスルーホール５１が形成
されている。Further, each of the ceramic layers L31, L32,
, L34 include wiring conductor layers M31, M32,
, M34 and capacitor electrodes M35a, M35b,
A through-hole 51 connected to M36a and M36b is formed.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３９[Correction target item name] 0039
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００３９】また、配線導体層Ｍ３１、Ｍ３２、…、Ｍ
３４、コンデンサ用電極Ｍ３５ａ、Ｍ３５ｂ、３６ａ、
Ｍ３６ｂ、スルーホール５１は、上記図１４のセラミッ
クス多層基板の配線導体層Ｍ２１、Ｍ２２、…、Ｍ２５
及びスルーホール４３と同様に、例えばＣｕ、Ａｇ、Ａ
ｇ−Ｐｔ、Ａｇ−Ｐｄ、Ｗ、Ｍｏ等の単体又は混合体を
材料とする。The wiring conductor layers M31, M32,.
34 , capacitor electrodes M35a, M35b, 36a,
M36b and the through-hole 51 are the wiring conductor layers M21, M22,..., M25 of the ceramic multilayer substrate of FIG.
And through holes 43, for example, Cu, Ag, A
The material is a simple substance or a mixture of g-Pt, Ag-Pd, W, and Mo.
【手続補正５】[Procedure amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００４２[Correction target item name] 0042
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００４２】手順−２ この混練体を延ばし、厚さ１０μｍ〜２５０μｍ程度の
４枚の薄膜と厚さ１０μｍ〜１００μｍ程度の１枚の薄
膜とを成膜する。そして、これらの薄膜を縦横寸法５０
ｍｍ〜２００ｍｍ程度に切断し、複数枚の薄板、即ちグ
リーンシートを形成する。Procedure-2 The kneaded body is extended to form four thin films having a thickness of about 10 μm to 250 μm and one thin film having a thickness of about 10 μm to 100 μm. Then, these thin films are vertically and horizontally dimensioned by 50.
The sheet is cut to about mm to 200 mm to form a plurality of thin plates, that is, green sheets.
【手続補正６】[Procedure amendment 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００４４[Correction target item name] 0044
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００４４】スルーホール５１を形成した４枚のグリー
ンシートの上面、場合によっては上面及び下面に、導体
印刷を行い、スルーホール５１の受けランド、配線パタ
ーン、部品ランド等の配線導体層Ｍ３１、Ｍ３２、…、
Ｍ３４、及びコンデンサ用電極Ｍ３５ａ、Ｍ３５ｂ、Ｍ
３６ａ、Ｍ３６ｂを形成する。このときの配線導体層Ｍ
３１、Ｍ３２、…、Ｍ３４及びコンデンサ用電極Ｍ３５
ａ、Ｍ３５ｂ、Ｍ３６ａ、Ｍ３６ｂの材料としては、ス
ルーホール５１の形成に使用した導体と同系統のものを
用いる。Conductor printing is performed on the upper surface, and in some cases, the upper and lower surfaces of the four green sheets on which the through holes 51 are formed, and wiring conductor layers M31 and M32 such as receiving lands, wiring patterns, and component lands of the through holes 51. ,…,
M34 and capacitor electrodes M35a, M35b, M
36a and M36b are formed. The wiring conductor layer M at this time
31, M32,..., M34 and electrode M35 for capacitor
As the material of a, M35b, M36a , and M36b , the same material as the conductor used to form the through hole 51 is used.
【手続補正７】[Procedure amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００４５[Correction target item name] 0045
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００４５】上面に配線導体層Ｍ３１を形成したグリー
ンシート、上面及び下面に配線導体層Ｍ３２及びコンデ
ンサ用電極Ｍ３５ａ、３５ｂを形成したグリーンシー
ト、厚さ１０μｍ〜１００μｍ程度のグリーンシート、
上面及び下面にコンデンサ用電極Ｍ３６ａ、３６ｂ及び
配線導体層Ｍ３３を形成したグリーンシート、並びに下
面に配線導体層Ｍ３４を形成したグリーンシートの位置
合わせを行う。こうして、厚さ１０μｍ〜１００μｍ程
度のグリーンシートを間にしてコンデンサ用電極Ｍ３５
ａとコンデンサ用電極Ｍ３６ａとが対向し、コンデンサ
用電極Ｍ３５ｂとコンデンサ用電極Ｍ３６ｂとが対向す
るようにした後、順次積み上げる。そして、積層プレス
を行い、各グリーンシート間にエアー等が残存しないよ
うにする。A green sheet having a wiring conductor layer M31 formed on the upper surface, a green sheet having a wiring conductor layer M32 and capacitor electrodes M35a and 35b formed on the upper and lower surfaces, a green sheet having a thickness of about 10 μm to 100 μm,
The green sheet having the capacitor electrodes M36a and 36b and the wiring conductor layer M33 formed on the upper and lower surfaces and the green sheet having the wiring conductor layer M34 formed on the lower surface are aligned. In this manner, the capacitor electrode M35 is sandwiched between green sheets having a thickness of about 10 μm to 100 μm.
a and the capacitor electrode M36a face each other, and the capacitor electrode M35b and the capacitor electrode M36b face each other . Then, a lamination press is performed so that air or the like does not remain between the green sheets.
【手続補正８】[Procedure amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００４９[Correction target item name] 0049
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００４９】以上、セラミックス多層基板の軽薄短小化
を図るため、その表層部や内層部に受動素子を形成する
場合について説明してきたが、こうしたセラミックス多
層基板の多層化と受動素子の内蔵化とは別に、セラミッ
クス多層基板に実装するチップ形状の積層型受動素子を
小型化することにより、近年の電子機器の小型軽量化に
対応する動きもあった。このことは、チップ形状の積層
型受動素子が市場に導入されて以来のチップサイズの目
ざましい小型化の進展に現れている。即ち、チップ形状
の積層型受動素子のチップサイズは、Ｌ３．２ｍｍ×Ｗ
１．６ｍｍからＬ２．１ｍｍ×Ｗ１．２５ｍｍ、Ｌ１．
６ｍｍ×Ｗ０．８ｍｍ、Ｌ１．０ｍｍ×Ｗ０．５ｍｍ、
Ｌ０．６ｍｍ×Ｗ０．３ｍｍへと変化してきた。The case where passive elements are formed on the surface layer or inner layer of the ceramic multilayer substrate has been described above in order to reduce the size and weight of the ceramic multilayer substrate. Separately, there has been a move to reduce the size and weight of electronic devices in recent years by reducing the size of chip-shaped stacked passive elements mounted on a ceramic multilayer substrate. This is due to the remarkable progress of miniaturization of the chip size since the introduction of the chip-shaped stacked passive element to the market. That is, the chip size of the chip-shaped stacked passive element is L3.2 mm × W.
1.6 mm to L2.1 mm × W 1.25 mm, L1.
6mm × W0.8mm, L1.0mm × W0.5mm,
It has been changed to L0.6 mm × W0.3 mm.
【手続補正９】[Procedure amendment 9]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００５７[Correction target item name] 0057
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００５７】現在使用されているチップ形状の積層型コ
ンデンサは、そのチップサイズが、Ｌ３．２ｍｍ×Ｗ
１．６ｍｍ、Ｌ２．１ｍｍ×Ｗ１．２５ｍｍ、Ｌ１．６
ｍｍ×Ｗ０．８ｍｍ、Ｌ１．０ｍｍ×Ｗ０．５ｍｍ、Ｌ
０．６ｍｍ×Ｗ０．３ｍｍなどのタイプに分かれて供給
されている。そして、そのチップ形状の積層型コンデン
サの厚みは、チップサイズＬ１．０ｍｍ×Ｗ０．５ｍｍ
において、耐電圧１６Ｖ、容量１０００００ｐＦのＢ特
性又はＦ特性の場合に、０．５ｍｍ程度とが実現されて
おり、今後は更に小型の積層型コンデンサが供給されて
くるものと予測されている。The currently used chip-shaped multilayer capacitor has a chip size of L3.2 mm × W.
1.6 mm, L2.1 mm × W 1.25 mm, L1.6
mm × W0.8mm, L1.0mm × W0.5mm, L
They are supplied separately in types such as 0.6 mm × W0.3 mm. The chip-shaped multilayer capacitor has a chip size of L1.0 mm × W0.5 mm.
In the case of the B characteristic or the F characteristic having a withstand voltage of 16 V and a capacitance of 100,000 pF, about 0.5 mm has been realized, and it is expected that a further smaller multilayer capacitor will be supplied in the future.
【手続補正１０】[Procedure amendment 10]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０１１１[Correction target item name] 0111
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０１１１】また、このセラミックス多層部Ｂの最上層
のセラミックス層Ｌ１上には、複数個の積層型コンデン
サ１２を内蔵している受動素子基板１３が形成されてい
る。そして、これらの積層型コンデンサ１２は、図２及
び図３に示されるように、例えば厚さ数μｍ〜２０μｍ
程度の非常に薄い板状の誘電体層１４を介して、形成領
域がずれている２種類の内部電極１５ａ、１５ｂが交互
に積層してなるものである。なお、ここでは、１０層に
積層した場合を図示しているが、実際には、要求される
静電容量Ｃに応じて、数十層にも積層される。On the uppermost ceramic layer L1 of the ceramic multilayer portion B, a passive element substrate 13 containing a plurality of multilayer capacitors 12 is formed. As shown in FIGS. 2 and 3, these multilayer capacitors 12 have a thickness of several μm to 20 μm, for example.
The degree of through a very thin plate-like dielectric layer 14, formed territory
Two types of internal electrodes 15a and 15b having different areas are alternately stacked. Here, the case where the layers are stacked in ten layers is shown, but actually, several tens of layers are stacked according to the required capacitance C.
【手続補正１１】[Procedure amendment 11]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０１２２[Correction target item name] 0122
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０１２２】先ず、図１のセラミックス多層基板を構成
するセラミックス多層部Ｂの形成を行う。即ち、図４
（ｂ）に示されるように、従来と同様の方法を用いて、
例えば厚さ５０μｍ〜２５０μｍ程度、縦横寸法５０ｍ
ｍ〜２００ｍｍ程度のＡ１Ｎ、高純度アルミナ、ガラス
セラミック、又はジルコニア等のセラミックス系材料か
らなる４枚のグリーンシートを形成する。First, a ceramic multilayer part B constituting the ceramic multilayer substrate of FIG. 1 is formed. That is, FIG.
As shown in (b), using a method similar to the conventional method,
For example, a thickness of about 50 μm to 250 μm and a length and width of 50 m
Four green sheets made of a ceramic material such as A1N, high-purity alumina, glass ceramic, or zirconia of about m to 200 mm are formed.
【手続補正１２】[Procedure amendment 12]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０１５４[Correction target item name] 0154
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０１５４】先ず、上記第１の実施形態の図４（ｂ）に
示される場合と同様にして、図８のセラミックス多層基
板を構成するセラミックス多層部Ｂ１の形成を行う。即
ち、図９（ｃ）に示されるように、例えばＡ１Ｎ、高純
度アルミナ、ガラスセラミック、又はジルコニア等のセ
ラミック系材料からなる４枚のグリーンシートに複数の
スルーホール用の穴を明けて、これらスルーホール用の
穴に例えばＣｕ、Ａｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ、Ｗ、
Ｍｏ等の単体又は混合体からなる導体を埋め込んでスル
ーホール１１を形成し、更にこれら４枚のグリーンシー
トの上面又は上面及び下面にスルーホール１１の受けラ
ンド、配線パターン、部品ランド等の配線導体層Ｍ１、
Ｍ２、…、Ｍ５をそれぞれ形成する。続いて、これら４
枚のグリーンシートを位置合わせした上で順次積み上げ
て積層プレスを行い、所望の大きさに切断し、更に加熱
し、場合によっては加圧して、グリーンシート内に存在
するバインダーを除去した後、焼成を行い、４枚の積層
されたグリーンシートを４層のセラミックス層Ｌ１、Ｌ
２、…、Ｌ４とする。こうして、これら４層のセラミッ
クス層Ｌ１、Ｌ２、…、Ｌ４が順に積層されたセラミッ
クス多層部Ｂ１を形成する。First, as in the case shown in FIG. 4B of the first embodiment, a ceramic multilayer portion B1 constituting the ceramic multilayer substrate of FIG. 8 is formed. That is, as shown in FIG. 9C, a plurality of through-holes are formed in four green sheets made of a ceramic material such as A1N, high-purity alumina, glass ceramic, or zirconia. For example, Cu, Ag, Ag-Pt, Ag-Pd, W,
A through hole 11 is formed by embedding a conductor made of a simple substance or a mixture of Mo or the like, and furthermore, these four green sheets are formed.
Wiring conductor layers M1, such as receiving lands, wiring patterns, and component lands of the through holes 11, on the upper surface or the upper and lower surfaces of the
M2,..., M5 are respectively formed. Then, these 4
After aligning the green sheets and stacking them sequentially, a laminating press is performed, cut to a desired size, further heated, and optionally pressed to remove the binder present in the green sheets, and then fired. And the four laminated green sheets are combined into four ceramic layers L1 and L
2, ..., L4. Thus, a ceramic multilayer portion B1 in which these four ceramic layers L1, L2,..., L4 are sequentially laminated is formed.
【手続補正１３】[Procedure amendment 13]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０１６８[Correction target item name] 0168
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０１６８】また、受動素子基板２４には、積層型イン
ダクタ２３の外部電極として機能する２種類のスルーホ
ール２８ａ、２８ｂが設けられ、その一方のスルーホー
ル２８ａは立体的に角型のスパイラル構造をなしている
内部導体層２６の最上部側の端部に接続され、他方のス
ルーホール２８ｂはその内部導体層２６の最下部側の端
部に接続されている。また、こうした積層型インダクタ
２３を内蔵している受動素子基板２４の上面及び下面に
は、それぞれ積層型インダクタ２３のスルーホール２８
ａ、２８ｂに接続する配線導体層Ｍ１２、Ｍ１３が形成
されている。The passive element substrate 24 is provided with two types of through holes 28a and 28b functioning as external electrodes of the multilayer inductor 23. One of the through holes 28a has a three-dimensional square spiral structure. The through hole 28b is connected to the lowermost end of the internal conductor layer 26. The other through hole 28b is connected to the uppermost end of the internal conductor layer 26. Further, on the upper and lower surfaces of the passive element substrate 24 in which the multilayer inductor 23 is built, through holes 28 of the multilayer inductor 23 are provided, respectively.
Wiring conductor layers M12 and M13 connected to a and 28b are formed.
【手続補正１４】[Procedure amendment 14]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０１６９[Correction target item name]
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０１６９】また、セラミックス多層部Ｂ及び受動素子
基板２４は、絶縁性接合材１８及び導電性接合材１９に
よって機械的及び電気的に接合されている。即ち、セラ
ミックス多層部Ｂの最上層のセラミックス層Ｌ１と受動
素子基板２４との間には、絶縁性接合材１８及び導電性
接合材１９が所定の位置に配置されて介在している。そ
して、セラミックス多層部Ｂのセラミックス層Ｌ１と受
動素子基板２４とが絶縁性接合材１８によって機械的に
接合されていると共に、セラミックス層Ｌ１上面の配線
導体層Ｍ１と受動素子基板２４下面のＭ１３とが導電性
接合材１９によって電気的に接合されている。The ceramic multilayer portion B and the passive element substrate 24 are mechanically and electrically joined by an insulating joining material 18 and a conductive joining material 19. That is, the insulating bonding material 18 and the conductive bonding material 19 are arranged and interposed between the uppermost ceramic layer L1 of the ceramic multilayer portion B and the passive element substrate 24 at predetermined positions. The ceramic layer L1 of the ceramic multilayer portion B and the passive element substrate 24 are mechanically joined by the insulating joining material 18, and the wiring conductor layer M1 on the upper surface of the ceramic layer L1 and M13 on the lower surface of the passive element substrate 24 are connected to each other. Are electrically connected by the conductive bonding material 19.
【手続補正１５】[Procedure amendment 15]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０１７６[Correction target item name] 0176
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０１７６】先ず、上記第１の実施形態の図４（ｂ）に
示される場合と全く同様の工程により、図１２のセラミ
ックス多層基板を構成するセラミックス多層部Ｂの形成
を行う。即ち、例えばＡ１Ｎ、高純度アルミナ、ガラス
セラミック、又はジルコニア等のセラミック系材料から
なる４枚のグリーンシートに複数のスルーホール用の穴
を明け、これらスルーホール用の穴に例えばＣｕ、Ａ
ｇ、Ａｇ−Ｐｔ、Ａｇ−Ｐｄ、Ｗ、Ｍｏ等の単体又は混
合体からなる導体を埋め込んでスルーホール１１を形成
し、更にこれら４枚のグリーンシートグリーンシートの
上面又は上面及び下面にスルーホール１１の受けラン
ド、配線パターン、部品ランド等の配線導体層Ｍ１、Ｍ
２、…、Ｍ５をそれぞれ形成する。続いて、これら４枚
のグリーンシートを位置合わせした上で順次積み上げて
積層プレスを行い、所望の大きさに切断し、更に加熱
し、場合によっては加圧して、グリーンシート内に存在
するバインダーを除去した後、焼成を行い、４枚の積層
されたグリーンシートを４層のセラミックス層Ｌ１、Ｌ
２、…、Ｌ４とする。こうして、４層のセラミックス層
Ｌ１、Ｌ２、…、Ｌ４が順に積層されたセラミックス多
層部Ｂを形成する。First, the ceramic multilayer portion B constituting the ceramic multilayer substrate of FIG. 12 is formed by exactly the same steps as those shown in FIG. 4B of the first embodiment. That is, for example, from a ceramic material such as A1N, high-purity alumina, glass ceramic, or zirconia
A plurality of holes for through holes are formed in four green sheets, and Cu, A, and the like are formed in the holes for through holes.
g, Ag-Pt, Ag-Pd, W, Mo, or the like, a conductor made of a simple substance or a mixture thereof is embedded to form a through hole 11, and further, through holes are formed on the upper surface, upper surface, and lower surface of these four green sheets. 11 wiring conductor layers M1, M such as receiving lands, wiring patterns, component lands, etc.
2,..., M5 are respectively formed. Subsequently, after aligning these four green sheets, they are successively stacked and subjected to a laminating press, cut to a desired size, further heated, and optionally pressed to remove the binder present in the green sheets. After removal, baking is performed, and the four stacked green sheets are separated into four ceramic layers L1, L
2, ..., L4. Thus, a ceramic multilayer portion B in which the four ceramic layers L1, L2,..., L4 are sequentially laminated is formed.
【手続補正１６】[Procedure amendment 16]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０１８４[Correction target item name] 0184
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０１８４】続いて、セラミックス多層部Ｂと受動素子
基板２４とを所定の位置に揃えて積層し、絶縁性接合材
１８及び導電性接合材１９を加熱溶融すると共に、導電
性ペーストからなる導電性接合材１９を導電化させる。
こうして、セラミックス多層部Ｂの最上層のセラミック
ス層Ｌ１と受動素子基板２４とを両者の間に介在させた
絶縁性接合材１８によって機械的に接合すると共に、セ
ラミックス層Ｌ１上面の配線導体層Ｍ１と受動素子基板
２４下面の配線導体層Ｍ１３とを両者の間に介在させた
導電性接合材１９によって電気的に接合する。また、同
時に加圧して、その機械的及び電気的な接合を均一かつ
強固なものにする。Subsequently, the ceramic multilayer portion B and the passive element substrate 24 are aligned and laminated at predetermined positions, the insulating bonding material 18 and the conductive bonding material 19 are heated and melted, and the conductive bonding material made of conductive paste is formed. The bonding material 19 is made conductive.
In this manner, the uppermost ceramic layer L1 of the ceramic multilayer portion B and the passive element substrate 24 are mechanically joined by the insulating joining material 18 interposed therebetween, and the uppermost ceramic layer L1 is connected to the wiring conductor layer M1 on the upper surface of the ceramic layer L1. The wiring conductor layer M13 on the lower surface of the passive element substrate 24 is electrically connected with the conductive bonding material 19 interposed therebetween. At the same time, pressure is applied to make the mechanical and electrical joints uniform and strong.
【手続補正１７】[Procedure amendment 17]
【補正対象書類名】図面[Document name to be amended] Drawing
【補正対象項目名】図１２[Correction target item name] FIG.
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図１２】 FIG.
【手続補正１８】[Procedure amendment 18]
【補正対象書類名】図面[Document name to be amended] Drawing
【補正対象項目名】図１５[Correction target item name] FIG.
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図１５】 FIG.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E346 AA04 AA13 AA15 AA27 AA43 BB02 BB03 BB04 BB06 BB16 BB20 CC08 CC17 CC18 CC19 CC21 CC31 CC41 CC42 DD02 DD03 DD15 DD22 DD32 DD33 DD34 EE24 EE31 EE33 EE34 FF04 FF18 FF36 FF41 FF45 GG03 GG06 GG08 GG09 GG10 GG15 GG17 GG19 GG28 HH21 HH22 ──────────────────────────────────────────────────続 き Continued from the front page F term (reference) GG08 GG09 GG10 GG15 GG17 GG19 GG28 HH21 HH22
Claims (10)
って、 スルーホール及び配線導体を形成した単一層又は複数層
のセラミックス層からなるセラミックス層部と、 前記セラミックス層部に隣接して配置され、複数の導体
層がそれぞれ誘電体層を介して積層されていると共に前
記複数の導体層の端部がスルーホールに接続されている
積層型受動素子を内蔵する受動素子基板と、 前記セラミックス層部及び前記受動素子基板を機械的に
接合する絶縁性接合材と、 前記セラミックス層部及び前記受動素子基板を電気的に
接合する導電性接合材と、 を有することを特徴とする多層基板。1. A multilayer substrate having a multilayer passive element, comprising: a ceramic layer portion including a single layer or a plurality of ceramic layers formed with through holes and wiring conductors; and a ceramic layer portion disposed adjacent to the ceramic layer portion. A passive element substrate having a built-in multilayer passive element in which a plurality of conductor layers are respectively laminated via a dielectric layer and ends of the plurality of conductor layers are connected to through holes; and the ceramic layer A multilayer substrate, comprising: an insulating bonding material that mechanically bonds a portion and the passive element substrate; and a conductive bonding material that electrically connects the ceramic layer portion and the passive element substrate.
ることを特徴とする多層基板。2. The multilayer substrate according to claim 1, wherein a build-up layer is formed on the passive element substrate.
って、 スルーホール及び配線導体を形成した単一層又は複数層
のセラミックス層からなる複数個のセラミックス層部
と、 前記複数個のセラミックス層部の間に介在して配置さ
れ、複数の導体層がそれぞれ誘電体層を介して積層され
ていると共に前記複数の導体層の端部がスルーホールに
接続されている積層型受動素子を内蔵する受動素子基板
と、 前記複数個のセラミックス層部及び前記受動素子基板を
機械的に接合する絶縁性接合材と、 前記複数個のセラミックス層部及び前記受動素子基板を
電気的に接合する導電性接合材と、 を有することを特徴とする多層基板。3. A multilayer substrate having a multilayer passive element, comprising: a plurality of ceramic layers comprising a single layer or a plurality of ceramic layers formed with through holes and wiring conductors; A plurality of conductor layers, each of which is laminated via a dielectric layer, and an end portion of each of the plurality of conductor layers is connected to a through-hole and includes a built-in passive element. A passive element substrate; an insulating bonding material for mechanically bonding the plurality of ceramic layers and the passive element substrate; and a conductive bonding for electrically bonding the plurality of ceramic layers and the passive element substrate. A multilayer substrate comprising: a material;
て、 前記受動素子基板に、同一種類の複数個の積層型受動素
子が内蔵されていることを特徴とする多層基板。4. The multilayer substrate according to claim 1, wherein a plurality of the same type of stacked passive elements are built in the passive element substrate.
て、 前記受動素子基板に、異なる種類の複数個の積層型受動
素子が内蔵されていることを特徴とする多層基板。5. The multilayer substrate according to claim 1, wherein a plurality of different types of stacked passive elements are built in the passive element substrate.
て、 前記受動素子基板に、電源、グランド、又は信号線が混
在して形成されていることを特徴とする多層基板。6. The multilayer substrate according to claim 1, wherein a power supply, a ground, or a signal line is mixedly formed on the passive element substrate.
て、 前記セラミックス層が、アルミナ、ガラスセラミック、
窒化アルミニウム、窒化珪素、若しくはジルコニウム、
又はこれらの混合体を材料とするグリーンシートを焼成
して形成したものであることを特徴とする多層基板。7. The multilayer substrate according to claim 1, wherein the ceramic layer is made of alumina, glass ceramic,
Aluminum nitride, silicon nitride, or zirconium,
Or a multilayer substrate formed by firing a green sheet made of a mixture thereof.
て、 前記積層型受動素子を構成する前記誘電体層の材料とし
て、セラミックス系材料、ガラス材、マイカ材、フェラ
イト材、又は有機材料が用いられていることを特徴とす
る多層基板。8. The multilayer substrate according to claim 1, wherein a material of the dielectric layer forming the multilayer passive element is a ceramic material, a glass material, a mica material, a ferrite material, or an organic material. A multilayer substrate characterized by being used.
て、 前記絶縁性接合材として、低温融点ガラス、ポリイミ
ド、エポキシ樹脂、又はアルミナ、ガラスセラミック、
窒化アルミニウム、窒化珪素、若しくはジルコニウム、
若しくはこれらの混合体が用いられていることを特徴と
する多層基板。9. The multilayer substrate according to claim 1, wherein the insulating bonding material is a low-melting glass, polyimide, epoxy resin, alumina, glass ceramic, or the like.
Aluminum nitride, silicon nitride, or zirconium,
Or a multilayer substrate characterized by using a mixture thereof.
いて、 前記導電性接合材として、銅、銀、銀と白金と
の合金、銀とパラジウムとの合金、モリブデン、若しく
はタングステン、又はこれらの混合体が用いられている
ことを特徴とする多層基板。10. The multilayer substrate according to claim 1, wherein the conductive bonding material is copper, silver, an alloy of silver and platinum, an alloy of silver and palladium, molybdenum, or tungsten, or any of these. A multilayer substrate characterized by using a mixture.
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|---|---|---|---|
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| JP10320623A Pending JP2000151104A (en) | 1998-11-11 | 1998-11-11 | Multilayer board |
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| Country | Link |
|---|---|
| JP (1) | JP2000151104A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111219A (en) * | 2000-09-27 | 2002-04-12 | Kyocera Corp | Wiring board incorporating electric element and its manufacturing method |
| JP2009158690A (en) * | 2007-12-26 | 2009-07-16 | Ngk Spark Plug Co Ltd | Via array type multilayer ceramic capacitor, manufacturing method thereof, and capacitor built-in interconnection substrate |
| US7750247B2 (en) | 2004-10-29 | 2010-07-06 | Murata Manufacturing Co., Ltd. | Multilayer substrate with built-in-chip-type electronic component and method for manufacturing the same |
| KR101077313B1 (en) | 2009-06-12 | 2011-10-27 | 삼성전기주식회사 | A printed circuit board comprising embeded electronic component within and a method for manufacturing the same |
| US8802998B2 (en) | 2007-09-10 | 2014-08-12 | Murata Manufacturing Co., Ltd. | Ceramic multilayer substrate and method for producing the same |
| CN112420686A (en) * | 2019-12-12 | 2021-02-26 | 友达光电股份有限公司 | Chip device |
-
1998
- 1998-11-11 JP JP10320623A patent/JP2000151104A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111219A (en) * | 2000-09-27 | 2002-04-12 | Kyocera Corp | Wiring board incorporating electric element and its manufacturing method |
| JP4610067B2 (en) * | 2000-09-27 | 2011-01-12 | 京セラ株式会社 | Manufacturing method of wiring board with built-in electric element |
| US7750247B2 (en) | 2004-10-29 | 2010-07-06 | Murata Manufacturing Co., Ltd. | Multilayer substrate with built-in-chip-type electronic component and method for manufacturing the same |
| US8802998B2 (en) | 2007-09-10 | 2014-08-12 | Murata Manufacturing Co., Ltd. | Ceramic multilayer substrate and method for producing the same |
| JP2009158690A (en) * | 2007-12-26 | 2009-07-16 | Ngk Spark Plug Co Ltd | Via array type multilayer ceramic capacitor, manufacturing method thereof, and capacitor built-in interconnection substrate |
| KR101077313B1 (en) | 2009-06-12 | 2011-10-27 | 삼성전기주식회사 | A printed circuit board comprising embeded electronic component within and a method for manufacturing the same |
| CN112420686A (en) * | 2019-12-12 | 2021-02-26 | 友达光电股份有限公司 | Chip device |
| CN112420686B (en) * | 2019-12-12 | 2024-04-05 | 友达光电股份有限公司 | Chip device |
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