JP2000150856A - Solid-state imaging device - Google Patents
Solid-state imaging deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、固体撮像素子に関
し、特にウェル上に光電変換部、リードアウトゲート部
および電荷転送部を形成してなるＣＣＤ(Charge Couple
d Device) 型の固体撮像素子（以下、ＣＣＤ撮像素子と
称す）に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state imaging device, and more particularly to a CCD (Charge Coupler) having a photoelectric conversion unit, a readout gate unit and a charge transfer unit formed on a well.
d Device) type solid-state imaging device (hereinafter referred to as a CCD imaging device).
【０００２】[0002]
【従来の技術】ＣＣＤ撮像素子における雑音成分の一つ
として、入射光量に無関係に発生する暗電流がある。こ
の暗電流の発生の要因としては、シリコン基板からの
拡散電流、シリコン表面の空乏層からの電流、界面
の表面準位からの発生電流などが挙げられる。2. Description of the Related Art As one of noise components in a CCD image pickup device, there is a dark current generated regardless of the amount of incident light. Causes of the generation of the dark current include a diffusion current from the silicon substrate, a current from a depletion layer on the silicon surface, and a current generated from a surface level at the interface.
【０００３】これらの発生要因のうち、の界面の表面
準位からの発生電流に起因する暗電流を低減するため
に、従来は、光電変換部や電荷転送部が形成されたＰウ
ェルの電位（グランドレベル）に対して、垂直電荷転送
部や水平電荷転送部のゲート電極（転送電極）に印加す
る転送クロックをマイナス側に振るようにしていた。In order to reduce the dark current caused by the current generated from the surface state of the interface, the potential of the P well in which the photoelectric conversion unit and the charge transfer unit are formed has been conventionally known. The transfer clock applied to the gate electrode (transfer electrode) of the vertical charge transfer section or the horizontal charge transfer section is shifted to the minus side with respect to (ground level).
【０００４】このように、グランドレベルであるＰウェ
ルの電位に対して、電荷転送部のゲート電極の電位をマ
イナス側に振ることにより、ゲート界面の不純物準位に
よって発生する暗電流を低減することができるのであ
る。As described above, the potential of the gate electrode of the charge transfer section is shifted to the minus side with respect to the potential of the P well which is the ground level, thereby reducing the dark current generated by the impurity level at the gate interface. You can do it.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上述し
たように、グランドレベルであるＰウェルの電位に対し
て、ゲート電位をマイナス側に振る構成を採った場合に
は、負の電源を設ける必要があるため、その分だけシス
テム全体のコストが上昇することになる。However, as described above, in the case where the gate potential is shifted to the minus side with respect to the potential of the P well which is the ground level, it is necessary to provide a negative power supply. As a result, the cost of the entire system increases accordingly.
【０００６】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、負の電源を必要とす
ることなく、ゲート界面の不純物準位により発生する暗
電流の低減を可能とした固体撮像素子を提供することに
ある。The present invention has been made in view of the above-mentioned problems, and has as its object to reduce the dark current generated by the impurity level at the gate interface without requiring a negative power supply. To provide a solid-state imaging device.
【０００７】[0007]
【課題を解決するための手段】本発明による固体撮像素
子は、ウェル上に光電変換部、リードアウトゲート部お
よび電荷転送部を形成してなる固体撮像素子であって、
ウェルの電位を所定の正電位に設定した構成となってい
る。A solid-state imaging device according to the present invention is a solid-state imaging device having a photoelectric conversion section, a lead-out gate section, and a charge transfer section formed on a well,
The configuration is such that the potential of the well is set to a predetermined positive potential.
【０００８】上記構成の固体撮像素子において、ウェル
が正電位に設定されていることで、リードアウトゲート
部や電荷転送部のゲート電極にはこの正電位を基準とし
て、マイナス側に振幅を持つクロックを印加するように
すれば良い。これにより、印加するクロックが負の電位
でなくても、ウェルの電位に対して、ゲート電位をマイ
ナス側に振ることになるため、ゲート界面の不純物準位
によって発生する暗電流を低減できることになる。In the solid-state imaging device having the above-described structure, since the well is set to a positive potential, a clock having an amplitude on the negative side with respect to the positive potential is applied to the gate electrode of the readout gate portion or the charge transfer portion. May be applied. Thus, even if the clock to be applied is not a negative potential, the gate potential is shifted to the negative side with respect to the well potential, so that the dark current generated by the impurity level at the gate interface can be reduced. .
【０００９】[0009]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明が適
用される固体撮像素子、例えばＣＣＤリニアセンサの構
造を示す断面図である。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a cross-sectional view showing the structure of a solid-state imaging device to which the present invention is applied, for example, a CCD linear sensor.
【００１０】図１において、本実施形態に係る画素構造
では、Ｎ型シリコン基板１１およびＰウェル１２の構造
を採っている。そして、基板表面側に信号電荷蓄積領域
となるＮ型領域１３が形成されることにより、ＰＮ接合
のフォトダイオードによるセンサ部（光電変換部）１４
が構成されている。このセンサ部１４は、感度の向上と
暗電流の低減を図るために、基板表面側にＰ+ 型領域１
５を有するＨＡＤ(Holl Accumulated Diode)センサ構造
となっている。In FIG. 1, the pixel structure according to the present embodiment employs a structure of an N-type silicon substrate 11 and a P well 12. An N-type region 13 serving as a signal charge accumulation region is formed on the substrate surface side, so that a sensor unit (photoelectric conversion unit) 14 including a PN junction photodiode is formed.
Is configured. The sensor section 14 has a P + -type region 1 on the substrate surface side in order to improve sensitivity and reduce dark current.
5 has a HAD (Holl Accumulated Diode) sensor structure.
【００１１】センサ部１４は、紙面に垂直な方向に直線
状に配列される。このセンサ部１４に隣接してリードア
ウトゲート部１６が設けられている。このリードアウト
ゲート部１６は、Ｎ- 型領域１７と、その上方に絶縁膜
（図示せず）を介して配されたゲート電極１８とから構
成されている。そして、このリードアウトゲート部１６
において、ゲート電極１８にリードアウトゲートクロッ
クφＲＯＧが印加されることで、センサ部１４からの信
号電荷の読み出しが行われる。The sensor units 14 are linearly arranged in a direction perpendicular to the plane of the drawing. A readout gate section 16 is provided adjacent to the sensor section 14. The readout gate section 16 is composed of an N − type region 17 and a gate electrode 18 disposed above the N − region 17 via an insulating film (not shown). Then, the readout gate section 16
In, the read-out gate clock φROG is applied to the gate electrode 18 to read out the signal charges from the sensor unit 14.
【００１２】リードアウトゲート部１６に隣接して、電
荷転送部１９がセンサ部１４の配列方向に沿って形成さ
れている。この電荷転送部１９は、転送チャネルとなる
Ｎ型領域２０と、その上方に絶縁膜を介して電荷転送方
向において交互に配された例えば２層構造の転送電極２
１-1（２１-2）とから構成されている。そして、この電
荷転送部１９において、転送電極２１-1（２１-2）には
２相の転送クロックφ１，φ２が印加されるようになっ
ており、これによりセンサ部１４から読み出された信号
電荷の転送が行われる。A charge transfer section 19 is formed adjacent to the readout gate section 16 along the direction in which the sensor sections 14 are arranged. The charge transfer portion 19 includes an N-type region 20 serving as a transfer channel, and a transfer electrode 2 having, for example, a two-layer structure, which is alternately arranged above the N-type region 20 via an insulating film in the charge transfer direction.
1-1 (21-2). In the charge transfer section 19, two-phase transfer clocks φ 1 and φ 2 are applied to the transfer electrodes 21-1 (21-2). Charge transfer is performed.
【００１３】図２は、本実施形態に係るＣＣＤリニアセ
ンサの等価回路であり、図中、図１と同等部分には同一
符号を付して示してある。ここで、ゲート電極１８をリ
ードアウトゲート部１６のゲート電極とすると、このゲ
ート電極１８には、タイミングジェネレータ２４で発生
されるリードアウトゲートクロックφＲＯＧがドライバ
２５を介して印加される。FIG. 2 shows an equivalent circuit of the CCD linear sensor according to the present embodiment. In FIG. 2, the same parts as those in FIG. 1 are denoted by the same reference numerals. Here, assuming that the gate electrode 18 is the gate electrode of the readout gate section 16, a readout gate clock φROG generated by the timing generator 24 is applied to the gate electrode 18 via the driver 25.
【００１４】一方、Ｐウェル１２には、Ｐウェル電位発
生回路２６で発生される正の低電位が、Ｐ+ 不純物のコ
ンタクト部２７を介して与えられる。Ｐウェル電位発生
回路２６は素子内部において、ＣＣＤ撮像素子用の正の
電源電圧ＶＤＤに基づいて所定の正の低電圧を発生し、
これをＰウェル１２に印加する。Ｐウェル電位発生回路
２６としては、抵抗分圧などの周知の降圧技術による回
路構成のものが用いられる。On the other hand, a positive low potential generated by a P well potential generating circuit 26 is applied to the P well 12 through a contact portion 27 of a P + impurity. The P-well potential generating circuit 26 generates a predetermined positive low voltage inside the device based on the positive power supply voltage VDD for the CCD image pickup device,
This is applied to the P well 12. As the P-well potential generating circuit 26, one having a circuit configuration based on a well-known step-down technique such as resistance division is used.
【００１５】このように、リードアウトゲートクロック
φＲＯＧの低レベルをグランドレベルに設定することに
より、負の電源を設けなくても済むことになる。一方、
Ｐウェル１２が正の低電位（本例では、３Ｖ）に設定さ
れていることにより、リードアウトゲート部１６のゲー
ト電極１８にはこの正の低電位を基準として、マイナス
側に振幅を持つ、即ち低レベルがグランドレベルのリー
ドアウトゲートクロックφＲＯＧが印加されることにな
る。As described above, by setting the low level of the readout gate clock φROG to the ground level, it is not necessary to provide a negative power supply. on the other hand,
Since the P well 12 is set to a positive low potential (3 V in this example), the gate electrode 18 of the readout gate section 16 has an amplitude on the negative side with respect to the positive low potential. That is, the readout gate clock φROG whose low level is the ground level is applied.
【００１６】これにより、リードアウトゲートクロック
φＲＯＧの低レベルが負の電位でなくても、Ｐウェル１
２の電位に対して、リードアウトゲート部１６のゲート
電極１８の電位をマイナス側に振ることになるので、ゲ
ート電極１８の下のチャネル部分の界面の不純物準位で
発生する暗電流は再結合される確率が高く、そのために
暗電流は少なくなる。Thus, even if the low level of readout gate clock φROG is not a negative potential, P well 1
2, the potential of the gate electrode 18 of the readout gate portion 16 is shifted to the minus side, so that the dark current generated at the impurity level at the interface of the channel below the gate electrode 18 is recombined. The dark current is reduced.
【００１７】なお、上記実施形態では、ＣＣＤリニアセ
ンサに適用し、リードアウトゲート部１６での暗電流の
低減を例に採って説明したが、ＣＣＤエリアセンサを含
む固体撮像素子全般に適用可能であり、例えばＣＣＤエ
リアセンサにおいて同じＰウエル１２上に形成されるリ
ードアウトゲート部、垂直電荷転送部および水平電荷転
送部についても同様のことが言える。In the above embodiment, the present invention is applied to a CCD linear sensor, and the dark current in the readout gate section 16 is reduced. However, the present invention is applicable to all solid-state imaging devices including a CCD area sensor. The same can be said for a readout gate unit, a vertical charge transfer unit, and a horizontal charge transfer unit formed on the same P well 12 in a CCD area sensor, for example.
【００１８】すなわち、図２の等価回路図において、ゲ
ート電極１８をリードアウトゲート部、垂直電荷転送部
あるいは水平電荷転送部のゲート電極（転送電極）に置
き換え、このゲート電極１８に低レベルがグランドレベ
ルのリードアウトゲートクロック、垂直転送クロックあ
るいは水平転送クロックを印加するように構成すること
で、ＣＣＤリニアセンサにおけるリードアウトゲート部
１６の場合と同様に、ゲート界面の不純物準位で発生す
る暗電流を低減できることになる。That is, in the equivalent circuit diagram of FIG. 2, the gate electrode 18 is replaced with a gate electrode (transfer electrode) of a readout gate portion, a vertical charge transfer portion or a horizontal charge transfer portion. By applying a level readout gate clock, vertical transfer clock or horizontal transfer clock, the dark current generated at the impurity level at the gate interface is the same as in the case of the readout gate section 16 in the CCD linear sensor. Can be reduced.
【００１９】また、上記実施形態では、Ｐウェル電位発
生回路２６を専用に設ける構成としたが、ＣＣＤ撮像素
子の例えば出力回路部では一般的に正の低電位を必要と
し、この低電位を発生するための低電位発生回路が設け
られることから、この低電位発生回路をＰウェル電位発
生回路２６として兼用するようにすることも可能であ
る。これによれば、専用の回路を新たに設ける必要がな
くなるため、構成簡単にして低コストにて所期の目的を
達成できることになる。In the above embodiment, the P-well potential generating circuit 26 is provided exclusively. However, for example, the output circuit section of the CCD image pickup device generally requires a positive low potential, and this low potential is generated. Is provided, the low potential generating circuit can be used also as the P well potential generating circuit 26. According to this, since it is not necessary to newly provide a dedicated circuit, the desired object can be achieved at a low cost by simplifying the configuration.
【００２０】[0020]
【発明の効果】以上説明したように、本発明によれば、
ウェル上に光電変換部および電荷転送部を形成してなる
固体撮像素子において、ウェルの電位を所定の正電位に
設定したことにより、リードアウトゲート部や電荷転送
部のゲート電極にはこの正電位を基準として、マイナス
側に振幅を持つクロックを印加するようにすれば良く、
印加するクロックが負の電位でなくても、ウェルの電位
に対して、ゲートの電位をマイナス側に振ることになる
ため、ゲート界面の不純物準位によって発生する暗電流
を低減できるとともに、素子内部に負の電源を設ける必
要がなくなる。As described above, according to the present invention,
In a solid-state imaging device in which a photoelectric conversion unit and a charge transfer unit are formed on a well, by setting the potential of the well to a predetermined positive potential, this positive potential is applied to the readout gate unit and the gate electrode of the charge transfer unit. With reference to, a clock having an amplitude on the negative side may be applied,
Even if the clock to be applied is not a negative potential, the potential of the gate is shifted to the minus side with respect to the potential of the well, so that the dark current generated by the impurity level at the gate interface can be reduced and the inside of the element can be reduced. Need not be provided with a negative power supply.
【図１】本発明の一実施形態に係るＣＣＤリニアセンサ
の構造を示す断面図である。FIG. 1 is a sectional view showing a structure of a CCD linear sensor according to an embodiment of the present invention.
【図２】一実施形態に係るＣＣＤリニアセンサの等価回
路である。FIG. 2 is an equivalent circuit of a CCD linear sensor according to one embodiment.
１１…Ｎ型基板、１２…Ｐウェル、１４…センサ部（光
電変換部）、１６…リードアウトゲート部、１８…ゲー
ト電極、１９…電荷転送部、２４…タイミングジェネレ
ータ、２６…Ｐウェル電位発生回路11 ... N-type substrate, 12 ... P well, 14 ... Sensor part (photoelectric conversion part), 16 ... Readout gate part, 18 ... Gate electrode, 19 ... Charge transfer part, 24 ... Timing generator, 26 ... P well potential generation circuit
Claims (2)
ート部および電荷転送部を形成してなる固体撮像素子で
あって、 前記ウェルの電位を所定の正電位に設定したことを特徴
とする固体撮像素子。1. A solid-state imaging device comprising a photoelectric conversion unit, a readout gate unit, and a charge transfer unit formed on a well, wherein the potential of the well is set to a predetermined positive potential. Imaging device.
電位を生成し、この正電位を前記ウェルに印加する正電
位発生回路を有することを特徴とする請求項１記載の固
体撮像素子。2. The solid-state imaging device according to claim 1, further comprising a positive potential generation circuit that generates the predetermined positive potential based on a power supply voltage of the device, and applies the positive potential to the well.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10327639A JP2000150856A (en) | 1998-11-18 | 1998-11-18 | Solid-state imaging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10327639A JP2000150856A (en) | 1998-11-18 | 1998-11-18 | Solid-state imaging device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150856A true JP2000150856A (en) | 2000-05-30 |
Family
ID=18201309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10327639A Pending JP2000150856A (en) | 1998-11-18 | 1998-11-18 | Solid-state imaging device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150856A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7859032B2 (en) | 2005-02-25 | 2010-12-28 | Panasonic Corporation | Solid-state imaging device and method for driving the same |
-
1998
- 1998-11-18 JP JP10327639A patent/JP2000150856A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7859032B2 (en) | 2005-02-25 | 2010-12-28 | Panasonic Corporation | Solid-state imaging device and method for driving the same |
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