JP2738589B2 - Solid-state imaging device - Google Patents
Solid-state imaging deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は固体撮像素子に関し、特に、暗電流の少な
い固体撮像素子の受光部の構造とその駆動方法の改良に
関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state imaging device, and more particularly, to an improvement in a structure of a light receiving section of a solid-state imaging device with a small dark current and a driving method thereof.
第4図(a)は例えば、アイ・イー・イー・イー イ
ンターナショナル ソリッド−ステイト サーキッツ
カンファレンス ダイジェスト オブ テクニカル ペ
ーパーズ 1982年 166,167頁『CCDリニアイメージセン
サ』(IEEE ISSCC82 Digest of Technical Papers pp.1
66,167“A CCD Linear Image Sensor")に示された従来
のスキミング法による固体撮像素子の受光部の構成を示
す平面図である。FIG. 4 (a) shows, for example, IEE International Solid-State Circuits
Conference Digest of Technical Papers 1982 166, 167, "CCD Linear Image Sensor" (IEEE ISSCC82 Digest of Technical Papers pp.1)
FIG. 66, 167 “A CCD Linear Image Sensor”) is a plan view showing a configuration of a light receiving section of a solid-state imaging device by a conventional skimming method.
図において、1はフォトダイオード、2はフォトダイ
オードの電位を制御するための制御(SC)ゲート、3は
信号電荷を蓄積するための蓄積(ST)ゲート、4は信号
電荷を後述の電荷転送素子に転送するための転送(TG)
ゲート、5は信号電荷を出力部(図示せず)に転送する
電荷転送素子(以下、CTDと略す)であり、図のy方向
に電荷を転送する。In the figure, 1 is a photodiode, 2 is a control (SC) gate for controlling the potential of the photodiode, 3 is an accumulation (ST) gate for accumulating signal charges, and 4 is a charge transfer element described below. Transfer (TG) to transfer to
The gate 5 is a charge transfer element (hereinafter abbreviated as CTD) for transferring a signal charge to an output unit (not shown), and transfers the charge in the y direction in the figure.
また、第4図(b)は第4図(a)のA-B部の断面構
造を示した図である。FIG. 4 (b) is a diagram showing a cross-sectional structure of a portion AB in FIG. 4 (a).
図において、6は例えばP形のSi半導体基板、7は高
濃度のP形層からなる素子分離領域、8はフォトダイオ
ード1を構成するN形領域、9は電荷転送チャネルを形
成するN形領域である。本例では、CTD5として埋め込み
チャネル形電荷結合素子(BCCD)を示している。10はBC
CDを構成する転送電極、11は例えばSiO2からなる絶縁
膜、12はフォトダイオード部以外に光を入射させないた
めの遮光膜でAlなどの材料より成る。In the figure, reference numeral 6 denotes, for example, a P-type Si semiconductor substrate, 7 denotes an element isolation region composed of a high-concentration P-type layer, 8 denotes an N-type region constituting the photodiode 1, and 9 denotes an N-type region forming a charge transfer channel. It is. In this example, a buried channel charge-coupled device (BCCD) is shown as CTD5. 10 is BC
A transfer electrode constituting a CD, 11 is an insulating film made of, for example, SiO 2 , and 12 is a light-shielding film made of a material such as Al to prevent light from being incident on portions other than the photodiode portion.
また、第5図はSTゲート3、TGゲート4に印加される
クロックタイミングチャート、第6図(a),(b)は
第5図のt=t1,t=t2におけるポテンシャルダイヤグラ
ムを示す図である。FIG. 5 is a clock timing chart applied to the ST gate 3 and the TG gate 4, and FIGS. 6 (a) and 6 (b) show potential diagrams at t = t 1 and t = t 2 in FIG. FIG.
次に動作について説明する。 Next, the operation will be described.
第5図において、STゲート3には一定電圧VSが与えら
れている。なお、SCゲート2にはVSより小さな一定電圧
VCが与えられている。従って、t=t1における第4図
(a)のA-Bにおけるポテンシャルダイヤグラムは第6
図(a)のようになる。フォトダイオード1部の電位は
SCゲート2下のポテンシャルによって決められているた
め、光があたって電荷が発生すると、その電荷14はSTゲ
ート3下に蓄えられる。なお13はフォトダイオード内の
電荷を示す。In FIG. 5, a constant voltage V S is applied to the ST gate 3. The SC gate 2 has a constant voltage smaller than V S
V C is given. Therefore, the potential diagram in the AB of FIG. 4 in t = t 1 (a) sixth
The result is as shown in FIG. The potential of one part of the photodiode is
Since the charge is determined by the potential under the SC gate 2, when charge is generated by light, the charge 14 is stored under the ST gate 3. Reference numeral 13 denotes the charge in the photodiode.
第5図において、t=t2になるとTGゲート4がHighレ
ベルとなり、第6図(b)のt=t2の図で示すようにST
ゲート3下の信号電荷は、BCCD5に移される。In FIG. 5, when t = t 2 , the TG gate 4 goes to the high level, and as shown in the diagram at t = t 2 in FIG.
The signal charge under gate 3 is transferred to BCCD5.
なお、第6図(a)のt=t1において、BCCD5は電荷
転送を行っているので、そのポテンシャルは同図の矢印
の示す範囲で変化している。Note that in t = t 1 of FIG. 6 (a), BCCD5 so doing charge transfer, the potential is varied in the range indicated by the arrows in FIG.
従来の受光部では、STゲート3に一定の直流電圧VSが
与えられているので、Si-SiO2界面に存在する界面準位
を介して発生する、暗出力が大きいという欠点があっ
た。In the conventional light receiving unit, the constant DC voltage V S to the ST gate 3 is applied to generate via an interface level existing in Si-SiO 2 interface, there is a disadvantage that the dark output is large.
第4図(b)のSTゲート3下のZ方向に向かってのバ
ンドダイヤグラムを第7図に示す。STゲート3には直流
電圧VSが与えられているのでバンドは下方に曲げられ、
図中Bの曲線となっている。図において、ECは伝導帯の
下端を示し、EVは価電子帯の上端を示し、EFはフェルミ
準位を示す。また、15はSi基板6とSiO2膜11の間に存在
する界面準位を示す。界面準位はバンドギャップ(ECと
EVの間)に多数存在するが、本図では便宜上1つしか示
していない。FIG. 7 shows a band diagram in the Z direction below the ST gate 3 in FIG. 4 (b). Since the ST gate 3 is given a DC voltage V S band are bent downward,
The curve B is shown in the figure. In FIG, E C represents the bottom of the conduction band, E V represents the top of the valence band, E F denotes a Fermi level. Reference numeral 15 denotes an interface state existing between the Si substrate 6 and the SiO 2 film 11. Interface state and the band gap (E C
Although many exist between E and V ), only one is shown in the figure for convenience.
この界面準位は長期間STゲート3がHighレベルで固定
されているため熱励起により価電子帯から励起された電
子でほとんど満たされた状態となっている。第7図にお
いて●印で示したのは、界面準位が電子で満たされてい
ることを示している。Since the ST gate 3 is fixed at the High level for a long time, the interface state is almost filled with electrons excited from the valence band by thermal excitation. In FIG. 7, a mark indicated by a circle indicates that the interface state is filled with electrons.
この電子は熱励起により伝導帯に励起され暗出力とな
る。このような暗出力はバックグランドノイズとなるた
め、低照度下でのS/Nを著しく劣化させる原因となる。These electrons are excited by the thermal excitation into the conduction band and have a dark output. Since such dark output becomes background noise, it causes the S / N under a low illuminance to be significantly deteriorated.
この発明は上記のような問題点を解消するためになさ
れたもので、暗出力の小さい受光部を提供し、これによ
り、低照度でもS/Nの良い固体撮像素子を得ることを目
的としている。The present invention has been made in order to solve the above-described problems, and provides a light receiving unit having a small dark output. .
本発明に係る固体撮像素子は、蓄積ゲートを少なくと
も1つ以上の電極からなる構造とし、信号電荷を蓄積す
る蓄積期間中の一定期間、半導体基板と絶縁膜の界面に
信号電荷と反対の型のキャリアを誘起させるのに充分な
電圧を前記蓄積ゲートに与えるものである。The solid-state imaging device according to the present invention has a structure in which the storage gate includes at least one or more electrodes, and a signal charge of a type opposite to the signal charge is provided at an interface between the semiconductor substrate and the insulating film for a certain period during the storage period for storing the signal charge. A voltage sufficient to induce carriers is applied to the storage gate.
この発明によれば、蓄積ゲートが長期間Highレベルで
固定されることがなくなり、一定期間、界面準位が正孔
で満たされる期間が生じることになる。これにより、暗
出力が発生するためには再び界面準位を電子で満たす必
要が生じ、従来に比べ暗出力が著しく減少する。According to the present invention, the storage gate is not fixed at the high level for a long time, and a period in which the interface state is filled with holes occurs for a certain period. As a result, in order to generate a dark output, it is necessary to fill the interface state with electrons again, and the dark output is significantly reduced as compared with the related art.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
本発明の第1の実施例による固体撮像素子の受光部の
平面構造を示す図を第1図(a)に、また同図のA-B部
の断面構造を第1図(b)に示す。第7図(a)(b)
に示した構造と異なる所は蓄積ゲートが2つに分割さ
れ、第1の蓄積ゲート(ST I)と第2の蓄積ゲート(ST
II)とになっていることであり、これは図中では3と1
6で示されている。FIG. 1A shows a plan view of a light receiving section of a solid-state imaging device according to a first embodiment of the present invention, and FIG. 1B shows a cross-sectional view of a section AB in FIG. Fig. 7 (a) (b)
Is different from the structure shown in FIG. 1 in that the storage gate is divided into two parts, a first storage gate (STI) and a second storage gate (STI).
II), which is 3 and 1 in the figure.
Shown at 6.
この素子に印加するクロックタイミングチャートを第
2図に示す。2つの蓄積ゲートST I3,ST II16にはそれ
ぞれ交互にLLレベルとなるクロックが印加されている。
ここで、LLレベルはSi-SiO2界面に正孔を蓄積するのに
充分な電圧とする。同図の時刻t0,t1,t2における第1図
(a)のA-Bにそったポテンシャルダイヤグラムを第3
図に示す。図面から分るように信号電荷14は蓄積ゲート
3,16下を行き来し、信号電荷を蓄積していない間界面が
正孔蓄積状態となっており、暗出力低減に寄与する。こ
れは、以下のメカニズムによる。ST IあるいはST IIゲ
ートがHレベルのときに界面準位に励起された電子が、
LLレベルが与えられている期間に正孔と再結合し、界面
準位中には電子が殆ど存在しなくなる。再びHレベルに
なると、電子を価電子帯に励起するためには、再び電子
を界面準位に励起しなければならない為、暗出力は抑制
されることになる。更に、本発明では蓄積期間中にフォ
トダイオードの電位が変化することがないので光強度に
対する感度の直線性がよいというスキミング法の利点が
損なわれることはない。なお、第3図において、+は蓄
積ゲート下に蓄積されている正孔を示している。FIG. 2 shows a timing chart of the clock applied to this element. Clocks that alternately go to the LL level are applied to the two storage gates ST I3 and ST II16.
Here, the LL level is a voltage sufficient to accumulate holes at the Si-SiO 2 interface. A potential diagram along AB in FIG. 1A at times t 0 , t 1 , and t 2 in FIG.
Shown in the figure. As can be seen from the drawing, the signal charge 14 is the storage gate.
The interface is in a hole accumulation state while the signal charge is not accumulated, moving back and forth below 3,16, contributing to a reduction in dark output. This is due to the following mechanism. Electrons excited to the interface state when the ST I or ST II gate is at the H level
During the period in which the LL level is given, the electrons recombine with holes, and electrons hardly exist in the interface states. When the level becomes H level again, in order to excite the electrons into the valence band, the electrons must be excited again to the interface state, so that the dark output is suppressed. Furthermore, in the present invention, since the potential of the photodiode does not change during the accumulation period, the advantage of the skimming method that the linearity of sensitivity to light intensity is good is not impaired. In FIG. 3, + indicates holes accumulated under the accumulation gate.
なお、以上第1の実施例では、フォトダイオードとし
てP-N接合形を述べたが、表面にP+層を設けN層が完全
空乏化しているような、いわゆる埋め込みフォトダイオ
ード構造であってもよい。In the first embodiment, the PN junction type is described as the photodiode. However, a so-called buried photodiode structure in which a P + layer is provided on the surface and the N layer is completely depleted may be used.
また、上記実施例ではSTゲート3,SCゲート2が表面チ
ャネル形であったが埋め込みチャネル形であってもよ
く、同様の効果を奏する。In the above embodiment, the ST gate 3 and the SC gate 2 are of the surface channel type. However, the ST gate 3 and the SC gate 2 may be of the buried channel type.
また、P形とN形の関係を入れかえ、正孔を信号電荷
としてもよい。但し、この場合にはクロックの正負関係
も全く逆になる。Alternatively, the relationship between the P-type and the N-type may be switched, and holes may be used as signal charges. However, in this case, the positive / negative relationship between the clocks is completely reversed.
また、転送ゲート4を電荷転送素子5の転送電極10で
兼ねるようにしてもよい。Further, the transfer gate 4 may also be used as the transfer electrode 10 of the charge transfer element 5.
以上のように、本発明によれば、蓄積ゲートを少なく
とも2つ以上の電極からなる構造とし、信号電荷を蓄積
する蓄積期間中に、半導体基板と絶縁膜の界面に第1の
型と反対の第2の型のキャリアを誘起させるのに充分な
第1の電圧とそうでない第2の電圧を前記2つ以上の電
極に互いに同時に第1の電圧が与えられないように、交
互に与えるようにしたから、光強度に対する出力の直線
性を良好なものとできるとともに、蓄積ゲート下におけ
る暗電流を抑制でき、低照度でもS/Nの良い固体撮像素
子を実現できる効果がある。As described above, according to the present invention, the storage gate has a structure including at least two or more electrodes, and during the accumulation period for accumulating signal charges, an interface opposite to the first type is formed at the interface between the semiconductor substrate and the insulating film. A first voltage sufficient to induce a second type of carriers and a second voltage not otherwise are alternately applied to the two or more electrodes such that the first voltage is not applied simultaneously to one another. Therefore, the linearity of the output with respect to the light intensity can be improved, the dark current under the storage gate can be suppressed, and a solid-state imaging device having a good S / N even at low illuminance can be realized.
第1図は本発明の第1の実施例による固体撮像素子の受
光部の構造を示す図、第2図は第1図の実施例に適用さ
れるクロックタイミング図、第3図は第2図の時刻t=
t0,t1,t2におけるポテンシャルダイヤグラムを示す図、
第4図(a)(b)は従来の固体撮像素子の受光部の構
造を示す図、第5図は従来のクロックタイミング図、第
6図は第5図の時刻t=t1,t2におけるポテンシャルダ
イヤグラムを示す図、第7図は暗出力発生のメカニズム
を説明する図である。 図中、1はフォトダイオード、2は制御ゲート、3,16は
蓄積ゲート、4は転送ゲート、5は電荷転送素子、6は
P形半導体基板、7は高濃度P形素子分離領域、8,9は
N形領域、10は転送電極、11は絶縁膜、12は遮光膜、1
3,14は電荷である。 なお、各図中同一符号は同一または、相当部分を示す。FIG. 1 is a diagram showing the structure of a light receiving section of a solid-state imaging device according to a first embodiment of the present invention, FIG. 2 is a clock timing diagram applied to the embodiment of FIG. 1, and FIG. Time t =
A diagram showing a potential diagram at t 0 , t 1 , t 2 ,
Figure 4 (a) (b) is a diagram showing a structure of a light receiving portion of a conventional solid-state imaging device, Fig. 5 conventional clock timing diagram, FIG. 6 is a time t = t 1 of FIG. 5, t 2 FIG. 7 is a diagram illustrating a mechanism of generation of dark output. In the figure, 1 is a photodiode, 2 is a control gate, 3 and 16 are storage gates, 4 is a transfer gate, 5 is a charge transfer element, 6 is a P-type semiconductor substrate, 7 is a high-concentration P-type element isolation region, 9 is an N-type region, 10 is a transfer electrode, 11 is an insulating film, 12 is a light shielding film, 1
3, 14 are electric charges. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
するMIS構造の蓄積ゲートと、 該蓄積ゲートに蓄えられた電荷を転送する電荷転送素子
と、 前記蓄積ゲートと前記電荷転送素子との間に設けられた
転送ゲートとを備えたいわゆるスキミング法による受光
部を備えた固体撮像素子において、 前記蓄積ゲートは少くとも2つ以上の電極からなり、 信号電荷を蓄積する蓄積期間中に、半導体基板と絶縁膜
の界面に第1の型と反対の第2の型のキャリアを誘起さ
せるのに充分な第1の電圧とそうでない第2の電圧を前
記2つ以上の電極に互いに同時に第1の電圧が与えられ
ないように、交互に与えるようにしたことを特徴とする
固体撮像素子。A photoelectric conversion element, a storage gate having an MIS structure for storing a first type of signal charge obtained from the photoelectric conversion element, a charge transfer element for transferring the charge stored in the storage gate, In a solid-state imaging device including a light-receiving unit based on a so-called skimming method including a transfer gate provided between the storage gate and the charge transfer device, the storage gate includes at least two or more electrodes. During an accumulation period for accumulating electric charges, a first voltage sufficient to induce a second type of carrier opposite to the first type at an interface between the semiconductor substrate and the insulating film, and a second voltage that is not the same are set to the above-mentioned values. A solid-state imaging device characterized in that the first voltage is alternately applied to two or more electrodes so that the first voltage is not applied simultaneously to each other.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2236490A JP2738589B2 (en) | 1990-09-05 | 1990-09-05 | Solid-state imaging device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2236490A JP2738589B2 (en) | 1990-09-05 | 1990-09-05 | Solid-state imaging device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04115574A JPH04115574A (en) | 1992-04-16 |
JP2738589B2 true JP2738589B2 (en) | 1998-04-08 |
Family
ID=17001505
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2236490A Expired - Lifetime JP2738589B2 (en) | 1990-09-05 | 1990-09-05 | Solid-state imaging device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2738589B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5452511B2 (en) | 2011-01-14 | 2014-03-26 | 浜松ホトニクス株式会社 | Solid-state imaging device |
JP5680979B2 (en) * | 2011-01-20 | 2015-03-04 | 浜松ホトニクス株式会社 | Solid-state imaging device |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5474388A (en) * | 1977-11-25 | 1979-06-14 | Nec Corp | Charge coupled device |
JPS6048907B2 (en) * | 1978-09-26 | 1985-10-30 | 株式会社東芝 | Charge storage method in charge coupled devices |
JPS62269357A (en) * | 1986-05-19 | 1987-11-21 | Sony Corp | Solid-state image sensing device |
-
1990
- 1990-09-05 JP JP2236490A patent/JP2738589B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04115574A (en) | 1992-04-16 |
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