JP2000148527A - Processing controller - Google Patents
Processing controllerInfo
- Publication number
- JP2000148527A JP2000148527A JP10326209A JP32620998A JP2000148527A JP 2000148527 A JP2000148527 A JP 2000148527A JP 10326209 A JP10326209 A JP 10326209A JP 32620998 A JP32620998 A JP 32620998A JP 2000148527 A JP2000148527 A JP 2000148527A
- Authority
- JP
- Japan
- Prior art keywords
- maintenance
- board
- cpu
- control board
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、マイクロコンピュ
ータを構成する各デバイスを制御ボードに搭載し、この
制御ボードを装置内に組み込み、マイクロコンピュータ
によって情報処理や機器を制御する処理制御装置に係
り、特にメインテナンスや故障診断機能を持たせたボー
ド構成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a processing control device in which devices constituting a microcomputer are mounted on a control board, the control board is incorporated in the device, and information processing and devices are controlled by the microcomputer. In particular, the present invention relates to a board configuration having a maintenance function and a failure diagnosis function.
【0002】[0002]
【従来の技術】現在、さまざまな分野に利用される制御
装置にはマイクロコンピュータが内蔵されているのが普
通である。動作を制御するマイクロコンピュータは、制
御ボードの形で製品に組み込まれており、その利用は一
般家庭から、各種産業界まで非常に広く行き渡ってい
る。このようにさまざまな製品に使用されるマイクロコ
ンピュータ搭載の制御ボードは、機能や性能を実現する
ことは当然のこととして、製品の価格を極力低減するこ
とが強く求められている。2. Description of the Related Art At present, microcomputers are usually incorporated in control devices used in various fields. The microcomputer for controlling the operation is incorporated in a product in the form of a control board, and its use is very widely used from ordinary households to various industries. As described above, control boards equipped with microcomputers used for various products are not only required to realize functions and performances but are also required to reduce the price of the products as much as possible.
【0003】一方、これらの製品を生産する立場から見
ると、このマイクロコンピュータ搭載の制御ボードは、
極力メインテナンス性を上げることが必須で、単独で、
ダイアグノスティックスが実行できたり、実行プログラ
ムのダウンロード書き換えができることなどが要求され
る。On the other hand, from the standpoint of producing these products, the control board equipped with this microcomputer is:
It is essential to improve the maintainability as much as possible.
It is required to be able to execute diagnostics and to be able to download and rewrite an execution program.
【0004】これら2つの要求は、互いに相反する条件
を製品の形態に求めることになる。例えば、前者の要求
により、製品の価格を低減するためには、制御ボードそ
のものに実装する部品類を極力減らすことが必要とな
り、CPUの他には必要最低限のメモリ(プログラムR
OM、ワークRAM)と制御対象のみを持った、図3の
ような最小のハードウェア構成を採ることになる。[0004] These two requirements impose mutually contradictory conditions on the form of the product. For example, in order to reduce the price of a product according to the former requirement, it is necessary to reduce the number of components mounted on the control board itself as much as possible.
OM, work RAM) and a control target, and a minimum hardware configuration as shown in FIG. 3 is adopted.
【0005】同図は、制御装置構成の場合を示し、マイ
クロコンピュータを搭載した制御ボード100によって
制御対象106を制御する構成にされる。制御ボード1
00のうち、101は制御CPU、102はそれぞれの
デバイスの選択信号を生成するためのアドレス・デコー
ド回路、103は実行プログラムROM、104はワー
クRAM、105は制御回路である。FIG. 1 shows a case of a control device configuration, in which a control target 106 is controlled by a control board 100 on which a microcomputer is mounted. Control board 1
Of 00, 101 is a control CPU, 102 is an address decode circuit for generating a selection signal for each device, 103 is an execution program ROM, 104 is a work RAM, and 105 is a control circuit.
【0006】また、100aは、101のCPUが出力
するアドレス・バス、100bは101のCPUと、1
03〜105の周辺回路がデータの授受を行うためのデ
ータ・バスである。また、102a〜102cはそれぞ
れの回路に対するデバイス・セレクト信号である。これ
らバス100a、100b及び102a〜102cの信
号線およびデバイス101〜105は制御ボードに一体
的に組み込まれる。Further, 100a is an address bus output from the CPU 101, 100b is a CPU 101,
This is a data bus through which peripheral circuits 03 to 105 exchange data. Reference numerals 102a to 102c denote device select signals for the respective circuits. The signal lines of the buses 100a, 100b and 102a to 102c and the devices 101 to 105 are integrated into a control board.
【0007】次に、後者の要求、すなわち制御ボードそ
のもののメインテナンス性を重視する場合には、価格の
許す範囲で、冗長なメインテナンス実現機能を搭載する
ことになる。例えば、メインテナンス用のダイアグノス
ティックス・プログラムの入ったROMやプログラム・
ダウンロード用のRAMをボードに増設したり、メイン
テナンス用のシリアル・ポートを搭載することが一般的
である。この様子を図4に示す。[0007] Next, when the latter requirement, that is, the maintenance of the control board itself is emphasized, a redundant maintenance realizing function is mounted as far as the price permits. For example, a ROM or a program containing a diagnostics program for maintenance
It is common to add a download RAM to the board or to mount a serial port for maintenance. This is shown in FIG.
【0008】同図において、制御ボード100のうち、
101は制御CPU、102はそれぞれのデバイスの選
択信号を生成するためのアドレス・デコード回路、10
3Aは実行プログラムROM、103Bはメインテナン
ス用のダイアグノスティックス・プログラムの入ったR
OM、104AはワークRAM、104Bはプログラム
・ダウンロード用のRAM、107はメインテナンス用
のシリアル・ポート、105は制御回路である。In FIG. 1, of the control board 100,
101 is a control CPU; 102 is an address decode circuit for generating a selection signal for each device;
3A is an execution program ROM, and 103B is an R containing a diagnostics program for maintenance.
OM, 104A is a work RAM, 104B is a RAM for downloading a program, 107 is a serial port for maintenance, and 105 is a control circuit.
【0009】また、100aはアドレス・バス、100
bはデータ・バスであり、102a〜102fはそれぞ
れの回路に対するデバイス・セレクト信号である。バス
100a、100bと、102a〜102fの信号線お
よびデバイス101〜106が制御ボード上に一体的に
組み込まれる。Further, 100a is an address bus, 100a
b is a data bus, and 102a to 102f are device select signals for the respective circuits. The buses 100a and 100b, the signal lines of 102a to 102f, and the devices 101 to 106 are integrated on the control board.
【0010】[0010]
【発明が解決しようとする課題】前記のように、マイク
ロコンピュータ組み込み型の制御ボードについては、価
格低減と、メインテナンス性重視という2つの相反する
要求が与えられており、それぞれの要求の強さに応じ
て、適度にデバイスを取捨選択した回路構成が採られて
いるのが実状である。As described above, for a control board incorporating a microcomputer, two conflicting demands are given, namely, a reduction in cost and an emphasis on maintainability. The actual situation is that a circuit configuration in which devices are appropriately selected accordingly is adopted.
【0011】つまり、価格低減が強く要求される場合に
は、図3に近い回路構成になり、価格は低く押さえられ
るがその分メインテナンス性が犠牲にされる。それに対
し、メインテナンス性重視の場合には、回路は図4に近
くなり、メインテナンス性が向上する反面、製品価格が
どうしても高くなる。In other words, when the price reduction is strongly required, the circuit configuration becomes close to that of FIG. 3, and the price is kept low, but the maintainability is sacrificed accordingly. On the other hand, when the maintenance property is emphasized, the circuit is close to that shown in FIG. 4 and the maintenance property is improved, but the product price is inevitably high.
【0012】また、現状、図4のようなメインテナン性
重視の回路を構成した製品であっても、制御ボード上の
CPUや周辺回路に故障が生じた場合には、ダイアグノ
スティックスやメインテナンス用のプログラムの実行
(自走)が不可能となり、価格を犠牲にして搭載した冗
長回路が無駄になってしまうという問題があった。At present, even in a product having a circuit with an emphasis on maintainability as shown in FIG. 4, if a failure occurs in a CPU or a peripheral circuit on a control board, diagnosis or maintenance is required. Execution (self-running) becomes impossible, and the redundant circuit mounted is wasted at the expense of price.
【0013】これに対し、製品の価格を下げ、かつ、製
品のメインテナンス性を上げるという2つの命題を同時
に満足し、かつ製品の開発およびメインテナンスの環境
を大幅に向上させるいくつかの手法を本願出願人は既に
提案している。On the other hand, the present application describes several techniques for simultaneously satisfying the two propositions of lowering the price of a product and improving the maintainability of a product, and greatly improving the environment for product development and maintenance. People have already proposed.
【0014】この構成を図5に示す。同図において、1
00は制御ボードの全体、101は制御CPU、102
はそれぞれのデバイスの選択信号を生成するためのアド
レス・デコード回路、103は実行プログラムROM、
104はワークRAM、105は制御回路、106は制
御対象である。FIG. 5 shows this configuration. In the figure, 1
00 is the entire control board, 101 is the control CPU, 102
Is an address decode circuit for generating a selection signal for each device, 103 is an execution program ROM,
104 is a work RAM, 105 is a control circuit, and 106 is a control target.
【0015】また、100aはアドレス・バス、100
bはデータ・バスであり、102a〜102fはそれぞ
れの回路に対するデバイス・セレクト信号である。100a is an address bus, 100a
b is a data bus, and 102a to 102f are device select signals for the respective circuits.
【0016】これらバス100a、100b、102a
〜102fの信号線およびデバイス101〜105が制
御ボード上に一体的に組み込まれる。These buses 100a, 100b, 102a
The signal lines 102 to 102f and the devices 101 to 105 are integrated on the control board.
【0017】また、同図において200が、メインテナ
ンス時のみ付加されるメインテナンス用の拡張ボードで
ある。203はメインテナンス用のダイアグノスティッ
ク・プログラムが書き込まれたROM、205がメイン
テナンス用のシリアル・ポートである。102dのセレ
クト信号が203のROMに与えれられ、102fのセ
レクト信号が205のシリアル・ポートに与えられる。In FIG. 1, reference numeral 200 denotes a maintenance expansion board added only at the time of maintenance. 203 is a ROM in which a diagnostic program for maintenance is written, and 205 is a serial port for maintenance. The select signal of 102 d is applied to the ROM 203, and the select signal of 102 f is applied to the serial port 205.
【0018】200aは、100aと同じ意味を持つア
ドレス・バスの拡張部、200bは100bと同じ意味
を持つデータ・バスの拡張部である。また、200c
は、200の拡張ボードが接続されたことを100の制
御ボードに通知するための表示信号であり、この例で
は、GNDと同じ電位を与えている。Reference numeral 200a denotes an address bus extension having the same meaning as 100a, and 200b denotes a data bus extension having the same meaning as 100b. Also, 200c
Is a display signal for notifying the control board of 100 that the 200 expansion boards have been connected, and in this example, the same potential as GND is given.
【0019】同図において、110が制御ボード100
と外付けのメインテナンス用拡張ボード200との接続
用コネクタである。111は、200cの表示信号を認
識するために、ボード200が接続されない場合に確実
に「H」レベルを入力するように設けられたプルアップ
抵抗である。In FIG. 1, reference numeral 110 denotes a control board 100
And a connector for connection with the external maintenance expansion board 200. Reference numeral 111 denotes a pull-up resistor provided to reliably input the “H” level when the board 200 is not connected in order to recognize the display signal of 200 c.
【0020】この構成において、製品に適用されて出荷
される部分は100で示される部分だけであり、200
部分は、製造試験時やメインテナンス時だけに接続され
る拡張部である。通常製品への組み込みは100の基本
部だけなので、図3の最小構成回路に110のコネクタ
と、111の表示信号入力プルアップ抵抗が追加される
だけである。In this configuration, the only part applied to the product and shipped is the part indicated by 100,
The part is an extension part connected only at the time of manufacturing test or maintenance. Since only 100 basic parts are incorporated into a normal product, only a connector 110 and a display signal input pull-up resistor 111 are added to the minimum configuration circuit of FIG.
【0021】この構成において、通常の使用時(機器組
み込み時)には、101のCPUは、図6の(a)に示
すアドレス・マップに従って、0番地からマップされた
103のROMの内容(実行プログラム)を実行し、製
品としての制御動作を行うようにする。このとき、表示
信号102xは、アサートされず「H」レベルであり、
102のデコード回路の出力102aは0番地からの空
間アクセスでアサートされるようにする。In this configuration, during normal use (when the device is installed), the CPU 101 executes the contents (execution) of the ROM 103 mapped from address 0 in accordance with the address map shown in FIG. Program) to perform control operations as a product. At this time, the display signal 102x is at the “H” level without being asserted,
The output 102a of the decoding circuit 102 is asserted by a space access from address 0.
【0022】メインテナンス時には、100の制御ボー
ドを機器から取り外した状態で、200の拡張ボードを
接続する。この時、200cの表示信号レベル「L」が
102x入力に伝えられ、102のデコード回路に与え
られる。102のデコード回路は、この条件によって、
101のCPUが0番地からのアクセスを行った場合
に、102aをアサートするのではなく、102d信号
をアサートするように制御を切り替える。すると、この
状態では、101のCPUのアドレス・マップは、図6
の(b)の示す通りとなり、0番地からの実行開始によ
り103のプログラムROMの代わりに203のROM
がアクセスされるようになる。At the time of maintenance, 200 expansion boards are connected with 100 control boards removed from the equipment. At this time, the display signal level "L" of 200c is transmitted to the 102x input and supplied to the decoding circuit 102. The decoding circuit of 102
When the CPU 101 accesses from address 0, the control is switched so that the signal 102d is asserted instead of asserting 102a. Then, in this state, the address map of the CPU 101 is as shown in FIG.
(B), the execution is started from the address 0, and the ROM 203 is replaced by the ROM 203 instead of the program ROM 103.
Will be accessed.
【0023】203のプログラムROMには、予め、2
05のシリアル・ポート(ターミナルや開発ツールなど
を接続する)を利用したダイアグノスティックス・プロ
グラムなどを書き込んであり、この制御ボードは制御回
路を含めた周辺回路の検査や試験を実行することができ
るようになる。In the program ROM 203, 2
Diagnostics program using serial port 05 (connecting terminals and development tools, etc.) is written. This control board can perform inspection and test of peripheral circuits including control circuit. become able to.
【0024】このように、100の制御ボードと200
のメインテナンス用拡張ボードを組み合わせた状態は、
図4に示すメインテナンス性重視の回路構成と等しくな
る。Thus, 100 control boards and 200
The state of the combination of the maintenance expansion board
This is equivalent to the circuit configuration shown in FIG.
【0025】これによって、製品では、100の制御ボ
ードのみで価格を下げ、200のメインテナンス用拡張
ボードとの組み合わせによってメインテナンス性を高め
るも製品の価格を下げることに成功し、製品のメインテ
ナンス性を上げるという2つの命題を同時に満足させる
ことができる。As a result, in the product, the price is reduced by only 100 control boards, and the maintenance is improved by combining with the maintenance extension board of 200, but the price of the product is successfully reduced, and the maintenance of the product is improved. Can be satisfied at the same time.
【0026】しかし、この拡張ボードによる方式の場
合、製品として装置を稼動させる場合も、メインテナン
ス時にその処理動作を行わせる場合も製品である100
の制御ボードに搭載された101の制御CPUを使用す
るため、このCPUや、これを動作させるための周辺回
路が故障した場合には、装置全体が機能せず、このモー
ドの故障に対しては、従来通り、外部測定器などを用い
て、ボード内のひとつひとつの制御信号を観測し、動作
確認をすることによって原因を解明していかなければな
らないという弱点が残っていた。However, in the case of the system using the expansion board, the device is used both when the device is operated as a product and when the processing operation is performed at the time of maintenance.
Since the control CPU of 101 mounted on the control board is used, if this CPU or a peripheral circuit for operating the CPU fails, the entire device does not function, and the failure in this mode is prevented. However, as before, there still remains a weak point that the cause must be clarified by observing each control signal on the board using an external measuring device and confirming the operation.
【0027】また、この方式では、その他の制御部分、
特に102のアドレス・デコード回路が故障している場
合などについても、メインテナンス用拡張ボードを用い
た試験の実行が不可能となってしまう弱点があった。Further, in this method, other control parts,
In particular, even when the address decoding circuit 102 is out of order, there is a weak point that it is impossible to execute a test using the maintenance expansion board.
【0028】本発明の目的は、拡張ボード方式における
制御用CPU等がうまくプログラム制御を行えないよう
な故障環境においても容易にメインテナンスできる処理
制御装置を提供することにある。It is an object of the present invention to provide a processing control apparatus which can easily perform maintenance even in a failure environment where a control CPU or the like in an expansion board system cannot perform program control well.
【0029】[0029]
【課題を解決するための手段】本発明は、メインテナン
ス用拡張ボードにも試験用のCPU及びアドレス・デコ
ード回路等を搭載し、制御ボード上のCPUやアドレス
・デコード回路の故障にもメインテナンス用拡張ボード
のCPUやアドレス・デコード回路を使って装置のメイ
ンテナンスや故障診断ができ、さらに制御ボードと拡張
ボード上のいずれのボード上のデバイスを使用するかを
選択設定できるようにしたもので、以下の構成を特徴と
する。SUMMARY OF THE INVENTION According to the present invention, a maintenance expansion board is provided with a test CPU and an address decoding circuit, etc., so that the maintenance expansion board can be used even if the CPU or the address decoding circuit on the control board fails. The system can be maintained and diagnosed using the CPU and address decode circuit of the board, and the device on the control board or the expansion board can be selected and set. The configuration is characterized.
【0030】マイクロコンピュータを最小限に構成する
デバイスを制御ボードに搭載し、この制御ボードにコネ
クタ接続できるメインテナンス用拡張ボードに前記制御
ボードのメインテナンスや故障診断用のデバイスを搭載
した処理制御装置において、前記メインテナンス用拡張
ボードは、前記制御ボード上のCPUと同一のCPUを
搭載し、かつメインテナンスや故障診断時には前記2つ
のCPUの何れを使用するのかを選択できる機構を設け
たことを特徴とする。[0030] In a processing control apparatus in which a device for minimizing the microcomputer is mounted on a control board, and a maintenance expansion board that can be connected to the control board with a maintenance board and a device for diagnosing a failure of the control board are mounted. The maintenance expansion board is characterized in that the same CPU as the CPU on the control board is mounted, and a mechanism capable of selecting which of the two CPUs to use at the time of maintenance or failure diagnosis is provided.
【0031】また、前記メインテナンス用拡張ボード
は、前記制御ボードに搭載する各デバイスと同じ機能の
デバイス類を搭載し、メインテナンスや故障診断時には
各機能デバイス毎に、制御ボード上のものか、メインテ
ナンス用拡張ボード上のもののいずれを使用するのかを
選択する機構を設けたことを特徴とする。The maintenance expansion board includes devices having the same functions as the devices mounted on the control board. For maintenance and failure diagnosis, each functional device is provided on the control board or on the maintenance board. A mechanism is provided for selecting which of the expansion boards to use.
【0032】また、前記メインテナンス用拡張ボード及
び制御ボードは、互いの接続状態を監視するための表示
信号と、使用するデバイスを選択する機構の信号とによ
って、メインテナンスや故障診断に使用するデバイスを
個別に設定する機構を設けたことを特徴とする。Further, the maintenance expansion board and the control board individually identify devices to be used for maintenance and failure diagnosis according to a display signal for monitoring a mutual connection state and a signal of a mechanism for selecting a device to be used. , And a mechanism for setting the value is provided.
【0033】[0033]
【発明の実施の形態】本実施形態では、製品価格の低減
と、製品のメインテナンス性の向上の双方の要求を満た
すために、制御ボードそのもののハードウェアを小さく
し、メインテナンス性を向上させるためのメインテナン
ス用拡張ボードを接続できる機構を最小の追加要素だけ
で実現する。また、メインテナンス用拡張ボード側に
は、制御ボード側と同じCPUと機能デバイス類を搭載
し、さまざまなモードによって制御ボード側の障害の切
り分けを可能にする。DESCRIPTION OF THE PREFERRED EMBODIMENTS In the present embodiment, in order to satisfy both requirements of reducing the product price and improving the maintainability of the product, the hardware of the control board itself is reduced to improve the maintainability. A mechanism that can connect a maintenance expansion board is realized with only minimum additional elements. Also, the same CPU and functional devices as those on the control board are mounted on the maintenance expansion board, and faults on the control board can be isolated in various modes.
【0034】(第1の実施形態)図1は、本発明の実施
形態を示すボード構成図である。同図において、100
は制御ボードの全体、101は制御CPU、102はそ
れぞれのデバイスの選択信号を生成するためのアドレス
・デコード回路、103は実行プログラムROM、10
4はワークRAM、105は制御回路、106は制御対
象である。(First Embodiment) FIG. 1 is a block diagram showing a board according to an embodiment of the present invention. In FIG.
Is an entire control board; 101 is a control CPU; 102 is an address decode circuit for generating a selection signal for each device; 103 is an execution program ROM;
4 is a work RAM, 105 is a control circuit, and 106 is a control target.
【0035】また、100aはアドレス・バス、100
bはデータ・バスであり、102a〜102cは制御ボ
ード上の各機能回路に対するデバイス・セレクト信号、
102d〜102fはメインテナンス用拡張ボード上の
で各機能回路に対するデバイス・セレクト信号である。100a is an address bus, 100a
b is a data bus, 102a to 102c are device select signals for each functional circuit on the control board,
102d to 102f are device select signals for each functional circuit on the maintenance expansion board.
【0036】バス100a、100b、102a〜10
2fの信号線およびデバイス101〜105が制御ボー
ド上に一体的に組み込まれる。Buses 100a, 100b, 102a-10
The 2f signal line and the devices 101 to 105 are integrated on the control board.
【0037】また、200は、メインテナンス時のみ制
御ボードにコネクタ接続されるメインテナンス用拡張ボ
ードである。201は従来の拡張ボードに追加されたメ
インテナンス用CPUであり、202は追加されたメイ
ンテナンス用アドレス・デコード回路である。203は
ダイアグノスティック・プログラムが書き込まれたメイ
ンテナンス用プログラムROM、204はメインテナン
ス用ワークRAM、205がメインテナンス用のシリア
ル・ポートである。Reference numeral 200 denotes a maintenance expansion board which is connected to the control board only at the time of maintenance. Reference numeral 201 denotes a maintenance CPU added to the conventional expansion board, and reference numeral 202 denotes an added maintenance address decode circuit. 203 is a maintenance program ROM in which a diagnostic program is written, 204 is a maintenance work RAM, and 205 is a maintenance serial port.
【0038】200aは、100aと同じ意味を持つア
ドレス・バスの拡張部、200bは100bと同じ意味
を持つデータ・バスの拡張部である。また、102xは
200の拡張ボードが接続されたことを100の制御ボ
ードに通知するための表示信号であり、この例では、2
00c部にてGNDと同じ電位を与えている。また、1
01xは、制御CPUに対するバス開放要求信号
(「L」レベルで真)であり、101aは、そのバス開
放要求に対するバス開放通知信号(「L」レベルで真)
である。制御CPUは、101x信号がアサートされる
とバスの使用を止め、それぞれのバスをフローティング
(高インピーダンス)状態にしてから、バスを開放した
ことを示す101a信号をアサートする。Reference numeral 200a denotes an extension of an address bus having the same meaning as 100a, and 200b denotes an extension of a data bus having the same meaning as 100b. Also, 102x is a display signal for notifying the control board of 100 that 200 expansion boards have been connected.
The same potential as that of GND is given at the portion 00c. Also, 1
01x is a bus release request signal to the control CPU (true at "L" level), and 101a is a bus release notification signal (true at "L" level) for the bus release request.
It is. When the 101x signal is asserted, the control CPU stops using the bus, puts each bus into a floating (high impedance) state, and then asserts a 101a signal indicating that the bus has been released.
【0039】また、210はNOT回路であり、101
a信号のレベルを反転させて201x信号を生成する。
この201x信号は、201メインテナンス用CPUの
バス開放要求信号である。Reference numeral 210 denotes a NOT circuit,
A signal 201x is generated by inverting the level of the signal a.
The 201x signal is a bus release request signal of the 201 maintenance CPU.
【0040】220は、200ボード上に設けられた制
御CPUのバス開放要求設定スイッチで、このスイッチ
の操作によって101x信号を200cのGNDレベル
に接続するか否かを選択できる。これにより、スイッチ
ON時は101x信号を「L」レベルに、OFF時は同
信号を「H」レベルに設定することができる。Reference numeral 220 denotes a bus release request setting switch of the control CPU provided on the 200 board. By operating this switch, it is possible to select whether or not to connect the 101x signal to the GND level of 200c. Thus, when the switch is ON, the 101x signal can be set to “L” level, and when the switch is OFF, the signal can be set to “H” level.
【0041】110は、制御ボード本体と外付けのメイ
ンテナンス用拡張ボードとの接続用コネクタであり、1
11と112は101aと102x信号を認識するため
に、200の拡張ボードが接続されない場合に確実に
「H」レベルを入力するように設けられたプルアップ抵
抗である。Reference numeral 110 denotes a connector for connecting the control board body to an external maintenance expansion board.
Reference numerals 11 and 112 are pull-up resistors provided so as to reliably input the "H" level when the 200 expansion board is not connected in order to recognize the 101a and 102x signals.
【0042】図1の構成において、102a〜102f
のデバイス・セレクト信号は、102のアドレス・デコ
ード回路と202のメインテナンス用アドレス・デコー
ド回路の双方から出力されるようになっており、相互に
接続された状態になっているが、この信号群を駆動する
デコード回路は、ある1時点では、いずれか一方のデコ
ード回路のみである。どちらのデコード回路が有効にな
るかを決める信号が、101aのバス開放通知信号であ
る。この信号がバスが開放されていない状態(「H」レ
ベル)の時は102回路がセレクト信号を出力し、バス
が開放された状態(「L」レベル)の時は202信号が
これらのセレクト信号を出力する。In the configuration of FIG. 1, 102a to 102f
Are output from both the address decode circuit 102 and the maintenance address decode circuit 202, and are connected to each other. At any one time, only one of the decoding circuits is driven. The signal that determines which decoding circuit is valid is the bus release notification signal 101a. When this signal is in a state where the bus is not released (“H” level), the 102 circuit outputs a select signal. When the signal is in a state where the bus is released (“L” level), the 202 signal is used as the select signal. Is output.
【0043】以上の構成になる本実施形態の回路動作を
以下に詳細に説明する。The circuit operation of the present embodiment having the above configuration will be described in detail below.
【0044】図1において、100の制御ボードと20
0のメインテナンス用拡張ボードを切り離している場合
には、100の制御ボードの動作は、102x信号と1
01x信号が、それぞれ111および112のプルアッ
プ抵抗によって「H」レベルに固定されるために、図5
の製品用の装置と全く同じ動作が行われる。すなわち、
101の制御CPUが稼動し、102のデコード回路が
デバイス・セレクト信号を生成し、103に格納された
実行プログラムが実行される。In FIG. 1, 100 control boards and 20
When the maintenance extension board of 0 is disconnected, the operation of the control board of 100 is based on the 102x signal and the 1
Since the 01x signal is fixed at the “H” level by the pull-up resistors 111 and 112, respectively, FIG.
The operation is exactly the same as that of the device for this product. That is,
The control CPU 101 operates, the decode circuit 102 generates a device select signal, and the execution program stored in 103 is executed.
【0045】次に、100の制御ボードと200のメイ
ンテナンス用拡張ボードを110の結合コネクタによっ
て接続した場合、200cのGNDレベルが102x信
号を「L」レベルに固定するため、102のアドレス・
デコード回路に対し、200の拡張ボードが接続されて
いることが表示される。Next, when the control board of 100 and the maintenance expansion board of 200 are connected by the connection connector of 110, the GND level of 200c fixes the 102x signal to the "L" level.
It is displayed to the decoding circuit that 200 expansion boards are connected.
【0046】次に、220の制御CPUバス開放要求信
号設定スイツチがOFF状態である場合には、101x
の制御CPUバス開放要求信号が「H」レベルのままと
なり、101の制御CPUは、バスの制御を実行してこ
れを開放しないので、101aのバス開放通知信号はネ
ゲート(「H」レベル)されたままとなる。この場合に
は、210のNOT回路によって反転された201aの
メインテナンス用CPUバス開放要求信号は「L」レベ
ルとなってアサート状態となるので、201のメインテ
ナンス用CPUはバスを開放する。また、同信号が与え
られる202のメインテナンス用アドレス・デコード回
路もそのセレクト信号出力を高インピーダンス状態にし
て駆動しない。Next, when the control CPU bus release request signal setting switch 220 is in the OFF state, 101x
The control CPU bus release request signal remains at "H" level, and the control CPU 101 executes the bus control and does not release it, so the bus release notification signal of 101a is negated ("H" level). Will remain. In this case, the maintenance CPU bus release request signal of 201a inverted by the NOT circuit of 210 becomes the "L" level and becomes asserted, so that the maintenance CPU of 201 releases the bus. Also, the maintenance address decode circuit 202 to which the same signal is supplied is not driven by setting its select signal output to a high impedance state.
【0047】この状態では、102のアドレス・デコー
ド回路が102a〜102cの制御ボード上のセレクト
信号の代わりに102d〜102fのメインテナンス用
拡張ボード上のセレクト信号をアサートすることによっ
て、「101の制御CPUがメインテナンス用拡張ボー
ド上のデバイスを使用して」メインテナンス処理を行う
ことができる。これは、従来の図5の場合と同等であ
る。In this state, the address decode circuit 102 asserts the select signals on the maintenance expansion boards 102d to 102f instead of the select signals on the control boards 102a to 102c, thereby obtaining the "control CPU 101". Using the device on the maintenance expansion board, the maintenance process can be performed. This is equivalent to the conventional case of FIG.
【0048】次に、100の制御ボードと200のメイ
ンテナンス用拡張ボードを110の結合コネクタによっ
て接続し、220の制御CPUバス開放要求信号設定ス
イッチをON状態とした場合には、101xの制御CP
Uバス開放要求信号が「L」レベルとな、101の制御
CPUは、バスの制御を放棄してこれを開放するので、
101aのバス開放通知信号がアサート(「L」レベ
ル)される。Next, when the control board 100 and the maintenance expansion board 200 are connected by the connection connector 110 and the control CPU bus release request signal setting switch 220 is turned ON, the control CP 101x
When the U bus release request signal is at the "L" level, the control CPU 101 releases the bus control and releases it.
The bus release notification signal of 101a is asserted ("L" level).
【0049】この場合には、210のNOT回路によっ
て反転された201aのメインテナンス用CPUバス開
放要求信号は「H」レベルとなってネゲート状態となる
ので、201のメインテナンス用CPUがバスの使用権
を獲得する。また、同信号が与えられる202のメイン
テナンス用アドレス・デコード回路もそのセレクト信号
出力を駆動する。In this case, the maintenance CPU bus release request signal 201a inverted by the NOT circuit 210 becomes "H" level and becomes negated, so that the maintenance CPU 201 has the right to use the bus. To win. The maintenance address decode circuit 202 to which the same signal is applied also drives the select signal output.
【0050】この状態では、メインテナンス処理を実行
するCPUは201のメインテナンス用CPUとなり、
202のアドレス・デコード回路が102a〜102f
全てのセレクト信号をアサートすることが可能である。
従って、「201のメインテナンス用CPUが、システ
ム内の全てのデバイスを使用して」メインテナンスを実
行することが可能である。In this state, the CPU executing the maintenance processing is the maintenance CPU 201, and
The address decode circuit 202 is 102a to 102f
It is possible to assert all select signals.
Therefore, it is possible to execute the maintenance “the maintenance CPU 201 uses all the devices in the system”.
【0051】これにより、203のメインテナンス用プ
ログラムROM内のプログラム次第で、100の制御ボ
ード上にある任意のデバイスを試験することが可能とな
る。また、この形態では制御CPUそのものが不動とな
る故障モードにおいても、正常な動作を行うことが確認
されているメインテナンス用拡張ボードと組み合わせる
ことによってそのボードの周辺機能の試験を行うことが
できる。This makes it possible to test any device on the control board 100 depending on the program in the maintenance program ROM 203. Further, in this embodiment, even in a failure mode in which the control CPU itself becomes immobile, a peripheral function test of the board can be performed by combining with a maintenance expansion board that is confirmed to perform normal operation.
【0052】従って、制御CPUが不動故障し、それが
動作しない制御ボードにおいても、簡単にその不具合解
析を行うことが可能となり、このような場合に発生する
膨大なトラブルシューティングの時間を減殺する。これ
により依然として残されていた従来の問題点を解決でき
る。Therefore, even in a control board in which the control CPU has an improper failure and does not operate, it is possible to easily perform a failure analysis, thereby reducing a huge amount of troubleshooting time generated in such a case. As a result, the conventional problem which still remains can be solved.
【0053】(第2の実施形態)図2は、図1における
実施形態を更に発展させた形態であり、より複雑なメイ
ンテナンス・モードを簡便に実現するための配慮を加え
た場合である。(Second Embodiment) FIG. 2 shows a further development of the embodiment shown in FIG. 1, in which consideration has been added for easily realizing a more complicated maintenance mode.
【0054】図2において、メインテナンス用拡張ボー
ド200に設けたデバイス206は、外部からオペレー
タが操作できるスイツチ群などの設定要素であり、実施
したいメインテナンスのモードを設定するための設定回
路である。また、206aは、設定されたメインテナン
スのモードをコード化して、102および202のアド
レスデコード回路および203のメインテナンス用プロ
グラムROM回路などに表示するためのメインテナンス
・モード・コード表示信号群である。In FIG. 2, a device 206 provided on the maintenance expansion board 200 is a setting element such as a switch group which can be operated by an operator from the outside, and is a setting circuit for setting a maintenance mode to be implemented. Reference numeral 206a denotes a maintenance mode code display signal group for encoding the set maintenance mode and displaying it on the address decode circuits 102 and 202 and the maintenance program ROM circuit 203.
【0055】その他については、図1で設けられる制御
CPUのバス開放要求信号設定スイッチ220が省か
れ、代わりに206回路にてこの101x信号を生成し
ていることを除けば、図1の構成要素と全く同じであ
る。In other respects, except that the bus release request signal setting switch 220 of the control CPU provided in FIG. 1 is omitted and the 101x signal is generated by the 206 circuit instead, the components of FIG. Is exactly the same as
【0056】本実施形態では、CPU回路、アドレス・
デコード回路、プログラムROM回路、ワークRAM回
路など、試験に使用したいデバイスを設定回路206に
よって個別に選択設定することができ、緻密なメインテ
ナンス及び故障診断が可能になる。In this embodiment, the CPU circuit, the address
Devices desired to be used for the test, such as a decode circuit, a program ROM circuit, and a work RAM circuit, can be individually selected and set by the setting circuit 206, thereby enabling precise maintenance and failure diagnosis.
【0057】206の設定回路において、それぞれの機
能を制御ボード側とメインテナンス・ボード側のいずれ
に搭載されているものを使用するのかをオペレータがス
イッチ設定し、その設定状態を206回路がエンコード
して、101x信号と、206aのメインテナンス・モ
ード・コードを生成するようにする。In the setting circuit 206, the operator sets a switch to use the function mounted on the control board side or the maintenance board side, and the setting state is encoded by the 206 circuit. , 101x signal and a maintenance mode code of 206a.
【0058】101x信号のバス開放要求信号のレベル
と、101aのバス開放通知信号のレベルによって、試
験を実行するCPUが選択される。また、102と20
2の各アドレス・デコード回路と、203のメインテナ
ンス用プログラムROMには、設定されたメインテナン
ス・モードを示すコードが入力され、各モード毎に、そ
れぞれのデバイスについて、制御ボード側とメインテナ
ンス・ボード側のいずれに属するものを選択し、そのセ
レクト信号をいずれのデコーダ回路が出力し、どのよう
なプログラムを走らせるのかを指定できるようにする。The CPU for executing the test is selected according to the level of the bus release request signal of the 101x signal and the level of the bus release notification signal of the 101a. Also, 102 and 20
The code indicating the set maintenance mode is input to each address decode circuit of No. 2 and the maintenance program ROM of 203, and for each mode, for each device, the control board side and the maintenance board side Which of the decoder circuits is selected, which decoder circuit outputs the select signal, and what kind of program to run can be designated.
【0059】このような、メインテナンス・モード・設
定回路206を付加することにより、単に使用するCP
Uを選択するだけでなく、それぞれの機能デバイスをデ
バイス毎に制御ボード側か、メインテナンス・ボード側
のどちらを使用するのか外部から選択設定できるように
なる。これにより、試験対象となる制御ボードの機能試
験や、トラブルシューティング(不具合個所の切り分
け)をよりスムースに行うことができる。By adding such a maintenance mode setting circuit 206, the CP
In addition to selecting U, it becomes possible to externally select and set, for each functional device, whether to use the control board side or the maintenance board side for each device. This makes it possible to more smoothly perform a functional test of the control board to be tested and trouble shooting (isolation of a defective portion).
【0060】[0060]
【発明の効果】以上のとおり、本発明によれば、メイン
テナンス用拡張ボードにも試験用のCPU及びアドレス
・デコード回路等を搭載し、制御ボード上のCPUやア
ドレス・デコード回路の故障にもメインテナンス用拡張
ボードのCPUやアドレス・デコード回路を使って装置
のメインテナンスや故障診断ができ、さらに制御ボード
と拡張ボード上のいずれのボード上のデバイスを使用す
るかを選択設定できるようにしたため、以下の効果があ
る。As described above, according to the present invention, the maintenance expansion board is provided with the test CPU and the address decode circuit, etc., so that the maintenance of the CPU and the address decode circuit on the control board can be maintained. The maintenance and fault diagnosis of the device can be performed using the CPU and address decode circuit of the expansion board for use, and the device on which of the control board and the expansion board is used can be selected and set. effective.
【0061】(1)メインテナンス用拡張ボード上に
は、制御ボードと同一のCPUを搭載しておき、試験時
には、制御CPUの他に、メインテナンス用拡張ボード
上のCPUを使用できるようにすることで、ターゲット
となる制御ボード上のCPUが故障して動作しないとい
うトラブルの場合でも、この故障CPUを切り離してメ
インテナンス用拡張ボード上のCPUで他の箇所の試験
を行うことができる。これにより従来、非常に困難であ
ったCPU自身の故障やトラブルについても速やかに故
障解析を行うことができる。(1) The same CPU as the control board is mounted on the maintenance expansion board, and the CPU on the maintenance expansion board can be used in addition to the control CPU during the test. Even in the case of a trouble that the CPU on the target control board fails and does not operate, the failed CPU can be separated and the other parts of the test can be tested with the CPU on the maintenance expansion board. This makes it possible to quickly analyze a failure or trouble of the CPU itself, which has been very difficult in the past.
【0062】(2)試験の際に、ターゲットとなる制御
ボード上のデバイスを使用するのか、メインテナンス用
拡張ボード上のデバイスを使用するのかをデバイス毎に
選択できるような機構を設けることによって、簡便に不
具合個所を特定のデバイスに絞り込んでいくことができ
る。(2) By providing a mechanism for selecting, for each device, whether to use a device on a target control board or a device on a maintenance expansion board at the time of testing, a simple operation is provided. In this way, it is possible to narrow down the defective portion to a specific device.
【図1】本発明の実施形態を示すボードの構成図。FIG. 1 is a configuration diagram of a board showing an embodiment of the present invention.
【図2】本発明の他の実施形態を示すボードの構成図。FIG. 2 is a configuration diagram of a board showing another embodiment of the present invention.
【図3】従来の価格を重視した制御ボードの構成図。FIG. 3 is a configuration diagram of a conventional control board emphasizing price.
【図4】従来のメインテナンス性を重視した制御ボード
の構成図。FIG. 4 is a configuration diagram of a conventional control board emphasizing maintainability.
【図5】従来の制御ボードと拡張ボードの構成図。FIG. 5 is a configuration diagram of a conventional control board and an expansion board.
【図6】図5におけるCPU101のアドレス・マップ
例。FIG. 6 is an example of an address map of the CPU 101 in FIG. 5;
100…制御ボード 200…メインテナンス用拡張ボード 101、201…CPU 102、202…アドレス・デコード回路 103、203…プログラムROM 104、204…ワークRAM 105…制御回路 205…シリアル・ポート 220…バス開放要求信号設定スイッチ 206…メインテナンス・モード設定回路 REFERENCE SIGNS LIST 100 control board 200 maintenance extension board 101, 201 CPU 102, 202 address decoding circuit 103, 203 program ROM 104, 204 work RAM 105 control circuit 205 serial port 220 bus release request signal Setting switch 206: Maintenance mode setting circuit
Claims (3)
るデバイスを制御ボードに搭載し、この制御ボードにコ
ネクタ接続できるメインテナンス用拡張ボードに前記制
御ボードのメインテナンスや故障診断用のデバイスを搭
載した処理制御装置において、 前記メインテナンス用拡張ボードは、前記制御ボード上
のCPUと同一のCPUを搭載し、かつメインテナンス
や故障診断時には前記2つのCPUの何れを使用するの
かを選択できる機構を設けたことを特徴とする処理制御
装置。1. A processing control device comprising a control board mounted with a device for minimizing a microcomputer, and a device for maintenance and failure diagnosis of the control board mounted on a maintenance expansion board connectable to the control board. In the above, the maintenance expansion board is equipped with the same CPU as the CPU on the control board, and is provided with a mechanism capable of selecting which of the two CPUs to use at the time of maintenance or failure diagnosis. Processing control device.
記制御ボードに搭載する各デバイスと同じ機能のデバイ
ス類を搭載し、メインテナンスや故障診断時には各機能
デバイス毎に、制御ボード上のものか、メインテナンス
用拡張ボード上のもののいずれを使用するのかを選択す
る機構を設けたことを特徴とする請求項1に記載の処理
制御装置。2. The maintenance expansion board includes devices having the same functions as the devices mounted on the control board. For maintenance and failure diagnosis, each maintenance device is provided on the control board or on the maintenance board. 2. The processing control device according to claim 1, further comprising a mechanism for selecting which one of the extension boards is to be used.
御ボードは、互いの接続状態を監視するための表示信号
と、使用するデバイスを選択する機構の信号とによっ
て、メインテナンスや故障診断に使用するデバイスを個
別に設定する機構を設けたことを特徴とする請求項1ま
たは2に記載の処理制御装置。3. The maintenance expansion board and the control board individually identify devices to be used for maintenance and failure diagnosis according to a display signal for monitoring a mutual connection state and a signal of a mechanism for selecting a device to be used. The processing control device according to claim 1, further comprising a mechanism for setting the processing control.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10326209A JP2000148527A (en) | 1998-11-17 | 1998-11-17 | Processing controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10326209A JP2000148527A (en) | 1998-11-17 | 1998-11-17 | Processing controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000148527A true JP2000148527A (en) | 2000-05-30 |
Family
ID=18185227
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10326209A Pending JP2000148527A (en) | 1998-11-17 | 1998-11-17 | Processing controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000148527A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022543294A (en) * | 2019-08-06 | 2022-10-11 | 株式会社アドバンテスト | Automatic test equipment for testing a device under test including a processing unit and program and/or data memory, a test controller, one or more interfaces to the device under test, an automatic test equipment including shared memory, and the device under test way to test |
-
1998
- 1998-11-17 JP JP10326209A patent/JP2000148527A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022543294A (en) * | 2019-08-06 | 2022-10-11 | 株式会社アドバンテスト | Automatic test equipment for testing a device under test including a processing unit and program and/or data memory, a test controller, one or more interfaces to the device under test, an automatic test equipment including shared memory, and the device under test way to test |
JP7317209B2 (en) | 2019-08-06 | 2023-07-28 | 株式会社アドバンテスト | Automatic test equipment for testing a device under test including a processing unit and program and/or data memory, a test controller, one or more interfaces to the device under test, an automatic test equipment including shared memory, and the device under test way to test |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR940001270B1 (en) | Option board prom | |
JPS6134639A (en) | Electronic circuit tester | |
US6393558B1 (en) | Peripheral component interconnect (PCI) card for selectively processing a PCI bus reset signal and method for resetting the PCI card | |
JP2000148527A (en) | Processing controller | |
JPH10171677A (en) | Microprocessor and its inspection method | |
US6125456A (en) | Microcomputer with self-diagnostic unit | |
JPH0257676B2 (en) | ||
JPS6151578A (en) | Fault diagnostic system of electronic circuit device | |
JPH02191031A (en) | Information processor | |
JP2000020337A (en) | Processing controller | |
JPS59123056A (en) | Automatic switching system of redundant system | |
JP3179388B2 (en) | Diagnostic circuit and diagnostic method for information processing device | |
JPH0815387A (en) | Microcomputer test circuit | |
JPS5914196A (en) | Test device of microcomputer | |
JPS63170750A (en) | Trouble diagnostic processing system | |
JP2944729B2 (en) | Remote channel device | |
JPS6077247A (en) | Trouble shooting method of circuit including microcomputer | |
JPS5878233A (en) | Microprogram controller | |
JPS627582B2 (en) | ||
JPS62151943A (en) | Test system for microcomputer | |
JPS6167164A (en) | Diagnostic system for hardware of i/o channel | |
JPS63238635A (en) | System controller | |
JPH10260762A (en) | Lsi for communication | |
JPH06214822A (en) | Digital signal processor | |
JPH0322035A (en) | Trouble evading system for microprocessor |