JP2000138314A - Substrate for ic chip mounting - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a substrate for IC chip mounting, for miniaturizing the planar form of a base body, has decoupling capacitors between power lines and ground lines and permits reduction of inductance. SOLUTION: This substrate is formed into a structure, wherein a plurality of dielectric porcelain layers 1 are laminated and arranged on the surface of a base body, in such a way as to orthogonally intersect the surface of the base body, and at the same time, a plurality of power line common electrode plates 2 and a plurality of ground line common electrode plates 3 are arranged on the surface of the base body sandwiching the layers 1 between them to make each a part of the electrode plates 2 and 3 expose on the surface of the base body, and the electrode plates 2 and 3 are made to expose on electrode pads 4 and 5.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、電源ラインとグラ
ンドラインとの間に容量成分を具備したＩＣチップ搭載
用基板に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an IC chip mounting substrate having a capacitance component between a power supply line and a ground line.

【０００２】[0002]

【従来の技術】従来、容量成分を内蔵したＩＣチップ搭
載用基板として、特開平４−２１１１９１号、特開平７
−１４２２８３号などが提案されていた。2. Description of the Related Art Conventionally, Japanese Patent Application Laid-Open Nos.
No. -142283 has been proposed.

【０００３】これらのＩＣチップ搭載用基板は、基体の
表面に平行に容量成分を形成する電源ラインとなる電極
層及びグランドラインとなる電極層を配置していた。そ
して、各電極層の一部は、基体の表面にビアホール導体
などを介して導出されており、このビアホール導体の露
出部分に電極パッドを形成していた。そして、この電極
パッド上にＩＣベアチップが直接フェースボンディング
されて接続されたり、ＩＣチップを実装したチップサイ
ズパッケージなどが接続されていた。In these IC chip mounting substrates, an electrode layer serving as a power line and an electrode layer serving as a ground line for forming a capacitance component are arranged in parallel with the surface of the base. A part of each electrode layer is led out to the surface of the base via a via-hole conductor or the like, and an electrode pad is formed on an exposed portion of the via-hole conductor. Then, an IC bare chip is directly face-bonded and connected to the electrode pad, or a chip size package having the IC chip mounted thereon is connected.

【０００４】[0004]

【課題を解決しようとする課題】従来は、基体の表面に
対して平行となるに電極層を配置されており、電源ライ
ンとなる電極層とグランドラインとなる電極層との間に
所定容量成分（デカップリングコンデンサ）を形成する
場合には、当然、基体の厚み方向に電源ラインとなる電
極層とグランドラインとなる電極層を互いに対向させる
必要がある。この対向面積を増大させる必要があるた
め、搭載するＩＣベアチップの平面形状に比較して非常
に大きな平面形状のＩＣチップ搭載用基板となってしま
う。Conventionally, an electrode layer is arranged parallel to the surface of a substrate, and a predetermined capacitance component is provided between an electrode layer serving as a power supply line and an electrode layer serving as a ground line. When a (decoupling capacitor) is formed, the electrode layer serving as a power supply line and the electrode layer serving as a ground line must naturally face each other in the thickness direction of the base. Since it is necessary to increase the facing area, an IC chip mounting substrate having an extremely large planar shape compared to the planar shape of the mounted IC bare chip is obtained.

【０００５】また、基体の表面の電極パッドと各電極層
とを接続するために、基体の厚み方向を貫くビアホール
導体が必要となる。しかも、しかもビアホール導体は基
体の厚み方向に延び、また、電源ラインの電極層やグラ
ンドラインの電極層は基体の表面に平行に配置されてい
るため、ビアホール導体と電極層の交差を避けることが
できず、その結果、ビアホール導体が異なる電位の電極
層に短絡してしまう可能性が高いものであった。Further, in order to connect the electrode pads on the surface of the base to the respective electrode layers, a via-hole conductor that penetrates through the thickness of the base is required. In addition, the via-hole conductor extends in the thickness direction of the base, and the power supply line electrode layer and the ground line electrode layer are arranged parallel to the surface of the base, so that the intersection of the via-hole conductor and the electrode layer can be avoided. As a result, there was a high possibility that the via-hole conductor was short-circuited to an electrode layer having a different potential.

【０００６】さらに、容量成分に伴い、各電極層を増や
す（誘電体層の積層数が増加する）と、電極層と電極パ
ッドとの距離、さらに、電極パッドと外部端子電極との
間の距離も増加してしまい、導体経路自身で無視できな
いインダクタンス成分が発生してしまう。これがＩＣチ
ップの動作とあいまって、高周波ノイズの発生などを招
き、ＩＣチップの安定的な動作が困難であった。Further, when each electrode layer is increased (the number of stacked dielectric layers is increased) in accordance with the capacitance component, the distance between the electrode layer and the electrode pad and the distance between the electrode pad and the external terminal electrode are increased. And the inductance of the conductor path itself is not negligible. This, together with the operation of the IC chip, caused high-frequency noise and the like, and it was difficult to operate the IC chip stably.

【０００７】本発明は、上述の問題点に鑑みて案出され
たものであり、その目的は、基体の平面形状の小型化を
達成するとともに、電源ラインとグランドラインとの間
の容量成分を簡単に且つ容量値の制御を簡単に行え、し
かも、電極パッドと電源ライン、グランドラインとの間
の導通が確実となるＩＣチップ搭載用基板を提供する。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and has as its object to achieve a reduction in the size of the planar shape of a base and to reduce a capacitance component between a power supply line and a ground line. Provided is a substrate for mounting an IC chip in which the control of the capacitance value can be easily performed and the conduction between the electrode pads and the power supply line and the ground line is ensured.

【０００８】さらに、電源ライン、グランドラインのみ
ならず、信号ラインも同時に配置することができるＩＣ
チップ搭載用基板を提供する。Further, an IC in which not only a power supply line and a ground line but also a signal line can be arranged at the same time.
Provide a chip mounting substrate.

【０００９】[0009]

【課題を解決するための手段】本発明によれば、基体を
構成する複数の誘電体磁器層が、該基体表面に対して直
交するように積層して成るとともに、該誘電体磁器層を
挟んで複数の電源ライン共通電極板と複数のグランドラ
イン共通電極板が配置され、且つ複数の電源ライン共通
電極板の一部が基体の表面に露出されて電源電極パッド
を、複数のグランドライン共通電極板の一部を基体の表
面に露出させてグランド電位電極パッドが構成されてい
ることを特徴とするＩＣチップ搭載用基板である。According to the present invention, a plurality of dielectric porcelain layers constituting a base are laminated so as to be orthogonal to the surface of the base and sandwich the dielectric porcelain layers. A plurality of power supply line common electrode plates and a plurality of ground line common electrode plates are arranged, and a part of the plurality of power supply line common electrode plates is exposed on the surface of the base to form power supply electrode pads and a plurality of ground line common electrodes. An IC chip mounting substrate characterized in that a ground potential electrode pad is formed by exposing a part of a plate to a surface of a base.

【００１０】また、前記基体の裏面に、複数の電源ライ
ン共通電極板の一部を露出させて、該露出部分に電源用
外部端子電極を形成し、複数のグランドライン共通電極
板の一部を露出させて、該露出部分にグランド電位用外
部端子電極を形成した。A plurality of power supply line common electrode plates are partially exposed on the back surface of the base, and a power supply external terminal electrode is formed on the exposed portion, and a part of the plurality of ground line common electrode plates is formed. It was exposed, and an external terminal electrode for ground potential was formed on the exposed portion.

【００１１】さらに、前記基体の表裏両面を貫通する信
号パターン導体層を形成して、前記基体の表面側に信号
用電極パッドを、基体の裏面側に信号用外部端子電極を
形成した。Further, a signal pattern conductor layer penetrating both the front and back surfaces of the base was formed, and signal electrode pads were formed on the front side of the base and external signal terminal electrodes were formed on the back side of the base.

【００１２】[0012]

【作用】本発明によれば、基体の内部に、電源ライン共
通電極板で構成される電源ラインと、グランドライン共
通電極板で構成されるグランドラインとの間に間に容量
成分を形成することができる。この容量成分は、ＩＣ電
源のデカップリングコンデンサとして用いられ、各ライ
ンにのってしまうノイズを除去し、ＩＣチップの安定な
動作が可能となる。According to the present invention, a capacitance component is formed between a power supply line constituted by a power supply line common electrode plate and a ground line constituted by a ground line common electrode plate inside a substrate. Can be. This capacitance component is used as a decoupling capacitor of the IC power supply, and removes noise that is put on each line, thereby enabling stable operation of the IC chip.

【００１３】しかも、この容量成分を形成する電源ライ
ン共通電極板、グランドライン共通電極板は、基体の表
面に対して直交するように誘電体磁器層間に配置されて
いる。従って、所定容量成分を形成する場合に、基体の
表面に対して直交して対向する電源ライン共通電極板、
グランドライン共通電極板の対向積層数を増減させ、ま
た、対向面積を増減させることになる。対向積層数が増
化しても、実質的に誘電体磁器の層厚に相当する程度で
あり、まだ、対向面積を増減させることは、基板の厚み
方向で対応できるため、搭載されるＩＣチップの形状に
応じて、専有効率の最も高い基体の形状とすることがで
きる。Further, the power supply line common electrode plate and the ground line common electrode plate forming the capacitance component are arranged between the dielectric ceramic layers so as to be orthogonal to the surface of the base. Therefore, when forming the predetermined capacitance component, a power line common electrode plate orthogonally facing the surface of the base,
The number of opposed laminations of the ground line common electrode plate is increased or decreased, and the facing area is increased or decreased. Even if the number of opposed laminations increases, it is substantially equivalent to the thickness of the dielectric porcelain, and it is still possible to increase or decrease the facing area in the thickness direction of the substrate. Depending on the shape, the shape of the substrate having the highest specific efficiency can be obtained.

【００１４】また、電源ライン共通電極板の一部を基体
表面に露出して電源電極パッドを形成し、グランドライ
ン共通電極板の一部を基体表面に露出してグランドライ
ン電源電極パッドを形成しても、各共通電極板と電極パ
ッドとの接続は従来のようにビアホール導体を用いる必
要が全くない。しかも、共通電極板と同一平面に延びる
一部が露出するだけで共通電極と電極パッドとの間の接
続信頼性が飛躍的に向上する。しかも、所定容量を発生
するため電源ライン共通電極板とグランドライン共通電
極板とを交互に複数対向させた場合、複数の共通電極板
と電極パッドとが接続されることになるため、一層導接
続頼性が向上する。A part of the power line common electrode plate is exposed on the surface of the base to form a power electrode pad, and a part of the ground line common electrode plate is exposed on the surface of the base to form a ground line power electrode pad. However, the connection between each common electrode plate and the electrode pad does not require the use of a via-hole conductor as in the conventional case. In addition, the connection reliability between the common electrode and the electrode pad is remarkably improved only by exposing a part extending on the same plane as the common electrode plate. Moreover, when a plurality of power supply line common electrode plates and ground line common electrode plates are alternately opposed to each other to generate a predetermined capacitance, the plurality of common electrode plates and the electrode pads are connected to each other, so that more conductive connection is performed. Reliability is improved.

【００１５】また、基体の表面にＩＣチップを実装する
ために形成した電源ライン用の電極パッドやグランドラ
イン用の電極パッドが、電源ライン共通電極板、グラン
ドライン共通電極板の平面（広がり）方向のうち基体の
表面側に露出した部分に配置されることになる。従来の
ように、基体表面と平行に電極層が配置されている場合
には、ビアホール導体が必要であった構造に比較して、
非常に安定した接続が達成される。また、共通電極板と
電極パッドとの間のインダクタンス成分、即ち、各ライ
ンのインダクタンス成分も低減できるため、ＩＣチップ
の高速動作が非常に安定する。Further, the power supply line electrode pad and the ground line electrode pad formed for mounting the IC chip on the surface of the base are arranged in the plane (spread) direction of the power supply line common electrode plate and the ground line common electrode plate. Of the substrates exposed at the surface side of the substrate. When the electrode layer is arranged in parallel with the surface of the base as in the related art, compared to a structure that requires a via-hole conductor,
A very stable connection is achieved. In addition, since the inductance component between the common electrode plate and the electrode pad, that is, the inductance component of each line can be reduced, the high speed operation of the IC chip is very stable.

【００１６】また、前記基体の裏面に、複数の電源ライ
ン共通電極板の一部を基体の裏面に露出させて電源用外
部端子電極を形成し、複数のグランドライン共通電極板
の一部を基体の裏面に露出させてグランド電位用外部端
子電極を形成している。従って、このＩＣ搭載用基体を
プリント配線基板の表面に実装することができ、実装処
理が非常に簡単、確実に行える。Further, a part of the plurality of power supply line common electrode plates is exposed on the back surface of the base to form a power supply external terminal electrode, and a part of the plurality of ground line common electrode plates is formed on the base body. To form a ground potential external terminal electrode. Therefore, this IC mounting base can be mounted on the surface of the printed wiring board, and the mounting process can be performed very simply and reliably.

【００１７】さらに、電源ライン、グランドライン以外
に、基体には、表裏を貫通する信号パターン導体層及び
その信号パターン導体層の上下部分に接続する信号パッ
ド及び信号用外部端子電極が形成されているため、信号
ラインを電源ラインやグランドラインと同一の取り扱
え、ＩＣチップを直接接合することは勿論、ＩＣチップ
を収容したＩＣパッケージを接合することも非常に簡単
となる。Further, in addition to the power supply line and the ground line, a signal pattern conductor layer penetrating the front and back surfaces, signal pads connected to upper and lower portions of the signal pattern conductor layer, and signal external terminal electrodes are formed on the base. Therefore, the signal line can be handled in the same manner as the power supply line and the ground line, and it becomes very easy to join the IC package accommodating the IC chip as well as directly joining the IC chip.

【００１８】[0018]

【発明の実施の形態】以下、本発明のＩＣチップ搭載用
基板を図面に基づいて詳説する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an IC chip mounting substrate according to the present invention will be described in detail with reference to the drawings.

【００１９】図１は、本発明のＩＣチップ搭載用基板の
表面側の平面図であり、図２は裏面側の平面図であり、
図３（ａ）〜（ｃ）は、図１の基体に用いる電源ライン
共通電極板及びグランドライン共通電極板に沿って切断
した状態の断面図であり、（ａ）は電源ライン共通電極
板、（ｂ）はグランドライン共通電極板である。また、
（ｃ）は、信号用電極パッドのパターンである。FIG. 1 is a plan view on the front side of the substrate for mounting an IC chip of the present invention, and FIG. 2 is a plan view on the back side.
FIGS. 3A to 3C are cross-sectional views of a state cut along a power line common electrode plate and a ground line common electrode plate used for the base body of FIG. 1, and FIG. (B) is a ground line common electrode plate. Also,
(C) is a pattern of a signal electrode pad.

【００２０】図４は、図１の部分拡大図である。FIG. 4 is a partially enlarged view of FIG.

【００２１】図において、１０は基体であり、１は表面
に対して垂直方向に複数の積層配置された誘電体層であ
る。誘電体層は、例えばチタン酸バリウムなどをはじめ
とする高誘電磁器率の材料から成る。即ち、各誘電体層
１は短冊状となっており、その短冊状の長辺側の一方の
端面が、基体１０の表面を構成し、他方の端面が搭載基
体１０の裏面を構成している。In FIG. 1, reference numeral 10 denotes a substrate, and 1 denotes a plurality of dielectric layers arranged in a direction perpendicular to the surface. The dielectric layer is made of a material having a high dielectric constant, such as barium titanate. That is, each of the dielectric layers 1 has a strip shape, and one end face on the long side of the strip shape constitutes the surface of the base 10, and the other end face constitutes the back face of the mounting base 10. .

【００２２】この基体１０の表面には、ＩＣチップ( 図
１では省略) と接合し得る電源電極パッド４、グランド
電位用電極パッド５、信号用電極パッド６が形成されて
いる。この各電極パッド４、５、６は、銀、銅またはそ
れを主体とする合金材料あるいはその表面にニッケル、
金などの表面層形成した導体膜で構成されている。On the surface of the base 10, there are formed a power supply electrode pad 4, a ground potential electrode pad 5, and a signal electrode pad 6 which can be connected to an IC chip (omitted in FIG. 1). Each of the electrode pads 4, 5, and 6 is made of silver, copper or an alloy material mainly containing silver, copper, or nickel,
It is composed of a conductor film having a surface layer formed of gold or the like.

【００２３】電源電極パッド４、グランド電位用電極パ
ッド５、信号用電極パッド６は、概略矩形状に形成され
ており、例えば、ＩＣチップの電極パッドに対応する位
置に形成されている。図１において、電源電極パッド４
とグランド電位用電極パッド５とが縦横に各々が交互に
マトリックス状に配列されている。そして、このマトリ
ック状に配列された電極パッド４、電極パッド５の周囲
に、信号用電極パッド６が形成されている。この配置関
係は、基体１０に実装されるＩＣチップの下面の電極の
配置に準拠して配置される。The power supply electrode pad 4, the ground potential electrode pad 5, and the signal electrode pad 6 are formed in a substantially rectangular shape, for example, at positions corresponding to the electrode pads of an IC chip. In FIG. 1, the power supply electrode pad 4
And the ground potential electrode pads 5 are alternately arranged in a matrix in the vertical and horizontal directions. A signal electrode pad 6 is formed around the electrode pads 4 and 5 arranged in a matrix. This arrangement is based on the arrangement of the electrodes on the lower surface of the IC chip mounted on the base 10.

【００２４】即ち、マトリック状に配列された電源電極
パッド４とグランド電位用電極パッド５とは、図１にお
いて、例えば１０行１２列で配置され、信号用電極パッ
ド６は、０行目、１１行目、０列目、１３列目に配置さ
れている。That is, the power supply electrode pads 4 and the ground potential electrode pads 5 arranged in a matrix are arranged in, for example, 10 rows and 12 columns in FIG. It is arranged in the row, the 0th column, and the 13th column.

【００２５】行列を（n,m)で示すと, 例えば、1 行目に
おいて、電源電極パッド４は、（1,1)、(1,3) 、（1,
5)、(1,7) ・・・であり、グランド電位用電極パッド５
は、（1,2)、(1,4) 、（1,6)、(1,8) ・・・となる。If the matrix is represented by (n, m), for example, in the first row, the power supply electrode pads 4 are (1,1), (1,3), (1,
5), (1,7)... And the ground potential electrode pad 5
Are (1,2), (1,4), (1,6), (1,8).

【００２６】また、2 行目において、電源電極パッド４
は、（2,2)、(2,4) 、（2,6)、(2,8) ・・・であり、グ
ランド電位用電極パッド５は、（2,1)、(2,3) 、(2,5)
、(2,7) ・・・となる。In the second row, the power supply electrode pad 4
Are (2,2), (2,4), (2,6), (2,8)..., And the ground potential electrode pad 5 is (2,1), (2,3) , (2,5)
, (2,7)...

【００２７】尚、信号用電極パッド６に関しては、例え
ば第１行目において、０列目には形成されていないが、
ＩＣチップの電極パッドに応じてこの位置にも信号用電
極パッド６を形成しも構わない。The signal electrode pad 6 is not formed on the 0th column in the first row, for example.
The signal electrode pad 6 may be formed at this position according to the electrode pad of the IC chip.

【００２８】基体１０の裏面には、プリント配線基板に
形成された外部回路と接続し得る電源用外部端子電極
７、グランド電位用外部端子電極８及び信号用外部端子
電極９が形成されている。各外部端子電極７、８、９
は、上述のように銀、銅またはそれを主体とする合金材
料あるいはその表面にニッケル、金などの表面層形成し
た導体膜で構成されている。On the back surface of the base 10, there are formed a power supply external terminal electrode 7, a ground potential external terminal electrode 8, and a signal external terminal electrode 9 which can be connected to an external circuit formed on the printed wiring board. Each external terminal electrode 7, 8, 9
Is composed of silver, copper or an alloy material mainly containing silver or copper as described above, or a conductor film having a surface layer of nickel, gold, or the like formed on the surface thereof.

【００２９】例えば、図２において、電源用外部端子電
極７とグランド電位用外部端子電極８とは縦横に各々が
交互にマトリックス状に配列されている。尚、電源用外
部端子電極７とグランド電位用外部端子電極８との電極
ピッチは、基体１０の表面側の電極パッド４、５のピッ
チに比較して広くなっている。これにより、プリント配
線基板への接合信頼性を向上させている。For example, in FIG. 2, the power supply external terminal electrodes 7 and the ground potential external terminal electrodes 8 are vertically and horizontally alternately arranged in a matrix. The electrode pitch between the power supply external terminal electrode 7 and the ground potential external terminal electrode 8 is wider than the pitch between the electrode pads 4 and 5 on the front surface side of the base 10. Thereby, the reliability of joining to the printed wiring board is improved.

【００３０】また、基体１０の内部には、基体１０の表
面に直交し、且つ互いにその平行となる短冊状の電源ラ
イン共通電極板２、グランドライン共通電極板３が配置
されている。電源ライン共通電極板２、グランドライン
共通電極板３は、誘電体層１を介して互いに対向するよ
うに配置されている。この電源ライン共通電極板２、グ
ランドライン共通電極板３を図３に示す。Inside the base 10, there are disposed a power supply line common electrode plate 2 and a ground line common electrode plate 3 which are orthogonal to the surface of the base 10 and parallel to each other. The power supply line common electrode plate 2 and the ground line common electrode plate 3 are arranged to face each other with the dielectric layer 1 interposed therebetween. FIG. 3 shows the power supply line common electrode plate 2 and the ground line common electrode plate 3.

【００３１】図３（ａ）は、同一行に配置された電極パ
ッド、例えば、電源電極パッド４（１，１）、（１，
３）・・・、グランド電位用電極パッド５（１，２）、
（１，４）・・・の下部に配置される電源ライン共通電
極板２である。FIG. 3A shows electrode pads arranged on the same row, for example, power supply electrode pads 4 (1, 1), (1, 1).
3)..., Ground potential electrode pad 5 (1, 2),
Power supply line common electrode plate 2 arranged below (1, 4).

【００３２】電源ライン共通電極板２は、短冊状の誘電
体磁器１の形状に近似した短冊状をなしている。また、
電源ライン共通電極板２の上辺には、基体１０の表面に
露出するパッド接続部２ａ・・・を有している。また、
電源ライン共通電極板２の下辺には、基体１０の表面に
露出する端子電極接続部２ｂ・・・を有している。The power supply line common electrode plate 2 has a strip shape similar to the shape of the strip-shaped dielectric ceramic 1. Also,
On the upper side of the power supply line common electrode plate 2, there are provided pad connection portions 2a,. Also,
On the lower side of the power supply line common electrode plate 2, there are provided terminal electrode connecting portions 2b exposed on the surface of the base 10.

【００３３】そして、電源ライン共通電極板２の両端部
（図３（ａ）で左右側端部）には、信号パターン導体６
１が形成されている。この信号パターン導体６１は、基
体１０の両主面に延びている。The signal pattern conductor 6 is connected to both ends of the power supply line common electrode plate 2 (left and right ends in FIG. 3A).
1 is formed. The signal pattern conductor 61 extends to both main surfaces of the base 10.

【００３４】上述の接続パッド２ａ、２ａ・・・は、図
１の第１行目の１列目、３列目・・に存在する電源電極
パッド４の位置に露出している。また、端子電極接続部
２ｂ・・は、図２の第１行目の電源用外部端子電極７の
配置領域に露出している。The connection pads 2a, 2a,... Are exposed at the positions of the power supply electrode pads 4 in the first row, first column, third column,. The terminal electrode connection portions 2b are exposed in the arrangement area of the power supply external terminal electrodes 7 on the first row in FIG.

【００３５】図３（ｂ）は、同一行に配置された電極パ
ッド、例えば、電源電極パッド４（１，１）、（１，
３）・・・、グランド電位用電極パッド５（１，２）、
（１，４）・・・の下部に配置されるグランドライン共
通電極板３である。FIG. 3B shows electrode pads, for example, power supply electrode pads 4 (1, 1), (1,
3)..., Ground potential electrode pad 5 (1, 2),
The ground line common electrode plate 3 is disposed below (1, 4).

【００３６】グランドライン共通電極板３は、短冊状の
誘電体磁器１の形状に近似した短冊状をなしている。ま
た、グランドライン共通電極板３の上辺には、基体１０
の表面に露出するパッド接続部３ａ・・・を有してい
る。また、グランドライン共通電極板３の下辺には、基
体１０の裏面に露出する端子電極接続部３ｂ・・・を有
している。The ground line common electrode plate 3 has a strip shape similar to the shape of the strip-shaped dielectric ceramic 1. The base 10 is provided on the upper side of the ground line common electrode plate 3.
Are exposed on the surface of the pad. Further, on the lower side of the ground line common electrode plate 3, there are provided terminal electrode connecting portions 3b,.

【００３７】上述の接続パッド３ａ、３ａ・・・は、図
１の第１行目の２列目、４列目・・に存在するグランド
電位用電極パッド５の位置に露出している。また、端子
電極接続部３ｂ・・・は、図２の第１行目の電源用外部
端子電極７の配置領域に露出している。The connection pads 3a, 3a,... Are exposed at the positions of the ground potential electrode pads 5 in the second row, the fourth column,. The terminal electrode connecting portions 3b are exposed in the area where the power supply external terminal electrodes 7 are arranged in the first row of FIG.

【００３８】そして、グランドライン共通電極板３の両
端部（図３（ａ）で左右側端部）には、信号パターン導
体６１が形成されている。この信号パターン導体６１
は、基体１０の両主面に延びている。Signal pattern conductors 61 are formed at both ends (left and right ends in FIG. 3A) of the ground line common electrode plate 3. This signal pattern conductor 61
Extend on both main surfaces of the base 10.

【００３９】各共通電極板２、３の上辺側のパッド接続
部２ａ、３ａのピッチは、基体１０の表面の電極パッド
４、５のピッチに対応して狭いピッチとなっており、共
通電極板２、３の下辺側の端子電極接続部２ｂ、３ｂの
ピッチは、基体１０の裏面の電源用外部端子電極７、グ
ランド電位用外部端子電極８のピッチに対応して広いピ
ッチとなっている。The pitch of the pad connection portions 2a, 3a on the upper side of each of the common electrode plates 2, 3 is a narrow pitch corresponding to the pitch of the electrode pads 4, 5 on the surface of the substrate 10. The pitch of the terminal electrode connecting portions 2b and 3b on the lower side of the bases 2 and 3 is a wide pitch corresponding to the pitch of the power supply external terminal electrode 7 and the ground potential external terminal electrode 8 on the back surface of the base 10.

【００４０】図３（ａ）（ｂ）には、第１行目、第３行
目・・・に用いるものであり、第２行目、第４行目・・
・においては、図３（ａ）に示す共通電極板を、グラン
ドライン共通電極板に用い、図３（ｂ）に示すグランド
ライン共通電極板を電源ライン共通電極板に用いればよ
い。3A and 3B are used for the first line, the third line,..., And the second line, the fourth line,.
In (2), the common electrode plate shown in FIG. 3A may be used as a ground line common electrode plate, and the ground line common electrode plate shown in FIG. 3B may be used as a power supply line common electrode plate.

【００４１】尚、図３（ａ）、（ｂ）において、左右端
部に信号パターン導体６１を形成しているが、両端部の
いずれか一方の信号パターン導体６１をダミー（図１で
は点線で示すパッド）とすれば、信号パターン導体６１
も全ての行に共用化できる。In FIGS. 3A and 3B, the signal pattern conductors 61 are formed at the left and right ends, but one of the signal pattern conductors 61 at both ends is a dummy (in FIG. 1, a dotted line). Signal pattern conductor 61
Can be shared by all rows.

【００４２】また、このパターンを信号パターン導体６
１のピッチを１／２だけずらせば、第０行目と第１３行
目を共用することができる。This pattern is used as a signal pattern conductor 6
If the pitch of 1 is shifted by １ ／, the 0th line and the 13th line can be shared.

【００４３】図４には、電源電極パッド４（１，１）、
（１，３）・・・、グランド電位用電極パッド５（１，
２）、（１，４）・・・の下部には、各々３枚の電源ラ
イン共通電極板２とグランドライン共通電極板３とが誘
電体磁器層１を介して交互に配置されている。FIG. 4 shows a power supply electrode pad 4 (1, 1),
(1, 3) ..., ground potential electrode pad 5 (1,
2), (1, 4)..., Three power supply line common electrode plates 2 and ground line common electrode plates 3 are alternately arranged via the dielectric ceramic layer 1.

【００４４】また、信号用電極パッド６（０，０）、
（０，２）・・・、６（１１,1) 、6(１１,3) ・・・の
下部には、各々6 枚の信号導体パターンが配置されてい
る。The signal electrode pads 6 (0, 0),
.., 6 (11,1), 6 (11,3)... Are provided with six signal conductor patterns, respectively.

【００４５】上述の電源電極パッド４とグランド電位用
電極パッド５とのピッチは、例えばＩＣチップやＩＣチ
ップを実装したチップサイズパッケージの実装面に配列
された電源電極、グランド電位電極のピッチに合致する
値となっている。例えば、５０〜１００μｍ程度であ
る。The pitch between the power supply electrode pad 4 and the ground potential electrode pad 5 corresponds to, for example, the pitch of the power supply electrode and the ground potential electrode arranged on the mounting surface of the IC chip or a chip size package on which the IC chip is mounted. Value. For example, it is about 50 to 100 μm.

【００４６】これに対して、電源用外部端子電極７、グ
ランド電位用外部端子電極８のピッチは、電源電極パッ
ド４とグランド電位用電極パッド５とのピッチに比較し
て非常に大きいピッチとなっている。例えば１００〜３
００μｍ程度となっている。On the other hand, the pitch between the power supply external terminal electrode 7 and the ground potential external terminal electrode 8 is much larger than the pitch between the power supply electrode pad 4 and the ground potential electrode pad 5. ing. For example, 100-3
It is about 00 μm.

【００４７】これにより、ＩＣチップ搭載用基板を例え
ば外部回路が形成されたプリント配線基板上に実装する
時、外部回路の配線パターンと電源用外部端子電極７、
グランド電位用外部端子電極８とが互いに短絡すること
なく接合できるようにしているためである。Thus, when the IC chip mounting substrate is mounted on, for example, a printed wiring board on which an external circuit is formed, the wiring pattern of the external circuit and the external terminal electrode 7 for the power supply can be used.
This is because the external terminal electrode 8 for ground potential can be joined without short-circuiting.

【００４８】上述の電源電極パッド４、グランド電位用
電極パッド５及び電源用外部端子電極７、グランド電位
用外部端子電極８の配置位置、その電極間ピッチは、電
源ライン共通電極板２、グランドライン共通電極板３の
上辺及び下辺とから露出する接続部２ａ、２ａ・・・、
２ｂ、２１ｂ・・・、３ａ、３ａ・・・、３ｂ、３ｂ・
・・の露出位置によって任意に制御することができる。The arrangement positions of the power supply electrode pad 4, the ground potential electrode pad 5, the power supply external terminal electrode 7, and the ground potential external terminal electrode 8 and the pitch between the electrodes are determined by the power supply line common electrode plate 2, the ground line, and the like. Connection portions 2a, 2a,... Exposed from the upper side and the lower side of the common electrode plate 3.
3b, 21b ... 3a, 3a ..., 3b, 3b
.. Can be arbitrarily controlled by the exposure position.

【００４９】以上のように、ＩＣチップ用搭載基板によ
れば、電源電極パッド４と電源用外部端子電極７との間
の電源ライン共通電極板２は誘電体層１・・・を介して
グランドライン共通電極板３と対向しており、その間で
所定容量成分が形成されることになり、電源ラインの高
周波成分のノイズを除去するデカップリングコンデンサ
として作用させることができる。As described above, according to the mounting substrate for an IC chip, the power supply line common electrode plate 2 between the power supply electrode pad 4 and the power supply external terminal electrode 7 is grounded via the dielectric layers 1. It faces the line common electrode plate 3, and a predetermined capacitance component is formed between them, so that it can function as a decoupling capacitor for removing high frequency component noise of the power supply line.

【００５０】また、基体１０の表面に対して直交するよ
うにライン共通電極板２、３が配置されている。しか
も、共通電極板２、３が短冊状であること、この共通電
極板２、３と電源電極パッド４、グランド電位用電極パ
ッド５との間が、共通電極板２、３と電源用外部端子
７、グランド電位用外部端子電極８との間が、共通電極
板２、３から平面的に広がる接続部２ａ、２ｂ、３ａ、
３ｂによって接続されているため、電源電極パッド４と
電源用外部端子電極７及びグランド電位用電極パッド５
とグランド電位用外部端子電極８とのライン上のインダ
クタンス成分を低減することができる。The line common electrode plates 2 and 3 are arranged so as to be orthogonal to the surface of the base 10. Moreover, the common electrode plates 2 and 3 are strip-shaped, and the space between the common electrode plates 2 and 3 and the power supply electrode pad 4 and the ground potential electrode pad 5 is between the common electrode plates 2 and 3 and the power supply external terminal. 7, connecting portions 2a, 2b, 3a, which extend from the common electrode plates 2, 3 in a plane with the ground potential external terminal electrode 8.
3b, the power supply electrode pad 4, the power supply external terminal electrode 7, and the ground potential electrode pad 5
It is possible to reduce the inductance component on the line between the external terminal electrode 8 and the ground potential external terminal electrode 8.

【００５１】同時に各電極パッドは、複数のライン共通
電極電源板に接続するため、これによっても、ライン上
のインダクタンス成分を低減することができる。At the same time, since each electrode pad is connected to a plurality of line common electrode power supply plates, this can also reduce the inductance component on the line.

【００５２】これは従来の搭載基体に比較して非常にデ
カップリングコンデンサの容量成分の設定、小型化、さ
らに低インダクタンス化が非常に容易な構造であると言
える。It can be said that this is a structure in which setting of the capacitance component of the decoupling capacitor, downsizing, and lowering of the inductance are extremely easy as compared with the conventional mounting base.

【００５３】例えば、容量成分と搭載基体の小型化にお
いて、容量を発生するライン共通電極板２、３が、本発
明では、基体１０の表面に直交するように配置されてお
り、従来では、基体の表面に平行するように配置されて
いる。従って、従来の搭載基体において、所定容量を達
成するためには、ライン共通電極板の平面形状を大きく
するか、逆に積層対向数を増加させる必要がある。ライ
ン共通電極板の平面形状を大きくすると、ＩＣチップの
電極パッドのピッチが大きくなってしまう。異なる電位
のラインを、他の電位のライン共通電極板を貫通するさ
せる必要があり、導通信頼性が大きく低下してしまう。
これに対して、本発明では、ライン共通電極板２、３と
各電極パッド４、５が直接接続させることができるた
め、非常に安定した接続が達成されることになる。For example, in reducing the size of the capacitance component and the mounting base, the line common electrode plates 2 and 3 that generate the capacitance are arranged so as to be orthogonal to the surface of the base 10 in the present invention. Are arranged so as to be parallel to the surface. Therefore, in order to achieve a predetermined capacity in the conventional mounting base, it is necessary to increase the planar shape of the line common electrode plate or, conversely, to increase the number of opposed layers. When the planar shape of the line common electrode plate is increased, the pitch of the electrode pads of the IC chip is increased. It is necessary to penetrate a line having a different potential through a line common electrode plate having another potential, which greatly reduces conduction reliability.
On the other hand, in the present invention, since the line common electrode plates 2 and 3 can be directly connected to the respective electrode pads 4 and 5, a very stable connection is achieved.

【００５４】また、従来の電極パッド、外部端子電極と
ライン共通電極板とが、ビアホール導体によって接続さ
れることになり、このビアホール導体を形成しなくては
ならず、また、容量成分を大きくするため、積層対向数
を増加させれば、ビアホール導体の寄生インダクスタン
ス成分が増大してしまいＩＣチップの動作が不安定とな
る。In addition, the conventional electrode pads, external terminal electrodes, and the line common electrode plate are connected by via-hole conductors, and the via-hole conductors must be formed, and the capacitance component is increased. Therefore, if the number of stacked layers is increased, the parasitic inductance component of the via-hole conductor increases, and the operation of the IC chip becomes unstable.

【００５５】これに対して、本発明では、ライン共通電
極板２、３と各電極パッド４、５が直接接続させること
ができるため、インダクタンス成分を減少することがで
き、しかも、電極パッド４、５の直下の共通電極板２、
３の積層数を増加すれば、導通信頼性が向上する。On the other hand, according to the present invention, since the line common electrode plates 2 and 3 and the respective electrode pads 4 and 5 can be directly connected, the inductance component can be reduced. 5, a common electrode plate 2 directly below
If the number of stacked layers 3 is increased, the conduction reliability is improved.

【００５６】また、基体１０の電極パッド４、５、６に
対して、搭載基体１０の裏面に外部端子電極７、８、９
が配置されているため、この基体１０を外部回路が形成
されたプリント配線基体上に搭載する上で非常に簡単に
実装することきができる。The external terminal electrodes 7, 8, 9 are provided on the back surface of the mounting base 10 with respect to the electrode pads 4, 5, 6 of the base 10.
Are arranged, it is very easy to mount the substrate 10 on a printed wiring substrate on which an external circuit is formed.

【００５７】次に、本発明の製造方法を説明する。Next, the manufacturing method of the present invention will be described.

【００５８】本発明の特徴的なラインライン共通電極板
２、３となる導体膜が形成されたグリーンシートを順次
積層し、これを切断して短冊状の積層体グリーンシート
を形成し、これを各グリーンシート主面が互いに接合す
るように圧着を行い、焼成処理して、焼成された基体の
表面に電源電極パッド４、グランド電位用電極パッド
５、裏面に電源用外部端子電極７、グランド電位用外部
端子電極８を焼き付けにより形成する。Green sheets on which conductor films to be the characteristic line line common electrode plates 2 and 3 of the present invention are formed are sequentially laminated, and cut to form strip-shaped laminated green sheets. Crimping is performed so that the main surfaces of the green sheets are bonded to each other, firing is performed, and the power supply electrode pad 4 and the ground potential electrode pad 5 are provided on the surface of the fired base, and the power supply external terminal electrode 7 is provided on the back surface. The external terminal electrodes 8 are formed by baking.

【００５９】例えば、チタン酸バリウムなどの誘電体材
料からなるグリーンシートは、図１〜図４の構造では、
合計４種類の電極パターンが形成されたグリーンシート
が必要なる。For example, a green sheet made of a dielectric material such as barium titanate has a structure shown in FIGS.
A green sheet on which a total of four types of electrode patterns are formed is required.

【００６０】第１のグーシートは、例えばグリーンシー
トに図３（ａ）の電源ライン共通電極板２となる導体膜
を複数配列したグリーンシートである。The first goo sheet is, for example, a green sheet in which a plurality of conductor films serving as the power supply line common electrode plate 2 shown in FIG.

【００６１】第２のグーシートは、例えばグリーンシー
トに図３（ｂ）のグランドライン共通電極板３となる導
体膜を複数配列したグリーンシートである。The second goo sheet is, for example, a green sheet in which a plurality of conductor films serving as the ground line common electrode plate 3 shown in FIG.

【００６２】第３のグーシートは、例えばグリーンシー
トに図３（ｃ）の信号パターン導体６１となる導体膜が
形成されグリーンシートである。The third goo sheet is, for example, a green sheet in which a conductor film serving as the signal pattern conductor 61 shown in FIG. 3C is formed on a green sheet.

【００６３】第４のシートは、マージン層となるグリー
ンシートである。The fourth sheet is a green sheet serving as a margin layer.

【００６４】まず、図４で示す符号Ｔ０となる領域は、
４枚の第３のシートとその積層上下面にに２枚づづ配置
した第４のシートとを平面的に積層し、この積層体を１
つの基体１０の厚み相当の幅で切断して、第１の短冊状
積層グリーンシートとする。First, the region indicated by the symbol T0 shown in FIG.
Four third sheets and four fourth sheets, two on each of the upper and lower surfaces of the third sheet, are laminated two-dimensionally.
The first substrate 10 is cut at a width corresponding to the thickness of the substrate 10 to obtain a first strip-shaped laminated green sheet.

【００６５】次に、図４で示す符号Ｔ１、Ｔ２・・・と
なる領域（短冊状グリーンシート部分）は、３枚の第１
のシートと３枚の第２のシートと４枚の第６のシートと
を平面的に積層し、この積層体を１つの搭載基体１０の
厚み相当の幅で切断する。Next, the regions (strip-shaped green sheets) indicated by reference symbols T1, T2... Shown in FIG.
This sheet, three second sheets, and four sixth sheets are laminated two-dimensionally, and this laminate is cut into a width equivalent to the thickness of one mounting base 10.

【００６６】具体的には、２枚の第６のシートを積層
し、その後、第１のシートと第２のシートとを交互に積
層した後、さらに、２枚の第６のシートを平面的に積層
し、この積層体を１つの搭載基体の厚み相当の幅で切断
して、第２の短冊状積層グリーンシートとする。この第
２の短冊状積層グリーンシートの切断一方端面からは、
電極パッド接続部２ａ・・・、３ａ・・・となる導体膜
が露出することになり、切断他方端面からは、端子電極
接続部２ｂ・・・、３ｂ・・・となる導体膜が露出する
ことになる。Specifically, two sixth sheets are stacked, and then the first sheet and the second sheet are alternately stacked. Then, the laminate is cut into a width corresponding to the thickness of one mounting base to obtain a second strip-shaped laminated green sheet. From one cut end face of the second strip-shaped laminated green sheet,
The conductor films that become the electrode pad connection portions 2a, 3a, and 3a are exposed, and the conductor films that become the terminal electrode connection portions 2b, 3b, and the like are exposed from the other cut end surface. Will be.

【００６７】尚、上述のグリーンシート上に、ライン共
通電極板２、３となる導体膜、信号パターン導体６１と
なる導体は、銀系材料や銅系材料を主成分とする導電性
ペーストの印刷乾燥により形成される。The conductor films serving as the line common electrode plates 2 and 3 and the conductor serving as the signal pattern conductor 61 are formed by printing a conductive paste mainly composed of a silver-based material or a copper-based material on the green sheet. It is formed by drying.

【００６８】次に、このように形成された第１〜第３の
短冊状積層グリーンシートを、各短冊積層グリーンシー
トの主面を上下として積層する。例えば、第１の短冊積
層グリーンシート（図４のＴ０）、第２の短冊積層グリ
ーンシート（図４のＴ１）、第３の短冊積層グリーンシ
ート（図４のＴ２）、第２の短冊積層グリーンシート
（図４のＴ３）、第３の短冊積層グリーンシート、・・
・第１の短冊状積層グリーンシートを積層し、圧着を行
い、未焼結基体体を形成する。Next, the first to third strip-shaped laminated green sheets thus formed are laminated with the main surfaces of the strip-shaped laminated green sheets up and down. For example, a first strip laminated green sheet (T0 in FIG. 4), a second strip laminated green sheet (T1 in FIG. 4), a third strip laminated green sheet (T2 in FIG. 4), a second strip laminated green Sheet (T3 in FIG. 4), third strip laminated green sheet,.
-Laminating the first strip-shaped laminated green sheets and performing pressure bonding to form an unsintered base body.

【００６９】これより、複数の短冊積層グリーンシート
を圧着した未焼成基体体の一方端面が搭載基体の表面と
なり、未焼成基体体の一方端面が搭載基体の他方端面が
搭載基体の裏面となる。Thus, one end face of the unfired base body to which the plurality of strip-laminated green sheets are pressed is the surface of the mounting base, and one end face of the unfired base body is the back end of the mounting base.

【００７０】次に、焼成処理を行う。この焼成処理は、
脱バインダ処理と焼結処理とからなり、例えば、大気雰
囲気中で１２００℃前後で焼成処理する。尚、誘電体材
料、導体膜の材料によって、焼成雰囲気や焼結温度が任
意に変更される。Next, a baking process is performed. This firing process
It consists of a binder removal process and a sintering process. For example, a firing process is performed at about 1200 ° C. in an air atmosphere. The firing atmosphere and the sintering temperature are arbitrarily changed depending on the dielectric material and the material of the conductive film.

【００７１】次に、図４の搭載基体１０の部分平面図に
示すように、所定された基体の表面に電源電極パッド
４、グランド電位用電極パッド５、信号用電極パッド６
となる導体膜、基体の裏面に、電源用外部端子電極７、
グランド電位用外部端子電極８、信号用外部端子電極９
となる導体膜が印刷されて焼成される。この各電極等
は、銀、銀ハラジウム、銅、ニッケルを主成分とする導
電性ペーストの印刷、焼き付けにより形成され、さらに
Ｎｉメッキや金メッキなどが施される。また、蒸着によ
りＮｉ層上に金を表面層とする構成であっても構わな
い。Next, as shown in a partial plan view of the mounting base 10 in FIG. 4, a power supply electrode pad 4, a ground potential electrode pad 5, a signal electrode pad 6
External terminal electrodes 7 for power supply
External terminal electrode 8 for ground potential, external terminal electrode 9 for signal
Is printed and fired. These electrodes and the like are formed by printing and baking a conductive paste containing silver, silver-haladium, copper, and nickel as main components, and are further subjected to Ni plating or gold plating. Further, a configuration in which gold is used as a surface layer on a Ni layer by vapor deposition may be used.

【００７２】これにより、図１〜図４に示すＩＣチップ
用搭載基板が達成される。As a result, the IC chip mounting substrate shown in FIGS. 1 to 4 is achieved.

【００７３】この製造方法の特徴的なことは、グリーン
シート上に電源ライン共通電極板２となる導体膜、グラ
ンドライン共通電極板３となる導体膜、信号用導体膜と
なる導体膜を夫々形成しておき、このグリーンシートを
第１回目の積層を行い、切断することにより、基体１０
を構成する一部（短冊積層グリーンシート）を形成し、
この短冊積層グリーンシートを再度圧着してしている。The feature of this manufacturing method is that a conductor film serving as the power line common electrode plate 2, a conductor film serving as the ground line common electrode plate 3, and a conductor film serving as the signal conductor film are formed on the green sheet, respectively. First, the green sheet is laminated for the first time and cut to obtain a substrate 10.
To form a part (strip green sheet)
This strip laminated green sheet is pressed again.

【００７４】即ち、上述の製造方法によれば、グリーン
シートの厚みを貫くビアホール導体が一切形成する必要
がなく、グリーンシートの積層と積層したグリーンシー
トの切断のみで簡単に製造することができる。That is, according to the above-described manufacturing method, there is no need to form a via-hole conductor that penetrates through the thickness of the green sheet at all, and the manufacturing can be easily performed only by stacking the green sheets and cutting the stacked green sheets.

【００７５】また、電極パッド４、５や外部端子電極
７、８との接続安定性は、ライン共通電極板の積層数を
増加させればよい。また、電源ライン共通電極板２とグ
ランドライン共通電極板３との間の容量成分（デカップ
リングコンデンサ）も、電源ライン共通電極板２とグラ
ンドライン共通電極板３の形状（搭載基体の厚み方向の
寸法）やその積層対向数を増加させたり、基体１０の厚
みを厚くして共通電極板２、３の対向面積を増加させれ
ばよく、これらは、搭載基体１０の平面的な大型化には
つながらない。The connection stability between the electrode pads 4 and 5 and the external terminal electrodes 7 and 8 may be increased by increasing the number of stacked line common electrode plates. The capacitance component (decoupling capacitor) between the power supply line common electrode plate 2 and the ground line common electrode plate 3 also depends on the shape of the power supply line common electrode plate 2 and the ground line common electrode plate 3 (in the thickness direction of the mounting base). It is only necessary to increase the size of the mounting base 10 or the number of opposed layers, or to increase the thickness of the base 10 to increase the facing area of the common electrode plates 2 and 3. it dose not connect.

【００７６】図５は、本発明の他の実装例を示すもので
ある。この実施例は基体１０の裏面構造である。図２に
示す構造では、裏面側の電源用外部端子電極７、グラン
ド電位用外部端子電極８がマトリックス状に配置されて
いる。これに対して、図５ではライン共通電極板２、３
が延びる方向を横切るように、帯状の外部端子電極帯７
１、８１が形成されている。しかも、帯状の外部端子電
極帯７１、８１の一部は、搭載基体１０の端部にパッド
７２、８２が形成されている。FIG. 5 shows another implementation example of the present invention. In this embodiment, the back surface structure of the base 10 is used. In the structure shown in FIG. 2, the power supply external terminal electrodes 7 and the ground potential external terminal electrodes 8 on the back side are arranged in a matrix. On the other hand, in FIG. 5, the line common electrode plates 2, 3
The external terminal electrode band 7 in a band shape is
1, 81 are formed. In addition, pads 72 and 82 are formed on the ends of the mounting base 10 in a part of the band-shaped external terminal electrode bands 71 and 81.

【００７７】この実施例は、外部回路が形成されたプリ
ント配線基体上に半田接合などにより接続するにあた
り、帯状の外部端子電極帯７１、８１に形成されてお
り、両者の短絡が一切発生しない。また、搭載基体１０
の端部にパッド７２、搭載基体１０の端部にまで電極パ
ッドを配置しているため、その接合にあたり接合信頼性
が向上する。In this embodiment, when connecting the printed circuit board on which the external circuit is formed by soldering or the like, the external terminal electrode strips 71 and 81 are formed in a band shape, and no short circuit occurs between them. The mounting base 10
Since the pad 72 is arranged at the end of the substrate and the electrode pad is arranged up to the end of the mounting base 10, the joining reliability is improved in joining.

【００７８】このような搭載基体１０においては、図６
（ａ），（ｂ）に示すように電源ライン共通電極板２
３、グランドライン共通電極板３３となっている。これ
の電源ライン共通電極板２３、グランドライン共通電極
板３３においては、外部端子電極接続パッド２３ｂ、３
３ｂは、左右側のいずれかに分離されて形成されてい
る。そして、図５の帯状の外部端子電極帯７１、８１に
接続されている。In such a mounting base 10, FIG.
As shown in (a) and (b), the power line common electrode plate 2
3. The ground line common electrode plate 33 is provided. In the power line common electrode plate 23 and the ground line common electrode plate 33, the external terminal electrode connection pads 23b, 3
3b is formed separately on either the left or right side. Then, they are connected to the strip-shaped external terminal electrode strips 71 and 81 in FIG.

【００７９】図７（ａ）、（ｂ）は、本発明のＩＣチッ
プ搭載用基板を用いたＩＣチップの応用的な実装構造を
示す。通常、ＩＣチップ搭載用基板に直接ＩＣチップを
実装するものの、ＩＣチップの底面の電極部の配置によ
って、直接のＩＣチップの実装が困難な場合がある。即
ち、ＩＣチップの底面の中央部に電源電極部、グランド
電位電極部がマトリック状に配置され、信号電極部が周
囲に配置されているとは限らない。FIGS. 7A and 7B show an applied mounting structure of an IC chip using the substrate for mounting an IC chip of the present invention. Normally, although an IC chip is directly mounted on an IC chip mounting substrate, direct mounting of the IC chip may be difficult due to the arrangement of the electrode portions on the bottom surface of the IC chip. That is, the power supply electrode portion and the ground potential electrode portion are arranged in a matrix at the center of the bottom surface of the IC chip, and the signal electrode portion is not always arranged around.

【００８０】そこで、図７（ａ）に示すように、基板１
００上にポリイミドなどの絶縁層１０ａ、１０ｂを被着
形成する。そして、絶縁層１０ａ、１０ｂとの層間に電
源電極パッド４、グランド電位用電極パッド５、信号用
電極パッド６と接続した配線１０ｃ、１０ｄ、１０ｅを
形成する。この配線１０ｃ、１０ｄ、１０ｅは、基体１
０の表面の信号用電極パッド６、電源電極パッド４、グ
ランド電位用電極パッド５を、ＩＣチップ１０ｚの電源
電極パッド、グランド電位用電極パッド、信号用電極パ
ッドに対応させている。そして、絶縁層１０ｂの表面に
電極パッド１０ｆ、１０ｇ、１０ｈを形成している。Therefore, as shown in FIG.
The insulating layers 10a and 10b made of polyimide or the like are formed on the substrate 00. Then, wires 10c, 10d, and 10e connected to the power supply electrode pad 4, the ground potential electrode pad 5, and the signal electrode pad 6 are formed between the insulating layers 10a and 10b. The wirings 10c, 10d, and 10e are
The signal electrode pad 6, the power supply electrode pad 4, and the ground potential electrode pad 5 on the surface of the IC chip 10z correspond to the power supply electrode pad, the ground potential electrode pad, and the signal electrode pad of the IC chip 10z. The electrode pads 10f, 10g, and 10h are formed on the surface of the insulating layer 10b.

【００８１】このようすれば、図１〜図６に示す構造の
基体１０上にＩＣチップ１０ｚの電極パッドの配置位置
に係わらず、ＩＣチップの安定的な動作が可能な汎用性
の高いＩＣチップ用搭載基板となる。In this way, a highly versatile IC chip capable of stable operation of the IC chip regardless of the arrangement position of the electrode pads of the IC chip 10z on the substrate 10 having the structure shown in FIGS. Mounting board.

【００８２】また、図７（ｂ）では、ＩＣチップ１０ｚ
と基板との間に、ＩＣチップ１０ｚの各電極パッドの配
置関係を、搭載用基板１００の表面の電源電極パッド
４、グランド電位用電極パッド５、信号用電極パッド６
の配置関係となるように変換するＩＣチップサイズの第
２の配線基板１０１を介在した例できる。このようにし
ても、ＩＣチップ１０ｚの電極部の配置位置にかぎら
ず、ＩＣチップ用搭載基板を用いることができる。In FIG. 7B, the IC chip 10z
The arrangement relationship of each electrode pad of the IC chip 10z between the power supply electrode pad 4, the ground potential electrode pad 5, and the signal electrode pad 6 on the surface of the mounting substrate 100 is described.
The second wiring board 101 having an IC chip size for conversion so as to have the above arrangement relationship can be interposed. Even in this case, the mounting substrate for the IC chip can be used irrespective of the arrangement position of the electrode portion of the IC chip 10z.

【００８３】上述の実施例では、電源用外部端子電極
７、グランド電位用外部端子電極８及び信号用外部端子
電極９が基体１０の裏面側に配置されている。しかし、
電源ライン共通電極板２、グランドライン共通電極板３
の上辺の端部に、電源用外部端子電極７、グランド電位
用外部端子電極８に接続する外部端子用接続パッド部を
形成することにより、搭載基体１０の表面周囲でボンデ
ィングワイヤなどを介して外部回路に接続できる搭載基
体とすることもできる。In the above embodiment, the power supply external terminal electrode 7, the ground potential external terminal electrode 8, and the signal external terminal electrode 9 are arranged on the back side of the base 10. But,
Power line common electrode plate 2, ground line common electrode plate 3
An external terminal connection pad connected to the power supply external terminal electrode 7 and the ground potential external terminal electrode 8 is formed at an end of the upper side of the mounting base 10 so as to allow external connection via a bonding wire or the like around the surface of the mounting base 10. The mounting base can be connected to a circuit.

【００８４】[0084]

【発明の効果】以上のように、本発明によれば、基体の
平面形状の小型化を達成するとともに、電源ラインとグ
ランドラインとの間のデカップリングコンデンサとなる
容量成分を安定的に形成することができ、しかも、電極
パッドと電源ライン、グランドラインとの間の導通部分
のインダクタンス成分を低減して、安定的な動作が可能
となＩＣチップの搭載用基板となる。As described above, according to the present invention, the planar shape of the base can be reduced in size, and the capacitance component serving as a decoupling capacitor between the power supply line and the ground line can be stably formed. In addition, the inductance component of the conductive portion between the electrode pad and the power supply line or the ground line can be reduced to provide an IC chip mounting substrate capable of stable operation.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のＩＣチップの搭載用基板の表面側の平
面図である。FIG. 1 is a plan view of a front surface side of a substrate for mounting an IC chip of the present invention.

【図２】本発明のＩＣチップの搭載用基板の裏面側の平
面図である。FIG. 2 is a plan view of the back surface side of the IC chip mounting substrate of the present invention.

【図３】（ａ）〜（ｃ）は、本発明のＩＣチップ搭載基
体に用いる電極パターンを説明する概略断面図である。FIGS. 3A to 3C are schematic cross-sectional views illustrating an electrode pattern used for an IC chip mounting base according to the present invention.

【図４】本発明の部分拡大平面図である。FIG. 4 is a partially enlarged plan view of the present invention.

【図５】本発明の他のＩＣチップ搭載用基板の裏面側の
平面図である。FIG. 5 is a plan view of the back surface side of another IC chip mounting substrate of the present invention.

【図６】（ａ）〜（ｂ）は、図５のＩＣチップ搭載基体
に用いる電極パターンを説明する概略断面図である。FIGS. 6A and 6B are schematic cross-sectional views illustrating an electrode pattern used for the IC chip mounting base of FIG. 5;

【図７】（ａ）、（ｂ）は、夫々本発明の搭載基体を利
用した使用の一例を示す概略図である。FIGS. 7A and 7B are schematic diagrams each showing an example of use using the mounting base of the present invention.

【符号の説明】[Explanation of symbols]

１０・・・基体 １・・・・誘電体層 ２・・・・電源ライン共通電極板 ３・・・・グランドライン共通電極板 ４・・・・電源電極パッド ５・・・・グランド電位用電極パッド ６・・・・信号用電極パッド ７・・・・電源用外部端子電極 ８・・・・グランド電位用外部端子電極 ９・・・・信号用外部端子電極 DESCRIPTION OF SYMBOLS 10 ... Base 1 ... Dielectric layer 2 ... Power supply line common electrode plate 3 ... Ground line common electrode plate 4 ... Power supply electrode pad 5 ... Ground potential electrode Pad 6 ... Signal electrode pad 7 ... Power supply external terminal electrode 8 ... Ground potential external terminal electrode 9 ... Signal external terminal electrode

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 基体を構成する複数の誘電体磁器層が、
該基体表面に対して直交するように積層されているとと
もに、複数の電源ライン共通電極板と複数のグランドラ
イン共通電極板が前記誘電体磁器層を挟んで配置されて
おり、且つ前記複数の電源ライン共通電極板の一部及び
グランドライン共通電極板の一部が基体の表面に露出さ
れて、電源電極パッド及びグランド電位電極パッドが形
成されていることを特徴とするＩＣチップ搭載用基板。1. A plurality of dielectric ceramic layers constituting a substrate,
A plurality of power supply line common electrode plates and a plurality of ground line common electrode plates are arranged so as to be orthogonal to the substrate surface, and the plurality of ground line common electrode plates are disposed with the dielectric ceramic layer interposed therebetween; A substrate for mounting an IC chip, wherein a part of a line common electrode plate and a part of a ground line common electrode plate are exposed on a surface of a base to form a power supply electrode pad and a ground potential electrode pad. 【請求項２】 前記基体の裏面に、複数の電源ライン共
通電極板の一部及び複数のグランドライン共通電極板の
一部を露出させて、該露出部分に電源用外部端子電極及
びグランド電位用外部端子電極を形成したことを特徴と
する請求項１記載のＩＣチップ搭載用基板。2. A part of a plurality of power supply line common electrode plates and a part of a plurality of ground line common electrode plates are exposed on the back surface of the base, and the exposed part is provided with a power supply external terminal electrode and a ground potential. 2. The substrate for mounting an IC chip according to claim 1, wherein an external terminal electrode is formed. 【請求項３】 基体の表裏両面を貫通する信号パターン
導体層を形成して、前記基体の表面側に信号用電極パッ
ドを、基体の裏面側に信号用外部端子電極を形成したこ
とを特徴とする請求項２記載のＩＣチップ搭載用基板。3. A signal pattern conductor layer penetrating both the front and back surfaces of the base, and a signal electrode pad is formed on the front side of the base, and a signal external terminal electrode is formed on the back side of the base. The substrate for mounting an IC chip according to claim 2.