JP2000137995A - 記憶装置 - Google Patents
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- JP2000137995A JP2000137995A JP10309832A JP30983298A JP2000137995A JP 2000137995 A JP2000137995 A JP 2000137995A JP 10309832 A JP10309832 A JP 10309832A JP 30983298 A JP30983298 A JP 30983298A JP 2000137995 A JP2000137995 A JP 2000137995A
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Abstract
(57)【要約】
【課題】 ECCチェックを行わない領域に対応するチ
ェックビット記憶部への書き込み、読み出しを可能とす
る記憶装置を提供する。 【解決手段】 ECCエラー検出部26は、外部装置か
ら書き込みデータを受信すると書き込みデータの受信を
通知し、チェックビット記憶部選択信号を受信し、書き
込みデータを送信する書き込みデータバッファ32と、
書き込みデータの受信を検知すると書き込みデータに対
しチェックビットを生成し送信するチェックビット生成
部34と、チェックビットかまたは書き込みデータを送
受信するセレクタ36と、データのエラーを検出し訂正
するECCエラー訂正部38と、読み出されたデータを
外部装置に送信する読み出しデータバッファ40とから
構成される。
ェックビット記憶部への書き込み、読み出しを可能とす
る記憶装置を提供する。 【解決手段】 ECCエラー検出部26は、外部装置か
ら書き込みデータを受信すると書き込みデータの受信を
通知し、チェックビット記憶部選択信号を受信し、書き
込みデータを送信する書き込みデータバッファ32と、
書き込みデータの受信を検知すると書き込みデータに対
しチェックビットを生成し送信するチェックビット生成
部34と、チェックビットかまたは書き込みデータを送
受信するセレクタ36と、データのエラーを検出し訂正
するECCエラー訂正部38と、読み出されたデータを
外部装置に送信する読み出しデータバッファ40とから
構成される。
Description
【0001】
【発明の属する技術分野】本発明は、ECCエラー検出
を行わないときチェックビット記憶部にデータを書き込
み可能な記憶装置に関する。
を行わないときチェックビット記憶部にデータを書き込
み可能な記憶装置に関する。
【0002】
【従来の技術】従来、ECC回路を備えた記憶装置は、
たとえば特開平1−273154号公報に記載されてい
る。この公報に記載のECC回路付記憶装置を図6を用
いて説明する。図6は、従来のECCチェックイネーブ
ルビット記憶部を含むECC回路付き記憶装置のブロッ
ク図である。図6に示すように、公報に記載のECC回
路付記憶装置は、各種データが書き込まれるデータ記憶
部10と、各種データがデータ記憶部10に格納される
ごとに付加されるチェックビットを記憶するチェックビ
ット記憶部12と、データ記憶部10の領域の中の一定
領域の単位毎にECCチェックを行うか否かを指定する
ECCチェックイネーブルビットを記憶するECCチェ
ックイネーブルビット記憶部14とを備えるメモリアレ
イ16と、データ記憶部10からのデータについて、チ
ェックビット記憶部12からのECCチェックイネーブ
ルビットの情報によってECCエラー検出を行い、シン
グルビットエラーまたはダブルビットエラーを検出し、
それぞれSEF信号(シングルビットエラーフラグ)ま
たはDEF信号(ダブルビットエラーフラグ)を出力す
るECCエラー検出部18と、データ記憶部10,チェ
ックビット記憶部12のデータの書き込みまたは読み出
し動作を制御し、アドレスデータとRAS信号(Row
Address Strobe)とCAS信号(Co
lumn Address Strobe)とをメモリ
アレイ16に出力するメモリ制御部20と、ECCチェ
ックイネーブルビット記憶部14とメモリ制御部20と
を接続しECCチェックイネーブルビットを相互にやり
取りする制御バス22とで構成されている。
たとえば特開平1−273154号公報に記載されてい
る。この公報に記載のECC回路付記憶装置を図6を用
いて説明する。図6は、従来のECCチェックイネーブ
ルビット記憶部を含むECC回路付き記憶装置のブロッ
ク図である。図6に示すように、公報に記載のECC回
路付記憶装置は、各種データが書き込まれるデータ記憶
部10と、各種データがデータ記憶部10に格納される
ごとに付加されるチェックビットを記憶するチェックビ
ット記憶部12と、データ記憶部10の領域の中の一定
領域の単位毎にECCチェックを行うか否かを指定する
ECCチェックイネーブルビットを記憶するECCチェ
ックイネーブルビット記憶部14とを備えるメモリアレ
イ16と、データ記憶部10からのデータについて、チ
ェックビット記憶部12からのECCチェックイネーブ
ルビットの情報によってECCエラー検出を行い、シン
グルビットエラーまたはダブルビットエラーを検出し、
それぞれSEF信号(シングルビットエラーフラグ)ま
たはDEF信号(ダブルビットエラーフラグ)を出力す
るECCエラー検出部18と、データ記憶部10,チェ
ックビット記憶部12のデータの書き込みまたは読み出
し動作を制御し、アドレスデータとRAS信号(Row
Address Strobe)とCAS信号(Co
lumn Address Strobe)とをメモリ
アレイ16に出力するメモリ制御部20と、ECCチェ
ックイネーブルビット記憶部14とメモリ制御部20と
を接続しECCチェックイネーブルビットを相互にやり
取りする制御バス22とで構成されている。
【0003】次に、ECC付記憶回路の動作について図
7を用いて説明する。図7は、図6の回路の動作を示す
タイミング図である。はじめに、ECCイネーブルビッ
ト記憶部14に、メモリ制御部より、データ記憶部のメ
モリアレイ16の一定の領域単位毎に、1ビットのEC
Cチェックイネーブル情報(即ち、ECCチェックイネ
ーブルビット)を記憶するアドレスが割り付けられてい
る。例えば、あらかじめ“1”(”H”)でECCチェ
ックを行う、“0”(”L”)でECCチェックを行わ
ないとして書き込んでおく。
7を用いて説明する。図7は、図6の回路の動作を示す
タイミング図である。はじめに、ECCイネーブルビッ
ト記憶部14に、メモリ制御部より、データ記憶部のメ
モリアレイ16の一定の領域単位毎に、1ビットのEC
Cチェックイネーブル情報(即ち、ECCチェックイネ
ーブルビット)を記憶するアドレスが割り付けられてい
る。例えば、あらかじめ“1”(”H”)でECCチェ
ックを行う、“0”(”L”)でECCチェックを行わ
ないとして書き込んでおく。
【0004】図7の(a)に示すように、データ書き込
み時は、メモリ制御部20は信号WEを”L”とする。
そしてECCエラー検出部18は、確定したデータのチ
ェックビットを生成する。さらに、メモリ制御部20
は、アドレス線に列アドレス(上位アドレス)、行アド
レス(下位アドレス)が確定する時点で信号RASと信
号CASとを”L”とする。データ記憶部2とチェック
ビット記憶部12は、信号RASが”L”となるタイミ
ングでアドレスを入力し、そして信号CASが”L”と
なるタイミングで行うアドレスの入力および、データま
たは、チェックビットの書き込みを行う。
み時は、メモリ制御部20は信号WEを”L”とする。
そしてECCエラー検出部18は、確定したデータのチ
ェックビットを生成する。さらに、メモリ制御部20
は、アドレス線に列アドレス(上位アドレス)、行アド
レス(下位アドレス)が確定する時点で信号RASと信
号CASとを”L”とする。データ記憶部2とチェック
ビット記憶部12は、信号RASが”L”となるタイミ
ングでアドレスを入力し、そして信号CASが”L”と
なるタイミングで行うアドレスの入力および、データま
たは、チェックビットの書き込みを行う。
【0005】図7の(b)に示すように、読み出し時に
は、ECCチェックを行う場合の読み出し時に、上記E
CCチェックイネーブルビット“1”(”H”)によ
り、メモリ制御部20が信号WE(Write Ena
ble)を”H”としたままで、前記書き込み時と同様
のタイミングで信号RASと信号CASを”L”とす
る。この動作により、データ記憶部10とチェックビッ
ト記憶部12よりデータまたはチェックビットが出力さ
れる。ECCエラー検出部18は、データ記憶装置10
より読み出されたデータと、チェックビット記憶部12
より読み出されたチェックビットを入力とし、1ビット
エラーと複数ビットエラーの検出を行い、1ビットエラ
ーが発生した場合には信号SEFを”L”にし、複数ビ
ットエラーが発生した場合には信号DEFを”L”にす
る。
は、ECCチェックを行う場合の読み出し時に、上記E
CCチェックイネーブルビット“1”(”H”)によ
り、メモリ制御部20が信号WE(Write Ena
ble)を”H”としたままで、前記書き込み時と同様
のタイミングで信号RASと信号CASを”L”とす
る。この動作により、データ記憶部10とチェックビッ
ト記憶部12よりデータまたはチェックビットが出力さ
れる。ECCエラー検出部18は、データ記憶装置10
より読み出されたデータと、チェックビット記憶部12
より読み出されたチェックビットを入力とし、1ビット
エラーと複数ビットエラーの検出を行い、1ビットエラ
ーが発生した場合には信号SEFを”L”にし、複数ビ
ットエラーが発生した場合には信号DEFを”L”にす
る。
【0006】図7の(c)に示すように、ECCチェッ
クを行わない場合の読み出し時には、すなわち上記EC
Cチェックイネーブルビット“0”(”L”)により、
メモリ制御部20はデータが確定した後、ECCチェッ
クの終了を待たずに読み取り動作を終了する。
クを行わない場合の読み出し時には、すなわち上記EC
Cチェックイネーブルビット“0”(”L”)により、
メモリ制御部20はデータが確定した後、ECCチェッ
クの終了を待たずに読み取り動作を終了する。
【0007】
【発明が解決しようとする課題】上述のように従来のE
CC回路付き記憶装置は、データ記憶部の、特にECC
チェックを必要としない領域の読み出しの場合に、選択
領域に対応するECCチェックビット記憶部の領域は確
保されているものの使用されることなく、資源効率の低
下をまねくという問題点があった。
CC回路付き記憶装置は、データ記憶部の、特にECC
チェックを必要としない領域の読み出しの場合に、選択
領域に対応するECCチェックビット記憶部の領域は確
保されているものの使用されることなく、資源効率の低
下をまねくという問題点があった。
【0008】本発明の目的は、ECCチェックを行わな
い領域に対応するチェックビット記憶部へのデータ書き
込み、読み出しを可能とし、資源活性化を図ることので
きる記憶装置を提供することにある。
い領域に対応するチェックビット記憶部へのデータ書き
込み、読み出しを可能とし、資源活性化を図ることので
きる記憶装置を提供することにある。
【0009】
【課題を解決するための手段】本発明の記憶装置は、記
憶領域に記憶するデータである書き込みデータにチェッ
クビットを付与し記憶領域に格納し、前記格納されたデ
ータを読み出すときエラーチェックを行なうECCエラ
ー検出器と、前記ECCエラー検出器とデータバスで接
続され前記書き込みデータを格納するデータ記憶部と、
前記ECCエラー検出器とチェックビットバスで接続さ
れ前記チェックビットを記憶するチェックビット記憶部
と、第1の制御バスが接続されエラーチェックを行なう
信号であるECCチェックイネーブルビットを記憶する
ECCチェックイネーブルビット記憶部とを有するメモ
リアレイと、前記第1の制御バスを接続し各部を制御す
るメモリ制御部と、前記第1の制御バスから分岐し前記
ECCエラー検出器とを接続し、前記ECCチェックイ
ネーブルビットを前記ECCエラー検出器へ伝える第2
の制御バスと、前記メモリ制御部から前記ECCエラー
検出部を接続し、前記チェックビット記憶部に前記書き
込みデータを格納可能とする信号であるチェックビット
記憶部選択信号を送信する第3の制御バスとを備えるこ
とを特徴とする。
憶領域に記憶するデータである書き込みデータにチェッ
クビットを付与し記憶領域に格納し、前記格納されたデ
ータを読み出すときエラーチェックを行なうECCエラ
ー検出器と、前記ECCエラー検出器とデータバスで接
続され前記書き込みデータを格納するデータ記憶部と、
前記ECCエラー検出器とチェックビットバスで接続さ
れ前記チェックビットを記憶するチェックビット記憶部
と、第1の制御バスが接続されエラーチェックを行なう
信号であるECCチェックイネーブルビットを記憶する
ECCチェックイネーブルビット記憶部とを有するメモ
リアレイと、前記第1の制御バスを接続し各部を制御す
るメモリ制御部と、前記第1の制御バスから分岐し前記
ECCエラー検出器とを接続し、前記ECCチェックイ
ネーブルビットを前記ECCエラー検出器へ伝える第2
の制御バスと、前記メモリ制御部から前記ECCエラー
検出部を接続し、前記チェックビット記憶部に前記書き
込みデータを格納可能とする信号であるチェックビット
記憶部選択信号を送信する第3の制御バスとを備えるこ
とを特徴とする。
【0010】前記ECCエラー検出器は、前記書き込み
データを受信し、前記チェックビット記憶部選択信号に
よって前記書き込みデータを前記データ記憶部かまたは
前記チェックビット記憶部へ格納する書き込みデータバ
ッファと、前記書き込みデータが前記データ記憶部に格
納され、前記書き込みデータのエラーチェックを行うと
き、前記書き込みデータへ付与するチェックビットを生
成するチェックビット生成部と、前記書き込みデータか
または前記チェックビットを、前記チェックビット記憶
部とやり取りするセレクタと、前記エラーチェックする
とき前記データ記憶部に格納されている読み出しデータ
と前記チェックビット記憶部に記憶されている前記チェ
ックビットとを照合し前記読み出しデータのエラーを訂
正するECCエラー訂正部と、前記読み出しデータを外
部装置へ送信する読み出しデータバッファとを備えるこ
とを特徴とする。
データを受信し、前記チェックビット記憶部選択信号に
よって前記書き込みデータを前記データ記憶部かまたは
前記チェックビット記憶部へ格納する書き込みデータバ
ッファと、前記書き込みデータが前記データ記憶部に格
納され、前記書き込みデータのエラーチェックを行うと
き、前記書き込みデータへ付与するチェックビットを生
成するチェックビット生成部と、前記書き込みデータか
または前記チェックビットを、前記チェックビット記憶
部とやり取りするセレクタと、前記エラーチェックする
とき前記データ記憶部に格納されている読み出しデータ
と前記チェックビット記憶部に記憶されている前記チェ
ックビットとを照合し前記読み出しデータのエラーを訂
正するECCエラー訂正部と、前記読み出しデータを外
部装置へ送信する読み出しデータバッファとを備えるこ
とを特徴とする。
【0011】さらに本発明の記憶装置は、データ記憶部
の所定領域単位ごとにECCチェックを行うか否かを指
定するECCチェックイネーブルビット信号と、ECC
チェックを行わない時にECCチェックビット記憶部へ
のデータ書き込み読み出しを示すチェックビット記憶部
選択信号により、ECCチェックを行わない場合のEC
Cチェックビット記憶部へのデータ書き込み、データ読
み出しを制御する手段を有し、所定領域毎にECCチェ
ックを行う場合と、行わない場合とで、記憶部制御方法
を切り替えることにより、ECCチェックを行わない領
域に対応するECCチェックビット記憶部へのデータ書
き込み、読み出しを可能としたものである。
の所定領域単位ごとにECCチェックを行うか否かを指
定するECCチェックイネーブルビット信号と、ECC
チェックを行わない時にECCチェックビット記憶部へ
のデータ書き込み読み出しを示すチェックビット記憶部
選択信号により、ECCチェックを行わない場合のEC
Cチェックビット記憶部へのデータ書き込み、データ読
み出しを制御する手段を有し、所定領域毎にECCチェ
ックを行う場合と、行わない場合とで、記憶部制御方法
を切り替えることにより、ECCチェックを行わない領
域に対応するECCチェックビット記憶部へのデータ書
き込み、読み出しを可能としたものである。
【0012】
【発明の実施の形態】本発明の実施の形態について図
1,図2を用いて詳細に説明する。図1は、本発明のE
CC回路付き記憶装置の回路ブロック図である。図2
は、本発明のECCエラー検出部の回路ブロック図であ
る。
1,図2を用いて詳細に説明する。図1は、本発明のE
CC回路付き記憶装置の回路ブロック図である。図2
は、本発明のECCエラー検出部の回路ブロック図であ
る。
【0013】図1に示すように、外部装置から受信した
各種データが書き込まれるデータ記憶部10と、各種デ
ータがデータ記憶部10に格納されるごとに付加される
チェックビットを記憶するチェックビット記憶部12
と、データ記憶部10の領域の中の一定領域の単位毎に
ECCチェックを行うか否かを指定するECCチェック
イネーブルビットを記憶するECCチェックイネーブル
ビット記憶部14とを備えるメモリアレイ16と、外部
装置からのデータを受信し、受信したデータをデータ記
憶部10へ格納し、データ記憶部10からのデータにつ
いて、チェックビット記憶部12のチェックビットをも
とにECCチェックイネーブルビットの情報によってE
CCエラー検出を行い、シングルビットエラーまたはダ
ブルビットエラーを検出し、それぞれSEF信号(シン
グルビットエラーフラグ)またはDEF信号(ダブルビ
ットエラーフラグ)を出力するECCエラー検出部18
と、データ記憶部10,チェックビット記憶部12のデ
ータの書き込みまたは読み出し動作を制御し、アドレス
データとRAS信号(Row Address Str
obe)とCAS信号(Column Address
Strobe)とをメモリアレイ16に出力し、さら
にECCチェックを行わないデータ記憶部10の領域に
対応するチェックビット記憶部12へのデータ書き込
み、読み出しを示すチェックビット記憶部選択信号を出
力するメモリ制御部24と、ECCチェックイネーブル
ビット記憶部14とメモリ制御部20とを接続しECC
チェックイネーブルビットを相互にやり取りする制御バ
ス22と、メモリ制御部24とECCエラー検出部26
とを接続し、書き込みデータをチェックビット記憶部1
2へ格納するために、メモリ制御部24から送信される
チェックビット記憶部選択信号を伝達する制御バス28
と、制御バス22からECCエラー検出部26へ分岐す
る制御バス30とで構成されている。
各種データが書き込まれるデータ記憶部10と、各種デ
ータがデータ記憶部10に格納されるごとに付加される
チェックビットを記憶するチェックビット記憶部12
と、データ記憶部10の領域の中の一定領域の単位毎に
ECCチェックを行うか否かを指定するECCチェック
イネーブルビットを記憶するECCチェックイネーブル
ビット記憶部14とを備えるメモリアレイ16と、外部
装置からのデータを受信し、受信したデータをデータ記
憶部10へ格納し、データ記憶部10からのデータにつ
いて、チェックビット記憶部12のチェックビットをも
とにECCチェックイネーブルビットの情報によってE
CCエラー検出を行い、シングルビットエラーまたはダ
ブルビットエラーを検出し、それぞれSEF信号(シン
グルビットエラーフラグ)またはDEF信号(ダブルビ
ットエラーフラグ)を出力するECCエラー検出部18
と、データ記憶部10,チェックビット記憶部12のデ
ータの書き込みまたは読み出し動作を制御し、アドレス
データとRAS信号(Row Address Str
obe)とCAS信号(Column Address
Strobe)とをメモリアレイ16に出力し、さら
にECCチェックを行わないデータ記憶部10の領域に
対応するチェックビット記憶部12へのデータ書き込
み、読み出しを示すチェックビット記憶部選択信号を出
力するメモリ制御部24と、ECCチェックイネーブル
ビット記憶部14とメモリ制御部20とを接続しECC
チェックイネーブルビットを相互にやり取りする制御バ
ス22と、メモリ制御部24とECCエラー検出部26
とを接続し、書き込みデータをチェックビット記憶部1
2へ格納するために、メモリ制御部24から送信される
チェックビット記憶部選択信号を伝達する制御バス28
と、制御バス22からECCエラー検出部26へ分岐す
る制御バス30とで構成されている。
【0014】図2に示すように、ECCエラー検出部2
6は、データ記憶部10と制御バス30に接続され、外
部装置から書き込みデータを受信すると書き込みデータ
の受信を通知し、チェックビット記憶部選択信号を受信
し、書き込みデータをデータ記憶部10またはチェック
ビット記憶部12へ送信する書き込みデータバッファ3
2と、書き込みデータバッファ32に接続され、書き込
みデータの受信を検知すると書き込みデータに対しチェ
ックビットを生成し送信するチェックビット生成部34
と、チェックビット記憶部12と書き込みデータバッフ
ァ32とチェックビット生成部34と制御バス28,3
0と接続されチェックビットまたは書き込みデータをチ
ェックビット記憶部12へ格納し、さらにチェックビッ
トまたは読み出すデータを受信し送信するセレクタ36
と、データ記憶部10とセレクタ36と制御バス28,
30と接続されデータ記憶部10またはセレクタ36を
介したチェックビット記憶部12から読み出したデータ
のエラーを検出し訂正するECCエラー訂正部38と、
ECCエラー訂正部38とセレクタ36とに接続され読
み出されたデータを外部装置に送信する読み出しデータ
バッファ40とから構成される。
6は、データ記憶部10と制御バス30に接続され、外
部装置から書き込みデータを受信すると書き込みデータ
の受信を通知し、チェックビット記憶部選択信号を受信
し、書き込みデータをデータ記憶部10またはチェック
ビット記憶部12へ送信する書き込みデータバッファ3
2と、書き込みデータバッファ32に接続され、書き込
みデータの受信を検知すると書き込みデータに対しチェ
ックビットを生成し送信するチェックビット生成部34
と、チェックビット記憶部12と書き込みデータバッフ
ァ32とチェックビット生成部34と制御バス28,3
0と接続されチェックビットまたは書き込みデータをチ
ェックビット記憶部12へ格納し、さらにチェックビッ
トまたは読み出すデータを受信し送信するセレクタ36
と、データ記憶部10とセレクタ36と制御バス28,
30と接続されデータ記憶部10またはセレクタ36を
介したチェックビット記憶部12から読み出したデータ
のエラーを検出し訂正するECCエラー訂正部38と、
ECCエラー訂正部38とセレクタ36とに接続され読
み出されたデータを外部装置に送信する読み出しデータ
バッファ40とから構成される。
【0015】本実施例のデータ信号について説明する。
チェックビット記憶部選択信号は、メモリ制御部24か
ら制御バス28を介し書き込みデータバッファとセレク
タ36とECCエラー訂正部38へ送信され、外部装置
から受信した書き込みデータをデータ記憶部10または
チェックビット記憶部12のいずれかに格納するかを指
示する信号である。ECCチェックイネーブルビット
は、メモリ制御部24から制御バス22,28を介しセ
レクタ36とECCエラー訂正部38へ送信され、さら
にはECCチェックイネーブルビット記憶部14へ記憶
され、ECCチェックが行われるときアクティブ
(“1”)となる信号である。チェックビットは、EC
Cチェックイネーブルビットがアクティブ(“1”)で
あるとき書き込みデータに対しチェックビット生成部3
4が付与しチェックビット記憶部12へ記憶されるもの
である。
チェックビット記憶部選択信号は、メモリ制御部24か
ら制御バス28を介し書き込みデータバッファとセレク
タ36とECCエラー訂正部38へ送信され、外部装置
から受信した書き込みデータをデータ記憶部10または
チェックビット記憶部12のいずれかに格納するかを指
示する信号である。ECCチェックイネーブルビット
は、メモリ制御部24から制御バス22,28を介しセ
レクタ36とECCエラー訂正部38へ送信され、さら
にはECCチェックイネーブルビット記憶部14へ記憶
され、ECCチェックが行われるときアクティブ
(“1”)となる信号である。チェックビットは、EC
Cチェックイネーブルビットがアクティブ(“1”)で
あるとき書き込みデータに対しチェックビット生成部3
4が付与しチェックビット記憶部12へ記憶されるもの
である。
【0016】次に、図3を用いてデータ構造を説明す
る。図3は、本発明のデータ記憶部およびチェックビッ
ト記憶部のメモリセル構成例を示す図である。図3に示
すように、データ記憶部10およびチェックビット記憶
部12内のメモリセルは、メモリセルのアレイ構造であ
る。メモリアレイ16は、データ記憶部10がnビット
幅、対応するチェックビット記憶部12がmビット幅で
(k+1)分のアドレスを有する。それぞれのメモリセ
ルは、メモリ制御部24より入力されるアドレス信号よ
り生成されるメモリセル選択信号A0,A1,・・・,
A(k−1),Akにより選択される。
る。図3は、本発明のデータ記憶部およびチェックビッ
ト記憶部のメモリセル構成例を示す図である。図3に示
すように、データ記憶部10およびチェックビット記憶
部12内のメモリセルは、メモリセルのアレイ構造であ
る。メモリアレイ16は、データ記憶部10がnビット
幅、対応するチェックビット記憶部12がmビット幅で
(k+1)分のアドレスを有する。それぞれのメモリセ
ルは、メモリ制御部24より入力されるアドレス信号よ
り生成されるメモリセル選択信号A0,A1,・・・,
A(k−1),Akにより選択される。
【0017】メモリ制御部24から入力されたアドレス
信号が、アドレス(k―1)番地であった場合、記憶部
のセルは、アドレス信号のデコードにより、メモリセル
選択信号がA(k―1)がアクティブ(“1”)とな
る。メモリセル選択信号A(k―1)がアクティブ
(“1”)になると、データ記憶部10,チェックビッ
ト記憶部12では、それぞれ相当する領域のビット0か
らビットn,ビットe0からビットemのメモリセルが
選択される。選択されたメモリセルへのデータ書き込
み,データ読み出しは、それぞれ、データバス,チェッ
クビットバスを介して行われる。
信号が、アドレス(k―1)番地であった場合、記憶部
のセルは、アドレス信号のデコードにより、メモリセル
選択信号がA(k―1)がアクティブ(“1”)とな
る。メモリセル選択信号A(k―1)がアクティブ
(“1”)になると、データ記憶部10,チェックビッ
ト記憶部12では、それぞれ相当する領域のビット0か
らビットn,ビットe0からビットemのメモリセルが
選択される。選択されたメモリセルへのデータ書き込
み,データ読み出しは、それぞれ、データバス,チェッ
クビットバスを介して行われる。
【0018】次に、図4を用いて、データ状態について
説明する。図4は、本実施例における指定アドレス、チ
ェックビット記憶部選択信号とメモリセル選択信号の対
応表を示す図である。図4に示すように、メモリ制御部
24よりメモリアレイ16に入力されるアドレス信号
は、メモリアレイ16内でデコードされ、対応するメモ
リセル選択信号がアクティブ(“1”)となる。指定ア
ドレスが0番地であればモリセル選択信号A0となり、
指定アドレスが1番地であればメモリセル選択信号A1
となり、さらに指定アドレスがk番地であればメモリセ
ル選択信号Akがアクティブ(“1”)となる。メモリ
セル選択信号がアクティブ(“1”)への変化は、デー
タ記憶部10,チェックビット記憶部12内のデータ書
き込み,読み出しの対象領域となるメモリセルが選択さ
れ、該当メモリセルへのデータの書き込み,読み出しが
行われる。ECCチェックを行わない場合のデータ書き
込み、読み出し対象領域が、データ記憶部10,チェッ
クビット記憶部12のいずれであるかの判別は、チェッ
クビット記憶部選択信号によって行われる。
説明する。図4は、本実施例における指定アドレス、チ
ェックビット記憶部選択信号とメモリセル選択信号の対
応表を示す図である。図4に示すように、メモリ制御部
24よりメモリアレイ16に入力されるアドレス信号
は、メモリアレイ16内でデコードされ、対応するメモ
リセル選択信号がアクティブ(“1”)となる。指定ア
ドレスが0番地であればモリセル選択信号A0となり、
指定アドレスが1番地であればメモリセル選択信号A1
となり、さらに指定アドレスがk番地であればメモリセ
ル選択信号Akがアクティブ(“1”)となる。メモリ
セル選択信号がアクティブ(“1”)への変化は、デー
タ記憶部10,チェックビット記憶部12内のデータ書
き込み,読み出しの対象領域となるメモリセルが選択さ
れ、該当メモリセルへのデータの書き込み,読み出しが
行われる。ECCチェックを行わない場合のデータ書き
込み、読み出し対象領域が、データ記憶部10,チェッ
クビット記憶部12のいずれであるかの判別は、チェッ
クビット記憶部選択信号によって行われる。
【0019】次に、本実施例の動作の説明を図1,図2
を用いて、ECCエラー検出部26の、前述のアドレス
指定により選択されたデータ記憶部10,チェックビッ
ト記憶部12内のメモリセルへのデータ書き込み、読み
出し動作を説明する。なお、動作タイミングは、従来の
動作タイミングと同様である。
を用いて、ECCエラー検出部26の、前述のアドレス
指定により選択されたデータ記憶部10,チェックビッ
ト記憶部12内のメモリセルへのデータ書き込み、読み
出し動作を説明する。なお、動作タイミングは、従来の
動作タイミングと同様である。
【0020】ECCエラー検出部26の書き込み動作に
ついて、ECCチェックを行なう場合のデータ書き込み
の動作を説明する。セレクタ36は、ECCチェックイ
ネーブルビットの(“1”)を受信すると、チェックビ
ット記憶部12への書き込みデータの書き込みを禁止す
る。書き込みデータが受信されると、書き込みデータバ
ッファ32は、チェックビット記憶部選択信号が
(“0”)の状態を受け取ると、チェックビット生成部
34へチェックビット生成を指示し、書き込みデータを
データ記憶部10へ格納する。セレクタ36は、チェッ
クビット生成部34からチェックビットを受信するとデ
ータ記憶部10へ格納された書き込みデータに対応する
チェックビット記憶部12のメモリセルへ受信したチェ
ックビットを記憶する。
ついて、ECCチェックを行なう場合のデータ書き込み
の動作を説明する。セレクタ36は、ECCチェックイ
ネーブルビットの(“1”)を受信すると、チェックビ
ット記憶部12への書き込みデータの書き込みを禁止す
る。書き込みデータが受信されると、書き込みデータバ
ッファ32は、チェックビット記憶部選択信号が
(“0”)の状態を受け取ると、チェックビット生成部
34へチェックビット生成を指示し、書き込みデータを
データ記憶部10へ格納する。セレクタ36は、チェッ
クビット生成部34からチェックビットを受信するとデ
ータ記憶部10へ格納された書き込みデータに対応する
チェックビット記憶部12のメモリセルへ受信したチェ
ックビットを記憶する。
【0021】次に、ECCチェックを行なわない場合の
データ書き込みの動作を説明する。セレクタ36は、E
CCチェックイネーブルビットの(“0”)を受信する
と、チェックビット記憶部12へのチェックビットの書
き込みを禁止する。書き込みデータが受信されると、書
き込みデータバッファ32は、チェックビット記憶部選
択信号が(“0”)の状態を受け取ると、書き込みデー
タをチェックビットをつけずにデータ記憶部10へ格納
し、チェックビット記憶部選択信号が(“1”)の状態
を受け取ると、書き込みデータをチェックビット記憶部
12へ格納する。
データ書き込みの動作を説明する。セレクタ36は、E
CCチェックイネーブルビットの(“0”)を受信する
と、チェックビット記憶部12へのチェックビットの書
き込みを禁止する。書き込みデータが受信されると、書
き込みデータバッファ32は、チェックビット記憶部選
択信号が(“0”)の状態を受け取ると、書き込みデー
タをチェックビットをつけずにデータ記憶部10へ格納
し、チェックビット記憶部選択信号が(“1”)の状態
を受け取ると、書き込みデータをチェックビット記憶部
12へ格納する。
【0022】次に、ECCチェックを行なう場合のデー
タ書き込みの動作を説明する。セレクタ36は、ECC
チェックイネーブルビットが(“1”)を受信するとデ
ータ記憶部10に格納されている読み出すデータのEC
Cチェックを行うことを認識する。データ記憶部10よ
り読み出されたデータは、ECCエラー訂正部38に入
力される。チェックビット記憶部12より読み出された
チェックビットデータは、セレクタ36に入力される。
セレクタ36は、入力されたチェックビットデータをE
CCエラー訂正部38に送信する。ECCエラー訂正部
38では、データ記憶部10より入力された読み出しデ
ータと、セレクタ36を介してチェックビット記憶部1
2より入力されたチェックビットデータより、エラー訂
正した読み出しデータを生成し、読み出しデータバッフ
ァ40を介して、読み出しデータを出力する。
タ書き込みの動作を説明する。セレクタ36は、ECC
チェックイネーブルビットが(“1”)を受信するとデ
ータ記憶部10に格納されている読み出すデータのEC
Cチェックを行うことを認識する。データ記憶部10よ
り読み出されたデータは、ECCエラー訂正部38に入
力される。チェックビット記憶部12より読み出された
チェックビットデータは、セレクタ36に入力される。
セレクタ36は、入力されたチェックビットデータをE
CCエラー訂正部38に送信する。ECCエラー訂正部
38では、データ記憶部10より入力された読み出しデ
ータと、セレクタ36を介してチェックビット記憶部1
2より入力されたチェックビットデータより、エラー訂
正した読み出しデータを生成し、読み出しデータバッフ
ァ40を介して、読み出しデータを出力する。
【0023】次に、ECCチェックを行なう場合のデー
タ読み出しの動作を説明する。セレクタ36は、ECC
チェックイネーブルビットが(“0”)を受信するとデ
ータ記憶部10に格納されている読み出すデータのEC
Cチェックを行わないことを認識する。読み出し対象領
域がデータ記憶部10の場合、データ記憶部10より読
み出されたデータは、ECCエラー訂正部38に入力さ
れる。ECCエラー訂正部38は、読み出されたデータ
を読み出しバッファ40に送信し、読み出しデータバッ
ファ40は読み出しデータを外部装置へ送信する。読み
出し対象領域がチェックビット記憶部12の場合、チェ
ックビット記憶部12より読み出されたデータは、セレ
クタ36に入力される。セレクタ36は、入力された読
み出されたデータを読み出しデータバッファ40に送信
し、読み出しデータバッファ40は読み出しデータを外
部装置へ送信する。
タ読み出しの動作を説明する。セレクタ36は、ECC
チェックイネーブルビットが(“0”)を受信するとデ
ータ記憶部10に格納されている読み出すデータのEC
Cチェックを行わないことを認識する。読み出し対象領
域がデータ記憶部10の場合、データ記憶部10より読
み出されたデータは、ECCエラー訂正部38に入力さ
れる。ECCエラー訂正部38は、読み出されたデータ
を読み出しバッファ40に送信し、読み出しデータバッ
ファ40は読み出しデータを外部装置へ送信する。読み
出し対象領域がチェックビット記憶部12の場合、チェ
ックビット記憶部12より読み出されたデータは、セレ
クタ36に入力される。セレクタ36は、入力された読
み出されたデータを読み出しデータバッファ40に送信
し、読み出しデータバッファ40は読み出しデータを外
部装置へ送信する。
【0024】次に、図5を用いて、本発明の他の実施例
を説明する。図5は、本発明の他の実施例による記憶装
置の回路ブロック図である。図5に示すように、ECC
チェックイネーブルビット記憶部14を外部より入力可
能なECCチェックイネーブルビット入力端子42を備
える。本実施例におけるECCチェックイネーブルビッ
ト入力端子42は、メモリアレイ16の全てを所定領域
としてECCチェックを行うか否かを指定するECCチ
ェックイネーブルビット信号を外部より入力する。なお
動作は、上述の実施例と同様である。
を説明する。図5は、本発明の他の実施例による記憶装
置の回路ブロック図である。図5に示すように、ECC
チェックイネーブルビット記憶部14を外部より入力可
能なECCチェックイネーブルビット入力端子42を備
える。本実施例におけるECCチェックイネーブルビッ
ト入力端子42は、メモリアレイ16の全てを所定領域
としてECCチェックを行うか否かを指定するECCチ
ェックイネーブルビット信号を外部より入力する。なお
動作は、上述の実施例と同様である。
【0025】
【発明の効果】本発明の記憶装置は、データ記憶部の所
定領域単位ごとにECCチェックを行うか否かを指定す
るECCチェックイネーブルビット信号と、ECCチェ
ックを行わない時にECCチェックビット記憶部へのデ
ータ書き込み読み出しを示すチェックビット記憶部選択
信号により、ECCチェックを行わない場合のECCチ
ェックビット記憶部へのデータ書き込み、データ読み出
しを制御する手段を有し、所定領域毎にECCチェック
を行う場合と、行わない場合とで、記憶部制御方法を切
り替えることにより、ECCチェックを行わない領域に
対応するECCチェックビット記憶部へのデータ書き込
み、読み出しを行うことができる。
定領域単位ごとにECCチェックを行うか否かを指定す
るECCチェックイネーブルビット信号と、ECCチェ
ックを行わない時にECCチェックビット記憶部へのデ
ータ書き込み読み出しを示すチェックビット記憶部選択
信号により、ECCチェックを行わない場合のECCチ
ェックビット記憶部へのデータ書き込み、データ読み出
しを制御する手段を有し、所定領域毎にECCチェック
を行う場合と、行わない場合とで、記憶部制御方法を切
り替えることにより、ECCチェックを行わない領域に
対応するECCチェックビット記憶部へのデータ書き込
み、読み出しを行うことができる。
【図1】本発明の記憶装置の回路ブロック図である。
【図2】本発明のECCエラー検出部の回路ブロック図
である。
である。
【図3】本発明のデータ記憶部およびチェックビット記
憶部のメモリセル構成例を示す図である。
憶部のメモリセル構成例を示す図である。
【図4】本実施例における指定アドレス、チェックビッ
ト記憶部選択信号とメモリセル選択信号の対応表を示す
図である。
ト記憶部選択信号とメモリセル選択信号の対応表を示す
図である。
【図5】本発明の他の実施例による記憶装置の回路ブロ
ック図である。
ック図である。
【図6】従来のECC回路付き記憶装置の回路ブロック
図である。
図である。
【図7】図6の回路の動作を示すタイミング図である。
10 データ記憶部 12 チェックビット記憶部 14 ECCチェックイネーブルビット記憶部 16 メモリアレイ 18 ECCエラー検出器 20 メモリ制御部 22 制御バス 24 メモリ制御部 26 ECCエラー検出器 28 制御バス 30 制御バス 32 書き込みデータバッファ 34 セレクタ 36 チェックビット生成部 38 ECCエラー訂正部 40 読み出しデータバッファ 42 ECCチェックイネーブルビット入力端子
【手続補正書】
【提出日】平成11年10月12日(1999.10.
12)
12)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0013
【補正方法】変更
【補正内容】
【0013】図1に示すように、外部装置から受信した
各種データが書き込まれるデータ記憶部10と、各種デ
ータがデータ記憶部10に格納されるごとに付加される
チェックビットを記憶するチェックビット記憶部12
と、データ記憶部10の領域の中の一定領域の単位毎に
ECCチェックを行うか否かを指定するECCチェック
イネーブルビットを記憶するECCチェックイネーブル
ビット記憶部14とを備えるメモリアレイ16と、外部
装置からのデータを受信し、受信したデータをデータ記
憶部10へ格納し、データ記憶部10からのデータにつ
いて、チェックビット記憶部12のチェックビットをも
とにECCチェックイネーブルビットの情報によってE
CCエラー検出を行い、シングルビットエラーまたはダ
ブルビットエラーを検出し、それぞれSEF信号(シン
グルビットエラーフラグ)またはDEF信号(ダブルビ
ットエラーフラグ)を出力するECCエラー検出部26
と、データ記憶部10,チェックビット記憶部12のデ
ータの書き込みまたは読み出し動作を制御し、アドレス
データとRAS信号(Row Address Str
obe)とCAS信号(Column Address
Strobe)とをメモリアレイ16に出力し、さら
にECCチェックを行わないデータ記憶部10の領域に
対応するチェックビット記憶部12へのデータ書き込
み、読み出しを示すチェックビット記憶部選択信号を出
力するメモリ制御部24と、ECCチェックイネーブル
ビット記憶部14とメモリ制御部24とを接続しECC
チェックイネーブルビットを相互にやり取りする制御バ
ス22と、メモリ制御部24とECCエラー検出部26
とを接続し、書き込みデータをチェックビット記憶部1
2へ格納するために、メモリ制御部24から送信される
チェックビット記憶部選択信号を伝達する制御バス30
と、制御バス22からECCエラー検出部26へ分岐す
る制御バス28とで構成されている。
各種データが書き込まれるデータ記憶部10と、各種デ
ータがデータ記憶部10に格納されるごとに付加される
チェックビットを記憶するチェックビット記憶部12
と、データ記憶部10の領域の中の一定領域の単位毎に
ECCチェックを行うか否かを指定するECCチェック
イネーブルビットを記憶するECCチェックイネーブル
ビット記憶部14とを備えるメモリアレイ16と、外部
装置からのデータを受信し、受信したデータをデータ記
憶部10へ格納し、データ記憶部10からのデータにつ
いて、チェックビット記憶部12のチェックビットをも
とにECCチェックイネーブルビットの情報によってE
CCエラー検出を行い、シングルビットエラーまたはダ
ブルビットエラーを検出し、それぞれSEF信号(シン
グルビットエラーフラグ)またはDEF信号(ダブルビ
ットエラーフラグ)を出力するECCエラー検出部26
と、データ記憶部10,チェックビット記憶部12のデ
ータの書き込みまたは読み出し動作を制御し、アドレス
データとRAS信号(Row Address Str
obe)とCAS信号(Column Address
Strobe)とをメモリアレイ16に出力し、さら
にECCチェックを行わないデータ記憶部10の領域に
対応するチェックビット記憶部12へのデータ書き込
み、読み出しを示すチェックビット記憶部選択信号を出
力するメモリ制御部24と、ECCチェックイネーブル
ビット記憶部14とメモリ制御部24とを接続しECC
チェックイネーブルビットを相互にやり取りする制御バ
ス22と、メモリ制御部24とECCエラー検出部26
とを接続し、書き込みデータをチェックビット記憶部1
2へ格納するために、メモリ制御部24から送信される
チェックビット記憶部選択信号を伝達する制御バス30
と、制御バス22からECCエラー検出部26へ分岐す
る制御バス28とで構成されている。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0015
【補正方法】変更
【補正内容】
【0015】本実施例のデータ信号について説明する。
チェックビット記憶部選択信号は、メモリ制御部24か
ら制御バス30を介し書き込みデータバッファとセレク
タ36とECCエラー訂正部38へ送信され、外部装置
から受信した書き込みデータをデータ記憶部10または
チェックビット記憶部12のいずれかに格納するかを指
示する信号である。ECCチェックイネーブルビット
は、メモリ制御部24から制御バス22,28を介しセ
レクタ36とECCエラー訂正部38へ送信され、さら
にはECCチェックイネーブルビット記憶部14へ記憶
され、ECCチェックが行われるときアクティブ
(“1”)となる信号である。チェックビットは、EC
Cチェックイネーブルビットがアクティブ(“1”)で
あるとき書き込みデータに対しチェックビット生成部3
4が付与しチェックビット記憶部12へ記憶されるもの
である。
チェックビット記憶部選択信号は、メモリ制御部24か
ら制御バス30を介し書き込みデータバッファとセレク
タ36とECCエラー訂正部38へ送信され、外部装置
から受信した書き込みデータをデータ記憶部10または
チェックビット記憶部12のいずれかに格納するかを指
示する信号である。ECCチェックイネーブルビット
は、メモリ制御部24から制御バス22,28を介しセ
レクタ36とECCエラー訂正部38へ送信され、さら
にはECCチェックイネーブルビット記憶部14へ記憶
され、ECCチェックが行われるときアクティブ
(“1”)となる信号である。チェックビットは、EC
Cチェックイネーブルビットがアクティブ(“1”)で
あるとき書き込みデータに対しチェックビット生成部3
4が付与しチェックビット記憶部12へ記憶されるもの
である。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0022
【補正方法】変更
【補正内容】
【0022】次に、ECCチェックを行なう場合のデー
タ読み出しの動作を説明する。セレクタ36は、ECC
チェックイネーブルビットが(“1”)を受信するとデ
ータ記憶部10に格納されている読み出すデータのEC
Cチェックを行うことを認識する。データ記憶部10よ
り読み出されたデータは、ECCエラー訂正部38に入
力される。チェックビット記憶部12より読み出された
チェックビットデータは、セレクタ36に入力される。
セレクタ36は、入力されたチェックビットデータをE
CCエラー訂正部38に送信する。ECCエラー訂正部
38では、データ記憶部10より入力された読み出しデ
ータと、セレクタ36を介してチェックビット記憶部1
2より入力されたチェックビットデータより、エラー訂
正した読み出しデータを生成し、読み出しデータバッフ
ァ40を介して、読み出しデータを出力する。
タ読み出しの動作を説明する。セレクタ36は、ECC
チェックイネーブルビットが(“1”)を受信するとデ
ータ記憶部10に格納されている読み出すデータのEC
Cチェックを行うことを認識する。データ記憶部10よ
り読み出されたデータは、ECCエラー訂正部38に入
力される。チェックビット記憶部12より読み出された
チェックビットデータは、セレクタ36に入力される。
セレクタ36は、入力されたチェックビットデータをE
CCエラー訂正部38に送信する。ECCエラー訂正部
38では、データ記憶部10より入力された読み出しデ
ータと、セレクタ36を介してチェックビット記憶部1
2より入力されたチェックビットデータより、エラー訂
正した読み出しデータを生成し、読み出しデータバッフ
ァ40を介して、読み出しデータを出力する。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0023
【補正方法】変更
【補正内容】
【0023】次に、ECCチェックを行なわない場合の
データ読み出しの動作を説明する。セレクタ36は、E
CCチェックイネーブルビットが(“0”)を受信する
とデータ記憶部10に格納されている読み出すデータの
ECCチェックを行わないことを認識する。読み出し対
象領域がデータ記憶部10の場合、データ記憶部10よ
り読み出されたデータは、ECCエラー訂正部38に入
力される。ECCエラー訂正部38は、読み出されたデ
ータを読み出しバッファ40に送信し、読み出しデータ
バッファ40は読み出しデータを外部装置へ送信する。
読み出し対象領域がチェックビット記憶部12の場合、
チェックビット記憶部12より読み出されたデータは、
セレクタ36に入力される。セレクタ36は、入力され
た読み出されたデータを読み出しデータバッファ40に
送信し、読み出しデータバッファ40は読み出しデータ
を外部装置へ送信する。
データ読み出しの動作を説明する。セレクタ36は、E
CCチェックイネーブルビットが(“0”)を受信する
とデータ記憶部10に格納されている読み出すデータの
ECCチェックを行わないことを認識する。読み出し対
象領域がデータ記憶部10の場合、データ記憶部10よ
り読み出されたデータは、ECCエラー訂正部38に入
力される。ECCエラー訂正部38は、読み出されたデ
ータを読み出しバッファ40に送信し、読み出しデータ
バッファ40は読み出しデータを外部装置へ送信する。
読み出し対象領域がチェックビット記憶部12の場合、
チェックビット記憶部12より読み出されたデータは、
セレクタ36に入力される。セレクタ36は、入力され
た読み出されたデータを読み出しデータバッファ40に
送信し、読み出しデータバッファ40は読み出しデータ
を外部装置へ送信する。
【手続補正6】
【補正対象書類名】図面
【補正対象項目名】図2
【補正方法】変更
【補正内容】
【図2】
Claims (6)
- 【請求項1】記憶領域に記憶するデータである書き込み
データにチェックビットを付与し記憶領域に格納し、前
記格納されたデータを読み出すときエラーチェックを行
なうECCエラー検出器と、 前記ECCエラー検出器とデータバスで接続され前記書
き込みデータを格納するデータ記憶部と、前記ECCエ
ラー検出器とチェックビットバスで接続され前記チェッ
クビットを記憶するチェックビット記憶部と、第1の制
御バスが接続されエラーチェックを行なう信号であるE
CCチェックイネーブルビットを記憶するECCチェッ
クイネーブルビット記憶部とを有するメモリアレイと、 前記第1の制御バスを接続し各部を制御するメモリ制御
部と、 前記第1の制御バスから分岐し前記ECCエラー検出器
とを接続し、前記ECCチェックイネーブルビットを前
記ECCエラー検出器へ伝える第2の制御バスと、 前記メモリ制御部から前記ECCエラー検出部を接続
し、前記チェックビット記憶部に前記書き込みデータを
格納可能とする信号であるチェックビット記憶部選択信
号を送信する第3の制御バスと、を備えることを特徴と
する記憶装置。 - 【請求項2】前記ECCエラー検出器は、 前記書き込みデータを受信し、前記チェックビット記憶
部選択信号によって前記書き込みデータを前記データ記
憶部かまたは前記チェックビット記憶部へ格納する書き
込みデータバッファと、 前記書き込みデータが前記データ記憶部に格納され、前
記書き込みデータのエラーチェックを行うとき、前記書
き込みデータへ付与するチェックビットを生成するチェ
ックビット生成部と、 前記書き込みデータかまたは前記チェックビットを、前
記チェックビット記憶部とやり取りするセレクタと、 前記エラーチェックするとき前記データ記憶部に格納さ
れている読み出しデータと前記チェックビット記憶部に
記憶されている前記チェックビットとを照合し前記読み
出しデータのエラーを訂正するECCエラー訂正部と、 前記読み出しデータを外部装置へ送信する読み出しデー
タバッファと、を備えることを特徴とする請求項1記載
の記憶装置。 - 【請求項3】ECCエラーチェックを行わない場合、前
記チェックビット記憶部に前記書き込みデータを格納す
るための制御信号としてチェックビット記憶部選択信号
を設けることを特徴とする請求項2記載の記憶装置。 - 【請求項4】ECCエラーチェックを行わないとき、チ
ェックビット記憶部選択信号が(“1”)のとき前記書
き込みデータが前記セレクタを介し前記チェックビット
記憶部に書き込まれ、チェックビット記憶部選択信号が
(“0”)のとき前記書き込みデータが前記データ記憶
部に書き込まれることを特徴とする請求項3記載の記憶
装置。 - 【請求項5】記憶領域に記憶するデータである書き込み
データにチェックビットを付与し記憶領域に格納し、前
記格納されたデータを読み出すときエラーチェックを行
なうECCエラー検出器と、 前記ECCエラー検出器とデータバスで接続され前記書
き込みデータを格納するデータ記憶部と、前記ECCエ
ラー検出器とチェックビットバスで接続され前記チェッ
クビットを記憶するチェックビット記憶部とを有するメ
モリアレイと、 第1の制御バスに接続され、前記エラーチェックを行な
うか否かの制御信号であるECCチェックイネーブルビ
ットを外部装置から入力するECCチェックイネーブル
ビット入力端子と、 前記第1の制御バスを接続し各部を制御するメモリ制御
部と、 前記第1の制御バスから分岐し前記ECCエラー検出器
とを接続し、前記ECCチェックイネーブルビットを前
記ECCエラー検出器へ伝える第2の制御バスと、 前記メモリ制御部から前記ECCエラー検出部を接続
し、前記チェックビット記憶部に前記書き込みデータを
格納可能とする信号であるチェックビット記憶部選択信
号を送信する第3の制御バスと、を備えることを特徴と
する記憶装置。 - 【請求項6】前記ECCエラー検出器は、 前記書き込みデータを受信し、前記チェックビット記憶
部選択信号によって前記書き込みデータを前記データ記
憶部かまたは前記チェックビット記憶部へ格納する書き
込みデータバッファと、 前記書き込みデータが前記データ記憶部に格納され、前
記書き込みデータのエラーチェックを行うとき、前記書
き込みデータへ付与するチェックビットを生成するチェ
ックビット生成部と、 前記書き込みデータかまたは前記チェックビットを、前
記チェックビット記憶部とやり取りするセレクタと、 前記エラーチェックするとき前記データ記憶部に格納さ
れている読み出しデータと前記チェックビット記憶部に
記憶されている前記チェックビットとを照合し前記読み
出しデータのエラーを訂正するECCエラー訂正部と、 前記読み出しデータを外部装置へ送信する読み出しデー
タバッファと、を備えることを特徴とする請求項5記載
の記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30983298A JP3157787B2 (ja) | 1998-10-30 | 1998-10-30 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30983298A JP3157787B2 (ja) | 1998-10-30 | 1998-10-30 | 記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000137995A true JP2000137995A (ja) | 2000-05-16 |
JP3157787B2 JP3157787B2 (ja) | 2001-04-16 |
Family
ID=17997809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30983298A Expired - Fee Related JP3157787B2 (ja) | 1998-10-30 | 1998-10-30 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3157787B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6609181B2 (en) * | 2000-05-11 | 2003-08-19 | Goodrich Corporation | Memory management unit with programmable EDAC descriptors |
JP2006217318A (ja) * | 2005-02-04 | 2006-08-17 | Nec Electronics Corp | データ通信システム |
JP2008084052A (ja) * | 2006-09-28 | 2008-04-10 | Nec Electronics Corp | 半導体記憶装置 |
KR20160020717A (ko) * | 2014-08-14 | 2016-02-24 | 윈본드 일렉트로닉스 코포레이션 | 반도체 기억장치 및 그 프로그래밍 방법 |
JP2022131054A (ja) * | 2021-02-26 | 2022-09-07 | 華邦電子股▲ふん▼有限公司 | 半導体記憶装置 |
-
1998
- 1998-10-30 JP JP30983298A patent/JP3157787B2/ja not_active Expired - Fee Related
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6609181B2 (en) * | 2000-05-11 | 2003-08-19 | Goodrich Corporation | Memory management unit with programmable EDAC descriptors |
JP2006217318A (ja) * | 2005-02-04 | 2006-08-17 | Nec Electronics Corp | データ通信システム |
JP4563834B2 (ja) * | 2005-02-04 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | データ通信システム |
JP2008084052A (ja) * | 2006-09-28 | 2008-04-10 | Nec Electronics Corp | 半導体記憶装置 |
KR20160020717A (ko) * | 2014-08-14 | 2016-02-24 | 윈본드 일렉트로닉스 코포레이션 | 반도체 기억장치 및 그 프로그래밍 방법 |
KR101651573B1 (ko) | 2014-08-14 | 2016-08-26 | 윈본드 일렉트로닉스 코포레이션 | 반도체 기억장치 및 그 프로그래밍 방법 |
JP2022131054A (ja) * | 2021-02-26 | 2022-09-07 | 華邦電子股▲ふん▼有限公司 | 半導体記憶装置 |
JP7143463B2 (ja) | 2021-02-26 | 2022-09-28 | 華邦電子股▲ふん▼有限公司 | 半導体記憶装置 |
US11715510B2 (en) | 2021-02-26 | 2023-08-01 | Windbond Electronics Corp. | Semiconductor memory device having control unit which sets the refresh interval of the memory cell |
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