JP2000131631A - Multi-beam image forming device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a multi-beam image forming device by which the deviation of the write-in position of plural light beams in a main scanning direction is highly accurately maintained even though the delay time of a delay picture element clock signal is fluctuated and whose image quality is improved. SOLUTION: A delay block 303 outputs plural picture element clock signals whose delay time is different based on a picture element clock signal CLK1. A selector 304 selects one picture element clock signal as the picture element clock signal CLK2 among the plural picture element clock signals. Reference voltage Va meaning the phase difference of the picture element clock signals CLK1 and CLK2 in the case that the write-in positions of laser beams LB1 and LB2 coincide with the main scanning position and smooth voltage Vavg meaning the phase difference of the picture element clock signals CLK1 and CLK2 at the point of present time are inputted to a comparator 310, and the comparator 310 controls the selection of the picture element clock signal of the selector 304 so that the smooth voltage Vavg coincides with the reference voltage Va in the case that there is a difference between the smooth voltage Vavg and the reference voltage Va.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、レーザプリンタや
デジタル複写機などの光ビーム画像形成装置に関し、特
に複数の光ビームの主走査方向への書込位置を制御する
技術の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a light beam image forming apparatus such as a laser printer or a digital copier, and more particularly to an improvement in a technique for controlling a writing position of a plurality of light beams in a main scanning direction.

【０００２】[0002]

【従来の技術】デジタル式の電子写真式画像形成装置に
おいては、入力された画素データに基づき、レーザビー
ムにより感光体ドラム上を画素ごとにドット状に書き込
んで静電画像を形成するようになっている。このような
静電画像の形成は、画素クロック信号に同期して再現す
べき画像データでレーザビームを光変調し、このレーザ
ビームを回転駆動される回転多面鏡のミラー面で偏向
し、回転駆動される感光体ドラム表面を主走査すること
で、実現される。2. Description of the Related Art In a digital electrophotographic image forming apparatus, an electrostatic image is formed by writing a dot on a photosensitive drum in a pixel-by-pixel manner with a laser beam based on input pixel data. ing. In forming such an electrostatic image, a laser beam is optically modulated with image data to be reproduced in synchronization with a pixel clock signal, and the laser beam is deflected by a mirror surface of a rotating polygon mirror which is driven to rotate, thereby rotating the laser beam. This is realized by performing main scanning on the surface of the photosensitive drum to be performed.

【０００３】このような主走査は通常１本のレーザビー
ムで行われており、１本のレーザビームで主走査する
と、各主走査ラインの書込位置が主走査方向に正確に合
わせることができるものの、回転多面鏡の回転速度が限
界速度付近に達しているため、画像形成速度をこれ以上
あげることができないという問題がある。この問題を解
決する方法として、近年では例えば２本のレーザビーム
を回転多面鏡のミラー面で偏向し、この２本のレーザビ
ームで感光体ドラム表面を副走査方向に一定の間隔をお
いて主走査するものがあり、これにより画像形成速度を
２倍に向上させている。[0003] Such main scanning is usually performed by one laser beam. When the main scanning is performed by one laser beam, the writing position of each main scanning line can be accurately adjusted in the main scanning direction. However, there is a problem that the image forming speed cannot be increased any more because the rotating speed of the rotating polygon mirror has reached near the limit speed. As a method for solving this problem, recently, for example, two laser beams are deflected by a mirror surface of a rotary polygon mirror, and the two laser beams are used to separate the main surface of the photosensitive drum at a constant interval in the sub-scanning direction. Some of them scan, thereby increasing the image forming speed by a factor of two.

【０００４】しかしながら、各レーザビームを出射する
２個のレーザダイオードの光軸が主走査方向にわずかで
もずれていると、たとえ２本のレーザビームを同じ画素
クロック信号に同期させて光変調したとしても、２本の
レーザビームの書込位置が光軸のずれ分主走査方向にず
れてしまい、２本のレーザビームで形成された画像がギ
ザギザ（ジッタ）となり画質が極端に悪くなってしま
う。したがって、マルチビーム画像形成装置において
は、このジッタを低減して画質を維持するためには、２
本のレーザビームの書込位置の位置合わせの精度のレベ
ルは数μｍ〜十数μｍ以下の非常に高精度なものが要求
される。However, if the optical axes of the two laser diodes emitting each laser beam are slightly shifted in the main scanning direction, it is assumed that the two laser beams are optically modulated in synchronization with the same pixel clock signal. Also, the writing positions of the two laser beams are shifted in the main scanning direction by the shift of the optical axis, and an image formed by the two laser beams becomes jagged (jitter), and the image quality is extremely deteriorated. Accordingly, in the multi-beam image forming apparatus, in order to reduce the jitter and maintain the image quality, the
It is required that the level of the accuracy of the writing position of the book laser beam be very high, ranging from several μm to several tens μm or less.

【０００５】これを機械的構成で実現するものとして２
つのレーザダイオードの光軸を主走査方向に調整するよ
うにしたものがあるが、この機械的構成で上記位置合わ
せ精度を確保するには機械的構成の加工精度を飛躍的に
高めなければならず、高価となるといった難点がある。[0005] This is realized by a mechanical configuration as 2
Although the optical axis of two laser diodes is adjusted in the main scanning direction, in order to secure the above alignment accuracy with this mechanical configuration, the processing accuracy of the mechanical configuration must be dramatically increased. However, there is a disadvantage that it becomes expensive.

【０００６】そこで、最近のマルチビーム画像形成装置
においては、２本のレーザビームの書込位置を電気的に
調整する電気的構成が、機械的構成と併せて採用されて
いる。この電気的構成は、画素クロック信号を２つに分
け、一方だけを遅延ブロックに通過させて遅延させるも
のである。より詳しくは、遅延ブロックは、画素クロッ
ク信号が入力される入力端子と、画素クロック信号が出
力される複数の出力端子と、入力端子と各出力端子との
間に配設され、半導体で形成される複数のゲートとを備
え、各ゲートが有する遅延時間によって各出力端子から
遅延時間の異なる画素クロック信号を出力するようにな
っており、各出力端子からそれぞれ出力される遅延時間
の異なる画素クロック信号の中から２本のレーザビーム
の書込位置の主走査方向へのずれが最も少ない画素クロ
ック信号が１つ選択され、この画素クロック信号を出力
する出力端子に接続具が常時接続される構成となってい
る。このような遅延ブロックでは、小型な構成でありな
がら、出力端子の数を多くして遅延時間が微細に異なる
遅延画素クロック信号を数多く出力することができる。
このため、各画素クロック信号の中から２本のレーザビ
ームの書込位置の主走査方向へのずれが最も少ない画素
クロック信号を容易に選択できる。この遅延ブロックを
介する画素クロック信号に同期して一方のレーザビーム
を光変調するとともに、遅延ブロックを通過させない他
方の画素クロック信号に同期して他方のレーザビームを
光変調すると、機械的構成における２本のレーザビーム
の書込位置のずれ調整を粗調整程度にとどめておいて
も、２つの画素クロック信号の時間差の分２本のレーザ
ビームの書込位置がずれ、粗調整で調整しきれない書込
位置の主走査方向へのずれをさらに小さくすることがで
きる。Therefore, in a recent multi-beam image forming apparatus, an electric configuration for electrically adjusting the writing position of two laser beams is employed together with a mechanical configuration. In this electrical configuration, a pixel clock signal is divided into two, and only one is passed through a delay block to delay it. More specifically, the delay block is provided between the input terminal to which the pixel clock signal is input, the plurality of output terminals from which the pixel clock signal is output, and the input terminal and each output terminal, and is formed of a semiconductor. A plurality of gates, and outputs a pixel clock signal having a different delay time from each output terminal according to the delay time of each gate, and a pixel clock signal having a different delay time output from each output terminal. A pixel clock signal in which the writing position of the two laser beams in the main scanning direction is the smallest is selected, and a connector is always connected to an output terminal for outputting the pixel clock signal. Has become. In such a delay block, it is possible to output a large number of delayed pixel clock signals having a small configuration and a large number of output terminals and having minutely different delay times.
Therefore, it is possible to easily select, from each pixel clock signal, a pixel clock signal in which the writing position of the two laser beams is least shifted in the main scanning direction. When one laser beam is optically modulated in synchronization with the pixel clock signal passing through the delay block, and the other laser beam is optically modulated in synchronization with the other pixel clock signal that does not pass through the delay block, the two Even if the deviation adjustment of the writing positions of the two laser beams is limited to the coarse adjustment, the writing positions of the two laser beams are deviated by the time difference between the two pixel clock signals and cannot be adjusted completely by the coarse adjustment. The deviation of the writing position in the main scanning direction can be further reduced.

【０００７】[0007]

【発明が解決しようとする課題】ところで、上記従来技
術では機械的構成で粗調整を行った上で、微調整を電気
的構成で行うため、コスト面での負担は少なく、その上
微調整もきくという利点がある反面、環境の変動により
遅延ブロックのゲートの遅延時間が変動しやすいため、
従来のマルチビーム画像形成装置では、レーザビームの
書込位置の主走査方向へのずれをなくすようにせっかく
調整しておいても、選択した画素クロック信号の遅延時
間が変動する結果、レーザビームの書込位置の主走査方
向へのずれを要求される程高い精度で維持することが困
難であるという課題がある。特に、近年の画像形成装置
においては、主走査方向への画素密度を高くするため、
画素クロック信号の周波数が数十ＭＨｚまで高くなって
きており、遅延時間の差が大きいと、周波数が高くなる
ほどレーザビームの書込位置の主走査方向へのずれを高
い精度で維持することが困難になる。However, in the above-mentioned prior art, the coarse adjustment is performed by a mechanical configuration and then the fine adjustment is performed by an electrical configuration, so that the burden on the cost is small, and the fine adjustment is also performed. The advantage is that the delay time of the gate of the delay block fluctuates easily due to environmental fluctuations.
In the conventional multi-beam image forming apparatus, the delay time of the selected pixel clock signal fluctuates as a result of changing the write position of the laser beam in the main scanning direction even if it is adjusted so as to eliminate the shift. There is a problem in that it is difficult to maintain the deviation of the writing position in the main scanning direction with high accuracy as required. In particular, in recent image forming apparatuses, in order to increase the pixel density in the main scanning direction,
The frequency of the pixel clock signal is increasing to several tens of MHz, and if the difference in delay time is large, it becomes more difficult to maintain the deviation of the writing position of the laser beam in the main scanning direction with higher accuracy as the frequency increases. become.

【０００８】本発明は、上述の問題点に鑑みてなされた
ものであり、遅延ブロックから出力される画素クロック
信号の遅延時間が変動しても、複数の光ビームの書込位
置の主走査方向へのずれを高い精度で維持することがで
き、画質を向上させたマルチビーム画像形成装置を提供
することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems. Even if the delay time of a pixel clock signal output from a delay block fluctuates, the writing position of a plurality of light beams in the main scanning direction is reduced. It is an object of the present invention to provide a multi-beam image forming apparatus capable of maintaining a deviation with high accuracy and improving image quality.

【０００９】[0009]

【課題を解決するための手段】上記課題を解決するため
に、本発明に係るマルチビーム画像形成装置は、画素ク
ロック信号に同期して光変調されたＮ（２以上の整数）
本の光ビームを副走査方向に一定の間隔をおいて主走査
することにより、像担持体上に画像を形成するマルチビ
ーム画像形成装置であって、Ｎ本中の１本の光ビームに
対する基準画素クロック信号を生成する基準画素クロッ
ク信号生成手段と、前記基準画素クロック信号に基づい
て、他の光ビームに対する（Ｎ−１）個の遅延画素クロ
ック信号を生成する（Ｎ−１）個の遅延画素クロック信
号生成手段と、を含み、（Ｎ−１）個の遅延画素クロッ
ク信号生成手段は、異なる遅延時間を有する複数の遅延
画素クロック信号を発生する遅延画素クロック信号発生
手段と、遅延画素クロック信号発生手段が発生する複数
の遅延画素クロック信号の中から１つの遅延画素クロッ
ク信号を、対応する他の光ビームに対する遅延画素クロ
ック信号として選択する選択手段と、選択手段により選
択された遅延画素クロック信号と基準画素クロック信号
との相対的位相差が、像担持体上の基準光ビームと他の
光ビームとの書込位置が主走査方向に一致する場合の基
準位相差となるように選択手段における遅延画素クロッ
ク信号の選択を制御する制御手段と、を備えることを特
徴とする。In order to solve the above-mentioned problems, a multi-beam image forming apparatus according to the present invention comprises a light-modulated N (an integer of 2 or more) synchronized with a pixel clock signal.
A multi-beam image forming apparatus for forming an image on an image carrier by main-scanning a plurality of light beams at regular intervals in a sub-scanning direction. Reference pixel clock signal generating means for generating a pixel clock signal; and (N-1) delays for generating (N-1) delayed pixel clock signals for other light beams based on the reference pixel clock signal. (N-1) delayed pixel clock signal generating means, comprising: a delayed pixel clock signal generating means for generating a plurality of delayed pixel clock signals having different delay times; One of the delayed pixel clock signals generated by the signal generating means is selected as a delayed pixel clock signal for another corresponding light beam. The relative phase difference between the delayed pixel clock signal and the reference pixel clock signal selected by the selection unit is determined by the writing position between the reference light beam and the other light beam on the image carrier in the main scanning direction. And control means for controlling the selection of the delayed pixel clock signal by the selection means so as to obtain a reference phase difference in the case where

【００１０】また、本発明に係るマルチビーム画像形成
装置は、前記制御手段は、前記相対的位相差を検出する
位相差検出手段と、位相差検出手段の検出結果に基づい
て、選択手段が選択すべき遅延画素クロック信号を指示
する指示手段と、を備えることを特徴とする。Further, in the multi-beam image forming apparatus according to the present invention, the control means includes a phase difference detection means for detecting the relative phase difference, and a selection means based on a detection result of the phase difference detection means. Instruction means for instructing a delayed pixel clock signal to be provided.

【００１１】また、本発明に係るマルチビーム画像形成
装置は、前記指示手段は、前記位相差検出手段が検出し
た相対的位相差を表す第１の信号と、前記基準位相差を
表す第２の信号とを比較する比較手段と、前記比較手段
の比較結果に基づいて入力パルスを加減算カウントし、
その計数結果を選択すべき遅延画素クロック信号の指示
として出力する計数手段と、を備えることを特徴とす
る。Further, in the multi-beam image forming apparatus according to the present invention, the indicating means may include a first signal indicating the relative phase difference detected by the phase difference detecting means, and a second signal indicating the reference phase difference. Comparison means for comparing the signal with the signal, counts the addition and subtraction of the input pulse based on the comparison result of the comparison means,
And counting means for outputting the counting result as an instruction of a delayed pixel clock signal to be selected.

【００１２】さらに、本発明に係るマルチビーム画像形
成装置は、前記パルスは、主走査ごとに入力されること
を特徴とする。Further, in the multi-beam image forming apparatus according to the present invention, the pulse is inputted every main scanning.

【００１３】[0013]

【発明の実施の形態】以下、本発明に係る画像形成装置
の実施の形態を、単色のデジタル複写機（以下、単に
「複写機」という。）に適用した例について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an embodiment in which an embodiment of an image forming apparatus according to the present invention is applied to a monochromatic digital copying machine (hereinafter, simply referred to as "copying machine") will be described.

【００１４】図１は、複写機１の全体の構成を示す図で
ある。この複写機１は、原稿画像を読み取るイメージリ
ーダ部１０と、読み取った画像を記録シートやＯＨＰシ
ートなどの記録シートＳ上にプリントして再現するプリ
ンタ部２０とから構成される。FIG. 1 is a diagram showing the overall configuration of the copying machine 1. As shown in FIG. The copying machine 1 includes an image reader unit 10 for reading a document image, and a printer unit 20 for printing the read image on a recording sheet S such as a recording sheet or an OHP sheet and reproducing the image.

【００１５】イメージリーダ部１０は、プラテンガラス
に載置された原稿画像をスキャンし、これをＣＣＤイメ
ージセンサなどで電気信号に変換し、この電気信号をＡ
／Ｄ変換して画像データを得る周知のものである。イメ
ージリーダ部１０で得られた画像データは、シェーディ
ング補正や濃度変換、エッジ強調など必要な処理を加え
られて画像メモリ（不図示）に一旦格納された後、必要
に応じて画像メモリから１ラインずつ読み出され、露光
走査部３０内に設けられたレーザダイオード（以下、
「ＬＤ」と記す。）３１ａ，３１ｂ（図２参照）を光変
調する駆動信号として用いられる。The image reader section 10 scans an original image placed on a platen glass, converts the scanned image into an electric signal using a CCD image sensor or the like, and converts the electric signal into an electric signal.
It is a well-known method of obtaining image data by performing / D conversion. The image data obtained by the image reader unit 10 is subjected to necessary processing such as shading correction, density conversion, and edge enhancement, and is temporarily stored in an image memory (not shown). Laser diode (hereinafter, referred to as a laser diode)
It is described as "LD". ) 31a and 31b (see FIG. 2) are used as drive signals for optical modulation.

【００１６】プリンタ部２０は、電子写真方式により記
録シートＳ上に画像を再現するものであって、上記駆動
信号により２本のレーザビームＬＢ１，ＬＢ２を出射す
る露光走査部３０や、画像形成部４０、給紙部５０、シ
ート搬送部６０、定着器７０などからなる。The printer section 20 reproduces an image on the recording sheet S by an electrophotographic method, and includes an exposure scanning section 30 for emitting two laser beams LB1 and LB2 according to the drive signal, an image forming section. 40, a sheet feeding unit 50, a sheet conveying unit 60, a fixing unit 70, and the like.

【００１７】画像形成部４０は、感光体ドラム（像担持
体）４１を中心として、その周囲に配設されるクリーナ
４２や、イレーサランプ４３、帯電チャージャ４４、現
像器４５、転写チャージャ４６、用紙分離用除電チャー
ジャ４７などから構成されており、感光体ドラム４１
は、不図示の駆動モータにより予め定められた所定のシ
ステムスピードで矢印ａ方向に回転駆動されるようにな
っている。The image forming section 40 includes a photosensitive drum (image carrier) 41 as a center, a cleaner 42 disposed around the photosensitive drum 41, an eraser lamp 43, a charging charger 44, a developing device 45, a transfer charger 46, and a sheet. The photosensitive drum 41 is composed of a charge removing charger 47 for separation.
Are driven to rotate in the direction of arrow a at a predetermined system speed determined in advance by a drive motor (not shown).

【００１８】給紙部５０は、所定サイズの記録シートＳ
を積層収容しておくための複数（図示４つ）の給紙カセ
ット５１ａ〜５１ｄ、この記録シートＳを給紙カセット
５１ａ〜５１ｄから選択して繰り出すための給紙ローラ
５２ａ〜５２ｄ、記録シートＳを捌くための捌きローラ
５３ａ〜５３ｄ、記録シートＳを感光体ドラム４１と転
写チャージャ４６との間の転写位置に繰り出すタイミン
グをとるためのタイミングローラ５９、記録シートＳを
捌きローラ５３ａ〜５３ｄからタイミングローラ５９に
搬送する縦搬送ローラ５４〜５８、および記録シートの
紙詰まりなどを検出するセンサーＳＥ１，ＳＥ２などを
備えており、記録シートＳをタイミングローラ５９で一
旦停止させ、感光体ドラム４１における画像形成と同期
を取って記録シートＳを１枚ずつシステムスピードで転
写位置へ送り込むようになっている。The paper feed unit 50 is provided with a recording sheet S of a predetermined size.
Paper feed cassettes 51a to 51d for stacking and storing the paper sheets, paper feed rollers 52a to 52d for selecting and feeding out the recording sheet S from the paper feed cassettes 51a to 51d, and the recording sheet S. Rollers 53a to 53d for separating the recording sheet S, a timing roller 59 for setting a timing for feeding the recording sheet S to a transfer position between the photosensitive drum 41 and the transfer charger 46, and a timing for separating the recording sheet S from the separation rollers 53a to 53d. The image forming apparatus includes vertical conveying rollers 54 to 58 for conveying to a roller 59, sensors SE1 and SE2 for detecting a paper jam of a recording sheet, and the like. The recording sheets S are fed one by one to the transfer position at system speed in synchronization with the formation. It has become the jar.

【００１９】シート搬送部６０は、転写位置を介する記
録シートＳを定着器７０まで搬送するものであって、無
端状のシート搬送ベルト６１や、当該シート搬送ベルト
６１を張架し、感光体ドラム４１に同期して矢印ｂ方向
に上記システムスピードで周回駆動する一対のローラ
（駆動ローラ６２および従動ローラ６３）などからな
る。The sheet transport section 60 transports the recording sheet S to the fixing device 70 via the transfer position. The sheet transport section 60 stretches the endless sheet transport belt 61 and the photosensitive drum. It comprises a pair of rollers (a driving roller 62 and a driven roller 63) which are driven to orbit at the system speed in the direction of arrow b in synchronization with 41.

【００２０】感光体ドラム４１は、レーザビームＬＢ
１，ＬＢ２による露光を受ける前にクリーナ４２で感光
体表面の残留トナーを除去され、さらにイレーサランプ
４３に照射されて除電された後、帯電チャージャ４４に
より一様に帯電されており、このように一様に帯電した
状態で露光を受けると、感光体ドラム４１の表面の感光
体に静電潜像が形成され、現像器４５により現像されて
トナー像が形成される。このトナー像は、当該作像動作
と同期して給紙部５０から給紙されてきた記録シートＳ
上に転写位置においてドラム・転写チャージャ間の電荷
付与で転写される。The photosensitive drum 41 receives a laser beam LB
Before receiving exposure by LB1 and LB2, the residual toner on the surface of the photoreceptor is removed by the cleaner 42, and further, the eraser lamp 43 is irradiated with the toner to remove the charge. Then, the charge is uniformly charged by the charging charger 44. When the photosensitive drum 41 is exposed to light while being uniformly charged, an electrostatic latent image is formed on the photosensitive member on the surface of the photosensitive drum 41, and is developed by the developing device 45 to form a toner image. The toner image is recorded on the recording sheet S fed from the sheet feeding unit 50 in synchronization with the image forming operation.
At the transfer position, the image is transferred by applying a charge between the drum and the transfer charger.

【００２１】トナー像が転写された記録シートＳは、用
紙分離用除電チャージャ４７により記録シートＳに帯電
された電荷が除電されることにより感光体ドラム４１か
ら分離された後、シート搬送部６０により定着器７０ま
でシステムスピードで搬送され、定着器７０においてト
ナーが熱定着された後、排紙ローラ７１から排紙トレイ
７２上に排出され、これにより原稿の画像データに基づ
く画像形成が終了する。The recording sheet S to which the toner image has been transferred is separated from the photosensitive drum 41 by removing the charge on the recording sheet S by the sheet separating charge removing charger 47, and then separated by the sheet transport unit 60. The toner is conveyed to the fixing device 70 at the system speed, and after the toner is thermally fixed in the fixing device 70, the toner is discharged from the discharge roller 71 onto the discharge tray 72, thereby completing the image formation based on the image data of the document.

【００２２】なお、複写機１のハウジング上部手前側の
操作しやすい位置には、操作パネル８０が配設されてお
り、これによりユーザが複写枚数や倍率などの各種コピ
ーモードを設定し、あるいはコピー開始を指示できるよ
うになっている。An operation panel 80 is provided at an easy-to-operate position on the upper front side of the housing of the copier 1 so that the user can set various copy modes such as the number of copies and a magnification, or copy. You can tell it to start.

【００２３】図２は露光走査部３０の構成を示す図であ
る。同図に示すように露光走査部３０は、ＬＤ３１ａ，
３１ｂと、ＬＤ３１ａ，３１ｂをそれぞれ駆動するＬＤ
駆動回路３２ａ，３２ｂと、不図示のモータにより定速
回転駆動され、ＬＤ３１ａ，３１ｂから出射されたレー
ザビームＬＢ１，ＬＢ２を反射して偏向する回転多面鏡
３４と、感光体ドラム４１表面におけるレーザビームＬ
Ｂ１，ＬＢ２の主走査速度を一定にするｆθレンズ３５
と、ｆθレンズ３５を介するレーザビームＬＢ１を受光
し、この受光時にＳＯＳ（ＳｔａｒｔＯｆ Ｓｃａｎ）
信号を出力するＳＯＳセンサ３７と、ＬＤ３１ａを所定
のタイミングで定期的に強制発光させるためのＳＯＳ−
ＥＸＰ信号をＬＤ駆動回路３２ａに出力するＳＯＳセン
サ制御部３８と、ＬＤ駆動回路３２ａ，３２ｂに画素ク
ロック信号ＣＬＫ１，ＣＬＫ２をそれぞれ供給する画素
クロック信号制御部３００などを備える。なお、ＳＯＳ
信号は、感光体ドラム４１表面におけるレーザビームＬ
Ｂ１，ＬＢ２の画像書き出しタイミングを決定するため
の信号であり、ＳＯＳセンサ制御部３８は、ＳＯＳ信号
を検出するとＳＯＳ−ＥＸＰ信号の出力を停止するよう
になっている。FIG. 2 is a diagram showing the configuration of the exposure scanning unit 30. As shown in the figure, the exposure scanning unit 30 includes an LD 31a,
31b and LDs for driving the LDs 31a and 31b, respectively.
Drive circuits 32a and 32b, a rotating polygon mirror 34 that is driven to rotate at a constant speed by a motor (not shown) and reflects and deflects laser beams LB1 and LB2 emitted from LDs 31a and 31b, and a laser beam on the surface of photosensitive drum 41 L
Fθ lens 35 for keeping the main scanning speed of B1 and LB2 constant
And the laser beam LB1 via the fθ lens 35, and at the time of receiving the laser beam LB1, an SOS (Start Of Scan)
An SOS sensor 37 for outputting a signal and an SOS- for causing the LD 31a to forcibly emit light periodically at a predetermined timing.
An SOS sensor control unit 38 that outputs an EXP signal to the LD drive circuit 32a, a pixel clock signal control unit 300 that supplies pixel clock signals CLK1 and CLK2 to the LD drive circuits 32a and 32b, and the like are provided. Note that SOS
The signal is the laser beam L on the surface of the photosensitive drum 41.
The SOS sensor control unit 38 stops outputting the SOS-EXP signal when detecting the SOS signal.

【００２４】ＬＤ駆動回路３２ａには、画像メモリから
奇数番目のラインの画像データが１ラインずつ入力さ
れ、ＬＤ駆動回路３２ｂには、画像メモリから偶数番目
のラインの画像データが１ラインずつ入力される。ＬＤ
駆動回路３２ａは、ＳＯＳセンサ制御部３８からＳＯＳ
−ＥＸＰ信号を受信すると、ＬＤ３１ａを強制発光さ
せ、ＳＯＳ−ＥＸＰ信号の停止後の画像書き出しタイミ
ングに、ＬＤ駆動回路３２ａ，３２ｂは、画素クロック
信号ＣＬＫ１，ＣＬＫ２に同期して各ラインの画像デー
タを１画素ずつＤ／Ａ変換し、このアナログ信号でＬＤ
３１ａ，３１ｂを直接駆動することによりＬＤ３１ａ，
３１ｂから光変調されたレーザビームＬＢ１，ＬＢ２を
出射させるようになっている。このレーザービームＬＢ
１，ＬＢ２は、定速で回転駆動される回転多面鏡３４の
ミラー面で反射して偏向され、ｆθレンズ３５を通過し
て、感光体ドラム４１表面を副走査方向に一定の間隔を
おいて平行に主走査する。これにより、感光体ドラム４
１表面に静電画像が形成される。The LD drive circuit 32a receives the odd-numbered lines of image data from the image memory one by one, and the LD drive circuit 32b receives the even-numbered lines of image data from the image memory one by one. You. LD
The drive circuit 32a receives an SOS signal from the SOS sensor control unit 38.
Upon receiving the -EXP signal, the LD 31a is forced to emit light, and at the image writing timing after the stop of the SOS-EXP signal, the LD drive circuits 32a and 32b synchronize the image data of each line with the pixel clock signals CLK1 and CLK2. D / A conversion is performed for each pixel, and this analog signal is used for LD.
By directly driving 31a, 31b, LD 31a,
The laser beams LB1 and LB2 that are light-modulated are emitted from 31b. This laser beam LB
1 and LB2 are reflected and deflected by the mirror surface of a rotary polygon mirror 34 driven to rotate at a constant speed, pass through the fθ lens 35, and leave the surface of the photosensitive drum 41 at regular intervals in the sub-scanning direction. Main scanning is performed in parallel. Thereby, the photosensitive drum 4
An electrostatic image is formed on one surface.

【００２５】画素クロック信号制御部３００は、発信器
（以下、「ＯＳＣ」と記す。）３０２と、遅延ブロック
３０３と、セレクタ３０４と、位相比較装置３０５と、
積分器３０９と、可変抵抗器ＶＲと、比較器３１０と、
カウンタ３１１とを備える。位相比較装置３０５は、２
分周器３０６，３０７と、ＥＸ−ＯＲゲート３０８とか
らなる。The pixel clock signal control unit 300 includes an oscillator (hereinafter, referred to as “OSC”) 302, a delay block 303, a selector 304, a phase comparison device 305,
An integrator 309, a variable resistor VR, a comparator 310,
And a counter 311. The phase comparison device 305
It is composed of frequency dividers 306 and 307 and an EX-OR gate 308.

【００２６】ＯＳＣ３０２は、周波数安定度が高くなる
ように水晶振動子を用いて構成され、ＳＯＳセンサ制御
部３８からＳＯＳ信号の検出が通知されると、この通知
に同期して、周波数Ｆ０（数十ＭＨｚ）の画素クロック
信号ＣＬＫ１を出力する。この画素クロック信号ＣＬＫ
１は、ＬＤ駆動回路３２ａに供給されるとともに、遅延
ブロック３０３および位相比較装置３０５の２分周器３
０６に供給される。The OSC 302 is configured using a crystal oscillator so that the frequency stability becomes high. When the detection of the SOS signal is notified from the SOS sensor control unit 38, the frequency F0 (number) is synchronized with the notification. (10 MHz). This pixel clock signal CLK
1 is supplied to the LD drive circuit 32a, and the 2 divider 3 of the delay block 303 and the phase comparator 305.
06.

【００２７】遅延ブロック３０３は、画素クロック信号
ＣＬＫ１が入力される画素クロック信号入力端子ＣＫ
と、３２個の画素クロック信号出力端子ＤＬ０〜ＤＬ３
１と、画素クロック信号入力端子ＣＫ−画素クロック信
号出力端子ＤＬ１〜ＤＬ３１間に配設される複数のゲー
ト（不図示）とからなる。画素クロック信号入力端子Ｃ
Ｋと、画素クロック信号出力端子ＤＬ０とは、直結され
ている。このため、通常の室温（２０℃）の環境の場合
（以下、「通常環境時」という。）や、環境が通常環境
から変化した場合（以下、「環境変化時」という。）の
如何に拘わらず、画素クロック信号出力端子ＤＬ０か
ら、図３に示すように、画素クロック信号ＣＬＫ１と同
位相の画素クロック信号が出力される。なお、図３は、
遅延ブロック３０３の画素クロック信号出力端子ＤＬ０
〜ＤＬ３１から出力される画素クロック信号を一部省略
して示す図であり、特に図３（１）は通常環境時におけ
る画素クロック信号を、図３（２）は環境変動時（例え
ば、温度上昇時）における画素クロック信号を、それぞ
れ示している。The delay block 303 has a pixel clock signal input terminal CK to which the pixel clock signal CLK1 is input.
And 32 pixel clock signal output terminals DL0 to DL3
1 and a plurality of gates (not shown) provided between the pixel clock signal input terminal CK and the pixel clock signal output terminals DL1 to DL31. Pixel clock signal input terminal C
K is directly connected to the pixel clock signal output terminal DL0. Therefore, regardless of whether the environment is a normal room temperature (20 ° C.) environment (hereinafter referred to as “normal environment”) or the environment changes from the normal environment (hereinafter referred to as “environmental change”). First, a pixel clock signal having the same phase as the pixel clock signal CLK1 is output from the pixel clock signal output terminal DL0 as shown in FIG. In addition, FIG.
Pixel clock signal output terminal DL0 of delay block 303
FIGS. 3A and 3B are diagrams partially omitting a pixel clock signal output from DL31. FIG. 3A shows a pixel clock signal in a normal environment, and FIG. ) Are shown respectively.

【００２８】各ゲートは、半導体で形成され、入力信号
の変化を出力側に伝えるのに所定の時間（遅延時間）要
する特性を有しており、画素クロック信号入力端子ＣＫ
と、画素クロック信号出力端子ＤＬ１〜ＤＬ３１との間
には画素クロック信号出力端子ＤＬ１からＤＬ３１に添
え字の数値が大きくなるにしたがって多数のゲートが配
設されている。このため、添え字の数値が大きくなるに
したがって画素クロック信号ＣＬＫ１に対して位相差が
大きくなるような、すなわち遅延時間が大きくなるよう
な遅延時間の異なる画素クロック信号が出力される。各
画素クロック信号の遅延時間は、通常環境時において
は、画素クロック信号ＣＬＫ１に対して２π／３１ずつ
位相差が大きくなるような遅延時間に設定されており
（図３（１）参照）、環境変化時、例えば、温度が上昇
した場合には、各ゲートの遅延時間が大きくなるため、
通常環境時よりそれぞれ大きくなる（図３（２）参
照）。Each gate is formed of a semiconductor and has a characteristic that a predetermined time (delay time) is required to transmit a change in an input signal to an output side.
A large number of gates are arranged between the pixel clock signal output terminals DL1 to DL31 and the pixel clock signal output terminals DL1 to DL31 as the numerical value of the subscript increases. Therefore, a pixel clock signal having a different delay time is output such that the phase difference increases with respect to the pixel clock signal CLK1 as the numerical value of the subscript increases, that is, the delay time increases. The delay time of each pixel clock signal is set such that the phase difference increases by 2π / 31 with respect to the pixel clock signal CLK1 in the normal environment (see FIG. 3A). At the time of change, for example, when the temperature rises, the delay time of each gate increases,
Each becomes larger than in the normal environment (see FIG. 3 (2)).

【００２９】セレクタ３０４は、遅延ブロック３０３の
画素クロック信号出力端子ＤＬ０〜ＤＬ３１にそれぞれ
接続される画素クロック信号入力端子Ｄ０〜Ｄ３１と、
セレクト入力端子Ｓ０〜Ｓ４と、画素クロック信号出力
端子Ｙとを備えている。このセレクタ３０４は、カウン
タ３１１からセレクト入力端子Ｓ０〜Ｓ４に入力される
セレクト信号の値に基づいて、画素クロック信号入力端
子Ｄ０〜Ｄ３１に入力された画素クロック信号の中から
画素クロック信号を１つだけ選択し、選択した画素クロ
ック信号を画素クロック信号出力端子Ｙから画素クロッ
ク信号ＣＬＫ２として出力するようになっている。な
お、セレクト信号の値が大きくなるにしたがって、遅延
時間の大きい画素クロック信号が画素クロック信号ＣＬ
Ｋ２として選択されるようになっている。画素クロック
信号ＣＬＫ２は、ＬＤ３１ｂに供給されるとともに、位
相比較装置３０５の２分周器３０７に供給される。The selector 304 includes pixel clock signal input terminals D0 to D31 connected to the pixel clock signal output terminals DL0 to DL31 of the delay block 303, respectively.
It has select input terminals S0 to S4 and a pixel clock signal output terminal Y. The selector 304 selects one pixel clock signal from the pixel clock signals input to the pixel clock signal input terminals D0 to D31 based on the value of the select signal input to the select input terminals S0 to S4 from the counter 311. And outputs the selected pixel clock signal from the pixel clock signal output terminal Y as the pixel clock signal CLK2. Note that as the value of the select signal increases, the pixel clock signal having a longer delay time becomes
K2 is selected. The pixel clock signal CLK2 is supplied to the LD 31b and also to the ２ divider 307 of the phase comparator 305.

【００３０】位相比較装置３０５の２分周器３０６，３
０７は、ＯＳＣ３０２から出力された画素クロック信号
ＣＬＫ１と、セレクタ３０４から出力された画素クロッ
ク信号ＣＬＫ２とをそれぞれ２分周し、２分周した周波
数Ｆ０／２のクロック信号をＥＸ−ＯＲゲート３０８の
２つの入力端子にそれぞれ出力する。ＥＸ−ＯＲゲート
３０８は、２つの入力端子に入力されるクロック信号の
位相を比較し、画素クロック信号ＣＬＫ１，ＣＬＫ２と
同周波数Ｆ０で、両クロック信号の位相差に応じたパル
ス幅のパルス信号を出力する。The frequency dividers 306 and 3 of the phase comparator 305
07, the pixel clock signal CLK1 output from the OSC 302 and the pixel clock signal CLK2 output from the selector 304 are each frequency-divided by two, and the clock signal of the frequency F0 / 2 obtained by dividing the frequency by two is supplied to the EX-OR gate 308. Output to each of two input terminals. The EX-OR gate 308 compares the phases of the clock signals input to the two input terminals, and generates a pulse signal having the same frequency F0 as the pixel clock signals CLK1 and CLK2 and a pulse width corresponding to the phase difference between the two clock signals. Output.

【００３１】積分器３０９は、積分抵抗と、積分コンデ
ンサなどで構成され、周波数Ｆ０において十分に大きな
時定数を有しており、ＥＸ−ＯＲゲート３０８から出力
されたパルス信号を平滑し、この平滑電圧Ｖａｖｇを出
力する。The integrator 309 is composed of an integrating resistor, an integrating capacitor, etc., has a sufficiently large time constant at the frequency F0, and smoothes the pulse signal output from the EX-OR gate 308. The voltage Vavg is output.

【００３２】図４は、位相比較装置３０５に入力される
画素クロック信号ＣＬＫ１，ＣＬＫ２の位相差と積分器
３０９が出力する平滑電圧Ｖａｖｇとの関係（位相比較
特性）を示す波形図である。同図において、横軸は、画
素クロック信号ＣＬＫ１に対する画素クロック信号ＣＬ
Ｋ２の位相遅れ（遅れを正とする）を表し、縦軸は、積
分器３０９が出力する平滑電圧Ｖａｖｇを表しており、
画素クロック信号ＣＬＫ１，ＣＬＫ２の位相差が０〜２
πに変わった場合、この位相差に応じて平滑電圧Ｖａｖ
ｇが０からＶｃｃまでほぼ直線的に変化することを表し
ている。したがって、平滑電圧Ｖａｖｇは、両画素クロ
ック信号ＣＬＫ１，ＣＬＫ２の位相差を示すことにな
る。FIG. 4 is a waveform diagram showing a relationship (phase comparison characteristic) between the phase difference between the pixel clock signals CLK1 and CLK2 input to the phase comparison device 305 and the smoothed voltage Vavg output from the integrator 309. In the figure, the horizontal axis represents the pixel clock signal CL with respect to the pixel clock signal CLK1.
K2 represents a phase delay (with the delay being positive), and the vertical axis represents the smoothed voltage Vavg output by the integrator 309.
The phase difference between the pixel clock signals CLK1 and CLK2 is 0 to 2
When it changes to π, the smoothing voltage Vav
This indicates that g changes almost linearly from 0 to Vcc. Therefore, the smoothed voltage Vavg indicates a phase difference between the two pixel clock signals CLK1 and CLK2.

【００３３】図２に戻り、比較器３１０の一方の入力に
は、平滑電圧Ｖａｖｇが入力され、他方の入力には基準
電圧Ｖａ（図４参照）が入力される。基準電圧Ｖａは、
この実施の形態では、可変抵抗器ＶＲの固定端子間に印
加される電源電圧Ｖｃｃを、両固定端子間の固定抵抗値
に対する固定端子（接地側）・可変端子間の可変抵抗値
の比の割合で分圧することで得られるようになってい
る。また、この基準電圧Ｖａは、後述する基準電圧設定
シーケンスにおいて可変抵抗値が調整され、所定の電圧
に設定されている。Returning to FIG. 2, the smoothing voltage Vavg is input to one input of the comparator 310, and the reference voltage Va (see FIG. 4) is input to the other input. The reference voltage Va is
In this embodiment, the power supply voltage Vcc applied between the fixed terminals of the variable resistor VR is set to the ratio of the ratio of the variable resistance between the fixed terminal (ground side) and the variable terminal to the fixed resistance between the fixed terminals. It is obtained by dividing the pressure. The reference voltage Va is set to a predetermined voltage by adjusting a variable resistance value in a reference voltage setting sequence described later.

【００３４】比較器３１０は、複数の演算増幅器などで
構成されており、基準電圧Ｖａと平滑電圧Ｖａｖｇとを
比較し、基準電圧Ｖａに対して平滑電圧Ｖａｖｇが低い
場合にはカウンタ３１１にカウントアップを指示し、基
準電圧Ｖａに対して平滑電圧Ｖａｖｇが高い場合にはカ
ウンタ３１１にカウントダウンを指示し、平滑電圧Ｖａ
ｖｇと基準電圧Ｖａとが一致する場合にはカウンタ３１
１にカウントアップ／カウントダウンの停止を指示す
る。The comparator 310 is composed of a plurality of operational amplifiers and the like, compares the reference voltage Va with the smoothed voltage Vavg, and counts up the counter 311 when the smoothed voltage Vavg is lower than the reference voltage Va. If the smoothed voltage Vavg is higher than the reference voltage Va, the counter 311 is instructed to count down, and the smoothed voltage Va
If vg matches the reference voltage Va, the counter 31
1 is instructed to stop counting up / counting down.

【００３５】カウンタ３１１は、カウントアップ／カウ
ントダウンの停止の指示が入力されるイネーブル端子Ｅ
Ｎと、カウントアップあるいはカウントダウンの指示が
入力されるＵＰ／ＤＯＷＮ入力端子Ｕ／Ｄと、同期信号
端子ＣＫと、カウント値出力端子Ｑ０〜Ｑ４とを備えて
いる。このカウンタ３１１は、カウントアップ／カウン
トダウンの停止の指示がない場合において、同期信号端
子ＣＫにＳＯＳセンサ制御部３８からＳＯＳ信号の検出
がパルスで通知されると、このパルスの総数をＵＰ／Ｄ
ＯＷＮ入力端子Ｕ／Ｄに入力されるカウントアップ／カ
ウントダウンの指示に基づいて上下させて計数する。す
なわち、受け付けた指示がカウントアップの指示であれ
ばパルスの総数（計数値）を増加し、カウントダウンの
指示であれば計数値を減少させる。また、カウントアッ
プ／カウントダウンの停止の指示がある場合、すなわち
平滑電圧Ｖａｖｇと基準電圧Ｖａとが一致する場合に
は、カウント動作を停止する。このようにして計数した
計数値をカウント値出力端子Ｑ０〜Ｑ４を介してセレク
タ３０４のセレクト入力端子Ｓ０〜Ｓ４に選択すべき画
素クロック信号の指示を示すセレクト信号として供給す
る。なお、電源投入時に計数値は、クリアされている。The counter 311 has an enable terminal E to which an instruction to stop counting up / counting down is input.
N, an UP / DOWN input terminal U / D to which a count-up or count-down instruction is input, a synchronization signal terminal CK, and count value output terminals Q0 to Q4. When there is no instruction to stop the count-up / count-down, when the SOS sensor control unit 38 notifies the synchronization signal terminal CK of the detection of the SOS signal by a pulse, the counter 311 counts up / down the total number of pulses.
It counts up and down based on a count-up / count-down instruction input to the OWN input terminal U / D. That is, if the received instruction is a count-up instruction, the total number of pulses (count value) is increased, and if the received instruction is a count-down instruction, the count value is decreased. If there is an instruction to stop counting up / counting down, that is, if the smoothed voltage Vavg matches the reference voltage Va, the counting operation is stopped. The count value thus counted is supplied to the select input terminals S0 to S4 of the selector 304 via the count value output terminals Q0 to Q4 as a select signal indicating an instruction of a pixel clock signal to be selected. The count value is cleared when the power is turned on.

【００３６】このセレクト信号に基づいて、セレクタ３
０４は、遅延ブロック３０３の画素クロック信号出力端
子ＤＬ０〜ＤＬ３１から出力された画素クロック信号の
中から特定の画素クロック信号を画素クロック信号ＣＬ
Ｋ２として選択する。したがって、各種の信号がセレク
タ３０４ → 位相比較装置３０５ → 積分器３０９
→ 比較器３１０ → カウンタ３１１ → セレク
タ３０４を循環するフェイズロックループ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ、以下「ＰＬＬ」と記す。）
が形成され、セレクタ３０４と、カウンタ３１１と、比
較器３１０とで、一種の電圧制御発信器（Ｖｏｌｔａｇ
ｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ、以
下「ＶＣＯ」と記す。）３１２が構成され、また、位相
比較装置３０５と、積分器３０９と、ＶＣＯ３１２とで
ＰＬＬ回路が構成される。Based on this select signal, the selector 3
Reference numeral 04 denotes a pixel clock signal CL from the pixel clock signals output from the pixel clock signal output terminals DL0 to DL31 of the delay block 303.
Select as K2. Therefore, various signals are supplied to the selector 304 → the phase comparator 305 → the integrator 309.
→ Comparator 310 → Counter 311 → Phase lock loop (Phase lock loop) circulating through selector 304
Locked Loop, hereinafter referred to as “PLL”. )
Is formed, and the selector 304, the counter 311 and the comparator 310 form a kind of voltage-controlled oscillator (Voltag).
e Controlled Oscillator, hereinafter referred to as “VCO”. ) 312, and the PLL circuit is configured by the phase comparison device 305, the integrator 309, and the VCO 312.

【００３７】このようなＰＬＬ回路においては、基準電
圧Ｖａに対して平滑電圧Ｖａｖｇが低い場合には、比較
器３１０はカウントアップを指示し、カウンタ３１１
は、パルスが入力されるごとに計数値を上げる。このた
め、セレクタ３０４は、カウントアップ分、遅延時間の
より大きい画素クロック信号を画素クロック信号ＣＬＫ
２として選択し、画素クロック信号ＣＬＫ１，ＣＬＫ２
の位相差がより大きくなって、平滑電圧Ｖａｖｇが上昇
する。この一連の動作が繰り返し実行され、最終的に平
滑電圧Ｖａｖｇ＝基準電圧Ｖａとなって比較器３１０が
カウントアップ・カウントダウンの停止を指示し、基準
電圧Ｖａと平滑電圧Ｖａｖｇとが同じ値に保持される。
これと逆に、基準電圧Ｖａに対して平滑電圧Ｖａｖｇが
高い場合には、比較器３１０はカウントダウンを指示
し、カウンタ３１１は、パルスが入力されるごとに計数
値を下げる。このため、セレクタ３０４は、カウントダ
ウン分、遅延時間のより小さい画素クロック信号を画素
クロック信号ＣＬＫ２として選択し、画素クロック信号
ＣＬＫ１，ＣＬＫ２の位相差がより小さくなって、平滑
電圧Ｖａｖｇが低下する。この一連の動作が繰り返し実
行され、最終的に平滑電圧Ｖａｖｇ＝基準電圧Ｖａとな
って比較器３１０がカウントアップ・カウントダウンの
停止を指示し、基準電圧Ｖａと平滑電圧Ｖａｖｇとが同
じ値に保持される。したがって、いずれの場合にも、平
滑電圧Ｖａｖｇが基準電圧Ｖａと同じ値に保持されるこ
とになる。In such a PLL circuit, when the smoothed voltage Vavg is lower than the reference voltage Va, the comparator 310 instructs to count up, and the counter 311
Increases the count value each time a pulse is input. Therefore, the selector 304 converts the pixel clock signal having the longer delay time by the count-up into the pixel clock signal CLK.
2 and the pixel clock signals CLK1 and CLK2
Becomes larger, and the smoothed voltage Vavg rises. This series of operations is repeatedly executed, and finally, the smoothed voltage Vavg = the reference voltage Va, and the comparator 310 instructs the stop of the count-up / count-down, and the reference voltage Va and the smoothed voltage Vavg are held at the same value. You.
Conversely, when the smoothed voltage Vavg is higher than the reference voltage Va, the comparator 310 instructs a countdown, and the counter 311 decreases the count value each time a pulse is input. For this reason, the selector 304 selects the pixel clock signal having the smaller delay time by the countdown as the pixel clock signal CLK2, the phase difference between the pixel clock signals CLK1 and CLK2 becomes smaller, and the smoothed voltage Vavg decreases. This series of operations is repeatedly executed, and finally, the smoothed voltage Vavg = the reference voltage Va, and the comparator 310 instructs the stop of the count-up / count-down, and the reference voltage Va and the smoothed voltage Vavg are held at the same value. You. Therefore, in any case, the smoothed voltage Vavg is maintained at the same value as the reference voltage Va.

【００３８】また、平滑電圧Ｖａｖｇが画素クロック信
号ＣＬＫ１，ＣＬＫ２間の位相差を示しているから、基
準電圧Ｖａを、感光体ドラム４１表面におけるレーザー
ビームＬＢ１，ＬＢ２の書込位置が主走査方向に一致す
る場合の画素クロック信号ＣＬＫ１，ＣＬＫ２の位相差
に応じた電圧に設定しておけば、例え環境変動によりゲ
ートの遅延時間が変動しても、画素クロック信号ＣＬＫ
１に対してこの位相差を有する画素クロック信号が画素
クロック信号ＣＬＫ２として選択されることになる。Since the smoothed voltage Vavg indicates the phase difference between the pixel clock signals CLK1 and CLK2, the reference voltage Va is set such that the writing position of the laser beams LB1 and LB2 on the surface of the photosensitive drum 41 is in the main scanning direction. If the voltage is set in accordance with the phase difference between the pixel clock signals CLK1 and CLK2 in the case of coincidence, even if the gate delay time fluctuates due to environmental fluctuation, the pixel clock signal CLK
The pixel clock signal having this phase difference with respect to 1 is selected as the pixel clock signal CLK2.

【００３９】そこで、以下に説明する基準電圧設定シー
ケンスによって基準電圧Ｖａが設定されている。Therefore, the reference voltage Va is set by a reference voltage setting sequence described below.

【００４０】次いで、図５に示すシーケンス図及び図６
に示す波形図を用いて、基準電圧設定シーケンスを説明
する。なお、図６（１）においてはレーザビームＬＢ
１，ＬＢ２の主走査方向位置ずれ調整前の画素クロック
信号ＣＬＫ１，ＣＬＫ２およびレーザビームＬＢ１，Ｌ
Ｂ２の書込位置を、図６（２）においてはレーザビーム
ＬＢ１，ＬＢ２の主走査方向位置ずれ調整後の画素クロ
ック信号ＣＬＫ１，ＣＬＫ２およびレーザビームＬＢ
１，ＬＢ２の書込位置を、それぞれ示している。Next, the sequence diagram shown in FIG.
The reference voltage setting sequence will be described with reference to the waveform chart shown in FIG. In FIG. 6A, the laser beam LB
LB1, L2 and the pixel clock signals CLK1, CLK2 before adjusting the positional deviation of the laser beams LB1, L2 in the main scanning direction.
In FIG. 6B, the writing position of B2 is set to the pixel clock signals CLK1 and CLK2 and the laser beam LB after adjusting the positional deviation of the laser beams LB1 and LB2 in the main scanning direction.
1 and LB2 are shown, respectively.

【００４１】この基準電圧Ｖａの設定は、通常環境時、
複写機１のフレームに露光走査部３０を固定した後の製
造途中の工程において、このシーケンス専用のジグを用
いて行われる。このジグは、感光体ドラム４１の書込位
置に相当する位置に設置され、レーザビームＬＢ１，Ｌ
Ｂ２の書込位置を検出する２次元ＣＣＤセンサーと、２
次元ＣＣＤセンサーにより検出されたレーザビームＬＢ
１，ＬＢ２の書込位置を表示する表示器と、作業者が操
作する操作部などから構成され、作業者の操作に基づい
て、露光走査部３０の各部を統括制御するようになって
いる。The reference voltage Va is set in a normal environment,
In a process during manufacturing after fixing the exposure scanning unit 30 to the frame of the copying machine 1, the process is performed using a jig dedicated to this sequence. This jig is installed at a position corresponding to the writing position of the photosensitive drum 41, and the laser beams LB1, L
A two-dimensional CCD sensor for detecting the writing position of B2;
Laser beam LB detected by two-dimensional CCD sensor
1 and LB2, the display unit displays the writing position, and an operation unit operated by an operator, etc., and controls each unit of the exposure scanning unit 30 based on the operation of the operator.

【００４２】作業者は、可変抵抗器ＶＲの可変抵抗値を
０Ωに調整し、基準電圧を０Ｖに調整する（ステップＳ
１、図３の原点参照）。The operator adjusts the variable resistance value of the variable resistor VR to 0Ω and adjusts the reference voltage to 0 V (Step S).
1, see origin in FIG. 3).

【００４３】次いで、ジグから回転多面鏡３４の駆動モ
ータに指示を出して、回転多面鏡３４を回転させるとと
もに（ステップＳ２）、ジグからＳＯＳ制御部３８に指
示し、ＳＯＳ制御部３８からＬＤ駆動回路３２ａにＳＯ
Ｓ−ＥＸＰ信号を送ってＬＤ３１ａを強制発光させ、Ｓ
ＯＳセンサ３７がレーザービームＬＢ１を受光して、受
光時に出力するＳＯＳ信号の周期を検出することによ
り、回転多面鏡３４の回転数が所定回転数に達したか否
か判断する（ステップＳ３）。所定回転数に達すると
（ステップＳ３でＹ）、ジグからＬＤ駆動回路３２ａ，
３２ｂに１画素分の画像データを主走査周期ごとにそれ
ぞれ送り、ＬＤ３１ａ，３１ｂを画素クロック信号ＣＬ
Ｋ１，ＣＬＫ２に同期して主走査方向の同じ位置におい
て１画素分発光させる（ステップＳ４）。Next, an instruction is issued from the jig to the drive motor of the rotary polygon mirror 34 to rotate the rotary polygon mirror 34 (step S2), and an instruction is issued from the jig to the SOS controller 38, and the SOS controller 38 drives the LD. SO in the circuit 32a
An S-EXP signal is sent to cause the LD 31a to forcibly emit light,
The OS sensor 37 receives the laser beam LB1 and detects the period of the SOS signal output at the time of receiving the laser beam LB1, thereby determining whether or not the rotation speed of the rotary polygon mirror 34 has reached a predetermined rotation speed (step S3). When the predetermined number of rotations is reached (Y in step S3), the LD drive circuit 32a
The image data for one pixel is sent to the pixel clock signal CL for each pixel in the main scanning cycle.
Light is emitted for one pixel at the same position in the main scanning direction in synchronization with K1 and CLK2 (step S4).

【００４４】なお、ＳＯＳセンサ制御部３８は、ＳＯＳ
信号を検出するごとに、ＳＯＳ信号の検出をＯＳＣ３０
２、カウンタ３１１に通知しており、ＯＳＣ３０２は、
ＳＯＳ信号の検出に同期して画素クロック信号ＣＬＫ１
を出力している（図６（１）（ａ）参照）。また、基準
電圧が０Ｖであるので、ＰＬＬループにより、平滑電圧
Ｖａｖｇを０Ｖにするために比較器３１０からカウント
ダウンの指示が出されており、カウンタ３１１は、ＳＯ
Ｓ信号の検出に同期してカウントダウンの指示を受け付
けて計数値を０としている。したがって、セレクタ３０
４は、遅延ブロック３０３の画素クロック信号出力端子
ＤＬ０から出力された画素クロック信号ＣＬＫ１と同位
相の画素クロック信号を画素クロック信号ＣＬＫ２とし
て選択し（図３（１），図６（１）（ｂ）参照）、これ
により基準電圧と平滑電圧Ｖａｖｇの両方とも０Ｖとな
って、フェイズロックが掛かっている。Note that the SOS sensor control unit 38
Each time a signal is detected, the SOS signal is detected by OSC30.
2. Notifying the counter 311 that the OSC 302
The pixel clock signal CLK1 is synchronized with the detection of the SOS signal.
(See FIG. 6 (1) (a)). In addition, since the reference voltage is 0 V, a countdown instruction is issued from the comparator 310 to set the smoothed voltage Vavg to 0 V by the PLL loop.
A countdown instruction is received in synchronization with the detection of the S signal, and the count value is set to 0. Therefore, the selector 30
4 selects a pixel clock signal having the same phase as the pixel clock signal CLK1 output from the pixel clock signal output terminal DL0 of the delay block 303 as the pixel clock signal CLK2 (FIG. 3 (1), FIG. 6 (1) (b)). )), Whereby both the reference voltage and the smoothed voltage Vavg become 0 V, and the phase lock is applied.

【００４５】そして、２次元ＣＣＤセンサで検出したレ
ーザビームＬＢ１，ＬＢ２の書込位置を表示器上に映し
出し、レーザビームＬＢ１の書込位置と、レーザビーム
ＬＢ２の書込位置との主走査方向のずれ量が所定値以内
か判断する（ステップＳ５）。Then, the writing positions of the laser beams LB1 and LB2 detected by the two-dimensional CCD sensor are projected on a display, and the writing position of the laser beam LB1 and the writing position of the laser beam LB2 in the main scanning direction are displayed. It is determined whether the deviation amount is within a predetermined value (step S5).

【００４６】なお、ＬＤ３１ａ，３１ｂの光軸を調整す
る機械的構成（不図示）を操作して、レーザービームＬ
Ｂ１，ＬＢ２の書込位置の主走査方向へのずれができる
だけ小さくなるようになされているが、この機械的構成
で調整しきれない書込位置のずれが図６（１）（ｃ），
（ｄ）に示すθ１（レーザービームＬＢ２の位相進み）
であったと仮定する。また、ジグの表示器上ではレーザ
ービームＬＢ１，ＬＢ２の書込位置のずれ量（距離）が
画素クロック信号ＣＬＫ１，ＣＬＫ２の調整すべき位相
差に変換されて表示されるようになっている。It should be noted that the mechanical structure (not shown) for adjusting the optical axes of the LDs 31a and 31b is operated to
Although the deviation of the writing position of B1 and LB2 in the main scanning direction is made as small as possible, the deviation of the writing position which cannot be completely adjusted by this mechanical structure is shown in FIGS.
Θ1 shown in (d) (phase advance of laser beam LB2)
Assume that Further, on the display of the jig, the shift amount (distance) between the writing positions of the laser beams LB1 and LB2 is converted into a phase difference to be adjusted between the pixel clock signals CLK1 and CLK2 and displayed.

【００４７】レーザビームＬＢ１，ＬＢ２の書込位置の
主走査方向のずれ量が所定値以内でない場合（ステップ
Ｓ５でＮ）、レーザビームＬＢ１の書込位置に対して、
レーザービームＬＢ２の方が遅れ位相であるか否か判断
する（ステップＳ６）。If the shift amount of the writing position of the laser beams LB1 and LB2 in the main scanning direction is not within the predetermined value (N in step S5), the writing position of the laser beam LB1 is
It is determined whether or not the laser beam LB2 has a lag phase (step S6).

【００４８】レーザービームＬＢ２の書込位置が遅れ位
相である場合（ステップＳ６でＹ）、レーザービームＬ
Ｂ２の書込位置をレーザービームＬＢ１に対して擬似的
に進み位相とするために、レーザービームＬＢ２の発光
位置を画素クロック信号ＣＬＫ２の位相進み方向に１ク
ロックずらし（ステップＳ７）、ステップＳ５に戻り、
レーザービームＬＢ１に対してレーザービームＬＢ２の
方が進み位相になるまでこのステップＳ５〜Ｓ７を繰り
返す。なお、機械的構成を調整することにより、レーザ
ービームＬＢ１に対してレーザービームＬＢ２の書込位
置を進み位相にしてもよい。If the writing position of the laser beam LB2 is in the lagging phase (Y in step S6), the laser beam L
In order to make the writing position of B2 a pseudo advance phase with respect to the laser beam LB1, the emission position of the laser beam LB2 is shifted by one clock in the phase advance direction of the pixel clock signal CLK2 (step S7), and the process returns to step S5. ,
Steps S5 to S7 are repeated until the laser beam LB2 advances in phase with respect to the laser beam LB1. Note that, by adjusting the mechanical configuration, the writing position of the laser beam LB2 with respect to the laser beam LB1 may be advanced to the phase.

【００４９】レーザービームＬＢ２の書込位置が進み位
相である場合（ステップＳ６でＹ）、作業者は、可変抵
抗器ＶＲの可変抵抗値を大きくし、これにより基準電圧
を所定値だけ上昇させ（ステップＳ８）、ステップＳ５
に戻り、レーザービームＬＢ２の書込位置のレーザービ
ームＬＢ１に対するずれ量が所定値以内となる、すなわ
ち、レーザービームＬＢ１，ＬＢ２の書込位置が一致す
るまでこのステップＳ５，Ｓ６，Ｓ８を繰り返す。If the writing position of the laser beam LB2 is in the advanced phase (Y in step S6), the operator increases the variable resistance value of the variable resistor VR, thereby increasing the reference voltage by a predetermined value ( Step S8), Step S5
The steps S5, S6, and S8 are repeated until the shift amount of the writing position of the laser beam LB2 with respect to the laser beam LB1 is within a predetermined value, that is, the writing positions of the laser beams LB1 and LB2 match.

【００５０】このように基準電圧を上昇させるた場合、
この上昇に応じて比較器３１０はカウントアップを指示
し、カウンタ３１１は計数値を上げる。このため、セレ
クタ３０４は、図２（１）に示す画素クロック信号出力
端子のＤＬ０ → ＤＬ１→ … → ＤＬｊ → …
の順に遅延時間のより大きい画素クロック信号を画素ク
ロック信号ＣＬＫ２として順次選択し、選択された画素
クロック信号ＣＬＫ２の位相が画素クロック信号ＣＬＫ
１に対して遅れる。画素クロック信号ＣＬＫ２の位相が
遅れると、画素クロック信号ＣＬＫ２に同期して変調さ
れるレーザビームＬＢ２の書込位置が遅れ位相となり、
レーザービームＬＢ１，ＬＢ２の書込位置のずれが徐々
に小さくなる。When the reference voltage is increased as described above,
In response to this increase, the comparator 310 instructs a count up, and the counter 311 increases the count value. For this reason, the selector 304 selects the pixel clock signal output terminal DL0 → DL1 →... → DLj →.
, A pixel clock signal having a longer delay time is sequentially selected as the pixel clock signal CLK2, and the phase of the selected pixel clock signal CLK2 is changed to the pixel clock signal CLK.
Late for one. When the phase of the pixel clock signal CLK2 is delayed, the writing position of the laser beam LB2 modulated in synchronization with the pixel clock signal CLK2 becomes a delayed phase,
The deviation between the writing positions of the laser beams LB1 and LB2 gradually decreases.

【００５１】この一連の処理が繰り返し実行され、基準
電圧が図４に示す値Ｖａになったとき、セレクタ３０４
は、画素クロック信号出力端子ＤＬｋから出力されたθ
１だけ遅れ位相の画素クロック信号（図２（１），図４
のＸ点，図６（２）（ｂ）参照）を画素クロック信号Ｃ
ＬＫ２として選択する。これにより、レーザービームＬ
Ｂ１，ＬＢ２の書込位置が一致し（図６（２）（ｃ），
（ｄ）参照）、初期の主走査方向の書込位置のずれθ１
が解消され、レーザービームＬＢ１，ＬＢ２の書込位置
の位置合わせが完了する。This series of processing is repeatedly executed, and when the reference voltage reaches the value Va shown in FIG.
Is θ output from the pixel clock signal output terminal DLk.
The pixel clock signal delayed by 1 (FIG. 2 (1), FIG. 4)
At point X, see FIG. 6 (2) (b)).
Select as LK2. Thereby, the laser beam L
The write positions of B1 and LB2 match (FIG. 6 (2) (c),
(D)), an initial deviation θ1 of the writing position in the main scanning direction.
Is eliminated, and the alignment of the writing positions of the laser beams LB1 and LB2 is completed.

【００５２】レーザービームＬＢ１，ＬＢ２の書込位置
の位置合わせが完了すると（ステップＳ５でＹ）、操作
者は、可変抵抗器ＶＲの可変抵抗値の調整を終了し、調
整完了時の可変抵抗値に固定し、ジグからの指示によ
り、回転多面鏡３４と、ＬＤ３１ａ，３１ｂの駆動を停
止し（ステップＳ９）、基準電圧設定シーケンスを終了
する。When the alignment of the writing positions of the laser beams LB1 and LB2 is completed (Y in step S5), the operator ends the adjustment of the variable resistance value of the variable resistor VR, and the variable resistance value when the adjustment is completed. The driving of the rotary polygon mirror 34 and the LDs 31a and 31b is stopped according to an instruction from the jig (step S9), and the reference voltage setting sequence is terminated.

【００５３】以後、可変抵抗器ＶＲから比較器３１０に
感光体ドラム４１表面におけるレーザービームＬＢ１，
ＬＢ２の書込位置が主走査方向に一致する場合の画素ク
ロック信号ＣＬＫ１，ＣＬＫ２の位相差に応じた基準電
圧Ｖａが比較器３１０に入力される。Thereafter, the variable resistor VR sends the comparator 310 a laser beam LB1 on the surface of the photosensitive drum 41.
The reference voltage Va corresponding to the phase difference between the pixel clock signals CLK1 and CLK2 when the writing position of LB2 coincides with the main scanning direction is input to the comparator 310.

【００５４】したがって、通常環境時には、画素クロッ
ク信号入力端子ＣＫ・画素クロック信号出力端子ＤＬｋ
間のゲートの遅延時間が基準電圧設定時と同じ遅延時間
になるので、画素クロック信号出力端子ＤＬｋから出力
され、画素クロック信号ＣＬＫ１に対して位相差θ１を
有する画素クロック信号が画素クロック信号ＣＬＫ２と
して選択され、レーザービームＬＢ１，ＬＢ２の書込位
置が確実に一致する。Therefore, in a normal environment, the pixel clock signal input terminal CK and the pixel clock signal output terminal DLk
Since the delay time of the gate between them becomes equal to the delay time when the reference voltage is set, the pixel clock signal output from the pixel clock signal output terminal DLk and having a phase difference θ1 with respect to the pixel clock signal CLK1 is used as the pixel clock signal CLK2. The writing position of the selected laser beam LB1, LB2 is surely matched.

【００５５】一方、環境変化時、例えば温度の上昇時に
は、画素クロック信号入力端子ＣＫ−画素クロック信号
出力端子ＤＬ０〜ＤＬ３１間のゲートの遅延時間が大き
くなり、遅延ブロック３０３の画素クロック信号出力端
子ＤＬ１〜ＤＬ３１から出力される各画素クロック信号
が図３（２）に示すように変化し、画素クロック信号出
力端子ＤＬｋから出力される画素クロック信号の位相差
がθ１より大きくなる。この場合に、画素クロック信号
出力端子ＤＬｋから出力される画素クロック信号を画素
クロック信号ＣＬＫ２として選択するのを維持すると、
画素クロック信号ＣＬＫ２の画素クロック信号ＣＬＫ１
に対する位相差がθ１より大きくなり、その結果、レー
ザービームＬＢ２の書込位置が、レーザービームＬＢ１
に対して遅れ位相となり、書込位置がずれ、ジッタが発
生することになる。On the other hand, when the environment changes, for example, when the temperature rises, the delay time of the gate between the pixel clock signal input terminal CK and the pixel clock signal output terminals DL0 to DL31 increases, and the pixel clock signal output terminal DL1 of the delay block 303 increases. 3 (2), the phase difference between the pixel clock signals output from the pixel clock signal output terminal DLk becomes larger than θ1. In this case, if the selection of the pixel clock signal output from the pixel clock signal output terminal DLk as the pixel clock signal CLK2 is maintained,
Pixel clock signal CLK1 of pixel clock signal CLK2
Is larger than θ1, and as a result, the writing position of the laser beam LB2 is
, The writing position shifts, and jitter occurs.

【００５６】そこで、ＰＬＬ回路が以下にのように動作
して、これを防止するしている。画素クロック信号ＣＬ
Ｋ１，ＣＬＫ２の位相差がθ１より大きくなると、平滑
電圧Ｖａｖｇが基準電圧Ｖａより高くなるので、比較器
３１０は、基準電圧Ｖａと、平滑電圧Ｖａｖｇとを比較
し、カウンタ３１１にカウントダウンを指示し、カウン
タ３１１はカウント値出力端子Ｑ０〜Ｑ４の値を所定値
分下げる。このように平滑電圧Ｖａｖｇが基準電圧より
上昇する場合、この上昇に応じて比較器３１０はカウン
トダウンを指示し、カウンタ３１１は計数値を下げる。
このため、セレクタ３０４は、図２（１）に示す画素ク
ロック信号出力端子のＤＬｋ →…の順に遅延時間のよ
り小さい画素クロック信号を画素クロック信号ＣＬＫ２
として順次選択し、選択された画素クロック信号ＣＬＫ
２の位相が進む。画素クロック信号ＣＬＫ２の位相が進
むと、画素クロック信号ＣＬＫ２に同期して変調される
レーザビームＬＢ２の書込位置が進み位相となり、レー
ザービームＬＢ１，ＬＢ２の書込位置のずれが徐々に小
さくなる。Therefore, the PLL circuit operates as follows to prevent this. Pixel clock signal CL
When the phase difference between K1 and CLK2 becomes larger than θ1, the smoothed voltage Vavg becomes higher than the reference voltage Va. Therefore, the comparator 310 compares the reference voltage Va with the smoothed voltage Vavg, and instructs the counter 311 to count down. The counter 311 decreases the value of the count value output terminals Q0 to Q4 by a predetermined value. When the smoothed voltage Vavg rises above the reference voltage in this way, the comparator 310 instructs a countdown according to the rise, and the counter 311 lowers the count value.
Therefore, the selector 304 converts the pixel clock signal having the smaller delay time into the pixel clock signal CLK2 in the order of DLk →... Of the pixel clock signal output terminal shown in FIG.
, And the selected pixel clock signal CLK
The phase of 2 advances. When the phase of the pixel clock signal CLK2 advances, the writing position of the laser beam LB2 modulated in synchronization with the pixel clock signal CLK2 becomes the advanced phase, and the deviation of the writing position of the laser beams LB1 and LB2 gradually decreases.

【００５７】この一連の処理が繰り返し実行され、平滑
電圧Ｖａｖｇが基準電圧Ｖａと同じ値Ｖａになったと
き、セレクタ３０４は、画素クロック信号出力端子ＤＬ
ｊから出力された画素クロック信号ＣＬＫ１に対して位
相差θ１を有する画素クロック信号（図２（２），図４
のＸ点参照）を画素クロック信号ＣＬＫ２として選択す
る。これにより、レーザービームＬＢ１，ＬＢ２の書込
位置が主走査方向に一致する。なお、温度の低下により
各ゲートの遅延時間が小さくなった場合も、画素クロッ
ク信号ＣＬＫ１に対して位相差θ１を有する画素クロッ
ク信号が画素クロック信号ＣＬＫ２として選択され、レ
ーザービームＬＢ１，ＬＢ２の書込位置が主走査方向に
一致する。When this series of processing is repeatedly executed and the smoothed voltage Vavg becomes the same value Va as the reference voltage Va, the selector 304 sets the pixel clock signal output terminal DL
The pixel clock signal having a phase difference θ1 with respect to the pixel clock signal CLK1 output from the pixel clock signal j shown in FIG.
Is selected as the pixel clock signal CLK2. Thereby, the writing positions of the laser beams LB1 and LB2 coincide with the main scanning direction. Even when the delay time of each gate is reduced due to a decrease in temperature, a pixel clock signal having a phase difference θ1 with respect to the pixel clock signal CLK1 is selected as the pixel clock signal CLK2, and the laser beams LB1 and LB2 are written. The position matches the main scanning direction.

【００５８】したがって、平滑電圧Ｖａｖｇが画素クロ
ック信号ＣＬＫ１，ＣＬＫ２の現時点の位相差を示し、
基準電圧ＶａがレーザービームＬＢ１，ＬＢ２の書込位
置が主走査方向に一致している場合における画素クロッ
ク信号ＣＬＫ１，ＣＬＫ２の位相差を示しており、平滑
電圧Ｖａｖｇと基準電圧Ｖａとに差がある場合には、比
較器３１０が平滑電圧Ｖａｖｇを基準電圧Ｖａと一致さ
せるように指示するので、たとえ画素クロック信号出力
端子ＤＬ１〜ＤＬ３１から出力される画素クロック信号
の遅延時間が変動しても、画素クロック信号出力端子Ｄ
Ｌ１〜ＤＬ３１から出力される画素クロック信号の中か
ら画素クロック信号ＣＬＫ１に対して位相差θ１を有す
る画素クロック信号が画素クロック信号ＣＬＫ２として
選択されるため、レーザービームＬＢ１，ＬＢ２の書込
位置を主走査方向に確実に一致させることができ、ジッ
タをなくして画質を向上させることができる。Therefore, the smoothed voltage Vavg indicates the current phase difference between the pixel clock signals CLK1 and CLK2,
The reference voltage Va indicates the phase difference between the pixel clock signals CLK1 and CLK2 when the writing positions of the laser beams LB1 and LB2 coincide with the main scanning direction, and there is a difference between the smoothed voltage Vavg and the reference voltage Va. In this case, the comparator 310 instructs the smoothing voltage Vavg to match the reference voltage Va. Therefore, even if the delay time of the pixel clock signal output from the pixel clock signal output terminals DL1 to DL31 changes, Clock signal output terminal D
Since a pixel clock signal having a phase difference θ1 with respect to the pixel clock signal CLK1 is selected as the pixel clock signal CLK2 from the pixel clock signals output from the L1 to DL31, the writing position of the laser beams LB1 and LB2 is mainly determined. The scanning direction can be reliably matched, and the image quality can be improved by eliminating jitter.

【００５９】（変形例）以上、本発明に係るマルチビー
ム画像形成装置を実施の形態に基づいて説明してきた
が、本発明の内容が、上述の実施の形態に限定されない
のは勿論であり、以下のような変形例が考えられる。(Modification) Although the multi-beam image forming apparatus according to the present invention has been described based on the embodiment, it goes without saying that the content of the present invention is not limited to the above-described embodiment. The following modifications are possible.

【００６０】上記実施の形態では、可変抵抗器ＶＲによ
り、基準電圧Ｖａを出力するようにしたが、Ｄ／Ａ変換
器にレーザービームＬＢ１，ＬＢ２の書込位置が主走査
方向に一致している場合における画素クロック信号ＣＬ
Ｋ１，ＣＬＫ２の位相差を示すデータをセットし、Ｄ／
Ａ変換器から基準電圧Ｖａを出力してもよい。In the above embodiment, the reference voltage Va is output by the variable resistor VR. However, the writing positions of the laser beams LB1 and LB2 to the D / A converter coincide with the main scanning direction. Clock signal CL in the case
Data indicating the phase difference between K1 and CLK2 is set, and D / D
The reference voltage Va may be output from the A converter.

【００６１】また、比較器３１０、カウンタ３１１をＣ
ＰＵで構成し、レーザービームＬＢ１，ＬＢ２の書込位
置が主走査方向に一致している場合における画素クロッ
ク信号ＣＬＫ１，ＣＬＫ２の位相差を示すデータを不揮
発メモリに格納し、積分器３０９が出力する平滑電圧Ｖ
ａｖｇが不揮発メモリに格納したデータと一致するよう
にＣＰＵからセレクタ３０４にセレクト信号を出力する
ようにしてもよい。The comparator 310 and the counter 311 are set to C
A data indicating the phase difference between the pixel clock signals CLK1 and CLK2 when the writing positions of the laser beams LB1 and LB2 coincide with the main scanning direction are stored in the nonvolatile memory, and output from the integrator 309. Smoothing voltage V
The CPU may output a select signal to the selector 304 so that avg matches the data stored in the nonvolatile memory.

【００６２】また、上記実施の形態においては、レーザ
ービームの数を２としたが、３以上としてもよく、Ｎが
３以上の場合には、図２に示す遅延ブロック３０３およ
びＰＬＬ回路を（Ｎ−１）個設置すればよい。また、Ｐ
ＬＬ回路を（Ｎ−１）個設置するとともに、（Ｎ−１）
個のＰＬＬ回路が１個の遅延ブロック３０３から出力さ
れる各画素クロック信号を共通に使用する構成としても
よい。Further, in the above embodiment, the number of laser beams is two, but may be three or more. When N is three or more, the delay block 303 and the PLL circuit shown in FIG. -1) It may be installed. Also, P
(N-1) LL circuits are installed, and (N-1)
The configuration may be such that the PLL circuits commonly use the pixel clock signals output from one delay block 303.

【００６３】また、上記実施の形態では遅延ブロック３
０３の画素クロック信号出力端子の数を３２としたがこ
れと異なる数としてもよく、この場合にはこの数に合わ
せてセレクタ３０４、カウンタ３１１を構成すればよ
い。In the above embodiment, the delay block 3
Although the number of pixel clock signal output terminals of 03 is 32, it may be different from this number. In this case, the selector 304 and the counter 311 may be configured according to this number.

【００６４】また、上記実施の形態ではＬＤを直接変調
駆動したが、ＬＤ駆動回路の出力をＡＯＭに入力し、Ｌ
Ｄから出射されたレーザビームをＡＯＭにおいて光変調
するようにしてもよい。In the above embodiment, the LD is directly modulated and driven. However, the output of the LD driving circuit is input to the AOM and the LD is driven.
The laser beam emitted from D may be optically modulated in the AOM.

【００６５】さらに、上記実施の形態では単一の感光体
ドラムで構成される単色の複写機で実施したが、単一の
感光体ドラムで構成されるカラー複写機や、複数の感光
体ドラムで構成されるタンデム型複写機の他、プリン
タ、ＦＡＸや、これらの複合機などの画像形成装置にも
適用できる。Further, in the above-described embodiment, a single-color copying machine constituted by a single photosensitive drum was used, but a color copying machine constituted by a single photosensitive drum or a plurality of photosensitive drums was used. The present invention can be applied not only to the tandem-type copying machine to be configured but also to an image forming apparatus such as a printer, a facsimile, or a multifunction peripheral thereof.

【００６６】[0066]

【発明の効果】以上のように本発明に係るマルチビーム
画像形成装置によれば、画素クロック信号に同期して光
変調されたＮ（２以上の整数）本の光ビームを副走査方
向に一定の間隔をおいて主走査することにより、像担持
体上に画像を形成するマルチビーム画像形成装置であっ
て、Ｎ本中の１本の光ビームに対する基準画素クロック
信号を生成する基準画素クロック信号生成手段と、前記
基準画素クロック信号に基づいて、他の光ビームに対す
る（Ｎ−１）個の遅延画素クロック信号を生成する（Ｎ
−１）個の遅延画素クロック信号生成手段と、を含み、
（Ｎ−１）個の遅延画素クロック信号生成手段は、異な
る遅延時間を有する複数の遅延画素クロック信号を発生
する遅延画素クロック信号発生手段と、遅延画素クロッ
ク信号発生手段が発生する複数の遅延画素クロック信号
の中から１つの遅延画素クロック信号を、対応する他の
光ビームに対する遅延画素クロック信号として選択する
選択手段と、選択手段により選択された遅延画素クロッ
ク信号と基準画素クロック信号との相対的位相差が、像
担持体上の基準光ビームと他の光ビームとの書込位置が
主走査方向に一致する場合の基準位相差となるように選
択手段における遅延画素クロック信号の選択を制御する
制御手段と、を備えるので、遅延画素クロック信号の遅
延時間が変動しても、複数の光ビームの書込位置の主走
査方向へのずれを高い精度で維持することができ、ジッ
タをなくして画質を向上させることができる。As described above, according to the multi-beam image forming apparatus of the present invention, N (an integer of 2 or more) light beams modulated in synchronization with the pixel clock signal are kept constant in the sub-scanning direction. A multi-beam image forming apparatus that forms an image on an image carrier by performing main scanning at an interval of: a reference pixel clock signal for generating a reference pixel clock signal for one of N light beams Generating means for generating (N-1) delayed pixel clock signals for other light beams based on the reference pixel clock signal (N
-1) delayed pixel clock signal generating means,
The (N-1) delayed pixel clock signal generating means includes a delayed pixel clock signal generating means for generating a plurality of delayed pixel clock signals having different delay times, and a plurality of delayed pixels generated by the delayed pixel clock signal generating means. Selecting means for selecting one delayed pixel clock signal from the clock signals as a delayed pixel clock signal for the corresponding other light beam; and selecting a relative value between the delayed pixel clock signal selected by the selecting means and the reference pixel clock signal. The selection unit controls the selection of the delayed pixel clock signal so that the phase difference becomes a reference phase difference when the writing position of the reference light beam on the image carrier and another light beam coincides with the main scanning direction. And control means, so that even if the delay time of the delayed pixel clock signal fluctuates, the writing position of the plurality of light beams is shifted in the main scanning direction. There can be maintained with accuracy, thereby improving the picture quality by eliminating jitter.

【図面の簡単な説明】[Brief description of the drawings]

【図１】実施の形態に係る複写機１の全体の構成を示す
図である。FIG. 1 is a diagram showing an overall configuration of a copying machine 1 according to an embodiment.

【図２】図１の露光走査部３０の構成を示す図である。FIG. 2 is a diagram showing a configuration of an exposure scanning unit 30 of FIG.

【図３】図２に示す遅延ブロック３０３の画素クロック
信号出力端子ＤＬ０〜ＤＬ３１から出力される画素クロ
ック信号をそれぞれ示す波形図である。FIG. 3 is a waveform diagram illustrating pixel clock signals output from pixel clock signal output terminals DL0 to DL31 of a delay block 303 illustrated in FIG. 2;

【図４】図２に示す位相比較装置３０５および積分器３
０９の位相比較特性を示す波形図である。FIG. 4 is a diagram showing a phase comparator 305 and an integrator 3 shown in FIG. 2;
FIG. 9 is a waveform chart showing a phase comparison characteristic of No. 09.

【図５】基準電圧設定シーケンスを示すシーケンス図で
ある。FIG. 5 is a sequence diagram showing a reference voltage setting sequence.

【図６】レーザビームＬＢ１，ＬＢ２の主走査方向位置
ずれ補正の前後の様子を示す波形図である。FIG. 6 is a waveform diagram showing a state before and after correction of positional deviation of the laser beams LB1 and LB2 in the main scanning direction.

【符号の説明】[Explanation of symbols]

１ 複写機 ３０ 露光走査部 ３１ａ，３１ｂ ＬＤ ３２ａ，３２ｂ ＬＤ駆動回路 ４１ 感光体ドラム ３０２ ＯＳＣ ３０３ 遅延ブロック ３０４ セレクタ ３０５ 位相比較装置 ３０６，３０７ ２分周器 ３０８ ＥＸ−ＯＲゲート ３０９ 積分器 ３１０ 比較器 ３１１ カウンタ ３１２ ＶＣＯ ＬＢ１，ＬＢ２ レーザビーム ＣＬＫ１，ＣＬＫ２ 画素クロック信号 Ｖａ 基準電圧 Ｖａｖｇ 平滑電圧 ＶＲ 可変抵抗器 DESCRIPTION OF SYMBOLS 1 Copier 30 Exposure scanning part 31a, 31b LD 32a, 32b LD drive circuit 41 Photoconductor drum 302 OSC 303 Delay block 304 Selector 305 Phase comparator 306, 307 Divider 308 EX-OR gate 309 Integrator 310 Comparator 311 Counter 312 VCO LB1, LB2 Laser beam CLK1, CLK2 Pixel clock signal Va Reference voltage Vavg Smoothing voltage VR Variable resistor

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 画素クロック信号に同期して光変調され
たＮ（２以上の整数）本の光ビームを副走査方向に一定
の間隔をおいて主走査することにより、像担持体上に画
像を形成するマルチビーム画像形成装置であって、 Ｎ本中の１本の光ビームに対する基準画素クロック信号
を生成する基準画素クロック信号生成手段と、 前記基準画素クロック信号に基づいて、他の光ビームに
対する（Ｎ−１）個の遅延画素クロック信号を生成する
（Ｎ−１）個の遅延画素クロック信号生成手段と、を含
み、 （Ｎ−１）個の遅延画素クロック信号生成手段は、 異なる遅延時間を有する複数の遅延画素クロック信号を
発生する遅延画素クロック信号発生手段と、 遅延画素クロック信号発生手段が発生する複数の遅延画
素クロック信号の中から１つの遅延画素クロック信号
を、対応する他の光ビームに対する遅延画素クロック信
号として選択する選択手段と、 選択手段により選択された遅延画素クロック信号と基準
画素クロック信号との相対的位相差が、像担持体上の基
準光ビームと他の光ビームとの書込位置が主走査方向に
一致する場合の基準位相差となるように選択手段におけ
る遅延画素クロック信号の選択を制御する制御手段と、 を備えることを特徴とするマルチビーム画像形成装置。1. An N (integral or more) light beam light-modulated in synchronization with a pixel clock signal is main-scanned at a constant interval in a sub-scanning direction to form an image on an image carrier. A reference pixel clock signal generating means for generating a reference pixel clock signal for one of the N light beams; and a light beam based on the reference pixel clock signal. (N-1) delayed pixel clock signal generating means for generating (N-1) delayed pixel clock signal signals with respect to (N-1) delayed pixel clock signal generating means, Delay pixel clock signal generating means for generating a plurality of delayed pixel clock signals having time, and one delay pixel from the plurality of delayed pixel clock signals generated by the delayed pixel clock signal generating means Selecting means for selecting a lock signal as a delayed pixel clock signal for the corresponding other light beam; and a relative phase difference between the delayed pixel clock signal selected by the selecting means and the reference pixel clock signal, on the image carrier. Control means for controlling the selection of the delayed pixel clock signal by the selection means so as to have a reference phase difference when the writing position between the reference light beam and another light beam coincides with the main scanning direction. Multi-beam image forming apparatus. 【請求項２】 前記制御手段は、 前記相対的位相差を検出する位相差検出手段と、 位相差検出手段の検出結果に基づいて、選択手段が選択
すべき遅延画素クロック信号を指示する指示手段と、 を備えることを特徴とする請求項１に記載のマルチビー
ム画像形成装置。2. The control unit includes: a phase difference detection unit configured to detect the relative phase difference; and an instruction unit configured to specify a delay pixel clock signal to be selected by the selection unit based on a detection result of the phase difference detection unit. The multi-beam image forming apparatus according to claim 1, comprising: 【請求項３】 前記指示手段は、 前記位相差検出手段が検出した相対的位相差を表す第１
の信号と、前記基準位相差を表す第２の信号とを比較す
る比較手段と、 前記比較手段の比較結果に基づいて入力パルスを加減算
カウントし、その計数結果を選択すべき遅延画素クロッ
ク信号の指示として出力する計数手段と、 を備えることを特徴とする請求項２に記載のマルチビー
ム画像形成装置。3. The method according to claim 2, wherein the indicating means includes a first phase difference representing a relative phase difference detected by the phase difference detecting means.
And a second signal representing the reference phase difference. The addition and subtraction counting of the input pulse based on the comparison result of the comparison means, and the counting result of the delayed pixel clock signal to be selected. The multi-beam image forming apparatus according to claim 2, further comprising: a counting unit that outputs the instruction. 【請求項４】 前記パルスは、主走査ごとに入力される
ことを特徴とする請求項３に記載のマルチビーム画像形
成装置。4. The multi-beam image forming apparatus according to claim 3, wherein the pulse is inputted every main scanning.