JP2000131390A - Ｉｃ試験装置 - Google Patents
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Abstract
(57)【要約】
【課題】 被試験ＩＣに試験パターン信号を入力する各
チャンネルに可変遅延装置を具備し、この可変遅延装置
に設定値を与えて可変遅延装置の遅延時間を調整し、被
試験ＩＣの各端子に入力する試験パターン信号の位相を
可及的に合致させるスキュー調整を行なう構成を具備し
たＩＣ試験装置において、このスキュー調整を高速で然
も精度よく設定することができる構成を具備したＩＣ試
験装置を提案する。 【解決手段】 主制御器に可変遅延装置の数に対応した
数の設定値記憶部を設け、この設定値記憶部に各可変遅
延装置の遅延時間を設定する設定値を、各設定値によっ
て決定される可変遅延装置の遅延データを昇順又は降順
に並べ替えし、この並べ替えに対応して設定値も並べ替
えし、この並べ替えした配列の設定値を上記設定値記憶
部に記憶させ、この設定値の配列を用いてスキュー調整
を実行させる。
チャンネルに可変遅延装置を具備し、この可変遅延装置
に設定値を与えて可変遅延装置の遅延時間を調整し、被
試験ＩＣの各端子に入力する試験パターン信号の位相を
可及的に合致させるスキュー調整を行なう構成を具備し
たＩＣ試験装置において、このスキュー調整を高速で然
も精度よく設定することができる構成を具備したＩＣ試
験装置を提案する。 【解決手段】 主制御器に可変遅延装置の数に対応した
数の設定値記憶部を設け、この設定値記憶部に各可変遅
延装置の遅延時間を設定する設定値を、各設定値によっ
て決定される可変遅延装置の遅延データを昇順又は降順
に並べ替えし、この並べ替えに対応して設定値も並べ替
えし、この並べ替えした配列の設定値を上記設定値記憶
部に記憶させ、この設定値の配列を用いてスキュー調整
を実行させる。
Description
【０００１】
【発明の属する技術分野】この発明は例えばメモリのよ
うな半導体集積回路の良否を試験するＩＣ試験装置に関
する。
うな半導体集積回路の良否を試験するＩＣ試験装置に関
する。
【０００２】
【従来の技術】図４にＩＣ試験装置の概略の構成を示
す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験
装置ＴＥＳは主制御器１１１と、パターン発生器１１
２，タイミング発生器１１３，波形フォーマッタ１１
４，論理比較器１１５，ドライバ１１６，アナログ比較
器１１７，不良解析メモリ１１８，論理振幅基準電圧源
１２１，比較基準電圧源１２２，デバイス電源１２３等
により構成される。
す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験
装置ＴＥＳは主制御器１１１と、パターン発生器１１
２，タイミング発生器１１３，波形フォーマッタ１１
４，論理比較器１１５，ドライバ１１６，アナログ比較
器１１７，不良解析メモリ１１８，論理振幅基準電圧源
１２１，比較基準電圧源１２２，デバイス電源１２３等
により構成される。
【０００３】主制御器１１１は一般にコンピュータシス
テムによって構成され、利用者が作成した試験プログラ
ムに従って主にパターン発生器１１２とタイミング発生
器１１３を制御し、パターン発生器１１２から試験パタ
ーンデータを発生させ、この試験パターンデータを波形
フォーマッタ１１４で実波形を持つ試験パターン信号に
変換し、この試験パターン信号を論理振幅基準電圧源１
２１で設定した振幅値を持った波形に電圧増幅するドラ
イバ１１６を通じて被試験ＩＣ１１９に印加し記憶させ
る。
テムによって構成され、利用者が作成した試験プログラ
ムに従って主にパターン発生器１１２とタイミング発生
器１１３を制御し、パターン発生器１１２から試験パタ
ーンデータを発生させ、この試験パターンデータを波形
フォーマッタ１１４で実波形を持つ試験パターン信号に
変換し、この試験パターン信号を論理振幅基準電圧源１
２１で設定した振幅値を持った波形に電圧増幅するドラ
イバ１１６を通じて被試験ＩＣ１１９に印加し記憶させ
る。
【０００４】被試験ＩＣ１１９から読み出した応答信号
はアナログ比較器１１７で比較基準電圧源１２２から与
えられる基準電圧と比較し、所定の論理レベル（Ｈ論理
の電圧、Ｌ論理の電圧）を持っているか否かを判定し、
所定の論理レベルを持っていると判定した信号は論理比
較器１１５でパターン発生器１１２から出力される期待
値と比較し、期待値と不一致が発生した場合は、その読
み出したアドレスのメモリセルに不良があるものと判定
し、不良発生毎に不良解析メモリ１１８に不良アドレス
を記憶し、試験終了時点で例えば不良セルの救済が可能
か否かを判定する。
はアナログ比較器１１７で比較基準電圧源１２２から与
えられる基準電圧と比較し、所定の論理レベル（Ｈ論理
の電圧、Ｌ論理の電圧）を持っているか否かを判定し、
所定の論理レベルを持っていると判定した信号は論理比
較器１１５でパターン発生器１１２から出力される期待
値と比較し、期待値と不一致が発生した場合は、その読
み出したアドレスのメモリセルに不良があるものと判定
し、不良発生毎に不良解析メモリ１１８に不良アドレス
を記憶し、試験終了時点で例えば不良セルの救済が可能
か否かを判定する。
【０００５】ここで、図４には被試験ＩＣ１１９の１つ
のピンに試験パターン信号を与える構成しか示していな
いが、現実には少なくとも被試験ＩＣ１１９の各入力端
子（データの入力端子、入力兼出力端子の場合もある。
アドレス入力端子、及び各種の制御信号の入力端子）に
試験パターン信号を入力する。被試験ＩＣ１１９の各入
力端子に与える試験パターン信号は所定の許容範囲で位
相が揃っていることが要求される。
のピンに試験パターン信号を与える構成しか示していな
いが、現実には少なくとも被試験ＩＣ１１９の各入力端
子（データの入力端子、入力兼出力端子の場合もある。
アドレス入力端子、及び各種の制御信号の入力端子）に
試験パターン信号を入力する。被試験ＩＣ１１９の各入
力端子に与える試験パターン信号は所定の許容範囲で位
相が揃っていることが要求される。
【０００６】このため、従来より主に波形フォーマッタ
１１４の出力側に図５に示すように可変遅延装置１３０
が設けられ、この可変遅延装置１３０によって各試験パ
ターン信号に所望の遅延時間を与え、ドライバ１１６か
ら被試験ＩＣ１１９に与える試験パターン信号の位相を
合致させる調整を行っている。この調整を以下スキュー
調整を呼ぶことにする。このスキュー調整は例えばＩＣ
試験装置を起動した時点で初期化プログラムによって実
行されＩＣ試験装置が持つ全てのチャンネルに対して施
される。またスキュー調整時は各ドライバと被測定ＩＣ
１１９との間の接続は切り離される。
１１４の出力側に図５に示すように可変遅延装置１３０
が設けられ、この可変遅延装置１３０によって各試験パ
ターン信号に所望の遅延時間を与え、ドライバ１１６か
ら被試験ＩＣ１１９に与える試験パターン信号の位相を
合致させる調整を行っている。この調整を以下スキュー
調整を呼ぶことにする。このスキュー調整は例えばＩＣ
試験装置を起動した時点で初期化プログラムによって実
行されＩＣ試験装置が持つ全てのチャンネルに対して施
される。またスキュー調整時は各ドライバと被測定ＩＣ
１１９との間の接続は切り離される。
【０００７】スキュー調整の方法は主制御器１１１に例
えば８ビットのデータ幅を持つ設定値Ａ0 〜Ａ512 を発
生することができる設定値記憶部を用意し、この設定値
記憶部から設定値Ａ0 〜Ａ512 を順次各チャンネルの可
変遅延装置１３０（図５参照）に入力する。可変遅延装
置１３０はこの設定値によって遅延時間を制御し、各チ
ャンネル毎に遅延時間を設定し、被試験ＩＣ１１９の各
端子に与える信号の位相を合致させる。スキュー調整に
よって決定された設定値は各可変遅延装置１３０に付設
したレジスタに蓄えられ、次のスキュー調整までその値
を維持する。
えば８ビットのデータ幅を持つ設定値Ａ0 〜Ａ512 を発
生することができる設定値記憶部を用意し、この設定値
記憶部から設定値Ａ0 〜Ａ512 を順次各チャンネルの可
変遅延装置１３０（図５参照）に入力する。可変遅延装
置１３０はこの設定値によって遅延時間を制御し、各チ
ャンネル毎に遅延時間を設定し、被試験ＩＣ１１９の各
端子に与える信号の位相を合致させる。スキュー調整に
よって決定された設定値は各可変遅延装置１３０に付設
したレジスタに蓄えられ、次のスキュー調整までその値
を維持する。
【０００８】スキュー調整時に各チャンネルにおける遅
延時間の測定は一般にアナログ比較器１１７によって行
なわれる。つまり、ドライバ１１６から可変遅延装置１
３０で遅延させたパルスを繰り返して出力させる。アナ
ログ比較器１１７にはストローブパルスＳＴＢが基準タ
イミング毎に繰り返し印加される。ストローブパルスＳ
ＴＢの印加タイミングにおいてアナログ比較器１１７の
出力側に検出される電圧値がＬ論理である場合は可変遅
延装置１３０の遅延時間が長すぎることが解る。従って
アナログ比較器１１７の出力がＬ論理の場合は可変遅延
装置１３０の遅延時間を短くする。可変遅延装置１３０
の遅延時間を短くしたとき、アナログ比較器１１７の出
力がＨ論理に反転したとすると、その中間の遅延時間が
ストローブパルスＳＴＢのタイミングに合致するタイミ
ングとすることができる。この遅延時間に可変遅延装置
１３０の遅延時間を設定することによりスキュー調整が
完了する。このスキュー調整は１チャンネルずつ行われ
る。
延時間の測定は一般にアナログ比較器１１７によって行
なわれる。つまり、ドライバ１１６から可変遅延装置１
３０で遅延させたパルスを繰り返して出力させる。アナ
ログ比較器１１７にはストローブパルスＳＴＢが基準タ
イミング毎に繰り返し印加される。ストローブパルスＳ
ＴＢの印加タイミングにおいてアナログ比較器１１７の
出力側に検出される電圧値がＬ論理である場合は可変遅
延装置１３０の遅延時間が長すぎることが解る。従って
アナログ比較器１１７の出力がＬ論理の場合は可変遅延
装置１３０の遅延時間を短くする。可変遅延装置１３０
の遅延時間を短くしたとき、アナログ比較器１１７の出
力がＨ論理に反転したとすると、その中間の遅延時間が
ストローブパルスＳＴＢのタイミングに合致するタイミ
ングとすることができる。この遅延時間に可変遅延装置
１３０の遅延時間を設定することによりスキュー調整が
完了する。このスキュー調整は１チャンネルずつ行われ
る。
【０００９】可変遅延装置１３０の遅延時間を決定する
方法にはシリアルサーチ方式とバイナリサーチ方式とが
ある。シリアルサーチ方式とは図６に示すように、主制
御器１１１に用意した設定値記憶部から設定値Ａ0 〜Ａ
512 を順次Ａ0 ，Ａ1 ，Ａ2，Ａ3 …の順にＤＡ変換器
１３１に送り込み、その設定値Ａ0 ，Ａ1 ，Ａ2 …によ
って可変遅延装置１３０の遅延時間を漸次例えば遅れ方
向に変化させ、ストローブパルスＳＴＢが印加されるタ
イミング、つまり設定したいタイミングＴ0 に合致した
時点でドライバ１１６が出力する駆動パルスＲＸの立上
りが検出されることによりそのチャンネルの遅延時間を
決定する方式である。
方法にはシリアルサーチ方式とバイナリサーチ方式とが
ある。シリアルサーチ方式とは図６に示すように、主制
御器１１１に用意した設定値記憶部から設定値Ａ0 〜Ａ
512 を順次Ａ0 ，Ａ1 ，Ａ2，Ａ3 …の順にＤＡ変換器
１３１に送り込み、その設定値Ａ0 ，Ａ1 ，Ａ2 …によ
って可変遅延装置１３０の遅延時間を漸次例えば遅れ方
向に変化させ、ストローブパルスＳＴＢが印加されるタ
イミング、つまり設定したいタイミングＴ0 に合致した
時点でドライバ１１６が出力する駆動パルスＲＸの立上
りが検出されることによりそのチャンネルの遅延時間を
決定する方式である。
【００１０】バイナリサーチ方式とは図７に示すように
先ず初回の設定値を設定値Ａ0 〜Ａ 512 の中央値Ａ255
に設定し、その設定状態でドライバ１１６が出力する駆
動パルスＲＸの有無をアナログ比較器１１７で測定す
る。この測定はアナログ比較器１１７の出力電圧がＬ論
理であれば駆動パルスＲＸの入来が無であり、Ｈ論理で
あれば駆動パルスＲＸの入来が有であると測定する。こ
の測定により、設定値Ａ 255 で設定した遅延時間では駆
動パルスＲＸの入来が有であり、駆動パルスＲＸが早く
入来していると判定し、設定値を増加方向に制御し、可
変遅延装置１３０の遅延時間を遅れ方向に制御する。こ
のため主制御器１１１は設定値Ａ255 と設定値の最大値
Ａ512 との中間値Ａ382 を可変遅延装置１３０に送り込
む。この設定状態で再びアナログ比較器１１７の出力が
Ｌ論理とＨ論理の中間の電圧になっているかを計測す
る。図７に示す例では設定値Ａ382 を設定した場合はア
ナログ比較器１１７はＬ論理を出力するから可変遅延装
置１３０の遅延時間は設定したいタイミングＴ0 より遅
れ過ぎていると判定される。従って主制御器１１１は再
び設定値を減少方向に変化させ、Ａ382 とＡ255 との間
の半値Ａ318 を選択して可変遅延装置１３０に送り込
む。このように半値ずつ設定値を変化させて設定したい
タイミングＴ0 に合わせ込む方式である。
先ず初回の設定値を設定値Ａ0 〜Ａ 512 の中央値Ａ255
に設定し、その設定状態でドライバ１１６が出力する駆
動パルスＲＸの有無をアナログ比較器１１７で測定す
る。この測定はアナログ比較器１１７の出力電圧がＬ論
理であれば駆動パルスＲＸの入来が無であり、Ｈ論理で
あれば駆動パルスＲＸの入来が有であると測定する。こ
の測定により、設定値Ａ 255 で設定した遅延時間では駆
動パルスＲＸの入来が有であり、駆動パルスＲＸが早く
入来していると判定し、設定値を増加方向に制御し、可
変遅延装置１３０の遅延時間を遅れ方向に制御する。こ
のため主制御器１１１は設定値Ａ255 と設定値の最大値
Ａ512 との中間値Ａ382 を可変遅延装置１３０に送り込
む。この設定状態で再びアナログ比較器１１７の出力が
Ｌ論理とＨ論理の中間の電圧になっているかを計測す
る。図７に示す例では設定値Ａ382 を設定した場合はア
ナログ比較器１１７はＬ論理を出力するから可変遅延装
置１３０の遅延時間は設定したいタイミングＴ0 より遅
れ過ぎていると判定される。従って主制御器１１１は再
び設定値を減少方向に変化させ、Ａ382 とＡ255 との間
の半値Ａ318 を選択して可変遅延装置１３０に送り込
む。このように半値ずつ設定値を変化させて設定したい
タイミングＴ0 に合わせ込む方式である。
【００１１】シリアルサーチ方式では設定値を＋１ずつ
増加方向に変化させて設定したいタイミングＴ0 を検出
するから、最悪条件で上述の例では５１２ステップの設
定値の変更を実行しなければならない。これに対し、バ
イナリサーチ方式では比較的少ないステップ数で目標値
を検出することができる。スキュー調整を短時間で済ま
せるためにはバイナリサーチ方式が優れている。
増加方向に変化させて設定したいタイミングＴ0 を検出
するから、最悪条件で上述の例では５１２ステップの設
定値の変更を実行しなければならない。これに対し、バ
イナリサーチ方式では比較的少ないステップ数で目標値
を検出することができる。スキュー調整を短時間で済ま
せるためにはバイナリサーチ方式が優れている。
【００１２】
【発明が解決しようとする課題】ところで、設定値は例
えば０〜５１２までの間を＋１ずつ増加する数値の配列
であるのに対し、可変遅延装置１３０の遅延時間は比例
関係を保って変化するとは限らない。例えば或るチャン
ネルに装着した可変遅延装置１３０が図８に示すような
非線形特性を持っている場合、シリアルサーチ方式によ
れば設定値をＡ0，Ａ1 ，Ａ2 ，Ａ3 まで可変遅延装置
１３０に送り込めば設定したいタイミング、この例では
６ＰＳに設定することができる。
えば０〜５１２までの間を＋１ずつ増加する数値の配列
であるのに対し、可変遅延装置１３０の遅延時間は比例
関係を保って変化するとは限らない。例えば或るチャン
ネルに装着した可変遅延装置１３０が図８に示すような
非線形特性を持っている場合、シリアルサーチ方式によ
れば設定値をＡ0，Ａ1 ，Ａ2 ，Ａ3 まで可変遅延装置
１３０に送り込めば設定したいタイミング、この例では
６ＰＳに設定することができる。
【００１３】これに対し図８に示す状況下においてバイ
ナリサーチ方式を適用した場合には初回は設定値の中間
値Ａ4 が選択されて可変遅延装置１３０に入力され、こ
の設定状態では遅延時間は４ＰＳとなるから設定したい
タイミングこの例では６ＰＳとの間で遅延時間が不足し
ているから、設定値を増加させる方向に半値分変化させ
る。従って設定値を＋２増加させて設定値Ａ6 を選択さ
せ可変遅延装置１３０に入力される。設定値Ａ6 が可変
遅延装置１３０に設定されると、その設定状態では可変
遅延装置１３０の遅延時間は設定したいタイミングＴ0
よりオーバしているから、その遅延時間を減少方向に変
化させるために先の設定値Ａ4 との間の半値である設定
値Ａ5 を選択してバイナリサーチは終了される。
ナリサーチ方式を適用した場合には初回は設定値の中間
値Ａ4 が選択されて可変遅延装置１３０に入力され、こ
の設定状態では遅延時間は４ＰＳとなるから設定したい
タイミングこの例では６ＰＳとの間で遅延時間が不足し
ているから、設定値を増加させる方向に半値分変化させ
る。従って設定値を＋２増加させて設定値Ａ6 を選択さ
せ可変遅延装置１３０に入力される。設定値Ａ6 が可変
遅延装置１３０に設定されると、その設定状態では可変
遅延装置１３０の遅延時間は設定したいタイミングＴ0
よりオーバしているから、その遅延時間を減少方向に変
化させるために先の設定値Ａ4 との間の半値である設定
値Ａ5 を選択してバイナリサーチは終了される。
【００１４】このようにバイナリサーチは高速処理には
適しているものの、設定値と遅延時間の間の関係が非直
線である場合に、設定誤差が発生し、この設定誤差によ
り試験精度が低下する欠点がある。この発明の目的はバ
イナリサーチ方式により高速処理を実現しながら、然も
設定精度を高く得ることができるスキュー調整機能を具
備したＩＣ試験装置を提供しようとするものである。
適しているものの、設定値と遅延時間の間の関係が非直
線である場合に、設定誤差が発生し、この設定誤差によ
り試験精度が低下する欠点がある。この発明の目的はバ
イナリサーチ方式により高速処理を実現しながら、然も
設定精度を高く得ることができるスキュー調整機能を具
備したＩＣ試験装置を提供しようとするものである。
【００１５】
【課題を解決するための手段】この発明は予め用意した
設定値によって可変遅延装置の遅延時間を設定し、この
遅延時間の設定によって被試験ＩＣに与える試験パター
ン信号の位相を揃えるスキュー調整を行うＩＣ試験装置
において、上記可変遅延装置に各設定値を設定した状態
の各遅延時間を測定し、測定された遅延時間を昇順また
は降順に並べ替えると共に、並べ替えられた各遅延時間
に対応する設定値も上記遅延時間の順序に従って並べ替
え、この並べ替えられた設定値の配列を使用してバイナ
リサーチ方式により上記可変遅延装置の遅延時間を制御
する構成としたＩＣ試験装置を提案するものである。
設定値によって可変遅延装置の遅延時間を設定し、この
遅延時間の設定によって被試験ＩＣに与える試験パター
ン信号の位相を揃えるスキュー調整を行うＩＣ試験装置
において、上記可変遅延装置に各設定値を設定した状態
の各遅延時間を測定し、測定された遅延時間を昇順また
は降順に並べ替えると共に、並べ替えられた各遅延時間
に対応する設定値も上記遅延時間の順序に従って並べ替
え、この並べ替えられた設定値の配列を使用してバイナ
リサーチ方式により上記可変遅延装置の遅延時間を制御
する構成としたＩＣ試験装置を提案するものである。
【００１６】この発明によるＩＣ試験装置によれば、可
変遅延装置に遅延時間を設定する設定値の配列は、実際
の遅延時間の配列を昇順または降順に並べ替えた配列に
対応する。従って、バイナリサーチ方式によって遅延時
間を決定する制御方式に適用しても、短時間に正確なス
キュー調整を実現することができる。並べ替えした設定
値を記憶する設定値記憶部は主制御器に設ける場合と、
各チャンネルに設ける構成が考えられる。
変遅延装置に遅延時間を設定する設定値の配列は、実際
の遅延時間の配列を昇順または降順に並べ替えた配列に
対応する。従って、バイナリサーチ方式によって遅延時
間を決定する制御方式に適用しても、短時間に正確なス
キュー調整を実現することができる。並べ替えした設定
値を記憶する設定値記憶部は主制御器に設ける場合と、
各チャンネルに設ける構成が考えられる。
【００１７】
【発明の実施の形態】図１にこの発明によるＩＣ試験装
置の一実施例を示す。この実施例では主制御器１１１に
試験パターン発生チャンネルの数に対応した数の設定値
記憶部１３２Ａ〜１３２Ｎを設けた場合を示す。各設定
値記憶部１３２Ａ〜１３２Ｎに記憶する設定値は各設定
値を各チャンネルの可変遅延装置１３０に与えた状態で
遅延時間を測定し、その測定された遅延時間を昇順又は
降順に並べ替えし、その並べ替えした遅延時間の配列に
従って設定値も配列を変更し、その配列を変更した設定
値を記憶させ、その配列の順序に従って設定値を読み出
す構成としたものである。
置の一実施例を示す。この実施例では主制御器１１１に
試験パターン発生チャンネルの数に対応した数の設定値
記憶部１３２Ａ〜１３２Ｎを設けた場合を示す。各設定
値記憶部１３２Ａ〜１３２Ｎに記憶する設定値は各設定
値を各チャンネルの可変遅延装置１３０に与えた状態で
遅延時間を測定し、その測定された遅延時間を昇順又は
降順に並べ替えし、その並べ替えした遅延時間の配列に
従って設定値も配列を変更し、その配列を変更した設定
値を記憶させ、その配列の順序に従って設定値を読み出
す構成としたものである。
【００１８】設定値の配列の変更方法を以下に説明す
る。設定値と遅延時間の間の非線形特性の例として図８
を用いる。図８に示した例を設定値と遅延時間の関係を
表１に示す。 表１ 設定値 遅延時間（ＰＳ） Ａ0 ０ Ａ1 ２ Ａ2 ５ Ａ3 ６ Ａ4 ３ Ａ5 ４ Ａ6 ７ Ａ7 ８ 遅延時間を例えば昇順に並べ替えし、この並べ替えに従
って設定値も並べ替えした結果を表２に示す。
る。設定値と遅延時間の間の非線形特性の例として図８
を用いる。図８に示した例を設定値と遅延時間の関係を
表１に示す。 表１ 設定値 遅延時間（ＰＳ） Ａ0 ０ Ａ1 ２ Ａ2 ５ Ａ3 ６ Ａ4 ３ Ａ5 ４ Ａ6 ７ Ａ7 ８ 遅延時間を例えば昇順に並べ替えし、この並べ替えに従
って設定値も並べ替えした結果を表２に示す。
【００１９】 表２ 設定値 遅延時間（ＰＳ） Ａ0 ０ Ａ1 ２ Ａ4 ３ Ａ5 ４ Ａ2 ５ Ａ3 ６ Ａ6 ７ Ａ7 ８ 表２に示した設定値の配列によれば可変遅延装置１３０
の遅延時間は図２に示すように直線特性となる。従っ
て、表２に示した設定値の配列Ａ0 ，Ａ1 ，Ａ4，
Ａ5 ，Ａ2 ，Ａ3 ，Ａ6 ，Ａ7 を設定値記憶部、例えば
１３２Ａに記憶させこの順序で読み出すことにより、こ
のチャンネルの可変遅延装置１３０の遅延時間は直線化
されて制御される。この結果バイナリサーチ方式によっ
て遅延時間を決定する方法を採っても正確に目標値に設
定することができる。
の遅延時間は図２に示すように直線特性となる。従っ
て、表２に示した設定値の配列Ａ0 ，Ａ1 ，Ａ4，
Ａ5 ，Ａ2 ，Ａ3 ，Ａ6 ，Ａ7 を設定値記憶部、例えば
１３２Ａに記憶させこの順序で読み出すことにより、こ
のチャンネルの可変遅延装置１３０の遅延時間は直線化
されて制御される。この結果バイナリサーチ方式によっ
て遅延時間を決定する方法を採っても正確に目標値に設
定することができる。
【００２０】表２及び図２に示す設定値の配列を使って
可変遅延装置の遅延時間をバイナリサーチ方式によって
例えば６ＰＳに校正する場合、初回の設定は遅延時間の
全範囲０〜８ＰＳの中央値４ＰＳを与える設定値Ａ5 を
選択して主制御器１１１から可変遅延装置１３０に送り
込まれる。設定値Ａ5 により可変遅延装置１３０の遅延
時間が４ＰＳに設定されると、設定したいタイミングは
６ＰＳであるから、アナログ比較器１１７はＨ論理を出
力し続ける。従ってバイナリサーチ方式では遅延時間を
増加方向に制御する。つまり、現在設定している設定値
と最大値を持つ設定値Ａ7 との間の中間にある設定値に
変更する。従ってこの場合には設定値Ａ3 が選択されて
主制御器１１１から可変遅延装置１３０に送られ、可変
遅延装置１３０の遅延時間を設定値Ａ3 で決まる６ＰＳ
に設定する。この例では２回目の設定値の転送により可
変遅延装置１３０の遅延時間を目標値に設定することが
できる。この設定値は目標値と一致し、誤差の発生を抑
えることができる。
可変遅延装置の遅延時間をバイナリサーチ方式によって
例えば６ＰＳに校正する場合、初回の設定は遅延時間の
全範囲０〜８ＰＳの中央値４ＰＳを与える設定値Ａ5 を
選択して主制御器１１１から可変遅延装置１３０に送り
込まれる。設定値Ａ5 により可変遅延装置１３０の遅延
時間が４ＰＳに設定されると、設定したいタイミングは
６ＰＳであるから、アナログ比較器１１７はＨ論理を出
力し続ける。従ってバイナリサーチ方式では遅延時間を
増加方向に制御する。つまり、現在設定している設定値
と最大値を持つ設定値Ａ7 との間の中間にある設定値に
変更する。従ってこの場合には設定値Ａ3 が選択されて
主制御器１１１から可変遅延装置１３０に送られ、可変
遅延装置１３０の遅延時間を設定値Ａ3 で決まる６ＰＳ
に設定する。この例では２回目の設定値の転送により可
変遅延装置１３０の遅延時間を目標値に設定することが
できる。この設定値は目標値と一致し、誤差の発生を抑
えることができる。
【００２１】主制御器１１１に設けた各設定値記憶部１
３２Ａ〜１３２Ｎには各チャンネルに設けた可変遅延装
置１３０の遅延特性（設定値に対する遅延時間の変化す
る特性）に従って並べ替えされた設定値の配列を記憶さ
せ、各配列に従って可変遅延装置１３０を制御する。図
３は設定値記憶部１３２Ａ〜１３２Ｎを各チャンネルに
設けた可変遅延装置１３０に付設した実施例を示す。こ
の場合には主制御器１１１からは例えば昇順に配列され
た設定値（アドレス信号として作用する）を出力し、こ
の設定値を各設定値記憶部１３２Ａ〜１３２Ｎに入力
し、昇順に配列された設定値を各設定値記憶部１３２Ａ
〜１３２Ｎに記憶した設定値の配列順序に変換して読み
出すように構成される。この構成によっても上述と同様
の作用効果を得ることができる。
３２Ａ〜１３２Ｎには各チャンネルに設けた可変遅延装
置１３０の遅延特性（設定値に対する遅延時間の変化す
る特性）に従って並べ替えされた設定値の配列を記憶さ
せ、各配列に従って可変遅延装置１３０を制御する。図
３は設定値記憶部１３２Ａ〜１３２Ｎを各チャンネルに
設けた可変遅延装置１３０に付設した実施例を示す。こ
の場合には主制御器１１１からは例えば昇順に配列され
た設定値（アドレス信号として作用する）を出力し、こ
の設定値を各設定値記憶部１３２Ａ〜１３２Ｎに入力
し、昇順に配列された設定値を各設定値記憶部１３２Ａ
〜１３２Ｎに記憶した設定値の配列順序に変換して読み
出すように構成される。この構成によっても上述と同様
の作用効果を得ることができる。
【００２２】
【発明の効果】以上説明したように、この発明によれば
高速処理が可能なバイナリサーチ方式により各チャンネ
ルに設けた可変遅延装置１３０の遅延時間を校正し、ス
キュー調整を行っても、各可変遅延装置１３０の遅延時
間を精度よく設定することができる。
高速処理が可能なバイナリサーチ方式により各チャンネ
ルに設けた可変遅延装置１３０の遅延時間を校正し、ス
キュー調整を行っても、各可変遅延装置１３０の遅延時
間を精度よく設定することができる。
【００２３】従ってこの発明によればスキュー調整に関
して高速化と高精度化の双方を実現することができる利
点が得られる。
して高速化と高精度化の双方を実現することができる利
点が得られる。
【図１】この発明によるＩＣ試験装置の一実施例を説明
するためのブロック図。
するためのブロック図。
【図２】この発明の要部の動作を説明するためのグラ
フ。
フ。
【図３】この発明の変形実施例を説明するためのブロッ
ク図。
ク図。
【図４】従来のＩＣ試験装置の構成を説明するためのブ
ロック図。
ロック図。
【図５】従来のスキュー調整の方法を説明するためのブ
ロック図。
ロック図。
【図６】スキュー調整に用いられているシリアルサーチ
を説明するための図。
を説明するための図。
【図７】スキュー調整に用いられているバイナリサーチ
を説明するための図。
を説明するための図。
【図８】従来のスキュー調整の欠点を説明するためのグ
ラフ。
ラフ。
１１１ 主制御器 １１４ 波形フォーマッタ １１６ ドライバ １１７ アナログ比較器 １１９ 被試験ＩＣ １３０ 可変遅延装置 １３２Ａ〜１３２Ｎ 設定値記憶部
Claims (3)
- 【請求項１】 パターン発生器から出力されるパターン
データを波形フォーマッタに与え、波形フォーマッタに
おいて実波形を持つ複数のチャンネルの試験パターン信
号を生成し、この複数のチャンネルの試験パターン信号
をそれぞれ可変遅延装置に供給し、この可変遅延装置に
おいて各試験パターン信号の位相を各チャンネル毎に調
整し、位相が調整された複数のチャンネルの試験パター
ン信号を被試験ＩＣの入力端子に入力してＩＣの試験を
行うＩＣ試験装置において、 上記可変遅延装置の遅延時間を設定する各設定値によっ
て設定される各遅延時間を測定し、測定された遅延時間
を昇順または降順に並べ替え、並べ替えられた遅延時間
に対応させて設定値も並べ替え、並べ替えした配列の設
定値に従って所望の遅延時間に調整することを特徴とす
るＩＣ試験装置。 - 【請求項２】 請求項１記載のＩＣ試験装置において、
上記パターン発生器及び波形フォーマッタ等の動作を制
御する主制御器に試験パターン伝送系路のチャンネル数
に対応した数の設定値記憶部を設け、この設定値記憶部
に上記各チャンネルに設けられる可変遅延装置の遅延時
間を設定するための設定値の配列を記憶させ、各チャン
ネル毎に設けた設定値記憶部から各チャンネルに設けた
可変遅延装置に設定値を転送する構成としたことを特徴
とするＩＣ試験装置。 - 【請求項３】 請求項１記載のＩＣ試験装置において、
上記複数のチャンネルに設けた各可変遅延装置にそれぞ
れ設定値記憶部を設け、各設定値記憶部に設定値の配列
を記憶させ、この設定値を主制御器から送られて来るア
ドレス信号によって読み出す構成としたことを特徴とす
るＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10308521A JP2000131390A (ja) | 1998-10-29 | 1998-10-29 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10308521A JP2000131390A (ja) | 1998-10-29 | 1998-10-29 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000131390A true JP2000131390A (ja) | 2000-05-12 |
Family
ID=17982039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10308521A Pending JP2000131390A (ja) | 1998-10-29 | 1998-10-29 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000131390A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004038436A1 (ja) * | 2002-10-24 | 2004-05-06 | Advantest Corporation | 目標値の探索回路、目標値の探索方法及びこれを用いた半導体試験装置 |
| JP2008287462A (ja) * | 2007-05-17 | 2008-11-27 | Nec Electronics Corp | エミュレータ及びエミュレーション方法 |
| JP2013206924A (ja) * | 2012-03-27 | 2013-10-07 | Lapis Semiconductor Co Ltd | 基準電圧調整部を含む半導体集積装置及び基準電圧調整方法 |
-
1998
- 1998-10-29 JP JP10308521A patent/JP2000131390A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004038436A1 (ja) * | 2002-10-24 | 2004-05-06 | Advantest Corporation | 目標値の探索回路、目標値の探索方法及びこれを用いた半導体試験装置 |
| US7444576B2 (en) | 2002-10-24 | 2008-10-28 | Advantest Corp. | Target value search circuit, taget value search method, and semiconductor test device using the same |
| JP2008287462A (ja) * | 2007-05-17 | 2008-11-27 | Nec Electronics Corp | エミュレータ及びエミュレーション方法 |
| JP2013206924A (ja) * | 2012-03-27 | 2013-10-07 | Lapis Semiconductor Co Ltd | 基準電圧調整部を含む半導体集積装置及び基準電圧調整方法 |
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