JP2000124963A - ベースバンド信号処理回路 - Google Patents
ベースバンド信号処理回路Info
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- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 第一のベースバンド信号であるアナログI信
号A/Iと第二のベースバンド信号であるアナログQ信
号A/Qとの位相差を正確に90度になるように設定可
能とする。 【解決手段】 ディジタル信号をアナログ信号化する第
一のクロック信号の立ち上がり時刻または立ち下がり時
刻とディジタル信号をアナログ信号化する第二のクロッ
ク信号の立ち上がり時刻または立ち下がり時刻との間の
時間間隔を変えられるようにした。
号A/Iと第二のベースバンド信号であるアナログQ信
号A/Qとの位相差を正確に90度になるように設定可
能とする。 【解決手段】 ディジタル信号をアナログ信号化する第
一のクロック信号の立ち上がり時刻または立ち下がり時
刻とディジタル信号をアナログ信号化する第二のクロッ
ク信号の立ち上がり時刻または立ち下がり時刻との間の
時間間隔を変えられるようにした。
Description
【0001】
【発明の属する技術分野】本発明は、搬送波をディジタ
ル変調するためのバースバンド信号を処理するベースバ
ンド信号処理回路に関する。
ル変調するためのバースバンド信号を処理するベースバ
ンド信号処理回路に関する。
【0002】
【従来の技術】CDMA方式の携帯電話における送信で
は音声信号や各種の制御信号を拡散信号によってディジ
タル信号化し、このディジタル信号をアナログ信号に変
換処理して搬送波をディジタル変調(QPSK変調)し
ている。
は音声信号や各種の制御信号を拡散信号によってディジ
タル信号化し、このディジタル信号をアナログ信号に変
換処理して搬送波をディジタル変調(QPSK変調)し
ている。
【0003】図4に従って従来のベースバンド信号処理
回路を説明する。先ず、音声信号等はディジタル処理回
路31においてディジタル信号Dに変換されて出力さ
れ、第一のD/A変換器32と第二のD/A変換器33
とに入力される。ディジタル信号Dは8ビットで構成さ
れている。
回路を説明する。先ず、音声信号等はディジタル処理回
路31においてディジタル信号Dに変換されて出力さ
れ、第一のD/A変換器32と第二のD/A変換器33
とに入力される。ディジタル信号Dは8ビットで構成さ
れている。
【0004】また、ディジタル処理回路31は第一のク
ロック信号C/Iと第二のクロック信号C/Qを出力
し、第一のクロック信号C/Iは第一のD/A変換器3
2に入力され、第二のクロック信号C/Qは第二のD/
A変換器33に入力される。第一のクロック信号C/I
と第二のクロック信号とはディジタル信号Dをアナログ
信号に変換するためのものであり、デューティ比が共に
50%になっており、互いに同期するとともに逆位相の
関係になっている。
ロック信号C/Iと第二のクロック信号C/Qを出力
し、第一のクロック信号C/Iは第一のD/A変換器3
2に入力され、第二のクロック信号C/Qは第二のD/
A変換器33に入力される。第一のクロック信号C/I
と第二のクロック信号とはディジタル信号Dをアナログ
信号に変換するためのものであり、デューティ比が共に
50%になっており、互いに同期するとともに逆位相の
関係になっている。
【0005】第一のD/A変換器32においてはディジ
タル信号Dが第一のクロック信号C/Iの立ち上がりで
アナログ信号化される。また、第二のD/A変換器33
においてはディジタル信号Dが第二のクロック信号C/
Qの立ち上がりでアナログ信号化される。この結果、第
一のD/A変換器32は第一のベースバンド信号となる
アナログI信号A/Iを出力し、第二のD/A変換器3
3は第二のベースバンド信号となるアナログQ信号A/
Qを出力する。そして、アナログI信号A/Iの位相と
アナログQ信号A/Qとの位相は互いに90度異なるよ
うになる。
タル信号Dが第一のクロック信号C/Iの立ち上がりで
アナログ信号化される。また、第二のD/A変換器33
においてはディジタル信号Dが第二のクロック信号C/
Qの立ち上がりでアナログ信号化される。この結果、第
一のD/A変換器32は第一のベースバンド信号となる
アナログI信号A/Iを出力し、第二のD/A変換器3
3は第二のベースバンド信号となるアナログQ信号A/
Qを出力する。そして、アナログI信号A/Iの位相と
アナログQ信号A/Qとの位相は互いに90度異なるよ
うになる。
【0006】アナログI信号A/IとアナログQ信号A
/Qとはほぼ630KHzの周波数帯域を有しており、
それ以上の周波数のノイズをカットするためにそれぞれ
第一のローパスフィルタ34と第二のローパスフィルタ
35とに入力される。第一のローパスフィルタ34およ
び第二のローパスフィルタ35は携帯電話機の小型化の
ために、IC化が可能なアクティブローパスフィルタで
構成されている。630KHz以上のノイズがカットさ
れたアナログI信号A/Iは第一のベースバンド信号増
幅器36によって増幅された後第一の変調器38に入力
され、同様に、630KHz以上のノイズがカットされ
たアナログQ信号A/Qは第二のベースバンド信号増幅
器37によって増幅された後第二の変調器39に入力さ
れる。第一および第二のベースバンド信号増幅器36、
37はオペアンプで構成される。
/Qとはほぼ630KHzの周波数帯域を有しており、
それ以上の周波数のノイズをカットするためにそれぞれ
第一のローパスフィルタ34と第二のローパスフィルタ
35とに入力される。第一のローパスフィルタ34およ
び第二のローパスフィルタ35は携帯電話機の小型化の
ために、IC化が可能なアクティブローパスフィルタで
構成されている。630KHz以上のノイズがカットさ
れたアナログI信号A/Iは第一のベースバンド信号増
幅器36によって増幅された後第一の変調器38に入力
され、同様に、630KHz以上のノイズがカットされ
たアナログQ信号A/Qは第二のベースバンド信号増幅
器37によって増幅された後第二の変調器39に入力さ
れる。第一および第二のベースバンド信号増幅器36、
37はオペアンプで構成される。
【0007】なお、第一の変調器38に入力されるアナ
ログI信号A/Iのレベルと第二の変調器39に入力さ
れるアナログQ信号A/Qのレベルとを所定のレベル
(例えば1ボルト)に設定するために、第一のベースバ
ンド信号増幅器36と第二のベースバンド信号増幅器3
7とのそれぞれの増幅度が変えられるようになってい
る。
ログI信号A/Iのレベルと第二の変調器39に入力さ
れるアナログQ信号A/Qのレベルとを所定のレベル
(例えば1ボルト)に設定するために、第一のベースバ
ンド信号増幅器36と第二のベースバンド信号増幅器3
7とのそれぞれの増幅度が変えられるようになってい
る。
【0008】第一の変調器38には第一の搬送波Φ/I
が入力され、第二の変調器39には第二の搬送波Φ/Q
が入力される。第一の搬送波Φ/Iと第二の搬送波Φ/
Qとは位相が互いに90度異なっており、搬送波発振器
40から出力された原搬送波(周波数はおよそ130M
Hz)を基にして位相器41によって得られる。
が入力され、第二の変調器39には第二の搬送波Φ/Q
が入力される。第一の搬送波Φ/Iと第二の搬送波Φ/
Qとは位相が互いに90度異なっており、搬送波発振器
40から出力された原搬送波(周波数はおよそ130M
Hz)を基にして位相器41によって得られる。
【0009】そして、第一の搬送波Φ/IがアナログI
信号A/IによってPSK変調され、第二の搬送波Φ/
QがアナログQ信号A/QによってPSK変調される。
PSK変調された二つの信号は加算器42によって加算
され、全体としてQPSK変調される。そして、図示し
ない周波数変換器によっておよそ700MHzの送信信
号に周波数変換され、その後さらに所定の処理がなされ
て図示しないアンテナから基地局に送信される。
信号A/IによってPSK変調され、第二の搬送波Φ/
QがアナログQ信号A/QによってPSK変調される。
PSK変調された二つの信号は加算器42によって加算
され、全体としてQPSK変調される。そして、図示し
ない周波数変換器によっておよそ700MHzの送信信
号に周波数変換され、その後さらに所定の処理がなされ
て図示しないアンテナから基地局に送信される。
【0010】
【発明が解決しようとする課題】以上に説明した従来の
ベースバンド信号処理回路においては、第一のD/A変
換器32から出力されるアナログI信号と第二のD/A
変換器33から出力されるアナログQ信号との位相差が
90度となるようになっているが、第一のクロック信号
C/Iまたは第二のクロック信号C/Qの位相がずれた
り、あるいは各ローパスフィルタ34、35から加算器
42までの伝送経路における位相誤差(例えば、ローパ
スフィルタ34、35の位相特性の違い)によってアナ
ログI信号A/IとアナログQ信号A/Qとの位相差が
90度からずれることがある。
ベースバンド信号処理回路においては、第一のD/A変
換器32から出力されるアナログI信号と第二のD/A
変換器33から出力されるアナログQ信号との位相差が
90度となるようになっているが、第一のクロック信号
C/Iまたは第二のクロック信号C/Qの位相がずれた
り、あるいは各ローパスフィルタ34、35から加算器
42までの伝送経路における位相誤差(例えば、ローパ
スフィルタ34、35の位相特性の違い)によってアナ
ログI信号A/IとアナログQ信号A/Qとの位相差が
90度からずれることがある。
【0011】すると、アナログI信号A/Iとアナログ
Q信号A/Qとの位相差が90度からずれた状態で第一
の搬送波Φ1、第二の搬送波Φ2をPSK変調すること
になる。この結果、受信側での受信感度が低下し、受信
側で復調する場合にビット誤りが発生し、正常な送受信
ができなくなるという問題が発生する。
Q信号A/Qとの位相差が90度からずれた状態で第一
の搬送波Φ1、第二の搬送波Φ2をPSK変調すること
になる。この結果、受信側での受信感度が低下し、受信
側で復調する場合にビット誤りが発生し、正常な送受信
ができなくなるという問題が発生する。
【0012】そこで、本発明のベースバンド信号処理回
路は、第一のベースバンド信号であるアナログI信号A
/Iと第二のベースバンド信号であるアナログQ信号A
/Qとの位相差を正確に90度となるように設定可能と
することを目的とする。
路は、第一のベースバンド信号であるアナログI信号A
/Iと第二のベースバンド信号であるアナログQ信号A
/Qとの位相差を正確に90度となるように設定可能と
することを目的とする。
【0013】
【課題を解決するための手段】以上の課題を解決するた
め、本発明のベースバンド信号処理回路は、ディジタル
信号と前記ディジタル信号をアナログ信号に変換するた
めの第一のクロック信号とが入力されて第一のベースバ
ンド信号を出力する第一のD/A変換器と、前記ディジ
タル信号と前記ディジタル信号をアナログ信号に変換す
るための第二のクロック信号とが入力されて第二のベー
スバンド信号を出力する第二のD/A変換器と備え、前
記第一のクロック信号と前記第二のクロック信号とを同
期させるとともに、前記第一のクロック信号の立ち上が
り時刻または立ち下がり時刻と前記第二のクロック信号
の立ち上がり時刻または立ち下がり時刻との間の時間間
隔を変えられるようにした。
め、本発明のベースバンド信号処理回路は、ディジタル
信号と前記ディジタル信号をアナログ信号に変換するた
めの第一のクロック信号とが入力されて第一のベースバ
ンド信号を出力する第一のD/A変換器と、前記ディジ
タル信号と前記ディジタル信号をアナログ信号に変換す
るための第二のクロック信号とが入力されて第二のベー
スバンド信号を出力する第二のD/A変換器と備え、前
記第一のクロック信号と前記第二のクロック信号とを同
期させるとともに、前記第一のクロック信号の立ち上が
り時刻または立ち下がり時刻と前記第二のクロック信号
の立ち上がり時刻または立ち下がり時刻との間の時間間
隔を変えられるようにした。
【0014】また、本発明のベースバンド信号処理回路
は、前記第一のクロック信号または前記第二のクロック
信号の何れか一方のデューティ比を変えられるようにし
た。
は、前記第一のクロック信号または前記第二のクロック
信号の何れか一方のデューティ比を変えられるようにし
た。
【0015】また、本発明のベースバンド信号処理回路
は、前記ディジタル信号、前記第一のクロック信号およ
び前記第二のクロック信号はディジタル処理回路から出
力され、前記ディジタル処理回路と前記第一のD/A変
換器との間または前記ディジタル処理回路と前記第二の
D/A変換器との間にデューティ調整回路を設け、前記
第一のクロック信号または前記第二のクロック信号を前
記デューティ調整回路を介して前記第一のD/A変換器
または前記第二のD/A変換器に入力した。
は、前記ディジタル信号、前記第一のクロック信号およ
び前記第二のクロック信号はディジタル処理回路から出
力され、前記ディジタル処理回路と前記第一のD/A変
換器との間または前記ディジタル処理回路と前記第二の
D/A変換器との間にデューティ調整回路を設け、前記
第一のクロック信号または前記第二のクロック信号を前
記デューティ調整回路を介して前記第一のD/A変換器
または前記第二のD/A変換器に入力した。
【0016】また、本発明のベースバンド信号処理回路
は、ディジタル信号と前記ディジタル信号をアナログ信
号に変換するための第一のクロック信号とが入力されて
第一のベースバンド信号を出力する第一の第一のD/A
変換器と、前記ディジタル信号と前記ディジタル信号を
アナログ信号に変換するための第二のクロック信号とが
入力されて第二のベースバンド信号を出力する第二のD
/A変換器と備え、前記第一のクロック信号と前記第二
のクロック信号とを同期させるとともに、相互間の位相
を変えられるようにした。
は、ディジタル信号と前記ディジタル信号をアナログ信
号に変換するための第一のクロック信号とが入力されて
第一のベースバンド信号を出力する第一の第一のD/A
変換器と、前記ディジタル信号と前記ディジタル信号を
アナログ信号に変換するための第二のクロック信号とが
入力されて第二のベースバンド信号を出力する第二のD
/A変換器と備え、前記第一のクロック信号と前記第二
のクロック信号とを同期させるとともに、相互間の位相
を変えられるようにした。
【0017】
【発明の実施の形態】本発明のベースバンド信号処理回
路を図1乃至図3に従って説明する。図1は本発明のベ
ースバンド信号処理回路を説明する回路図、図2はサン
プリングを説明するクロック信号のタイミングチャー
ト、図3は本発明のベースバンド信号処理回路に使用す
るデューティ調整回路の回路図である。
路を図1乃至図3に従って説明する。図1は本発明のベ
ースバンド信号処理回路を説明する回路図、図2はサン
プリングを説明するクロック信号のタイミングチャー
ト、図3は本発明のベースバンド信号処理回路に使用す
るデューティ調整回路の回路図である。
【0018】先ず、図1において、音声信号等はディジ
タル処理回路1において拡散信号によってディジタル信
号Dに変換され、第一のD/A変換器2に入力されると
ともに、第二のD/A変換器3に入力される。ディジタ
ル信号Dは8ビットで構成されている。
タル処理回路1において拡散信号によってディジタル信
号Dに変換され、第一のD/A変換器2に入力されると
ともに、第二のD/A変換器3に入力される。ディジタ
ル信号Dは8ビットで構成されている。
【0019】また、ディジタル処理回路1は第一のクロ
ック信号C/Iと第二のクロック信号C/Qとを出力す
る。第一のクロック信号C/Iと第二のクロック信号と
はディジタル信号Dをアナログ信号化するためのもので
あり、図A、Bに示すように、デューティ比が共に50
%になっており、また、互いに同期するとともに逆位相
の関係になっている。そして、第一のクロック信号C/
Iは第一のD/A変換器2に入力され、第二のクロック
信号C/Qはデューティ調整回路4を介して第二のD/
A変換器33に入力される。
ック信号C/Iと第二のクロック信号C/Qとを出力す
る。第一のクロック信号C/Iと第二のクロック信号と
はディジタル信号Dをアナログ信号化するためのもので
あり、図A、Bに示すように、デューティ比が共に50
%になっており、また、互いに同期するとともに逆位相
の関係になっている。そして、第一のクロック信号C/
Iは第一のD/A変換器2に入力され、第二のクロック
信号C/Qはデューティ調整回路4を介して第二のD/
A変換器33に入力される。
【0020】第一のD/A変換器2においてはディジタ
ル信号Dが第一のクロック信号C/Iの立ち上がりtr
aでアナログ信号化される。また、第二のD/A変換器
33においてはデューティ調整回路4を経由した第二の
クロック信号C/Q’の立ち上がりtrbでディジタル
信号Dがアナログ信号化される。この結果、第一のD/
A変換器32は第一のベースバンド信号となるアナログ
I信号A/Iを出力し、第二のD/A変換器33は第二
のベースバンド信号となるアナログQ信号A/Qを出力
する。そして、アナログI信号A/IとアナログQ信号
とは互いに90の位相差を有するようになる。
ル信号Dが第一のクロック信号C/Iの立ち上がりtr
aでアナログ信号化される。また、第二のD/A変換器
33においてはデューティ調整回路4を経由した第二の
クロック信号C/Q’の立ち上がりtrbでディジタル
信号Dがアナログ信号化される。この結果、第一のD/
A変換器32は第一のベースバンド信号となるアナログ
I信号A/Iを出力し、第二のD/A変換器33は第二
のベースバンド信号となるアナログQ信号A/Qを出力
する。そして、アナログI信号A/IとアナログQ信号
とは互いに90の位相差を有するようになる。
【0021】デューティ調整回路4は、例えば図3に示
すように、オペアンプ4aを用いて構成され、非反転入
力端(+)に入力された第二のクロック信号C/Qの立
ち下がりによって出力レベルが立ち下がり、第二のクロ
ック信号C/Qの立ち上がりには関係なく準安定期間T
0経過後に出力レベルが立ち上がる。この準安定期間T
0は帰還抵抗4bと充電コンデンサcとの時定数に比例
する。従って、デューティ調整回路4から出力される第
二のクロック信号C/Q’の立ち上がり時刻trb(図
2のB参照)は帰還抵抗4bまたは充電コンデンサ4c
によって調整できる。
すように、オペアンプ4aを用いて構成され、非反転入
力端(+)に入力された第二のクロック信号C/Qの立
ち下がりによって出力レベルが立ち下がり、第二のクロ
ック信号C/Qの立ち上がりには関係なく準安定期間T
0経過後に出力レベルが立ち上がる。この準安定期間T
0は帰還抵抗4bと充電コンデンサcとの時定数に比例
する。従って、デューティ調整回路4から出力される第
二のクロック信号C/Q’の立ち上がり時刻trb(図
2のB参照)は帰還抵抗4bまたは充電コンデンサ4c
によって調整できる。
【0022】そこで、もしもアナログI信号A/Iとア
ナログQ信号A/Qとの位相差が90度になっていない
ときには、デューティ調整回路4の帰還抵抗4bの抵抗
値等を調整することによって、二つのアナログ信号A/
I、A/Q間の位相差を正確に90度に調整することが
できる。
ナログQ信号A/Qとの位相差が90度になっていない
ときには、デューティ調整回路4の帰還抵抗4bの抵抗
値等を調整することによって、二つのアナログ信号A/
I、A/Q間の位相差を正確に90度に調整することが
できる。
【0023】アナログI信号A/IとアナログQ信号A
/Qとはほぼ630KHzの周波数帯域を有しており、
それ以上の周波数のノイズをカットするためにそれぞれ
第一のローパスフィルタ5と第二のローパスフィルタ6
とに入力される。第一のローパスフィルタ5および第二
のローパスフィルタ6は携帯電話機の小型化のために、
IC化が可能なアクティブローパスフィルタで構成され
ている。630KHz以上のノイズがカットされたアナ
ログI信号A/Iは第一のベースバンド信号増幅器7に
よって増幅された後第一の変調器9に入力され、同様
に、630KHz以上のノイズがカットされたアナログ
Q信号A/Qは第二のベースバンド信号増幅器8によっ
て増幅された後第二の変調器10に入力される。第一お
よび第二のベースバンド信号増幅器9、10はオペアン
プで構成される。
/Qとはほぼ630KHzの周波数帯域を有しており、
それ以上の周波数のノイズをカットするためにそれぞれ
第一のローパスフィルタ5と第二のローパスフィルタ6
とに入力される。第一のローパスフィルタ5および第二
のローパスフィルタ6は携帯電話機の小型化のために、
IC化が可能なアクティブローパスフィルタで構成され
ている。630KHz以上のノイズがカットされたアナ
ログI信号A/Iは第一のベースバンド信号増幅器7に
よって増幅された後第一の変調器9に入力され、同様
に、630KHz以上のノイズがカットされたアナログ
Q信号A/Qは第二のベースバンド信号増幅器8によっ
て増幅された後第二の変調器10に入力される。第一お
よび第二のベースバンド信号増幅器9、10はオペアン
プで構成される。
【0024】なお、第一の変調器9に入力されるアナロ
グI信号A/Iのレベルと第二の変調器10に入力され
るアナログQ信号A/Qのレベルとを所定のレベル(例
えば1ボルト)に設定するために、第一のベースバンド
信号増幅器7と第二のベースバンド信号増幅器8とのそ
れぞれの増幅度が変えられるようになっている。
グI信号A/Iのレベルと第二の変調器10に入力され
るアナログQ信号A/Qのレベルとを所定のレベル(例
えば1ボルト)に設定するために、第一のベースバンド
信号増幅器7と第二のベースバンド信号増幅器8とのそ
れぞれの増幅度が変えられるようになっている。
【0025】第一の変調器9には第一の搬送波Φ/Iが
入力され、第二の変調器10には第二の搬送波Φ/Qが
入力される。第一の搬送波Φ/Iと第二の搬送波Φ/Q
とは位相が互いに90度異なっており、搬送波発振器1
1から出力された原搬送波(周波数はおよそ130MH
z)を基にして位相器12によって得られる。
入力され、第二の変調器10には第二の搬送波Φ/Qが
入力される。第一の搬送波Φ/Iと第二の搬送波Φ/Q
とは位相が互いに90度異なっており、搬送波発振器1
1から出力された原搬送波(周波数はおよそ130MH
z)を基にして位相器12によって得られる。
【0026】そして、第一の搬送波Φ/IがアナログI
信号A/IによってPSK変調され、第二の搬送波Φ/
QがアナログQ信号A/QによってPSK変調される。
PSK変調された二つの信号は加算器13によって加算
され、全体としてQPSK変調される。そして、図示し
ない周波数変換器によっておよそ800MHz乃至90
0MHzの送信信号に周波数変換され、その後さらに所
定の処理がなされて図示しないアンテナから基地局に送
信される。
信号A/IによってPSK変調され、第二の搬送波Φ/
QがアナログQ信号A/QによってPSK変調される。
PSK変調された二つの信号は加算器13によって加算
され、全体としてQPSK変調される。そして、図示し
ない周波数変換器によっておよそ800MHz乃至90
0MHzの送信信号に周波数変換され、その後さらに所
定の処理がなされて図示しないアンテナから基地局に送
信される。
【0027】なお、以上の説明では、第一のクロック信
号C/Iと第二のクロック信号C/Qとの二つのクロッ
ク信号を用いて一方ののクロック信号のデューティ比を
変えるようにしたが、デューティ比を変えることなく互
いの位相関係を変えるようにしても良い。要は、ディジ
タル信号を第一のベースバンド信号にアナログ信号化す
るタイミング(時刻)とディジタル信号を第二のベース
バンド信号にアナログ信号化するタイミング(時刻)と
の時間間隔を変えることができればよい。
号C/Iと第二のクロック信号C/Qとの二つのクロッ
ク信号を用いて一方ののクロック信号のデューティ比を
変えるようにしたが、デューティ比を変えることなく互
いの位相関係を変えるようにしても良い。要は、ディジ
タル信号を第一のベースバンド信号にアナログ信号化す
るタイミング(時刻)とディジタル信号を第二のベース
バンド信号にアナログ信号化するタイミング(時刻)と
の時間間隔を変えることができればよい。
【0028】さらに、以上の説明では、第一のクロック
信号C/Iと第二のクロック信号C/Qに基づく第二の
クロック信号C/Q’との二つのクロック信号を用いて
それらの立ち上がりでディジタル信号D/I、D/Qを
アナログ信号化したが、共通のクロック信号、例えば、
上記の第一のクロック信号C/Iのみを用い、その立ち
上がりによるアナログ信号化で第一のベースバンド信号
を得て、立ち下がりによるアナログ信号化で第二のベー
スバンド信号を得るようにしても良い。そして、立ち上
がり時刻または立ち下がり時刻の何れか一方をデューテ
ィ調整回路4によって調整すればよい。
信号C/Iと第二のクロック信号C/Qに基づく第二の
クロック信号C/Q’との二つのクロック信号を用いて
それらの立ち上がりでディジタル信号D/I、D/Qを
アナログ信号化したが、共通のクロック信号、例えば、
上記の第一のクロック信号C/Iのみを用い、その立ち
上がりによるアナログ信号化で第一のベースバンド信号
を得て、立ち下がりによるアナログ信号化で第二のベー
スバンド信号を得るようにしても良い。そして、立ち上
がり時刻または立ち下がり時刻の何れか一方をデューテ
ィ調整回路4によって調整すればよい。
【0029】
【発明の効果】以上のように、本発明のベースバンド信
号処理回路は、ディジタル信号をアナログ信号化する第
一のクロック信号の立ち上がり時刻または立ち下がり時
刻とディジタル信号をアナログ信号化する第二のクロッ
ク信号の立ち上がり時刻または立ち下がり時刻との間の
時間間隔を変えられるようにしたので、ベースバンド信
号となる二つのアナログ信号間の位相を正確に90度に
設定できる。
号処理回路は、ディジタル信号をアナログ信号化する第
一のクロック信号の立ち上がり時刻または立ち下がり時
刻とディジタル信号をアナログ信号化する第二のクロッ
ク信号の立ち上がり時刻または立ち下がり時刻との間の
時間間隔を変えられるようにしたので、ベースバンド信
号となる二つのアナログ信号間の位相を正確に90度に
設定できる。
【0030】また、本発明のベースバンド信号処理回路
は、第一のクロック信号または第二のクロック信号の何
れか一方のデューティ比を変えられるようにしたので、
第一のクロック信号の立ち上がり時刻または立ち下がり
時刻と第二のクロック信号の立ち上がり時刻または立ち
下がり時刻との時間間隔を容易に変えることができる。
は、第一のクロック信号または第二のクロック信号の何
れか一方のデューティ比を変えられるようにしたので、
第一のクロック信号の立ち上がり時刻または立ち下がり
時刻と第二のクロック信号の立ち上がり時刻または立ち
下がり時刻との時間間隔を容易に変えることができる。
【0031】また、本発明のベースバンド信号処理回路
は、ディジタル処理回路と第一のD/A変換器との間ま
たはディジタル処理回路と第二のD/A変換器との間に
デューティ調整回路を設け、第一のクロック信号または
第二のクロック信号をデューティ調整回路を介して第一
のD/A変換器または第二のD/A変換器に入力したの
で、一方のクロック信号のデューティ比が変わり、立ち
上がり時刻または立ち下がり時刻を変えられる。
は、ディジタル処理回路と第一のD/A変換器との間ま
たはディジタル処理回路と第二のD/A変換器との間に
デューティ調整回路を設け、第一のクロック信号または
第二のクロック信号をデューティ調整回路を介して第一
のD/A変換器または第二のD/A変換器に入力したの
で、一方のクロック信号のデューティ比が変わり、立ち
上がり時刻または立ち下がり時刻を変えられる。
【0032】また、本発明のベースバンド信号処理回路
は、ディジタル信号をアナログ信号化する第一のクロッ
ク信号とディジタル信号をアナログ信号化する第二のク
ロック信号との位相差を変えられるようにしたので、ア
ナログ信号化する時刻の間隔を調整できる。
は、ディジタル信号をアナログ信号化する第一のクロッ
ク信号とディジタル信号をアナログ信号化する第二のク
ロック信号との位相差を変えられるようにしたので、ア
ナログ信号化する時刻の間隔を調整できる。
【図1】本発明のベースバンド信号処理回路を説明する
回路図である。
回路図である。
【図2】サンプリングを説明するクロック信号のタイミ
ングチャートである。
ングチャートである。
【図3】本発明のベースバンド信号処理回路に使用する
デューティ調整回路の回路図である。
デューティ調整回路の回路図である。
【図4】従来のベースバンド信号処理回路を説明する回
路図である。
路図である。
【符号の説明】 1 ディジタル処理回路 2 第一のD/A変換器 3 第二のD/A変換器 4 デューティ調整回路 5 第一のローパスフィルタ 6 第二のローパスフィルタ 7 第一のベースバンド信号増幅器 8 第二のベースバンド信号増幅器 9 第一の変調器 10 第二の変調器 11 搬送波発振器 12 移相器 13 加算器
Claims (4)
- 【請求項1】 ディジタル信号と前記ディジタル信号を
アナログ信号に変換するための第一のクロック信号とが
入力されて第一のベースバンド信号を出力する第一のD
/A変換器と、前記ディジタル信号と前記ディジタル信
号をアナログ信号に変換するための第二のクロック信号
とが入力されて第二のベースバンド信号を出力する第二
のD/A変換器と備え、前記第一のクロック信号と前記
第二のクロック信号とを同期させるとともに、前記第一
のクロック信号の立ち上がり時刻または立ち下がり時刻
と前記第二のクロック信号の立ち上がり時刻または立ち
下がり時刻との間の時間間隔を変えられるようにしたこ
とを特徴とするベースバンド信号処理回路。 - 【請求項2】 前記第一のクロック信号または前記第二
のクロック信号の何れか一方のデューティ比を変えられ
るようにしたことを特徴とする請求項1記載のベースバ
ンド信号処理回路。 - 【請求項3】 前記ディジタル信号、前記第一のクロッ
ク信号および前記第二のクロック信号はディジタル処理
回路から出力され、前記ディジタル処理回路と前記第一
のD/A変換器との間または前記ディジタル処理回路と
前記第二のD/A変換器との間にデューティ調整回路を
設け、前記第一のクロック信号または前記第二のクロッ
ク信号を前記デューティ調整回路を介して前記第一のD
/A変換器または前記第二のD/A変換器に入力したこ
とを特徴とする請求項2記載のベースバンド信号処理回
路。 - 【請求項4】 ディジタル信号と前記ディジタル信号を
アナログ信号に変換するための第一のクロック信号とが
入力されて第一のベースバンド信号を出力する第一の第
一のD/A変換器と、前記ディジタル信号と前記ディジ
タル信号をアナログ信号に変換するための第二のクロッ
ク信号とが入力されて第二のベースバンド信号を出力す
る第二のD/A変換器と備え、前記第一のクロック信号
と前記第二のクロック信号とを同期させるとともに、相
互間の位相を変えられるようにしたことを特徴とするベ
ースバンド信号処理回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29697698A JP2000124963A (ja) | 1998-10-19 | 1998-10-19 | ベースバンド信号処理回路 |
US09/420,369 US6597747B1 (en) | 1998-10-19 | 1999-10-18 | Baseband signal processing circuit capable of accurately setting phase difference between analog I signal and analog Q signal to 90 degrees |
KR1019990045029A KR100339126B1 (ko) | 1998-10-19 | 1999-10-18 | 베이스밴드 신호 처리 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29697698A JP2000124963A (ja) | 1998-10-19 | 1998-10-19 | ベースバンド信号処理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000124963A true JP2000124963A (ja) | 2000-04-28 |
Family
ID=17840648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29697698A Withdrawn JP2000124963A (ja) | 1998-10-19 | 1998-10-19 | ベースバンド信号処理回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6597747B1 (ja) |
JP (1) | JP2000124963A (ja) |
KR (1) | KR100339126B1 (ja) |
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---|---|---|---|---|
JP2003110484A (ja) * | 2001-09-27 | 2003-04-11 | Sony Corp | 携帯通信端末、該携帯通信端末における通信方法、プログラムおよび該プログラムを記録した記録媒体 |
JP4179884B2 (ja) * | 2003-01-08 | 2008-11-12 | 株式会社東芝 | 動作テスト回路を含む半導体集積回路、および、その動作テスト方法 |
JP4323968B2 (ja) * | 2004-01-14 | 2009-09-02 | 株式会社日立コミュニケーションテクノロジー | 無線通信装置のタイミング調整方法 |
JP6235505B2 (ja) * | 2015-02-27 | 2017-11-22 | ファナック株式会社 | 自動調整機能を有するエンコーダの信号処理装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62136915A (ja) * | 1985-12-10 | 1987-06-19 | Victor Co Of Japan Ltd | パルス移相回路 |
JPH05327808A (ja) * | 1992-05-20 | 1993-12-10 | Nec Corp | 直交変調回路 |
US5396296A (en) * | 1993-11-08 | 1995-03-07 | Motorola, Inc. | Video feedback matching circuit and method therefor |
US5548253A (en) | 1995-04-17 | 1996-08-20 | Omnipoint Corporation | Spectrally efficient quadrature amplitude modulator |
US5896053A (en) * | 1995-07-28 | 1999-04-20 | Harris Corporation | Single ended to differential converter and 50% duty cycle signal generator and method |
JP3336860B2 (ja) * | 1996-05-31 | 2002-10-21 | 安藤電気株式会社 | 変調精度の調整装置 |
US5930689A (en) * | 1997-10-24 | 1999-07-27 | Motorola, Inc. | Apparatus and method for producing a plurality of output signals with fixed phase relationships therebetween |
US6198777B1 (en) * | 1998-08-31 | 2001-03-06 | Kamilo Feher | Feher keying (KF) modualtion and transceivers including clock shaping processors |
-
1998
- 1998-10-19 JP JP29697698A patent/JP2000124963A/ja not_active Withdrawn
-
1999
- 1999-10-18 KR KR1019990045029A patent/KR100339126B1/ko not_active IP Right Cessation
- 1999-10-18 US US09/420,369 patent/US6597747B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20000035037A (ko) | 2000-06-26 |
US6597747B1 (en) | 2003-07-22 |
KR100339126B1 (ko) | 2002-05-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040607 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040616 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040726 |