JP2000124953A - バッファ制御方法及びバッファ制御装置 - Google Patents
バッファ制御方法及びバッファ制御装置Info
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Abstract
(57)【要約】
【課題】 入力データ群のパケットプロトコル処理又は
出力レート制限等のためのバッファメモリ蓄積に際し、
バッファメモリの消費量を削減し、バッファ溢れを回避
するバッファ制御方法及びバッファ制御装置を提供する
ことを目的とする。 【解決手段】 入力データを所定のデータパターンと比
較し、入力データがデータパターンと一致した場合に、
バッファメモリに該データパターンを示す符号を記録
し、該符号に対応したデータを再生して出力するよう構
成する。更に、バッファメモリ内のデータ記録単位を細
分化してデータパターン符号を記録でき、データパター
ンを入力データとの比較結果に応じて更新でき、入力デ
ータを分割してデータパターンと比較できるよう構成す
る。
出力レート制限等のためのバッファメモリ蓄積に際し、
バッファメモリの消費量を削減し、バッファ溢れを回避
するバッファ制御方法及びバッファ制御装置を提供する
ことを目的とする。 【解決手段】 入力データを所定のデータパターンと比
較し、入力データがデータパターンと一致した場合に、
バッファメモリに該データパターンを示す符号を記録
し、該符号に対応したデータを再生して出力するよう構
成する。更に、バッファメモリ内のデータ記録単位を細
分化してデータパターン符号を記録でき、データパター
ンを入力データとの比較結果に応じて更新でき、入力デ
ータを分割してデータパターンと比較できるよう構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、バッファ制御技術
に関し、特に、入力データ群のパケットプロトコル処理
又は出力レート制限等のためのバッファメモリ蓄積に際
し、バッファメモリの消費量を削減し、バッファ溢れを
回避するバッファ制御方法及びバッファ制御装置に関す
る。
に関し、特に、入力データ群のパケットプロトコル処理
又は出力レート制限等のためのバッファメモリ蓄積に際
し、バッファメモリの消費量を削減し、バッファ溢れを
回避するバッファ制御方法及びバッファ制御装置に関す
る。
【０００２】
【従来の技術】図１は従来の技術におけるバッファ制御
装置１０の例を示すブロック図である。バッファ制御装
置１０は、パケット処理部４６におけるパケット処理や
バッファメモリ２６におけるバッファチェーニングを制
御するバッファ管理部１４、バッファ管理部１４に対す
る出力指示及びデータの出力を制御する出力スケジュー
リング部１２から構成されている。バッファ管理部１４
は、空き先頭ポインタ１６、空き最後尾ポインタ１８、
各ポインタを制御するポインタ制御部２０、出力先頭ポ
インタ２２、出力最後尾ポインタ２４を有する。本構成
における動作は次の通りである。
装置１０の例を示すブロック図である。バッファ制御装
置１０は、パケット処理部４６におけるパケット処理や
バッファメモリ２６におけるバッファチェーニングを制
御するバッファ管理部１４、バッファ管理部１４に対す
る出力指示及びデータの出力を制御する出力スケジュー
リング部１２から構成されている。バッファ管理部１４
は、空き先頭ポインタ１６、空き最後尾ポインタ１８、
各ポインタを制御するポインタ制御部２０、出力先頭ポ
インタ２２、出力最後尾ポインタ２４を有する。本構成
における動作は次の通りである。
【０００３】連続したセグメントとしてデータ２が入力
され、ポインタ制御部２０においてバッファメモリ２６
内のバッファチェーニングを行うと共に、バッファメモ
リ２６内にセグメント単位にデータを一時蓄積する。な
お、セグメント単位はバッファメモリにおけるデータ記
録単位である。その間、パケット処理が必要であれば、
パケット処理部４６にてパケット組み立て等のパケット
処理を行う。また、出力レートを調整して出力する場合
すなわちシェーピングの場合であれば、出力レート調整
のための時間の間、データはバッファメモリ２６に蓄積
される。その後、出力スケジューリング部１２がバッフ
ァ管理部１４に出力指示することにより、ポインタが制
御されると共に、セグメント単位のデータ４またはパケ
ット組み立て後のデータ６が出力される。セグメント単
位のデータ４には出力レート調整等による空き時間があ
り、パケット組み立て後のデータ６にはパケット処理等
による空き時間がある。
され、ポインタ制御部２０においてバッファメモリ２６
内のバッファチェーニングを行うと共に、バッファメモ
リ２６内にセグメント単位にデータを一時蓄積する。な
お、セグメント単位はバッファメモリにおけるデータ記
録単位である。その間、パケット処理が必要であれば、
パケット処理部４６にてパケット組み立て等のパケット
処理を行う。また、出力レートを調整して出力する場合
すなわちシェーピングの場合であれば、出力レート調整
のための時間の間、データはバッファメモリ２６に蓄積
される。その後、出力スケジューリング部１２がバッフ
ァ管理部１４に出力指示することにより、ポインタが制
御されると共に、セグメント単位のデータ４またはパケ
ット組み立て後のデータ６が出力される。セグメント単
位のデータ４には出力レート調整等による空き時間があ
り、パケット組み立て後のデータ６にはパケット処理等
による空き時間がある。
【０００４】図２はバッファメモリ２６内の構成を示し
た図である。図１のバッファ管理部１４が有する各ポイ
ンタの役割を含めて図２について説明する。同図中、バ
ッファメモリ２６は空きバッファチェーン２７と出力バ
ッファチェーン２８を保持し、空きバッファチェーン２
７と出力バッファチェーン２８はそれぞれセグメントか
ら構成されている。なお、空きバッファチェーン２７内
のセグメントを空きセグメント、出力バッファチェーン
２８内のセグメントを出力セグメントと称する。空き先
頭ポインタ１６は空きバッファチェーン２７の先頭セグ
メントアドレスを示し、空き最後尾ポインタ１８は空き
バッファチェーン２７の最後尾セグメントアドレスを示
す。出力先頭ポインタ２２は出力バッファチェーンの先
頭セグメントアドレスを示し、出力最後尾ポインタ２４
は出力バッファチェーンの最後尾セグメントアドレスを
示す。出力セグメント内の次セグメントアドレス２９は
次の出力セグメントのアドレスを示している。各出力セ
グメントにデータが格納される。
た図である。図１のバッファ管理部１４が有する各ポイ
ンタの役割を含めて図２について説明する。同図中、バ
ッファメモリ２６は空きバッファチェーン２７と出力バ
ッファチェーン２８を保持し、空きバッファチェーン２
７と出力バッファチェーン２８はそれぞれセグメントか
ら構成されている。なお、空きバッファチェーン２７内
のセグメントを空きセグメント、出力バッファチェーン
２８内のセグメントを出力セグメントと称する。空き先
頭ポインタ１６は空きバッファチェーン２７の先頭セグ
メントアドレスを示し、空き最後尾ポインタ１８は空き
バッファチェーン２７の最後尾セグメントアドレスを示
す。出力先頭ポインタ２２は出力バッファチェーンの先
頭セグメントアドレスを示し、出力最後尾ポインタ２４
は出力バッファチェーンの最後尾セグメントアドレスを
示す。出力セグメント内の次セグメントアドレス２９は
次の出力セグメントのアドレスを示している。各出力セ
グメントにデータが格納される。
【０００５】図３（ａ）、（ｂ）、（ｃ）は、バッファ
メモリ２６に３つのデータが蓄積される場合を示す図で
ある。図３（ａ）に示すように、第１データを受信する
と、空きバッファキュー、すなわち空きバッファチェー
ンから１つのセグメントが出力セグメントとして確保さ
れ、該出力セグメントにデータＸ−が蓄積される。空
き先頭ポインタ（空き先Ｐ）は次の空きセグメントを指
す。図３（ｂ）、（ｃ）に示すように、第２、第3 デー
タを受信すると、データ数に応じて空きセグメントが出
力セグメントとして確保される。すなわち、従来のバッ
ファ制御技術においては、受信したデータをそのままバ
ッファメモリに蓄積する。
メモリ２６に３つのデータが蓄積される場合を示す図で
ある。図３（ａ）に示すように、第１データを受信する
と、空きバッファキュー、すなわち空きバッファチェー
ンから１つのセグメントが出力セグメントとして確保さ
れ、該出力セグメントにデータＸ−が蓄積される。空
き先頭ポインタ（空き先Ｐ）は次の空きセグメントを指
す。図３（ｂ）、（ｃ）に示すように、第２、第3 デー
タを受信すると、データ数に応じて空きセグメントが出
力セグメントとして確保される。すなわち、従来のバッ
ファ制御技術においては、受信したデータをそのままバ
ッファメモリに蓄積する。
【０００６】
【発明が解決しようとする課題】しかしながら、近年の
ＡＴＭ通信等においては高速化・高多重化が進み、マル
チキャスト等による同一内容のデータが多量に高速に転
送される場合が多くなっているので、同一内容のデータ
を連続受信した場合もその量だけバッファメモリを消費
する上記従来の技術によると、バッファリング用に多量
のメモリを必要とし、パケットプロトコル処理又は出力
レート制限等によりバッファ溢れの可能性も大きいとい
う問題点がある。
ＡＴＭ通信等においては高速化・高多重化が進み、マル
チキャスト等による同一内容のデータが多量に高速に転
送される場合が多くなっているので、同一内容のデータ
を連続受信した場合もその量だけバッファメモリを消費
する上記従来の技術によると、バッファリング用に多量
のメモリを必要とし、パケットプロトコル処理又は出力
レート制限等によりバッファ溢れの可能性も大きいとい
う問題点がある。
【０００７】本発明は上記の点に鑑みなされたもので、
入力データ群のパケットプロトコル処理又は出力レート
制限等のためのバッファメモリ蓄積に際して、バッファ
メモリの消費を削減し、バッファ溢れを回避するバッフ
ァ制御方法及びバッファ制御装置を提供することを目的
とする。
入力データ群のパケットプロトコル処理又は出力レート
制限等のためのバッファメモリ蓄積に際して、バッファ
メモリの消費を削減し、バッファ溢れを回避するバッフ
ァ制御方法及びバッファ制御装置を提供することを目的
とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
の本発明の構成は、以下の通りである。請求項１に記載
の発明は、入力データを一時記憶するバッファメモリを
制御するバッファ制御方法であって、入力データを１又
は複数のデータパターンと比較し、該入力データが、該
データパターンのうち少なくとも１つと一致した場合
に、バッファメモリに該データパターンを示す符号を記
録し、該符号に対応したデータを再生して出力すること
を特徴とするバッファ制御方法である。
の本発明の構成は、以下の通りである。請求項１に記載
の発明は、入力データを一時記憶するバッファメモリを
制御するバッファ制御方法であって、入力データを１又
は複数のデータパターンと比較し、該入力データが、該
データパターンのうち少なくとも１つと一致した場合
に、バッファメモリに該データパターンを示す符号を記
録し、該符号に対応したデータを再生して出力すること
を特徴とするバッファ制御方法である。
【０００９】請求項２に記載のバッファ制御方法は、順
次前記入力データが、前記データパターンのうち少なく
とも１つと一致した場合には、前記バッファメモリ内の
データ記録単位内に順次該データパターンを示す符号を
記録し、入力データが、前記データパターンのうち１つ
とも一致しない場合には、該バッファメモリ内の別のデ
ータ記録単位内に該入力データを記録し、データパター
ンと一致しなかった入力データの次の入力データが、前
記データパターンのうち少なくとも１つと一致した場
合、該バッファメモリ内の更に別のデータ記録単位内に
該データパターンを示す符号を記録する。
次前記入力データが、前記データパターンのうち少なく
とも１つと一致した場合には、前記バッファメモリ内の
データ記録単位内に順次該データパターンを示す符号を
記録し、入力データが、前記データパターンのうち１つ
とも一致しない場合には、該バッファメモリ内の別のデ
ータ記録単位内に該入力データを記録し、データパター
ンと一致しなかった入力データの次の入力データが、前
記データパターンのうち少なくとも１つと一致した場
合、該バッファメモリ内の更に別のデータ記録単位内に
該データパターンを示す符号を記録する。
【００１０】請求項１及び２に記載の発明によれば、バ
ッファメモリに対して、パターンが一致した場合には、
入力データの替わりにデータパターン符号を書き込むこ
ととしたため、バッファメモリの消費量を削減でき、従
来問題であったバッファあふれ等を回避することができ
る。請求項３に記載のバッファ制御方法は、順次前記入
力データが、前記データパターンのうち少なくとも１つ
と一致した場合、前記バッファメモリ内のデータ記録単
位を細分化した記録単位毎に順次該データパターンを示
す符号を記録し、入力データが、前記データパターンの
１つとも一致しない場合には、該バッファメモリ内の別
のデータ記録単位内に該入力データを記録し、データパ
ターンと一致しなかった入力データの次の入力データ
が、前記データパターンのうち少なくとも１つと一致し
た場合、該バッファメモリ内において、データパターン
の符号が既に記録されているデータ記録単位内に細分化
した記録単位の空きがあれば、該空きの細分化した記録
単位に該データパターンを示す符号を記録する。
ッファメモリに対して、パターンが一致した場合には、
入力データの替わりにデータパターン符号を書き込むこ
ととしたため、バッファメモリの消費量を削減でき、従
来問題であったバッファあふれ等を回避することができ
る。請求項３に記載のバッファ制御方法は、順次前記入
力データが、前記データパターンのうち少なくとも１つ
と一致した場合、前記バッファメモリ内のデータ記録単
位を細分化した記録単位毎に順次該データパターンを示
す符号を記録し、入力データが、前記データパターンの
１つとも一致しない場合には、該バッファメモリ内の別
のデータ記録単位内に該入力データを記録し、データパ
ターンと一致しなかった入力データの次の入力データ
が、前記データパターンのうち少なくとも１つと一致し
た場合、該バッファメモリ内において、データパターン
の符号が既に記録されているデータ記録単位内に細分化
した記録単位の空きがあれば、該空きの細分化した記録
単位に該データパターンを示す符号を記録する。
【００１１】本発明によれば、データ記録単位を細分化
してデータパターン符号を書き込むこととしたため、連
続的に入力データがデータパターンと一致しない場合で
も、バッファメモリの消費量の削減が可能となる。請求
項４に記載のバッファ制御方法は、前記データパターン
が、予め設定された所定のデータパターンであることと
する。
してデータパターン符号を書き込むこととしたため、連
続的に入力データがデータパターンと一致しない場合で
も、バッファメモリの消費量の削減が可能となる。請求
項４に記載のバッファ制御方法は、前記データパターン
が、予め設定された所定のデータパターンであることと
する。
【００１２】本発明によれば、定型的なデータが想定さ
れる場合に、効率的な処理を行うことができる。請求項
５に記載のバッファ制御方法は、所定の場合に、前記デ
ータパターンのうち 1つ又は複数を新たなデータパター
ンと入れ替える。請求項６に記載のバッファ制御方法
は、前記データパターンのうち、入力データと不一致で
あった回数が所定の回数以上、かつバッファメモリ内で
使用されていないデータパターンがある場合に、該デー
タパターンを新たなデータパターンと入れ替える。
れる場合に、効率的な処理を行うことができる。請求項
５に記載のバッファ制御方法は、所定の場合に、前記デ
ータパターンのうち 1つ又は複数を新たなデータパター
ンと入れ替える。請求項６に記載のバッファ制御方法
は、前記データパターンのうち、入力データと不一致で
あった回数が所定の回数以上、かつバッファメモリ内で
使用されていないデータパターンがある場合に、該デー
タパターンを新たなデータパターンと入れ替える。
【００１３】請求項７に記載のバッファ制御方法は、前
記データパターンに優先順位付けすることを可能とし、
前記データパターンのうち入力データと一致したデータ
パターンがある場合には、該データパターンを最高優先
順位に遷移させ、前記データパターンのうち１つとも入
力データと一致しなかった場合には、低優先順位のデー
タパターンを、該データパターンがバッファメモリ内で
使用されていない場合に、新たなデータパターンと入れ
替え、該新たなデータパターンを最高優先順位に遷移さ
せる。
記データパターンに優先順位付けすることを可能とし、
前記データパターンのうち入力データと一致したデータ
パターンがある場合には、該データパターンを最高優先
順位に遷移させ、前記データパターンのうち１つとも入
力データと一致しなかった場合には、低優先順位のデー
タパターンを、該データパターンがバッファメモリ内で
使用されていない場合に、新たなデータパターンと入れ
替え、該新たなデータパターンを最高優先順位に遷移さ
せる。
【００１４】請求項５〜７に記載の発明によれば、デー
タパターンを書き換えることが可能であるため、入力デ
ータに対して、データパターンを一致させる可能性が高
くなり、バッファメモリをより有効に使用することが可
能となる。請求項８に記載のバッファ制御方法は、入力
データを複数に分割し、該分割された部分毎に対応する
１つ又は複数のデータパターンを用いることにより、該
分割された部分それぞれを入力データとしてバッファ制
御を行う。
タパターンを書き換えることが可能であるため、入力デ
ータに対して、データパターンを一致させる可能性が高
くなり、バッファメモリをより有効に使用することが可
能となる。請求項８に記載のバッファ制御方法は、入力
データを複数に分割し、該分割された部分毎に対応する
１つ又は複数のデータパターンを用いることにより、該
分割された部分それぞれを入力データとしてバッファ制
御を行う。
【００１５】本発明によれば、入力データを分割して処
理することができるため、入力データ内が定型部分と非
定型部分に分かれる場合等に、定型部分にデータパター
ンを使用することにより、バッファメモリの消費量を削
減でき、バッファあふれを回避できる。請求項９に記載
の発明は、入力データを一時記憶するバッファメモリを
制御するバッファ制御装置であって、入力データを１又
は複数のデータパターンと比較する手段と、該入力デー
タが、該データパターンのうち少なくとも１つと一致し
た場合に、バッファメモリに該データパターンを示す符
号を記録する手段と、該符号に対応したデータを再生し
て出力する手段とを有するバッファ制御装置である。
理することができるため、入力データ内が定型部分と非
定型部分に分かれる場合等に、定型部分にデータパター
ンを使用することにより、バッファメモリの消費量を削
減でき、バッファあふれを回避できる。請求項９に記載
の発明は、入力データを一時記憶するバッファメモリを
制御するバッファ制御装置であって、入力データを１又
は複数のデータパターンと比較する手段と、該入力デー
タが、該データパターンのうち少なくとも１つと一致し
た場合に、バッファメモリに該データパターンを示す符
号を記録する手段と、該符号に対応したデータを再生し
て出力する手段とを有するバッファ制御装置である。
【００１６】請求項１０に記載のバッファ制御装置は、
順次前記入力データが、前記データパターンのうち少な
くとも１つと一致した場合には、前記バッファメモリ内
のデータ記録単位内に順次該データパターンを示す符号
を記録する手段と、入力データが、前記データパターン
のうち１つとも一致しない場合には、該バッファメモリ
内の別のデータ記録単位内に該入力データを記録する手
段と、データパターンと一致しなかった入力データの次
の入力データが、前記データパターンのうち少なくとも
１つと一致した場合、該バッファメモリ内の更に別のデ
ータ記録単位内に該データパターンを示す符号を記録す
る手段とを有する。
順次前記入力データが、前記データパターンのうち少な
くとも１つと一致した場合には、前記バッファメモリ内
のデータ記録単位内に順次該データパターンを示す符号
を記録する手段と、入力データが、前記データパターン
のうち１つとも一致しない場合には、該バッファメモリ
内の別のデータ記録単位内に該入力データを記録する手
段と、データパターンと一致しなかった入力データの次
の入力データが、前記データパターンのうち少なくとも
１つと一致した場合、該バッファメモリ内の更に別のデ
ータ記録単位内に該データパターンを示す符号を記録す
る手段とを有する。
【００１７】請求項９及び１０に記載の発明によれば、
バッファメモリに対して、パターンが一致した場合に
は、入力データの替わりにデータパターン符号を書き込
むように構成したため、バッファメモリの消費量を削減
でき、従来問題であったバッファあふれ等を回避するこ
とができる。請求項１１に記載のバッファ制御装置は、
順次前記入力データが、前記データパターンのうち少な
くとも１つと一致した場合、前記バッファメモリ内のデ
ータ記録単位を細分化した記録単位毎に順次該データパ
ターンを示す符号を記録する手段と、入力データが、前
記データパターンの１つとも一致しない場合には、該バ
ッファメモリ内の別のデータ記録単位内に該入力データ
を記録する手段と、データパターンと一致しなかった入
力データの次の入力データが、前記データパターンのう
ち少なくとも１つと一致した場合、該バッファメモリ内
において、データパターンの符号が既に記録されている
データ記録単位内に細分化した記録単位の空きがあれ
ば、該空きの細分化した記録単位に該データパターンを
示す符号を記録する手段とを有する。
バッファメモリに対して、パターンが一致した場合に
は、入力データの替わりにデータパターン符号を書き込
むように構成したため、バッファメモリの消費量を削減
でき、従来問題であったバッファあふれ等を回避するこ
とができる。請求項１１に記載のバッファ制御装置は、
順次前記入力データが、前記データパターンのうち少な
くとも１つと一致した場合、前記バッファメモリ内のデ
ータ記録単位を細分化した記録単位毎に順次該データパ
ターンを示す符号を記録する手段と、入力データが、前
記データパターンの１つとも一致しない場合には、該バ
ッファメモリ内の別のデータ記録単位内に該入力データ
を記録する手段と、データパターンと一致しなかった入
力データの次の入力データが、前記データパターンのう
ち少なくとも１つと一致した場合、該バッファメモリ内
において、データパターンの符号が既に記録されている
データ記録単位内に細分化した記録単位の空きがあれ
ば、該空きの細分化した記録単位に該データパターンを
示す符号を記録する手段とを有する。
【００１８】本発明によれば、データ記録単位を細分化
してデータパターン符号を書き込むよう構成したため、
連続的に入力データがデータパターンと一致しない場合
でも、バッファメモリの消費量の削減が可能となる。請
求項１２に記載のバッファ制御装置は、予め設定された
所定のデータパターンを、前記データパターンとして保
持する手段を有する。
してデータパターン符号を書き込むよう構成したため、
連続的に入力データがデータパターンと一致しない場合
でも、バッファメモリの消費量の削減が可能となる。請
求項１２に記載のバッファ制御装置は、予め設定された
所定のデータパターンを、前記データパターンとして保
持する手段を有する。
【００１９】本発明によれば、定型的なデータが想定さ
れる場合に、効率的な処理を行うことができる。請求項
１３に記載のバッファ制御装置は、所定の場合に、前記
データパターンのうち 1つ又は複数を新たなデータパタ
ーンと入れ替える手段を有する。請求項１４に記載のバ
ッファ制御装置は、前記データパターン毎にデータパタ
ーンと入力データが一致又は不一致であった回数を保持
する手段と、あるデータパターンがバッファメモリ内で
使用中かどうかを判定する手段とを有し、前記データパ
ターンのうち、入力データと不一致であった回数が所定
の回数以上、かつバッファメモリ内で使用されていない
データパターンがある場合に、該データパターンを新た
なデータパターンと入れ替える。
れる場合に、効率的な処理を行うことができる。請求項
１３に記載のバッファ制御装置は、所定の場合に、前記
データパターンのうち 1つ又は複数を新たなデータパタ
ーンと入れ替える手段を有する。請求項１４に記載のバ
ッファ制御装置は、前記データパターン毎にデータパタ
ーンと入力データが一致又は不一致であった回数を保持
する手段と、あるデータパターンがバッファメモリ内で
使用中かどうかを判定する手段とを有し、前記データパ
ターンのうち、入力データと不一致であった回数が所定
の回数以上、かつバッファメモリ内で使用されていない
データパターンがある場合に、該データパターンを新た
なデータパターンと入れ替える。
【００２０】請求項１５に記載のバッファ制御装置は、
前記データパターンに優先順位付けする手段と、あるデ
ータパターンがバッファメモリ内で使用中かどうかを判
定する手段とを有し、前記データパターンのうち入力デ
ータと一致したデータパターンがある場合には、該デー
タパターンを最高優先順位に遷移させ、前記データパタ
ーンのうち１つとも入力データと一致しなかった場合に
は、低優先順位のデータパターンを、該データパターン
がバッファメモリ内で使用されていない場合に、新たな
データパターンと入れ替え、該新たなデータパターンを
最高優先順位に遷移させる手段を有する。
前記データパターンに優先順位付けする手段と、あるデ
ータパターンがバッファメモリ内で使用中かどうかを判
定する手段とを有し、前記データパターンのうち入力デ
ータと一致したデータパターンがある場合には、該デー
タパターンを最高優先順位に遷移させ、前記データパタ
ーンのうち１つとも入力データと一致しなかった場合に
は、低優先順位のデータパターンを、該データパターン
がバッファメモリ内で使用されていない場合に、新たな
データパターンと入れ替え、該新たなデータパターンを
最高優先順位に遷移させる手段を有する。
【００２１】請求項１３〜１５に記載の発明によれば、
データパターンを書き換えるよう構成したため、入力デ
ータに対して、データパターンを一致させる可能性が高
くなり、バッファメモリをより有効に使用することが可
能となる。請求項１６に記載のバッファ制御装置は、入
力データを複数に分割する手段と、該分割された部分毎
に対応する１つ又は複数のデータパターンと、該データ
パターンを用いることにより、該分割された部分それぞ
れを入力データとしてバッファ制御を行う手段とを有す
る。
データパターンを書き換えるよう構成したため、入力デ
ータに対して、データパターンを一致させる可能性が高
くなり、バッファメモリをより有効に使用することが可
能となる。請求項１６に記載のバッファ制御装置は、入
力データを複数に分割する手段と、該分割された部分毎
に対応する１つ又は複数のデータパターンと、該データ
パターンを用いることにより、該分割された部分それぞ
れを入力データとしてバッファ制御を行う手段とを有す
る。
【００２２】本発明によれば、入力データを分割して処
理するよう構成したため、入力データ内が定型部分と非
定型部分に分かれる場合等に、定型部分にデータパター
ンを使用することにより、バッファメモリの消費量を削
減でき、バッファあふれを回避できる。
理するよう構成したため、入力データ内が定型部分と非
定型部分に分かれる場合等に、定型部分にデータパター
ンを使用することにより、バッファメモリの消費量を削
減でき、バッファあふれを回避できる。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態とし
て、図を用いて本発明の実施例を説明する。図４は、本
発明の第１の実施例を示すバッファ制御装置１０のブロ
ック図である。本発明は定型的なパケットデータとして
データパターンが予想できる場合に適しており、同図
中、バッファ制御装置１０は、パケット処理部（図４に
は記載していない）におけるパケット組み立てやバッフ
ァメモリ２６におけるバッファチェーニングを制御する
バッファ管理部１４、受信データとあらかじめ設定され
たデータパターンとの比較を行うキャッシュ制御部３
０、バッファ管理部１４に対する出力指示及びパターン
データの出力を制御する出力スケジューリング部１２か
ら構成されている。キャッシュ制御部３０は受信データ
を一時蓄積するシフトレジスタ３６、予め設定されたデ
ータパターンであるパターンＲ３２0 〜３２ n 、シフト
レジスタ３６の内容とパターンＲ３２0 〜３２n の内容
を比較する比較部３４から構成される。バッファ管理部
１４は、空き先頭ポインタ１６、空き最後尾ポインタ１
８、各ポインタを制御するポインタ制御部２０、パター
ンＮｏ．ライトポインタ１７、出力先頭ポインタ２２、
出力最後尾ポインタ２４を有する。なお、データパター
ンを示す符号をパターンＮｏ．と称する。
て、図を用いて本発明の実施例を説明する。図４は、本
発明の第１の実施例を示すバッファ制御装置１０のブロ
ック図である。本発明は定型的なパケットデータとして
データパターンが予想できる場合に適しており、同図
中、バッファ制御装置１０は、パケット処理部（図４に
は記載していない）におけるパケット組み立てやバッフ
ァメモリ２６におけるバッファチェーニングを制御する
バッファ管理部１４、受信データとあらかじめ設定され
たデータパターンとの比較を行うキャッシュ制御部３
０、バッファ管理部１４に対する出力指示及びパターン
データの出力を制御する出力スケジューリング部１２か
ら構成されている。キャッシュ制御部３０は受信データ
を一時蓄積するシフトレジスタ３６、予め設定されたデ
ータパターンであるパターンＲ３２0 〜３２ n 、シフト
レジスタ３６の内容とパターンＲ３２0 〜３２n の内容
を比較する比較部３４から構成される。バッファ管理部
１４は、空き先頭ポインタ１６、空き最後尾ポインタ１
８、各ポインタを制御するポインタ制御部２０、パター
ンＮｏ．ライトポインタ１７、出力先頭ポインタ２２、
出力最後尾ポインタ２４を有する。なお、データパター
ンを示す符号をパターンＮｏ．と称する。
【００２４】図４中、比較部３４は例えばＥＯＲ群で構
成でき、パターンＲ３２0 〜３２nはＦＦ群もしくはメ
モリで構成でき、ソフトウェアプログラム等にて設定・
変更可能とすることもできる。バッファ管理部１４の各
ポインタはＦＦ群もしはメモリで構成できる。ポインタ
制御部２０はハードロジックもしくはソフトウェアプロ
グラムで構成できる。
成でき、パターンＲ３２0 〜３２nはＦＦ群もしくはメ
モリで構成でき、ソフトウェアプログラム等にて設定・
変更可能とすることもできる。バッファ管理部１４の各
ポインタはＦＦ群もしはメモリで構成できる。ポインタ
制御部２０はハードロジックもしくはソフトウェアプロ
グラムで構成できる。
【００２５】図５はバッファメモリ２６内の構成を示し
た図である。図４のバッファ管理部１４が有する各ポイ
ンタの役割を含めて図５について説明する。同図中、バ
ッファメモリ２６はデータ記録単位の繋がりである空き
バッファチェーン２７と出力バッファチェーン２８を保
持しており、空きバッファチェーン２７と出力バッファ
チェーン２８はそれぞれデータ記録単位であるセグメン
トから構成されている。空き先頭ポインタ１６は空きバ
ッファチェーン２７の先頭セグメントアドレスを示し、
空き最後尾ポインタ１８は空きバッファチェーン２７の
最後尾セグメントアドレスを示す。パターンＮｏ．ライ
トポインタ１７はパターンＮｏ．のライトアドレスを示
し、出力先頭ポインタ２２は出力バッファチェーンの先
頭セグメントアドレスを示し、出力最後尾ポインタ２４
は出力バッファチェーンの最後尾セグメントアドレスを
示す。出力セグメント内の次セグメントアドレス４０は
次の出力セグメントのアドレスを示し、パターンＮｏ．
出力ポインタ４１はセグメント内で次に出力するパター
ンＮｏ．の場所を示し、パターンＮｏ．４２の領域にお
いてパターンＮｏ．を格納し、データ格納領域４３は受
信データを格納し、識別フラグ（Ｆ）４４はセグメント
内にパターンＮｏ．を有するか否かを示し、ＥＮＤフラ
グ（ｆ）４５はセグメント内の最終パターンＮｏ．を示
し、空きバッファチェーン２７及び出力バッファチェー
ン２８を制御する。
た図である。図４のバッファ管理部１４が有する各ポイ
ンタの役割を含めて図５について説明する。同図中、バ
ッファメモリ２６はデータ記録単位の繋がりである空き
バッファチェーン２７と出力バッファチェーン２８を保
持しており、空きバッファチェーン２７と出力バッファ
チェーン２８はそれぞれデータ記録単位であるセグメン
トから構成されている。空き先頭ポインタ１６は空きバ
ッファチェーン２７の先頭セグメントアドレスを示し、
空き最後尾ポインタ１８は空きバッファチェーン２７の
最後尾セグメントアドレスを示す。パターンＮｏ．ライ
トポインタ１７はパターンＮｏ．のライトアドレスを示
し、出力先頭ポインタ２２は出力バッファチェーンの先
頭セグメントアドレスを示し、出力最後尾ポインタ２４
は出力バッファチェーンの最後尾セグメントアドレスを
示す。出力セグメント内の次セグメントアドレス４０は
次の出力セグメントのアドレスを示し、パターンＮｏ．
出力ポインタ４１はセグメント内で次に出力するパター
ンＮｏ．の場所を示し、パターンＮｏ．４２の領域にお
いてパターンＮｏ．を格納し、データ格納領域４３は受
信データを格納し、識別フラグ（Ｆ）４４はセグメント
内にパターンＮｏ．を有するか否かを示し、ＥＮＤフラ
グ（ｆ）４５はセグメント内の最終パターンＮｏ．を示
し、空きバッファチェーン２７及び出力バッファチェー
ン２８を制御する。
【００２６】図６は、図１に示す実施例における受信処
理の動作を示すフローチャートである。ステップ１とし
てキャッシュ制御部３０のシフトレジスタ３６がデータ
受信すると、ステップ２として比較部３４において受信
データとパターンＲ３２0 〜３２n との比較を行い、ス
テップ３にてデータ及びパターンＮｏ．をポインタ制御
部に送出する。ステップ４としてキャッシュ制御部３０
での比較結果をポインタ制御部２０にて判定し、ミスヒ
ットすなわち不一致の場合はステップ５として空き先頭
ポインタ１６を更新することでセグメントを獲得し、ス
テップ６として該セグメントにデータをライトし識別フ
ラグ（Ｆ）を0 とし、ステップ７としてパターンＮｏ．
ライトポインタを空きバッファチェーンの先頭セグメン
トアドレスとすることで初期化し、ステップ８として次
セグメントアドレスを更新することで出力セグメントチ
ェーンを更新し、出力最後尾ポインタを更新する。
理の動作を示すフローチャートである。ステップ１とし
てキャッシュ制御部３０のシフトレジスタ３６がデータ
受信すると、ステップ２として比較部３４において受信
データとパターンＲ３２0 〜３２n との比較を行い、ス
テップ３にてデータ及びパターンＮｏ．をポインタ制御
部に送出する。ステップ４としてキャッシュ制御部３０
での比較結果をポインタ制御部２０にて判定し、ミスヒ
ットすなわち不一致の場合はステップ５として空き先頭
ポインタ１６を更新することでセグメントを獲得し、ス
テップ６として該セグメントにデータをライトし識別フ
ラグ（Ｆ）を0 とし、ステップ７としてパターンＮｏ．
ライトポインタを空きバッファチェーンの先頭セグメン
トアドレスとすることで初期化し、ステップ８として次
セグメントアドレスを更新することで出力セグメントチ
ェーンを更新し、出力最後尾ポインタを更新する。
【００２７】ステップ４においてヒットすなわち一致の
場合は、ステップ９としてパターンＮｏ．ライトポイン
タが初期状態か否かを判定し、初期状態の場合は前記ス
テップ５と同様に空き先頭ポインタを更新し、ステップ
１０としてパターンＮｏ．ライトポインタが示すアドレ
スを基にパターンＮｏ．をライトし、識別フラグ（Ｆ）
を1 として識別フラグをパターンＮｏ．を有する状態と
し、ステップ１１としてＥＮＤフラグ（ｆ）を1 とし該
当のセグメント内での最終パターンＮｏ．であることを
示す状態とし、ステップ１２としてパターンＮｏ．出力
ポインタを設定し、ステップ１３として、セグメント内
に空きがある場合にはパターンＮｏ．ライトポインタを
更新し、セグメント内に空きがない場合にはパターンＮ
ｏ．ライトポインタ初期化する。そして、前記ステップ
８と同様に出力セグメントチェーンを更新し、出力最後
尾ポインタを更新する。
場合は、ステップ９としてパターンＮｏ．ライトポイン
タが初期状態か否かを判定し、初期状態の場合は前記ス
テップ５と同様に空き先頭ポインタを更新し、ステップ
１０としてパターンＮｏ．ライトポインタが示すアドレ
スを基にパターンＮｏ．をライトし、識別フラグ（Ｆ）
を1 として識別フラグをパターンＮｏ．を有する状態と
し、ステップ１１としてＥＮＤフラグ（ｆ）を1 とし該
当のセグメント内での最終パターンＮｏ．であることを
示す状態とし、ステップ１２としてパターンＮｏ．出力
ポインタを設定し、ステップ１３として、セグメント内
に空きがある場合にはパターンＮｏ．ライトポインタを
更新し、セグメント内に空きがない場合にはパターンＮ
ｏ．ライトポインタ初期化する。そして、前記ステップ
８と同様に出力セグメントチェーンを更新し、出力最後
尾ポインタを更新する。
【００２８】ステップ９においてパターンＮｏ．ライト
ポインタが初期状態でない場合、前記ステップ１０〜１
１の処理の後、ステップ１４として前ＥＮＤフラグ
（ｆ）を0 とし、前記ステップ１３とステップ８の処理
を行う。図７は、図４に示す実施例における送信処理の
動作を示すフローチャートである。図７（ａ）は主にポ
インタ制御部２０における処理、図７（ｂ）は出力スケ
ジューリング部１２における処理を示す。図７（ａ）に
おいて、データ送信時、ステップ２０として出力スケジ
ューリング部１２がポインタ制御部２０に出力を指示す
ると、ステップ２１としてポインタ制御部２０において
出力先頭ポインタが示すアドレスよりＦをリードし、ス
テップ２２としてパターンＮｏが有る否かを判定し、パ
ターンＮｏ. 無しすなわちＦ＝０の場合、ステップ２３
として出力先頭ポインタが示すアドレスよりデータをリ
ードし、ステップ２４として出力先頭ポインタを更新
し、ステップ２５として空き最後尾ポインタを更新する
ことでセグメントを開放する。
ポインタが初期状態でない場合、前記ステップ１０〜１
１の処理の後、ステップ１４として前ＥＮＤフラグ
（ｆ）を0 とし、前記ステップ１３とステップ８の処理
を行う。図７は、図４に示す実施例における送信処理の
動作を示すフローチャートである。図７（ａ）は主にポ
インタ制御部２０における処理、図７（ｂ）は出力スケ
ジューリング部１２における処理を示す。図７（ａ）に
おいて、データ送信時、ステップ２０として出力スケジ
ューリング部１２がポインタ制御部２０に出力を指示す
ると、ステップ２１としてポインタ制御部２０において
出力先頭ポインタが示すアドレスよりＦをリードし、ス
テップ２２としてパターンＮｏが有る否かを判定し、パ
ターンＮｏ. 無しすなわちＦ＝０の場合、ステップ２３
として出力先頭ポインタが示すアドレスよりデータをリ
ードし、ステップ２４として出力先頭ポインタを更新
し、ステップ２５として空き最後尾ポインタを更新する
ことでセグメントを開放する。
【００２９】ステップ２２における判定の結果、パター
ンＮｏ．が有る場合、ステップ２６として出力先頭ポイ
ンタが示すセグメント内のパターンＮｏ．出力ポインタ
よりパターンＮｏ．をリードし、ステップ２７としてＥ
ＮＤフラグ（ｆ）が1 か否かを判定し、1 の場合は前記
ステップ２４〜２５の処理、すなわち出力先頭ポインタ
を更新し、空き最後尾ポインタを更新する処理を行う。
ンＮｏ．が有る場合、ステップ２６として出力先頭ポイ
ンタが示すセグメント内のパターンＮｏ．出力ポインタ
よりパターンＮｏ．をリードし、ステップ２７としてＥ
ＮＤフラグ（ｆ）が1 か否かを判定し、1 の場合は前記
ステップ２４〜２５の処理、すなわち出力先頭ポインタ
を更新し、空き最後尾ポインタを更新する処理を行う。
【００３０】ステップ２７における判定の結果、ＥＮＤ
フラグ（ｆ）が０の場合はパターンＮｏ．出力ポインタ
を更新する。図７（ｂ）において、ステップ３０として
出力スケジユーリング部１２はポインタ制御部２０から
データ又はパターンＮｏ．を受信する。ステップ３１に
おいてデータかパターンＮｏ．かどうかを判定し、デー
タの場合はそのままのデータをリードし、ステップ３２
としてそのデータを出力し、パターンＮｏ．の場合は、
ステップ３３として該パターンＮｏ．に対応したデータ
パターンの内容を出力する。
フラグ（ｆ）が０の場合はパターンＮｏ．出力ポインタ
を更新する。図７（ｂ）において、ステップ３０として
出力スケジユーリング部１２はポインタ制御部２０から
データ又はパターンＮｏ．を受信する。ステップ３１に
おいてデータかパターンＮｏ．かどうかを判定し、デー
タの場合はそのままのデータをリードし、ステップ３２
としてそのデータを出力し、パターンＮｏ．の場合は、
ステップ３３として該パターンＮｏ．に対応したデータ
パターンの内容を出力する。
【００３１】図８の（ａ）、（ｂ）、（ｃ）は、図４に
示す実施例におけるデータ受信の例であり、３つのデー
タを受信し、第１データはヒット、第２データもヒッ
ト、第３データはミスヒットした場合を説明するための
図である。図８（ａ）において、第1 データ受信時にキ
ャッシュヒットしたがライトする領域がないため空きセ
グメントを1 つ消費して出力セグメントを確保し、パタ
ーンＮｏ．０をライトしている。このときパターンＮ
ｏ．ライトポインタ（パＮｏ．ＷＰ）は次アドレスを示
している。また、出力先頭ポインタ（出力先Ｐ）及び出
力最後尾ポインタ（出力後Ｐ）は該出力セグメントを示
している。図８（ｂ）において、第2 データ受信時にキ
ャッシュヒットした場合は第1 データにて確保した出力
セグメントにパターンＮｏ．１をライトする。このとき
空きセグメントは消費しない。図８（ｃ）において、第
3 データ受信時はキャッシュミスヒットのため空きセグ
メントを1 つ消費し、新たに確保した出力セグメントに
受信したデータ（Ｘ−）をそのまま格納する。この場
合、出力最後尾ポインタ（出力後Ｐ）は新たに確保した
出力セグメントを示す。
示す実施例におけるデータ受信の例であり、３つのデー
タを受信し、第１データはヒット、第２データもヒッ
ト、第３データはミスヒットした場合を説明するための
図である。図８（ａ）において、第1 データ受信時にキ
ャッシュヒットしたがライトする領域がないため空きセ
グメントを1 つ消費して出力セグメントを確保し、パタ
ーンＮｏ．０をライトしている。このときパターンＮ
ｏ．ライトポインタ（パＮｏ．ＷＰ）は次アドレスを示
している。また、出力先頭ポインタ（出力先Ｐ）及び出
力最後尾ポインタ（出力後Ｐ）は該出力セグメントを示
している。図８（ｂ）において、第2 データ受信時にキ
ャッシュヒットした場合は第1 データにて確保した出力
セグメントにパターンＮｏ．１をライトする。このとき
空きセグメントは消費しない。図８（ｃ）において、第
3 データ受信時はキャッシュミスヒットのため空きセグ
メントを1 つ消費し、新たに確保した出力セグメントに
受信したデータ（Ｘ−）をそのまま格納する。この場
合、出力最後尾ポインタ（出力後Ｐ）は新たに確保した
出力セグメントを示す。
【００３２】図９は、本発明の第２の実施例を示すバッ
ファ制御装置１０のブロック図である。同図に示すよう
に、図４に示した構成におけるパターンＮｏ．ライトポ
インタ１７の替わりに空きセグメントを細分化したセグ
メントアドレスを示す空きパターンＮｏ．ポインタ１９
を有する構成である。図１０は、空きバッファチェーン
において空きセグメントを細分化した細分化セグメント
からなる空きパターンＮｏ．チェーン５０を示す図であ
り、同図中、パターンＮｏ．力ウンタ５２は細分化セグ
メントの獲得・開放状態を管理する。
ファ制御装置１０のブロック図である。同図に示すよう
に、図４に示した構成におけるパターンＮｏ．ライトポ
インタ１７の替わりに空きセグメントを細分化したセグ
メントアドレスを示す空きパターンＮｏ．ポインタ１９
を有する構成である。図１０は、空きバッファチェーン
において空きセグメントを細分化した細分化セグメント
からなる空きパターンＮｏ．チェーン５０を示す図であ
り、同図中、パターンＮｏ．力ウンタ５２は細分化セグ
メントの獲得・開放状態を管理する。
【００３３】図１１は、出力セグメント及び出力細分化
セグメントから構成された出力バッファチェーン５４を
示す図である。次細分化セグメントアドレス５６は次細
分化セグメントを示し、次セグメントアドレスは次セグ
メントアドレスを示す。パターンＮｏ. ５８はパターン
Ｎｏ．を格納する領域を示し、データ格納領域５９は受
信データを格納し、識別フラグ（Ｆ）６０はセグメント
又は細分化セグメント内がパターンＮｏ．か否かを示す
ものであり、空きバッファチェーン、空きパターンＮ
ｏ．チェーン、出力バッファチェーンを制御する。出力
先頭ポインタ２２は出力セグメント又は出力細分化セグ
メントの先頭を示し、出力最後尾ポインタ２４は出力セ
グメント又は出力細分化セグメントの最後尾を示す。な
お、空きパターンＮｏ．ポインタはＦＦ群もしくはメモ
リで構成できる。
セグメントから構成された出力バッファチェーン５４を
示す図である。次細分化セグメントアドレス５６は次細
分化セグメントを示し、次セグメントアドレスは次セグ
メントアドレスを示す。パターンＮｏ. ５８はパターン
Ｎｏ．を格納する領域を示し、データ格納領域５９は受
信データを格納し、識別フラグ（Ｆ）６０はセグメント
又は細分化セグメント内がパターンＮｏ．か否かを示す
ものであり、空きバッファチェーン、空きパターンＮ
ｏ．チェーン、出力バッファチェーンを制御する。出力
先頭ポインタ２２は出力セグメント又は出力細分化セグ
メントの先頭を示し、出力最後尾ポインタ２４は出力セ
グメント又は出力細分化セグメントの最後尾を示す。な
お、空きパターンＮｏ．ポインタはＦＦ群もしくはメモ
リで構成できる。
【００３４】図１２は、図９に示す実施例における受信
処理の動作を示すフローチャートである。ステップ４０
としてキャッシュ制御部３０にて前述した図６における
ステップ１〜３と同一の処理が行われ、続いてステップ
４１としてポインタ制御部２０においてキャッシュデー
タを受信し、キャッシュ制御部３０での比較結果を判定
し、ミスヒットの場合はステップ４２として空き先頭ポ
インタを更新して新たにセグメントを獲得し、ステップ
４３として該セグメントにデータをライトし識別フラグ
（Ｆ）を０とする。そして、ステップ４４として出力セ
グメントチェーンを更新し、出力最後尾ポインタを更新
する。
処理の動作を示すフローチャートである。ステップ４０
としてキャッシュ制御部３０にて前述した図６における
ステップ１〜３と同一の処理が行われ、続いてステップ
４１としてポインタ制御部２０においてキャッシュデー
タを受信し、キャッシュ制御部３０での比較結果を判定
し、ミスヒットの場合はステップ４２として空き先頭ポ
インタを更新して新たにセグメントを獲得し、ステップ
４３として該セグメントにデータをライトし識別フラグ
（Ｆ）を０とする。そして、ステップ４４として出力セ
グメントチェーンを更新し、出力最後尾ポインタを更新
する。
【００３５】ステップ４１における判定の結果がヒット
の場合、ステップ４５として空きパターンＮｏ．チェー
ンに空きが有るか否かを判定し、無しの場合は前記ステ
ップ４２と同様の処理を行い空き先頭ポインタを更新
し、ステップ４６として細分化セグメントにパターンＮ
ｏ．をライトし識別フラグ（Ｆ）を1 とし、ステップ４
４と同様に出力セグメントチェーンを更新し、出力最後
尾ポインタを更新する。ステップ４５における判定の結
果、空きパターンＮｏ．チェーンに空きが有る場合はス
テップ４７として空きパターンＮｏ．ポインタを更新す
ることで空き細分化セグメントを獲得し、ステップ４６
及びステップ４４と同様に該細分化セグメントにパター
ンＮｏ．をライトし識別フラグ（Ｆ）を1 とし、出力セ
グメントチェーンを更新し、出力最後尾ポインタを更新
する。
の場合、ステップ４５として空きパターンＮｏ．チェー
ンに空きが有るか否かを判定し、無しの場合は前記ステ
ップ４２と同様の処理を行い空き先頭ポインタを更新
し、ステップ４６として細分化セグメントにパターンＮ
ｏ．をライトし識別フラグ（Ｆ）を1 とし、ステップ４
４と同様に出力セグメントチェーンを更新し、出力最後
尾ポインタを更新する。ステップ４５における判定の結
果、空きパターンＮｏ．チェーンに空きが有る場合はス
テップ４７として空きパターンＮｏ．ポインタを更新す
ることで空き細分化セグメントを獲得し、ステップ４６
及びステップ４４と同様に該細分化セグメントにパター
ンＮｏ．をライトし識別フラグ（Ｆ）を1 とし、出力セ
グメントチェーンを更新し、出力最後尾ポインタを更新
する。
【００３６】図１３は、図９に示す実施例における送信
処理の動作を示すフローチャートである。図１３（ａ）
は主にポインタ制御部２０における処理、図１３（ｂ）
は出力スケジューリング部１２における処理を示す。図
１３（ａ）において、データ送信時、ステップ５０とし
て出力スケジューリング部１２がポインタ制御部２０に
出力を指示すると、ステップ５１としてポインタ制御部
２０において出力先頭ポインタが示すアドレスよりＦを
リードし、ステップ５２としてパターンＮｏであるか否
かを判定し、パターンＮｏ. でない、すなわちＦ＝０の
場合、ステップ５３として出力先頭ポインタが示すアド
レスよりデータをリードし、ステップ５４として出力先
頭ポインタを更新し、ステップ５５として空き最後尾ポ
インタを更新することでセグメントを開放する。
処理の動作を示すフローチャートである。図１３（ａ）
は主にポインタ制御部２０における処理、図１３（ｂ）
は出力スケジューリング部１２における処理を示す。図
１３（ａ）において、データ送信時、ステップ５０とし
て出力スケジューリング部１２がポインタ制御部２０に
出力を指示すると、ステップ５１としてポインタ制御部
２０において出力先頭ポインタが示すアドレスよりＦを
リードし、ステップ５２としてパターンＮｏであるか否
かを判定し、パターンＮｏ. でない、すなわちＦ＝０の
場合、ステップ５３として出力先頭ポインタが示すアド
レスよりデータをリードし、ステップ５４として出力先
頭ポインタを更新し、ステップ５５として空き最後尾ポ
インタを更新することでセグメントを開放する。
【００３７】ステップ５２における判定の結果、パター
ンＮｏ．の場合、ステップ５６として出力先頭ポインタ
が示すアドレスよりパターンＮｏ．をリードし、出力先
頭ポインタを更新し、ステップ５７としてパターンＮ
ｏ．カウンタを1 加算することで細分化セグメントを開
放し、ステップ５８として該パターンＮｏ．カウンタが
最大値か否かを判定し、最大値の場合、ステップ５５の
処理、すなわち空き最後尾ポインタの更新を行いセグメ
ントを開放し、最大値でない場合は更新等の処理は行わ
ない。
ンＮｏ．の場合、ステップ５６として出力先頭ポインタ
が示すアドレスよりパターンＮｏ．をリードし、出力先
頭ポインタを更新し、ステップ５７としてパターンＮ
ｏ．カウンタを1 加算することで細分化セグメントを開
放し、ステップ５８として該パターンＮｏ．カウンタが
最大値か否かを判定し、最大値の場合、ステップ５５の
処理、すなわち空き最後尾ポインタの更新を行いセグメ
ントを開放し、最大値でない場合は更新等の処理は行わ
ない。
【００３８】図１３（ｂ）において、出力スケジユーリ
ング部１２はポインタ制御部２０からデータ又はパター
ンＮｏ．を受信し、データかパターンＮｏ．かどうかを
判定し、データの場合はそのままのデータをリードし、
そのデータを出力し、パターンＮｏ．の場合は、該パタ
ーンＮｏ．に対応したデータパターンの内容を出力す
る。
ング部１２はポインタ制御部２０からデータ又はパター
ンＮｏ．を受信し、データかパターンＮｏ．かどうかを
判定し、データの場合はそのままのデータをリードし、
そのデータを出力し、パターンＮｏ．の場合は、該パタ
ーンＮｏ．に対応したデータパターンの内容を出力す
る。
【００３９】図１４の（ａ）、（ｂ）、（ｃ）は、図９
に示す実施例におけるデータ受信の例であり、３データ
を受信し、第１データはヒット、第２データもヒット、
第３データはミスヒットした場合を説明するための図で
ある。図１４（ａ）において、第1 データ受信時にキャ
ッシュヒットしたがライトする領域がないため空きセグ
メントを1 つ消費しかつ該セグメントを細別化し該細分
化セグメントにパターンＮｏ．０をライトしている。こ
のとき空きパターンＮｏ．ポインタ（空きパＮｏ．Ｐ）
は空きパターンＮｏ．キューにおける次アドレスを示し
ている。図１４（ｂ）において、第2 データ受信時にキ
ャッシュヒットした場合は、第1 データにて確保した出
力セグメント内の空きパターンＮｏ．キューより細別化
セグメントを確保しパターンＮｏ．１をライトする。図
１４（ｃ）において、第3 データ受信時はキャッシュミ
スヒットのため空きセグメントを1 つ消費し、新たに確
保した出力セグメントに受信したデータ（Ｘ−）をそ
のまま格納する。ただし、空きパターンＮｏ．キューに
残った細別化セグメントは後のヒット時に利用可能であ
る。
に示す実施例におけるデータ受信の例であり、３データ
を受信し、第１データはヒット、第２データもヒット、
第３データはミスヒットした場合を説明するための図で
ある。図１４（ａ）において、第1 データ受信時にキャ
ッシュヒットしたがライトする領域がないため空きセグ
メントを1 つ消費しかつ該セグメントを細別化し該細分
化セグメントにパターンＮｏ．０をライトしている。こ
のとき空きパターンＮｏ．ポインタ（空きパＮｏ．Ｐ）
は空きパターンＮｏ．キューにおける次アドレスを示し
ている。図１４（ｂ）において、第2 データ受信時にキ
ャッシュヒットした場合は、第1 データにて確保した出
力セグメント内の空きパターンＮｏ．キューより細別化
セグメントを確保しパターンＮｏ．１をライトする。図
１４（ｃ）において、第3 データ受信時はキャッシュミ
スヒットのため空きセグメントを1 つ消費し、新たに確
保した出力セグメントに受信したデータ（Ｘ−）をそ
のまま格納する。ただし、空きパターンＮｏ．キューに
残った細別化セグメントは後のヒット時に利用可能であ
る。
【００４０】図１５は、本発明の第３の実施例を示す図
である。同図に示すように、本実施例は、図４又は図９
に示す構成におけるキャッシュ制御部３０においてパタ
ーン更新制御部３１が付加された構成をとる。パターン
更新制御部３１におけるミスヒットＣＮＴ３７0 〜３７
n は受信データとパターンデータを比較した結果不一致
であった回数をカウントし、使用中ＣＮＴ３８0 〜３８
n はパターンＮｏ．が出力バッファにチェーンすなわち
使用されている個数をカウントする。ミスヒットＣＮＴ
３７0 〜３７n からミスヒット数の多いパターンＲ内デ
ータを新パターンデータに書き換える構成である。ただ
し、使用中ＣＮＴ３８0 〜３８n により使用中であるこ
とが示されている状態のパターンは書き換えない。な
お、ミスヒットＣＮＴ３７0 〜３７n 、使用中ＣＮＴ３
８0 〜３８n はＦＦ群もしくはメモリで構成できる。ま
た、ミスヒットＣＮＴ３７0 〜３７n はヒット数をカウ
ントするものであっても実施可能であり、ミスヒットＣ
ＮＴ３７0 〜３７n のカウント値による置き換え対象パ
ターンＲの判定は、例えば、あるしきい値を設けて行っ
てもよい。
である。同図に示すように、本実施例は、図４又は図９
に示す構成におけるキャッシュ制御部３０においてパタ
ーン更新制御部３１が付加された構成をとる。パターン
更新制御部３１におけるミスヒットＣＮＴ３７0 〜３７
n は受信データとパターンデータを比較した結果不一致
であった回数をカウントし、使用中ＣＮＴ３８0 〜３８
n はパターンＮｏ．が出力バッファにチェーンすなわち
使用されている個数をカウントする。ミスヒットＣＮＴ
３７0 〜３７n からミスヒット数の多いパターンＲ内デ
ータを新パターンデータに書き換える構成である。ただ
し、使用中ＣＮＴ３８0 〜３８n により使用中であるこ
とが示されている状態のパターンは書き換えない。な
お、ミスヒットＣＮＴ３７0 〜３７n 、使用中ＣＮＴ３
８0 〜３８n はＦＦ群もしくはメモリで構成できる。ま
た、ミスヒットＣＮＴ３７0 〜３７n はヒット数をカウ
ントするものであっても実施可能であり、ミスヒットＣ
ＮＴ３７0 〜３７n のカウント値による置き換え対象パ
ターンＲの判定は、例えば、あるしきい値を設けて行っ
てもよい。
【００４１】図１６は、図１５に示す実施例における受
信処理のキャッシュ制御部３０における動作を示すフロ
ーチャートである。ステップ７０〜７２としてキャッシ
ュ制御部３０にて前述した図６におけるステップ１〜３
と同一の処理が行われ、ステップ７３としてパターン比
較結果をパターン更新制御部３１にて判定し、ヒットの
場合、ステップ７４として該ヒットパターンに対応する
ミスヒットＣＮＴをクリアもしくは保持し、ステップ７
５として他のミスヒットＣＮＴに1 を加算し、ステップ
７６として該ヒットパターンに対応する使用中カウンタ
に1 を加算する。
信処理のキャッシュ制御部３０における動作を示すフロ
ーチャートである。ステップ７０〜７２としてキャッシ
ュ制御部３０にて前述した図６におけるステップ１〜３
と同一の処理が行われ、ステップ７３としてパターン比
較結果をパターン更新制御部３１にて判定し、ヒットの
場合、ステップ７４として該ヒットパターンに対応する
ミスヒットＣＮＴをクリアもしくは保持し、ステップ７
５として他のミスヒットＣＮＴに1 を加算し、ステップ
７６として該ヒットパターンに対応する使用中カウンタ
に1 を加算する。
【００４２】ステップ７３における判定の結果、全パタ
ーンがミスヒットの場合、ステップ７７としてパターン
Ｒ３２0 〜３２n に空きがあるかどうかを判定し、空き
が無い場合、ステップ７８としてミスヒットＣＮＴの値
が大きくかつパターンが使用中でない条件に合致したパ
ターンＲ内データを新パターンデータに書き換え、ステ
ップ７７での判定の結果、未使用パターンＲがある場
合、ステップ７９としてそこに新パターンデータを書き
込む。
ーンがミスヒットの場合、ステップ７７としてパターン
Ｒ３２0 〜３２n に空きがあるかどうかを判定し、空き
が無い場合、ステップ７８としてミスヒットＣＮＴの値
が大きくかつパターンが使用中でない条件に合致したパ
ターンＲ内データを新パターンデータに書き換え、ステ
ップ７７での判定の結果、未使用パターンＲがある場
合、ステップ７９としてそこに新パターンデータを書き
込む。
【００４３】図１７の（ａ）、（ｂ）は、ミスヒットＣ
ＮＴ、使用中ＣＮＴ、パターンＲ、出力バッファキュー
の状態変化を示した図である。図１７の（ａ）の前状態
においてパターンＲ１に対応するミスヒットＣＮＴ１が
４と多く、前状態から２バッファ出力後にミスヒットデ
ータを受信した現状態を示す図１７の（ｂ）において、
ミスヒットＣＮＴ値が大きくかつ使用中ＣＮＴが０であ
るパターンＲ1 が新パターンデータに置き換えられる。
ＮＴ、使用中ＣＮＴ、パターンＲ、出力バッファキュー
の状態変化を示した図である。図１７の（ａ）の前状態
においてパターンＲ１に対応するミスヒットＣＮＴ１が
４と多く、前状態から２バッファ出力後にミスヒットデ
ータを受信した現状態を示す図１７の（ｂ）において、
ミスヒットＣＮＴ値が大きくかつ使用中ＣＮＴが０であ
るパターンＲ1 が新パターンデータに置き換えられる。
【００４４】図１８は、本発明の第４の実施例を示す図
である。同図に示すように、本実施例は、図４又は図９
に示す構成におけるキャッシュ制御部３０においてパタ
ーン更新制御部３１が付加された構成をとる。本実施例
におけるパターン更新制御部３１は、パターンの優先順
位を決定するヒット状態管理部３９及び使用中ＣＮＴ３
８0 〜３８n を有する。ヒット状態管理部３９がパター
ンＲ３２0 〜３２n の優先順位を決定し、優先順位の低
いパターンデータを新パターンデータに書き換えるもの
である。なお、ヒット状態管理部は例えばハードロジッ
クもしくはソフトウェアプログラムで構成できる。
である。同図に示すように、本実施例は、図４又は図９
に示す構成におけるキャッシュ制御部３０においてパタ
ーン更新制御部３１が付加された構成をとる。本実施例
におけるパターン更新制御部３１は、パターンの優先順
位を決定するヒット状態管理部３９及び使用中ＣＮＴ３
８0 〜３８n を有する。ヒット状態管理部３９がパター
ンＲ３２0 〜３２n の優先順位を決定し、優先順位の低
いパターンデータを新パターンデータに書き換えるもの
である。なお、ヒット状態管理部は例えばハードロジッ
クもしくはソフトウェアプログラムで構成できる。
【００４５】図１９は、図１８に示す実施例における受
信処理のキャッシュ制御部３０における動作を示すフロ
ーチャートである。ステップ８０〜８２としてキャッシ
ュ制御部３０にて前述した図６におけるステップ１〜３
と同一の処理が行われ、ステップ８３としてパターン比
較結果をパターン更新制御部３１にて判定し、ヒットの
場合、ステップ８４としてヒットした該パターンＲを高
優先順位に遷移させる。ステップ８３における判定の結
果、全パターンがミスヒットの場合、ステップ８５とし
てパターンＲ３２0 〜３２n に空きがあるかどうかを判
定し、空きが無い場合、ステップ８６として低優先順位
かつパターンが使用中でないという条件に合致したパタ
ーンＲ内データを新パターンデータに書き換え、ステッ
プ８８として該パターンR を高優先順位に遷移させる。
ステップ８５における判定の結果、パターンＲ３２0 〜
３２n に空きがある場合、未使用パターンＲへ新パター
ンデータを書き込み、該パターンR を高優先順位に遷移
させる。図２０に、上述したヒット状態管理部３９にお
けるパターンの状態遷移を示す。
信処理のキャッシュ制御部３０における動作を示すフロ
ーチャートである。ステップ８０〜８２としてキャッシ
ュ制御部３０にて前述した図６におけるステップ１〜３
と同一の処理が行われ、ステップ８３としてパターン比
較結果をパターン更新制御部３１にて判定し、ヒットの
場合、ステップ８４としてヒットした該パターンＲを高
優先順位に遷移させる。ステップ８３における判定の結
果、全パターンがミスヒットの場合、ステップ８５とし
てパターンＲ３２0 〜３２n に空きがあるかどうかを判
定し、空きが無い場合、ステップ８６として低優先順位
かつパターンが使用中でないという条件に合致したパタ
ーンＲ内データを新パターンデータに書き換え、ステッ
プ８８として該パターンR を高優先順位に遷移させる。
ステップ８５における判定の結果、パターンＲ３２0 〜
３２n に空きがある場合、未使用パターンＲへ新パター
ンデータを書き込み、該パターンR を高優先順位に遷移
させる。図２０に、上述したヒット状態管理部３９にお
けるパターンの状態遷移を示す。
【００４６】図２１（ａ）、（ｂ）は、データ受信して
パターンの状態が遷移する例を示す図である。 図２１
（ａ）において、第1 のデータを受信し、パターンＲ0
がヒットしたためパターンＲ０が高優先順位に遷移し、
パターンＲ1 が低優先順位になることを示す。 図２１
（ｂ）において、第2 のデータを受信し、ミスヒットの
ため低優先順位のパターンＲ1 が新パターンデータに置
き換えられ高優先順位に遷移する。
パターンの状態が遷移する例を示す図である。 図２１
（ａ）において、第1 のデータを受信し、パターンＲ0
がヒットしたためパターンＲ０が高優先順位に遷移し、
パターンＲ1 が低優先順位になることを示す。 図２１
（ｂ）において、第2 のデータを受信し、ミスヒットの
ため低優先順位のパターンＲ1 が新パターンデータに置
き換えられ高優先順位に遷移する。
【００４７】図２２は本発明の第５の実施例を示すブロ
ック図である。同図に示すように、本実施例の構成は、
図１５又は図１８の構成において、ＨパターンＲ３３0
〜３３m が付加されたものである。ＨパターンＲ３３0
〜３３m は受信データの一部を比較し、パターンＲ３２
0 〜３２n は受信データの残りの部分を比較し、それぞ
れの比較結果の組み合わせをバッファ管理部１４に送出
する。なお、ＨパターンＲ３３0 〜３３m 、パターンＲ
３２0 〜３２n はＦＦ群もしくはメモリで構成できる。
また分割の数は3 以上であっても可能である。
ック図である。同図に示すように、本実施例の構成は、
図１５又は図１８の構成において、ＨパターンＲ３３0
〜３３m が付加されたものである。ＨパターンＲ３３0
〜３３m は受信データの一部を比較し、パターンＲ３２
0 〜３２n は受信データの残りの部分を比較し、それぞ
れの比較結果の組み合わせをバッファ管理部１４に送出
する。なお、ＨパターンＲ３３0 〜３３m 、パターンＲ
３２0 〜３２n はＦＦ群もしくはメモリで構成できる。
また分割の数は3 以上であっても可能である。
【００４８】図２３は、図２２に示す実施例における受
信処理のキャッシュ制御部３０における動作を示すフロ
ーチャートである。ステップ９０でデータ受信し、ステ
ップ９１及びステップ９２においてＨパターンＲとパタ
ーンＲをそれぞれ並行に比較し、ステップ９３において
その結果を送出する。図２４は、データＢとデータＸか
ら成るデータを受信した場合の例を示す図である。同図
において、受信データをデータＢとデータＸに分割し、
データＢをＨパターンＲとデータＸをパターンＲと比較
し、それぞれマッチするので、その結果であるＨパター
ンＮｏ．1 とパターンＮｏ．０を送出することが示され
る。
信処理のキャッシュ制御部３０における動作を示すフロ
ーチャートである。ステップ９０でデータ受信し、ステ
ップ９１及びステップ９２においてＨパターンＲとパタ
ーンＲをそれぞれ並行に比較し、ステップ９３において
その結果を送出する。図２４は、データＢとデータＸか
ら成るデータを受信した場合の例を示す図である。同図
において、受信データをデータＢとデータＸに分割し、
データＢをＨパターンＲとデータＸをパターンＲと比較
し、それぞれマッチするので、その結果であるＨパター
ンＮｏ．1 とパターンＮｏ．０を送出することが示され
る。
【００４９】図２５は本発明に係るバッファ制御装置が
パケット転送モジュール６０に適用された場合の実施例
を示した図である。パケット転送モジュール６０は、入
力物理終端部６２、多重部６４、入力ＡＴＭ終端部６
６、入力ＡＡＬ部６８、パケット処理部７０、出力ＡＡ
Ｌ終端部８０、マルチキャスト部８２、セルシェーピン
グ部８４、出力ＡＴＭ終端部９０、分離部９２、出力物
理終端部９４、制御部９６より構成される。パケット処
理部７０は、本発明のバッファ制御装置が適用されるパ
ケット組み立てバッファ７２とパケットヘッダ処理部７
４とから構成され、セルシェーピング部８４は、本発明
のバッファ制御装置が適用されるセルシェーピングバッ
ファ８６とセルシェーピング制御部８８とから構成され
る。
パケット転送モジュール６０に適用された場合の実施例
を示した図である。パケット転送モジュール６０は、入
力物理終端部６２、多重部６４、入力ＡＴＭ終端部６
６、入力ＡＡＬ部６８、パケット処理部７０、出力ＡＡ
Ｌ終端部８０、マルチキャスト部８２、セルシェーピン
グ部８４、出力ＡＴＭ終端部９０、分離部９２、出力物
理終端部９４、制御部９６より構成される。パケット処
理部７０は、本発明のバッファ制御装置が適用されるパ
ケット組み立てバッファ７２とパケットヘッダ処理部７
４とから構成され、セルシェーピング部８４は、本発明
のバッファ制御装置が適用されるセルシェーピングバッ
ファ８６とセルシェーピング制御部８８とから構成され
る。
【００５０】同図中、入力回線からのデータは、各ポー
ト毎に物理終端処理、多重処理、ＡＴＭ終端処理、ＡＡ
Ｌ終端処理され、パケット処理部へ入力される。パケッ
ト処理部では複数ＡＴＭコネクション（ＶＰＩ／ＶＣ
Ｉ）毎にパケットを組み立て、ヘッダ処理にて出力コネ
クションを決定しパケット化されたセルを出力し、ＡＡ
Ｌ終端される。出力したパケットがマルチキャストパケ
ットの場合は、マルチキャスト部でパケットコピー又は
セルコピーされシェーピング部に入力される。シェーピ
ング部８４では各コネクション毎にセルを蓄積し、設定
された出力レートにてセルを出力し、ＡＴＭ終端処理、
分離処理、物理終端処理され回線へ出力される。制御部
９６は、各ブロックの初期設定、状態管理等を行う。
ト毎に物理終端処理、多重処理、ＡＴＭ終端処理、ＡＡ
Ｌ終端処理され、パケット処理部へ入力される。パケッ
ト処理部では複数ＡＴＭコネクション（ＶＰＩ／ＶＣ
Ｉ）毎にパケットを組み立て、ヘッダ処理にて出力コネ
クションを決定しパケット化されたセルを出力し、ＡＡ
Ｌ終端される。出力したパケットがマルチキャストパケ
ットの場合は、マルチキャスト部でパケットコピー又は
セルコピーされシェーピング部に入力される。シェーピ
ング部８４では各コネクション毎にセルを蓄積し、設定
された出力レートにてセルを出力し、ＡＴＭ終端処理、
分離処理、物理終端処理され回線へ出力される。制御部
９６は、各ブロックの初期設定、状態管理等を行う。
【００５１】本実施例のパケット転送モジュールを使用
することにより、パケット組み立て及びシェーピング等
におけるバッファ使用量が削減でき、バッファあふれ等
が回避できる。図２６は、本発明をＡＴＭモジュールに
適用した場合の実施例を示すブロック図である。同図に
示すように、ＡＴＭスイッチモジュール１００は、入力
物理終端部１０２、入力ＡＴＭ終端部１０４、ＡＴＭス
イッチ部１０６、セルシェーピング部１１６、出力ＡＴ
Ｍ終端部１２２、出力物理終端部１２４より構成され
る。ＡＴＭスイッチ部１０６は、多重部１０８、分離部
１１２、スイッチ制御部１１４及び本発明のバッファ制
御装置が適用されるスイッチバッファ１１０から構成さ
れる。セルシェーピング部１１６は、本発明のバッファ
制御装置が適用されるセルシェーピングバッファ１１８
とセルシェーピング制御部１２０とから構成される。
することにより、パケット組み立て及びシェーピング等
におけるバッファ使用量が削減でき、バッファあふれ等
が回避できる。図２６は、本発明をＡＴＭモジュールに
適用した場合の実施例を示すブロック図である。同図に
示すように、ＡＴＭスイッチモジュール１００は、入力
物理終端部１０２、入力ＡＴＭ終端部１０４、ＡＴＭス
イッチ部１０６、セルシェーピング部１１６、出力ＡＴ
Ｍ終端部１２２、出力物理終端部１２４より構成され
る。ＡＴＭスイッチ部１０６は、多重部１０８、分離部
１１２、スイッチ制御部１１４及び本発明のバッファ制
御装置が適用されるスイッチバッファ１１０から構成さ
れる。セルシェーピング部１１６は、本発明のバッファ
制御装置が適用されるセルシェーピングバッファ１１８
とセルシェーピング制御部１２０とから構成される。
【００５２】同図中、入力回線からのデータは、各ポー
ト毎に物理終端処理、ＡＴＭ終端処理、ＡＴＭスイッチ
部へ入力される。ＡＴＭスイッチ部１０６は各入力回線
を多重し、複数ＡＴＭコネクション（ＶＰＩ／ＶＣＩ）
毎にスイッチバッファに蓄積する。蓄積されたセルはス
イッチ制御部１１４からのスイッチ情報に従い出力さ
れ、分離部にて出力先の回線へ出力される。スイッチ容
量が大きい場合は、同図に示すように、スイッチバッフ
ァを多段に配置する。ＡＴＭスイッチ部１０６から出力
されたセルは、シェーピングバッファに蓄積し、設定さ
れたレートにてセルを出力し、ＡＴＭ終端処理、物理終
端処理され回線へ出力される。制御部１２６は、各ブロ
ックの初期設定、状態管理等を行う。
ト毎に物理終端処理、ＡＴＭ終端処理、ＡＴＭスイッチ
部へ入力される。ＡＴＭスイッチ部１０６は各入力回線
を多重し、複数ＡＴＭコネクション（ＶＰＩ／ＶＣＩ）
毎にスイッチバッファに蓄積する。蓄積されたセルはス
イッチ制御部１１４からのスイッチ情報に従い出力さ
れ、分離部にて出力先の回線へ出力される。スイッチ容
量が大きい場合は、同図に示すように、スイッチバッフ
ァを多段に配置する。ＡＴＭスイッチ部１０６から出力
されたセルは、シェーピングバッファに蓄積し、設定さ
れたレートにてセルを出力し、ＡＴＭ終端処理、物理終
端処理され回線へ出力される。制御部１２６は、各ブロ
ックの初期設定、状態管理等を行う。
【００５３】本実施例のＡＴＭスイッチモジュールを使
用することにより、スイッチ処理及びシェーピング等に
おけるバッファ使用量が削減でき、バッファあふれ等が
回避できる。次に、本発明がネットワーク上で適用さ
れ、バッファあふれ防止等の効果が想定される例につい
て図２７〜２９を用いて説明する。
用することにより、スイッチ処理及びシェーピング等に
おけるバッファ使用量が削減でき、バッファあふれ等が
回避できる。次に、本発明がネットワーク上で適用さ
れ、バッファあふれ防止等の効果が想定される例につい
て図２７〜２９を用いて説明する。
【００５４】図２７は、公衆ネットワーク１３４上に本
発明のバッファを有するノード１３０、１３１、１３２
が配置され、ホスト１３３等にデータが集中的に送られ
る場合を示す図である。ホスト等に対するＩＰ等のデー
タが集中する場合としては、単なる返信のアンケート回
答や、時間指定のチケット購入申し込み等が想定され、
それらに関するデータパケットは一時的で同一データが
多い。図２７のデータ１３５〜１３９において、ＩＰヘ
ッダや網内ヘッダは定型であり、内容はアドレス等のル
ート情報が主であるので、同一ノードへの入力は同一デ
ータとなる場合が多いため、データ量が多い場合でも本
発明のバッファ制御装置によりバッファ溢れ等の防止が
可能である。
発明のバッファを有するノード１３０、１３１、１３２
が配置され、ホスト１３３等にデータが集中的に送られ
る場合を示す図である。ホスト等に対するＩＰ等のデー
タが集中する場合としては、単なる返信のアンケート回
答や、時間指定のチケット購入申し込み等が想定され、
それらに関するデータパケットは一時的で同一データが
多い。図２７のデータ１３５〜１３９において、ＩＰヘ
ッダや網内ヘッダは定型であり、内容はアドレス等のル
ート情報が主であるので、同一ノードへの入力は同一デ
ータとなる場合が多いため、データ量が多い場合でも本
発明のバッファ制御装置によりバッファ溢れ等の防止が
可能である。
【００５５】図２８は、公衆ネットワーク１３４上に本
発明のバッファを有するノード１３０、１３１、１３２
が配置され、例えば企業内イントラネット等の中のユー
ザ１４１からユーザ１４０へ、多量のパケットデータ１
４２を送信する場合を示す図である。データ１４２は企
業内イントラネットにおけるデータであるので、各ヘッ
ダは定型であり、同一データとなる場合が多く、ノード
１３３において一般ユーザ又は多ネットワークのデータ
が着信している場合でも、バッファあふれ等の防止が可
能である。
発明のバッファを有するノード１３０、１３１、１３２
が配置され、例えば企業内イントラネット等の中のユー
ザ１４１からユーザ１４０へ、多量のパケットデータ１
４２を送信する場合を示す図である。データ１４２は企
業内イントラネットにおけるデータであるので、各ヘッ
ダは定型であり、同一データとなる場合が多く、ノード
１３３において一般ユーザ又は多ネットワークのデータ
が着信している場合でも、バッファあふれ等の防止が可
能である。
【００５６】図２９は、データが放送型ユーザからマル
チキャスト転送される場合を示す図であり、ノード１５
1〜１５５、ユーザルータＡ１５６、ユーザルータＢ１
５７は本発明のバッファ制御装置を有する。また、ユー
ザルータＢ１５７以外はマルチキャスト機能を有する。
各ノードにおいて、本発明のバッファ制御装置を有する
パケット組み立てバッファ１５８にてＡＴＭセルをパケ
ットに組み立て、マルチキャスト部１５９においてマル
チキャスト転送のためのパケットコピーが行われ、本発
明のバッファ制御装置を有するシェーピングバッファ１
６０にデータを蓄積する。複数にコピー生成されたデー
タ１６２中、マルチキャストデータは同一であるので、
本発明におけるバッファあふれ等の防止効果が大きい。
また、ユーザルータにおいては、本発明のバッファ制御
装置を有するパケット組み立てバッファ１６１にてＡＴ
Ｍセルをパケットに組み立てる。マルチキャスト機能を
有しないユーザルータＢ１５７においては、同一マルチ
キャストデータを有するデータ１６３が多量に入力され
るので、本発明による効果が大きい。
チキャスト転送される場合を示す図であり、ノード１５
1〜１５５、ユーザルータＡ１５６、ユーザルータＢ１
５７は本発明のバッファ制御装置を有する。また、ユー
ザルータＢ１５７以外はマルチキャスト機能を有する。
各ノードにおいて、本発明のバッファ制御装置を有する
パケット組み立てバッファ１５８にてＡＴＭセルをパケ
ットに組み立て、マルチキャスト部１５９においてマル
チキャスト転送のためのパケットコピーが行われ、本発
明のバッファ制御装置を有するシェーピングバッファ１
６０にデータを蓄積する。複数にコピー生成されたデー
タ１６２中、マルチキャストデータは同一であるので、
本発明におけるバッファあふれ等の防止効果が大きい。
また、ユーザルータにおいては、本発明のバッファ制御
装置を有するパケット組み立てバッファ１６１にてＡＴ
Ｍセルをパケットに組み立てる。マルチキャスト機能を
有しないユーザルータＢ１５７においては、同一マルチ
キャストデータを有するデータ１６３が多量に入力され
るので、本発明による効果が大きい。
【００５７】なお、本発明は、上記の実施例に限定され
ることなく、特許請求の範囲内で種々変更・応用が可能
である。
ることなく、特許請求の範囲内で種々変更・応用が可能
である。
【００５８】
【発明の効果】上述したように、本発明によれば、バッ
ファメモリに対して、パターンが一致した場合には、入
力データの替わりにデータパターン符号を書き込むこと
としたため、バッファメモリの消費量を削減でき、従来
問題であったバッファあふれ等を回避することができ
る。更に、データ記録単位を細分化してデータパターン
符号を書き込むこととしたため、連続的に入力データが
データパターンと一致しない場合でも、バッファメモリ
の消費量の削減が可能となる。
ファメモリに対して、パターンが一致した場合には、入
力データの替わりにデータパターン符号を書き込むこと
としたため、バッファメモリの消費量を削減でき、従来
問題であったバッファあふれ等を回避することができ
る。更に、データ記録単位を細分化してデータパターン
符号を書き込むこととしたため、連続的に入力データが
データパターンと一致しない場合でも、バッファメモリ
の消費量の削減が可能となる。
【００５９】また、本発明によれば、データパターンを
書き換えることが可能であるため、入力データに対し
て、データパターンを一致させる可能性が高くなり、バ
ッファメモリをより有効に使用することが可能となる。
更に、入力データを分割して処理することができるた
め、入力データ内が定型部分と非定型部分に分かれる場
合等に、定型部分にデータパターンを使用することによ
り、バッファメモリの消費量を削減でき、バッファあふ
れをより効率的に回避できる。
書き換えることが可能であるため、入力データに対し
て、データパターンを一致させる可能性が高くなり、バ
ッファメモリをより有効に使用することが可能となる。
更に、入力データを分割して処理することができるた
め、入力データ内が定型部分と非定型部分に分かれる場
合等に、定型部分にデータパターンを使用することによ
り、バッファメモリの消費量を削減でき、バッファあふ
れをより効率的に回避できる。
【００６０】したがって、本発明によれば、バッファメ
モリの最適利用が可能となり、データ入力スループット
に対し出力スループットが小さい場合及びパケット処理
時のバッファメモリのバッファ溢れを極力防止でき、デ
ータバッファ装置の性能および品質向上に寄与するとこ
ろが大きい。特にマルチキャスト転送等のように同一デ
ータが多量に転送される場合に効果が大きく、又、同一
データの無意味なデータ転送のような悪意データへの対
応策としても効果がある。
モリの最適利用が可能となり、データ入力スループット
に対し出力スループットが小さい場合及びパケット処理
時のバッファメモリのバッファ溢れを極力防止でき、デ
ータバッファ装置の性能および品質向上に寄与するとこ
ろが大きい。特にマルチキャスト転送等のように同一デ
ータが多量に転送される場合に効果が大きく、又、同一
データの無意味なデータ転送のような悪意データへの対
応策としても効果がある。
【図１】従来技術によるバッファ制御装置のブロック図
である。
である。
【図２】図１におけるバッファメモリ２６内の構成を示
す図である。
す図である。
【図３】バッファメモリ２６に３つのデータが蓄積され
る例を示す図である。
る例を示す図である。
【図４】本発明の第１の実施例を示すブロック図であ
る。
る。
【図５】図４におけるバッファメモリ２６内の構成を示
す図である。
す図である。
【図６】第１の実施例においてデータ受信時の動作を示
すフローチャートである。
すフローチャートである。
【図７】第１の実施例においてデータ送信時の動作を示
すフローチャートである。
すフローチャートである。
【図８】第１の実施例において３つのデータが蓄積され
る例を示す図である。
る例を示す図である。
【図９】本発明の第２の実施例を示すブロック図であ
る。
る。
【図１０】第２の実施例における空きパターンＮｏ．チ
ェーン内の構成を示す図である。
ェーン内の構成を示す図である。
【図１１】第２の実施例における出力バッファチェーン
内の構成を示す図である。
内の構成を示す図である。
【図１２】第２の実施例においてデータ受信時の動作を
示すフローチャートである。
示すフローチャートである。
【図１３】第２の実施例においてデータ送信時の動作を
示すフローチャートである。
示すフローチャートである。
【図１４】第２の実施例において３つのデータが蓄積さ
れる例を示す図である。
れる例を示す図である。
【図１５】本発明の第３の実施例を示すブロック図であ
る。
る。
【図１６】第３の実施例においてデータ受信時の動作を
示すフローチャートである。
示すフローチャートである。
【図１７】第３の実施例においてデータが更新される例
を示す図である。
を示す図である。
【図１８】本発明の第４の実施例を示すブロック図であ
る。
る。
【図１９】第４の実施例においてデータ受信時の動作を
示すフローチャートである。
示すフローチャートである。
【図２０】第４の実施例におけるデータパターンの優先
順位の遷移方法を表した図である。
順位の遷移方法を表した図である。
【図２１】第４の実施例においてデータが更新される例
を示す図である。
を示す図である。
【図２２】本発明の第５の実施例を示すブロック図であ
る。
る。
【図２３】第５の実施例においてデータ受信時の動作を
示すフローチャートである。
示すフローチャートである。
【図２４】第５の実施例において分割されたデータをデ
ータパターンと比較する例を示す図である。
ータパターンと比較する例を示す図である。
【図２５】本発明をパケット転送モジュールに適用した
実施例を示すブロック図である。
実施例を示すブロック図である。
【図２６】本発明をＡＴＭスイッチモジュールに適用し
た実施例を示すブロック図である。
た実施例を示すブロック図である。
【図２７】本発明をネットワーク上で適用する例であ
り、データ集中の場合を示す図である。
り、データ集中の場合を示す図である。
【図２８】本発明をネットワーク上で適用する例であ
り、同一ユーザ間に多量のパケットが転送される場合を
示す図である。
り、同一ユーザ間に多量のパケットが転送される場合を
示す図である。
【図２９】本発明をネットワーク上で適用する例であ
り、マルチキャスト転送が行われるの場合を示す図であ
る。
り、マルチキャスト転送が行われるの場合を示す図であ
る。
２、４、６ データ １０ バッファ制御装置 １２ 出力スケジューリング部 １４ バッファ管理部 １６ 空き先頭ポインタ １７ パターンＮｏ．ライトポインタ １８ 空き最後尾ポインタ １９ 空きパターンＮｏ．ポインタ ２０ ポインタ制御部 ２２ 出力先頭ポインタ ２４ 出力最後尾ポインタ ２６ バッファメモリ ２７ 空きバッファチェーン ２８ 出力バッファチェーン ２９、４０ 次セグメントアドレス ３０ キャッシュ制御部 ３１ パターン更新制御部 ３２ パターンＲ ３３ ＨパターンＲ ３４ 比較部 ３６ シフトレジスタ ３７ ミスヒットＣＮＴ ３８ 使用中ＣＮＴ ３９ ヒット状態管理部 ４１ パターンＮｏ．出力ポインタ ４２、５８ パターンＮｏ． ４３、５９ データ格納領域 ４４ 識別フラグ（Ｆ） ４５ ＥＮＤフラグ（ｆ） ４６ パケット処理部 ５０ 空きパターンＮｏ．チェーン ５２ パターンＮｏ．カウンタ ５４ 出力バッファチェーン ５６ 次細分化セグメントアドレス ５７ 次セグメントアドレス ６０ パケット転送モジュール ６２、１０２ 入力物理終端部 ６４、１０８ 多重部 ６６、１０４ 入力ＡＴＭ終端部 ６８ 入力ＡＡＬ終端部 ７０ パケット処理部 ７２、１５８、１６１ パケット組み立てバッファ ７４ パケットヘッダ処理部 ８０ 出力ＡＡＬ終端部 ８２、１５９ マルチキャスト部 ８４、１１６ セルシェーピング部 ８６、１１８、１６０ セルシェーピングバッファ ８８、１２０ セルシェーピング制御部 ９０、１２２ 出力ＡＴＭ終端部 ９２、１１２ 分離部 ９４、１２４ 出力物理終端部 ９６、１２６ 制御部 １００ ＡＴＭスイッチモジュール １０６ ＡＴＭスイッチ部 １１０ スイッチバッファ １１４ スイッチ制御部 １３０〜１３２、１５１〜１５７ ノード １３３ ホスト等 １３４ 公衆ネットワーク １３５、１３６、１３７、１３８、１３９、１４２、１
６２、１６３ データ １４０、１４１ ユーザ
６２、１６３ データ １４０、１４１ ユーザ
Claims (16)
- 【請求項１】入力データを一時記憶するバッファメモリ
を制御するバッファ制御方法であって、 入力データを１又は複数のデータパターンと比較し、 該入力データが、該データパターンのうち少なくとも１
つと一致した場合に、 バッファメモリに該データパターンを示す符号を記録
し、 該符号に対応したデータを再生して出力することを特徴
とするバッファ制御方法。 - 【請求項２】順次前記入力データが、前記データパター
ンのうち少なくとも１つと一致した場合には、 前記バッファメモリ内のデータ記録単位内に該データパ
ターンを示す符号を順次記録し、 入力データが、前記データパターンのうち１つとも一致
しない場合には、 該バッファメモリ内の別のデータ記録単位内に該入力デ
ータを記録し、 データパターンと一致しなかった入力データの次の入力
データが、前記データパターンのうち少なくとも１つと
一致した場合、 該バッファメモリ内の更に別のデータ記録単位内に該デ
ータパターンを示す符号を記録することを特徴とする請
求項１記載のバッファ制御方法。 - 【請求項３】順次前記入力データが、前記データパター
ンのうち少なくとも１つと一致した場合、 前記バッファメモリ内のデータ記録単位を細分化した記
録単位毎に順次該データパターンを示す符号を記録し、 入力データが、前記データパターンの１つとも一致しな
い場合には、 該バッファメモリ内の別のデータ記録単位内に該入力デ
ータを記録し、 データパターンと一致しなかった入力データの次の入力
データが、前記データパターンのうち少なくとも１つと
一致した場合、 該バッファメモリ内において、データパターンの符号が
既に記録されているデータ記録単位内に細分化した記録
単位の空きがあれば、該空きの細分化した記録単位に該
データパターンを示す符号を記録することを特徴とする
請求項１記載のバッファ制御方法。 - 【請求項４】前記データパターンは、予め設定された所
定のデータパターンであることを特徴とする請求項１な
いし３いずれか一項記載のバッファ制御方法。 - 【請求項５】所定の場合に、前記データパターンのうち
1つ又は複数を新たなデータパターンと入れ替えること
を特徴とする請求項１ないし３いずれか一項記載のバッ
ファ制御方法。 - 【請求項６】前記データパターンのうち、入力データと
不一致であった回数が所定の回数以上、かつバッファメ
モリ内で使用されていないデータパターンがある場合
に、 該データパターンを新たなデータパターンと入れ替える
ことを特徴とする請求項１ないし３いずれか一項記載の
バッファ制御方法。 - 【請求項７】前記データパターンに優先順位付けするこ
とを可能とし、 前記データパターンのうち入力データと一致したデータ
パターンがある場合には、該データパターンを最高優先
順位に遷移させ、 前記データパターンのうち１つとも入力データと一致し
なかった場合には、低優先順位のデータパターンを、該
データパターンがバッファメモリ内で使用されていない
場合に、新たなデータパターンと入れ替え、 該新たなデータパターンを最高優先順位に遷移させるこ
とを特徴とする請求項１ないし３いずれか一項記載のバ
ッファ制御方法。 - 【請求項８】入力データを複数に分割し、該分割された
部分毎に対応する１つ又は複数のデータパターンを用い
ることにより、該分割された部分を入力データとしてバ
ッファ制御を行うことを特徴とする請求項１ないし７い
ずれか一項記載のバッファ制御方法。 - 【請求項９】入力データを一時記憶するバッファメモリ
を制御するバッファ制御装置であって、 入力データを１又は複数のデータパターンと比較する手
段と、 該入力データが、該データパターンのうち少なくとも１
つと一致した場合に、 バッファメモリに該データパターンを示す符号を記録す
る手段と、 該符号に対応したデータを再生して出力する手段と、 を有することを特徴とするバッファ制御装置。 - 【請求項１０】順次前記入力データが、前記データパタ
ーンのうち少なくとも１つと一致した場合に、前記バッ
ファメモリ内のデータ記録単位内に該データパターンを
示す符号を順次記録する手段と、 入力データが、前記データパターンのうち１つとも一致
しない場合には、該バッファメモリ内の別のデータ記録
単位内に該入力データを記録する手段と、 データパターンと一致しなかった入力データの次の入力
データが、前記データパターンのうち少なくとも１つと
一致した場合、該バッファメモリ内の更に別のデータ記
録単位内に該データパターンを示す符号を記録する手段
と、 を有することを特徴とする請求項９記載のバッファ制御
装置。 - 【請求項１１】順次前記入力データが、前記データパタ
ーンのうち少なくとも１つと一致した場合、前記バッフ
ァメモリ内のデータ記録単位を細分化した記録単位毎に
順次該データパターンを示す符号を記録する手段と、 入力データが、前記データパターンの１つとも一致しな
い場合には、該バッファメモリ内の別のデータ記録単位
内に該入力データを記録する手段と、 データパターンと一致しなかった入力データの次の入力
データが、前記データパターンのうち少なくとも１つと
一致した場合、該バッファメモリ内において、データパ
ターンの符号が既に記録されているデータ記録単位内に
細分化した記録単位の空きがあれば、該空きの細分化し
た記録単位に該データパターンを示す符号を記録する手
段と、 を有することを特徴とする請求項９記載のバッファ制御
装置。 - 【請求項１２】予め設定された所定のデータパターン
を、前記データパターンとして保持する手段を有するこ
とを特徴とする請求項９ないし１１いずれか一項記載の
バッファ制御装置。 - 【請求項１３】所定の場合に、前記データパターンのう
ち 1つ又は複数を新たなデータパターンと入れ替える手
段を有することを特徴とする請求項９ないし１１いずれ
か一項記載のバッファ制御装置。 - 【請求項１４】前記データパターン毎にデータパターン
と入力データが一致又は不一致であった回数を保持する
手段と、 あるデータパターンがバッファメモリ内で使用中かどう
かを判定する手段とを有し、 前記データパターンのうち、入力データと不一致であっ
た回数が所定の回数以上、かつバッファメモリ内で使用
されていないデータパターンがある場合に、該データパ
ターンを新たなデータパターンと入れ替える手段を有す
ることを特徴とする請求項９ないし１１いずれか一項記
載のバッファ制御装置。 - 【請求項１５】前記データパターンに優先順位付けする
手段と、 あるデータパターンがバッファメモリ内で使用中かどう
かを判定する手段とを有し、前記データパターンのうち
入力データと一致したデータパターンがある場合には、
該データパターンを最高優先順位に遷移させ、 前記データパターンのうち１つとも入力データと一致し
なかった場合には、低優先順位のデータパターンを、該
データパターンがバッファメモリ内で使用されていない
場合に、新たなデータパターンと入れ替え、 該新たなデータパターンを最高優先順位に遷移させる、 手段を有することを特徴とする請求項９ないし１１いず
れか一項記載のバッファ制御装置。 - 【請求項１６】入力データを複数に分割する手段と、 該分割された部分毎に対応する１つ又は複数のデータパ
ターンとを有し、 該データパターンを用いることにより、該分割された部
分それぞれを入力データとしてバッファ制御を行う手段
を有することを特徴とする請求項９ないし１５いずれか
一項記載のバッファ制御装置。
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