JP2000124395A - Multi-chip semiconductor package structure and its manufacture - Google Patents
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Landscapes
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は一種の多チップ半導
体パッケージ構造とその製造方法に関し、特に、二つ以
上の、同じ或いは異なる機能を有するチップを同一パッ
ケージ中に積み重ね、且つそのうちの一つのチップにつ
いてはリードフレームのリードを外界とのインタフェー
スとし、もう一つのチップについては半田バンプを外界
とのインタフェースとなした多チップ半導体パッケージ
構造とその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-chip semiconductor package structure and a method of manufacturing the same, and more particularly, to stacking two or more chips having the same or different functions in the same package, and one of the chips. The present invention relates to a multi-chip semiconductor package structure in which the leads of a lead frame serve as an interface with the outside world, and the other chip uses solder bumps as an interface with the outside world, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】半導体製造においては、いかに小さいパ
ッケージ中に多くのロジック回路を詰め込んで相対的に
製造コストを下げるか、ということが製造業者の一致し
た研究課題とされている。ゆえにこの領域の研究、競争
は非常に激烈となっており、チップ上の回路を縮小して
最小素子寸法とする方法以外に、最低コストで直接単一
の半導体パッケージのメモリ容量を倍増する方法とし
て、同一パッケージ中に２片以上のチップを包装する方
法がある。2. Description of the Related Art In semiconductor manufacturing, how to pack a large number of logic circuits in a small package to relatively reduce the manufacturing cost has been a research issue consistent with manufacturers. Therefore, the research and competition in this area is very fierce, and besides the method of shrinking the circuit on the chip to the minimum element size, as a method to directly double the memory capacity of a single semiconductor package at the lowest cost There is a method of packaging two or more chips in the same package.
【０００３】図１には従来の多チップ半導体パッケージ
構造の例が示される。それは、ＬＯＣ技術で２片のチッ
プ１ａ、１ｂをホットメルト両面テープ２ａ、２ｂでそ
れぞれ別々のリードフレーム３ａ、３ｂ上に結合し、並
びに金線４ａ、４ｂを使用したリードボンディングによ
りチップ１ａ、１ｂの回路とリードフレーム３ａ、３ｂ
の対応するリードとを連接し、最後にモールド樹脂で封
止５し、一体の半導体パッケージ素子（ＩＣ）を形成し
ている。しかし、このように単純にリードフレームのリ
ード６を複数のチップ１ａ、１ｂと外界とのインタフェ
ースとすることの最大の欠点は、リード６数が倍増する
ため、半導体パッケージ素子の長さがリードの数の増加
につれて増加したことである。最近のシングルチップパ
ッケージ素子（例えば４ＭＢ ＤＲＡＭ ＩＣ）のピン
数はすでに過去の２０対から３０対から、現在の４２対
から５０対となっている。各一対のピンはいずれもその
固定された幅を有するため、ＩＣ素子は不断に長く、大
きくなり、もし図１の技術を以て多チップのパッケージ
を進行するならば、ピン数は８０対から１００対以上に
もなり、あまりにも長さが増して実用的でなくなってし
まう。FIG. 1 shows an example of a conventional multi-chip semiconductor package structure. That is, two pieces of chips 1a and 1b are bonded to separate lead frames 3a and 3b by hot melt double-sided tapes 2a and 2b by LOC technology, and chips 1a and 1b are bonded by lead bonding using gold wires 4a and 4b. Circuit and lead frames 3a, 3b
And the corresponding leads are finally connected and finally sealed with a mold resin 5 to form an integrated semiconductor package element (IC). However, the biggest disadvantage of simply using the lead 6 of the lead frame as an interface between the plurality of chips 1a and 1b and the outside world is that the number of leads 6 is doubled, so that the length of the semiconductor package element is reduced. It increased with the number. The number of pins of recent single-chip package devices (for example, 4 MB DRAM IC) has already been reduced from 20 to 30 pairs in the past to 50 to 42 from the present. Since each pair of pins has its fixed width, the IC element is continually longer and larger, and if the multi-chip package is advanced using the technique of FIG. 1, the number of pins will be 80 to 100 pairs. All of this makes the length too large and impractical.
【０００４】図２に示されるのは、もう一種の従来の多
チップ半導体パッケージ構造の例であり、それは、ＢＧ
Ａ技術を採用して、二つのチップ７ａ、７ｂをエポキシ
で相互に結合した後にさらに一つの基板８上に接着し、
並びに金線９ａ、９ｂでチップ７ａ、７ｂ上の回路と基
板８の対応するボンディングパッドが連接された後、基
板８上の回路設計或いは基板８を貫通する導電プラグ設
計により、チップ７ａ、７ｂ上の電気回路が金線９ａ、
９ｂを透過して基板８の底面の対応する半田バンプ１０
上に連接し、こうして一体の半導体パッケージ素子（Ｉ
Ｃ）が形成されている。ただし、このように単純に、Ｂ
ＧＡ技術の基板８の半田バンプ１０を複数チップ７ａ、
７ｂ上の回路と外界とのインタフェースとすることの最
大の欠点は、基板８の面積が増大するために該半導体パ
ッケージ素子の面積が非常に大きくなり、且つ工程上多
くの不便があり実施が困難であることである。現在のＢ
ＧＡ技術ではいずれも一つの基板８でチップを支持、固
定し、さらに基板８の底面に設けられた半田バンプを信
号伝送の接点となしているため、基板の面積は一般に実
際のチップの寸法より少なからず大きくなり、さらに複
数チップの積み重ねは半田バンプの数量と基板面積を増
加させ、実用上が相対的に下がった。このように単純
に、ＢＧＡ技術により複数チップを積み重ねることのも
う一つの欠点は、製造工程上の難しさであり、例えば図
２に示される構造では、その上のチップ７ａと基板８の
間を連接する金線９ａがほぼ金線９ｂの２倍の長さとな
り、このように長すぎる金線９ａはボンディングが非常
に難しく、且つ外力或いは過熱（抵抗値が比較的大きい
ことによる）により極めて断線しやすかった。且つ、こ
のような構造におけるチップ７ａの寸法はその下のチッ
プ７ｂより小さくなければならず、二つの同じ寸法或い
は規格のチップを積み重ねることはできず、設計上の困
難がもたらされた。このほか過長で密集する金線９ａ、
９ｂが封止時に、樹脂による衝撃を受けて脱落し回路が
遮断されることがあるため、歩留りが悪くなり、実施に
向かなかった。FIG. 2 shows another example of a conventional multi-chip semiconductor package structure, which is a BG.
A technology is adopted, two chips 7a and 7b are bonded to each other with epoxy, and then further bonded on one substrate 8,
After the circuits on the chips 7a and 7b and the corresponding bonding pads on the substrate 8 are connected by the gold wires 9a and 9b, the circuit on the substrate 8 or the conductive plug design penetrating the substrate 8 is used to connect the circuits on the chips 7a and 7b. The electric circuit of the gold wire 9a,
9b and the corresponding solder bumps 10 on the bottom surface of the substrate 8
And the integrated semiconductor package element (I
C) is formed. However, simply in this way, B
The solder bumps 10 on the substrate 8 of the GA technology are connected to a plurality of
The biggest disadvantage of the interface between the circuit on 7b and the outside world is that the area of the semiconductor package element becomes very large due to the increase in the area of the substrate 8, and there are many inconveniences in the process, making implementation difficult. It is to be. Current B
In the GA technology, the chip is supported and fixed on one substrate 8 and the solder bumps provided on the bottom surface of the substrate 8 are used as signal transmission contacts. Therefore, the area of the substrate is generally smaller than the actual chip size. In addition, the stacking of multiple chips increased the number of solder bumps and the board area, and was relatively lower in practical use. Another disadvantage of simply stacking a plurality of chips by the BGA technology is the difficulty in the manufacturing process. For example, in the structure shown in FIG. The connecting gold wire 9a is almost twice as long as the gold wire 9b. Such a too long gold wire 9a is very difficult to bond and extremely broken due to external force or overheating (due to a relatively large resistance value). It was easy. In addition, the size of the chip 7a in such a structure must be smaller than the size of the chip 7b therebelow, and two chips of the same size or standard cannot be stacked, resulting in design difficulty. In addition, gold wire 9a which is too long and dense,
9b may fall off due to the impact of the resin during sealing, and the circuit may be interrupted.
【０００５】ゆえに、上述の各種の従来の技術は、実際
的に、完全には半導体素子寸法の縮小と製造コストの削
減という要求を満足させることができず、改善の必要が
あった。[0005] Therefore, the above-mentioned various conventional techniques cannot actually completely satisfy the demands for reducing the size of the semiconductor element and reducing the manufacturing cost, and there is a need for improvement.
【０００６】[0006]
【発明が解決しようとする課題】本発明は、一種の多チ
ップ半導体パッケージ構造とその製造方法を提供するこ
とを課題とし、本発明により構造が簡単で、製造が容易
であり、製造コストが低く、且つＩＣ素子の全体面積、
長さを従来の技術より縮小できる提供される多チップ半
導体パッケージを提供できるものとする。SUMMARY OF THE INVENTION An object of the present invention is to provide a kind of multi-chip semiconductor package structure and a method of manufacturing the same. The present invention has a simple structure, is easy to manufacture, and has a low manufacturing cost. And the total area of the IC element,
It is possible to provide a provided multi-chip semiconductor package whose length can be reduced as compared with the conventional technology.
【０００７】本発明は一種の多チップ半導体パッケージ
構造とその製造方法を提供することを課題とし、それは
ＬＯＣ技術とＢＧＡ技術を融合して二つのチップを同一
のＩＣ素子中に積み重ね、前述の従来の技術の数々の欠
点を解決すると共に、該二つのチップにそれぞれ同じか
或いは異なる機能を持たせられるようにする構造と製造
方法であるものとする。SUMMARY OF THE INVENTION An object of the present invention is to provide a kind of multi-chip semiconductor package structure and a method of manufacturing the same, which integrates two chips in the same IC element by combining LOC technology and BGA technology. And a method of manufacturing the two chips so that the two chips can have the same or different functions.
【０００８】[0008]
【課題を解決するための手段】請求項１の発明は、複数
のチップとされて、いずれも一つの作動面と一つの非作
動面を有して、各チップの作動面それぞれに複数のボン
ディングパッドが設置されてチップ上の回路と外界を連
結するインタフェースとされる、上記複数のチップ、一
つのリードフレームとされて、複数のリードを具え、該
第２チップの作動面の複数のボンディングパッドが一つ
の技術手段によりそれぞれ対応するリードに連結される
一方、該第１チップの非作動面が該リードフレームに結
合される、上記リードフレーム、複数の半田バンプとさ
れて、第１チップの作動面の対応する上記ボンディング
パッドに連接される、上記複数の半田バンプ、モールド
樹脂とされ、前述の複数のチップを封止して一体の半導
体パッケージとなすと共に、該複数のリードと半田バン
プを外部に露出させて外界との連結のインタフェースと
なす、上記モールド樹脂。以上を包括して構成された多
チップ半導体パッケージとしている。According to the first aspect of the present invention, a plurality of chips are provided, each having one working surface and one non-working surface, and a plurality of bondings are provided on each working surface of each chip. A plurality of chips, one lead frame, a plurality of leads, and a plurality of bonding pads on an operation surface of the second chip, wherein the plurality of chips are provided as an interface for connecting a circuit on the chip to the outside world, the plurality of pads being provided. Are connected to the corresponding leads by one technical means, while the non-operating surface of the first chip is coupled to the lead frame. The plurality of solder bumps and the mold resin connected to the corresponding bonding pads on the surface are used to seal the plurality of chips to form an integrated semiconductor package. Together, the connection with the outside world to expose the plurality of leads and the solder bumps to the external interface and eggplant, the molding resin. A multi-chip semiconductor package configured comprehensively as described above.
【０００９】請求項２の発明は、前記ボンディングパッ
ドがＡｌパッドとされたことを特徴とする、請求項１に
記載の多チップ半導体パッケージとしている。According to a second aspect of the present invention, there is provided the multi-chip semiconductor package according to the first aspect, wherein the bonding pad is an Al pad.
【００１０】請求項３の発明は、前記第２チップのボン
ディングパッドと対応するリードを連接する技術手段が
ボンディングワイヤとされたことを特徴とする、請求項
１に記載の多チップ半導体パッケージとしている。According to a third aspect of the present invention, there is provided the multi-chip semiconductor package according to the first aspect, wherein the technical means for connecting the lead corresponding to the bonding pad of the second chip is a bonding wire. .
【００１１】請求項４の発明は、前記第２チップのボン
ディングパッドとリードを連結する技術手段として、前
記第２チップのボンディングパッドが直接対応するリー
ドに溶接され、それにより第２チップがリードフレーム
に結合、固定されることを特徴とする、請求項１に記載
の多チップ半導体パッケージとしている。According to a fourth aspect of the present invention, as a technical means for connecting the bonding pad of the second chip and the lead, the bonding pad of the second chip is directly welded to the corresponding lead, whereby the second chip is connected to the lead frame. The multi-chip semiconductor package according to claim 1, wherein the multi-chip semiconductor package is coupled to and fixed to the semiconductor chip.
【００１２】請求項５の発明は、前記第２チップの非作
動面と第１チップの非作動面の間がエポキシで結合され
ていることを特徴とする、請求項１に記載の多チップ半
導体パッケージとしている。According to a fifth aspect of the present invention, there is provided the multi-chip semiconductor according to the first aspect, wherein the non-operation surface of the second chip and the non-operation surface of the first chip are bonded by epoxy. Package.
【００１３】請求項６の発明は、前記第１チップの非作
動面が熱溶性の両面テープでリードフレームの第２チッ
プと結合していない一側面に結合されていることを特徴
とする、請求項１に記載の多チップ半導体パッケージと
している。According to a sixth aspect of the present invention, the non-operating surface of the first chip is bonded to one side of the lead frame which is not bonded to the second chip by a heat-soluble double-sided tape. A multi-chip semiconductor package according to item 1 is provided.
【００１４】請求項７の発明は、前記第１チップの回路
が直接第２チップの回路と結合しておらず、リードフレ
ームのリードが直接半田バンプと結合していないことを
特徴とする、請求項１に記載の多チップ半導体パッケー
ジとしている。According to a seventh aspect of the present invention, the circuit of the first chip is not directly connected to the circuit of the second chip, and the leads of the lead frame are not directly connected to the solder bumps. A multi-chip semiconductor package according to item 1 is provided.
【００１５】請求項８の発明は、前記第１チップと第２
チップが異なる機能を有するチップとされたことを特徴
とする、請求項１に記載の多チップ半導体パッケージと
している。[0015] The invention according to claim 8 is the first chip and the second chip.
The multi-chip semiconductor package according to claim 1, wherein the chips have different functions.
【００１６】請求項９の発明は、作動面と非作動面を有
する複数のチップを封止してある多チップ半導体パッケ
ージの製造方法において、以下のａからｆのステップ、
即ち、 ａ．第１チップの非作動面に複数のリードを具えた一つ
のリードフレームを結合するステップ ｂ．第２チップの非作動面を第１チップの非作動面に結
合するステップ ｃ．第２チップの作動面を、第１チップの上記リードフ
レームのリードに連接するステップ ｄ．第１チップ２１の作動面の適当な位置に複数の内バ
ンプを植え込んでからモールド樹脂で第１チップと第２
チップを封止すると共に、該リード及び内バンプの少な
くとも一部を樹脂の外に露出させるステップ ｅ．複数の半田バンプを複数の内バンプの位置に植え込
むステップ ｆ．リードを折り曲げて半田バンプの方向に所定の角度
と長さに延伸させるステップ、 以上を包括する多チップ半導体パッケージの製造方法と
している。According to a ninth aspect of the present invention, there is provided a method for manufacturing a multi-chip semiconductor package in which a plurality of chips having an active surface and a non-active surface are sealed, the following steps a to f:
That is, a. Coupling a leadframe with a plurality of leads to a non-working surface of the first chip; b. Coupling the non-working surface of the second chip to the non-working surface of the first chip c. Connecting the working surface of the second chip to the lead of the lead frame of the first chip d. A plurality of inner bumps are implanted at appropriate positions on the operation surface of the first chip 21, and then the first chip and the second
Sealing the chip and exposing at least a part of the leads and the inner bumps to the outside of the resin; e. Implanting a plurality of solder bumps at the positions of the plurality of inner bumps; f. Bending the leads and extending the leads to a predetermined angle and length in the direction of the solder bumps.
【００１７】請求項１０の発明は、作動面と非作動面を
有する複数のチップを封止してある多チップ半導体パッ
ケージの製造方法において、以下のａからｆのステッ
プ、即ち、 ａ．第２チップの作動面の適当な位置に複数の導電性の
溶接材を植え込むステップ ｂ．第２チップの複数の溶接材を溶接方式でリードフレ
ームの対応するリードに結合させるステップ ｃ．第１チップの非作動面を該リードフレームの第２チ
ップと反対の側面に結合させるステップ ｄ．第１チップの作動面の適当な位置に複数の内バンプ
を植え込み、並びに樹脂で第１チップと第２チップを封
止し、且つリード及び内バンプの少なくとも一部を樹脂
の外に露出させるステップ ｅ．複数の半田バンプを複数の内バンプの位置に植え込
むステップ ｆ．リードを折り曲げてフォーミングし、リードを半田
バンプの方向に延伸させて所定の角度、長さ及び形状と
なすステップ 以上を包括する多チップ半導体パッケージの製造方法と
している。According to a tenth aspect of the present invention, there is provided a method for manufacturing a multi-chip semiconductor package in which a plurality of chips having an active surface and a non-active surface are sealed, the following steps a to f: a. Implanting a plurality of conductive welds at appropriate locations on the working surface of the second tip b. Bonding a plurality of welds of the second tip to corresponding leads of the lead frame in a welding manner c. Bonding the non-working surface of the first chip to the side of the lead frame opposite to the second chip d. Implanting a plurality of inner bumps at appropriate positions on the working surface of the first chip, sealing the first chip and the second chip with a resin, and exposing at least a portion of the leads and the inner bumps to the outside of the resin e. Implanting a plurality of solder bumps at the positions of the plurality of inner bumps; f. A step of bending and forming the leads, and extending the leads in the direction of the solder bumps to form a predetermined angle, length and shape.
【００１８】[0018]
【発明の実施の形態】本発明の多チップ半導体パッケー
ジ構造の望ましい一つの実施例は、二つのチップ、即ち
第１チップと第２チップと、複数のリードを具えたリー
ドフレーム、複数の半田バンプ及び樹脂を少なくとも包
括する。各チップはいずれも作動面と非作動面を有し、
且つ各チップの作動面に複数のボンディングパッドが設
けられてチップ上の回路と外界との連結のインタフェー
スとされている。第２チップの作動面上の複数の連接パ
ッドは一つの技術手段によりそれぞれ対応するリードに
結合され、且つ第１チップの非作動面はリードフレーム
上に結合されている。該複数の半田バンプは直接第１チ
ップの作動面上の対応する複数のボンディングパッド上
に連接される。該樹脂は前述のチップを封止して一つの
半導体パッケージ構造となすのに用いられ、該複数のリ
ード及び半田ボールは樹脂外に露出して外界との連結用
のインタフェースとされている。本発明の多チップ半導
体パッケージ構造には従来のＢＧＡ基板の設置がなく
（二つのチップがリードフレームにより支持、固定され
ている）、このためＩＣ素子の面積が大幅に縮小され、
二つのチップはリードと半田バンプを接点として利用し
ているため、そのピン数は多すぎず、ＩＣ素子の長さは
比較的短く、且つ本発明の全体構造は簡単で製造が容易
であり、製造コストが比較的低い。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One preferred embodiment of the multi-chip semiconductor package structure of the present invention is a two-chip, first and second chip, a lead frame having a plurality of leads, and a plurality of solder bumps. And at least a resin. Each chip has an active surface and a non-active surface,
In addition, a plurality of bonding pads are provided on the operating surface of each chip to provide an interface for connecting circuits on the chip to the outside world. The plurality of connecting pads on the working surface of the second chip are respectively connected to the corresponding leads by one technical means, and the non-working surface of the first chip is connected on the lead frame. The plurality of solder bumps are directly connected to a corresponding plurality of bonding pads on the working surface of the first chip. The resin is used to seal the above-mentioned chip to form one semiconductor package structure, and the plurality of leads and the solder balls are exposed outside the resin to serve as an interface for connection with the outside world. The multi-chip semiconductor package structure of the present invention does not have a conventional BGA board (two chips are supported and fixed by a lead frame), so that the area of the IC element is greatly reduced,
Since the two chips use leads and solder bumps as contacts, the number of pins is not too large, the length of the IC element is relatively short, and the overall structure of the present invention is simple and easy to manufacture. Manufacturing costs are relatively low.
【００１９】[0019]
【実施例】本発明の提供する多チップ半導体パッケージ
構造とその製造方法では、ＬＯＣ技術とＢＧＡ技術を融
合させることで二つのチップを同一のＩＣ素子中に積み
重ね、そのうちの一つのチップでは、リードフレームの
リードをチップ上の回路と外界を連結するインタフェー
スとなし、もう一つのチップでは、錫球をチップ上の回
路と外界を連結するインタフェースとなし、且つこれら
二つのチップをリードフレームで支持固定することで、
従来のＢＧＡ技術に必要であった基板素子を省略する。
こうして二つのチップにそれぞれ異なる或いは同じ機能
を持たせることができるようにすると共に、全体の構造
を簡素化し、製造工程を容易とし、製造コストを下げ、
並びにＩＣ素子の全体面積、長さをいずれも従来の技術
より縮小することができる。DESCRIPTION OF THE PREFERRED EMBODIMENTS In a multi-chip semiconductor package structure and a manufacturing method provided by the present invention, two chips are stacked in the same IC element by fusing LOC technology and BGA technology. The lead of the frame does not have an interface connecting the circuit on the chip to the outside world, and the other chip has a tin ball does not have an interface connecting the circuit on the chip and the outside world, and these two chips are supported and fixed by the lead frame. by doing,
The substrate element required for the conventional BGA technology is omitted.
In this way, the two chips can be provided with different or the same functions, respectively, while simplifying the entire structure, facilitating the manufacturing process, reducing the manufacturing cost,
In addition, the entire area and length of the IC element can both be reduced as compared with the conventional technology.
【００２０】図３は本発明の多チップ半導体パッケージ
構造の望ましい一実施例を示している。図４から図５は
図３に示される実施例の製造フローの望ましい実施例を
示す。FIG. 3 shows a preferred embodiment of the multi-chip semiconductor package structure of the present invention. 4 to 5 show a preferred embodiment of the manufacturing flow of the embodiment shown in FIG.
【００２１】図３に示されるように、本発明の提供する
多チップ半導体パッケージ２０は、複数のチップ、一つ
のリードフレーム２４、複数の半田バンプ２７及び樹脂
２６を含む。該複数のチップは本実施例では第１チップ
２１と第２チップ２２を包括し、各チップ２１、２２は
いずれも一つの作動面２１１、２２１と非作動面２１
２、２２２を有し、該作動面２１１、２２１はチップ２
１、２２の回路設計のある一側の表面とされ、且つ各チ
ップ２１、２２の作動面２１１、２２１の所定の位置に
複数のボンディングパッド２１３、２２３が設けられて
チップ２１、２２の外部を連結するためのインタフェー
スとされている。本実施例では該ボンディングパッド２
１３、２２３は、Ａｌ或いはそれに代替可能な金属のパ
ッドとされる。As shown in FIG. 3, the multi-chip semiconductor package 20 provided by the present invention includes a plurality of chips, one lead frame 24, a plurality of solder bumps 27, and a resin 26. In the present embodiment, the plurality of chips include a first chip 21 and a second chip 22, and each of the chips 21, 22 has one working surface 211, 221 and a non-working surface 21.
2, 222, the working surfaces 211, 221
A plurality of bonding pads 213 and 223 are provided at predetermined positions on the operating surfaces 211 and 221 of the chips 21 and 22, respectively. It is an interface for connection. In this embodiment, the bonding pad 2
Reference numerals 13 and 223 are pads of Al or a metal which can be substituted for Al.
【００２２】該リードフレーム２４は複数のリード２４
１を具え、該第２チップ２２の作動面２１１上の複数の
ボンディングパッド２１３は一つの技術手段によりそれ
ぞれ対応するリード２４１に連結され、且つ第１チップ
２１の非作動面２１２はリードフレーム２４上に結合し
ている。本実施例では、第２チップ２２のボンディング
パッド２２３と対応するリード２４１との結合手段とし
て金線などのボンディングワイヤ２２４が使用され、第
１チップ２１の非作動面２１２は熱溶性の両面テープ２
３でリードフレーム２４の第２チップ２２をボンディン
グしていない一側面に結合されている。当然、半導体技
術に習熟した者が以上の説明から容易に思いつくよう
に、両面テープ２３で第２チップ２２と第１チップ２１
を結合しうる。The lead frame 24 includes a plurality of leads 24.
The bonding pads 213 on the working surface 211 of the second chip 22 are connected to the corresponding leads 241 by one technical means, and the non-working surface 212 of the first chip 21 is mounted on the lead frame 24. Is bound to. In this embodiment, a bonding wire 224 such as a gold wire is used as a means for connecting the bonding pad 223 of the second chip 22 to the corresponding lead 241, and the non-operation surface 212 of the first chip 21 is
3 is connected to one side of the lead frame 24 where the second chip 22 is not bonded. Naturally, as a person skilled in the semiconductor technology can easily think of the above description, the second chip 22 and the first chip 21
Can be combined.
【００２３】複数の半田バンプ２７は、それぞれ第１チ
ップ２１の作動面２１１上の対応する複数のボンディン
グパッド２１３上に設置され、半田バンプ２７とボンデ
ィングパッド２１３の間に予め内ボール２１４が植え込
まれて半田バンプ２７とボンディングパッド２１３を結
合させる介装物とされる。その後、モールド樹脂２６で
封止を進行して前述の二つのチップ２１、２２を被覆し
て一体の半導体パッケージ２０となし、且つ複数のリー
ド２４１と半田バンプ２７は該樹脂２６の外に露出して
外界との連結用のインタフェースとされる。The plurality of solder bumps 27 are respectively set on the corresponding plurality of bonding pads 213 on the working surface 211 of the first chip 21, and the inner balls 214 are implanted between the solder bumps 27 and the bonding pads 213 in advance. In rare cases, the solder bump 27 is used as an interposition member for bonding the bonding pad 213. Thereafter, the sealing is advanced with a mold resin 26 to cover the two chips 21 and 22 to form an integrated semiconductor package 20, and a plurality of leads 241 and solder bumps 27 are exposed outside the resin 26. Interface for connection with the outside world.
【００２４】図３に示される構造によると、第２チップ
２２がリードフレーム２４のリード２４１を第２チップ
２２上の回路と外界との連結のインタフェースとしてお
り、第１チップ２１は半田バンプ２７を第１チップ２１
上の回路と外界との連結のインタフェースとしており、
並びに第１チップ２１と第２チップ２２がいずれもリー
ドフレーム２４上に位置決めされて、従来のＢＧＡ技術
で必要であった基板素子が省略されている。ゆえに、本
発明により提供される多チップ半導体パッケージ２０
は、図３に示されるように、全体体積が比較的小さく、
ピン数が適当でＩＣの長さが過長とならず、少なくとも
従来の基板素子を設置したＩＣの面積よりその面積が縮
小され、且つ構造と素子数量の簡素化により製造コスト
削減を達成しうる。このほか、該チップ２１、２２はそ
れぞれ半田バンプ２７とリード２４１をチップ上の回路
と外界との連結のインタフェースとしており、ゆえに第
１チップ２１上の回路が直接第２チップ２２上の回路と
結合され且つリード２４１が直接半田バンプ２７と結合
されない時、該第１チップ２１と第２チップ２２は異な
る機能のチップとされうる。例えば、第１チップ２１が
ロジック回路のチップとされて第２チップ２２がメモリ
回路のチップとされうる。このように、同一ＩＣ中に同
時に数種類の異なる機能のチップを包括することで、Ｉ
Ｃの設計及び使用弾性が大幅に増加する。当然、半導体
技術に習熟した者が以上の説明より容易に思いつくよう
に、該第１チップ２１と第２チップ２２は同じ機能のチ
ップとされうるほか、第１チップ２１と第２チップ２２
上の電気回路は直接或いは間接的に相互に結合されう
る。According to the structure shown in FIG. 3, the second chip 22 uses the leads 241 of the lead frame 24 as an interface for connecting the circuit on the second chip 22 to the outside world. First chip 21
It is an interface of the connection between the above circuit and the outside world,
In addition, the first chip 21 and the second chip 22 are both positioned on the lead frame 24, and the substrate elements required by the conventional BGA technology are omitted. Therefore, the multi-chip semiconductor package 20 provided by the present invention
Has a relatively small overall volume, as shown in FIG.
Since the number of pins is appropriate and the length of the IC is not excessive, the area can be reduced at least from the area of the IC on which the conventional board elements are installed, and the manufacturing cost can be reduced by simplifying the structure and the number of elements. . In addition, the chips 21 and 22 use the solder bumps 27 and the leads 241 as interfaces for connecting the circuit on the chip to the outside world, so that the circuit on the first chip 21 is directly connected to the circuit on the second chip 22. When the leads 241 are not directly connected to the solder bumps 27, the first chip 21 and the second chip 22 may be chips having different functions. For example, the first chip 21 can be a chip of a logic circuit, and the second chip 22 can be a chip of a memory circuit. In this way, by including several types of chips having different functions simultaneously in the same IC,
The design and use elasticity of C is greatly increased. Naturally, the first chip 21 and the second chip 22 can be chips having the same function, and the first chip 21 and the second chip 22 can be easily understood by those skilled in semiconductor technology from the above description.
The above electrical circuits can be directly or indirectly coupled to each other.
【００２５】図４から図５は、図３に示される本発明の
望ましい多チップ半導体パッケージ構造の実施例の望ま
しい製造フローの実施例であり、それは以下のａからｆ
のステップを包括する。 ａ．第１チップ２１の非作動面２１２上に両面テープ２
３を利用して複数のリード２４１を具えた一つのリード
フレーム２４を結合する ｂ．第２チップ２２の非作動面２２２をエポキシ樹脂２
５で第１チップ２１の非作動面２１２に結合する。 ｃ．第２チップ２２の作動面２１１上のボンディングパ
ッド２１３をボンディングワイヤ２２４を利用してリー
ドフレーム２４のリード２４１に連接し、第２チップ２
２上の回路をリード２４１で外界と連接可能とする。 ｄ．第１チップ２１の作動面２１１上の適当な位置のボ
ンディングパッド２１３に複数の内バンプ２１４を植え
込み、同時に樹脂２６で第１チップ２１と第２チップ２
２を封止して一つの半導体ＩＣ素子を形成し、且つリー
ド２４１及び内バンプ２１４それぞれの少なくとも一部
を樹脂２６の外に露出させる。 ｅ．複数の半田バンプ２７を複数の内バンプ２１４の位
置に植え込んで第１チップ２１上の回路を半田バンプ２
７を介して外界と連通させられるようにする。 ｆ．リード２４１を曲げてフォーミングしリード２４１
を半田バンプ２７のある方向に延伸して、所定の角度、
長さ及び形状を有するものとなし、必要時にはさらに複
数のＩＣ間の切断分離工程を進行し、本発明の半導体パ
ッケージ２０を完成する。FIGS. 4-5 are embodiments of the preferred manufacturing flow of the preferred embodiment of the multi-chip semiconductor package structure of the present invention shown in FIG.
Including the steps. a. Double-sided tape 2 on the non-operation surface 212 of the first chip 21
3 to connect one lead frame 24 having a plurality of leads 241 b. The non-operation surface 222 of the second chip 22 is
5 couples to the non-working surface 212 of the first chip 21. c. The bonding pads 213 on the operating surface 211 of the second chip 22 are connected to the leads 241 of the lead frame 24 using the bonding wires 224, and the second chip 2
2 can be connected to the outside world by the lead 241. d. A plurality of inner bumps 214 are implanted in bonding pads 213 at appropriate positions on the operating surface 211 of the first chip 21, and the first chip 21 and the second chip 2
2 is sealed to form one semiconductor IC element, and at least a part of each of the lead 241 and the inner bump 214 is exposed outside the resin 26. e. A plurality of solder bumps 27 are implanted at the positions of the plurality of inner bumps 214, and the circuit on the first chip 21 is solder bump 2
7 to communicate with the outside world. f. The lead 241 is bent and formed.
Is stretched in a direction in which the solder bumps 27 exist, and a predetermined angle,
The semiconductor package 20 has a length and a shape. If necessary, a cutting and separating process is further performed between a plurality of ICs to complete the semiconductor package 20 of the present invention.
【００２６】図６は本発明の多チップ半導体パッケージ
４０のもう一つの望ましい実施例を示し、図７から図８
はその製造フローを示す。FIG. 6 shows another preferred embodiment of the multi-chip semiconductor package 40 of the present invention, and FIGS.
Shows the production flow.
【００２７】図６に示される実施例の多チップ半導体パ
ッケージ（ＩＣ）構造も、同様に、二つのチップ、即ち
第１チップ４１と第２チップ４２、複数のリード４４１
を有するリードフレーム４４、複数の半田バンプ４７、
及び、第１チップ４１と第２チップ４２を封止する樹脂
４６を包括する。これら第１チップ４１、第２チップ４
２は同様に、ぞれぞれ一つの作動面４１１、４２１と一
つの非作動面４１２、４２２を具え、且つ各チップの作
動面４１１、４２１それぞれに複数のボンディングパッ
ド４１３、４２３が設けられている。The multi-chip semiconductor package (IC) structure of the embodiment shown in FIG. 6 also has two chips, ie, a first chip 41 and a second chip 42, and a plurality of leads 441.
Lead frame 44 having a plurality of solder bumps 47,
Further, a resin 46 for sealing the first chip 41 and the second chip 42 is included. These first chip 41 and second chip 4
2 also has one working surface 411, 421 and one non-working surface 412, 422, respectively, and a plurality of bonding pads 413, 423 are provided on each working surface 411, 421 of each chip. I have.
【００２８】該第１チップ４１は図５に示される実施例
でも、両面テープ４３によりリードフレーム４４の一側
面上に接着されているが、しかし、この技術の分野に習
熟した者であれば簡単に思いつけるように、第１チップ
４１をエポキシ樹脂でリードフレーム４４上に接着する
ことも可能である。リードフレーム４４の、第１チップ
２１と反対のもう一側面上に第２チップ４２が結合さ
れ、且つ第２チップ４２の作動面４２１上のボンディン
グパッド４２３は溶接材４２４（例えば半田バンプ）で
直接対応するリード４４１に連接され、これにより第２
チップ４２がリードフレーム４４に結合されると共に、
第２チップ４２上の回路がリード４４１により外界と連
通可能となる。第１チップ４１上のボンディングパッド
４１３には図３の実施例と同様、内バンプ４１４と半田
バンプ４７が結合され、こうして第１チップ４１上の回
路が半田バンプ４７により外界と連接可能となる。The first chip 41 is also adhered to one side of the lead frame 44 by the double-sided tape 43 in the embodiment shown in FIG. 5, however, if it is a person skilled in this technical field, it is easy. The first chip 41 can be adhered to the lead frame 44 with epoxy resin. The second chip 42 is bonded on the other side of the lead frame 44 opposite to the first chip 21, and the bonding pads 423 on the working surface 421 of the second chip 42 are directly connected with the welding material 424 (for example, solder bumps). It is connected to the corresponding lead 441 so that the second
The chip 42 is connected to the lead frame 44,
The circuit on the second chip 42 can communicate with the outside world by the lead 441. 3, the inner bumps 414 and the solder bumps 47 are joined to the bonding pads 413 on the first chip 41, so that the circuit on the first chip 41 can be connected to the outside world by the solder bumps 47.
【００２９】図７から図８は図６に示される実施例の製
造フローであり、以下のａからｆのステップを包括す
る。 ａ．第２チップ４２の作動面４２１の複数のボンディン
グパッド４２３部分に導電性の溶接材４２４を植え込
む。 ｂ．第２チップ４２の複数の溶接材４２４を溶接方式で
リードフレーム４４の対応するリード４４１に結合させ
て、リード４４１を第２チップ４２上の回路と外界とを
連結するインタフェースとなし、リードフレーム４４の
第２チップ４２と反対のもう一側面の適当な位置に両面
テープ４３を設置する。 ｃ．第１チップ４１の非作動面４１２を該リードフレー
ム４４の両面テープ４３に結合させ、第１チップ４１を
リードフレーム４４に固定する。 ｄ．第１チップ４１の作動面４１１の複数のボンディン
グパッド４１３部分にそれぞれ内バンプ４１４を植え込
み、並びに樹脂４６で第１チップ４１と第２チップ４２
を封止し、且つリード４４１及び内バンプ４１４の一部
を樹脂４６の外に露出させる。 ｅ．複数の半田バンプ４７を複数の内バンプ４１４の位
置に植え込み、半田バンプ４７を第１チップ４１の回路
と外界との連結のインタフェースとなす。 ｆ．リード４４１を折り曲げてフォーミングし、リード
４４１を半田バンプ４７の方向に延伸させて所定の角
度、長さ及び形状とし、本発明の多チップ半導体パッケ
ージ構造を完成する。FIGS. 7 and 8 show a manufacturing flow of the embodiment shown in FIG. 6, and include the following steps a to f. a. A conductive welding material 424 is implanted into the plurality of bonding pads 423 on the working surface 421 of the second chip 42. b. A plurality of welding materials 424 of the second chip 42 are coupled to corresponding leads 441 of the lead frame 44 by a welding method, and the lead 441 does not serve as an interface for connecting a circuit on the second chip 42 to the outside world. A double-sided tape 43 is placed at an appropriate position on the other side opposite to the second chip 42. c. The inactive surface 412 of the first chip 41 is coupled to the double-sided tape 43 of the lead frame 44, and the first chip 41 is fixed to the lead frame 44. d. Inner bumps 414 are respectively implanted in the plurality of bonding pads 413 on the operating surface 411 of the first chip 41, and the first chip 41 and the second chip 42 are
And a part of the leads 441 and the inner bumps 414 are exposed outside the resin 46. e. A plurality of solder bumps 47 are implanted at the positions of the plurality of inner bumps 414, and the solder bumps 47 serve as an interface for connecting the circuit of the first chip 41 to the outside world. f. The lead 441 is bent and formed, and the lead 441 is extended in the direction of the solder bump 47 to a predetermined angle, length and shape, thereby completing the multi-chip semiconductor package structure of the present invention.
【００３０】[0030]
【発明の効果】総合すると、本発明は多チップ半導体パ
ッケージ構造とその製造方法を提供するものであり、そ
れは、有効に従来の単純なＬＯＣ或いは単純なＢＧＡ技
術により製造された従来の多チップ半導体パッケージ構
造の有する問題、即ち、半導体の長さが長すぎ、面積が
大きすぎ、全体構造が複雑で、製造が難しく、コストが
高く、実用性が劣るなどの数々の欠点を解決する。且つ
本発明の多チップ半導体パッケージ構造は、同一ＩＣ中
に数種の異なる機能のチップを有するか或いは同一の機
能のチップを有するかを選択でき、これによりＩＣの設
計及び使用弾性を大幅に増加することができ、またその
全体構造は非常に簡単で、体積面積及び長さがいずれも
小さく、製造が容易であり、コストが非常に低く、進歩
性を有し、産業上の利用価値を有しており、且つ新規性
を有している。In summary, the present invention provides a multi-chip semiconductor package structure and a method of manufacturing the same, which is effectively a conventional multi-chip semiconductor manufactured by the conventional simple LOC or simple BGA technology. It solves the problems of the package structure, i.e., many disadvantages such as the semiconductor being too long, the area being too large, the overall structure being complicated, being difficult to manufacture, being expensive, and being inferior in practical use. In addition, the multi-chip semiconductor package structure of the present invention can select whether a chip having several different functions or a chip having the same function is provided in the same IC, thereby greatly increasing the design and use elasticity of the IC. And its overall structure is very simple, its volume area and length are both small, it is easy to manufacture, its cost is very low, it is inventive and it has industrial value. And has novelty.
【図１】従来の多チップ半導体パッケージ構造の実施例
図である。FIG. 1 is a view showing an embodiment of a conventional multi-chip semiconductor package structure.
【図２】従来の多チップ半導体パッケージ構造のもう一
つの実施例図である。FIG. 2 is another embodiment of a conventional multi-chip semiconductor package structure.
【図３】本発明の多チップ半導体パッケージ構造の望ま
しい一つの実施例図である。FIG. 3 is a view showing a preferred embodiment of a multi-chip semiconductor package structure according to the present invention;
【図４】本発明の多チップ半導体パッケージ構造の製造
フローの実施例図である。FIG. 4 is an embodiment diagram of a manufacturing flow of a multi-chip semiconductor package structure of the present invention.
【図５】図４に続く本発明の多チップ半導体パッケージ
構造の製造フローの実施例図である。FIG. 5 is an embodiment diagram of the manufacturing flow of the multi-chip semiconductor package structure of the present invention following FIG. 4;
【図６】本発明の多チップ半導体パッケージ構造のもう
一つの望ましい実施例図である。FIG. 6 is another preferred embodiment of the multi-chip semiconductor package structure of the present invention.
【図７】本発明の多チップ半導体パッケージ構造の製造
フローのもう一つの実施例図である。FIG. 7 is another embodiment of the manufacturing flow of the multi-chip semiconductor package structure of the present invention.
【図８】図７に続く本発明の多チップ半導体パッケージ
構造の製造フローの実施例図である。FIG. 8 is an embodiment diagram of the manufacturing flow of the multi-chip semiconductor package structure of the present invention following FIG. 7;
１ａ、１ｂ、７ａ、７ｂ チップ ３ａ、３ｂ リードフレーム ４ａ、４ｂ、９ａ、９ｂ 金線 ５ 樹脂 ６ リード ８ 基板 １０ 半田バンプ ２０、４０ 多チップ半導体パッケージ ２１、４１ 第１チップ ２２、４２ 第２チップ ２１１、２２１、４１１、４２１ 作動面 ２１２、２２２、４１２、４２２ 非作動面 ２１３、２２３、４１３、４２３ ボンディングパッド ２１４、４１４ 内バンプ ２２４ ボンディングワイヤ ２３、４３ 両面テープ ２４、４４ リードフレーム ２４１、４４１ リード ２５ エポキシ樹脂 ２６、４６ 樹脂 ４２４ 溶接材 ２７、４７ 半田バンプ 1a, 1b, 7a, 7b Chip 3a, 3b Lead frame 4a, 4b, 9a, 9b Gold wire 5 Resin 6 Lead 8 Board 10 Solder bump 20, 40 Multi-chip semiconductor package 21, 41 First chip 22, 42 Second chip 211, 221, 411, 421 Working surface 212, 222, 412, 422 Non-working surface 213, 223, 413, 423 Bonding pad 214, 414 Inner bump 224 Bonding wire 23, 43 Double-sided tape 24, 44 Lead frame 241, 441 Lead 25 Epoxy resin 26, 46 Resin 424 Welding material 27, 47 Solder bump
Claims (10)
作動面と一つの非作動面を有して、各チップの作動面そ
れぞれに複数のボンディングパッドが設置されてチップ
上の回路と外界を連結するインタフェースとされる、上
記複数のチップ、 一つのリードフレームとされて、複数のリードを具え、
該第２チップの作動面の複数のボンディングパッドが一
つの技術手段によりそれぞれ対応するリードに連結され
る一方、該第１チップの非作動面が該リードフレームに
結合される、上記リードフレーム、 複数の半田バンプとされて、第１チップの作動面の対応
する上記ボンディングパッドに連接される、上記複数の
半田バンプ、 モールド樹脂とされ、前述の複数のチップを封止して一
体の半導体パッケージとなすと共に、該複数のリードと
半田バンプを外部に露出させて外界との連結のインタフ
ェースとなす、上記モールド樹脂。以上を包括して構成
された多チップ半導体パッケージ。1. A plurality of chips each having one working surface and one non-working surface, a plurality of bonding pads being provided on each working surface of each chip, and a circuit on the chip and an external environment A plurality of the above chips, which is an interface for connecting the plurality of chips, one lead frame, and a plurality of leads,
A plurality of bonding pads on a working surface of the second chip connected to corresponding leads by one technical means, respectively, while a non-working surface of the first chip is connected to the lead frame; A plurality of solder bumps, which are connected to the corresponding bonding pads on the operating surface of the first chip, and are molded resin. The plurality of chips are sealed to form an integrated semiconductor package. The mold resin described above, wherein the plurality of leads and the solder bumps are exposed to the outside to provide an interface for connection with the outside world. A multi-chip semiconductor package configured as above.
されたことを特徴とする、請求項１に記載の多チップ半
導体パッケージ。2. The multi-chip semiconductor package according to claim 1, wherein said bonding pad is an Al pad.
対応するリードを連接する技術手段がボンディングワイ
ヤとされたことを特徴とする、請求項１に記載の多チッ
プ半導体パッケージ。3. The multi-chip semiconductor package according to claim 1, wherein the technical means for connecting the lead corresponding to the bonding pad of the second chip is a bonding wire.
リードを連結する技術手段として、前記第２チップのボ
ンディングパッドが直接対応するリードに溶接され、そ
れにより第２チップがリードフレームに結合、固定され
ることを特徴とする、請求項１に記載の多チップ半導体
パッケージ。4. As a technical means for connecting the bonding pads of the second chip and the leads, the bonding pads of the second chip are directly welded to the corresponding leads, whereby the second chip is connected and fixed to the lead frame. The multi-chip semiconductor package according to claim 1, wherein:
の非作動面の間がエポキシで結合されていることを特徴
とする、請求項１に記載の多チップ半導体パッケージ。5. The multi-chip semiconductor package according to claim 1, wherein an inactive surface of the second chip and an inactive surface of the first chip are bonded by epoxy.
面テープでリードフレームの第２チップと結合していな
い一側面に結合されていることを特徴とする、請求項１
に記載の多チップ半導体パッケージ。6. The non-working surface of the first chip is bonded to one side of the lead frame, which is not bonded to the second chip, with a heat-soluble double-sided tape.
2. The multi-chip semiconductor package according to 1.
の回路と結合しておらず、リードフレームのリードが直
接半田バンプと結合していないことを特徴とする、請求
項１に記載の多チップ半導体パッケージ。7. The circuit according to claim 1, wherein the circuit of the first chip is not directly connected to the circuit of the second chip, and the lead of the lead frame is not directly connected to the solder bump. Multi-chip semiconductor package.
能を有するチップとされたことを特徴とする、請求項１
に記載の多チップ半導体パッケージ。8. The device according to claim 1, wherein said first chip and said second chip are chips having different functions.
2. The multi-chip semiconductor package according to 1.
を封止してある多チップ半導体パッケージの製造方法に
おいて、以下のａからｆのステップ、即ち、 ａ．第１チップの非作動面に複数のリードを具えた一つ
のリードフレームを結合するステップ ｂ．第２チップの非作動面を第１チップの非作動面に結
合するステップ ｃ．第２チップの作動面を、第１チップの上記リードフ
レームのリードに連接するステップ ｄ．第１チップ２１の作動面の適当な位置に複数の内バ
ンプを植え込んでからモールド樹脂で第１チップと第２
チップを封止すると共に、該リード及び内バンプの少な
くとも一部を樹脂の外に露出させるステップ ｅ．複数の半田バンプを複数の内バンプの位置に植え込
むステップ ｆ．リードを折り曲げて半田バンプの方向に所定の角度
と長さに延伸させるステップ、 以上を包括する多チップ半導体パッケージの製造方法。9. A method of manufacturing a multi-chip semiconductor package in which a plurality of chips having a working surface and a non-working surface are sealed, the following steps a to f: a. Coupling a leadframe with a plurality of leads to a non-working surface of the first chip; b. Coupling the non-working surface of the second chip to the non-working surface of the first chip c. Connecting the working surface of the second chip to the lead of the lead frame of the first chip d. A plurality of inner bumps are implanted at appropriate positions on the operation surface of the first chip 21, and then the first chip and the second
Sealing the chip and exposing at least a part of the leads and the inner bumps to the outside of the resin; e. Implanting a plurality of solder bumps at the positions of the plurality of inner bumps; f. Bending the leads to extend them at a predetermined angle and length in the direction of the solder bumps.
プを封止してある多チップ半導体パッケージの製造方法
において、以下のａからｆのステップ、即ち、 ａ．第２チップの作動面の適当な位置に複数の導電性の
溶接材を植え込むステップ ｂ．第２チップの複数の溶接材を溶接方式でリードフレ
ームの対応するリードに結合させるステップ ｃ．第１チップの非作動面を該リードフレームの第２チ
ップと反対の側面に結合させるステップ ｄ．第１チップの作動面の適当な位置に複数の内バンプ
を植え込み、並びに樹脂で第１チップと第２チップを封
止し、且つリード及び内バンプの少なくとも一部を樹脂
の外に露出させるステップ ｅ．複数の半田バンプを複数の内バンプの位置に植え込
むステップ ｆ．リードを折り曲げてフォーミングし、リードを半田
バンプの方向に延伸させて所定の角度、長さ及び形状と
なすステップ 以上を包括する多チップ半導体パッケージの製造方法。10. A method for manufacturing a multi-chip semiconductor package in which a plurality of chips having a working surface and a non-working surface are sealed, the following steps a to f: a. Implanting a plurality of conductive welds at appropriate locations on the working surface of the second tip b. Bonding a plurality of welds of the second tip to corresponding leads of the lead frame in a welding manner c. Bonding the non-working surface of the first chip to the side of the lead frame opposite to the second chip d. Implanting a plurality of inner bumps at appropriate positions on the working surface of the first chip, sealing the first chip and the second chip with a resin, and exposing at least a portion of the leads and the inner bumps to the outside of the resin e. Implanting a plurality of solder bumps at the positions of the plurality of inner bumps; f. A step of bending and forming the leads and extending the leads in the direction of the solder bumps to form a predetermined angle, length and shape.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10286410A JP3020481B1 (en) | 1998-10-08 | 1998-10-08 | Multi-chip semiconductor package structure and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10286410A JP3020481B1 (en) | 1998-10-08 | 1998-10-08 | Multi-chip semiconductor package structure and its manufacturing method |
Publications (2)
| Publication Number | Publication Date |
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| JP3020481B1 JP3020481B1 (en) | 2000-03-15 |
| JP2000124395A true JP2000124395A (en) | 2000-04-28 |
Family
ID=17704047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10286410A Expired - Fee Related JP3020481B1 (en) | 1998-10-08 | 1998-10-08 | Multi-chip semiconductor package structure and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3020481B1 (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784529B2 (en) | 2002-01-04 | 2004-08-31 | Renesas Technology Corp. | Semiconductor device |
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| KR100729051B1 (en) * | 2000-12-29 | 2007-06-14 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and its manufacturing method |
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-
1998
- 1998-10-08 JP JP10286410A patent/JP3020481B1/en not_active Expired - Fee Related
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|---|---|
| JP3020481B1 (en) | 2000-03-15 |
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