JP2000114392A - Semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device with which uniformity with respect to collector current of the current amplification factor of a horizontal bipolar transistor mounted on the same substrate with a vertical bipolar transistor is achieved. SOLUTION: A semiconductor device has vertical and horizontal bipolar transistors 6 and 7 respectively which are formed in a semiconductor area on an insulating film 2. The vertical transistor has a collector, a base and an emitter region 21, 26 and 27 which are formed on the insulating film as a vertical transistor activating region. The horizontal transistor has a base region 4 formed on the insulating film and an emitter and collector regions 18 formed at both ends of the base region 4 on the insulating film as a horizontal transistor activating region. The horizontal type transistor active region is thinner than the vertical transistor activating region. The emitter and the collector of the horizontal type transistor are formed by horizontal diffusion of impurities toward both ends of the base region.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、同一基板上に搭載
された縦型バイポーラトランジスタ及び横型バイポーラ
トランジスタを有する半導体装置に関する。The present invention relates to a semiconductor device having a vertical bipolar transistor and a horizontal bipolar transistor mounted on the same substrate.

【０００２】[0002]

【従来の技術】特開平７−３８００５号公報には、ＭＯ
Ｓ素子と同一基板上に形成されたバイポーラトランジス
タが開示されている。2. Description of the Related Art Japanese Patent Application Laid-Open No.
A bipolar transistor formed on the same substrate as an S element is disclosed.

【０００３】特開平１０−１３５３４５号公報には、横
型ＰＮＰトランジスタのエミッタ直下にだけ選択的に埋
め込み層を配置し、高耐圧を維持しながら、基板への無
効電流を減らして高電流増幅率とした半導体集積回路が
開示されている。Japanese Unexamined Patent Publication No. Hei 10-135345 discloses that a buried layer is selectively disposed just under an emitter of a lateral PNP transistor to reduce a reactive current to a substrate while maintaining a high breakdown voltage, thereby achieving a high current amplification factor. The disclosed semiconductor integrated circuit is disclosed.

【０００４】一般に、通信用バイポーラＩＣ（Ｉｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）では、アナログ回路が
多用されるが、このため、縦型ＮＰＮトランジスタと横
型ＰＮＰトランジスタを同一チップに混在させた構成を
採用する事が多い。In general, a bipolar IC for communication (Inte
In the case of the “gated circuit”, an analog circuit is frequently used. For this reason, a configuration in which a vertical NPN transistor and a horizontal PNP transistor are mixed on the same chip is often adopted.

【０００５】本来ならば、ＮＰＮトランジスタ及びＰＮ
Ｐトランジスタの両方とも縦型トランジスタにする方
が、より高周波特性を向上させることが出来るのだが、
製造プロセス工程が異常に長くなり、コストが大幅にア
ップするという欠点がある。[0005] Originally, an NPN transistor and a PN
Although it is possible to improve the high-frequency characteristics by using both P transistors as vertical transistors,
There is a drawback that the manufacturing process steps become abnormally long and the cost is greatly increased.

【０００６】そこで、縦型ＮＰＮトランジスタの製造工
程途上でＮＰＮの製造プロセスの一部で容易に形成出来
る横型ＰＮＰトランジスタが多用されることが多くなっ
ている。基本的には横型ＰＮＰトランジスタのエミッタ
とコレクタはＮＰＮのベース引き出し電極を使い、また
ベースはＮＰＮのコレクタ引き出し部と同時に形成する
ことで、容易に横型ＰＮＰトランジスタが形成できる。Therefore, in the process of manufacturing a vertical NPN transistor, a horizontal PNP transistor that can be easily formed by a part of the NPN manufacturing process is often used. Basically, the emitter and the collector of the lateral PNP transistor use an NPN base extraction electrode, and the base is formed simultaneously with the NPN collector extraction part, so that the lateral PNP transistor can be easily formed.

【０００７】図７を参照すると、従来のこの種の半導体
装置が示されている。この半導体装置は、縦型ＮＰＮト
ランジスタ３０と横型ＰＮＰトランジスタ３１とを有す
る。縦型ＮＰＮトランジスタ３０と横型ＰＮＰトランジ
スタ３１とは、絶縁物が埋め込まれた溝分離領域３２で
分離されている。この例では、Ｐ型シリコン基板３５に
Ｎ⁺ 埋込層３３が拡散され、その上に約１μｍ厚のＮ型
エピタキシャルシリコン領域３４が成長され、Ｎ型エピ
タキシャルシリコン領域３４に縦型ＮＰＮトランジスタ
３０或いは横型ＰＮＰトランジスタ３１が形成される。
溝分離領域３２はＰ型シリコン基板３５に到達するよ
う、深さは約５μｍである。横型ＰＮＰトランジスタ３
１のエミッタ及びコレクタとなるＰ⁺ 拡散層３６は、縦
型ＮＰＮトランジスタ３０のベース電極直下のいわゆる
グラフトベース領域３７と同じ工程で作られる。また図
７には図示されてないが、横形ＰＮＰトランジスタ３１
のベース領域３８の引き出し部は、縦型ＮＰＮトランジ
スタ３０のコレクタ領域３９と同時に作られる。なお、
製造プロセスによっては、ＮＰＮトランジスタ及びＰＮ
Ｐトランジスタの共通プロセス工程が異なるが、基本
は、縦型ＮＰＮトランジスタの一部のプロセス工程をつ
かって、横型ＰＮＰトランジスタを作り、ＰＮＰのため
の余分な工程増加を極力避けることにある。FIG. 7 shows a conventional semiconductor device of this type. This semiconductor device has a vertical NPN transistor 30 and a horizontal PNP transistor 31. The vertical NPN transistor 30 and the horizontal PNP transistor 31 are separated by a groove separation region 32 in which an insulator is embedded. In this example, an N ⁺ buried layer 33 is diffused in a P-type silicon substrate 35, an N-type epitaxial silicon region 34 having a thickness of about 1 μm is grown thereon, and a vertical NPN transistor 30 or A lateral PNP transistor 31 is formed.
The trench isolation region 32 has a depth of about 5 μm so as to reach the P-type silicon substrate 35. Horizontal PNP transistor 3
The P ⁺ diffusion layer 36 serving as an emitter and a collector is formed in the same process as the so-called graft base region 37 immediately below the base electrode of the vertical NPN transistor 30. Although not shown in FIG. 7, the horizontal PNP transistor 31
Of the base region 38 is formed simultaneously with the collector region 39 of the vertical NPN transistor 30. In addition,
Depending on the manufacturing process, NPN transistors and PN
Although the common process steps of the P-transistor are different, the basic point is that a part of the process steps of the vertical-type NPN transistor is used to form a horizontal-type PNP transistor, and an extra step for the PNP is avoided as much as possible.

【０００８】次に、この横型ＰＮＰトランジスタ３１の
動作について述べる。トランジスタであるから基本動作
はＮＰＮトランジスタ、ＰＮＰトランジスタ、また縦型
トランジスタ、横型トランジスタともに同じであるが、
横型ＰＮＰトタンジスタの場合、図８の動作図に示すよ
うに、エミッタをなすＰ⁺ 拡散層３６からコレクタをな
すＰ⁺ 拡散層３６に電流（以下コレクタ電流という）が
流れる際、コレクタ電流が大きくなるに従って、電流経
路が図８のように、トランジスタ下部に広がっていく。
縦型の場合はこのコレクタ電流の経路はほぼ一定である
が、横型の場合は、コレクタ電流は横方向に流れるの
で、コレクタ電流の量により、その電流経路は大きく変
化する。Next, the operation of the lateral PNP transistor 31 will be described. Since it is a transistor, the basic operation is the same for both NPN transistor, PNP transistor, vertical transistor and horizontal transistor.
For the lateral PNP Totanjisuta, as shown in the operation diagram of FIG. 8, when the current flows from the P ⁺ diffusion layer 36 forming the emitter P ⁺ diffusion layer 36 forming the collector (hereinafter referred to as collector current), the collector current is increased , The current path spreads below the transistor as shown in FIG.
In the case of the vertical type, the path of the collector current is substantially constant, but in the case of the horizontal type, the collector current flows in the horizontal direction, so that the current path greatly changes depending on the amount of the collector current.

【０００９】[0009]

【発明が解決しようとする課題】次に上述の従来の半導
体装置の欠点について述べる。横型ＰＮＰトランジスタ
には、縦型トランジスタに比べて特性劣化の要因がいく
つかある。このうち、本発明で問題となるのは、電流増
幅率のコレクタ電流に対する平坦性（リニアリティー）
である。トランジスタの基本特性である電流増幅率は、
コレクタ電流が通過するベース領域の体積が大きいほど
低下するので、図８を用いて説明したようにコレクタ電
流の増加でその電流経路がトランジスタ下部に広がる
と、当然、コレクタ電流が通過するベース領域の体積が
増加して、電流増幅率が低下する。したがって、これを
グラフにすると、図９のようになり、コレクタ電流の増
加に伴い、電流増幅率が低下して、電流増幅率のコレク
タ電流に対する平坦性（リニアリティー）は劣化する。
この特性は電流値の変化するような回路構成の場合、回
路設計の際に、その設計を困難にする大きな要因であ
る。理想的には、コレクタ電流に対する電流増幅率は、
出来るだけ一定であることが望ましい。Next, the disadvantages of the above-described conventional semiconductor device will be described. The lateral PNP transistor has several causes of characteristic deterioration as compared with the vertical transistor. Among them, the problem in the present invention is the flatness (linearity) of the current amplification factor with respect to the collector current.
It is. The current amplification factor, which is the basic characteristic of a transistor, is
As the volume of the base region through which the collector current passes increases, the volume decreases. Therefore, as described with reference to FIG. As the volume increases, the current gain decreases. Therefore, a graph of this is as shown in FIG. 9. As the collector current increases, the current amplification factor decreases, and the flatness (linearity) of the current amplification factor with respect to the collector current deteriorates.
This characteristic is a major factor that makes it difficult to design a circuit in a circuit configuration in which the current value changes. Ideally, the current gain for the collector current is
It is desirable to be as constant as possible.

【００１０】それ故、本発明の課題は、縦型バイポーラ
トランジスタと同一基板上に搭載された横型バイポーラ
トランジスタの電流増幅率のコレクタ電流に対する均一
性を達成した半導体装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device in which the lateral bipolar transistor mounted on the same substrate as the vertical bipolar transistor has a uniform current amplification factor with respect to the collector current.

【００１１】[0011]

【課題を解決するための手段】本発明によれば、絶縁膜
（２）上の半導体領域内に形成された縦型バイポーラト
ランジスタ（６）及び横型バイポーラトランジスタ
（７）を有し、前記縦型バイポーラトランジスタは、前
記絶縁膜上に縦型トランジスタ活性領域として形成され
たコレクタ領域（２１）、ベース領域（２６）、及びエ
ミッタ領域（２７）を有し、前記横型バイポーラトラン
ジスタは、前記絶縁膜上に形成されたベース領域（４）
と、前記絶縁膜上に前記ベース領域の両端に形成された
エミッタ領域（１８）及びコレクタ領域（１８）とを、
横型トランジスタ活性領域として有し、前記横型トラン
ジスタ活性領域は、前記縦型トランジスタ活性領域より
薄く、且つ、前記横型バイポーラトランジスタの前記エ
ミッタ領域及び前記コレクタ領域は、前記ベース領域の
両端への不純物の横方向拡散によって形成されているこ
とを特徴とする半導体装置が得られる。According to the present invention, there is provided a vertical bipolar transistor (6) and a horizontal bipolar transistor (7) formed in a semiconductor region on an insulating film (2). The bipolar transistor has a collector region (21), a base region (26), and an emitter region (27) formed as a vertical transistor active region on the insulating film, and the lateral bipolar transistor is formed on the insulating film. Base region formed in (4)
And an emitter region (18) and a collector region (18) formed on both sides of the base region on the insulating film.
A lateral transistor active region, wherein the lateral transistor active region is thinner than the vertical transistor active region, and the emitter region and the collector region of the lateral bipolar transistor are formed by lateral transfer of impurities to both ends of the base region. A semiconductor device characterized by being formed by directional diffusion is obtained.

【００１２】[0012]

【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the drawings.

【００１３】図１を参照すると、本発明の一実施例によ
る半導体装置は縦型ＮＰＮトランジスタ（縦型バイポー
ラトランジスタ）６と横型ＰＮＰトランジスタ（横型バ
イポーラトランジスタ）７とを有する。Referring to FIG. 1, a semiconductor device according to an embodiment of the present invention includes a vertical NPN transistor (vertical bipolar transistor) 6 and a horizontal PNP transistor (horizontal bipolar transistor) 7.

【００１４】この半導体装置の特徴は、縦型ＮＰＮトラ
ンジスタ（縦型バイポーラトランジスタ）６と同一基板
上に搭載された横型ＰＮＰトランジスタ（横型バイポー
ラトランジスタ）７の電流増幅率のコレクタ電流に対す
る均一性を改善するために、支持基盤１上に形成された
埋込シリコン酸化膜２を有するＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使って、縦型ＮＰ
Ｎトランジスタ（縦型バイポーラトランジスタ）６より
浅い活性領域を持つ、横型ＰＮＰトランジスタ（横型バ
イポーラトランジスタ）７を、縦型ＮＰＮトランジスタ
（縦型バイポーラトランジスタ）６と同一基板上に形成
することにある。すなわち、図１のように、埋込シリコ
ン酸化膜２上のシリコン領域内に、シリコン酸化膜など
が埋設された溝分離領域３で囲まれかつ互いに分離され
た縦型ＮＰＮトランジスタ（縦型バイポーラトランジス
タ）６及び横型ＰＮＰトランジスタ（横型バイポーラト
ランジスタ）７のうち、横型ＰＮＰトランジスタ（横型
バイポーラトランジスタ）７の活性領域であるＮ型シリ
コン領域４が縦型ＮＰＮトランジスタ（縦型バイポーラ
トランジスタ）６の活性領域であるＮ型シリコン領域５
とＮ⁺ 埋込層８との積層より薄く、且つ、エミッタ領域
であるＰ⁺ 拡散層１８とコレクタ領域であるＰ⁺ 拡散層
１８（エミッタ領域とコレクタ領域とは対称）とを、Ｎ
型シリコン領域４における不純物の横方向拡散のみで規
定していることを特徴とする。なお、図１において、２
６は縦型ＮＰＮトランジスタ（縦型バイポーラトランジ
スタ）６のベース領域（Ｐ型領域）であり、１７は縦型
ＮＰＮトランジスタ（縦型バイポーラトランジスタ）６
のグラフトベース領域（Ｐ型領域）であり、２７は縦型
ＮＰＮトランジスタ（縦型バイポーラトランジスタ）６
のエミッタ領域（Ｎ型領域）であり、２１は縦型ＮＰＮ
トランジスタ（縦型バイポーラトランジスタ）６のコレ
クタ領域（Ｎ⁺ 領域）である。The feature of this semiconductor device is that the uniformity of the current amplification factor of the vertical NPN transistor (vertical bipolar transistor) 6 and the horizontal PNP transistor (horizontal bipolar transistor) 7 mounted on the same substrate with respect to the collector current is improved. to, SOI having formed on the support base 1 buried silicon oxide film 2 (S ilicon
Using O n I nsulator) substrate, a vertical NP
A lateral PNP transistor (horizontal bipolar transistor) 7 having an active region shallower than an N transistor (vertical bipolar transistor) 6 is formed on the same substrate as the vertical NPN transistor (vertical bipolar transistor) 6. That is, as shown in FIG. 1, in a silicon region on a buried silicon oxide film 2, a vertical NPN transistor (vertical bipolar transistor) surrounded by a trench isolation region 3 in which a silicon oxide film or the like is buried and separated from each other. 6) and the horizontal PNP transistor (horizontal bipolar transistor) 7, the N-type silicon region 4 which is the active region of the horizontal PNP transistor (horizontal bipolar transistor) 7 is the active region of the vertical NPN transistor (vertical bipolar transistor) 6. Certain N-type silicon region 5
The thinner the layer between the N ⁺ buried layer 8, and, P ⁺ diffusion layer 18 is the collector region and the P ⁺ diffusion layer 18 is an emitter region and a (symmetric and emitter and collector regions), N
Is defined only by the lateral diffusion of impurities in the silicon region 4. In FIG. 1, 2
Reference numeral 6 denotes a base region (P-type region) of the vertical NPN transistor (vertical bipolar transistor) 6, and reference numeral 17 denotes a vertical NPN transistor (vertical bipolar transistor) 6.
And 27 is a vertical NPN transistor (vertical bipolar transistor).
Is an emitter region (N-type region), and 21 is a vertical NPN
This is a collector region (N ⁺ region) of the transistor (vertical bipolar transistor) 6.

【００１５】以下、図１の半導体装置を詳細に説明す
る。Hereinafter, the semiconductor device of FIG. 1 will be described in detail.

【００１６】前述のＳＯＩ基板の埋込シリコン酸化膜２
（約０．５μｍ厚）上に、縦型ＮＰＮトランジスタ６で
は、約０．８μ厚のＮ型シリコン領域５と約１．２μ厚
のＮ⁺ 埋込層８が、また横型ＰＮＰトタンジスタ７では
約０．５μｍ厚のＮ型シリコン領域４がある。縦型ＮＰ
Ｎトランジスタ６にはＮ⁺ 埋込層８があるが、横型ＰＮ
Ｐトタンジスタ７にはＮ⁺ 埋込層８はない。横型ＰＮＰ
トランジスタ７のエミッタ領域及びコレクタ領域となる
Ｐ⁺ 拡散層１８は、Ｎ型シリコン領域４の両側面から横
方向に拡散されている。横型ＰＮＰトランジスタ７の場
合、縦型ＮＰＮトランジスタ６や非素子領域より、シリ
コン面が下がっているので、シリコン面上には、溝分離
領域３より浅い、シリコン酸化膜などが埋設された副溝
分離領域１０があり、この副溝分離領域１０と溝分離領
域３の間にエミッタ領域及びコレクタ領域のためのコン
タクト孔１１が深く形成され、これらコンタクト孔１１
中に引き出し電極材料として、ボロン添加多結晶シリコ
ン２０もしくはタングステン等の金属が埋設されてい
る。引き出し電極材料としてのボロン添加多結晶シリコ
ン２０もしくはタングステン等の金属には、アルミ電極
４４が接続される。The aforementioned buried silicon oxide film 2 of the SOI substrate
On the other hand, the vertical NPN transistor 6 has an N-type silicon region 5 having a thickness of about 0.8 μm and an N ⁺ buried layer 8 having a thickness of about 1.2 μm, and a horizontal PNP transistor 7 has a thickness of about 0.5 μm. There is a 0.5 μm thick N-type silicon region 4. Vertical NP
Although the N transistor 6 has an N ⁺ buried layer 8,
The P transistor 7 has no N ⁺ buried layer 8. Horizontal PNP
P ⁺ diffusion layers 18 serving as an emitter region and a collector region of transistor 7 are laterally diffused from both side surfaces of N-type silicon region 4. In the case of the lateral PNP transistor 7, since the silicon surface is lower than the vertical NPN transistor 6 and the non-element region, a sub-groove isolation shallower than the trench isolation region 3, in which a silicon oxide film or the like is embedded, A contact hole 11 for an emitter region and a collector region is formed deep between the sub-trench isolation region 10 and the trench isolation region 3.
A metal such as boron-doped polycrystalline silicon 20 or tungsten is buried therein as a lead electrode material. An aluminum electrode 44 is connected to a metal such as boron-doped polycrystalline silicon 20 or tungsten as a lead electrode material.

【００１７】次に、図２及び図３を参照して、図１の半
導体装置の第１の製造方法を説明する。なお、図２及び
図３は図１の横型ＰＮＰトタンジスタ７のみを示してお
り、以下に横型ＰＮＰトタンジスタ７の製造工程を主に
説明するが、横型ＰＮＰトタンジスタ７の製造工程と縦
型ＮＰＮトタンジスタ６の製造方法との関係は随時カッ
コ内に記述する。Next, a first method for manufacturing the semiconductor device of FIG. 1 will be described with reference to FIGS. FIGS. 2 and 3 show only the horizontal PNP transistor 7 of FIG. 1. The manufacturing steps of the horizontal PNP transistor 7 will be mainly described below. The manufacturing steps of the horizontal PNP transistor 7 and the vertical NPN transistor 6 are described below. The relationship with the manufacturing method is described in parentheses as needed.

【００１８】まず、埋込シリコン酸化膜２と、この埋込
シリコン酸化膜２上に形成された、厚さ約１μｍ、比抵
抗１〜２オームのＮ型シリコン領域４とを持つＳＯＩ基
板を用意する。First, an SOI substrate having a buried silicon oxide film 2 and an N-type silicon region 4 having a thickness of about 1 μm and a specific resistance of 1 to 2 ohms formed on the buried silicon oxide film 2 is prepared. I do.

【００１９】次に図２（ａ）のように、エピタキシャル
成長によって、厚さ約１μ、比抵抗約１オームのＮ型エ
ピタキシャルシリコン領域１３を形成する。（なお、こ
のエピタキシャル成長の前に、縦型ＮＰＮトランジスタ
６では図１で示したＮ⁺ 埋込層８の拡散工程が入る。） 次に、図２（ｂ）のように、横型ＰＮＰトタンジスタ７
となる素子部分を囲んで、最終的には埋込シリコン酸化
膜２に達する幅約１μの溝分離領域３(a) を途中まで、
シリコン酸化膜１４をマスクにして、Ｎ型エピタキシャ
ルシリコン領域１３に、ドライエッチングで形成する。
（これら溝分離領域３(a) は、縦型ＮＰＮトタンジスタ
６および横型ＰＮＰトタンジスタ７の両方に対して同時
に形成する。） 次に、図２（ｃ）のように、将来横型ＰＮＰトランジス
タ７の活性領域となる部分の直上にもシリコン酸化膜１
４に窓を開け、先ほどの途中までエッチングした溝分離
領域３(a) とともに将来横型ＰＮＰトランジスタ７の活
性領域となる部分の直上部分にも副溝分離領域１０(a)
の形成のための、シリコンのドライエッチングを行い、
深さの異なる２種類の溝を形成する。Next, as shown in FIG. 2A, an N-type epitaxial silicon region 13 having a thickness of about 1 μ and a specific resistance of about 1 ohm is formed by epitaxial growth. (Before this epitaxial growth, the vertical NPN transistor 6 has a diffusion step of the N ⁺ buried layer 8 shown in FIG. 1.) Next, as shown in FIG. 2B, the horizontal PNP transistor 7 is formed.
Around the element portion to be buried, eventually reaching the groove isolation region 3 (a) having a width of about 1 .mu.
Using the silicon oxide film 14 as a mask, an N-type epitaxial silicon region 13 is formed by dry etching.
(These trench isolation regions 3 (a) are formed simultaneously for both the vertical NPN transistor 6 and the horizontal PNP transistor 7.) Next, as shown in FIG. The silicon oxide film 1 is also formed immediately above the region to be formed.
A sub-groove isolation region 10 (a) is also formed in a portion immediately above a portion which will become an active region of the lateral PNP transistor 7 in addition to the groove isolation region 3 (a) which has been opened halfway.
Dry etching of silicon for the formation of
Two types of grooves having different depths are formed.

【００２０】溝分離領域３(a) 及び副溝分離領域１０
(a) への埋設材料としては、シリコン酸化膜、またはそ
れに不純物添加したシリカガラスなど、製造工程に応じ
て選択される。例えば、３μ以上の厚さのシリコン酸化
膜を成長後、研磨法によって、深さの異なる２種類の溝
３(a) 及び１０(a) 内に、シリコン酸化膜を埋設して、
図３（ａ）に示すように、シリコン酸化膜が埋設された
溝分離領域３(b) 及び副溝分離領域１０(b) を形成す
る。（この後、縦型ＮＰＮトランジスタ６の製造工程に
はいる。） 縦型ＮＰＮトランジスタ６の製造工程途中、たとえば、
図１のグラフトベース領域１７の形成工程などで、横型
ＰＮＰトランジスタ７のエミッタ及びコレクタとなるＰ
⁺ 拡散層１８の形成が同時に行われる。この工程を以下
に説明する。The groove separation region 3 (a) and the sub groove separation region 10
The material to be embedded in (a) is selected according to the manufacturing process, such as a silicon oxide film or silica glass doped with impurities. For example, after growing a silicon oxide film having a thickness of 3 μm or more, the silicon oxide film is buried in two types of grooves 3 (a) and 10 (a) having different depths by a polishing method.
As shown in FIG. 3A, a trench isolation region 3 (b) and a sub trench isolation region 10 (b) in which a silicon oxide film is buried are formed. (After that, the manufacturing process of the vertical NPN transistor 6 is started.) During the manufacturing process of the vertical NPN transistor 6, for example,
In the step of forming the graft base region 17 shown in FIG.
⁺ The formation of the diffusion layer 18 is performed simultaneously. This step will be described below.

【００２１】図３（ｂ）に示すように、溝分離領域３
(b) と副溝分離領域１０(b) との間にシリコンエッチで
埋込シリコン酸化膜２に達するコンタクト穴１１を形成
し、その後、全面にボロン添加多結晶シリコン（後の図
３（ｃ）に２０で示す）を成長する。続いて、図３
（ｂ）のＮ型シリコン領域４の側面に、前記ボロン添加
多結晶シリコン（図３（ｃ）の２０）からボロンを拡散
して、Ｐ⁺ 拡散層（後の図３（ｃ）に１８で示す）を形
成する。次に、ボロン添加多結晶シリコンを全面ドライ
エッチングによってエッチバックして、図３（ｃ）に示
すように、コンタクト穴１１内にボロン添加多結晶シリ
コン２０を残す。As shown in FIG. 3B, the groove separation region 3
3B, a contact hole 11 reaching the buried silicon oxide film 2 is formed by silicon etching between the sub-trench isolation region 10 (b), and then boron-doped polycrystalline silicon (see FIG. ) Is grown at 20). Subsequently, FIG.
Boron is diffused from the boron-doped polycrystalline silicon (20 in FIG. 3C) to the side surface of the N-type silicon region 4 in (b) to form a P ⁺ diffusion layer (18 in FIG. 3C). Shown). Next, the entire surface of the boron-doped polycrystalline silicon is etched back by dry etching, so that the boron-doped polycrystalline silicon 20 is left in the contact hole 11 as shown in FIG.

【００２２】前述のＰ⁺ 拡散層１８は、図１の縦型ＮＰ
Ｎトランジスタ６のグラフトベース領域１７と同時に形
成される。ボロン拡散の方法は、気相拡散、不純物添加
多結晶シリコンからの拡散、イオン注入法など、いろい
ろあるが、この実施例の場合は、横型ＰＮＰトランジス
タ７の製造工程に合わてボロン添加多結晶シリコン２０
からの拡散を行う。The aforementioned P ⁺ diffusion layer 18 is formed by the vertical NP shown in FIG.
It is formed simultaneously with the graft base region 17 of the N transistor 6. There are various boron diffusion methods such as vapor phase diffusion, diffusion from impurity-doped polycrystalline silicon, and ion implantation. In this embodiment, boron-doped polycrystalline silicon is used in accordance with the manufacturing process of the lateral PNP transistor 7. 20
Spread out from.

【００２３】ボロン添加多結晶シリコン２０は、最終的
に、横型ＰＮＰトランジスタのエミッタ及びコレクタの
引き出し電極となる。The boron-doped polycrystalline silicon 20 finally becomes the extraction electrodes of the emitter and the collector of the lateral PNP transistor.

【００２４】最後に縦型ＮＰＮトランジスタ６のものと
同時に電極形成を行う。図３（ｄ）はボロン添加多結晶
シリコン２０上にアルミ電極４４を形成したものであ
る。Finally, an electrode is formed simultaneously with the vertical NPN transistor 6. FIG. 3D shows an aluminum electrode 44 formed on the boron-doped polycrystalline silicon 20.

【００２５】なお、横型ＰＮＰトランジスタ７のベース
領域４の引き出し電極部は示されてないが、これは、図
１の縦型ＮＰＮトランジスタ６のコレクタ領域２１の形
成と同時に、同じように形成される。Although the extraction electrode portion of the base region 4 of the lateral PNP transistor 7 is not shown, it is formed in the same manner as the formation of the collector region 21 of the vertical NPN transistor 6 in FIG. .

【００２６】次に、図４及び図５を参照して、図１の実
施例の効果について説明する。Next, the effect of the embodiment of FIG. 1 will be described with reference to FIGS.

【００２７】図１の横型ＰＮＰトランジスタ７の従来の
ものとの大きな違いは、そのベース領域４である。図１
のベース領域４と従来例の図７のベース領域３８では、
本発明はエミッタ及びコレクタをなすＰ⁺ 拡散層１８で
挟まれたベース領域４の幅がほぼ一定であるのに対し
て、従来例ではエミッタ及びコレクタをなすＰ⁺ 拡散層
３６直下の領域も、広義のベース領域３８（Ｎ型シリコ
ン領域）と見なすことができる。トランジスタの基本特
性である電流増幅率は、コレクタ電流が通過するベース
領域の体積が大きいほど低下する。従来例の場合は、上
述したとおり、コレクタ電流の増加とともに、電流経路
がトランジスタ下部に広がり、コレクタ電流が通過する
ベース領域の体積が増加して、電流増幅率が低下してし
まう。しかしながら、本発明ではこのようなコレクタ電
流経路の広がりが少ない。The major difference between the lateral PNP transistor 7 of FIG. 1 and the conventional one is the base region 4 thereof. FIG.
In the base region 4 of FIG. 7 and the base region 38 of FIG.
In the present invention, the width of the base region 4 sandwiched between the P ⁺ diffusion layers 18 forming the emitter and the collector is substantially constant, whereas in the conventional example, the region immediately below the P ⁺ diffusion layer 36 forming the emitter and the collector also has It can be considered as the base region 38 (N-type silicon region) in a broad sense. The current amplification factor, which is a basic characteristic of a transistor, decreases as the volume of the base region through which the collector current passes increases. In the case of the conventional example, as described above, as the collector current increases, the current path spreads below the transistor, the volume of the base region through which the collector current passes increases, and the current amplification factor decreases. However, in the present invention, the spread of such a collector current path is small.

【００２８】図４は図１の場合のコレクタ電流経路を示
した図であるが、本発明では、エミッタ及びコレクタを
なすＰ⁺ 拡散層１８下部は、埋込シリコン酸化膜２であ
り、また上部もシリコン酸化膜１０であるから、Ｐ⁺ 拡
散層１８の上下部にコレクタ電流経路が広がらないた
め、従来例のような、コレクタ電流増加による、電流増
幅率の低下がない。この様子をグラフにしたのが、図５
である。FIG. 4 is a diagram showing the collector current path in the case of FIG. 1. In the present invention, the lower part of the P ⁺ diffusion layer 18 forming the emitter and the collector is the buried silicon oxide film 2 and the lower part is the upper part. Since the silicon oxide film 10 is also used, the collector current path does not spread above and below the P ⁺ diffusion layer 18, so that the current amplification factor does not decrease due to an increase in the collector current as in the conventional example. Fig. 5 shows this situation in a graph.
It is.

【００２９】図５に示す様に、従来、コレクタ電流の増
加とともに、低下していた電流増幅率は、本発明では、
トランジスタが飽和領域にはいるコレクタ電流値までの
コレクタ電流の増加に依らず、ほぼ一定の電流増幅率が
得られる。このような電流増幅率のリニアリティーが良
好な特性が得られるため、本発明では、回路設計におけ
る設計余裕度が増えるとともに、広範囲の動作電流での
安定した回路動作が得られるという効果を有する。As shown in FIG. 5, according to the present invention, the current amplification factor, which conventionally decreases with an increase in the collector current,
An almost constant current gain can be obtained irrespective of an increase in the collector current up to the collector current value at which the transistor enters the saturation region. Since such a characteristic that the linearity of the current amplification factor is good can be obtained, the present invention has an effect that a design margin in circuit design is increased and a stable circuit operation with a wide range of operation current is obtained.

【００３０】次に、図６（ａ）〜（ｄ）を参照して、図
１の半導体装置の第２の製造方法を説明する。なお、図
６も図１の横型ＰＮＰトタンジスタ７のみを示してい
る。Next, a second method for manufacturing the semiconductor device of FIG. 1 will be described with reference to FIGS. FIG. 6 also shows only the horizontal PNP transistor 7 of FIG.

【００３１】図６（ａ）は図３（ｂ）と同じ状態を表わ
している。つまり、この第２の製造方法においても、図
３（ｂ）までは上述した第１の製造方法と同様に行われ
る。FIG. 6A shows the same state as FIG. 3B. That is, also in the second manufacturing method, the steps up to FIG. 3B are performed in the same manner as the first manufacturing method described above.

【００３２】続いて、図６（ｂ）のように、縦型ＮＰＮ
トランジスタ６の製造工程途中、たとえば、図１のグラ
フトベース領域１７の形成工程などで、横型ＰＮＰトラ
ンジスタ７のエミッタ及びコレクタとなるＰ⁺ 拡散層１
８の形成が同時に行われる。上述した第１の製造方法の
例では、ボロン添加多結晶シリコン２０を成長してそこ
からボロンを拡散して横型ＰＮＰトランジスタ７のエミ
ッタ及びコレクタ１８を形成していたが、第２の製造方
法では、図６（ａ）のコンタクト穴１１から気相拡散に
よってボロンを拡散させ、図６（ｂ）のようにＮ型シリ
コン領域４の側面にＰ⁺ 拡散層１８を形成する。Subsequently, as shown in FIG. 6B, the vertical NPN
During the manufacturing process of the transistor 6, for example, in the process of forming the graft base region 17 in FIG. 1, the P ⁺ diffusion layer 1 serving as the emitter and the collector of the lateral PNP transistor 7 is formed.
8 are formed simultaneously. In the above-described example of the first manufacturing method, the boron-added polycrystalline silicon 20 is grown, and boron is diffused therefrom to form the emitter and the collector 18 of the lateral PNP transistor 7. However, in the second manufacturing method, Then, boron is diffused from the contact hole 11 in FIG. 6A by vapor phase diffusion to form a P ⁺ diffusion layer 18 on the side surface of the N-type silicon region 4 as shown in FIG.

【００３３】最後に縦型ＮＰＮトランジスタ６のものと
同時に電極形成を行う。この第２の製造方法の場合、図
６（ｃ）のように、コンタクト穴１１にタングステン４
３を埋設して、エミッタ及びコレクタの引き出し電極部
（コンタクト）をとり、更にそれらの上にアルミ電極４
４を形成する。Finally, an electrode is formed simultaneously with that of the vertical NPN transistor 6. In the case of the second manufacturing method, as shown in FIG.
3 are buried, the extraction electrode portions (contacts) of the emitter and the collector are taken, and an aluminum electrode 4 is placed on them.
4 is formed.

【００３４】なお、横型ＰＮＰトランジスタ７のベース
領域４の引き出し電極部は示されてないが、これは、図
１の縦型ＮＰＮトランジスタ６のコレクタ領域２１の形
成と同時に、同じように形成される。Although the extraction electrode portion of the base region 4 of the lateral PNP transistor 7 is not shown, it is formed in the same manner as the formation of the collector region 21 of the vertical NPN transistor 6 in FIG. .

【００３５】本例の特徴は、コンタクト穴１１から気相
拡散によってボロンを拡散させ、図６（ｂ）のようにＮ
型シリコン領域４の側面にＰ⁺ 拡散層１８を形成してい
るので、コンタクト穴１１にタングステン４３を埋設し
て、直接、Ｐ⁺ 拡散層１８にタングステン４３を接触さ
せて電極引き出し部とすることが出来る。従って、横型
ＰＮＰトランジスタ７のエミッタ及びコレクタの引き出
し抵抗を、ボロン添加多結晶シリコンを使った例より低
くすることが可能である。The feature of this embodiment is that boron is diffused from the contact hole 11 by gas phase diffusion, and N is diffused as shown in FIG.
Since the P ⁺ diffusion layer 18 is formed on the side surface of the silicon region 4, the tungsten 43 is buried in the contact hole 11, and the tungsten 43 is directly brought into contact with the P ⁺ diffusion layer 18 to form an electrode lead portion. Can be done. Therefore, the pull-out resistance of the emitter and the collector of the lateral PNP transistor 7 can be made lower than in the example using boron-doped polycrystalline silicon.

【００３６】[0036]

【発明の効果】以上説明したように本発明によれば、縦
型バイポーラトランジスタと同一基板上に搭載された横
型バイポーラトランジスタの電流増幅率のコレクタ電流
に対する均一性を達成した半導体装置を得ることができ
る。As described above, according to the present invention, it is possible to obtain a semiconductor device in which the lateral bipolar transistor mounted on the same substrate as the vertical bipolar transistor has a uniform current amplification factor with respect to the collector current. it can.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例による半導体装置の断面図で
ある。FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention.

【図２】図１の半導体装置の第１の製造方法を説明する
ための断面図である。FIG. 2 is a cross-sectional view for explaining a first method of manufacturing the semiconductor device in FIG. 1;

【図３】図１の半導体装置の第１の製造方法を説明する
ための断面図である。FIG. 3 is a cross-sectional view for explaining a first method of manufacturing the semiconductor device in FIG. 1;

【図４】図１の半導体装置の横型ＰＮＰトランジスタの
動作を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining the operation of the lateral PNP transistor of the semiconductor device of FIG.

【図５】図１の半導体装置の電流増幅率特性を示す図で
ある。FIG. 5 is a diagram showing a current amplification factor characteristic of the semiconductor device of FIG. 1;

【図６】図１の半導体装置の第２の製造方法を説明する
ための断面図である。FIG. 6 is a sectional view illustrating a second method of manufacturing the semiconductor device in FIG. 1;

【図７】従来の半導体装置の断面図である。FIG. 7 is a sectional view of a conventional semiconductor device.

【図８】図７の半導体装置の横型ＰＮＰトランジスタの
動作を説明するための断面図である。FIG. 8 is a cross-sectional view for explaining the operation of the lateral PNP transistor of the semiconductor device of FIG. 7;

【図９】図７の半導体装置の電流増幅率特性を示す図で
ある。FIG. 9 is a diagram illustrating current amplification factor characteristics of the semiconductor device of FIG. 7;

【符号の説明】[Explanation of symbols]

１ 支持基盤 ２ 埋込シリコン酸化膜 ３ 溝分離領域 ３(a) 溝分離領域 ３(b) 溝分離領域 ６ 縦型ＮＰＮトランジスタ ７ 横型ＰＮＰトランジスタ ８ Ｎ⁺ 埋込層 ９ シリコン酸化膜 １０ 副溝分離領域 １０(b) 副溝分離領域 １１ コンタクト孔 １３ Ｎ型エピタキシャルシリコン領域 １７ グラフトベース領域 １８ Ｐ⁺ 拡散層 ２０ ボロン添加多結晶シリコン ２１ コレクタ領域 ２６ ベース領域 ２７ エミッタ領域 ３０ 縦型ＮＰＮトランジスタ ３１ 横型ＰＮＰトランジスタ ３２ 溝分離領域 ３３ Ｎ⁺ 埋込層 ３４ Ｎ型エピタキシャルシリコン領域 ３５ Ｐ型シリコン基板 ３６ Ｐ⁺ 拡散層 ３７ グラフトベース領域 ３８ ベース領域 ３９ コレクタ領域 ４０ ベース領域 ４１ エミッタ領域 ４２ シリコン酸化膜 ４３ タングステン ４４ アルミ電極REFERENCE SIGNS LIST 1 support base 2 buried silicon oxide film 3 groove separation region 3 (a) groove separation region 3 (b) groove separation region 6 vertical NPN transistor 7 horizontal PNP transistor 8 N ⁺ buried layer 9 silicon oxide film 10 sub groove separation Region 10 (b) Sub-trench isolation region 11 Contact hole 13 N-type epitaxial silicon region 17 Graft base region 18 P ⁺ diffusion layer 20 Boron-doped polycrystalline silicon 21 Collector region 26 Base region 27 Emitter region 30 Vertical NPN transistor 31 Horizontal PNP Transistor 32 Trench isolation region 33 N ⁺ buried layer 34 N-type epitaxial silicon region 35 P-type silicon substrate 36 P ⁺ diffusion layer 37 Graft base region 38 Base region 39 Collector region 40 Base region 41 Emitter region 42 Silicon oxide film 43 Tungsten 44 Aluminum electrode

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 絶縁膜（２）上の半導体領域内に形成さ
れた縦型バイポーラトランジスタ（６）及び横型バイポ
ーラトランジスタ（７）を有し、 前記縦型バイポーラトランジスタは、前記絶縁膜上に縦
型トランジスタ活性領域として形成されたコレクタ領域
（２１）、ベース領域（２６）、及びエミッタ領域（２
７）を有し、 前記横型バイポーラトランジスタは、前記絶縁膜上に形
成されたベース領域（４）と、前記絶縁膜上に前記ベー
ス領域の両端に形成されたエミッタ領域（１８）及びコ
レクタ領域（１８）とを、横型トランジスタ活性領域と
して有し、 前記横型トランジスタ活性領域は、前記縦型トランジス
タ活性領域より薄く、且つ、前記横型バイポーラトラン
ジスタの前記エミッタ領域及び前記コレクタ領域は、前
記ベース領域の両端への不純物の横方向拡散によって形
成されていることを特徴とする半導体装置。1. A vertical bipolar transistor (6) and a horizontal bipolar transistor (7) formed in a semiconductor region on an insulating film (2), wherein the vertical bipolar transistor is vertically formed on the insulating film. Region (21), base region (26), and emitter region (2
7), wherein the lateral bipolar transistor comprises a base region (4) formed on the insulating film, and an emitter region (18) and a collector region (18) formed on both ends of the base region on the insulating film. 18) as a lateral transistor active region, wherein the lateral transistor active region is thinner than the vertical transistor active region, and the emitter region and the collector region of the lateral bipolar transistor are opposite ends of the base region. A semiconductor device formed by lateral diffusion of impurities into the semiconductor device. 【請求項２】 請求項１に記載の半導体装置において、 前記横型バイポーラトランジスタの前記エミッタ領域及
び前記コレクタ領域は、前記不純物を添加した多結晶シ
リコンからの前記ベース領域の両端への前記不純物の横
方向拡散によって形成されていることを特徴とする半導
体装置。2. The semiconductor device according to claim 1, wherein said emitter region and said collector region of said lateral type bipolar transistor are formed by laterally extending said impurity from said doped polycrystalline silicon to both ends of said base region. A semiconductor device formed by directional diffusion. 【請求項３】 請求項１に記載の半導体装置において、 前記横型バイポーラトランジスタの前記エミッタ領域及
び前記コレクタ領域は、前記ベース領域の両端への前記
不純物の横方向気相拡散によって形成されていることを
特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the emitter region and the collector region of the lateral bipolar transistor are formed by lateral vapor diffusion of the impurity to both ends of the base region. A semiconductor device characterized by the above-mentioned. 【請求項４】 請求項１に記載の半導体装置において、 前記横型バイポーラトランジスタの前記エミッタ領域及
び前記コレクタ領域は、前記ベース領域の両端への前記
不純物の横方向イオン注入によって形成されていること
を特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein said emitter region and said collector region of said lateral bipolar transistor are formed by lateral ion implantation of said impurity into both ends of said base region. Characteristic semiconductor device. 【請求項５】 請求項１に記載の半導体装置において、 前記絶縁膜はシリコン酸化膜であり、前記半導体領域は
シリコン領域であり、前記縦型バイポーラトランジスタ
及び前記横型バイポーラトランジスタは、前記シリコン
領域内に形成されていることを特徴とする半導体装置。5. The semiconductor device according to claim 1, wherein said insulating film is a silicon oxide film, said semiconductor region is a silicon region, and said vertical bipolar transistor and said horizontal bipolar transistor are in said silicon region. A semiconductor device characterized by being formed in a semiconductor device. 【請求項６】 前記縦型バイポーラトランジスタのエミ
ッタ領域、ベース領域、及びコレクタ領域は、それぞ
れ、Ｎ型領域、Ｐ型領域、及びＮ型領域であり、前記横
型バイポーラトランジスタのエミッタ領域、ベース領
域、及びコレクタ領域は、それぞれ、Ｐ型領域、Ｎ型領
域、及びＰ型領域である請求項５に記載の半導体装置に
おいて、 前記横型バイポーラトランジスタの前記エミッタ領域及
び前記コレクタ領域は、前記ベース領域の両端へのＰ型
不純物の横方向拡散によって形成されていることを特徴
とする半導体装置。6. An emitter region, a base region and a collector region of the vertical bipolar transistor are an N-type region, a P-type region and an N-type region, respectively. 6. The semiconductor device according to claim 5, wherein the collector region is a P-type region, an N-type region, and a P-type region, respectively, wherein the emitter region and the collector region of the lateral bipolar transistor are both ends of the base region. A semiconductor device formed by lateral diffusion of a P-type impurity into the semiconductor device.