JPH0697275A - Semiconductor device - Google Patents
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- JPH0697275A JPH0697275A JP4248257A JP24825792A JPH0697275A JP H0697275 A JPH0697275 A JP H0697275A JP 4248257 A JP4248257 A JP 4248257A JP 24825792 A JP24825792 A JP 24825792A JP H0697275 A JPH0697275 A JP H0697275A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数の半導体素子が同
一基板上に配置された半導体装置に係わる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a plurality of semiconductor elements arranged on the same substrate.
【０００２】[0002]
【従来の技術】例えば、ＬＳＩ等の半導体装置において
は、多数の半導体素子が同一平面上に配置されており、
その各半導体素子間は電気的に絶縁されている。もしそ
うでなければ、各半導体素子間に不要な電流が流れるな
どして相互干渉が起こり、誤動作をおこしてしまうから
である。このような各半導体素子間の電気的分離手段の
１つとして、ｐｎ接合アイソレーションが広く知られて
いる。2. Description of the Related Art For example, in a semiconductor device such as an LSI, many semiconductor elements are arranged on the same plane.
The semiconductor elements are electrically insulated from each other. If this is not the case, mutual interference occurs due to an unnecessary current flowing between the semiconductor elements, causing a malfunction. A pn junction isolation is widely known as one of the means for electrically separating the semiconductor elements.
【０００３】ｐｎ接合アイソレーションは、各半導体素
子間の相互作用を防ぐために、各半導体素子間に不純物
拡散により分離領域を設け、この分離領域とその分離領
域に隣接する領域との間のｐｎ接合を逆方向バイアスす
ることによって電気的分離をするものである。In the pn junction isolation, in order to prevent the interaction between the semiconductor elements, isolation regions are provided between the semiconductor elements by impurity diffusion, and the pn junction between the isolation region and a region adjacent to the isolation region. Is reversely biased to perform electrical isolation.
【０００４】しかしながら、ｐｎ接合アイソレーション
は、半導体装置の高集積化に伴い、以下のような問題が
生じる。すなわち、半導体装置内の各半導体素子間の電
気的分離を保証するためには、その集積密度にかかわら
ず各半導体素子に対して一定の領域を確保しなくてはな
らない。従って、集積密度が高くなるにつれて、半導体
装置全体に対する電気的分離のための領域が相対的に増
大し、実質的な動作を行う半導体素子を形成する面積が
減少するので、高集積化の妨げとなってしまう。However, the pn junction isolation causes the following problems with the high integration of semiconductor devices. That is, in order to guarantee the electrical isolation between the semiconductor elements in the semiconductor device, it is necessary to secure a certain area for each semiconductor element regardless of the integration density. Therefore, as the integration density increases, a region for electrical isolation with respect to the entire semiconductor device relatively increases, and an area for forming a semiconductor element that performs a substantial operation decreases, which hinders high integration. turn into.
【０００５】また、ｐｎ接合アイソレーションは、ｐｎ
接合の不完全さのために流れる漏れ電流、空乏層にかか
る電界により発生する生成電流、及びｐ領域の少数キャ
リアである電子及びｎ領域の少数キャリアである正孔が
それぞれ相手の領域に拡散することによって生じる拡散
電流等のため、完全な電気的分離は困難である。The pn junction isolation is pn
A leak current flowing due to imperfect junction, a generated current generated by an electric field applied to the depletion layer, and an electron as a minority carrier in the p region and a hole as a minority carrier in the n region diffuse into the partner region. Complete electrical isolation is difficult due to the resulting diffusion current and the like.
【０００６】このような点を考慮した電気的分離の手段
の１つとして、トレンチアイソレーションが知られてい
る。トレンチアイソレーションは、各半導体素子間に細
い溝（ｔｒｅｎｃｈ）を掘り、その溝を酸化シリコンま
たは酸化シリコンとポリシリコンで埋めることにより電
気的分離を行うものである。Trench isolation is known as one of means for electrical isolation in consideration of such a point. Trench isolation is a method of digging a narrow trench between semiconductor elements and filling the trench with silicon oxide or silicon oxide and polysilicon to perform electrical isolation.
【０００７】図８は、半導体素子間をトレンチアイソレ
ーションにより分離した、従来の半導体装置の一構成例
である。同図において、破線の左側にｎｐｎ型トランジ
スタ３０が形成され、右側にｐｎｐ型トランジスタ４０
が形成されている。ｎｐｎ型トランジスタ３０側では、
ｐ型基板１１の表面部にｎ+ 型埋込コレクタ３１が形成
されている。そして、そのｎ+ 型埋込コレクタ３１及び
ｐ型基板１１の上面には、ｎ- 型エピタキシャル層１２
が形成されている。ｎ- 型エピタキシャル層１２の表面
部には、所定の深さでｐ型ベース領域３２が選択的に形
成され、そのｐ型ベース領域３２内の表面部に同領域よ
り浅くｎ+ 型エミッタ領域３３が形成されている。ま
た、ｎ- 型エピタキシャル層１２の表面部でｐ型ベース
領域３２から所定間隔を隔てた位置にｎ+ 型コレクタコ
ンタクト領域３４が形成されている。FIG. 8 shows an example of the configuration of a conventional semiconductor device in which semiconductor elements are separated by trench isolation. In the figure, an npn-type transistor 30 is formed on the left side of the broken line, and a pnp-type transistor 40 is formed on the right side.
Are formed. On the npn-type transistor 30 side,
An n + type buried collector 31 is formed on the surface of the p type substrate 11. Then, on the upper surfaces of the n + type buried collector 31 and the p type substrate 11, the n − type epitaxial layer 12 is formed.
Are formed. A p-type base region 32 is selectively formed at a predetermined depth on the surface of the n − -type epitaxial layer 12, and the surface of the p-type base region 32 is shallower than the n − -type emitter region 33. Are formed. Further, an n + type collector contact region 34 is formed on the surface portion of the n − type epitaxial layer 12 at a position separated from the p type base region 32 by a predetermined distance.
【０００８】さらに、上記領域が形成されたｎ- 型エピ
タキシャル層１２の表面には、シリコン酸化膜からなる
絶縁膜１４が形成されている。そして、その絶縁膜１４
にそれぞれ設けられたコンタクトホールを介して、ｐ型
ベース領域３２、ｎ+ 型エミッタ領域３３、及びｎ+ 型
コレクタコンタクト領域３４の表面に接続して、アルミ
ニウム等から成るベース電極３５、エミッタ電極３６、
及びコレクタ電極３７が形成されている。Further, an insulating film 14 made of a silicon oxide film is formed on the surface of the n -- type epitaxial layer 12 in which the above region is formed. Then, the insulating film 14
Via a contact hole provided in each of the p-type base region 32, the n + type emitter region 33, and the n + type collector contact region 34, the base electrode 35 and the emitter electrode 36 made of aluminum or the like. ,
And a collector electrode 37 are formed.
【０００９】一方、図８の右側部分に示したｐｎｐ型ト
ランジスタ４０は、ｐ型基板１１の上面にｎ- 型エピタ
キシャル層１２’が形成されている。このｎ- 型エピタ
キシャル層１２’は、ｐｎｐ型トランジスタ４０のベー
ス領域となる。そして、ｎ-型エピタキシャル層１２’
の表面部には、ｐ+ 型エミッタ領域４１、ｎ+ 型ベース
コンタクト領域４２、及びｐ+ 型コレクタ領域４３がそ
れぞれ所定間隔を隔てて形成されている。On the other hand, in the pnp-type transistor 40 shown on the right side of FIG. 8, an n -- type epitaxial layer 12 'is formed on the upper surface of the p-type substrate 11. The n − type epitaxial layer 12 ′ becomes the base region of the pnp type transistor 40. Then, the n − type epitaxial layer 12 ′
In the surface portion of p, ap + type emitter region 41, an n + type base contact region 42, and ap + type collector region 43 are formed at predetermined intervals.
【００１０】さらに、上記領域が形成されているｎ- 型
エピタキシャル層１２’の表面にも、絶縁膜１４が形成
されている。そして、その絶縁膜１４にそれぞれ設けら
れたコンタクトホールを介して、ｐ+ 型エミッタ領域４
１、ｎ+ 型ベースコンタクト領域４２、及びｐ+ 型コレ
クタ領域４３の表面に接続してアルミニウム等から成る
エミッタ電極４４、ベース電極４５、及びコレクタ電極
４６が形成されている。Further, an insulating film 14 is also formed on the surface of the n -- type epitaxial layer 12 'in which the above region is formed. Then, the p + type emitter region 4 is formed through the contact holes provided in the insulating film 14, respectively.
An emitter electrode 44, a base electrode 45, and a collector electrode 46 made of aluminum or the like are formed in contact with the surfaces of the 1, n + type base contact region 42 and the p + type collector region 43.
【００１１】そして、このｎｐｎ型トランジスタ３０と
ｐｎｐ型トランジスタ４０との間の位置、つまりｎ- 型
エピタキシャル層１２、１２’間には、それらの表面か
らｐ型基板１１に達するように垂直に溝１３が形成され
ており、その溝１３は酸化シリコンや酸化シリコンとポ
リシリコン等の絶縁物で埋められている。Then, between the npn type transistor 30 and the pnp type transistor 40, that is, between the n − type epitaxial layers 12 and 12 ′, a groove is vertically formed so as to reach the p type substrate 11 from the surface thereof. 13 is formed, and the groove 13 is filled with an insulating material such as silicon oxide or silicon oxide and polysilicon.
【００１２】上述のようにして形成された溝１３による
トレンチアイソレーションにおいては、その溝１３が絶
縁物で満たされているので、各半導体素子間の溝１３の
幅を細くしても良好な電気的分離が得られる。従って、
この溝１３を細く形成することにより、半導体装置全体
に対する電気的分離のための領域の割合が小さくなり、
高密度に集積された半導体装置が実現できる。In trench isolation using the groove 13 formed as described above, since the groove 13 is filled with an insulating material, good electrical conductivity can be obtained even if the width of the groove 13 between the semiconductor elements is reduced. A physical separation is obtained. Therefore,
By making the groove 13 thin, the ratio of the region for electrical isolation to the entire semiconductor device is reduced,
A highly integrated semiconductor device can be realized.
【００１３】[0013]
【発明が解決しようとする課題】ところで、図８に示し
た従来の半導体装置においては、ｎｐｎ型トランジスタ
３０とｐｎｐ型トランジスタ４０との間を電気的に分離
するために、ｎ- 型エピタキシャル層１２、１２’の表
面からｐ型基板１１にまで垂直方向に溝１３が形成され
ている。従って、ｎｐｎ型トランジスタ３０のコレクタ
領域であるｎ- 型エピタキシャル層１２とｐｎｐ型トラ
ンジスタ４０のベース領域であるｎ- 型エピタキシャル
層１２’との間の電気的分離は、極めて良好であり、両
トランジスタ３０、４０が直接相互干渉することはな
い。By the way, in the conventional semiconductor device shown in FIG. 8, in order to electrically isolate the npn-type transistor 30 and the pnp-type transistor 40, the n -- type epitaxial layer 12 is formed. , 12 'from the surface to the p-type substrate 11 in the vertical direction. Therefore, the electrical isolation between the n − -type epitaxial layer 12 that is the collector region of the npn-type transistor 30 and the n − -type epitaxial layer 12 ′ that is the base region of the pnp-type transistor 40 is extremely good, and both transistors are 30, 40 do not directly interfere with each other.
【００１４】これに対して、例えば、ｎｐｎ型トランジ
スタ３０のコレクタ領域であるｎ-型エピタキシャル層
１２及びｎ+ 型埋込コレクタ３１と、ｐ型基板１１との
間は、ｐｎ接合となっている。このｐｎ接合の部分にも
溝１３に相当する溝を形成して絶縁物で埋めることが電
気的分離の点からすれば望ましいが、水平方向に溝を形
成することは、製造工程を複雑にし、かつ品質面での課
題も残っているため、現在のところほとんど行われてい
ない。従って、トレンチアイソレーションにより半導体
素子間を電気的に分離した半導体装置においても、半導
体素子と半導体基板との間はｐｎ接合により電気的分離
が行われていることが多い。以下に、この半導体素子と
半導体基板との間のｐｎ接合部で生じる問題点について
述べる。On the other hand, for example, a pn junction is formed between the n − type epitaxial layer 12 and the n + type buried collector 31 which are collector regions of the npn type transistor 30 and the p type substrate 11. . It is desirable to form a groove corresponding to the groove 13 also in this pn junction portion and fill it with an insulator from the viewpoint of electrical isolation, but forming the groove in the horizontal direction complicates the manufacturing process, Moreover, there are still some issues regarding quality, so it has not been done so far. Therefore, even in a semiconductor device in which semiconductor elements are electrically isolated by trench isolation, electrical isolation is often performed by a pn junction between the semiconductor element and the semiconductor substrate. The problems that occur at the pn junction between the semiconductor element and the semiconductor substrate will be described below.
【００１５】図８に示した従来の半導体装置は、その動
作時に、例えばｎｐｎ型トランジスタ３０において、常
にｐ型基板１１の電位をｎ+ 型埋込コレクタ３１及びｎ
- 型エピタキシャル層１２の電位よりも低くし、その間
のｐｎ接合を逆方向バイアス状態とすることによりｎｐ
ｎ型トランジスタ３０をｐ型基板１１から電気的に分離
している。しかし、この逆方向バイアス状態のｐｎ接合
においては、ｐｎ接合の不完全さによる漏れ電流、空乏
層にかかる電界により発生する生成電流、及びｐ型基板
１１の少数キャリアである電子及びｎ- 型エピタキシャ
ル層１２とｎ+型埋込コレクタ３１の少数キャリアであ
る正孔がそれぞれ相手の領域に拡散することによって生
じる拡散電流等が流れる。（以降、これらの電流をリー
ク電流と呼ぶことにする。）このリーク電流の大きさ
は、ｐｎ接合をしている両導電型の半導体領域の不純物
濃度と温度に依存し、それらの不純物濃度が低いほど、
また温度が高いほどそのリーク電流が大きくなることが
知られている。従って、ｎｐｎ型トランジスタ３０とｐ
型基板１１の間のリーク電流の大部分は、不純物濃度の
低いｎ- 型エピタキシャル層１２とｐ型基板１１との間
を流れ、不純物濃度の高いｎ+ 型埋込コレクタ３１とｐ
型基板１１との間はほとんど流れない。In the conventional semiconductor device shown in FIG. 8, for example, in the npn-type transistor 30, the potential of the p-type substrate 11 is always kept at the n + -type buried collectors 31 and n during its operation.
The potential is made lower than that of the − type epitaxial layer 12 and the pn junction therebetween is set in a reverse bias state, thereby np
The n-type transistor 30 is electrically separated from the p-type substrate 11. However, in this reverse-biased pn junction, leakage current due to imperfection of the pn junction, generated current generated by the electric field applied to the depletion layer, and electrons and n − -type epitaxial which are minority carriers of the p-type substrate 11 Diffusion currents and the like generated by diffusion of holes, which are minority carriers of the layer 12 and the n + -type buried collector 31, into their respective regions, respectively. (Hereinafter, these currents will be referred to as leak currents.) The magnitude of this leak current depends on the impurity concentration and temperature of both conductivity type semiconductor regions forming the pn junction. The lower the
It is known that the leakage current increases as the temperature rises. Therefore, the npn transistor 30 and p
Most of the leak current between the type substrate 11 flows between the n − type epitaxial layer 12 having a low impurity concentration and the p type substrate 11 and the n + type buried collectors 31 and p having a high impurity concentration.
Almost no flow occurs between the mold substrate 11 and the mold substrate 11.
【００１６】ここで、ｎ+ 型埋込コレクタ３１及びｎ-
型エピタキシャル層１２をエミッタ、ｐ型基板１１をベ
ース、ｎ- 型エピタキシャル層１２’をコレクタとした
寄生ｎｐｎ型トランジスタを考える。もし、前述のリー
ク電流、つまりｎ+ 型埋込コレクタ３１及びｎ- 型エピ
タキシャル層１２からｐ型基板１１へ流れ込む電流があ
る一定の値よりも大きくなると、その寄生ｎｐｎ型トラ
ンジスタがオン状態となる。すなわち、ｎ+ 型埋込コレ
クタ３１及びｎ- 型エピタキシャル層１２からｐ型基板
１１を介してｎ- 型エピタキシャル層１２’へ電流が流
れ、ｎｐｎ型トランジスタ３０とｐｎｐ型トランジスタ
４０とが相互干渉をするので、隣接するトランジスタ３
０、４０の動作が不正確になってしまう。Here, the n + type buried collector 31 and the n − type
Consider a parasitic npn-type transistor in which the type epitaxial layer 12 is the emitter, the p-type substrate 11 is the base, and the n − type epitaxial layer 12 ′ is the collector. If the aforementioned leakage current, that is, the current flowing from the n + type buried collector 31 and the n − type epitaxial layer 12 into the p type substrate 11 becomes larger than a certain value, the parasitic npn type transistor is turned on. . That is, a current flows from the n + type buried collector 31 and the n − type epitaxial layer 12 to the n − type epitaxial layer 12 ′ via the p type substrate 11, and the npn type transistor 30 and the pnp type transistor 40 interfere with each other. The adjacent transistor 3
The operation of 0 and 40 becomes inaccurate.
【００１７】特に、高温状態においてはこのリーク電流
が増加するので、極端な場合、ｐ型ベース領域３２、ｎ
- 型エピタキシャル層１２、ｐ型基板１１、及びｎ- 型
エピタキシャル層１２’からなるｐｎｐｎ接合が寄生サ
イリスタとなりラッチアップしてしまう恐れもある。In particular, since the leak current increases in a high temperature state, in extreme cases, the p-type base regions 32, n.
The pnpn junction composed of the − type epitaxial layer 12, the p type substrate 11, and the n − type epitaxial layer 12 ′ may become a parasitic thyristor and may be latched up.
【００１８】このように、隣接するトランジスタ３０、
４０間の相互干渉の原因は、ｐ型基板１１を介して流れ
るリーク電流であるが、このリーク電流を減少させる手
段として、ｐ型基板１１の不純物濃度を制御することが
考えられる。すなわち、ｐｎ接合を逆方向バイアスした
時のリーク電流の大きさは、そのｐｎ接合両側の半導体
領域の不純物濃度が高いほど小さくなるので、ｐ型基板
１１の不純物濃度を高くすることによりリーク電流を小
さくするものである。In this way, the adjacent transistors 30,
The cause of the mutual interference between the 40 is a leak current flowing through the p-type substrate 11. As a means for reducing the leak current, it is conceivable to control the impurity concentration of the p-type substrate 11. That is, the magnitude of the leak current when the pn junction is reverse-biased becomes smaller as the impurity concentration of the semiconductor regions on both sides of the pn junction becomes higher. Therefore, the leak current is increased by increasing the impurity concentration of the p-type substrate 11. It is to make it smaller.
【００１９】しかしながら、リーク電流を小さくするた
めにｐ型基板１１の不純物濃度を高くすると、そのｐ型
基板１１は不純物濃度が高いｎ+ 型埋込コレクタ３１と
ｐｎ接合しているので、その間に逆方向バイアスをかけ
たときに形成される空乏層は非常に薄くなる。従って、
ｐ型基板１１、ｎ+ 型埋込コレクタ３１間のｐｎ接合に
おいて、ツエナー降伏によるブレイクダウンが起こりや
すくなり、耐圧が低下してしまうので、ｐ型基板１１の
不純物濃度を高めることによりリーク電流を減少させる
には限界があった。However, when the impurity concentration of the p-type substrate 11 is increased in order to reduce the leak current, the p-type substrate 11 is in pn junction with the n + -type buried collector 31 having a high impurity concentration. The depletion layer formed when a reverse bias is applied becomes very thin. Therefore,
At the pn junction between the p-type substrate 11 and the n + -type buried collector 31, breakdown due to Zener breakdown is likely to occur and the breakdown voltage is lowered. Therefore, by increasing the impurity concentration of the p-type substrate 11, leakage current is reduced. There was a limit to the reduction.
【００２０】以上のように、各半導体素子間をトレンチ
アイソレーションにより電気的に分離した半導体装置で
あっても、特にリーク電流が大きくなる高温状態におい
て、半導体素子間の相互干渉の防止と半導体装置の高耐
圧化を両立させることは困難であった。As described above, even in a semiconductor device in which the semiconductor elements are electrically separated by trench isolation, mutual interference between the semiconductor elements is prevented and the semiconductor device is prevented, especially in a high temperature state where the leak current becomes large. It was difficult to achieve both high withstand voltage.
【００２１】本発明は上記課題を解決するものであり、
その目的は、特に高温状態において、半導体基板上に形
成された各半導体素子間の相互干渉を防ぎ、かつ高耐圧
である半導体装置を実現することである。The present invention is to solve the above-mentioned problems.
The purpose thereof is to realize a semiconductor device having a high breakdown voltage and preventing mutual interference between semiconductor elements formed on a semiconductor substrate, especially in a high temperature state.
【００２２】[0022]
【課題を解決するための手段】本発明の半導体装置は、
第１の導電型の半導体基板上に、各々がトレンチアイソ
レーションされた複数の半導体素子を有し、その複数の
半導体素子のうち少なくとも１つが第２の導電型の埋込
半導体領域を有しており、前記半導体基板と前記埋込半
導体領域との間に、第１または第２の導電型の低濃度半
導体領域を形成する。The semiconductor device of the present invention comprises:
A plurality of semiconductor elements, each of which is trench-isolated, on a first conductivity type semiconductor substrate, and at least one of the plurality of semiconductor elements has a second conductivity type buried semiconductor region; A low-concentration semiconductor region of the first or second conductivity type is formed between the semiconductor substrate and the buried semiconductor region.
【００２３】[0023]
【作用】本発明においては、半導体基板上に設けられた
半導体素子の埋込半導体領域とその半導体基板との間に
低濃度半導体領域を形成することにより、半導体基板と
埋込半導体領域の間で逆方向バイアスをかけたときに上
記低濃度半導体領域に空乏層が広がるので、高耐圧化が
実現できる。According to the present invention, a low-concentration semiconductor region is formed between the embedded semiconductor region of the semiconductor element provided on the semiconductor substrate and the semiconductor substrate, so that the semiconductor substrate and the embedded semiconductor region are separated from each other. Since a depletion layer spreads in the low-concentration semiconductor region when a reverse bias is applied, high breakdown voltage can be realized.
【００２４】また、上述のように低濃度半導体領域に空
乏層が広がるので、半導体基板の不純物濃度を高くする
ことができ、半導体素子と半導体基板との間のリーク電
流は減少する。従って、半導体素子間の相互干渉は小さ
くなる。Since the depletion layer spreads in the low-concentration semiconductor region as described above, the impurity concentration of the semiconductor substrate can be increased and the leak current between the semiconductor element and the semiconductor substrate can be reduced. Therefore, mutual interference between semiconductor elements is reduced.
【００２５】[0025]
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図１は、本発明の一実施例である、
各半導体素子間がトレンチアイソレーションにより電気
的に分離された半導体装置の断面構成図である。尚、図
１と従来例を示した図８において同一符号が記されてい
る領域は、同一領域を示している。また、本実施例の半
導体素子としては、ｎｐｎ型トランジスタ１０及びｐｎ
ｐ型トランジスタ２０を用いて説明する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is an embodiment of the present invention,
FIG. 3 is a cross-sectional configuration diagram of a semiconductor device in which each semiconductor element is electrically isolated by trench isolation. 1 and the conventional example shown in FIG. 8 indicate the same region. Further, as the semiconductor element of the present embodiment, the npn-type transistor 10 and the pn
Description will be made using the p-type transistor 20.
【００２６】図１に示した本発明の一実施例と図８に示
した従来例との構成の差異は、本実施例においてｐ型基
板１とｎ+ 型埋込コレクタ３とが直接接触していないこ
とである。すなわち、図１において、ｐ型基板１の上面
にはｎ- 型バッファ領域２が形成されており、そのｎ-
型バッファ領域２の表面部にｎ+ 型埋込コレクタ３が形
成されている。また、ｎ+ 型埋込コレクタ３の端部が溝
４まで達しているので、ｎ- 型バッファ領域２とｎ- 型
エピタキシャル層１２とが接触することもない。The difference between the embodiment of the present invention shown in FIG. 1 and the conventional example shown in FIG. 8 is that the p-type substrate 1 and the n + -type buried collector 3 are in direct contact with each other in the present embodiment. Is not. That is, in FIG. 1, the upper surface of the p-type substrate 1 n - -type buffer region 2 is formed, the n -
An n + type buried collector 3 is formed on the surface of the type buffer region 2. Further, since the end of the n + type buried collector 3 reaches the groove 4, the n − type buffer region 2 and the n − type epitaxial layer 12 do not come into contact with each other.
【００２７】次に、図２〜図６の製造工程図を参照しな
がら、図１に示した半導体装置の構成を説明する。ま
ず、図２に示すように、表面を機械的及び化学的に研磨
されたｐ型基板１の表面に、ｎ- 型バッファ領域２を形
成する。このｎ- 型バッファ領域２の形成は、エピタキ
シャル成長あるいは拡散によりおこなわれる。Next, the structure of the semiconductor device shown in FIG. 1 will be described with reference to the manufacturing process diagrams of FIGS. First, as shown in FIG. 2, an n − type buffer region 2 is formed on the surface of a p type substrate 1 whose surface is mechanically and chemically polished. The n − type buffer region 2 is formed by epitaxial growth or diffusion.
【００２８】次に、ｎ- 型バッファ領域２の表面をＯ2
やＨ2 Ｏの高温雰囲気中で酸化してシリコン酸化膜を形
成し、その酸化膜の一部をフォトリソグラフィにより除
去する。そして、そのシリコン酸化膜が選択的に形成さ
れているシリコン基板１を、不活性ガスか真空中で１０
００〜１３００℃に加熱しておき、適当な不純物（例え
ばＳｂ）の蒸気に接触させる。すると、シリコン酸化膜
を選択的に除去した部分から不純物がｎ- 型バッファ領
域２の内部に拡散していき、図３に示すように、ｎ+ 型
埋込コレクタ３が形成される。この後、シリコン酸化膜
を除去する。Next, the surface of the n -- type buffer region 2 is exposed to O 2
Or in a high temperature atmosphere of H 2 O to oxidize to form a silicon oxide film, and a part of the oxide film is removed by photolithography. Then, the silicon substrate 1 on which the silicon oxide film is selectively formed is subjected to 10
It is heated to 00 to 1300 ° C. and brought into contact with vapor of an appropriate impurity (for example, Sb). Then, the impurity diffuses into the n − type buffer region 2 from the portion where the silicon oxide film is selectively removed, and the n + type buried collector 3 is formed as shown in FIG. After that, the silicon oxide film is removed.
【００２９】シリコン酸化膜が除去されたｎ- 型バッフ
ァ領域２及びｎ+ 型埋込コレクタ３の表面には、図４に
示すように、エピタキシャル成長によりｎ- 型エピタキ
シャル層１２を形成する。As shown in FIG. 4, an n -- type epitaxial layer 12 is formed by epitaxial growth on the surfaces of the n -- type buffer region 2 and the n + type buried collector 3 from which the silicon oxide film has been removed.
【００３０】次に、図５に示すように、ｎ- 型エピタキ
シャル層１２の表面からｎ- 型バッファ領域２を貫通
し、ｐ型基板１に達する溝４（ｔｒｅｎｃｈ）をそれぞ
れ所定間隔を隔てて形成する。このとき、溝４はｎ+ 型
埋込コレクタ３の端部を削るように形成される。この溝
４の幅は、例えば１μｍと非常に細く形成することがで
きる。そして、溝４，４間の領域に対して１つの半導体
素子が形成されるようになる。また、この溝４によって
ｎ- 型バッファ領域２及びｎ- 型エピタキシャル層１２
は複数の領域に分離されるが、本実施例においては２つ
の領域のみを示し、ｎ+ 型埋込コレクタ３が形成されて
いる側を領域２，１２とし、他の側を２’，１２’と区
別する。さらに、溝４は酸化シリコンまたは酸化シリコ
ンとポリシリコン等の絶縁物によって埋められる。Next, as shown in FIG. 5, trenches 4 (trenches) which penetrate the n − type buffer region 2 from the surface of the n − type epitaxial layer 12 and reach the p type substrate 1 are formed at predetermined intervals. Form. At this time, the groove 4 is formed so as to cut the end of the n + -type buried collector 3. The width of the groove 4 can be made extremely small, for example, 1 μm. Then, one semiconductor element is formed in the region between the grooves 4 and 4. Further, the groove 4 allows the n − type buffer region 2 and the n − type epitaxial layer 12 to be formed.
Are separated into a plurality of regions, but in this embodiment, only two regions are shown. The side where the n + -type buried collector 3 is formed is defined as the regions 2 and 12, and the other side is defined as 2 ′ and 12. 'To distinguish. Further, the trench 4 is filled with an insulating material such as silicon oxide or silicon oxide and polysilicon.
【００３１】次に、図６に示すように、ｎ- 型エピタキ
シャル層１２表面部にｐ型ベース領域３２を選択的に形
成し、ｎ- 型エピタキシャル層１２’表面部にｐ+ 型エ
ミッタ領域４１及びｐ+ 型コレクタ領域４３を所定間隔
を隔てて形成する。さらに、ｐ型ベース領域３２内表面
部に、ｐ型ベース領域３２よりも浅くｎ+ 型エミッタ領
域３３を形成する。これらの領域３２，３３，４１，及
び４３の形成 は、シリコン酸化膜の形成、フォトリソ
グラフィによるシリコン酸化膜の選択的な除去、及び不
純物の拡散の繰り返しによって形成される。Next, as shown in FIG. 6, n - -type epitaxial layer 12 surface portion to p-type base region 32 is selectively formed on, n - p + -type emitter region 41 -type epitaxial layer 12 'a surface portion And p + -type collector regions 43 are formed at a predetermined interval. Further, an n + type emitter region 33 is formed on the inner surface of the p type base region 32 so as to be shallower than the p type base region 32. The regions 32, 33, 41, and 43 are formed by repeatedly forming a silicon oxide film, selectively removing the silicon oxide film by photolithography, and diffusing impurities.
【００３２】図１に戻る。図２〜図６においては図面を
見やすくするために示さなかったが、ｎ- 型エピタキシ
ャル層１２の表面部にはさらにｎ+ 型コレクタコンタク
ト領域３４を形成し、ｎ- 型エピタキシャル層１２’の
表面部にはｎ+ 型ベースコンタクト領域４２を、それぞ
れ同様な拡散により形成する。Returning to FIG. Although not shown in FIGS. 2 to 6 for easy understanding of the drawings, an n + -type collector contact region 34 is further formed on the surface portion of the n − -type epitaxial layer 12, and the surface of the n − -type epitaxial layer 12 ′ is formed. An n + type base contact region 42 is formed in each portion by similar diffusion.
【００３３】この後、上記領域が形成されているｎ- 型
エピタキシャル層１２，１２’の表面に、一様にシリコ
ン酸化膜１４を形成する。そして、ｐ型ベース領域３
２、ｎ + 型エミッタ領域３３、及びｎ+ 型コレクタコン
タクト領域３４の各表面においてコンタクトホールとし
てシリコン酸化膜１４をフォトリソグラフィにより選択
的に除去し、それぞれにアルミニウム等から成るベース
電極３５、エミッタ電極３６及びコレクタ電極３７を蒸
着する。一方、ｐ+ 型エミッタ領域４１、ｎ+ 型ベース
コンタクト領域４２及びｐ+ 型コレクタ領域４３の各表
面にも同様に、それぞれにアルミニウム等から成るエミ
ッタ電極４４、ベース電極４５、及びコレクタ電極４６
を蒸着する。このようにして、ｐ型基板１上にｎｐｎ型
トランジスタ１０及びｐｎｐ型トランジスタ２０が、溝
４によって分離されて形成される。After that, the above-mentioned region is formed n-Type
The surface of the epitaxial layers 12, 12 'is evenly siliconized.
An oxide film 14 is formed. Then, the p-type base region 3
2, n +Type emitter region 33, and n+Type collector controller
As a contact hole on each surface of the tact area 34
The silicon oxide film 14 by photolithography
Base, made of aluminum, etc.
The electrode 35, the emitter electrode 36 and the collector electrode 37 are vaporized.
To wear. On the other hand, p+Type emitter region 41, n+Type base
Contact regions 42 and p+Each table of the mold collector region 43
In the same way, each side is made of aluminum, etc.
Output electrode 44, base electrode 45, and collector electrode 46
Vapor deposition. Thus, the npn type is formed on the p type substrate 1.
The transistor 10 and the pnp-type transistor 20 have a groove
It is separated and formed by 4.
【００３４】次に、ｐ型基板１の上面に形成されたｎ-
型バッファ領域２について、図１とともに説明する。こ
のｎ- 型バッファ領域２を形成することにより、ｎ+ 型
埋込コレクタ３とｐ型基板１とが直接接触することがな
くなる。すなわち、ｎｐｎ型トランジスタ１０とｐ型基
板１との間のｐｎ接合は、ｎ- 型バッファ領域２とｐ型
基板１との接合によってなされる。従って、このｐｎ接
合が逆方向バイアスされたとき、例えばリーク電流を減
少させるためにｐ型基板１の不純物濃度を高くしても、
ｎ- 型バッファ領域２に空乏層が広がるので、ツエナー
降伏等に対する耐圧は高くなる。Next, n − formed on the upper surface of the p-type substrate 1
The mold buffer area 2 will be described with reference to FIG. By forming the n − type buffer region 2, the n + type buried collector 3 and the p type substrate 1 do not come into direct contact with each other. That is, the pn junction between the npn type transistor 10 and the p type substrate 1 is formed by the junction between the n − type buffer region 2 and the p type substrate 1. Therefore, when the pn junction is reverse biased, even if the impurity concentration of the p-type substrate 1 is increased to reduce the leakage current, for example,
Since the depletion layer spreads in the n − type buffer region 2, the breakdown voltage against Zener breakdown or the like becomes high.
【００３５】図７に、ｎ- 型バッファ領域２の厚さ（図
１においてＷで示してある）をパラメータとしたとき
の、ｎ- 型バッファ領域２の不純物濃度と、ｐｎ接合で
の降伏電圧との関係を示す。同図において、ｎ- 型バッ
ファ領域２を挟むｎ+ 型領域及びｐ+ 型領域は、それぞ
れｎ+ 型埋込コレクタ３及びｐ型基板１であり、降伏電
圧の値はシリコンでのものである。図７より明らかなよ
うに、ｎ- 型バッファ領域２の不純物濃度が高くなるに
つれて降伏電圧が低下するが、その厚さＷを増加させれ
ば降伏電圧は高くなる。従って、ｐ型基板１の不純物濃
度を高くしても、ｎ- 型バッファ領域２を適当な不純物
濃度と厚さで形成することにより、所望の降伏電圧、す
なわち耐圧を得ることができる。FIG. 7 shows the impurity concentration of the n − type buffer region 2 and the breakdown voltage at the pn junction when the thickness of the n − type buffer region 2 (indicated by W in FIG. 1) is used as a parameter. Shows the relationship with. In the figure, the n + type region and the p + type region sandwiching the n − type buffer region 2 are the n + type buried collector 3 and the p type substrate 1, respectively, and the value of the breakdown voltage is that of silicon. . As is clear from FIG. 7, the breakdown voltage decreases as the impurity concentration of the n − type buffer region 2 increases, but the breakdown voltage increases as the thickness W is increased. Therefore, even if the impurity concentration of the p-type substrate 1 is increased, the desired breakdown voltage, that is, breakdown voltage can be obtained by forming the n − type buffer region 2 with an appropriate impurity concentration and thickness.
【００３６】一方、このｐｎ接合におけるリーク電流の
大きさは、ｎ- 型バッファ領域２及びｐ型基板１それぞ
れの不純物濃度に依存するが、本実施例においてはｐ型
基板１の不純物濃度を高くすることができるので、ｎ-
型バッファ領域２が形成されておらず、前述の理由によ
りｐ型基板１１の不純物濃度を高くすることができなか
った従来の構成に比べて、そのリーク電流が小さくな
る。従って、高温状態においてリーク電流が増加する場
合でも、ｎｐｎ型トランジスタ１０とｐｎｐ型トランジ
スタ２０との間の相互干渉を極めて小さくすることがで
きる。On the other hand, the magnitude of the leak current at the pn junction depends on the impurity concentrations of the n − type buffer region 2 and the p type substrate 1, but in this embodiment, the impurity concentration of the p type substrate 1 is high. it is possible to, n -
Since the type buffer region 2 is not formed and the impurity concentration of the p-type substrate 11 cannot be increased for the above-mentioned reason, the leak current becomes smaller. Therefore, even if the leak current increases in a high temperature state, mutual interference between the npn-type transistor 10 and the pnp-type transistor 20 can be made extremely small.
【００３７】尚、図１に示した実施例においては、ｎ+
型埋込コレクタ３とｐ型基板１との間にｎ- 型バッファ
領域２を形成したが、このｎ- 型バッファ領域２に代え
てｐ - 型バッファ領域を形成する構成であってもよい。
また、半導体素子を形成する半導体基板の導電型はｐ型
基板に限定されることはなく、ｎ型基板であってもよ
い。In the embodiment shown in FIG. 1, n+
N between the buried type collector 3 and the p-type substrate 1-Type buffer
Region 2 was formed.-Instead of type buffer area 2
P -It may be configured to form the mold buffer region.
The conductivity type of the semiconductor substrate forming the semiconductor element is p-type.
The substrate is not limited, and it may be an n-type substrate.
Yes.
【００３８】[0038]
【発明の効果】以上説明したように、本発明によれば、
半導体基板と半導体基板上に設けられた半導体素子の埋
込領域との間に不純物濃度が低い半導体領域を形成する
ことにより、半導体素子と半導体基板との間の耐圧が高
くなり、かつ各半導体素子間の相互干渉が小さくなる。As described above, according to the present invention,
By forming the semiconductor region having a low impurity concentration between the semiconductor substrate and the embedded region of the semiconductor element provided on the semiconductor substrate, the breakdown voltage between the semiconductor element and the semiconductor substrate becomes high, and each semiconductor element Mutual interference between them is reduced.
【図１】本発明の一実施例である、各半導体素子間がト
レンチアイソレーションにより分離された半導体装置の
断面構成図である。FIG. 1 is a cross-sectional configuration diagram of a semiconductor device according to an embodiment of the present invention, in which semiconductor elements are separated from each other by trench isolation.
【図２】図１に示した半導体装置の製造工程を示す図で
ある。FIG. 2 is a diagram showing a manufacturing process of the semiconductor device shown in FIG.
【図３】図１に示した半導体装置の製造工程を示す図で
ある。FIG. 3 is a diagram showing a manufacturing process of the semiconductor device shown in FIG. 1;
【図４】図１に示した半導体装置の製造工程を示す図で
ある。FIG. 4 is a diagram showing a manufacturing process of the semiconductor device shown in FIG. 1;
【図５】図１に示した半導体装置の製造工程を示す図で
ある。FIG. 5 is a diagram showing a manufacturing process of the semiconductor device shown in FIG. 1;
【図６】図１に示した半導体装置の製造工程を示す図で
ある。FIG. 6 is a diagram showing a manufacturing process of the semiconductor device shown in FIG. 1;
【図７】２つの導電型の高濃度半導体領域に挟まれた低
濃度半導体領域の、厚さ及び不純物濃度と、降伏電圧と
の関係を示す図である。FIG. 7 is a diagram showing the relationship between the breakdown voltage and the thickness and impurity concentration of a low-concentration semiconductor region sandwiched between two conductivity-type high-concentration semiconductor regions.
【図８】各半導体装置がトレンチアイソレーションによ
り分離された、従来の半導体装置の一例を示す断面構成
図である。FIG. 8 is a cross-sectional configuration diagram showing an example of a conventional semiconductor device in which each semiconductor device is separated by trench isolation.
１ ｐ型基板 ２ ｎ- 型バッファ領域 ３ ｎ+ 型埋込コレクタ ４ 溝（ｔｒｅｎｃｈ） １０ ｎｐｎ型トランジスタ ２０ ｐｎｐ型トランジスタ1 p-type substrate 2 n - type buffer region 3 n + type buried collector 4 trench 10 npn type transistor 20 pnp type transistor
Claims (1)
ンチアイソレーションされた複数の半導体素子を有し、
該複数の半導体素子のうち少なくとも１つが第２の導電
型の埋込半導体領域を有している半導体装置において、 前記半導体基板と前記埋込半導体領域との間に第１また
は第２の導電型の低濃度半導体領域を有することを特徴
とする半導体装置。1. A semiconductor substrate of a first conductivity type having a plurality of semiconductor elements, each of which is trench-isolated,
In a semiconductor device in which at least one of the plurality of semiconductor elements has a buried semiconductor region of a second conductivity type, the first or second conductivity type is provided between the semiconductor substrate and the buried semiconductor region. And a semiconductor device having a low-concentration semiconductor region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248257A JPH0697275A (en) | 1992-09-17 | 1992-09-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248257A JPH0697275A (en) | 1992-09-17 | 1992-09-17 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697275A true JPH0697275A (en) | 1994-04-08 |
Family
ID=17175470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4248257A Withdrawn JPH0697275A (en) | 1992-09-17 | 1992-09-17 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697275A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2807568A1 (en) * | 2000-04-10 | 2001-10-12 | St Microelectronics Sa | PROCESS FOR FORMING UNDERGROUND LAYERS |
| US6768183B2 (en) * | 2001-04-20 | 2004-07-27 | Denso Corporation | Semiconductor device having bipolar transistors |
-
1992
- 1992-09-17 JP JP4248257A patent/JPH0697275A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2807568A1 (en) * | 2000-04-10 | 2001-10-12 | St Microelectronics Sa | PROCESS FOR FORMING UNDERGROUND LAYERS |
| EP1146554A1 (en) * | 2000-04-10 | 2001-10-17 | STMicroelectronics S.A. | Method for forming buried layers |
| US6689672B2 (en) | 2000-04-10 | 2004-02-10 | Stmicroelectronics S.A. | Buried layer manufacturing method |
| US6768183B2 (en) * | 2001-04-20 | 2004-07-27 | Denso Corporation | Semiconductor device having bipolar transistors |
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