JP2000114050A - 低いプロファイルの表面取付チップ・インダクタ - Google Patents
低いプロファイルの表面取付チップ・インダクタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
- H01F17/0033—Printed inductances with the coil helically wound around a magnetic core
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F27/00—Details of transformers or inductances, in general
- H01F27/28—Coils; Windings; Conductive connections
- H01F27/29—Terminals; Tapping arrangements for signal inductances
- H01F27/292—Surface mounted devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】
【課題】 本発明は、低いプロファイルの表面取付チッ
プ・インダクタを提供することにある。 【解決手段】 一体化した低いプロファイルの誘導性デ
バイスは、対抗するフェース面を有する磁性体と、フェ
ース面間を延長する対抗する側面と、側面間を延長する
対抗する端面とを備えている。凹み面が磁性体の側面の
各々に形成されている。導電性材料の連続する巻線部
が、磁性体のフェース面と凹み面とを延長している。凹
み面の各々は、２次的な凹み部と突出部とを交互に繰り
返すことによって狭間のある状態になり、巻線部は、磁
性体の側面を又は２次的な凹み部間の突出部の上を延長
する際に、２次的な凹み部の上を通ることになる。デバ
イスは、１つ又は複数の連続する巻線部を具備し、各々
が少なくとも１つの巻線を備えている。
プ・インダクタを提供することにある。 【解決手段】 一体化した低いプロファイルの誘導性デ
バイスは、対抗するフェース面を有する磁性体と、フェ
ース面間を延長する対抗する側面と、側面間を延長する
対抗する端面とを備えている。凹み面が磁性体の側面の
各々に形成されている。導電性材料の連続する巻線部
が、磁性体のフェース面と凹み面とを延長している。凹
み面の各々は、２次的な凹み部と突出部とを交互に繰り
返すことによって狭間のある状態になり、巻線部は、磁
性体の側面を又は２次的な凹み部間の突出部の上を延長
する際に、２次的な凹み部の上を通ることになる。デバ
イスは、１つ又は複数の連続する巻線部を具備し、各々
が少なくとも１つの巻線を備えている。
Description
【０００１】
【産業上の利用分野】本発明は、インダクタ、特に、プ
リント基板又は金属製の基質上の表面取付に適した低い
プロファイルのチップ・インダクタに関する。
リント基板又は金属製の基質上の表面取付に適した低い
プロファイルのチップ・インダクタに関する。
【０００２】
【従来技術】インダクタは、多くの電子デバイスにおい
て多種多様な基本的な機能を行う。例えば、インダクタ
は、エネルギー貯蔵のためのチョーク・コイルとして電
源に、及びノイズと交流リップルを最小限にするために
用いられている。インダクタは、電圧レベルを変更した
り分離機能を呈するために変成器にも用いられている。
て多種多様な基本的な機能を行う。例えば、インダクタ
は、エネルギー貯蔵のためのチョーク・コイルとして電
源に、及びノイズと交流リップルを最小限にするために
用いられている。インダクタは、電圧レベルを変更した
り分離機能を呈するために変成器にも用いられている。
【０００３】インダクタは、導電性コイルで巻かれた鉄
又はフェライト材料から成る磁気コアをしばしば備えて
いる。従って、インダクタは、結線コイル・デバイスと
しばしば呼ばれている。
又はフェライト材料から成る磁気コアをしばしば備えて
いる。従って、インダクタは、結線コイル・デバイスと
しばしば呼ばれている。
【０００４】
【発明が解決しようとする課題】結線コイルの１つの大
きな難点は、比較的大きなプロファイルを有しているの
で、小型化が無理なことにある。抵抗やダイオードやコ
ンデンサやトランジスタは微細な形状に縮小できるが、
結線コイル・デバイスは大型なままである。
きな難点は、比較的大きなプロファイルを有しているの
で、小型化が無理なことにある。抵抗やダイオードやコ
ンデンサやトランジスタは微細な形状に縮小できるが、
結線コイル・デバイスは大型なままである。
【０００５】従来のインダクタの大きさは、交流−直流
や直流−直流電力変換器のような電力回路において特に
問題になる。電力変換器は、インダクタと変成器とにお
ける高いプロファイルと大きなフットプリントと高い熱
抵抗とにほぼ起因して、大型のままになっている。更
に、従来のインダクタには、熱をコアや導電性巻線部か
らデバイスのケース又はヒートシンクに放出する能力に
限度があるために、回路全体のために広い表面積が必要
になる。
や直流−直流電力変換器のような電力回路において特に
問題になる。電力変換器は、インダクタと変成器とにお
ける高いプロファイルと大きなフットプリントと高い熱
抵抗とにほぼ起因して、大型のままになっている。更
に、従来のインダクタには、熱をコアや導電性巻線部か
らデバイスのケース又はヒートシンクに放出する能力に
限度があるために、回路全体のために広い表面積が必要
になる。
【０００６】そこで、電力変換器や他の電子デバイスの
小型化を可能にする、低いプロファイルのインダクタに
改善する必要がある。
小型化を可能にする、低いプロファイルのインダクタに
改善する必要がある。
【０００７】
【課題を解決するための手段】一体化した低いプロファ
イルの誘導性デバイスは、対抗するフェース面を有する
磁性体と、フェース面間を延長する対抗する側面と、側
面間を延長する対抗する端面とを備えている。凹み面が
磁性体の側面の各々に形成されている。導電性材料の一
体化した連続する巻線部が、磁性体のフェース面と凹み
面とを延長している。凹み面の各々は、２次的な凹み部
と突出部とを交互に繰り返すことによって狭間のある状
態になり、巻線部は、側面を又は２次的な凹み部間の突
出部の上を延長する際に、突出部間の２次的な凹み部の
上を通ることになる。デバイスは、１つ又は複数の連続
する巻線部を具備し、各々が少なくとも１つの巻線を備
えている。本発明の長所と特質と種々の特長は、添付の
図面を参照しながら詳細に説明する実施例を検討する
と、より明らかになると思われる。なお、これらの図面
は、本発明の概念を図示することを意図しており、グラ
フィックな図解を除いて、縮尺されていない。
イルの誘導性デバイスは、対抗するフェース面を有する
磁性体と、フェース面間を延長する対抗する側面と、側
面間を延長する対抗する端面とを備えている。凹み面が
磁性体の側面の各々に形成されている。導電性材料の一
体化した連続する巻線部が、磁性体のフェース面と凹み
面とを延長している。凹み面の各々は、２次的な凹み部
と突出部とを交互に繰り返すことによって狭間のある状
態になり、巻線部は、側面を又は２次的な凹み部間の突
出部の上を延長する際に、突出部間の２次的な凹み部の
上を通ることになる。デバイスは、１つ又は複数の連続
する巻線部を具備し、各々が少なくとも１つの巻線を備
えている。本発明の長所と特質と種々の特長は、添付の
図面を参照しながら詳細に説明する実施例を検討する
と、より明らかになると思われる。なお、これらの図面
は、本発明の概念を図示することを意図しており、グラ
フィックな図解を除いて、縮尺されていない。
【０００８】図１〜３は一体的で低いプロファイルのの
表面取付自在のチップ・インダクタ１０を示す。チップ
・インダクタ１０は、連続する導電性巻線部又はコイル
１４を形成する導電性材料を塗布して金属処理を施し
た、磁性体１２を備えている。巻線部１４は、コア要素
と呼ぶ、磁性体１２の部分１６を囲んでいる。コア要素
１６の領域の磁性体１２の側面１８は、２次凹み部２０
と突出部２２とを交互に繰り返すことによって形成した
凹んだ狭間のある表面部１９を含んでいる。
表面取付自在のチップ・インダクタ１０を示す。チップ
・インダクタ１０は、連続する導電性巻線部又はコイル
１４を形成する導電性材料を塗布して金属処理を施し
た、磁性体１２を備えている。巻線部１４は、コア要素
と呼ぶ、磁性体１２の部分１６を囲んでいる。コア要素
１６の領域の磁性体１２の側面１８は、２次凹み部２０
と突出部２２とを交互に繰り返すことによって形成した
凹んだ狭間のある表面部１９を含んでいる。
【０００９】巻線部１４の巻線２４は、フェース面２６
と取付面３０と磁性体１２の各々の側面１８とに延長し
ている。巻線部１４のターミナル端３２が、取付面３０
に位置している。各々ターミナル端３２が長方形状の接
触パッド３４を備えているので、チップ・インダクタ１
０はボードに付随する種々の回路要素に電気的に結合で
きる。巻線部が２次的な凹み部に接近する領域３５が長
方形状の接触パッドを具備しているので、表面取付と自
己配列とが可能になり、対応する接触パッド（図示せ
ず）が表面取付ハンダ・リフロー工程でボード上に位置
することになる。巻線部１４は磁性体１２上の位置に準
じて変わる。フェースと取付面２６と３０とを延長する
巻線部１４の部分は、側面１８を延長する巻線部１４の
部分の幅より広い最大幅を具備している。図示する実施
例では、側面１８を延長する巻線部１４の部分は、非金
属（絶縁）突出面２２で分離されるように、２次凹み面
２０の上を通る。他の実施例では、側面１８を延長する
巻線部の部分が突出面２２を通ることができるので、そ
れらは２次凹み面２０で分離される。図１〜３は、巻線
部が４つの巻線を含んでいるケースを示している。更に
一般的には、デバイスは１つ又は複数の巻線部を具備
し、各々が１つ又は複数の巻線を含んでいる。
と取付面３０と磁性体１２の各々の側面１８とに延長し
ている。巻線部１４のターミナル端３２が、取付面３０
に位置している。各々ターミナル端３２が長方形状の接
触パッド３４を備えているので、チップ・インダクタ１
０はボードに付随する種々の回路要素に電気的に結合で
きる。巻線部が２次的な凹み部に接近する領域３５が長
方形状の接触パッドを具備しているので、表面取付と自
己配列とが可能になり、対応する接触パッド（図示せ
ず）が表面取付ハンダ・リフロー工程でボード上に位置
することになる。巻線部１４は磁性体１２上の位置に準
じて変わる。フェースと取付面２６と３０とを延長する
巻線部１４の部分は、側面１８を延長する巻線部１４の
部分の幅より広い最大幅を具備している。図示する実施
例では、側面１８を延長する巻線部１４の部分は、非金
属（絶縁）突出面２２で分離されるように、２次凹み面
２０の上を通る。他の実施例では、側面１８を延長する
巻線部の部分が突出面２２を通ることができるので、そ
れらは２次凹み面２０で分離される。図１〜３は、巻線
部が４つの巻線を含んでいるケースを示している。更に
一般的には、デバイスは１つ又は複数の巻線部を具備
し、各々が１つ又は複数の巻線を含んでいる。
【００１０】図４は、図２の線４−４における断面図で
ある。チップ・インダクタ１０の磁性体１２は、最上部
層４０と中間層４２と最下部層４４とを備えた磁気材料
の複数の層から構成できる。チップ・インダクタの磁性
体は、複数の中間層も備えることができ、必要におうじ
て、磁気材料の単一層からも構成できる。
ある。チップ・インダクタ１０の磁性体１２は、最上部
層４０と中間層４２と最下部層４４とを備えた磁気材料
の複数の層から構成できる。チップ・インダクタの磁性
体は、複数の中間層も備えることができ、必要におうじ
て、磁気材料の単一層からも構成できる。
【００１１】１つ又は複数のチップ・インダクタは、プ
リント基板（ＰＣ）に表面取付して、種々の優れた磁気
デバイスを製作することができる。図５Ａは、低いプロ
ファイルのギャップ付Ｕコアの対のインダクタ又は変成
器５２とするために、磁気回路と並列に接続し、ギャッ
プＧで分離した、ＰＣボード５０上に側面ごとに表面取
付した２つのチップ・インダクタ１０を示す。図５Ｂ
は、このギャップ付Ｕコア・インダクタ又は変成器の対
の磁束通路ＰU-coreを示す。磁束通路ＰU-coreは、チッ
プ１０の磁性体内に制限されている。
リント基板（ＰＣ）に表面取付して、種々の優れた磁気
デバイスを製作することができる。図５Ａは、低いプロ
ファイルのギャップ付Ｕコアの対のインダクタ又は変成
器５２とするために、磁気回路と並列に接続し、ギャッ
プＧで分離した、ＰＣボード５０上に側面ごとに表面取
付した２つのチップ・インダクタ１０を示す。図５Ｂ
は、このギャップ付Ｕコア・インダクタ又は変成器の対
の磁束通路ＰU-coreを示す。磁束通路ＰU-coreは、チッ
プ１０の磁性体内に制限されている。
【００１２】図６は、低いプロファイルのＥコア・イン
ダクタ又は変成器６２とするために、磁気回路のＰＣボ
ード６０上に側面ごとに表面取付した３つのチップ・イ
ンダクタ１０を示す。このデバイスでは２つの磁束通路
ＰE-coreが生成し、それらは、チップ１０の内部に制限
されている。
ダクタ又は変成器６２とするために、磁気回路のＰＣボ
ード６０上に側面ごとに表面取付した３つのチップ・イ
ンダクタ１０を示す。このデバイスでは２つの磁束通路
ＰE-coreが生成し、それらは、チップ１０の内部に制限
されている。
【００１３】図７は、長方形状の構成のＰＣボード７０
に取り付けた４つのチップ・インダクタ１０を示してお
り、それらはギャップ付トロイドと同じ磁気回路７２を
生成する。デバイス７２では磁束通路Ｐtoroidが生成
し、それはチップ１０の磁性体内に制限されている。
に取り付けた４つのチップ・インダクタ１０を示してお
り、それらはギャップ付トロイドと同じ磁気回路７２を
生成する。デバイス７２では磁束通路Ｐtoroidが生成
し、それはチップ１０の磁性体内に制限されている。
【００１４】構成する磁性体内に磁束を制限するほか
に、磁気的に結合したチップ・インダクタは、非結合チ
ップ・インダクタの対応する数値より高レベルのインダ
クタンスを呈することができる。
に、磁気的に結合したチップ・インダクタは、非結合チ
ップ・インダクタの対応する数値より高レベルのインダ
クタンスを呈することができる。
【００１５】図８Ａ〜８Ｊは、少なくとも１つの層の磁
気材料から製作した磁性体を有するチップ・インダクタ
をとするための複数層のグリーン・テープと厚膜のプロ
セスを示す。次のプロセスでは、３層の磁気材料を有す
るチップ・インダクタの製作に関して説明される。
気材料から製作した磁性体を有するチップ・インダクタ
をとするための複数層のグリーン・テープと厚膜のプロ
セスを示す。次のプロセスでは、３層の磁気材料を有す
るチップ・インダクタの製作に関して説明される。
【００１６】図８Ａは、チップ・インダクタの製作に用
いる磁気材料の３つのテープ部８０の１つを示す。磁気
材料のテープ部８０は、そこに通路８４の一対の列８２
が形成された後に図示されている。テープ部８０の製作
に用いた磁気材料は、磁気セラミックを含んで、しかし
磁気セラミックに限定されずに、金属処理を施すことが
できる磁気材料から選択されている。図８Ａに示した磁
気材料のテープ部８０は、グリーン（非焼成の）磁気セ
ラミック材料から構成している。磁気セラミック材料
は、Ｍ1+xＦｅ2-yＯ4-zの形態のスピネル・フェライト
を含んでいて、ｘとｙとｚの値は正と負の両方の値をも
つと想定している。Ｍの材料は、Ｍｎ、Ｎｉ、Ｚｎ、Ｆ
ｅ、Ｃｕ、Ｃｏ、Ｚｒ、Ｖａ、Ｃｄ、Ｔｉ、Ｃｒ、Ｓｉ
の元素のなかの少なくとも１つを一般的に含んでいる。
代表的なフェライトは、ニッケル亜鉛フェライトと或る
マンガン亜鉛フェライトのような高い抵抗率を有するフ
ェライトである。
いる磁気材料の３つのテープ部８０の１つを示す。磁気
材料のテープ部８０は、そこに通路８４の一対の列８２
が形成された後に図示されている。テープ部８０の製作
に用いた磁気材料は、磁気セラミックを含んで、しかし
磁気セラミックに限定されずに、金属処理を施すことが
できる磁気材料から選択されている。図８Ａに示した磁
気材料のテープ部８０は、グリーン（非焼成の）磁気セ
ラミック材料から構成している。磁気セラミック材料
は、Ｍ1+xＦｅ2-yＯ4-zの形態のスピネル・フェライト
を含んでいて、ｘとｙとｚの値は正と負の両方の値をも
つと想定している。Ｍの材料は、Ｍｎ、Ｎｉ、Ｚｎ、Ｆ
ｅ、Ｃｕ、Ｃｏ、Ｚｒ、Ｖａ、Ｃｄ、Ｔｉ、Ｃｒ、Ｓｉ
の元素のなかの少なくとも１つを一般的に含んでいる。
代表的なフェライトは、ニッケル亜鉛フェライトと或る
マンガン亜鉛フェライトのような高い抵抗率を有するフ
ェライトである。
【００１７】セラミックの原材料（単一のセラミック原
材料でも可能）が粉末の状態で供給される。セラミック
の粉末は、適切な有機質粘結剤と通常は混成して、テー
プの形状で鋳造される。グリーン・セラミック・テープ
が切断されて、複数のテープ部８０になる。このプロセ
スの段階で、生成と金属処理のプロセスは、５０℃〜１
００℃の温度で、５００〜３，０００のＰＳＩ範囲で、
低い圧力のもとで相互に積層したテープ部の積載群又は
各々個々のテープ部８０上に実施することができる。グ
リーン・セラミック・テープから形成した又は多層化し
たセラミック・磁性体が、Ｆｌｅｍｉｎｇなどの米国特
許第５，２３９，７４４号に記載してあり、それが引例
を用いてここに開示されている。
材料でも可能）が粉末の状態で供給される。セラミック
の粉末は、適切な有機質粘結剤と通常は混成して、テー
プの形状で鋳造される。グリーン・セラミック・テープ
が切断されて、複数のテープ部８０になる。このプロセ
スの段階で、生成と金属処理のプロセスは、５０℃〜１
００℃の温度で、５００〜３，０００のＰＳＩ範囲で、
低い圧力のもとで相互に積層したテープ部の積載群又は
各々個々のテープ部８０上に実施することができる。グ
リーン・セラミック・テープから形成した又は多層化し
たセラミック・磁性体が、Ｆｌｅｍｉｎｇなどの米国特
許第５，２３９，７４４号に記載してあり、それが引例
を用いてここに開示されている。
【００１８】セラミック・テープ部８０に形成した通路
８４は、その最上部と底部から延長して、４つの表面部
８６を形作る正方形の幾何学的形状になる。円形の幾何
学的形状を有する通路も使用できる。通路８４は、形成
する通路の大きさと形状に対応する雄形パンチを用いる
適切なパンチ・プレスで、セラミック・テープ部８０に
穴を開けて形作ることができる。グリーン・セラミック
・テープに通路を形成できる任意の技術も使用できる。
８４は、その最上部と底部から延長して、４つの表面部
８６を形作る正方形の幾何学的形状になる。円形の幾何
学的形状を有する通路も使用できる。通路８４は、形成
する通路の大きさと形状に対応する雄形パンチを用いる
適切なパンチ・プレスで、セラミック・テープ部８０に
穴を開けて形作ることができる。グリーン・セラミック
・テープに通路を形成できる任意の技術も使用できる。
【００１９】図８Ｂは、テープ部８０の通路８４の各々
の４つの表面部８６（図８Ａ）に塗布した導電性インク
８８の層を示す。用いた導電性インクは、銀、パラジウ
ム、又は銀パラジウム導電性インクである。このような
導電性インクは、ニュージャージー州Ｍａｔａｗａｎの
Ｃｅｒｏｎｉｃｓ社のように、多くの製造会社から市販
されている。導電性インクは、有機質粘結剤に金属粒子
懸濁液を通常は含んでいて、それは、スクリーン・プリ
ント技術を用いて塗布できる。導電性インクは、各々通
路８４の表面に塗布するために、真空吸入装置を用いて
金属製マスクを介して通常はプリントされる。
の４つの表面部８６（図８Ａ）に塗布した導電性インク
８８の層を示す。用いた導電性インクは、銀、パラジウ
ム、又は銀パラジウム導電性インクである。このような
導電性インクは、ニュージャージー州Ｍａｔａｗａｎの
Ｃｅｒｏｎｉｃｓ社のように、多くの製造会社から市販
されている。導電性インクは、有機質粘結剤に金属粒子
懸濁液を通常は含んでいて、それは、スクリーン・プリ
ント技術を用いて塗布できる。導電性インクは、各々通
路８４の表面に塗布するために、真空吸入装置を用いて
金属製マスクを介して通常はプリントされる。
【００２０】図８Ｃは、テープ部８０に開けた細長い口
径部９０を介して互いに連なる各々一対の通路の列８２
を示す。口径部９０を形成することにより、各々列の対
８２の通路８４の部分が除去されて、チップ・インダク
タの狭間のある凹み面が形作られる。通路８４の残りの
部分に塗布した導電性インク８８が、チップ・インダク
タの狭間のある凹み面を延長する巻線部の部分を生成す
ることになる。口径部９０が個々のグリーン・テープ部
８０に形成されると、登録ホール（図示せず）がテープ
部８０の非デバイス領域に通常は形作られる。登録ロッ
ド（図示せず）は、テープ部８０が後で積載される時
に、テープ部８０の各々からの口径部９０の配列を確保
するために、登録ホールに挿入できる。
径部９０を介して互いに連なる各々一対の通路の列８２
を示す。口径部９０を形成することにより、各々列の対
８２の通路８４の部分が除去されて、チップ・インダク
タの狭間のある凹み面が形作られる。通路８４の残りの
部分に塗布した導電性インク８８が、チップ・インダク
タの狭間のある凹み面を延長する巻線部の部分を生成す
ることになる。口径部９０が個々のグリーン・テープ部
８０に形成されると、登録ホール（図示せず）がテープ
部８０の非デバイス領域に通常は形作られる。登録ロッ
ド（図示せず）は、テープ部８０が後で積載される時
に、テープ部８０の各々からの口径部９０の配列を確保
するために、登録ホールに挿入できる。
【００２１】図８Ａ〜８Ｃに示したプロセス・ステップ
が、３つのテープ部の各々に実施される。３つのテープ
部８０のなかの２つが、更なる処理のために選択され
る。
が、３つのテープ部の各々に実施される。３つのテープ
部８０のなかの２つが、更なる処理のために選択され
る。
【００２２】図８Ｄは、通路８４に塗布したものと類似
の導電性インクを用いて、２つ選択したグリーン・テー
プ部の１つにプリントした導電性インク・スクリーンの
パターン９４を示す。図示したパターン９４は、チップ
・インダクタのフェース面にまたがる巻線部の部分を形
成している。図８Ｅは、スクリーン・プリント後の全体
的なテープ部９４の平面図である。
の導電性インクを用いて、２つ選択したグリーン・テー
プ部の１つにプリントした導電性インク・スクリーンの
パターン９４を示す。図示したパターン９４は、チップ
・インダクタのフェース面にまたがる巻線部の部分を形
成している。図８Ｅは、スクリーン・プリント後の全体
的なテープ部９４の平面図である。
【００２３】導電性インクの第２のパターンが、２つ選
択したテープ部の残りの１つにプリントされる（図８Ｆ
の９６）。このパターンが、（巻線部接触パッドを含め
て）チップ・インダクタの取付面にまたがる巻線部の部
分を形作ることになる。
択したテープ部の残りの１つにプリントされる（図８Ｆ
の９６）。このパターンが、（巻線部接触パッドを含め
て）チップ・インダクタの取付面にまたがる巻線部の部
分を形作ることになる。
【００２４】横断ラインがチップ・インダクタのフェー
ス面と取付面とだけに存在するので、図８Ｄ〜８Ｅに示
すステップは、２つ選択したテープ部の片面だけに実施
される。単層チップ・インダクタに用いたテープ部は、
巻線部パターンの各々の部分と共に両面にスクリーン・
プリントされる。
ス面と取付面とだけに存在するので、図８Ｄ〜８Ｅに示
すステップは、２つ選択したテープ部の片面だけに実施
される。単層チップ・インダクタに用いたテープ部は、
巻線部パターンの各々の部分と共に両面にスクリーン・
プリントされる。
【００２５】３つのテープ部８０、９２、９６は、図８
Ｆに示すように多層グリーン・ラミネート１００に互い
に積載され積み重ねられる。（このステップは、単層チ
ップ・インダクタを製作する時は省略される）。フェー
ス面と取付面巻線部パターンをもつテープ部９２と９６
は、それらがラミネート１００の最上部と最下部のテー
プ部を形作るように積載部に向いている。
Ｆに示すように多層グリーン・ラミネート１００に互い
に積載され積み重ねられる。（このステップは、単層チ
ップ・インダクタを製作する時は省略される）。フェー
ス面と取付面巻線部パターンをもつテープ部９２と９６
は、それらがラミネート１００の最上部と最下部のテー
プ部を形作るように積載部に向いている。
【００２６】図８Ｇは、グリーン・ラミネート１００に
刻んだダイス・ライン１０４を示す（ラミネート１００
の最上部テープ部９２だけ見える）。ダイス・ライン１
０４は、複数の離散インダクタ１０６の輪郭を示してお
り、後処理における各々からの分離を促すものである。
ラミネート１００は、８００℃と１４００℃との間で燒
結される。これは、導電性インクのセラミック・テープ
部８０、９２、９６と巻線部１０２とを“共焼成”又は
濃密にする。燒結中に、導電性インクの金属粒子は、セ
ラミック・テープ部８０、９２、９６に接着して、焼成
した磁性体と一体化した巻線部を形作ることになる。
刻んだダイス・ライン１０４を示す（ラミネート１００
の最上部テープ部９２だけ見える）。ダイス・ライン１
０４は、複数の離散インダクタ１０６の輪郭を示してお
り、後処理における各々からの分離を促すものである。
ラミネート１００は、８００℃と１４００℃との間で燒
結される。これは、導電性インクのセラミック・テープ
部８０、９２、９６と巻線部１０２とを“共焼成”又は
濃密にする。燒結中に、導電性インクの金属粒子は、セ
ラミック・テープ部８０、９２、９６に接着して、焼成
した磁性体と一体化した巻線部を形作ることになる。
【００２７】図８Ｈは、巻線部１０２の電流搬送能力を
高めるために、銅やニッケルのような更なる金属による
メッキ処理１０８後に、共に焼成したラミネート１００
の巻線部１０２を示す。銅メッキは、代表的な電解メッ
キを用いる任意の技術から実施できる。これは、ニッケ
ルの電解又は無電解メッキの前に、ラミネートの巻線部
に銅の層を電気分解で付着して行われる。
高めるために、銅やニッケルのような更なる金属による
メッキ処理１０８後に、共に焼成したラミネート１００
の巻線部１０２を示す。銅メッキは、代表的な電解メッ
キを用いる任意の技術から実施できる。これは、ニッケ
ルの電解又は無電解メッキの前に、ラミネートの巻線部
に銅の層を電気分解で付着して行われる。
【００２８】図８Ｉは、複数の離散チップ・インダクタ
１０６を生成するために、ダイス・ライン１０４に沿っ
て分割する多層ラミネート１００を示す。
１０６を生成するために、ダイス・ライン１０４に沿っ
て分割する多層ラミネート１００を示す。
【００２９】図９Ａ〜９Ｄは、本発明のチップ・インダ
クタを製作する代替プロセスを示す。代替プロセスは、
図８Ａ〜８Ｉに示したプロセスと実質的に同じである。
従って、図９Ａ〜９Ｄでは、相違点だけ示している。
クタを製作する代替プロセスを示す。代替プロセスは、
図８Ａ〜８Ｉに示したプロセスと実質的に同じである。
従って、図９Ａ〜９Ｄでは、相違点だけ示している。
【００３０】代替プロセスでは、単一の細長い通路１１
２が、図９Ａに示すように、グリーン・テープ部１１０
に形作られる。
２が、図９Ａに示すように、グリーン・テープ部１１０
に形作られる。
【００３１】図９Ｂは、テープ部１１０の細長い通路１
１２の各々の４つの表面１１４に塗布した導電性インク
の層１１６を示す。
１２の各々の４つの表面１１４に塗布した導電性インク
の層１１６を示す。
【００３２】図９Ｃは、複数の離間横断口径部１１８が
テープ部１１０に形作られているものを示す。口径部１
１０は、各々通路１１２の部分を除去して、チップ・イ
ンダクタの磁性体の狭間のある側面を形成する。各々通
路１１２の残りの部分の導電性インク１１６は、インダ
クタの狭間のある凹み面を延長する巻線部の部分を形作
ることになる。
テープ部１１０に形作られているものを示す。口径部１
１０は、各々通路１１２の部分を除去して、チップ・イ
ンダクタの磁性体の狭間のある側面を形成する。各々通
路１１２の残りの部分の導電性インク１１６は、インダ
クタの狭間のある凹み面を延長する巻線部の部分を形作
ることになる。
【００３３】図９Ｄでは、導電性インクのパターン１２
０が、２つ選択したグリーン・テープ部１１０にスクリ
ーン・プリントされている（１つだけ図示してある）。
パターンは、インダクタのフェース面と取付面とをまた
ぐ巻線部の部分を形成する。グリーン・テープ部１１０
は、前述のように、積載され、ダイスされ、燒結されて
個別にされる。
０が、２つ選択したグリーン・テープ部１１０にスクリ
ーン・プリントされている（１つだけ図示してある）。
パターンは、インダクタのフェース面と取付面とをまた
ぐ巻線部の部分を形成する。グリーン・テープ部１１０
は、前述のように、積載され、ダイスされ、燒結されて
個別にされる。
【００３４】
【発明の効果】前述の発明は上記の実施例を参照しなが
ら説明されているが、種々の修正と変更が本発明の趣旨
から逸脱せずに実施できる。そこで、前述のような、し
かし、それらに限定されない、修正と変更は、特許請求
の範囲に属すると考えられる。
ら説明されているが、種々の修正と変更が本発明の趣旨
から逸脱せずに実施できる。そこで、前述のような、し
かし、それらに限定されない、修正と変更は、特許請求
の範囲に属すると考えられる。
【図１】本発明に基づく低いプロファイルのチップ・イ
ンダクタの斜視図である。
ンダクタの斜視図である。
【図２】図１のチップ・インダクタの平面図である。
【図３】図１のチップ・インダクタの底面図である。
【図４】図２の４−４線における断面図である。
【図５Ａ】２つのチップ・インダクタから組み立てた低
いプロファイルのギャップ付Ｕコア・ペア・インダクタ
又は変成器の斜視図である。
いプロファイルのギャップ付Ｕコア・ペア・インダクタ
又は変成器の斜視図である。
【図５Ｂ】図５Ａのインダクタ又は変成器の略平面図で
ある。
ある。
【図６】３つのチップ・インダクタから組み立てた低い
プロファイルのＥコア・インダクタ又は変成器の略平面
図である。
プロファイルのＥコア・インダクタ又は変成器の略平面
図である。
【図７】４つのチップ・インダクタから組み立てたギャ
ップ付トロイドの略平面図である。
ップ付トロイドの略平面図である。
【図８Ａ】本発明のチップ・インダクタを製作するプロ
セスを示す図である。
セスを示す図である。
【図８Ｂ】本発明のチップ・インダクタを製作するプロ
セスを示す図である。
セスを示す図である。
【図８Ｃ】本発明のチップ・インダクタを製作するプロ
セスを示す図である。
セスを示す図である。
【図８Ｃ】本発明のチップ・インダクタを製作するプロ
セスを示す図である。
セスを示す図である。
【図８Ｄ】本発明のチップ・インダクタを製作するプロ
セスを示す図である。
セスを示す図である。
【図８Ｅ】本発明のチップ・インダクタを製作するプロ
セスを示す図である。
セスを示す図である。
【図８Ｆ】本発明のチップ・インダクタを製作するプロ
セスを示す図である。
セスを示す図である。
【図８Ｇ】本発明のチップ・インダクタを製作するプロ
セスを示す図である。
セスを示す図である。
【図８Ｈ】本発明のチップ・インダクタを製作するプロ
セスを示す図である。
セスを示す図である。
【図８Ｉ】本発明のチップ・インダクタを製作するプロ
セスを示す図である。
セスを示す図である。
【図９Ａ】本発明のチップ・インダクタを製作する代替
プロセスを示す図である。
プロセスを示す図である。
【図９Ｂ】本発明のチップ・インダクタを製作する代替
プロセスを示す図である。
プロセスを示す図である。
【図９Ｃ】本発明のチップ・インダクタを製作する代替
プロセスを示す図である。
プロセスを示す図である。
【図９Ｄ】本発明のチップ・インダクタを製作する代替
プロセスを示す図である。
プロセスを示す図である。
１０ チップ・インダクタ １２ 基体 １４ 巻線部 １６ （巻線部の）部分 １８ 表面部 ２０ 凹み面 ２２ 突出面 ２４ （巻線部の）巻線 ２６ フェース面 ３０ 取付面 ３２ ターミナル端 ３４ 接触パッド
Claims (9)
- 【請求項１】 対抗するフェース面と前記フェース面間
で延長する対抗する側面とを具備する磁性体と、 前記の側面の各々に形成された前記のフェース面間で延
長する凹み面と、 前記の磁性体と一体化された導電性材料の連続する巻線
部において、前記の磁性体のフェース面と前記の凹み面
とに延長する前記の巻線部とを具備する、一体化した低
いプロファイルの誘導性デバイス。 - 【請求項２】 前記の凹み面の各々が２次的な凹み部と
突出部とを交互に繰り返すことによって内部で狭間のあ
る状態になっている請求項１に記載の誘導性デバイス。 - 【請求項３】 前記の巻線部は前記の磁性体上のその位
置に従って幅が変動し、前記の巻線部の前記の部分は前
記の凹み面を延長する前記の巻線部の部分の前記の幅よ
り広い最大幅を有する前記のフェース面を延長する請求
項２に記載の誘導性デバイス。 - 【請求項４】 前記の凹み面を延長する前記の巻線部の
前記の部分は前記の２次的な凹み部の上を通る請求項２
に記載の誘導性デバイス。 - 【請求項５】 前記の巻線部が前記の巻線部のターミナ
ル端に接着パッドを具備し、前記の接着パッドが前記の
磁性体の前記のフェース面の１つに位置している請求項
１に記載の誘導性デバイス。 - 【請求項６】 前記の磁性体がセラミック材料から製作
されている請求項１に記載の誘導性デバイス。 - 【請求項７】 前記の磁性体がフェライト材料から製作
されている請求項１に記載の誘導性デバイス。 - 【請求項８】 前記の巻線部が導電性メッキ材料の層を
含んでいる請求項１に記載の誘導性デバイス。 - 【請求項９】 前記の凹み面を延長する前記の巻線部の
前記の部分が前記の突出部の上を通る請求項２に記載の
誘導性デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/160,978 US6094123A (en) | 1998-09-25 | 1998-09-25 | Low profile surface mount chip inductor |
| US09/160978 | 1998-09-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114050A true JP2000114050A (ja) | 2000-04-21 |
Family
ID=22579285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11269666A Pending JP2000114050A (ja) | 1998-09-25 | 1999-09-24 | 低いプロファイルの表面取付チップ・インダクタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6094123A (ja) |
| EP (1) | EP0989568A3 (ja) |
| JP (1) | JP2000114050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10333198B2 (en) | 2015-03-12 | 2019-06-25 | Murata Manufacturing Co., Ltd. | Antenna apparatus and communication terminal apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1178232C (zh) | 1999-04-26 | 2004-12-01 | 松下电器产业株式会社 | 电子零件及无线终端装置 |
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