JP2000100880A - 半導体集積回路のテスト装置 - Google Patents
半導体集積回路のテスト装置Info
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- JP2000100880A JP2000100880A JP10267872A JP26787298A JP2000100880A JP 2000100880 A JP2000100880 A JP 2000100880A JP 10267872 A JP10267872 A JP 10267872A JP 26787298 A JP26787298 A JP 26787298A JP 2000100880 A JP2000100880 A JP 2000100880A
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Abstract
(57)【要約】
【目的】ウェハの上面におけるプローブカードの移動を
不要にして半導体集積回路のテスト作業を短時間化す
る。 【構成】テスト専用チップ1の制御回路11は、電源入
力用パッド15及び接地用パッド16において外部装置
5からプローブカード4を介して電源の供給を受けて動
作し、バスインタフェース12及びバスライン3を介し
て被テストチップ2のテスト用回路22にテスト用デー
タを出力する。制御回路11は、シリアル通信回路1
3、通信用パッド14及びプローブカード3を介して外
部装置4にテスト結果をシリアル送信する。したがっ
て、テスト専用チップ1はプローブカード4の3本のプ
ロービングピン41〜43を介して外部装置5に接続さ
れ、プローブカード4に備えるべきプローピングピンの
総数は、ウェハ8上の被テストチップ2が有するパッド
の総数に比較して極めて少なくなる。
不要にして半導体集積回路のテスト作業を短時間化す
る。 【構成】テスト専用チップ1の制御回路11は、電源入
力用パッド15及び接地用パッド16において外部装置
5からプローブカード4を介して電源の供給を受けて動
作し、バスインタフェース12及びバスライン3を介し
て被テストチップ2のテスト用回路22にテスト用デー
タを出力する。制御回路11は、シリアル通信回路1
3、通信用パッド14及びプローブカード3を介して外
部装置4にテスト結果をシリアル送信する。したがっ
て、テスト専用チップ1はプローブカード4の3本のプ
ロービングピン41〜43を介して外部装置5に接続さ
れ、プローブカード4に備えるべきプローピングピンの
総数は、ウェハ8上の被テストチップ2が有するパッド
の総数に比較して極めて少なくなる。
Description
【0001】
【産業上の利用分野】この発明は、半導体集積回路をウ
ェハ上でテストする半導体集積回路のテスト装置に関す
る。
ェハ上でテストする半導体集積回路のテスト装置に関す
る。
【0002】
【従来の技術】ウェハ上に多数個のチップとして形成さ
れた半導体集積回路のそれぞれは、製品として出荷する
前に回路機能や電気的特性等をテストする必要がある。
従来、ウェハ上において半導体集積回路の回路機能や電
気的特性等のテストを行う方法として、図8に示すよう
に、ウェハ上に形成された多数の半導体集積回路80の
うちの単一の半導体集積回路80をプローブカード87
を介してウェハテスタ84に接続し、ウェハテスタ84
に予め格納されているテストプログラムに基づいて半導
体集積回路80内に構成された複数の回路のそれぞれの
機能等のテストを行うものがある。
れた半導体集積回路のそれぞれは、製品として出荷する
前に回路機能や電気的特性等をテストする必要がある。
従来、ウェハ上において半導体集積回路の回路機能や電
気的特性等のテストを行う方法として、図8に示すよう
に、ウェハ上に形成された多数の半導体集積回路80の
うちの単一の半導体集積回路80をプローブカード87
を介してウェハテスタ84に接続し、ウェハテスタ84
に予め格納されているテストプログラムに基づいて半導
体集積回路80内に構成された複数の回路のそれぞれの
機能等のテストを行うものがある。
【0003】この方法に用いられるプローブカード87
は、中央の中空部において単一又は数個の半導体集積回
路80に形成されている複数のパッド80aのそれぞれ
に接続される複数のプロービングピン86を突出してお
り、接続用ケーブル85を介してウェハテスタ84に接
続されている。ウェハ上に形成された多数個の半導体集
積回路80のうちの単一又は数個の半導体集積回路80
にプローブカード87の中空部を順次対向させていくこ
とにより、ウェハ上に形成された多数個の半導体集積回
路80の全てについてテストを行うようにしている。
は、中央の中空部において単一又は数個の半導体集積回
路80に形成されている複数のパッド80aのそれぞれ
に接続される複数のプロービングピン86を突出してお
り、接続用ケーブル85を介してウェハテスタ84に接
続されている。ウェハ上に形成された多数個の半導体集
積回路80のうちの単一又は数個の半導体集積回路80
にプローブカード87の中空部を順次対向させていくこ
とにより、ウェハ上に形成された多数個の半導体集積回
路80の全てについてテストを行うようにしている。
【0004】
【発明が解決しようとする課題】しかしながら、半導体
集積回路の各パッドをプローブカードを介してウェハテ
スタに接続して半導体集積回路をテストする方法では、
半導体集積回路の多数のパッドのそれぞれに接続させる
べきプロービングピンを備えるプローブカードの構造
上、1つのプローブカードに対向させることができる半
導体集積回路の数には限りがあり、ウェハ上面における
プローブカードの位置を固定した状態では、一度に単一
又は数個の半導体集積回路に対するテストしか実行する
ことができず、単一又は数個の半導体集積回路に対する
テストが終了する毎にウェハの上面においてプローブカ
ードを順次移動させる必要があり、ウェハ上に形成され
た多数個の半導体集積回路の全てに対するテストを完了
するために長時間を必要とする問題があった。
集積回路の各パッドをプローブカードを介してウェハテ
スタに接続して半導体集積回路をテストする方法では、
半導体集積回路の多数のパッドのそれぞれに接続させる
べきプロービングピンを備えるプローブカードの構造
上、1つのプローブカードに対向させることができる半
導体集積回路の数には限りがあり、ウェハ上面における
プローブカードの位置を固定した状態では、一度に単一
又は数個の半導体集積回路に対するテストしか実行する
ことができず、単一又は数個の半導体集積回路に対する
テストが終了する毎にウェハの上面においてプローブカ
ードを順次移動させる必要があり、ウェハ上に形成され
た多数個の半導体集積回路の全てに対するテストを完了
するために長時間を必要とする問題があった。
【0005】この発明の目的は、ウェハ上に形成したテ
スト専用チップに対してテストデータをシリアル送受信
するプローブを用いてウェハ上に形成した多数個の被テ
ストチップをテストすることにより、各被テストチップ
が有する複数のパッドのそれぞれにプロービングピンを
接続する必要をなくし、ウェハ上に存在する全ての被テ
ストチップが有するパッドの総数に比較してプローブカ
ードが備えるべきプローブピン数を削減することによ
り、ウェハ上に存在する全ての被テストチップに対する
テストを、ウェハの上面における位置を固定した単一の
プローブカードによって行うことができるようにし、ウ
ェハの上面におけるプローブカードの移動を不要にして
半導体集積回路のテスト作業を短時間化することができ
る半導体集積回路のテスト装置を提供することにある。
スト専用チップに対してテストデータをシリアル送受信
するプローブを用いてウェハ上に形成した多数個の被テ
ストチップをテストすることにより、各被テストチップ
が有する複数のパッドのそれぞれにプロービングピンを
接続する必要をなくし、ウェハ上に存在する全ての被テ
ストチップが有するパッドの総数に比較してプローブカ
ードが備えるべきプローブピン数を削減することによ
り、ウェハ上に存在する全ての被テストチップに対する
テストを、ウェハの上面における位置を固定した単一の
プローブカードによって行うことができるようにし、ウ
ェハの上面におけるプローブカードの移動を不要にして
半導体集積回路のテスト作業を短時間化することができ
る半導体集積回路のテスト装置を提供することにある。
【0006】
【課題を解決するための手段】請求項1に記載した発明
は、ウェハ上に形成された多数個の半導体集積回路のチ
ップの一部を被テストチップをテストする制御回路と外
部装置に対してテスト結果をシリアル送信するシリアル
通信回路とを含むテスト専用チップとし、テスト専用チ
ップを単一又は複数の被テストチップ内の各回路に接続
する通信ラインをウェハ上に形成したことを特徴とす
る。
は、ウェハ上に形成された多数個の半導体集積回路のチ
ップの一部を被テストチップをテストする制御回路と外
部装置に対してテスト結果をシリアル送信するシリアル
通信回路とを含むテスト専用チップとし、テスト専用チ
ップを単一又は複数の被テストチップ内の各回路に接続
する通信ラインをウェハ上に形成したことを特徴とす
る。
【0007】請求項1に記載した発明においては、被テ
ストチップが形成されているウェハと同一のウェハ上
に、被テストチップをテストする制御回路と外部装置に
対してテスト結果をシリアル送信するシリアル通信回路
とを含むテスト専用チップ、及び、テスト専用チップを
単一又は複数の被テストチップ内の各回路に接続する通
信ラインが形成される。したがって、ウェハ上の被テス
トチップ内の各回路は、同一のウェハ上に形成されたテ
スト専用チップ内の制御回路によってテストされ、その
テスト結果はシリアル通信回路により単一の通信ライン
を介して外部装置にシリアル送信されるため、ウェハと
外部装置との間に配置すべき通信ライン数がウェハ上に
存在する被テストチップのパッドの総数に比較して極め
て少なくなる。
ストチップが形成されているウェハと同一のウェハ上
に、被テストチップをテストする制御回路と外部装置に
対してテスト結果をシリアル送信するシリアル通信回路
とを含むテスト専用チップ、及び、テスト専用チップを
単一又は複数の被テストチップ内の各回路に接続する通
信ラインが形成される。したがって、ウェハ上の被テス
トチップ内の各回路は、同一のウェハ上に形成されたテ
スト専用チップ内の制御回路によってテストされ、その
テスト結果はシリアル通信回路により単一の通信ライン
を介して外部装置にシリアル送信されるため、ウェハと
外部装置との間に配置すべき通信ライン数がウェハ上に
存在する被テストチップのパッドの総数に比較して極め
て少なくなる。
【0008】請求項2に記載した発明は、前記テスト専
用チップが、テスト専用チップのシリアル通信回路に接
続されるシリアル通信ライン、及び、テスト専用チップ
に対して電源を供給する電源ラインを備えたプローブカ
ードを介して外部装置に接続されることを特徴とする。
用チップが、テスト専用チップのシリアル通信回路に接
続されるシリアル通信ライン、及び、テスト専用チップ
に対して電源を供給する電源ラインを備えたプローブカ
ードを介して外部装置に接続されることを特徴とする。
【0009】請求項2に記載した発明においては、ウェ
ハ上に形成されたテスト専用チップと外部装置とが、シ
リアル通信ライン及び電源ラインを備えたプローブカー
ドを介して接続される。したがって、プローブカードと
テスト専用チップとの間に配置すべきライン数が、ウェ
ハ上に存在する被テストチップのパッドの総数に比較し
て極めて少なくなり、ウェハ上に存在する全てのテスト
専用チップとの間に接続すべきラインをプローブカード
に形成することができ、ウェハ上に存在する被テストチ
ップの全てをテストするためにウェハの上面においてプ
ローブカードを移動させる必要がない。
ハ上に形成されたテスト専用チップと外部装置とが、シ
リアル通信ライン及び電源ラインを備えたプローブカー
ドを介して接続される。したがって、プローブカードと
テスト専用チップとの間に配置すべきライン数が、ウェ
ハ上に存在する被テストチップのパッドの総数に比較し
て極めて少なくなり、ウェハ上に存在する全てのテスト
専用チップとの間に接続すべきラインをプローブカード
に形成することができ、ウェハ上に存在する被テストチ
ップの全てをテストするためにウェハの上面においてプ
ローブカードを移動させる必要がない。
【0010】請求項3に記載した発明は、前記被テスト
チップが、テスト専用チップの制御回路によって制御さ
れるテスト用回路を含むことを特徴とする。
チップが、テスト専用チップの制御回路によって制御さ
れるテスト用回路を含むことを特徴とする。
【0011】請求項3に記載した発明においては、被テ
ストチップのそれぞれが、テスト専用チップ内の制御回
路によって制御されるテスト用回路を備える。したがっ
て、単一のテスト専用チップによって複数の被テストチ
ップをテストする際に、複数のテスト用回路をテスト専
用チップ内に構成する必要がなく、ウェハ上におけるテ
スト専用チップの専有面積が増加することがない。
ストチップのそれぞれが、テスト専用チップ内の制御回
路によって制御されるテスト用回路を備える。したがっ
て、単一のテスト専用チップによって複数の被テストチ
ップをテストする際に、複数のテスト用回路をテスト専
用チップ内に構成する必要がなく、ウェハ上におけるテ
スト専用チップの専有面積が増加することがない。
【0012】請求項4に記載した発明は、前記被テスト
チップが、テスト専用チップを介して電源の供給を受け
ることを特徴とする。
チップが、テスト専用チップを介して電源の供給を受け
ることを特徴とする。
【0013】請求項4に記載した発明においては、テス
ト専用チップから被テストチップに電源が供給される。
したがって、被テストチップのテスト時に、ウェハ上に
形成された多数個の被テストチップのそれぞれに外部か
ら個別に電源を供給するための電源ラインを接続する必
要がない。
ト専用チップから被テストチップに電源が供給される。
したがって、被テストチップのテスト時に、ウェハ上に
形成された多数個の被テストチップのそれぞれに外部か
ら個別に電源を供給するための電源ラインを接続する必
要がない。
【0014】請求項5に記載した発明は、前記被テスト
チップとテスト専用チップとの間の通信ラインが、被テ
ストチップ内においてテスト専用チップからの切断信号
に基づいて切断されることを特徴とする。
チップとテスト専用チップとの間の通信ラインが、被テ
ストチップ内においてテスト専用チップからの切断信号
に基づいて切断されることを特徴とする。
【0015】請求項5に記載した発明においては、被テ
ストチップとテスト専用チップとの間の通信ラインが被
テストチップ内において切断される。したがって、ウェ
ハからダイシングした後において被テストチップの端部
に露出する通信ラインが、被テストチップ内に形成され
た回路に電気的に接続されることがなく、被テストチッ
プ内の回路が外部のノイズの影響を受けることがない。
ストチップとテスト専用チップとの間の通信ラインが被
テストチップ内において切断される。したがって、ウェ
ハからダイシングした後において被テストチップの端部
に露出する通信ラインが、被テストチップ内に形成され
た回路に電気的に接続されることがなく、被テストチッ
プ内の回路が外部のノイズの影響を受けることがない。
【0016】請求項6に記載した発明は、前記被テスト
チップ内のテスト用回路に対する電源ラインが、テスト
専用チップからの切断信号に基づいて切断されることを
特徴とする。
チップ内のテスト用回路に対する電源ラインが、テスト
専用チップからの切断信号に基づいて切断されることを
特徴とする。
【0017】請求項6に記載した発明においては、被テ
ストチップ内に形成されたテスト用回路に対する電源ラ
インがテスト専用チップからの切断信号に基づいて切断
される。したがって、被テストチップがウェハからダイ
シングされた後に、被テストチップ内のテスト用回路に
電源が供給されることがない。
ストチップ内に形成されたテスト用回路に対する電源ラ
インがテスト専用チップからの切断信号に基づいて切断
される。したがって、被テストチップがウェハからダイ
シングされた後に、被テストチップ内のテスト用回路に
電源が供給されることがない。
【0018】請求項7に記載した発明は、前記被テスト
チップが、テスト作業が正常に終了したか否かの状態を
記憶する不揮発性メモリを備えたことを特徴とする。
チップが、テスト作業が正常に終了したか否かの状態を
記憶する不揮発性メモリを備えたことを特徴とする。
【0019】請求項7に記載した発明においては、被テ
ストチップ内の不揮発性メモリにテスト作業が正常に終
了したか否かの状態が保存される。したがって、ウェハ
から被テストチップをダイシングした後に不揮発性メモ
リの記憶内容を読み出すことにより被テストチップのテ
スト作業が正常に終了したか否かを確認できる。
ストチップ内の不揮発性メモリにテスト作業が正常に終
了したか否かの状態が保存される。したがって、ウェハ
から被テストチップをダイシングした後に不揮発性メモ
リの記憶内容を読み出すことにより被テストチップのテ
スト作業が正常に終了したか否かを確認できる。
【0020】請求項8に記載した発明は、前記テスト専
用チップが、自己診断回路を備え、自己診断回路による
自己診断結果に基づいて外部装置との間の電源ラインを
テスト専用チップ内で切断することを特徴とする。
用チップが、自己診断回路を備え、自己診断回路による
自己診断結果に基づいて外部装置との間の電源ラインを
テスト専用チップ内で切断することを特徴とする。
【0021】請求項8に記載した発明においては、テス
ト専用チップと外部装置との間の電源ラインがテスト専
用チップの自己診断結果に基づいてテスト専用チップ内
で切断される。したがって、テスト専用チップの機能が
正常でない場合には、テスト専用チップによる被テスト
チップのテストは行われない。
ト専用チップと外部装置との間の電源ラインがテスト専
用チップの自己診断結果に基づいてテスト専用チップ内
で切断される。したがって、テスト専用チップの機能が
正常でない場合には、テスト専用チップによる被テスト
チップのテストは行われない。
【0022】
【実施の形態】図1は、この発明の実施形態に係る半導
体集積回路のテスト装置を適用したウェハにおける被テ
ストチップとテスト専用チップとの配置状態を示す図で
ある。ウェハ8上においてマトリックス状に多数個形成
された半導体集積回路のうち、3×3の小マトリックス
の中心に位置する半導体集積回路がこの発明のテスト専
用チップ1にされており、テスト専用チップ1の周囲に
位置する8個の半導体集積回路が製品となるこの発明の
被テストチップ2である。各テスト専用チップ1は、周
囲に位置する最大8個の被テストチップ2をテストす
る。
体集積回路のテスト装置を適用したウェハにおける被テ
ストチップとテスト専用チップとの配置状態を示す図で
ある。ウェハ8上においてマトリックス状に多数個形成
された半導体集積回路のうち、3×3の小マトリックス
の中心に位置する半導体集積回路がこの発明のテスト専
用チップ1にされており、テスト専用チップ1の周囲に
位置する8個の半導体集積回路が製品となるこの発明の
被テストチップ2である。各テスト専用チップ1は、周
囲に位置する最大8個の被テストチップ2をテストす
る。
【0023】図2は、この発明の第1の実施形態に係る
半導体集積回路のテスト装置の構成を示すブロック図で
ある。ウェハ8上に形成されたテスト専用チップ1は、
制御回路11、バスインタフェース12、シリアル通信
回路13、通信用パッド14、電源入力用パッド15及
び接地用パッド16を備えている。ウェハ8上に形成さ
れた被テストチップ2は、チップ本体回路21及びテス
ト用回路22を備えている。テスト専用チップ1は、最
大8個の被テストチップ2にバスライン3を介して接続
されている。バスライン3は、テスト専用チップ1及び
被テストチップ2とともにウェハ8上に形成される。テ
スト専用チップ1のパッド14〜16には、プローブカ
ード4から突出したプロービングピン41〜43のそれ
ぞれが接続される。プローブカード4は、ケーブル6を
介して外部装置5に接続されている。
半導体集積回路のテスト装置の構成を示すブロック図で
ある。ウェハ8上に形成されたテスト専用チップ1は、
制御回路11、バスインタフェース12、シリアル通信
回路13、通信用パッド14、電源入力用パッド15及
び接地用パッド16を備えている。ウェハ8上に形成さ
れた被テストチップ2は、チップ本体回路21及びテス
ト用回路22を備えている。テスト専用チップ1は、最
大8個の被テストチップ2にバスライン3を介して接続
されている。バスライン3は、テスト専用チップ1及び
被テストチップ2とともにウェハ8上に形成される。テ
スト専用チップ1のパッド14〜16には、プローブカ
ード4から突出したプロービングピン41〜43のそれ
ぞれが接続される。プローブカード4は、ケーブル6を
介して外部装置5に接続されている。
【0024】テスト専用チップ1の制御回路11は、電
源入力用パッド15及び接地用パッド16において外部
装置5からプローブカード4を介して電源の供給を受け
て動作し、バスインタフェース12及びバスライン3を
介して被テストチップ2のそれぞれのテスト用回路22
に対してテスト用データを出力する。また、制御回路1
1は、シリアル通信回路13、通信用パッド14及びプ
ローブカード3を介して外部装置4にテスト結果をシリ
アル送信する。被テストチップ2のテスト用回路22
は、テスト専用チップ1の制御回路11から送信された
テスト用データに基づいて動作し、チップ本体回路21
を構成する各回路の機能等のテストを行う。テスト用回
路22は、このテスト結果をバスライン3を介してテス
ト専用チップ1に送信する。
源入力用パッド15及び接地用パッド16において外部
装置5からプローブカード4を介して電源の供給を受け
て動作し、バスインタフェース12及びバスライン3を
介して被テストチップ2のそれぞれのテスト用回路22
に対してテスト用データを出力する。また、制御回路1
1は、シリアル通信回路13、通信用パッド14及びプ
ローブカード3を介して外部装置4にテスト結果をシリ
アル送信する。被テストチップ2のテスト用回路22
は、テスト専用チップ1の制御回路11から送信された
テスト用データに基づいて動作し、チップ本体回路21
を構成する各回路の機能等のテストを行う。テスト用回
路22は、このテスト結果をバスライン3を介してテス
ト専用チップ1に送信する。
【0025】図3は、上記半導体集積回路のテスト装置
におけるプローブカードの構成を示す外観図である。前
述のように、プローブカード4は、3本1組のプロービ
ングピン41〜43を複数組突出して備えており、ケー
ブル6を介して外部装置5に接続されている。プローブ
カード4は、ウェハ8に形成された被テストチップ2の
テスト時に、ウェハ8の上面の所定位置に固定的に配置
される。このとき、プロービングピン41〜43は、各
テスト専用チップ1のパッド14〜16のそれぞれに接
続される。
におけるプローブカードの構成を示す外観図である。前
述のように、プローブカード4は、3本1組のプロービ
ングピン41〜43を複数組突出して備えており、ケー
ブル6を介して外部装置5に接続されている。プローブ
カード4は、ウェハ8に形成された被テストチップ2の
テスト時に、ウェハ8の上面の所定位置に固定的に配置
される。このとき、プロービングピン41〜43は、各
テスト専用チップ1のパッド14〜16のそれぞれに接
続される。
【0026】以上の構成により、被テストチップ2のチ
ップ本体回路21の機能等をテストする際に、最大8個
の被テストチップ2をテストするテスト専用チップ1の
それぞれに、プローブカード4に形成された3本1組の
プロービングピン41〜43を接続することにより、テ
スト専用チップ1からプローブカード4を経由してテス
ト結果データを外部装置5にシリアル送信することがで
きる。したがって、ウェハ8上に形成されたテスト専用
チップ2の総数に3を乗じた数のプローブピンを形成し
たプローブカード4をウェハ8の上面に固定的に配置し
て、ウェハ8上に形成された全ての被テストチップ2を
テストすることができる。これによって、被テストチッ
プ2のテスト時にプローブカード4をウェハ8の上面に
おいて移動させる必要がなく、被テストチップ2のテス
ト作業を短時間化することができる。
ップ本体回路21の機能等をテストする際に、最大8個
の被テストチップ2をテストするテスト専用チップ1の
それぞれに、プローブカード4に形成された3本1組の
プロービングピン41〜43を接続することにより、テ
スト専用チップ1からプローブカード4を経由してテス
ト結果データを外部装置5にシリアル送信することがで
きる。したがって、ウェハ8上に形成されたテスト専用
チップ2の総数に3を乗じた数のプローブピンを形成し
たプローブカード4をウェハ8の上面に固定的に配置し
て、ウェハ8上に形成された全ての被テストチップ2を
テストすることができる。これによって、被テストチッ
プ2のテスト時にプローブカード4をウェハ8の上面に
おいて移動させる必要がなく、被テストチップ2のテス
ト作業を短時間化することができる。
【0027】また、被テストチップ2のそれぞれにテス
ト用回路22を備えているため、単一の被テストチップ
2に対するテストに要する時間においてウェハ8上に形
成された全ての被テストチップ2に対するテストが完了
し、テスト作業をさらに短時間化することができる。
ト用回路22を備えているため、単一の被テストチップ
2に対するテストに要する時間においてウェハ8上に形
成された全ての被テストチップ2に対するテストが完了
し、テスト作業をさらに短時間化することができる。
【0028】なお、テスト専用チップ1内に、最大8個
の被テストチップ2のそれぞれに対応したテスト用回路
22を形成することによって同様の効果を得ることがで
きる。但し、この場合にはウェハ8上におけるテスト専
用チップ1の専有面積が増加する可能性がある。
の被テストチップ2のそれぞれに対応したテスト用回路
22を形成することによって同様の効果を得ることがで
きる。但し、この場合にはウェハ8上におけるテスト専
用チップ1の専有面積が増加する可能性がある。
【0029】また、テスト専用チップ1内に単一のテス
ト用回路22を形成し、最大8個の被テストチップ2に
対して順次切り換えて単一のテスト用回路22を使用す
ることもできる。この場合には、8個の被テストチップ
2を順次テストするために要する時間でウェハ8上に形
成された全ての被テストチップ2をテストすることにな
るが、少なくともプローブカード4を移動させる時間は
削減される。
ト用回路22を形成し、最大8個の被テストチップ2に
対して順次切り換えて単一のテスト用回路22を使用す
ることもできる。この場合には、8個の被テストチップ
2を順次テストするために要する時間でウェハ8上に形
成された全ての被テストチップ2をテストすることにな
るが、少なくともプローブカード4を移動させる時間は
削減される。
【0030】図4は、この発明の第2の実施形態に係る
半導体集積回路のテスト装置の構成を示すブロック図で
ある。この実施形態に係るテスト装置では、テスト専用
チップ1内に電源分配回路17を備えている。電源分配
回路17は、電源用パッド15,16を介して外部装置
5から供給された電源を電源ライン18を介して最大8
個の被テストチップ2に分配して供給する。
半導体集積回路のテスト装置の構成を示すブロック図で
ある。この実施形態に係るテスト装置では、テスト専用
チップ1内に電源分配回路17を備えている。電源分配
回路17は、電源用パッド15,16を介して外部装置
5から供給された電源を電源ライン18を介して最大8
個の被テストチップ2に分配して供給する。
【0031】このように、テスト専用チップ1がテスト
を行う被テストチップ2のそれぞれに対してテスト専用
チップ1から電源を供給することにより、ウェハ8上の
被テストチップ2に対して、テスト時の動作のための電
源を外部装置から個別に供給する電源ラインを設ける必
要がない。
を行う被テストチップ2のそれぞれに対してテスト専用
チップ1から電源を供給することにより、ウェハ8上の
被テストチップ2に対して、テスト時の動作のための電
源を外部装置から個別に供給する電源ラインを設ける必
要がない。
【0032】図5は、この発明の第3の実施形態に係る
半導体集積回路のテスト装置の構成を示すブロック図で
ある。この実施形態に係るテスト装置では、被テストチ
ップ2内において、テスト専用チップ1との間に接続さ
れたバスライン3の一部にヒューズ24を配置し、テス
ト用回路22に電源を供給する電源ライン23の一部に
切断回路25を配置している。切断回路25は、ヒュー
ズ25a及びトランジスタ25bとを含む。トランジス
タ25bのベース端子は、信号ライン26を介してテス
ト専用チップ1に接続されている。
半導体集積回路のテスト装置の構成を示すブロック図で
ある。この実施形態に係るテスト装置では、被テストチ
ップ2内において、テスト専用チップ1との間に接続さ
れたバスライン3の一部にヒューズ24を配置し、テス
ト用回路22に電源を供給する電源ライン23の一部に
切断回路25を配置している。切断回路25は、ヒュー
ズ25a及びトランジスタ25bとを含む。トランジス
タ25bのベース端子は、信号ライン26を介してテス
ト専用チップ1に接続されている。
【0033】このように構成された被テストチップ2に
ついてのテスト作業が終了すると、CPUテスト専用チ
ップ1は、バスライン3に含まれる信号ライン26を介
してトランジスタ25bのベース端子に切断信号を出力
する。この切断信号によってトランジスタ25bがオン
し、電源ライン23におけるヒューズ25aのテスト用
回路22側が接地され、電源パッド27から電源ライン
23に過大な電流が流れ、ヒューズ25aが溶断する。
これによって、テスト用回路22に対する電源の供給が
絶たれる。この後、テスト専用チップ1はバスライン3
に過大電圧を印加する。これによってヒューズ24が溶
断し、被テストチップ2のチップ本体回路21及びテス
ト用回路22は、バスライン3から電気的に切断され
る。
ついてのテスト作業が終了すると、CPUテスト専用チ
ップ1は、バスライン3に含まれる信号ライン26を介
してトランジスタ25bのベース端子に切断信号を出力
する。この切断信号によってトランジスタ25bがオン
し、電源ライン23におけるヒューズ25aのテスト用
回路22側が接地され、電源パッド27から電源ライン
23に過大な電流が流れ、ヒューズ25aが溶断する。
これによって、テスト用回路22に対する電源の供給が
絶たれる。この後、テスト専用チップ1はバスライン3
に過大電圧を印加する。これによってヒューズ24が溶
断し、被テストチップ2のチップ本体回路21及びテス
ト用回路22は、バスライン3から電気的に切断され
る。
【0034】このようにして、テスト作業終了後におい
て、被テストチップ2内のテスト用回路22に対する電
源ライン23を切断することにより、テスト作業終了後
の被テストチップ2を半導体集積回路として任意の回路
において使用する場合に、テスト用回路22において電
力が消費されることがなく、半導体集積回路の電力消費
量の増加を招くことがない。また、ウェハ8からダイシ
ングによって切り出された被テストチップ2の端部に
は、切断されたバスライン3の一部が露出することにな
るが、被テストチップ2の内部回路はバスライン3に接
続されていないために外部ノイズの影響を受けることが
なく、安定した動作状態が維持される。
て、被テストチップ2内のテスト用回路22に対する電
源ライン23を切断することにより、テスト作業終了後
の被テストチップ2を半導体集積回路として任意の回路
において使用する場合に、テスト用回路22において電
力が消費されることがなく、半導体集積回路の電力消費
量の増加を招くことがない。また、ウェハ8からダイシ
ングによって切り出された被テストチップ2の端部に
は、切断されたバスライン3の一部が露出することにな
るが、被テストチップ2の内部回路はバスライン3に接
続されていないために外部ノイズの影響を受けることが
なく、安定した動作状態が維持される。
【0035】図6は、この発明の第4の実施形態に係る
半導体集積回路のテスト装置の構成を示すブロック図で
ある。この実施形態に係るテスト装置では、テスト専用
チップ1内に自己診断回路19及び電源ライン切断回路
20を備えている。自己診断回路19は、被テストチッ
プ2に対するテスト作業の実行前に制御回路11が正常
にテスト作業を実行するか否かを診断する。電源ライン
切断回路20は、電源入力用パッド15と制御回路11
との間を接続する電源ライン15a内に挿入されたヒュ
ーズ20a、及び、電源ライン15aにおいてヒューズ
20aの制御回路11側に接続されたトランジスタ20
bを含む。
半導体集積回路のテスト装置の構成を示すブロック図で
ある。この実施形態に係るテスト装置では、テスト専用
チップ1内に自己診断回路19及び電源ライン切断回路
20を備えている。自己診断回路19は、被テストチッ
プ2に対するテスト作業の実行前に制御回路11が正常
にテスト作業を実行するか否かを診断する。電源ライン
切断回路20は、電源入力用パッド15と制御回路11
との間を接続する電源ライン15a内に挿入されたヒュ
ーズ20a、及び、電源ライン15aにおいてヒューズ
20aの制御回路11側に接続されたトランジスタ20
bを含む。
【0036】自己診断回路19は、制御回路11が正常
に動作しない場合に、トランジスタ20bのベース端子
に切断信号を出力する。この切断信号によってトランジ
スタ20bがオンし、電源ライン15aにおけるヒュー
ズ20aの制御回路11側が接地される。これによっ
て、電源ライン15aに過大な電流が流れ、ヒューズ2
0aが溶断して制御回路11に電源が供給されなくな
る。このようにして、制御回路11が適正に動作しない
テスト専用チップ1によっては被テストチップ2に対す
るテスト作業が実行されることがなく、被テストチップ
2についての誤ったテスト結果が外部装置に出力される
ことがない。
に動作しない場合に、トランジスタ20bのベース端子
に切断信号を出力する。この切断信号によってトランジ
スタ20bがオンし、電源ライン15aにおけるヒュー
ズ20aの制御回路11側が接地される。これによっ
て、電源ライン15aに過大な電流が流れ、ヒューズ2
0aが溶断して制御回路11に電源が供給されなくな
る。このようにして、制御回路11が適正に動作しない
テスト専用チップ1によっては被テストチップ2に対す
るテスト作業が実行されることがなく、被テストチップ
2についての誤ったテスト結果が外部装置に出力される
ことがない。
【0037】図7は、この発明の第5の実施形態に係る
半導体集積回路のテスト装置の構成を示すブロック図で
ある。この実施形態に係るテスト装置では、被テストチ
ップ2内に不揮発性メモリ27を備えている。この不揮
発性メモリ27は、テスト用回路22に接続されてお
り、テスト作業が正常に実行されたか否かの状態を記憶
する。テスト専用チップ1によるテスト作業が正常に終
了した場合に、テスト用回路22から不揮発性メモリ2
7に正常終了フラグが書き込まれる。不揮発性メモリ2
7は、被テストチップ2がダイシングによってウェハ8
から切り出された後においても、正常終了フラグを継続
して記憶している。
半導体集積回路のテスト装置の構成を示すブロック図で
ある。この実施形態に係るテスト装置では、被テストチ
ップ2内に不揮発性メモリ27を備えている。この不揮
発性メモリ27は、テスト用回路22に接続されてお
り、テスト作業が正常に実行されたか否かの状態を記憶
する。テスト専用チップ1によるテスト作業が正常に終
了した場合に、テスト用回路22から不揮発性メモリ2
7に正常終了フラグが書き込まれる。不揮発性メモリ2
7は、被テストチップ2がダイシングによってウェハ8
から切り出された後においても、正常終了フラグを継続
して記憶している。
【0038】したがって、ウェハ8から切り出された被
テストチップ2の不揮発性メモリ27に正常終了フラグ
が記憶されているか否かをチェックすることにより、被
テストチップ2に対するテスト作業が正常に行われたか
否かを判別することができ、不揮発性メモリ27に正常
終了フラグか記憶されていない被テストチップ2に対し
ては、別のテスト装置によってテスト作業を実行するこ
とにより、被テストチップ2の機能等のテスト作業を適
正に行うことができる。この場合には、テスト専用チッ
プ1によって切断されなかったバスライン3を介して、
別のテスト装置からテスト専用チップ22にテストデー
タを入力することができる。
テストチップ2の不揮発性メモリ27に正常終了フラグ
が記憶されているか否かをチェックすることにより、被
テストチップ2に対するテスト作業が正常に行われたか
否かを判別することができ、不揮発性メモリ27に正常
終了フラグか記憶されていない被テストチップ2に対し
ては、別のテスト装置によってテスト作業を実行するこ
とにより、被テストチップ2の機能等のテスト作業を適
正に行うことができる。この場合には、テスト専用チッ
プ1によって切断されなかったバスライン3を介して、
別のテスト装置からテスト専用チップ22にテストデー
タを入力することができる。
【0039】なお、テスト専用チップ1による被テスト
チップ2に対するテスト作業が正常に終了した場合に、
テスト結果を不揮発性メモリ27に格納するようにして
もよい。
チップ2に対するテスト作業が正常に終了した場合に、
テスト結果を不揮発性メモリ27に格納するようにして
もよい。
【0040】
【発明の効果】請求項1に記載した発明によれば、被テ
ストチップが形成されているウェハと同一のウェハ上
に、被テストチップをテストする制御回路と外部装置に
対してテスト結果をシリアル送信するシリアル通信回路
とを含むテスト専用チップ、及び、テスト専用チップを
単一又は複数の被テストチップ内の各回路に接続する通
信ラインを形成することにより、ウェハ上の被テストチ
ップ内の各回路を、同一のウェハ上に形成されたテスト
専用チップ内の制御回路によってテストし、そのテスト
結果をシリアル通信回路により単一の通信ラインを介し
て外部装置にシリアル送信することができ、ウェハと外
部装置との間に配置すべき通信ライン数をウェハ上に存
在する被テストチップのパッドの総数に比較して極めて
少なくすることができ、テスト装置の構成を簡略化する
ことができる。
ストチップが形成されているウェハと同一のウェハ上
に、被テストチップをテストする制御回路と外部装置に
対してテスト結果をシリアル送信するシリアル通信回路
とを含むテスト専用チップ、及び、テスト専用チップを
単一又は複数の被テストチップ内の各回路に接続する通
信ラインを形成することにより、ウェハ上の被テストチ
ップ内の各回路を、同一のウェハ上に形成されたテスト
専用チップ内の制御回路によってテストし、そのテスト
結果をシリアル通信回路により単一の通信ラインを介し
て外部装置にシリアル送信することができ、ウェハと外
部装置との間に配置すべき通信ライン数をウェハ上に存
在する被テストチップのパッドの総数に比較して極めて
少なくすることができ、テスト装置の構成を簡略化する
ことができる。
【0041】請求項2に記載した発明によれば、ウェハ
上に形成されたテスト専用チップと外部装置とを、シリ
アル通信ライン及び電源ラインを備えたプローブカード
を介して接続することにより、プローブカードとテスト
専用チップとの間に配置すべきライン数をウェハ上に存
在する被テストチップのパッドの総数に比較して極めて
少なくすることができ、ウェハ上に存在する全てのテス
ト専用チップとの間に接続すべきラインをプローブカー
ドに形成することができ、ウェハ上に存在する被テスト
チップの全てをテストするためにウェハの上面において
プローブカードを移動させる必要がなく、テスト作業時
間を短縮することができる。
上に形成されたテスト専用チップと外部装置とを、シリ
アル通信ライン及び電源ラインを備えたプローブカード
を介して接続することにより、プローブカードとテスト
専用チップとの間に配置すべきライン数をウェハ上に存
在する被テストチップのパッドの総数に比較して極めて
少なくすることができ、ウェハ上に存在する全てのテス
ト専用チップとの間に接続すべきラインをプローブカー
ドに形成することができ、ウェハ上に存在する被テスト
チップの全てをテストするためにウェハの上面において
プローブカードを移動させる必要がなく、テスト作業時
間を短縮することができる。
【0042】請求項3に記載した発明によれば、被テス
トチップのそれぞれに、テスト専用チップ内の制御回路
によって制御されるテスト用回路を備えることにより、
単一のテスト専用チップによって複数の被テストチップ
をテストする際に、複数のテスト用回路をテスト専用チ
ップ内に構成する必要がなく、ウェハ上におけるテスト
専用チップの専有面積の増加を防止することができる。
トチップのそれぞれに、テスト専用チップ内の制御回路
によって制御されるテスト用回路を備えることにより、
単一のテスト専用チップによって複数の被テストチップ
をテストする際に、複数のテスト用回路をテスト専用チ
ップ内に構成する必要がなく、ウェハ上におけるテスト
専用チップの専有面積の増加を防止することができる。
【0043】請求項4に記載した発明によれば、テスト
専用チップから被テストチップに電源を供給することに
より、被テストチップのテスト作業時にウェハ上に形成
された多数個の被テストチップのそれぞれに外部から個
別に電源を供給するための電源ラインを備える必要がな
く、テスト装置の構成を簡略化することができる。
専用チップから被テストチップに電源を供給することに
より、被テストチップのテスト作業時にウェハ上に形成
された多数個の被テストチップのそれぞれに外部から個
別に電源を供給するための電源ラインを備える必要がな
く、テスト装置の構成を簡略化することができる。
【0044】請求項5に記載した発明によれば、被テス
トチップとテスト専用チップとの間の通信ラインを被テ
ストチップ内において切断することにより、ウェハから
ダイシングした後において被テストチップの端部に露出
する通信ラインが被テストチップ内に形成された回路に
電気的に接続されることがなく、被テストチップ内の回
路に外部のノイズが影響を与えないようにして被テスト
チップ内の回路の安定した動作を維持することができ
る。
トチップとテスト専用チップとの間の通信ラインを被テ
ストチップ内において切断することにより、ウェハから
ダイシングした後において被テストチップの端部に露出
する通信ラインが被テストチップ内に形成された回路に
電気的に接続されることがなく、被テストチップ内の回
路に外部のノイズが影響を与えないようにして被テスト
チップ内の回路の安定した動作を維持することができ
る。
【0045】請求項6に記載した発明によれば、被テス
トチップ内に形成されたテスト用回路に対する電源ライ
ンをテスト専用チップからの切断信号に基づいて切断す
ることにより、被テストチップがウェハからダイシング
された後に、被テストチップ内のテスト用回路に電源が
供給されないようにし、被テストチップの電力消費量の
増加を防止することができる。
トチップ内に形成されたテスト用回路に対する電源ライ
ンをテスト専用チップからの切断信号に基づいて切断す
ることにより、被テストチップがウェハからダイシング
された後に、被テストチップ内のテスト用回路に電源が
供給されないようにし、被テストチップの電力消費量の
増加を防止することができる。
【0046】請求項7に記載した発明によれば、被テス
トチップ内の不揮発性メモリにテスト作業が正常に終了
したか否かの状態を保存することにより、ウェハから被
テストチップを切り出した後に不揮発性メモリの記憶内
容を読み出して被テストチップに対するテスト作業が適
正に実行されたか否かを確認することができる。
トチップ内の不揮発性メモリにテスト作業が正常に終了
したか否かの状態を保存することにより、ウェハから被
テストチップを切り出した後に不揮発性メモリの記憶内
容を読み出して被テストチップに対するテスト作業が適
正に実行されたか否かを確認することができる。
【0047】請求項8に記載した発明によれば、テスト
専用チップと外部装置との間の電源ラインをテスト専用
チップの自己診断結果に基づいてテスト専用チップ内で
切断することにより、テスト専用チップの機能が正常で
ない場合に、テスト専用チップによる被テストチップの
テストは行わないようにすることができる。
専用チップと外部装置との間の電源ラインをテスト専用
チップの自己診断結果に基づいてテスト専用チップ内で
切断することにより、テスト専用チップの機能が正常で
ない場合に、テスト専用チップによる被テストチップの
テストは行わないようにすることができる。
【図1】この発明の実施形態に係る半導体集積回路のテ
スト装置を適用したウェハにおける被テストチップとテ
スト専用チップとの配置状態を示す図である。
スト装置を適用したウェハにおける被テストチップとテ
スト専用チップとの配置状態を示す図である。
【図2】この発明の第1の実施形態に係る半導体集積回
路のテスト装置の構成を示すブロック図である。
路のテスト装置の構成を示すブロック図である。
【図3】上記半導体集積回路のテスト装置におけるプロ
ーブカードの構成を示す外観図である。
ーブカードの構成を示す外観図である。
【図4】この発明の第2の実施形態に係る半導体集積回
路のテスト装置の構成を示すブロック図である。
路のテスト装置の構成を示すブロック図である。
【図5】この発明の第3の実施形態に係る半導体集積回
路のテスト装置の構成を示すブロック図である。
路のテスト装置の構成を示すブロック図である。
【図6】この発明の第4の実施形態に係る半導体集積回
路のテスト装置の構成を示すブロック図である。
路のテスト装置の構成を示すブロック図である。
【図7】この発明の第5の実施形態に係る半導体集積回
路のテスト装置の構成を示すブロック図である。
路のテスト装置の構成を示すブロック図である。
【図8】従来の半導体集積回路のテスト装置の構成を示
すブロック図である。
すブロック図である。
1−テスト専用チップ 2−被テストチップ 3−バスライン 4−プローブカード 5−外部装置 8−ウェハ 11−制御回路 13−シリアル通信回路 21−チップ本体回路 22−テスト用回路 41〜43−プロービングピン
フロントページの続き Fターム(参考) 2G032 AB01 AE10 AE11 AE12 AE14 AF01 AG02 AH07 AK11 AK12 AK19 AL14 4M106 AA02 AA08 AC02 BA01 BA14 DD10 DH01 DH60 DJ21
Claims (8)
- 【請求項1】ウェハ上に形成された多数個の半導体集積
回路のチップの一部を被テストチップをテストする制御
回路と外部装置に対してテスト結果をシリアル送信する
シリアル通信回路とを含むテスト専用チップとし、テス
ト専用チップを単一又は複数の被テストチップ内の各回
路に接続する通信ラインをウェハ上に形成したことを特
徴とする半導体集積回路のテスト装置。 - 【請求項2】前記テスト専用チップが、テスト専用チッ
プのシリアル通信回路に接続されるシリアル通信ライ
ン、及び、テスト専用チップに対して電源を供給する電
源ラインを備えたプローブカードを介して外部装置に接
続される請求項1に記載の半導体集積回路のテスト装
置。 - 【請求項3】前記被テストチップが、テスト専用チップ
の制御回路によって制御されるテスト用回路を含む請求
項1又は2に記載の半導体集積回路のテスト装置。 - 【請求項4】前記被テストチップが、テスト専用チップ
を介して電源の供給を受ける請求項1乃至3のいずれか
に記載の半導体集積回路のテスト装置。 - 【請求項5】前記被テストチップとテスト専用チップと
の間の通信ラインが、被テストチップ内においてテスト
専用チップからの切断信号に基づいて切断される請求項
1乃至4のいずれかに記載の半導体集積回路のテスト装
置。 - 【請求項6】前記被テストチップ内のテスト用回路に対
する電源ラインが、テスト専用チップからの切断信号に
基づいて切断される請求項3乃至5のいずれかに記載の
半導体集積回路のテスト装置。 - 【請求項7】前記被テストチップが、テスト結果を記憶
する不揮発性メモリを備えた請求項1乃至6のいずれか
に記載の半導体集積回路のテスト装置。 - 【請求項8】前記テスト専用チップが、自己診断回路を
備え、自己診断回路による自己診断結果に基づいて外部
装置との間の電源ラインをテスト専用チップ内で切断す
る請求項1乃至7のいずれかに記載の半導体集積回路の
テスト装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10267872A JP2000100880A (ja) | 1998-09-22 | 1998-09-22 | 半導体集積回路のテスト装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10267872A JP2000100880A (ja) | 1998-09-22 | 1998-09-22 | 半導体集積回路のテスト装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000100880A true JP2000100880A (ja) | 2000-04-07 |
Family
ID=17450808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10267872A Pending JP2000100880A (ja) | 1998-09-22 | 1998-09-22 | 半導体集積回路のテスト装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000100880A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003016799A (ja) * | 2001-06-29 | 2003-01-17 | Fujitsu Ltd | 半導体試験装置及び半導体装置 |
GB2391706A (en) * | 2002-05-24 | 2004-02-11 | Agilent Technologies Inc | Wafer testing |
CN102608520A (zh) * | 2012-03-08 | 2012-07-25 | 无锡华大国奇科技有限公司 | 一种基于usb转iic协议的芯片测试*** |
-
1998
- 1998-09-22 JP JP10267872A patent/JP2000100880A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003016799A (ja) * | 2001-06-29 | 2003-01-17 | Fujitsu Ltd | 半導体試験装置及び半導体装置 |
US7107504B2 (en) | 2001-06-29 | 2006-09-12 | Fujitsu Limited | Test apparatus for semiconductor device |
GB2391706A (en) * | 2002-05-24 | 2004-02-11 | Agilent Technologies Inc | Wafer testing |
GB2391706B (en) * | 2002-05-24 | 2005-12-28 | Agilent Technologies Inc | Test system and method |
US7412639B2 (en) | 2002-05-24 | 2008-08-12 | Verigy (Singapore) Pte. Ltd. | System and method for testing circuitry on a wafer |
CN102608520A (zh) * | 2012-03-08 | 2012-07-25 | 无锡华大国奇科技有限公司 | 一种基于usb转iic协议的芯片测试*** |
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