JP2000100880A - 半導体集積回路のテスト装置 - Google Patents

半導体集積回路のテスト装置

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JP2000100880A
JP2000100880A JP10267872A JP26787298A JP2000100880A JP 2000100880 A JP2000100880 A JP 2000100880A JP 10267872 A JP10267872 A JP 10267872A JP 26787298 A JP26787298 A JP 26787298A JP 2000100880 A JP2000100880 A JP 2000100880A
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Takahiro Saeki
隆宏 佐伯
Shinji Ishikawa
真治 石川
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Abstract

(57)【要約】 【目的】ウェハの上面におけるプローブカードの移動を
不要にして半導体集積回路のテスト作業を短時間化す
る。 【構成】テスト専用チップ１の制御回路１１は、電源入
力用パッド１５及び接地用パッド１６において外部装置
５からプローブカード４を介して電源の供給を受けて動
作し、バスインタフェース１２及びバスライン３を介し
て被テストチップ２のテスト用回路２２にテスト用デー
タを出力する。制御回路１１は、シリアル通信回路１
３、通信用パッド１４及びプローブカード３を介して外
部装置４にテスト結果をシリアル送信する。したがっ
て、テスト専用チップ１はプローブカード４の３本のプ
ロービングピン４１〜４３を介して外部装置５に接続さ
れ、プローブカード４に備えるべきプローピングピンの
総数は、ウェハ８上の被テストチップ２が有するパッド
の総数に比較して極めて少なくなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路をウ
ェハ上でテストする半導体集積回路のテスト装置に関す
る。
【０００２】
【従来の技術】ウェハ上に多数個のチップとして形成さ
れた半導体集積回路のそれぞれは、製品として出荷する
前に回路機能や電気的特性等をテストする必要がある。
従来、ウェハ上において半導体集積回路の回路機能や電
気的特性等のテストを行う方法として、図８に示すよう
に、ウェハ上に形成された多数の半導体集積回路８０の
うちの単一の半導体集積回路８０をプローブカード８７
を介してウェハテスタ８４に接続し、ウェハテスタ８４
に予め格納されているテストプログラムに基づいて半導
体集積回路８０内に構成された複数の回路のそれぞれの
機能等のテストを行うものがある。
【０００３】この方法に用いられるプローブカード８７
は、中央の中空部において単一又は数個の半導体集積回
路８０に形成されている複数のパッド８０ａのそれぞれ
に接続される複数のプロービングピン８６を突出してお
り、接続用ケーブル８５を介してウェハテスタ８４に接
続されている。ウェハ上に形成された多数個の半導体集
積回路８０のうちの単一又は数個の半導体集積回路８０
にプローブカード８７の中空部を順次対向させていくこ
とにより、ウェハ上に形成された多数個の半導体集積回
路８０の全てについてテストを行うようにしている。
【０００４】
【発明が解決しようとする課題】しかしながら、半導体
集積回路の各パッドをプローブカードを介してウェハテ
スタに接続して半導体集積回路をテストする方法では、
半導体集積回路の多数のパッドのそれぞれに接続させる
べきプロービングピンを備えるプローブカードの構造
上、１つのプローブカードに対向させることができる半
導体集積回路の数には限りがあり、ウェハ上面における
プローブカードの位置を固定した状態では、一度に単一
又は数個の半導体集積回路に対するテストしか実行する
ことができず、単一又は数個の半導体集積回路に対する
テストが終了する毎にウェハの上面においてプローブカ
ードを順次移動させる必要があり、ウェハ上に形成され
た多数個の半導体集積回路の全てに対するテストを完了
するために長時間を必要とする問題があった。
【０００５】この発明の目的は、ウェハ上に形成したテ
スト専用チップに対してテストデータをシリアル送受信
するプローブを用いてウェハ上に形成した多数個の被テ
ストチップをテストすることにより、各被テストチップ
が有する複数のパッドのそれぞれにプロービングピンを
接続する必要をなくし、ウェハ上に存在する全ての被テ
ストチップが有するパッドの総数に比較してプローブカ
ードが備えるべきプローブピン数を削減することによ
り、ウェハ上に存在する全ての被テストチップに対する
テストを、ウェハの上面における位置を固定した単一の
プローブカードによって行うことができるようにし、ウ
ェハの上面におけるプローブカードの移動を不要にして
半導体集積回路のテスト作業を短時間化することができ
る半導体集積回路のテスト装置を提供することにある。
【０００６】
【課題を解決するための手段】請求項１に記載した発明
は、ウェハ上に形成された多数個の半導体集積回路のチ
ップの一部を被テストチップをテストする制御回路と外
部装置に対してテスト結果をシリアル送信するシリアル
通信回路とを含むテスト専用チップとし、テスト専用チ
ップを単一又は複数の被テストチップ内の各回路に接続
する通信ラインをウェハ上に形成したことを特徴とす
る。
【０００７】請求項１に記載した発明においては、被テ
ストチップが形成されているウェハと同一のウェハ上
に、被テストチップをテストする制御回路と外部装置に
対してテスト結果をシリアル送信するシリアル通信回路
とを含むテスト専用チップ、及び、テスト専用チップを
単一又は複数の被テストチップ内の各回路に接続する通
信ラインが形成される。したがって、ウェハ上の被テス
トチップ内の各回路は、同一のウェハ上に形成されたテ
スト専用チップ内の制御回路によってテストされ、その
テスト結果はシリアル通信回路により単一の通信ライン
を介して外部装置にシリアル送信されるため、ウェハと
外部装置との間に配置すべき通信ライン数がウェハ上に
存在する被テストチップのパッドの総数に比較して極め
て少なくなる。
【０００８】請求項２に記載した発明は、前記テスト専
用チップが、テスト専用チップのシリアル通信回路に接
続されるシリアル通信ライン、及び、テスト専用チップ
に対して電源を供給する電源ラインを備えたプローブカ
ードを介して外部装置に接続されることを特徴とする。
【０００９】請求項２に記載した発明においては、ウェ
ハ上に形成されたテスト専用チップと外部装置とが、シ
リアル通信ライン及び電源ラインを備えたプローブカー
ドを介して接続される。したがって、プローブカードと
テスト専用チップとの間に配置すべきライン数が、ウェ
ハ上に存在する被テストチップのパッドの総数に比較し
て極めて少なくなり、ウェハ上に存在する全てのテスト
専用チップとの間に接続すべきラインをプローブカード
に形成することができ、ウェハ上に存在する被テストチ
ップの全てをテストするためにウェハの上面においてプ
ローブカードを移動させる必要がない。
【００１０】請求項３に記載した発明は、前記被テスト
チップが、テスト専用チップの制御回路によって制御さ
れるテスト用回路を含むことを特徴とする。
【００１１】請求項３に記載した発明においては、被テ
ストチップのそれぞれが、テスト専用チップ内の制御回
路によって制御されるテスト用回路を備える。したがっ
て、単一のテスト専用チップによって複数の被テストチ
ップをテストする際に、複数のテスト用回路をテスト専
用チップ内に構成する必要がなく、ウェハ上におけるテ
スト専用チップの専有面積が増加することがない。
【００１２】請求項４に記載した発明は、前記被テスト
チップが、テスト専用チップを介して電源の供給を受け
ることを特徴とする。
【００１３】請求項４に記載した発明においては、テス
ト専用チップから被テストチップに電源が供給される。
したがって、被テストチップのテスト時に、ウェハ上に
形成された多数個の被テストチップのそれぞれに外部か
ら個別に電源を供給するための電源ラインを接続する必
要がない。
【００１４】請求項５に記載した発明は、前記被テスト
チップとテスト専用チップとの間の通信ラインが、被テ
ストチップ内においてテスト専用チップからの切断信号
に基づいて切断されることを特徴とする。
【００１５】請求項５に記載した発明においては、被テ
ストチップとテスト専用チップとの間の通信ラインが被
テストチップ内において切断される。したがって、ウェ
ハからダイシングした後において被テストチップの端部
に露出する通信ラインが、被テストチップ内に形成され
た回路に電気的に接続されることがなく、被テストチッ
プ内の回路が外部のノイズの影響を受けることがない。
【００１６】請求項６に記載した発明は、前記被テスト
チップ内のテスト用回路に対する電源ラインが、テスト
専用チップからの切断信号に基づいて切断されることを
特徴とする。
【００１７】請求項６に記載した発明においては、被テ
ストチップ内に形成されたテスト用回路に対する電源ラ
インがテスト専用チップからの切断信号に基づいて切断
される。したがって、被テストチップがウェハからダイ
シングされた後に、被テストチップ内のテスト用回路に
電源が供給されることがない。
【００１８】請求項７に記載した発明は、前記被テスト
チップが、テスト作業が正常に終了したか否かの状態を
記憶する不揮発性メモリを備えたことを特徴とする。
【００１９】請求項７に記載した発明においては、被テ
ストチップ内の不揮発性メモリにテスト作業が正常に終
了したか否かの状態が保存される。したがって、ウェハ
から被テストチップをダイシングした後に不揮発性メモ
リの記憶内容を読み出すことにより被テストチップのテ
スト作業が正常に終了したか否かを確認できる。
【００２０】請求項８に記載した発明は、前記テスト専
用チップが、自己診断回路を備え、自己診断回路による
自己診断結果に基づいて外部装置との間の電源ラインを
テスト専用チップ内で切断することを特徴とする。
【００２１】請求項８に記載した発明においては、テス
ト専用チップと外部装置との間の電源ラインがテスト専
用チップの自己診断結果に基づいてテスト専用チップ内
で切断される。したがって、テスト専用チップの機能が
正常でない場合には、テスト専用チップによる被テスト
チップのテストは行われない。
【００２２】
【実施の形態】図１は、この発明の実施形態に係る半導
体集積回路のテスト装置を適用したウェハにおける被テ
ストチップとテスト専用チップとの配置状態を示す図で
ある。ウェハ８上においてマトリックス状に多数個形成
された半導体集積回路のうち、３×３の小マトリックス
の中心に位置する半導体集積回路がこの発明のテスト専
用チップ１にされており、テスト専用チップ１の周囲に
位置する８個の半導体集積回路が製品となるこの発明の
被テストチップ２である。各テスト専用チップ１は、周
囲に位置する最大８個の被テストチップ２をテストす
る。
【００２３】図２は、この発明の第１の実施形態に係る
半導体集積回路のテスト装置の構成を示すブロック図で
ある。ウェハ８上に形成されたテスト専用チップ１は、
制御回路１１、バスインタフェース１２、シリアル通信
回路１３、通信用パッド１４、電源入力用パッド１５及
び接地用パッド１６を備えている。ウェハ８上に形成さ
れた被テストチップ２は、チップ本体回路２１及びテス
ト用回路２２を備えている。テスト専用チップ１は、最
大８個の被テストチップ２にバスライン３を介して接続
されている。バスライン３は、テスト専用チップ１及び
被テストチップ２とともにウェハ８上に形成される。テ
スト専用チップ１のパッド１４〜１６には、プローブカ
ード４から突出したプロービングピン４１〜４３のそれ
ぞれが接続される。プローブカード４は、ケーブル６を
介して外部装置５に接続されている。
【００２４】テスト専用チップ１の制御回路１１は、電
源入力用パッド１５及び接地用パッド１６において外部
装置５からプローブカード４を介して電源の供給を受け
て動作し、バスインタフェース１２及びバスライン３を
介して被テストチップ２のそれぞれのテスト用回路２２
に対してテスト用データを出力する。また、制御回路１
１は、シリアル通信回路１３、通信用パッド１４及びプ
ローブカード３を介して外部装置４にテスト結果をシリ
アル送信する。被テストチップ２のテスト用回路２２
は、テスト専用チップ１の制御回路１１から送信された
テスト用データに基づいて動作し、チップ本体回路２１
を構成する各回路の機能等のテストを行う。テスト用回
路２２は、このテスト結果をバスライン３を介してテス
ト専用チップ１に送信する。
【００２５】図３は、上記半導体集積回路のテスト装置
におけるプローブカードの構成を示す外観図である。前
述のように、プローブカード４は、３本１組のプロービ
ングピン４１〜４３を複数組突出して備えており、ケー
ブル６を介して外部装置５に接続されている。プローブ
カード４は、ウェハ８に形成された被テストチップ２の
テスト時に、ウェハ８の上面の所定位置に固定的に配置
される。このとき、プロービングピン４１〜４３は、各
テスト専用チップ１のパッド１４〜１６のそれぞれに接
続される。
【００２６】以上の構成により、被テストチップ２のチ
ップ本体回路２１の機能等をテストする際に、最大８個
の被テストチップ２をテストするテスト専用チップ１の
それぞれに、プローブカード４に形成された３本１組の
プロービングピン４１〜４３を接続することにより、テ
スト専用チップ１からプローブカード４を経由してテス
ト結果データを外部装置５にシリアル送信することがで
きる。したがって、ウェハ８上に形成されたテスト専用
チップ２の総数に３を乗じた数のプローブピンを形成し
たプローブカード４をウェハ８の上面に固定的に配置し
て、ウェハ８上に形成された全ての被テストチップ２を
テストすることができる。これによって、被テストチッ
プ２のテスト時にプローブカード４をウェハ８の上面に
おいて移動させる必要がなく、被テストチップ２のテス
ト作業を短時間化することができる。
【００２７】また、被テストチップ２のそれぞれにテス
ト用回路２２を備えているため、単一の被テストチップ
２に対するテストに要する時間においてウェハ８上に形
成された全ての被テストチップ２に対するテストが完了
し、テスト作業をさらに短時間化することができる。
【００２８】なお、テスト専用チップ１内に、最大８個
の被テストチップ２のそれぞれに対応したテスト用回路
２２を形成することによって同様の効果を得ることがで
きる。但し、この場合にはウェハ８上におけるテスト専
用チップ１の専有面積が増加する可能性がある。
【００２９】また、テスト専用チップ１内に単一のテス
ト用回路２２を形成し、最大８個の被テストチップ２に
対して順次切り換えて単一のテスト用回路２２を使用す
ることもできる。この場合には、８個の被テストチップ
２を順次テストするために要する時間でウェハ８上に形
成された全ての被テストチップ２をテストすることにな
るが、少なくともプローブカード４を移動させる時間は
削減される。
【００３０】図４は、この発明の第２の実施形態に係る
半導体集積回路のテスト装置の構成を示すブロック図で
ある。この実施形態に係るテスト装置では、テスト専用
チップ１内に電源分配回路１７を備えている。電源分配
回路１７は、電源用パッド１５，１６を介して外部装置
５から供給された電源を電源ライン１８を介して最大８
個の被テストチップ２に分配して供給する。
【００３１】このように、テスト専用チップ１がテスト
を行う被テストチップ２のそれぞれに対してテスト専用
チップ１から電源を供給することにより、ウェハ８上の
被テストチップ２に対して、テスト時の動作のための電
源を外部装置から個別に供給する電源ラインを設ける必
要がない。
【００３２】図５は、この発明の第３の実施形態に係る
半導体集積回路のテスト装置の構成を示すブロック図で
ある。この実施形態に係るテスト装置では、被テストチ
ップ２内において、テスト専用チップ１との間に接続さ
れたバスライン３の一部にヒューズ２４を配置し、テス
ト用回路２２に電源を供給する電源ライン２３の一部に
切断回路２５を配置している。切断回路２５は、ヒュー
ズ２５ａ及びトランジスタ２５ｂとを含む。トランジス
タ２５ｂのベース端子は、信号ライン２６を介してテス
ト専用チップ１に接続されている。
【００３３】このように構成された被テストチップ２に
ついてのテスト作業が終了すると、ＣＰＵテスト専用チ
ップ１は、バスライン３に含まれる信号ライン２６を介
してトランジスタ２５ｂのベース端子に切断信号を出力
する。この切断信号によってトランジスタ２５ｂがオン
し、電源ライン２３におけるヒューズ２５ａのテスト用
回路２２側が接地され、電源パッド２７から電源ライン
２３に過大な電流が流れ、ヒューズ２５ａが溶断する。
これによって、テスト用回路２２に対する電源の供給が
絶たれる。この後、テスト専用チップ１はバスライン３
に過大電圧を印加する。これによってヒューズ２４が溶
断し、被テストチップ２のチップ本体回路２１及びテス
ト用回路２２は、バスライン３から電気的に切断され
る。
【００３４】このようにして、テスト作業終了後におい
て、被テストチップ２内のテスト用回路２２に対する電
源ライン２３を切断することにより、テスト作業終了後
の被テストチップ２を半導体集積回路として任意の回路
において使用する場合に、テスト用回路２２において電
力が消費されることがなく、半導体集積回路の電力消費
量の増加を招くことがない。また、ウェハ８からダイシ
ングによって切り出された被テストチップ２の端部に
は、切断されたバスライン３の一部が露出することにな
るが、被テストチップ２の内部回路はバスライン３に接
続されていないために外部ノイズの影響を受けることが
なく、安定した動作状態が維持される。
【００３５】図６は、この発明の第４の実施形態に係る
半導体集積回路のテスト装置の構成を示すブロック図で
ある。この実施形態に係るテスト装置では、テスト専用
チップ１内に自己診断回路１９及び電源ライン切断回路
２０を備えている。自己診断回路１９は、被テストチッ
プ２に対するテスト作業の実行前に制御回路１１が正常
にテスト作業を実行するか否かを診断する。電源ライン
切断回路２０は、電源入力用パッド１５と制御回路１１
との間を接続する電源ライン１５ａ内に挿入されたヒュ
ーズ２０ａ、及び、電源ライン１５ａにおいてヒューズ
２０ａの制御回路１１側に接続されたトランジスタ２０
ｂを含む。
【００３６】自己診断回路１９は、制御回路１１が正常
に動作しない場合に、トランジスタ２０ｂのベース端子
に切断信号を出力する。この切断信号によってトランジ
スタ２０ｂがオンし、電源ライン１５ａにおけるヒュー
ズ２０ａの制御回路１１側が接地される。これによっ
て、電源ライン１５ａに過大な電流が流れ、ヒューズ２
０ａが溶断して制御回路１１に電源が供給されなくな
る。このようにして、制御回路１１が適正に動作しない
テスト専用チップ１によっては被テストチップ２に対す
るテスト作業が実行されることがなく、被テストチップ
２についての誤ったテスト結果が外部装置に出力される
ことがない。
【００３７】図７は、この発明の第５の実施形態に係る
半導体集積回路のテスト装置の構成を示すブロック図で
ある。この実施形態に係るテスト装置では、被テストチ
ップ２内に不揮発性メモリ２７を備えている。この不揮
発性メモリ２７は、テスト用回路２２に接続されてお
り、テスト作業が正常に実行されたか否かの状態を記憶
する。テスト専用チップ１によるテスト作業が正常に終
了した場合に、テスト用回路２２から不揮発性メモリ２
７に正常終了フラグが書き込まれる。不揮発性メモリ２
７は、被テストチップ２がダイシングによってウェハ８
から切り出された後においても、正常終了フラグを継続
して記憶している。
【００３８】したがって、ウェハ８から切り出された被
テストチップ２の不揮発性メモリ２７に正常終了フラグ
が記憶されているか否かをチェックすることにより、被
テストチップ２に対するテスト作業が正常に行われたか
否かを判別することができ、不揮発性メモリ２７に正常
終了フラグか記憶されていない被テストチップ２に対し
ては、別のテスト装置によってテスト作業を実行するこ
とにより、被テストチップ２の機能等のテスト作業を適
正に行うことができる。この場合には、テスト専用チッ
プ１によって切断されなかったバスライン３を介して、
別のテスト装置からテスト専用チップ２２にテストデー
タを入力することができる。
【００３９】なお、テスト専用チップ１による被テスト
チップ２に対するテスト作業が正常に終了した場合に、
テスト結果を不揮発性メモリ２７に格納するようにして
もよい。
【００４０】
【発明の効果】請求項１に記載した発明によれば、被テ
ストチップが形成されているウェハと同一のウェハ上
に、被テストチップをテストする制御回路と外部装置に
対してテスト結果をシリアル送信するシリアル通信回路
とを含むテスト専用チップ、及び、テスト専用チップを
単一又は複数の被テストチップ内の各回路に接続する通
信ラインを形成することにより、ウェハ上の被テストチ
ップ内の各回路を、同一のウェハ上に形成されたテスト
専用チップ内の制御回路によってテストし、そのテスト
結果をシリアル通信回路により単一の通信ラインを介し
て外部装置にシリアル送信することができ、ウェハと外
部装置との間に配置すべき通信ライン数をウェハ上に存
在する被テストチップのパッドの総数に比較して極めて
少なくすることができ、テスト装置の構成を簡略化する
ことができる。
【００４１】請求項２に記載した発明によれば、ウェハ
上に形成されたテスト専用チップと外部装置とを、シリ
アル通信ライン及び電源ラインを備えたプローブカード
を介して接続することにより、プローブカードとテスト
専用チップとの間に配置すべきライン数をウェハ上に存
在する被テストチップのパッドの総数に比較して極めて
少なくすることができ、ウェハ上に存在する全てのテス
ト専用チップとの間に接続すべきラインをプローブカー
ドに形成することができ、ウェハ上に存在する被テスト
チップの全てをテストするためにウェハの上面において
プローブカードを移動させる必要がなく、テスト作業時
間を短縮することができる。
【００４２】請求項３に記載した発明によれば、被テス
トチップのそれぞれに、テスト専用チップ内の制御回路
によって制御されるテスト用回路を備えることにより、
単一のテスト専用チップによって複数の被テストチップ
をテストする際に、複数のテスト用回路をテスト専用チ
ップ内に構成する必要がなく、ウェハ上におけるテスト
専用チップの専有面積の増加を防止することができる。
【００４３】請求項４に記載した発明によれば、テスト
専用チップから被テストチップに電源を供給することに
より、被テストチップのテスト作業時にウェハ上に形成
された多数個の被テストチップのそれぞれに外部から個
別に電源を供給するための電源ラインを備える必要がな
く、テスト装置の構成を簡略化することができる。
【００４４】請求項５に記載した発明によれば、被テス
トチップとテスト専用チップとの間の通信ラインを被テ
ストチップ内において切断することにより、ウェハから
ダイシングした後において被テストチップの端部に露出
する通信ラインが被テストチップ内に形成された回路に
電気的に接続されることがなく、被テストチップ内の回
路に外部のノイズが影響を与えないようにして被テスト
チップ内の回路の安定した動作を維持することができ
る。
【００４５】請求項６に記載した発明によれば、被テス
トチップ内に形成されたテスト用回路に対する電源ライ
ンをテスト専用チップからの切断信号に基づいて切断す
ることにより、被テストチップがウェハからダイシング
された後に、被テストチップ内のテスト用回路に電源が
供給されないようにし、被テストチップの電力消費量の
増加を防止することができる。
【００４６】請求項７に記載した発明によれば、被テス
トチップ内の不揮発性メモリにテスト作業が正常に終了
したか否かの状態を保存することにより、ウェハから被
テストチップを切り出した後に不揮発性メモリの記憶内
容を読み出して被テストチップに対するテスト作業が適
正に実行されたか否かを確認することができる。
【００４７】請求項８に記載した発明によれば、テスト
専用チップと外部装置との間の電源ラインをテスト専用
チップの自己診断結果に基づいてテスト専用チップ内で
切断することにより、テスト専用チップの機能が正常で
ない場合に、テスト専用チップによる被テストチップの
テストは行わないようにすることができる。
【図面の簡単な説明】
【図１】この発明の実施形態に係る半導体集積回路のテ
スト装置を適用したウェハにおける被テストチップとテ
スト専用チップとの配置状態を示す図である。
【図２】この発明の第１の実施形態に係る半導体集積回
路のテスト装置の構成を示すブロック図である。
【図３】上記半導体集積回路のテスト装置におけるプロ
ーブカードの構成を示す外観図である。
【図４】この発明の第２の実施形態に係る半導体集積回
路のテスト装置の構成を示すブロック図である。
【図５】この発明の第３の実施形態に係る半導体集積回
路のテスト装置の構成を示すブロック図である。
【図６】この発明の第４の実施形態に係る半導体集積回
路のテスト装置の構成を示すブロック図である。
【図７】この発明の第５の実施形態に係る半導体集積回
路のテスト装置の構成を示すブロック図である。
【図８】従来の半導体集積回路のテスト装置の構成を示
すブロック図である。
【符号の説明】
１−テスト専用チップ ２−被テストチップ ３−バスライン ４−プローブカード ５−外部装置 ８−ウェハ １１−制御回路 １３−シリアル通信回路 ２１−チップ本体回路 ２２−テスト用回路 ４１〜４３−プロービングピン
フロントページの続き Ｆターム(参考） 2G032 AB01 AE10 AE11 AE12 AE14 AF01 AG02 AH07 AK11 AK12 AK19 AL14 4M106 AA02 AA08 AC02 BA01 BA14 DD10 DH01 DH60 DJ21

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】ウェハ上に形成された多数個の半導体集積
    回路のチップの一部を被テストチップをテストする制御
    回路と外部装置に対してテスト結果をシリアル送信する
    シリアル通信回路とを含むテスト専用チップとし、テス
    ト専用チップを単一又は複数の被テストチップ内の各回
    路に接続する通信ラインをウェハ上に形成したことを特
    徴とする半導体集積回路のテスト装置。
  2. 【請求項２】前記テスト専用チップが、テスト専用チッ
    プのシリアル通信回路に接続されるシリアル通信ライ
    ン、及び、テスト専用チップに対して電源を供給する電
    源ラインを備えたプローブカードを介して外部装置に接
    続される請求項１に記載の半導体集積回路のテスト装
    置。
  3. 【請求項３】前記被テストチップが、テスト専用チップ
    の制御回路によって制御されるテスト用回路を含む請求
    項１又は２に記載の半導体集積回路のテスト装置。
  4. 【請求項４】前記被テストチップが、テスト専用チップ
    を介して電源の供給を受ける請求項１乃至３のいずれか
    に記載の半導体集積回路のテスト装置。
  5. 【請求項５】前記被テストチップとテスト専用チップと
    の間の通信ラインが、被テストチップ内においてテスト
    専用チップからの切断信号に基づいて切断される請求項
    １乃至４のいずれかに記載の半導体集積回路のテスト装
    置。
  6. 【請求項６】前記被テストチップ内のテスト用回路に対
    する電源ラインが、テスト専用チップからの切断信号に
    基づいて切断される請求項３乃至５のいずれかに記載の
    半導体集積回路のテスト装置。
  7. 【請求項７】前記被テストチップが、テスト結果を記憶
    する不揮発性メモリを備えた請求項１乃至６のいずれか
    に記載の半導体集積回路のテスト装置。
  8. 【請求項８】前記テスト専用チップが、自己診断回路を
    備え、自己診断回路による自己診断結果に基づいて外部
    装置との間の電源ラインをテスト専用チップ内で切断す
    る請求項１乃至７のいずれかに記載の半導体集積回路の
    テスト装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003016799A (ja) * 2001-06-29 2003-01-17 Fujitsu Ltd 半導体試験装置及び半導体装置
GB2391706A (en) * 2002-05-24 2004-02-11 Agilent Technologies Inc Wafer testing
CN102608520A (zh) * 2012-03-08 2012-07-25 无锡华大国奇科技有限公司 一种基于usb转iic协议的芯片测试***

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003016799A (ja) * 2001-06-29 2003-01-17 Fujitsu Ltd 半導体試験装置及び半導体装置
US7107504B2 (en) 2001-06-29 2006-09-12 Fujitsu Limited Test apparatus for semiconductor device
GB2391706A (en) * 2002-05-24 2004-02-11 Agilent Technologies Inc Wafer testing
GB2391706B (en) * 2002-05-24 2005-12-28 Agilent Technologies Inc Test system and method
US7412639B2 (en) 2002-05-24 2008-08-12 Verigy (Singapore) Pte. Ltd. System and method for testing circuitry on a wafer
CN102608520A (zh) * 2012-03-08 2012-07-25 无锡华大国奇科技有限公司 一种基于usb转iic协议的芯片测试***

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