JP2000091312A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000091312A JP2000091312A JP11066198A JP6619899A JP2000091312A JP 2000091312 A JP2000091312 A JP 2000091312A JP 11066198 A JP11066198 A JP 11066198A JP 6619899 A JP6619899 A JP 6619899A JP 2000091312 A JP2000091312 A JP 2000091312A
- Authority
- JP
- Japan
- Prior art keywords
- patterning
- thin film
- emission intensity
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
検出にし、大面槓にわたり良好な素子持性の半導体装置
を製造可能な半導体装置の製造方法および製造装置を提
供することを目的とする。 【解決手段】絶縁基板上に形成されたシリコンを含む薄
膜を、薄膜上のレジストパターンに基づいて、気相化学
エッチングによりパターニングする際、パターニング中
における所定幅の波長の発光強度Aを検出するととも
に、この所定幅に含まれる特定波長の発光強度Bを検出
し、発光強度Bを発光強度Aで除算して除算信号を生成
し、この除算信号の変動に基づいてパターニングの終了
時を決定する。
Description
方法および製造装置に関し、特に、気相化学ドライエッ
チング(CDE)を用いた半導体装置の製造方法および
製造装置に関する。
消費電力の特徴を生かして各種の分野で広く利用されて
いる。中でも、各表示画素毎に薄膜トランジスタ(以下
TFTと称する)などのスイッチング素子が設けられた
アクティブマトリクス型の液晶表示装置は、隣接画素間
でクロストーク等のない良好な表示が実現できることか
ら、幅広く利用されている。
一方の基板内に、駆動回路を一体的に形成することによ
り、外部回路との接続数を低減し、一層の高精細化、薄
型化を図る試みがなされている。
るためには、いくつかの課題がある。例えば、液晶表示
装置を構成するアレイ基板の製造プロセスにおいて、シ
リコンウェハ等に比べて大きな面積を有する各種の膜に
微細なパターニングを行う際、全体に亘って均一なパタ
ーニングを実現する必要がある。
E)や気相化学ドライエッチング(CDE)に代表され
るドライエッチングによりパターニングを行う場合、各
部位で高精度なパターン形状を有する微細パターニング
を実現するためには、エッチングの終了時点、すなわ
ち、エンドポイントを正確に設定することが重要とな
る。
来より各種手法が提案されている。例えば、特公平7−
70579号公報あるいは特公平7−66937号公報
には、RIEに関して、(特定波長の電磁波光強度)/
(全体の電磁波光の発光強度)による微分回路値を用い
ることにより、RF電力等のプロセス条件の変動を分離
して、正確な演算結果を得る技術が開示されている。ま
た、例えば、特開平9−129597号公報には、検出
条件を決定した時の検出信号を基準信号として記憶し、
この基準信号と、エッチング処理に伴う特定波長の光の
発光強度を検出した検出信号とを比較し、この比較結果
に基づいて信号増幅率を決定し、エンドポイントの検出
精度を向上させる技術が開示されている。
たような液晶表示装置の製造プロセスに代表されるよう
な大面積に亘ってCDEプロセスを行う際のエンドポイ
ント検出は、未だ良好な手法が提案されていない。この
ため、従来では微細パターンをばらつきなく高精度にパ
ターニングすることが困難であった。
スにおいて、金属膜やシリコン膜のパターニングは、レ
ジスト膜と介して、これらの膜をエッチングすることに
よって行われ、エッチング終了後、レジスト膜を除去す
る、いわゆるアッシング処理が行われる。
ッシングは、それぞれ異種材料に対して行われるため、
従来では、それぞれ独立した別々の処理装置を用いて行
われている。しかしながら、このように別々の処理装置
によってエッチングおよびアッシングを行う場合、処理
に時間が掛かり、製造効率の向上および製造コストの低
減を図る上で障害となる。
成されたもので、その目的は、CDEプロセスを用いた
半導体装置の製造方法であって、大面積にわたり高精度
なパターニングを可能として、優れた特性を有する半導
体装置を製造可能な半導体装置の製造方法、および製造
装置を提供することにある。
アッシングを同一装置内で行なうとともに、それぞれの
エンドポイントを正確に検出することが可能な半導体装
置の製造方法、および製造装置を提供することにある。
チングを行うことができるとともに、異種材料のエンド
ポイントをそれぞれ正確に検出することが可能な半導体
装置の製造方法および製造装置を提供することにある。
め、この発明に係る半導体装置の製造方法は、絶縁基板
上にシリコンを含む薄膜を形成する工程と、上記薄膜上
にレジストパターンを形成する工程と、上記レジストパ
ターンに基いて上記薄膜を気相化学エッチングによりパ
ターニングする工程と、を備え、上記パターニング工程
は、上記気相化学エッチング中に、所定幅の波長の発光
強度Aを検出するとともに、上記所定幅に含まれる特定
波長の発光強度Bを検出する工程と、上記発光強度Bを
上記発光強度Aで除算して除算信号を生成する工程と、
上記除算信号に基づいて上記パターニングの終了時を決
定する工程と、を備えていることを特徴としている。上
記製造方法によれば、気相化学エッチングにおいて高精
度なエンドポイントの検出が可能となり、高精細且つ高
性能な半導体装置を製造することができる。
法は、絶縁基板上にシリコンを含む薄膜を形成する工程
と、上記薄膜上にレジストパターンを形成する工程と、
上記レジストパターンに基づいて上記薄膜を気相化学エ
ッチングによりパタ−ニンダする工程と、上記パターニ
ング終了後、上記レジストパターンをアッシングして除
去する工程と、を備え、上記パターニング工程は、上記
パターニング中における特定波長の発光強度を検出する
工程と、上記検出した発光強度の変動に基づいて上記パ
ターニングの終了時を決定する工程と、を備え、上記ア
ッシング工程は、上記アッシング中において、上記パタ
ーニング中の上記特定波長と共通の特定波長の発光強度
を検出する工程と、上記検出した発光強度の変動に基づ
いて上記アッシングの終了時を決定する工程と、を備え
ていることを特徴としている。
工程およびアッシング工程は、所定幅の波長の発光強度
Aを検出するとともに、上記所定幅に含まれる上記共通
の特定波長の発光強度Bを検出する工程と、上記発光強
度Bを上記発光強度Aで除算して除算信号を生成する工
程と、上記除算信号の変動に基づいて上記パターニング
およびアッシングの終了時を決定する工程と、を備えた
ことを特徴としている。
グおよびアッシングの終了時を、共通の特定波長に基い
て検出することにより、共通の装置により精度よく検出
でき、同時に、製造時間の短縮、装置コストの低廉化を
図ることができる。
法は、絶縁基板上にシリコンを含む第1薄膜を形成する
工程と、上記第1薄膜上に第1レジストパターンを形成
する工程と、上記第1薄膜を上記第1レジストパターン
に基づいて気相化学エッチングによりパターニングする
第1パターニング工程と、上記パターニングされた第1
薄膜上に、上記第1薄膜と異なるシリコンを含む第2薄
膜を形成する工程と、上記第2薄膜上に第2レジストパ
ターンを形成する工程と、上記第2薄膜を第2レジスト
パターンに基づいて気相化学エッチングによりパターニ
ングずる工程と、を備え、上記第1薄膜のパターニング
工程は、上記パターニング中における特定波長の発光強
度を検出する工程と、上記検出した発光強度の変動に基
づいて上記パターニングの終了時を決定する工程と、を
備え、上記第2薄膜のパターニング工程は、上記パター
ニング中において、上記第1薄膜のパターニング中の上
記特定波長と共通の特定波長の発光強度を検出する工程
と、上記検出した発光強度の変動に基づいて上記パター
ニングの終了時を決定する工程と、を備えていることを
特徴としている。
パターニングを同一装置を用いて行なうことができ、製
造ラインの省スペース化が達成され、しかも、それぞれ
の膜について精度良くエンドポイントを設定し、高精細
且つ高性能な半導体装置を製造することができる。
置は、絶縁基板上に形成されたシリコンを含む薄膜を、
上記薄膜上に形成されたレジストパターンに基づいて、
気相化学エッチングによりパタ−ニンダする半導体装置
の製造装置において、上記絶縁基板を収納する真空処理
室を備えた筐体と、上記真空処理室内にエッチングガス
を供給するガス供給手段と、上記真空処理室内にプラズ
マを励起するプラズマ発生手段と、上記気相化学エッチ
ング中に、上記真空処理室内における所定幅の波長の発
光強度Aを検出するとともに、上記所定幅に含まれる特
定波長の発光強度Bを検出する光センサと、上記検出さ
れた発光強度Bを上記発光強度Aで除算して除算信号を
生成する除算部と、上記除算信号に基づいて上記パター
ニングの終了時を決定する決定部と、を有し、上記プラ
ズマ発生手段を制御する制御部と、を備えていることを
特徴としている。
置は、絶縁基板上に形成されたシリコンを含む薄膜を、
上記薄膜上に形成されたレジストパターンに基づいて、
気相化学エッチングによりパターニンダするとともに、
気相化学エッチングにより上記レジストパターンをアッ
シングして除去する半導体装置の製造装置において、上
記絶縁基板を収納する真空処理室を備えた筐体と、上記
真空処理室内にエッチングガスを供給するガス供給手段
と、上記真空処理室内にプラズマを励起するプラズマ発
生手段と、上記気相化学エッチング中に、上記真空処理
室内における所定の特定波長の発光強度を検出する光セ
ンサと、上記検出された発光強度の変動に応じて、上記
パターニングおよびアッシングの終了時を決定し、上記
プラズマ発生手段を制御する制御部と、を備えているこ
とを特徴としている。
る半導体装置の製造方法および製造装置について、駆動
回路一体型のアクティブマトリックス型の液晶表示装置
に用いられるアレイ基板におけるCMOS構造のTFT
の製造方法および製造装置を例にとり、図面を参照して
詳細に説明す。
に、本発明の原理について簡単に説明する。図1は、酸
化シリコン(SiO2)薄膜が堆積されたガラス基板上
にシリコンナイトライド(SiNx)薄膜を3000オ
ングストローム厚に堆積し、この上にレジストマスクを
配し、レジストマスクに基づいてSiNx薄膜をCDE
によりパターニングするに際し、エッチング中およびエ
ッチング終了時の発光スペクトル毎の発光強度をそれぞ
れ実線および破線で示している。なお、このエッチング
に際して、エッチングガスとしてCF4及びO2の混合
ガスを用いている。
ジストマスクをCDEによりアッシングするに際し、ア
ッシング中およびアッシング終了時の発光スペクトル毎
の発光強度をそれぞれ実線および破線で示している。な
お、アッシングに際して、エッチングガスとしては、上
記と同様に、CF4およびO2の混合ガスを用いてい
る。
2)薄膜が堆積されたガラス基板上に配置された500
オングストローム厚の多結晶シリコン(p−Si)薄膜
を、この上に配置されるレジストマスクを用いてCDE
によりパターニングするに際し、エッチング中およびエ
ッチング終了時の発光スペクトル毎の発光強度を調べ
た。更に、上記のレジストマスクをCDEによりアッシ
ングするに際し、アッシング中およびアッシング終了時
の発光スペクトル毎の発光強度を調べた。なお、エッチ
ングおよびアッシングには、エッチングガスとして、上
記と同様に、CF 4およびO2の混合ガスを用いた。
けるエンドポイントの検出にあたっては、エッチングガ
スあるいは下地の成分に含まれず、被エッチング対象物
のみに主として含まれる分子や原子の放出する波長、あ
るいは被エッチング対象物と反応して発光強度が大きく
変化するガス成分の波長を検出することが考えられる。
結果から、主として655nmの波長を検出することに
より、SiNx薄膜やp−Si薄膜等の非単結晶シリコ
ンのエッチングのエンドポイント、また、656nmの
波長を検出することによりレジストマスクのアッシング
のエンドポインを検出できることが解った。即ち、少な
くとも655nm及び656nmの波長を含む所定幅の
波長を検出することにより、シリコン半導体膜のエッチ
ングおよびレジストマスクのアッシングのエンドポイン
トを共通に検出できることが解った。なお、この655
nmおよび656nmの波長は水素原子の発光に基づく
ものと考えられる。
し、その終了近傍では、O原子やF原子等の発光が増大
するためか、全体の発光強度が増大することが解った。
そこで、本発明では、特定波長の発光強度に基づく値を
全波長の発光強度に基づく値で除算し、この除算された
値に基づいてエンドポイントを制御することで正確なエ
ンドポイントを決定するものである。このような手法に
よれば、プラズマ自体の発光強度変動等の要因を旨く除
き、例えば、655nmあるいは656nmといった特
定波長の発光強度の変化のみを特徴的に検出することが
できる。
説明する。まず、本実施の形態に係る製造装置として、
CDE装置について説明する。図3に示すように、CD
E装置100は、真空処理室101を規定した箱状の筐
体102と、真空処理室101内に設けられ、処理対象
となる基板を保持するとともに、高周波源121に接続
されたサセプタ111と、真空処理室101内を減圧排
気するポンプ131と、真空処理室101にエッチング
ガスを供給するガス供給系141と、を備えている。
対向した誘電体板151が配置され、更に、誘電体板上
には、RF発生源からなる高周波源161に接続され真
空処理室内にプラズマを誘導励起させるためのアンテナ
162が配置されている。また、筐体102の側壁に
は、筐体の外方からサセプタ111の主面上をモニタ可
能にする窓171が設けられ、この窓171に対向して
光センサ181が配置されている。そして、光センサ1
81は制御部191に接続されている。
ば、300〜800nmの波長の全発光強度L1を測定
可能であるとともに、特定波長である655nmおよび
656nmを含む650〜660nmの波長の特定発光
強度L2を測定可能であり、それぞれ発光強度L1、L
2に対応する電圧VL1、VL2を出力する。すなわ
ち、光センサ181は、特定発光強度L2を測定可能と
するために、測定のセンターとなる波長を655nm、
半値幅10nmの精度に設定した。特定発光強度L2の
測定に際し、検出する波長範囲は狭い方が精度の良い検
出が可能であり、20nm以下、更には10nm以下に
設定されることが望ましい。
るCPU192、入力部を介して入力された所定範囲の
全波長、特定波長、オーバーエッチング割合等の種々の
データを格納したRAM194、除算電圧を算出する除
算部196、エンドポイントを決定する決定部197を
備えている。
2に対応する発光強度電圧VL2を全発光強度L1に対
応する発光強度電圧VL1で除算し、除算電圧VL2/
VL1を生成する。この除算電圧VL2/VL1の傾き
を、次のようにして検出し、微分信号Sとする。すなわ
ち、時間t(秒)、除算電圧f(t)(V)とした場
合、例えば0.5秒間隔で順次除算電圧をサンプリング
し、この除算電圧から[f(t十9)−f(t)]/9
により0.5秒間隔で順次傾きを求める。そして、この
微分信号Sに基づいてエンドポイントを決定し、高周波
源121、161からの出力を停止し、エッチングおよ
びアッシングを終了させるように構成されている。な
お、除算電圧のサンプリングの間隔は、十分に短いほど
検出精度が向上する。
のアレイ基板におけるCMOS型のTFTを製造する方
法を詳細に説明する。まず、図4(a)に示すように、
絶縁基板として、外形寸法が500mm×600mm
で、厚さ0.7mmの透明なガラス基板10上に、Si
O2薄膜11、SiNx薄膜13、および非晶質シリコ
ン(a−Si:H)薄膜を、プラズマCVD法により、
それぞれ50nm厚に堆積する。その後、このa−S
i:H薄膜を、後述する結晶化におけるアブレーション
を防止のため、窒素雰囲気中で脱水素し、低水素濃度化
する。
め、ボロンイオン(B)をa−Si:H薄膜中に注入す
る。続いて、a−Si:H薄膜をエキシマレーザアニー
リング(ELA)により固相成長させて多結晶シリコン
(p−Si)薄膜とする。このELAには、フルエンス
が300mJ/cm2であって、0.3×400mmの
長尺状のビームを用い、このビームを15ミクロンピッ
チで走査することによりa−Si:Hの結晶化を行なっ
た。
た後、前述のCDE装置100を用いてp−Si薄膜を
島状のp−Si薄膜30、40にパターニングする。こ
のパターニングには、エッチングガスとしてCF4およ
びO2ガスを用い、それぞれ流量を150sccm、3
50sccmとし、圧力は20Paとした。
をとり、エッチング中の発光強度電圧の変化を示した図
であり、図中曲線(a)は、300〜800nmの波長
の全発光強度電圧VL1を、曲線(b)は、650nm
〜660nmの波長の特定発光強度電圧VL2を、曲線
(c)は、除算電圧VL2/VL1をそれぞれ示してい
る。この図から、全発光電圧強度および特定発光強度電
圧の変化量に比較して除算電圧VL2/VL1の変化量
が大きく、エンドポイントの検出に適していることが解
る。
てエンドポイントを設定し、エッチングを終了させる。
まず、エッチング開始から10秒後の除算電圧VL2/
VL1を100%とし、除算電圧VL2/VL1が98
%を下回った時点から後述するエンドポイントの判定を
開始する。ここで、開始から10秒後の除算電圧VL2
/VL1を100%としたのは、エッチング初期の2〜
3秒間は、p−Si上の自然酸化膜の影響、プラズマ放
電自体の不安定さ等から、被エッチング物からの発光が
安定しないためである。
号Sを示すもので、本実施の形態では、微分信号Sが−
0.1Vのしきい値電圧(Vth)を2回目に横切った
時点をエンドポイントとした。更に、エンドポイントま
でのエッチング時間(t1)を100%とした場合、更
にエッチング時間の30%の時間だけオーバーエッチン
グを行なった後、エッチングを終了させた。しきい値電
圧(Vth)は、エッチングの対象となる膜種等によっ
て適宜変更されるものである。また、オーバーエッチン
グ時間(t2−t1)は、予め決定された一定の時間に
設定してもよいが、エッチングレートの変動、膜厚の変
動等を考慮すると、本実施の形態の如く、エンドポイン
トまでのエッチング時間(t1)に対する相対的な時間
に設定することが望ましい。そして、オーバーエッチン
グの割合は、エッチングの対象となる膜種等に応じて適
宜設定されるものである。
およびO2ガスを用い、それぞれ流量を125scc
m、187.5sccmに変更し、レジストマスクのア
ッシングを行なう。図7は、縦軸に発光強度電圧、横軸
に時間をとり、アッシング中の発光強度電圧の変化を示
すものであり、図中曲線(a)は300〜800nmの
範囲の波長の全発光強度電圧VL1を、曲線(b)は6
50〜660nmの波長の特定発光強度電圧VL2を、
曲線(c)は除算電圧VL2/VL1をそれぞれ示して
いる。この図から、全発光強度電圧および特定発光強度
電圧の変化量に比較して除算電圧VL2/VL1の変化
量が大きく、エンドポイントの検出に適していることが
解る。
号Sを示すもので、エッチング時と同様に、微分信号S
が−0.2Vのしきい値電圧(Vth)を2回目に横切
った時点をエンドポイントとした。そして、エントポイ
ントまでのエッチング時間(t1)を100%とした場
合、更に、エッチング時間(t1)の50%の時間だけ
オーバーエッチングを行ない、アッシングを終了する。
しきい値電圧(Vth)、オーバーエッチング時間等
は、上述したエッチング処理と同様に、エッチングレー
トの変動、膜厚、膜種の変動等に応じて適宜設定する。
チングおよびアッシングを連続して行った後、図4
(b)に示すように、パターニングされたp−Si薄膜
30、40上に、プラズマCVD法により、ゲ−ト絶縁
膜としてTEOS膜50を堆積し、その上に300nm
厚のAl−Nd合金膜をスパッタ成膜する。そして、こ
のAI−Nd合金膜をリアクティブ・イオン・エッチン
グ(RIE)によりパターニングしてp−Si薄膜30
上にゲート電極55aを、またp−Si薄膜40上にマ
スクパターン57を形成する。
ーン57をマスクとして、p−Si膜30に選択的にボ
ロンイオン(B)の注入し、p−Si薄膜30内に、不
純物が注入されたソース、ドレイン領域31,33、お
よびこれらのソース、ドレイン領域31,33に挟まれ
たチャネル領域35を形成する。
ターン57をRIEによりパターングしてゲート電極5
5bを形成した後、このゲート電極55bをマスクとし
てp−Si薄膜40にリンイオン(P)を注入し、p−
Si薄膜40内に、低濃度の不純物が注入されたLDD
領域41,43およびLDD領域に挟まれたヂャネル領
域45を形成する。
極55bを選択的に被覆するように有機レジストを配
し、これをマスクとしてリンイオン(P)のイオン注入
を行なう。これにより、p−Si薄膜40内にLDD領
域41、43、ソース、ドレイン領域47,49、およ
びLDD領域41、43に挟まれるチャネル領域45を
形成する。
熱処理することにより、注入された不純物を活性化す
る。そして、図4(e)に示すように、プラズマCVD
法により、ゲート電極55a、55bに重ねて、酸化シ
リコン(SiO2)からなる層間絶縁膜70を堆積する
とともに、透明電極として、列えば、図示しないITO
膜をスパッタ法により堆積し、これらの膜を所定の形状
にパターニングする。
域およびトレイン領域31、33、47、49上のTE
OS膜50および層間絶縁膜70にそれぞれコンタクト
ホール71をウエットエッチングにより形成する。
タ法によりAl−Nd合金膜を層間絶縁膜70上に堆積
し、パターニングすることにより、ドレイン領域31、
47にそれぞれ電気的に接続されたドレイン電極81、
83、ソース領域33、49にそれぞれ電気的に接続さ
れたソース電極85、87を形成する。
マCVD法により、層間絶縁膜70およびソース、ドレ
イン電極に重ねてSiN薄膜を4500オングストロー
ム厚で堆積する。そして、前述したCDE装置100を
用い、レジストパターンをマスクとしてSin膜をパタ
ーニングし、更に、レジストパターンをアッシングして
除去することにより、保護膜90を形成する。
以下の手法で行う。すなわち、パターニングには、CF
4およびO2ガスを用い、それぞれ流量を400scc
m,100sccmとし、圧力は20Paとした。
をとり、上述したSiN薄膜をエッチングする際の発光
強度電圧の変化を示したものであり、図中曲線(a)は
300〜800nmの範囲の波長の全発光強度電圧VL
1を、曲線(b)は650nm〜660nmの波長の特
定発光強度電圧VL2を、曲線(c)は全発光強度電圧
および特定発光強度電圧の除算電圧VL2/VL1をそ
れぞれ示している。この図から、全発光強度電圧VL1
およい特定発光強度電圧VL2の変化量に比較して除算
電圧VL2/VL1の変化量が大きく、エンドポイント
の検出に適していることが解る。
の微分信号Sの時間的変化を示すグラフであり、本実施
の形態では、微分信号Sが−0.1Vのしきい値電圧
(Vth)を2回目に横切った時点をエンドポイントと
する。そして、エンドポイントまでのエッチング時間
(t1)を100%とした場合、更に、エッチング時間
の30%の時間だけオーバーエッチングを行ない、エッ
チングを終了する。しきい値電圧(Vth)、オーバー
エッチング時間(t1−t2)は、前述したエッチング
処理と同様に、エッチングレート、膜厚、膜種等に応じ
て適宜設定する。
びO2ガスを用い、それぞれ流量を125sccm、1
87.5sccmに変更し、レジストマスクのアッシン
グを行なう。図11は、縦軸に発光強度電圧、横軸に時
間をとり、アッシング中の発光強度電圧の変化を示すも
のであり、図中曲線(a)は300〜800nmの範囲
の波長の全発光強度電圧VL1を、曲線(b)は650
〜660nmの波長の特定発光強度電圧VL2を、曲線
(c)は除算電圧VL2/VL1をそれぞれ示してい
る。この図から、全発光強度電圧および特定発光強度電
圧の変化量に比較して除算電圧VL2/VL1の変化量
が大きく、エンドポイントの検出に適していることが解
る。
信号Sを示すもので、エッチング時と同様に、微分信号
Sが−0.2Vのしきい値電圧(Vth)を2回目に横
切った時点をエンドポイントとした。そして、エントポ
イントまでのエッチング時間(t1)を100%とした
場合、更に、エッチング時間(t1)の50%の時間だ
けオーバーエッチングを行ない、アッシングを終了す
る。しきい値電圧(Vth)、オーバーエッチング時間
等は、上述したエッチング処理と同様に、エッチングレ
ート、膜厚、膜種等に応じて適宜設定する。
ことで素子特性を安定化させ、駆動回路一体型のTFT
−LCD用のアレイ基板が完成する。上述したように、
本実施の形態に係る製造方法および製造装置によれば、
持定波長の発光強度に基づく値を全波長の発光強度に基
づく値で除算し、この除算された値に基づいてエンドポ
イントを設定している。そのため、プラズマ全体の発光
波長の変動等に影響を受けることなく、特定波長の発光
強度の変化を正確に検出することができ、その結果、エ
ッチングおよびアッシングのエンドポイントを正確に決
定することができる。これにより、駆動回路一体型の液
晶表示装置のアレイ基板の如く、大面積であり、かつ、
パターン密度が面内で大幅に異なるものであっても、全
面に亘って均一かつ良好なパターンニングを実現するこ
とができる。従って、優れた特性を有する半導体装置を
製造可能な製造方法および製造装置を得ることができ
る。
場合、本実施の形態によれば、パターンの各部位を予め
設定されているテーパー角に均一に形成することがで
き、ゲート絶縁膜の良好な成膜が可能となる。これによ
り、従来に比べてソース電極あるいはドレイン電極の不
所望な短絡不良を十分に軽減でき、製造歩留まりの向上
を図ることができる。
Si薄膜およびSiN薄膜のいずれについても、例えば
6μmのパターン幅の形成に対して、従来では±0.6
μmのばらつきが生じていたのに対し、本製造方法およ
び製造装置によれば、ばらつきを±0.2μmに抑える
ことができ、設定されたパターン精度を忠実に再現する
ことができた。
よれば、エッチングおよびアッシングにおけるエンドポ
イントの検出にあたって、エッチングガスあるいは下地
の成分に含まれず、被エッチング対象物に共通に含まれ
る分子や原子、例えば、水素あるいは窒素の放出する波
長を特定波長とし、その発光強度を検出している。その
ため、異種材料についても、例えば、SiNx薄膜、p
−Si薄膜、あるいは、高分子材料からなるレジストマ
スク等についても、エンドポイントを正確に検出するこ
とができる。従って、本実施の形態によれば、共通のC
DE装置100を用いて、p−Si薄膜のパターニン
グ、SiN薄膜のパターニング、更にレジストマスクの
アッシングを行なうことができる。これにより製造装置
の設置スペースを大幅に削減できる。また、パターニン
グおよびアッシングを同一の装置で連続して行なうこと
が可能となり、製造時間を大幅に削減できた。
長幅の検出精度を持つ光センサを用いることにより、エ
ッチングおよびアッシングのいずれのエンドポイントも
正確に設定できる。そのため、各プロセス毎に、光セン
サの検出波長やフィルタ等を変更する必要がなく、製造
装置の低廉化を達成することができる。
定されることなく、この発明の範囲内で種々変形可能で
ある。例えば、上述した実施の形態では、655nmあ
るいは656nmといった特定波長の変化を検出した
が、他の波長の変化も併用して検出するようにしてもよ
い。また、上記実施の形態では、エッチング中およびア
ッシング中の発光強度を検出し、電圧変換してエンドポ
イントを検出する構成としたが、発光強度自身に基づい
てエンドポイントを検出するか、あるいは発光強度を電
流変換してエンドポイントを検出することもできる。
E装置は、高周波源としてRF発生源を備えた構成とし
たが、これに限らず、マイクロ波発生源を用いてもよ
い。すなわち、図13に示す実施の形態によれば、CD
E装置100は、真空処理室101を規定した箱状の筐
体102と、真空処理室101内に設けられ、処理対象
となる基板10を保持するとともに、高周波源121に
接続されたサセプタ111と、真空処理室101内を減
圧排気するポンプ131と、真空処理室101にエッチ
ングガスを供給するガス供給系141と、を備えてい
る。
111と対向した誘電体板151が配置され、更に、誘
電体板上には、スロット溝152を有するスロットアン
テナ104が設けられている。真空処理室101内にお
いて、サセプタ111と誘電体板151との間には拡散
板156が配置され、誘電体板と拡散板との間にプラズ
マ室157が規定されている。
に代えて、マイクロ波発生源158を備え、マイクロ波
発生源から発生したマイクロ波は、導波管159を通し
てスロットアンテナ154に導かれる。そして、マイク
ロ波は、スロットアンテナ154のスロット溝152を
透過して誘電体板151に供給され、誘電体板151
は、マイクロ波を表面波に変換しプラズマ室157内に
プラズマを励起する。また、励起されたプラズマは拡散
板156を介して基板10に均一に放射される。
からサセプタ111の主面上をモニタ可能にする窓17
1が設けられ、この窓171に対向して光センサ181
が配置されている。そして、光センサ181は制御部1
91に接続されている。制御部191は前述した実施の
形態と同様に構成され、装置全体の動作を制御する。こ
のように、マイクロ波を用いたCDE装置100におい
ても、前述した実施の形態に係るCDE装置と同様の作
用効果を得ることができる。
CDEプロセスを用いた半導体装置の製造方法および製
造装置において、エッチングのエンドポイントを正確に
検出し、これにより大面積にわたり良好な素子特性の半
導体装置を製造可能な製造方法および製造装置を提供す
ることができる。
よびアッシングを同一装置内で行なうとともに、それぞ
れのエンドポイントを正確に検出することが可能な半導
体装置の製造方法、および製造装置を提供することがで
きる。
チングを行うことができるとともに、異種材料のエンド
ポイントをそれぞれ正確に検出することが可能な半導体
装置の製造方法および製造装置を提供することができ
る。
コン薄膜のエッチング中およびエッチング終了時の発光
スペクトルの強度変化を示す図。
コン薄膜のアッシング中およびアッシング終了時の発光
スペクトルの強度変化を示す図。
DE装置を概略的に示す図、図3(b)は、上記CDE
装置の制御部を示すブロック図。
図。
チング中の発光強度電圧の変化を示す図。
グ中における微分信号の変化を示す図。
シング中の発光強度電圧の変化を示す図。
グ中における微分信号の変化を示す図。
チング中の発光強度電圧の変化を示す図。
ング中における微分信号の変化を示す図。
ッシング中の発光強度電圧の変化を示す図。
ング中における微分信号の変化を示す図。
を概略的に示す図。
6)
方法に関し、特に、気相化学ドライエッチング(CD
E)を用いた半導体装置の製造方法に関する。
スにおいて、金属膜やシリコン膜のパターニングは、レ
ジスト膜を介して、これらの膜をエッチングすることに
よって行われ、エッチング終了後、レジスト膜を除去す
る、いわゆるアッシング処理が行われる。
成されたもので、その目的は、CDEプロセスを用いた
半導体装置の製造方法であって、大面積にわたり高精度
なパターニングを可能として、優れた特性を有する半導
体装置を製造可能な半導体装置の製造方法を提供するこ
とにある。
アッシングを同一装置内で行なうとともに、それぞれの
エンドポイントを正確に検出することが可能な半導体装
置の製造方法を提供することにある。
チングを行うことができるとともに、異種材料のエンド
ポイントをそれぞれ正確に検出することが可能な半導体
装置の製造方法を提供することにある。
め、この発明に係る半導体装置の製造方法は、絶縁基板
上にシリコンを含む薄膜を形成する工程と、上記薄膜上
にレジストパターンを形成する工程と、上記レジストパ
ターンに基づいて上記薄膜を気相化学エッチングにより
パタ−ニンダする工程と、上記パターニング工程の終了
後、上記レジストパターンを除去するアッシング工程
と、備え、上記パターニング工程は、上記気相化学エッ
チング中に、所定幅の波長の発光強度Aを検出するとと
もに、上記所定幅に含まれる特定波長の発光強度Bを検
出する工程と、上記発光強度Bを上記発光強度Aで除算
して除算信号を生成する工程と、上記除算信号に基づい
て上記パターニングの終了時を決定する工程と、を備
え、上記アッシング工程は、上記パターニング工程と同
一装置内で連続して行われることを特徴としている。上
記製造方法によれば、気相化学エッチングにおいて高精
度なエンドポイントの検出が可能となり、高精細且つ高
性能な半導体装置を製造することができる。
法は、絶縁基板上にシリコンを含む薄膜を形成する工程
と、上記薄膜上にレジストパターンを形成する工程と、
上記レジストパターンに基づいて上記薄膜を気相化学エ
ッチングによりパタ−ニンダする工程と、上記パターニ
ング終了後、同一装置内で上記レジストパターンを連続
してアッシングして除去する工程と、を備え、上記パタ
ーニング工程は、上記パターニング中における特定波長
の発光強度を検出する工程と、上記検出した発光強度の
変動に基づいて上記パターニングの終了時を決定する工
程と、を備え、上記アッシング工程は、上記アッシング
中において、上記パターニング中の上記特定波長と共通
の特定波長の発光強度を検出する工程と、上記検出した
発光強度の変動に基づいて上記アッシングの終了時を決
定する工程と、を備えていることを特徴としている。
CDEプロセスを用いた半導体装置の製造方法および製
造装置において、エッチングのエンドポイントを正確に
検出し、これにより大面積にわたり良好な素子特性の半
導体装置を製造可能な製造方法を提供することができ
る。
よびアッシングを同一装置内で行なうとともに、それぞ
れのエンドポイントを正確に検出することが可能な半導
体装置の製造方法を提供することができる。
チングを行うことができるとともに、異種材料のエンド
ポイントをそれぞれ正確に検出することが可能な半導体
装置の製造方法を提供することができる。
Claims (32)
- 【請求項1】絶縁基板上にシリコンを含む薄膜を形成す
る工程と、上記薄膜上にレジストパターンを形成する工
程と、上記レジストパターンに基づいて上記薄膜を気相
化学エッチングによりパタ−ニンダする工程と、を備
え、 上記パターニング工程は、上記気相化学エッチング中
に、所定幅の波長の発光強度Aを検出するとともに、上
記所定幅に含まれる特定波長の発光強度Bを検出する工
程と、上記発光強度Bを上記発光強度Aで除算して除算
信号を生成する工程と、上記除算信号に基づいて上記パ
ターニングの終了時を決定する工程と、を備えているこ
とを特徴とする半導体装置の製造方法。 - 【請求項2】上記除算信号の変動の傾きに基づいて上記
パターニングの終了時を決定することを特徴とする請求
項1に記載の半導体装置の製造方法。 - 【請求項3】上記除算信号の変動の傾きと、予め設定さ
れたしきい値と、に基づいて上記パターニングの終了時
を決定することを特徴とする請求項1又は2に記載の半
導体装置の製造方法。 - 【請求項4】上記除算信号の変動の傾きと予め設定され
るしきい値とに基づいて決定される第1エッチング時間
に、上記第1エッチング時間に対して所定の比率の第2
エッチング時間を加えた時間により、上記終了時を決定
することを特徴とする請求項3に記載の半導体装置の製
造方法。 - 【請求項5】非単結晶シリコンにより上記薄膜を形成す
ることを特徴とする請求項1ないし4のいずれか1項に
記載の半導体装置の製造方法。 - 【請求項6】上記特定波長は、少なくとも水素又は窒素
に対応する波長を含んでいることを特徴とする請求項1
ないし5のいずれか1項に記載の半導体装置の製造方
法。 - 【請求項7】上記特定波長は、少なくとも655nmを
含んでいることを特徴とする請求項1ないし6のいずれ
か1項に記載の半導体装置の製造方法。 - 【請求項8】上記パターニング工程において、エッチン
グガスとして炭素およびフッ素を含むガスと、酸素ガス
との混合ガスを用いて上記パターニングを行うことを特
徴とする請求項1ないし7のいずれか1項に記載の半導
体装置の製造方法。 - 【請求項9】上記エッチングガスとして、四弗化炭素ガ
スと酸累ガスとの混合ガスを用いることを持徴と請求項
8に記載の半導体装置の製造方法。 - 【請求項10】上記パターニング工程の終了後、上記レ
ジストパ夕ーンを除去するアッシング工程を備え、上記
パターニング工程と上記アッシング工程とは同一装置内
で連続して行なうことを特徴とする1ないし9のいずれ
か1項に半導体装置の製造方法。 - 【請求項11】絶縁基板上にシリコンを含む薄膜を形成
する工程と、上記薄膜上にレジストパターンを形成する
工程と、上記レジストパターンに基づいて上記薄膜を気
相化学エッチングによりパタ−ニンダする工程と、上記
パターニング終了後、上記レジストパターンをアッシン
グして除去する工程と、を備え、 上記パターニング工程は、上記パターニング中における
特定波長の発光強度を検出する工程と、上記検出した発
光強度の変動に基づいて上記パターニングの終了時を決
定する工程と、を備え、 上記アッシング工程は、上記アッシング中において、上
記パターニング中の上記特定波長と共通の特定波長の発
光強度を検出する工程と、上記検出した発光強度の変動
に基づいて上記アッシングの終了時を決定する工程と、
を備えていることを特徴とする半導体装置の製造方法。 - 【請求項12】上記パターニング工程およびアッシング
工程は、所定幅の波長の発光強度Aを検出するととも
に、上記所定幅に含まれる上記共通の特定波長の発光強
度Bを検出する工程と、上記発光強度Bを上記発光強度
Aで除算して除算信号を生成する工程と、上記除算信号
の変動に基づいて上記パターニングおよびアッシングの
終了時を決定する工程と、を備えていることを特徴とす
る請求項11に記載の半導体装置の製造方法。 - 【請求項13】上記除算信号の変動の傾きに基づいて上
記パターニングおよびアッシングの終了時を決定するこ
とを特徴とする請求項12に記載の半導体装置の製造方
法。 - 【請求項14】上記除算信号の変動の傾きと、予め設定
されたしきい値と、に基づいて上記パターニングおよび
アッシングの終了時を決定することを特徴とする請求項
12に記載の半導体装置の製造方法。 - 【請求項15】上記除算信号の変動の傾きと予め設定さ
れるしきい値とに基づいて決定される第1エッチング時
間に、上記第1エッチング時間に対して所定の比率の第
2エッチング時間を加えた時間により、上記終了時を決
定することを特徴とする請求項14に記載の半導体装置
の製造方法。 - 【請求項16】非単結晶シリコンにより上記薄膜を形成
することを特徴とする請求項11ないし15のいずれか
1項に記載の半導体装置の製造方法。 - 【請求項17】上記非単結晶シリコンは、多結晶シリコ
ン又はシリコンナイナイトライドであることを特徴とす
る請求項16に記載の半導体装置の製造方法。 - 【請求項18】上記特定波長は、少なくとも水素又は窒
素に対応する波長を含んでいることを特徴とする請求項
11ないし17のいずれか1項に記載の半導体装置の製
造方法。 - 【請求項19】上記特定波長は、少なくとも655nm
および656nmを含んでいることを特徴とする請求項
11ないし17のいずれか1項に記載の半導体装置の製
造方法。 - 【請求項20】上記特定波長は、650nm〜660n
mの範囲に設定されていることを特徴とする請求項11
ないし17のいずれか1項に記載の半導体装置の製造方
法。 - 【請求項21】上記パターニング工程において、エッチ
ングガスとして炭素およびフッ素を含むガスと、酸素ガ
スとの混合ガスを用いて上記パターニングを行うことを
特徴とする請求項11ないし20のいずれか1項に記載
の半導体装置の製造方法。 - 【請求項22】上記エッチングガスとして、四弗化炭素
ガスと酸累ガスとの混合ガスを用いることを持徴と請求
項21に記載の半導体装置の製造方法。 - 【請求項23】絶縁基板上にシリコンを含む第1薄膜を
形成する工程と、上記第1薄膜上に第1レジストパター
ンを形成する工程と、上記第1薄膜を上記第1レジスト
パターンに基づいて気相化学エッチングによりパターニ
ングする第1パターニング工程と、上記パターニングさ
れた第1薄膜上に、上記第1薄膜と異なるシリコンを含
む第2薄膜を形成する工程と、上記第2薄膜上に第2レ
ジストパターンを形成する工程と、上記第2薄膜を第2
レジストパターンに基づいて気相化学エッチングにより
パターニングずる工程と、を備え、 上記第1薄膜のパターニング工程は、上記パターニング
中における特定波長の発光強度を検出する工程と、上記
検出した発光強度の変動に基づいて上記パターニングの
終了時を決定する工程と、を備え、 上記第2薄膜のパターニング工程は、上記パターニング
中において、上記第1薄膜のパターニング中の上記特定
波長と共通の特定波長の発光強度を検出する工程と、上
記検出した発光強度の変動に基づいて上記パターニング
の終了時を決定する工程と、を備えていることを特徴と
する半導体装置の製造方法。 - 【請求項24】非単結晶シリコンにより上記第1および
第2薄膜を形成することを特徴とする請求項23に記載
の半導体装置の製造方法。 - 【請求項25】上記非単結晶シリコンは、多結晶シリコ
ン又はシリコンナイナイトライドであることを特徴とす
る請求項24に記載の半導体装置の製造方法。 - 【請求項26】上記第1薄膜を多結晶シリコンで形成
し、第2薄膜をシリコンナイトライドで形成することを
特徴とする請求項25に記載の半導体装置の製造方法。 - 【請求項27】上記特定波長は、ほぼ655nmである
ことを特徴とする請求項23ないし26のいずれか1項
に記載の半導体装置の製造方法。 - 【請求項28】絶縁基板上に形成されたシリコンを含む
薄膜を、上記薄膜上に形成されたレジストパターンに基
づいて、気相化学エッチングによりパタ−ニンダする半
導体装置の製造装置において、 上記絶縁基板を収納する真空処理室を備えた筐体と、 上記真空処理室内にエッチングガスを供給するガス供給
手段と、 上記真空処理室内にプラズマを励起するプラズマ発生手
段と、 上記気相化学エッチング中に、上記真空処理室内におけ
る所定幅の波長の発光強度Aを検出するとともに、上記
所定幅に含まれる特定波長の発光強度Bを検出する光セ
ンサと、 上記検出された発光強度Bを上記発光強度Aで除算して
除算信号を生成する除算部と、上記除算信号に基づいて
上記パターニングの終了時を決定する決定部と、を有
し、上記プラズマ発生手段を制御する制御部と、 を備えていることを特徴とする半導体装置の製造装置。 - 【請求項29】絶縁基板上に形成されたシリコンを含む
薄膜を、上記薄膜上に形成されたレジストパターンに基
づいて、気相化学エッチングによりパターニンダすると
ともに、気相化学エッチングにより上記レジストパター
ンをアッシングして除去する半導体装置の製造装置にお
いて、 上記絶縁基板を収納する真空処理室を備えた筐体と、 上記真空処理室内にエッチングガスを供給するガス供給
手段と、 上記真空処理室内にプラズマを励起するプラズマ発生手
段と、 上記気相化学エッチング中に、上記真空処理室内におけ
る所定の特定波長の発光強度を検出する光センサと、 上記検出された発光強度の変動に応じて、上記パターニ
ングおよびアッシングの終了時を決定し、上記プラズマ
発生手段を制御する制御部と、 を備えていることを特徴とする半導体装置の製造装置。 - 【請求項30】上記光センサは、上記気相エッチング中
に、上記真空処理室内における所定幅の波長の発光強度
Aを検出するとともに、上記所定幅に含まれる上記特定
波長の発光強度Bを検出し、 上記制御手段は、上記発光強度Bを上記発光強度Aで除
算して除算信号を生成する除算部と、上記除算信号の変
動に基づいて上記パターニングおよびアッシングの終了
時を決定する決定部と、を備えていることを特徴とする
請求項29に記載の半導体装置の製造装置。 - 【請求項31】上記プラズマ発生手段は、上記基板と対
向して上記筐体に設けられた誘電体と、上記誘電体上に
設けられたアンテナと、上記アンテナに高周波を供給す
る高周波発生源と、を備えていることを特徴とする請求
項28ないし30のいずれか1項に記載の半導体装置の
製造装置。 - 【請求項32】上記プラズマ発生手段は、上記基板と対
向して上記筐体に設けられた誘電体と、上記誘電体上に
設けられたアンテナと、上記アンテナに導波管を介して
マイクロ波を供給するマイクロ波発生源と、を備えてい
ることを特徴とする請求項28ないし30のいずれか1
項に記載の半導体装置の製造装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06619899A JP3397715B2 (ja) | 1998-07-15 | 1999-03-12 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10-199897 | 1998-07-15 | ||
JP19989798 | 1998-07-15 | ||
JP06619899A JP3397715B2 (ja) | 1998-07-15 | 1999-03-12 | 半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11346562A Division JP2000150493A (ja) | 1998-07-15 | 1999-12-06 | 半導体装置の製造装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000091312A true JP2000091312A (ja) | 2000-03-31 |
JP3397715B2 JP3397715B2 (ja) | 2003-04-21 |
Family
ID=26407364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06619899A Expired - Fee Related JP3397715B2 (ja) | 1998-07-15 | 1999-03-12 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3397715B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111489962A (zh) * | 2020-04-17 | 2020-08-04 | 重庆伟特森电子科技有限公司 | 一种厚底沟槽的制备方法 |
-
1999
- 1999-03-12 JP JP06619899A patent/JP3397715B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111489962A (zh) * | 2020-04-17 | 2020-08-04 | 重庆伟特森电子科技有限公司 | 一种厚底沟槽的制备方法 |
CN111489962B (zh) * | 2020-04-17 | 2023-09-26 | 重庆伟特森电子科技有限公司 | 一种厚底沟槽的制备方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3397715B2 (ja) | 2003-04-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3329685B2 (ja) | 計測装置および計測方法 | |
JP5159626B2 (ja) | Sf6ベースの化学反応を用いてドープトシリコンをエッチングするプロセス及びシステム | |
US20050130334A1 (en) | Self-aligned contact process implementing bias compensation etch endpoint detection and methods for implementing the same | |
JPH10300662A (ja) | 半導体膜の評価方法、評価装置及び形成方法 | |
JPH08228011A (ja) | 半導体装置およびその製造方法 | |
JP2000150493A (ja) | 半導体装置の製造装置 | |
KR100270249B1 (ko) | 에칭속도,이방성,및실리콘산화물에대한선택비가개선된고융점금속층을패터닝하기위한건식에칭방법 | |
JP2006512783A (ja) | 2層フォトレジストのドライ現像方法及び装置 | |
JP2845199B2 (ja) | ドライエッチング装置およびドライエッチング方法 | |
US20040018647A1 (en) | Method for controlling the extent of notch or undercut in an etched profile using optical reflectometry | |
JP4167328B2 (ja) | 薄膜のドライエッチング方法および薄膜半導体装置の製造方法 | |
US5431773A (en) | Method of manufacturing semiconductor device | |
JP3397715B2 (ja) | 半導体装置の製造方法 | |
US6071821A (en) | Dry etching method of thin film | |
JP2001267301A (ja) | エッチング進行度検出方法、エッチング方法、半導体装置の製造方法、エッチング進行度検出装置およびドライエッチング装置 | |
JPH0282579A (ja) | 薄膜トランジスタの製造方法 | |
JP2001176851A (ja) | ドライエッチング装置およびドライエッチングの終点検出方法 | |
JP3418045B2 (ja) | ドライエッチング方法 | |
US6077759A (en) | Method of producing semiconductor device | |
JP2009267296A (ja) | 金属配線の製造方法、tftの製造方法、及びそれを用いて製造されたtft | |
JP3508856B2 (ja) | エッチング方法 | |
JP2000031081A (ja) | 半導体装置の製造方法 | |
JPH04226080A (ja) | 薄膜トランジスタの製造方法 | |
JP2009512998A (ja) | ドープトシリコンをエッチングするプロセス及びシステム | |
CN114388359A (zh) | 过孔干刻的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080214 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090214 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100214 Year of fee payment: 7 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100214 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100214 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110214 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120214 Year of fee payment: 9 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120214 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130214 Year of fee payment: 10 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130214 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140214 Year of fee payment: 11 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |