JP2000076133A - 一度だけ書込み可能なメモリ内のプログラムデ―タのセキュリティ保証方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＥＰＲＯＭアレイ内に記憶されたデータとプ
ログラムコードを海賊行為から保護する方法を得る。 【解決手段】 非揮発性メモリアレイ２２０の第１のメ
モリアドレスから始まる最初のプログラミングの完了後
に、保護レジスタとして働く最後から２番目のアドレス
２０８がセットされて、保護ブロック２１０の番号と対
応する。これは、セクション境界２１２をセットして、
アレイを分割する。１次セキュリティ・セクション２１
４の内容は、保護レジスタのビット７（ブロックプロテ
クト）がイネーブル（ゼロにセット）されると、読取り
不可で書込み不可にされる。保護レジスタは、保護ブロ
ックの番号およびその反転の両方で書き込まれる。これ
は、ＥＰＲＯＭが０しか書けないことにより、保護レジ
スタを不正に変更してセクション境界を移動することを
防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・マ
イクロプロセッサに関し、特に、１度だけ書込み可能な
（ＯＴＰ）内部メモリを特徴とするマイクロプロセッサ
に関する。

【０００２】

【従来の技術】コンピュータおよびマイクロコントロー
ラ内のパーマネント・オペレーティング・コード コンピュータまたはマイクロプロセッサは、典型的に
は、電源を切っても符号（コード）が保持されるように
非揮発性メモリ（たとえば、ＲＯＭ、ＥＰＲＯＭ、フラ
ッシュメモリ）内に記憶されたそのオペレーティング・
コードの重要部分を有する。しばしば、この符号の全て
または一部は、中央処理装置（ＣＰＵ）自体として同一
チップ上に常駐するメモリ（内部メモリ）内に記憶され
る。これにより、ＣＰＵおよびその基本オペレーティン
グ・コードを単一ユニットとして実装（パッケージ）可
能にしている。単一チップ内での諸機能のこの集積は、
プロセッサを使用するアセンブリの設計を単純化するの
に役立つ。この集積はまた、部品数（part count）を減
少させ、信頼性を向上するのに役立つ。

【０００３】ＯＴＰメモリに記憶されたパーマネント・
オペレーティング・コード 多くのマイクロプロセッサ、特にマイクロコントローラ
として知られるクラスのマイクロプロセッサは、ＵＶ消
去可能ＥＰＲＯＭ，ＥＥＰＲＯＭ，１度だけプログラム
可能な（ＯＴＰ）メモリまたはフラッシュメモリのよう
な電気的にプログラム可能な読取り専用メモリ（ＥＰＲ
ＯＭ）のある形で、それらの内部オペレーティング・コ
ードを記憶する。この設計により、ＩＣの製造後にオペ
レーティング・コードをプログラムすることが可能にな
り、ＲＯＭに基づく設計よりも遥かに高度な柔軟性をも
たらす。このアーキテクチャーによれば、製造者は、製
造後にオペレーティング・コードを改定し改良したり、
オペレーティング・コードを特別の注文により変更して
複数の顧客の特別なニーズに応えることができる。代り
に、製造者は、ＥＰＲＯＭバンクを空白のままにしたり
部分的にプログラムして、顧客がその固有のコードをイ
ンストールできるようにし得る。この設計により、製造
者は一層大量のチップを１度に設定できるようになり、
特殊な手持ち在庫の必要を減少させ、迅速なプロトタイ
ピングを容易にする。

【０００４】オンチップ・ソフトウェアのセキュリティ 多くの場合、チップをプログラムする人（製造者または
他のパーティ）は、機密保持のために彼が好ましいと思
うソフトウェア・コードでチップをプログラムする。そ
うした場合、先のプログラマーは、後のプログラマーお
よびユーザを制約して、チップのメモリバンクからの読
取りおよびコピーができないようにするとともに、その
中に記憶されたコードの実行のためのアクセスができる
ようにしておくことを望むであろう。製造者は、チップ
の内部メモリの一部分をプログラムするとともに、内部
メモリの残部を顧客がプログラムするために開放するこ
とを望むかもしれない。そうした場合、プログラマーの
一方または両方は、他のプログラマーおよび第三者から
このコードを保護しようと望むかもしれない。

【０００５】許可されてないコピーに対するメモリの保
護は、複雑で困難な課題である。保護つきメモリは、通
常、何かに使用するためにはプロセッサが読めなければ
ならないコードおよびコード関連データを含む。一層問
題なことに、ＣＰＵの制御を後のプログラマーおよびユ
ーザへ明け渡さなければならず、彼らの多くが先のプロ
グラマーに対して相反する利害を有するであろう。設計
においてそれらの道を閉ざすために、あらゆる保護方式
は迂回の可能な道を予想しなければならない。

【０００６】現在のメモリセキュリティ方式は、内部メ
モリバンクを一単位としてロックする。最初のプログラ
マーがメモリの一部分をプログラムするとともに他の部
分を顧客のために残したいと望む場合は、読取りプロテ
クトを機能抑止のままにして、この最初のプログラマー
のソフトウェアが保護されないままにしておかなければ
ならない。装置に精通した人々にとっては、セキュリテ
ィ保護を迂回する道が一つ以上あるのが普通であり、こ
れが主としてたまにしか使用しない人に対してそうした
セキュリティを有効なものにしている。

【０００７】アレイの一つだけのプログラマー定義可能
セクションの保護が可能であり、このアレイの残りの部
分のプログラミングが可能なソフトウェア・セキュリテ
ィ方式は、現在のところ存在しない。

【０００８】

【発明が解決しようとする課題】ブロック区分されたセ
キュリティ・メモリ 本出願は、各パーティのコードについて完全なセキュリ
ティ保護を有する２つ以上のパーティにより装置をプロ
グラムできる方式を記述する。本発明は、製造者が基本
ルーチンを装置へプログラムすることを可能にし、ま
た、開発者が各プログラマー・コードについて完全なセ
キュリティ保護を有する特定アプリケーション用の装置
を更にプログラムすることを可能にする。一つの代りの
実施の形態において、エンドユーザまたは他の後続のプ
ログラマーが、特定設置に固有な保護つきコードを追加
できる。本出願において開示されるセキュリティ回路お
よび制御は、他のプログラマーとともにあらゆる第三者
からの海賊行為に対して強力な保護を各プログラマーに
提供する。

【０００９】

【課題を解決するための手段】好ましい実施の形態で
は、第１のプログラマーが定義可能な２つ以上のセクシ
ョンに非揮発性メモリアレイを分割することにより、セ
キュリティ保護が達成される。一つのセクションがプロ
グラムされロックされると、どのプログラマーもユーザ
もいずれの保護つきセクションへも読取りまたは書込み
のアクセスができず、確立されたセクション境界も変更
できない。命令アドレスと同じメモリセクション内のメ
モリアドレスをＣＰＵが参照する場合には、読取り命令
はＣＰＵによってのみ実行される。異なったセクション
内のアドレスを読むことのＣＰＵへの命令は、単純に無
視される。

【００１０】本出願は、１次セキュリティ方式の迂回を
防止するために設計された多数の他の機能を開示する。
プロセッサは、コードセクション境界自体の値を保護す
る機構を採用し、また、保全されたコードを保護するた
めに種々の新規な方式が採用される。ＣＰＵは、その内
蔵テストモードの一つにある。これらの機構を通じて、
競争者や顧客による海賊行為から自分のコードが保全さ
れるという高度の確信をもって、開発者はこのＣＰＵ上
に彼のコードをインストールできる。

【００１１】開示された方法および構造の一つの利点
は、メモリの一つのセクションのプログラミングおよび
読取りを可能にするとともに、読取りまたはプログラム
の操作から安全なセクションを完全に保護することであ
る。

【００１２】

【発明の実施の形態】開示される発明は添付図面を参照
して説明されるが、これらは本発明の重要な実施の形態
を示し、また、本明細書に参考として組み込まれたもの
を示す。本発明の多数の技術革新的な教示について、現
在好ましい実施の形態を特別に参照しながら説明する。
しかしながら、このクラスの実施の形態は本明細書の技
術革新的な教示の多くの有利な利用のほんの少しの例を
提供するだけであることを理解すべきである。一般に、
本出願の明細書になされる供述は、必ずしも、本発明の
種々のクレームされた発明のいずれかを限定するもので
はない。その上、いくつかの供述は、本発明のいくつか
の機能に適用できるが、他の機能には適用できない。

【００１３】メモリセクション保護の動作 図２を参照すると、非揮発性メモリ２２０は、その設計
により、２つ以上のブロック２０２に分割されている。
最初のプログラマーによりプログラムされたコード２０
４は、一つ以上のブロック２０２を占め、第１のメモリ
アドレス２０６で始まる。初期プログラミングが完了し
た後に、アレイ２００（保護レジスタ）の最後から２番
目のアドレス２０８が保護ブロック２１０の数に対応し
てセットされる。これにより、セクション境界２１２を
セットし、このアレイを１次セキュリティ・セクション
２１４と２次セキュリティ・セクション２１６とに分割
する。１次セキュリティ・セクション２１４の内容は、
保護レジスタ（ブロック保護）のビット７が有効化され
る（ゼロにセットされる）と、読出し不能で書込み不能
にされる。

【００１４】保護値のセキュリティ 好ましい実施の形態では、保護レジスタのビット９〜１
５は、保護されるブロックの番号を反映する値で書き込
まれるが、ビット０〜６はその値の１の補数（論理反
転）で書き込まれる。たとえば、“１０１１ １００
１”の１の補数は、“０１００ ０１１０”である。こ
の反転値検証方式は、第２のプログラマーの制御の下に
あるメモリの部分内に保護レジスタが配置されていると
いう事実により必要とされ、ブロック保護が有効化され
た後でも変更され得る。本発明で採用されるこの反転値
検証方式は、ＥＰＲＯＭビットのデフォルト値が１であ
り、プログラミング中に１ビットをクリアできるが１に
戻せない（すなわち、ゼロのみがＥＰＲＯＭセルに書き
込まれ得る）という事実の利点を有する。ＥＰＲＯＭ内
の８ビット語は製造者では“１１１１ １１１１”を登
録する。たとえば、第１のプログラマーは、それを“１
１１１ ００００”にプログラムする。それから、この
語は、“１０１０ ００００”にプログラムできるが、
“１１１１ ０１０１”にはプログラムできない。

【００１５】保護値自体だけがインデックスとして使用
される場合には、単に保護コードをクリアするだけで後
続のプログラマーがセキュリティ方式を完全に打ち負か
すことができる。これにより、セクション境界をゼロに
ロールバックして、メモリアレー全体を彼の制御下に置
くことができる。その後、このプログラマーは、第１の
プログラマーのコードを含むアレイの内容全体をプロセ
ッサの出力ポートの一つにコピーすることができる。

【００１６】一方、反転値のみが使用される場合には、
保護されてない領域に「トロイの木馬」プログラムを書
き込んだのちに保護値をクリアすることによって、後続
のプログラマ−はこのセキュリティ方式を打ち負かすこ
とができる。これにより、セクション境界をメモリの終
点へ移動する。トロイの木馬プログラムは、元のコード
と同じセクション境界の背後にある。その後、セキュリ
ティ回路は、トロイの木馬がメモリアレイ全体にアクセ
スすることを許容する。その後、このプログラムは、プ
ロセッサの出力ポートにアレイ全体をコピーする。好ま
しい実施の形態で利用される方式によれば、第２のプロ
グラマーは、ビット０〜６を直して、ビット９〜１５の
修正値の補数にすることができない。たとえば、元の保
護値が“１０１ ００１１”であれば、正しい補数は
“０１０ １１００”である。第２のプログラマ−はこ
の保護値を“０００ ００００”に変えることができ
る。しかしながら、ＥＰＲＯＭに書き込むことができな
いので、この補数を“０１０１１００”から“１１１
１１１１”へ変更できない。セキュリティ回路は、この
不一致を検出して、アレイへの全ての読取りおよび書込
みを機能抑止するであろう。

【００１７】メモリ保護回路 いったん保護値がプログラムされ、ブロック保護が使用
可能にされると、調べられる命令アドレスおよびアドレ
スが同一セクション内（すなわち、セクション境界の同
一側）にない限り、ＣＰＵはどんなテーブル・ルックア
ップ命令も実行しない。

【００１８】このセキュリティチェックを行うために、
この装置は、プログラムカウンタ（現に実行される命令
のアドレス）およびデータ・ポインタ（現に作用される
メモリアドレス）の両方を保護値と比較する。両方が、
保護値よりも高いか低くなければならない。ブロック保
護が使用許可になった後で保護値（セクション境界）の
同一側にこの２つのアドレスが存在しないと、テーブル
・ルックアップまたは書込み命令は何も実行されない。

【００１９】このセキュリティチェックを遂行する回路
を図１に示す。保護レジスタ１８４のビット９〜１５の
内容は、プログラムカウンタ・コンパレータ１０２およ
びデータポインタ・コンパレータ１０４の両方の入力Ｂ
にロードされる。プロセッサプログラム・カウンタ１０
８の最上位７ビット（すなわち、最寄のブロック全体へ
の命令アドレス）のブロック１０６が、プログラムカウ
ンタ・コンパレータ１０６の入力Ａにロードされる。プ
ロセッサ・データポインタ１１２の最上位７ビット（す
なわち、最寄のブロック全体への命令オペランドのメモ
リアドレス）のブロック１１０が、データポインタ・コ
ンパレータ１０４の入力Ｂにロードされる。入力Ａの値
が入力Ｂの値よりも大きいか等しければ、各コンパレー
タ出力が論理「真」を出力する。

【００２０】２つのコンパレータ１０２，１０４の出力
１１４，１１６は排他的論理和（ＸＯＲ）ゲート１１８
に送られる。コンパレータ１０２，１０４の出力１１
４，１１６が異なれば（すなわち、アドレスが異なった
セクションにあれば）、ＸＯＲゲート１１６の出力１２
０は真であるが、さもなければ、偽である。ＸＯＲゲー
ト１１８の出力１２０は、ＡＮＤゲート１２４の１つの
入力１２２に送られる。ＡＮＤゲート１２４の他の入力
１２６には、ブロック保護ビット７が供給される。ブロ
ック保護が使用可能にされ、かつ、命令およびオペラン
ド（データ）のアドレスが同一セクション内になけれ
ば、ＡＮＤゲート１２４の出力１２８は真である。この
出力１２８は、以下の仕方で回路により使用される。

【００２１】ブロック保護回路の第２の部分は、保護レ
ジスタ内に記憶された保護値で調整することから保護す
るように設計されている。この回路は、保護値の１の補
数（論理反転）であることを期待されるチェック値と保
護値を比較する。ブロック保護が使用可能にされるとき
にチェック値が保護値の反転でなければ、プロセッサは
全てのルックアップ命令を完全に機能抑止する。

【００２２】この比較を行うための回路も図１に示され
ている。保護レジスタのビット０〜６は、７ビット排他
的論理和（ＸＯＲ）ゲート１５２の一つの入力１５０に
送られる。保護レジスタのビット９〜１５は、同じＸＯ
Ｒゲート１５２の他の入力１５４に送られる。ビット０
〜６の各々がビット９〜１５の対応するビットの論理反
転であれば（すなわち、調整（不正な変更）がなけれ
ば）、このゲート１５２の出力１５６は偽になる。不一
致があれば（すなわち、保護値またはチェック値が不正
に変更されていれば）、出力１５６は真である。ＸＯＲ
ゲート１５２の出力１５６はＡＮＤゲート１５８の一つ
の側に送られる。ＡＮＤゲート１５８への他の入力１６
０には、保護レジスタ１００のブロック保護使用可能ビ
ット７が供給される。反転チェック値に不一致があり、
かつ、ブロック保護が使用可能にされていれば、ＡＮＤ
ゲート１５８からの出力１６２は真である。

【００２３】その後、セクタ比較回路からの出力１２８
と保護値セキュリティ回路からの出力１６２とは、ＯＲ
ゲート１６４に送られる。このゲート１６４からの出力
１６６は、他のプロセッサ論理１８０に送られ、それが
真であるときに全てのルックアップ（すなわち、読取
り）命令を機能抑止する。したがって、ブロック保護が
使用可能にされているときにセクタ境界が突破されるか
保護値が不正に変更されれば、プロセッサは全てのルッ
クアップ命令を機能抑止する。更に、この出力１６６
は、第２のＯＲゲート１６８にも送られる。他の入力１
７０は、保護レジスタからのグローバル保護ビット８の
状態を反映する。このＯＲゲート１６８からの出力１７
２は、他のプロセッサ論理１８２に送られ、それが真で
あるときにＥＰＲＯＭアレイへのあらゆる読取りおよび
書込み動作を完全に機能抑止する。

【００２４】テストモード中のメモリセキュリティ保護 プロセッサのテストモード特にエミュレーションおよび
トレース・テストモードの使用を通じて保護メモリへの
アクセスをプログラマーが得ることを防止するために、
保護の第２の層が装備される。エミュレーション・モー
ドでは、プロセッサは命令を実行しデータレジスタを読
み取るが、これは内部メモリからのように外部メモリか
らメモリ保護値を読み取ることを含む。トレース・モー
ド（トレース１およびトレース２）では、プロセッサ
は、ユーザによって制御されたタイミングおよびブレー
クポイントに従う内部命令を実行する。

【００２５】エミュレーション・モードとトレース・モ
ードとの間を自由に移行できることにより、プログラマ
ーがかなり容易にセキュリティ回路を迂回できる。プロ
グラマーは、異なった保護値（たとえば、“０００００
０”）を外部メモリに記憶させて、エミュレーション・
モードを使用して新しい保護値の使用をプロセッサに強
制できる。その後、彼は、トレース・モードに移行し
て、内部メモリ内の既に保護されたプログラムを１度に
１命令ずつウォーク・スルーすることができる。テスト
作業モードがスイッチされる前に装置を初期化するよう
にプログラマーに強制することにより、このプロセッサ
は上記策略をブロックできる。初期化に際して、プロセ
ッサは内部ＥＰＲＯＭの最期から２番目のメモリ位置か
ら直接に保護値を読み取る。これにより、贋の保護値の
使用により引き起こされるセキュリティ回路のあらゆる
混乱に対して安全にできる。

【００２６】ＭＳＰ５８７０プロセッサ・アーキテクチ
ャー セキュリティ方式は、本来は、消費者電子製品用に設計
された低コスト混合信号プロセッサへ組み込まれてい
た。混合信号プロセッサのブロック図を図３Ａおよび図
３Ｂに示す。

【００２７】好ましい実施の形態によるプロセッサ１０
は、プログラムデータメモリブロック１１およびデータ
メモリブロック１２を含むいくつかの主要サブブロック
を含む。主要サブブロックは、計算ユニット（ＣＵ）１
３と、データメモリアドレスユニット（ＤＭＡＵ）１４
と、プログラムカウンタ（ＰＣＵ）１５と、命令デコー
ダ１６とを含む。その他の機能は、反復または連鎖カウ
ンタレジスタ１７とステータスレジスタ１８と２つのタ
イマ１９，２０と割り込み論理２１と周辺装置拡張イン
ターフェイス２２とによって与えられる。

【００２８】１７ビット・データバス（ＤＢ）２３が、
プロセッサ１０内の複数の機能ブロックの間の通信を与
える。プロセッサ１０内の複数のレジスタの大部分は、
ＤＢ２３への読取りおよび書込みアクセスを有する。不
必要な電力消費を避けるために、また、最大の論理伝播
時間を与えるために、複数のバス・ドライバ（不図示）
はスタティック・デバイスである。プロセッサ１０の最
小命令周期は約１００ｎｓであり、１０ｎ Ｈｚのプロ
セッサ・クロック（不図示）が与えられる。

【００２９】図３Ａのデータメモリ１２は、複数の１７
ビット並列語として編成されている。語の数は、プロセ
ッサ１０が適用されるアプリケーションにより異なる
が、たとえば２５６語から２０４８語の範囲であり、図
３には１１５２語が示されている。ＤＭＡＵ１４により
与えられる各アドレス５１は、１７ビットのデータがア
ドレスされるようにする。これらの１７ビットは、実行
される命令により異なる多数の方法で作動することがで
きる。大部分の命令について、このデータは１６ビット
語フォーマットで解釈される。ＬＡＣＢおよびＳＡＣＢ
のような２バイト命令は、バイトフォーマットとも呼ば
れる８ビット語フォーマットでプロセッサ１０がデータ
を読み書きするようにさせる。このバイトフォーマット
・モードは、アドレスされた１６ビット語の上位バイト
または下位バイトのどちらかをプロセッサのハードウェ
アが読み書きするようにさせ、取り出されたバイトはＤ
Ｂ２３で右寄せされる。

【００３０】消費者電子製品 このメモリとそれが組み込まれているマイクロプロセッ
サとは、電話応答機械のような消費者電子製品に使用す
るように設計されている。本発明を組み込んだ応答機械
のブロック図を図４に示す。この装置において、プロセ
ッサ４０２は、電話線インターフェイス４０４とマイク
ロフォン４０６とスピーカ４０８とに接続されている。
マイクロプロセッサ４０２は、電話線インターフェイス
４０４経由で電話線４１０上の音響データを送受信す
る。マイクロプロセッサはまた、スピーカ４０８経由で
周辺の領域に音響データを送信し、また、マイクロフォ
ン４０６経由で周辺の領域から音声データを受信でき
る。

【００３１】代りの実施の形態 一つの代りの実施の形態では、この方式は、セキュリテ
ィ回路によりブロックされる命令セットが調節される限
りにおいて、符号およびデータの両方を保持するメモリ
アレー（たとえば、フォンノイマン・アーキテクチャ
ー）内に実装できる。このメモリが組み込まれたマイク
ロプロセッサは、符号およびデータ・バンクは互いに隔
離されているハーバード型アキテクチャーに基づいて設
計されているが、本発明はこのアーキテクチャーに全く
限定されない。

【００３２】もう一つの代りの実施の形態では、メモリ
アレイは、二つの保全されたセクションと一つの残りの
保全されないままのセクションとに区分される。２つ以
上の保全されたセクションが同一データへの読取りアク
セスを有することが望ましい場合、または、一つのセク
ションを開いたままにしておいて、機械にＩＣを設置し
た後に計算される最終微調整パラメータのセットを記憶
させるのが望ましい場合に、これは非常に有用である。

【００３３】好ましい実施の形態に関連して使用するこ
とが考えられる他の機能や詳細は、クレームされた発明
の実施に必ずしも必要でないが、以下の同時係属出願に
開示されている。

【００３４】代理人ドケット番号ＴＩ―２４７０７Ｐ，
出願番号６０／０９０,６７０の「可変語長データメモ
リ」。 代理人ドケット番号ＴＩ―２４７０８Ｐ，出願番号６０
／０９０,５８９の「チェイン能力つき低コスト乗算器
ブロック」。 代理人ドケット番号ＴＩ―２４７１１Ｐ，出願番号６０
／０９０,６７１の「高性能マイクロプロセッサで使用
するためのフレキシブル・アキュムレータ・レジスタ・
ファイル」。 これら全ては、本出願と共に共通に所有され、本発明の
出願日と同実の有効な出願日を有し、本書で援用され
る。

【００３５】修正および変形 当業者に認識されるであろうように、本出願で説明され
る技術革新的な概念は、非常に広い範囲のアプリケーシ
ョンにわたり修正され変更し得る。したがって、特許さ
れる対称物の範囲は、与えられた特定の例示的な教示の
いずれによっても制限されることなく、請求項によって
のみ限定される。

【００３６】本出願に開示された好ましい実施の形態
は、マイクロプロセッサの内部ＥＰＲＯＭへ組み込まれ
ていて、２つのセクションに分割されたメモリアレイを
記述するが、発明の性質の中には、２つだけのセクショ
ンに分割したアレイ、内部メモリ、またはメモリのいず
れかの特定のタイプにそのアプリケーションを限定する
ものは何もない。

【００３７】この回路は、このセキュリテイ回路を２重
化または多重化して追加のセクション領域を収容できる
限りにおいて、３つ以上の保全されたセクションを可能
にするように修正できる。これは、エンドユーザがメモ
リ内にパラメータを記憶させる必要がある場合、また
は、設置後に最終微調整パラメータをメモリに記憶させ
る必要がある場合に、有用である。

【００３８】保全メモリはＣＰＵから独立のＩＣ内にお
くことができる。他の手段を通じてチップの内容に読取
りアクセスするのを防止するために、これは若干の追加
のセキュリティまたは暗号回路を必要とするであろう。

【００３９】このセキュリティ方式はまた他の形式の非
揮発性メモリで実装することもでき、アレイの一部分が
読取り専用メモリまたは揮発性メモリでさえあるアレイ
で実装できる。

【００４０】以上の説明に関して更に以下の項を開示す
る。 （１）プログラムメモリと、複数のプログラムの少なく
とも２つのクラスの間の前記プログラムメモリの部分の
ためのアクセス特権を指示するセキュリティ・レジスタ
と、前記プログラムメモリの第１の部分から複数のプロ
グラムの第１のクラスを実行し、前記プログラムメモリ
の少なくとも１つの他の部分から複数のプログラムの少
なくとも１つの他のクラスを実行するために接続された
プログラマブル・プロセッサとを含み、前記プログラム
ブル・プロセッサ論理は、前記セキュリティ論理の制御
の下においてのみ、また、前記セキュリティ論理がデー
タ・ポインタとアドレス・ポインタとの間の両立可能な
所有権を指示するときにのみ、前記メモリにアクセスで
きる、集積回路。 （２）前記セキュリティ・アクセス制御論理は、前記セ
キュリティ・レジスタの前記ビットをチェックして、そ
のビットの少なくともいくつかが補数の状態にあること
を保証し、前記セキュリティ・レジスタは１度だけプロ
グラム可能な非揮発性メモリ技術で実装されている、第
１項記載の集積回路。 （３）前記集積回路はまた、エミュレーション・モード
で作動可能であり、他のあらゆるモードで作動する前に
前記エミュレーション・モードを去った後に初期化を起
こらせるハードウェア制約を含む、第１項記載の集積回
路。 （４）前記セキュリティ・レジスタ内の前記補数のフィ
ールドが、前記ブロックの境界を決定する、第１項記載
の集積回路。

【００４１】（５）メモリアレイであって、複数のセク
ションにグループされた単一のセル・アレイと、前記ア
レイ内のセルのいずれかに書き込むために接続された書
込み回路と、前記アレイ内のセルのいずれかに書き込む
ために接続された書込み回路と、前記アレイ内のセルの
いずれかから読み出すために接続された読出し回路と、
前記読出しおよび書込み回路に接続されたメモリ保護回
路であって、セクション境界を決定し、前記セクション
の１つに記憶されたいずれかの命令により作動すること
から前記読出しおよび読書き回路を機能抑止し、また、
ひとたびメモリ保護回路が使用許可にされれば前記セク
ションの他に配置されたいずれかのメモリセルを作動す
ることから前記読出しおよび読書き回路を機能抑止する
保護レジスタを組み込んでいるメモリ保護回路と、を含
む、メモリアレイ。

【００４２】（６）マイクロプロセッサチップであっ
て、再初期化せずにはそのテストモードを変更できない
中央処理装置と、該中央処理装置に接続されたプログラ
ムメモリと、プログラムの少なくとも２つのクラスの間
で前記プログラムされたメモリの部分へのアクセス特権
を指示するセキュリティ・レジスタと、前記メモリに記
憶されたデータについて前記メモリの少なくとも第１の
部分からプログラムの第１のクラスを実行するとともに
第２のクラスを実行するために接続されたプログラマブ
ルプロセッサとを含み、前記セキュリティ論理の制御の
下にのみ、また、前記セキュリティ論理がデータ・ポイ
ンタとアドレス・ポインタとの間の両立し得る所有権を
指示するときにのみ、前記プログラマブルプロセッサ論
理が前記メモリにアクセスできる、マイクロプロセッサ
チップ。

【００４３】（７）電話応答機械であって、再初期化せ
ずにはそのテストモードを変更できない中央処理装置
と、該中央処理装置に接続されたプログラムメモリと、
プログラムの少なくとも２つのクラスの間で前記プログ
ラムされたメモリの部分へのアクセス特権を指示するセ
キュリティ・レジスタとを含み、前記セキュリティ論理
の制御の下にのみ、また、前記セキュリティ論理がデー
タ・ポインタとアドレス・ポインタとの間の両立し得る
所有権を指示する場合にのみ、前記中央処理装置が前記
メモリにアクセスでき、メッセージを受信し送信するよ
うな方法で前記中央処理装置を電話線に接続するインタ
ーフェイスと、前記応答機械内の記憶のために音響を記
録するような方法で前記中央処理装置に接続されたマイ
クロフォンと、前記応答機械内に記憶された音響をプレ
イバックするような方法で前記中央処理装置に接続され
たスピーカとをさらに含む、電話応答機械。

【００４４】（８）本出願は、ＥＰＲＯＭアレイ２２０
内に記憶されたデータおよびプログラム・コードを海賊
行為から保護する方法を記述する。非揮発性メモリアレ
イ２２０は、その設計により２つ以上のブロック２０２
に分割される。最初のプログラマーによりプログラムさ
れたコード２０４は、１つ以上のブロック２０２を占
め、第１のメモリアドレスから始まる。最初のプログラ
ミングが完了した後に、保護レジスタとして働く最後か
ら２番目のアドレス２０８がセットされて保護ブロック
２１０の番号と対応する。これは、セクション境界２１
２をセットして、アレイを１次セキュリティ・セクショ
ン２１４と２次セキュリティ・セクション２１６とに分
割する。１次セキュリティ・セクション２１４の内容
は、保護レジスタのビット７（ブロックプロテクト）が
使用可能になる（ゼロにセットされる）と、読取り不可
で書込み不可にされる。保護レジスタは、保護ブロック
の番号およびその反転の両方で書き込まれる。これは、
ＥＰＲＯＭが０しか書けないことにより、保護レジスタ
を不正に変更してセクション境界を移動することを防止
する。

【図面の簡単な説明】

【図１】開示されるセキュリティ方式を図示する回路図
である。

【図２】セキュリティの理由のために２つのセクション
に分割されたメモリアレイを示す図である。

【図３Ａ】混合信号プロセッサのブロック図である。

【図３Ｂ】混合信号プロセッサのブロック図である。

【図４】このメモリアレイを使用する電話応答機械を示
す図である。

【符号の説明】

２００ アレイ ２０２ ブロック ２０４ コード ２０６ 第１のメモリアドレス ２０８ 最後から２番目のアドレス ２１０ 保護ブロック ２１２ セクション境界 ２１４ １次セキュリティ・セクション ２１６ ２次セキュリティ・セクション

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プログラムメモリと、 複数のプログラムの少なくとも２つのクラスの間の前記
   プログラムメモリの部分のためのアクセス特権を指示す
   るセキュリティ・レジスタと、 前記プログラムメモリの第１の部分から複数のプログラ
   ムの第１のクラスを実行し、前記プログラムメモリの少
   なくとも１つの他の部分から複数のプログラムの少なく
   とも１つの他のクラスを実行するために接続されたプロ
   グラマブル・プロセッサとを含み、 前記プログラムブル・プロセッサ論理は、前記セキュリ
   ティ論理の制御の下においてのみ、また、前記セキュリ
   ティ論理がデータ・ポインタとアドレス・ポインタとの
   間の両立可能な所有権を指示するときにのみ、前記メモ
   リにアクセスできる、 集積回路。