JP2000076089A - Multiple system processor - Google Patents
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- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数のマイクロコ
ンピュータを用いた計算制御用処理装置の多重系処理装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplex processing apparatus for a calculation control processing apparatus using a plurality of microcomputers.
【０００２】[0002]
【従来の技術】一般に、鉄道車両等の制御を行う場合、
誤った演算によって誤制御を行ったときは、直接人命に
関る事故に結び付く危険があるため、演算制御にフェー
ルセーフ性が要求される。そのため、従来よりいくつか
のフェールセーフ演算装置、或は、制御装置が開発され
てきている。その中で、演算装置を多重化して、その複
数の装置の動作を比較照合して故障を検出するという多
重処理装置において、２重系の処理装置（ＣＰＵ）の出
力するバスを常時比較し、不一致が発生したときは、処
理を停止させるバス照合型処理装置がある。特開平７−
３０２２０７号公報に示されるバス照合型論理装置は、
共通のクロック生成回路から供給されるクロックに２つ
のＣＰＵが完全に同期して動作し、非フェールセーフの
バス照合論理回路が両者のデータバスの不一致を検出し
たときは、エラー検出信号を出力するものである。この
ようなバス照合型処理装置では、ＣＰＵ・メモリ等同一
の素子が一般的な１系の処理装置に対して、ハード構成
が２倍となるが、システム全体からこのような処理装置
を見た場合、処理能力としては１系のみで動作している
のと変わりはない。一方、このようなバス照合型の処理
装置の総ての処理データが常に比較照合されて、不一致
のときは、エラーとされなければならない、という性質
のものではなく、一部のデータは必ずしも照合されなく
ても良い場合が多い。例えば、車両制御装置において
は、路線情報等のデータベースを扱う部分は、二重系バ
ス照合型処理装置で扱うが、外部機器とのデータのやり
取りをする場合は、必ずしも二重系で扱う必要はない。2. Description of the Related Art In general, when controlling a railway vehicle or the like,
When erroneous control is performed by erroneous calculation, there is a danger of directly leading to an accident involving human life. Therefore, fail-safeness is required for the calculation control. For this reason, some fail-safe arithmetic devices or control devices have been conventionally developed. Among them, in a multiplex processing device in which arithmetic devices are multiplexed and operations of the plurality of devices are compared and collated to detect a failure, buses output from a dual processing device (CPU) are constantly compared, There is a bus collation-type processing device that stops processing when a mismatch occurs. JP-A-7-
The bus collation type logic device disclosed in Japanese Patent Publication No. 302207
When the two CPUs operate completely in synchronization with the clock supplied from the common clock generation circuit, and the non-fail-safe bus collation logic circuit detects a mismatch between the data buses, an error detection signal is output. Things. In such a bus collation type processing device, the hardware configuration is twice as large as that of a general system processing device in which the same elements such as a CPU and a memory are used. In this case, the processing capacity is the same as operating with only one system. On the other hand, all processing data of such a bus collation type processor is always compared and collated, and when they do not match, it is not necessary to make an error, and some data is not necessarily collated. In many cases, it is not necessary to do so. For example, in a vehicle control device, a part handling a database such as route information is handled by a dual bus collation type processing device, but when exchanging data with an external device, it is not always necessary to deal with a dual system. Absent.
【０００３】[0003]
【発明が解決しようとする課題】上記のように、バス照
合型の処理装置の総ての処理データが常に比較照合され
て、不一致のときは、エラーとされなければならない、
という性質のものではなく、一部のデータは必ずしも照
合されなくても良い場合が多いにも拘らず、従来のバス
照合型２重系処理装置は、ハードウェアの構成がバス照
合型ではない処理装置に対して２倍となるものの、その
処理能力は１系分の処理装置と同等であるため、システ
ムとして処理装置を効率的に利用しているとは云えな
い。As described above, all processing data of the bus collation type processing device is always compared and collated, and when they do not match, an error must be taken.
In spite of the fact that some data does not always have to be collated, the conventional bus collation-type double processing device has a hardware configuration that is not a bus collation type. Although the processing capacity is twice as large as that of the apparatus, the processing capacity is equivalent to that of the processing system for one system, so it cannot be said that the processing apparatus is efficiently used as a system.
【０００４】本発明の課題は、複数のマイクロコンピュ
ータを用いたバス照合型処理装置において、複数のマイ
クロコンピュータをそれぞれ別個のプロセッサとして動
作させ、処理機能の向上を図ることにある。[0004] It is an object of the present invention to improve the processing function in a bus collation type processing device using a plurality of microcomputers, by operating the plurality of microcomputers as separate processors.
【０００５】[0005]
【課題を解決するための手段】上記課題は、複数の各々
のマイクロコンピュータが任意にアクセスする共通バス
と、各々のマイクロコンピュータに周期的に割込み信号
を出力する割込み手段と、割込み手段の信号により多重
系として動作するときに、各々のマイクロコンピュータ
の入出力データを比較照合し、それらが不一致のときは
エラー信号を出力するバス照合論理手段と、バス照合論
理を診断するための照合論理診断手段と、各々のマイク
ロコンピュータがそれぞれ別々のプロセッサとして共通
バスにアクセスするときに、各々のマイクロコンピュー
タのバス調停をするためのバスアービターを具備し、多
重系バス照合モードのとき、同期型処理装置として動作
し、前記バス照合モードが終了したとき、各々のマイク
ロコンピュータに異なる処理を実行させるマルチプロセ
ッサ（非同期型）として動作することによって、解決さ
れる。The above object is achieved by a common bus which is arbitrarily accessed by a plurality of microcomputers, interrupt means for periodically outputting an interrupt signal to each microcomputer, and a signal from the interrupt means. When operating as a multiplex system, input / output data of each microcomputer are compared and collated, and when they do not match, an error signal is output, and bus collation logic diagnostic means for diagnosing bus collation logic. A bus arbiter for arbitrating the buses of the microcomputers when the microcomputers access the common bus as separate processors, and as a synchronous processing device when in the multiplex bus collation mode. Operate, and when the bus collation mode is completed, By acting as a multiprocessor (asynchronous) for executing consisting processing is solved.
【０００６】[0006]
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の一実施形態による多
重系処理装置の基本構成を示す。図１において、１ａ，
１ｂはバス照合型処理装置を構成する二つの処理装置で
あり、マイクロコンピュータ（ＣＰＵ１，２）、メモリ
１，２から構成される。マイクロコンピュータ１，２
は、ワンチップ型であり、シリアル通信、タイマー、汎
用入出力ポートを内蔵する。２はクロック生成回路、３
はバス照合論理回路、４は照合論理診断回路、５はバス
照合型処理装置１ａのバスに接続される外部とのインタ
ーフェース回路、６はバス照合型処理装置１ｂのバスに
接続される外部とのインターフェース回路、１２は二つ
のバス照合型処理装置１ａ，１ｂの外部からアクセス可
能な共通バス、７は二つのバス照合型処理装置１ａ，１
ｂが二重系として共通バス１２にアクセスするためのバ
スバッファ、８ａ，８ｂは二つのバス照合型処理装置１
ａ，１ｂがマルチプロセッサとして共通バス１２にアク
セスするためのバスバッファ、９はバスアービター、１
０は共通バス１２に接続された外部とのインターフェー
ス回路、１１は共通バス１２に接続された共有メモリで
ある。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a basic configuration of a multiplex processing apparatus according to an embodiment of the present invention. In FIG. 1, 1a,
Reference numeral 1b denotes two processing units constituting the bus collation type processing unit, which are constituted by microcomputers (CPU1, CPU2) and memories 1,2. Microcomputer 1,2
Is a one-chip type with built-in serial communication, timer, and general-purpose input / output ports. 2 is a clock generation circuit, 3
Is a bus collation logic circuit, 4 is a collation logic diagnosis circuit, 5 is an interface circuit with the outside connected to the bus of the bus collation type processor 1a, and 6 is an external circuit connected to the bus of the bus collation type processor 1b. An interface circuit, 12 is a common bus accessible from outside of the two bus collation processing devices 1a, 1b, and 7 is two bus collation processing devices 1a, 1b.
b is a bus buffer for accessing the common bus 12 as a duplex system, and 8a and 8b are two bus collation type processors 1
a and 1b are bus buffers for accessing the common bus 12 as a multiprocessor; 9 is a bus arbiter;
0 is an external interface circuit connected to the common bus 12, and 11 is a shared memory connected to the common bus 12.
【０００７】本実施形態において、バス照合型処理装置
１ａ，１ｂはクロック回路２から供給されるクロックに
同期して動作する。バス照合型処理装置１ａ，１ｂのマ
イクロコンピュータ１，２に含まれる各々のタイマー
は、このクロックを基準にして動作するので、両者は完
全に同期している。このタイマーによって起動される割
込みは、数種類設定可能である。まず、本実施形態の多
重系処理装置に電源が投入されると、バス照合型処理装
置１ａ，１ｂは、１ビットの二重系フラグ信号をマイク
ロコンピュータ１，２の汎用入出力ポートＩＯから照合
論理回路３に出力し、バス照合型二重系のモードに入
る。照合論理回路３は、バス照合型処理装置１ａ，１ｂ
からの二重系フラグ信号が出力されたときのみ、バス照
合論理回路として動作する。バス照合の結果、不一致と
なった場合は、エラー信号（ＢＥＲ）をマイクロコンピ
ュータ１，２に出力する。このエラー信号は、禁止でき
ない割込み信号(ノンマスカブルインタラプト：ＮＭ
Ｉ）として処理するのが一般的であるので、本実施形態
でもＮＭＩとして扱う。バス照合型処理装置１ａ，１ｂ
がバス照合型二重系のモードで動作するとき、マイクロ
コンピュータ１，２は各々のバスに接続しているメモリ
１，２へのアクセス及び共通バス１２へのアクセスが可
能である。共通バス１２へのアクセスはバッファ７を介
して行う。このときバス照合型処理装置１ａ，１ｂのデ
ータの論理和をとり、共通バス１２のデータとする。そ
して、このバス照合型２重系モードにおいてバス照合論
理の診断を行う。バス照合論理の診断とは、故意に不一
致データを各々のマイクロコンピュータ１，２から出力
させ、診断論理が正しくエラー信号を出力するかを確認
することであり、エラー信号が正しく出力されると、診
断周期毎に反転する交番信号が出力される。この交番信
号が出力されなくなる（‘Ｈ’か‘Ｌ’固定または周期
が異なった場合）と、多重系処理装置自身の故障として
扱い、システム全体がフェールセーフとなるように制御
する。診断方法の詳細については、特開平７−３０２２
０７号公報に説明されている内容と同一であるので、省
略する。In this embodiment, the bus collation processing devices 1a and 1b operate in synchronization with a clock supplied from the clock circuit 2. Since the timers included in the microcomputers 1 and 2 of the bus collation processing devices 1a and 1b operate on the basis of this clock, they are completely synchronized. Several types of interrupts activated by this timer can be set. First, when the power is turned on to the multiplex processing device of the present embodiment, the bus collation processing devices 1a and 1b collate the 1-bit dual flag signal from the general-purpose input / output ports IO of the microcomputers 1 and 2. It outputs to the logic circuit 3 and enters the mode of the bus collation type double system. The collation logic circuit 3 includes bus collation-type processing devices 1a and 1b.
Only when the dual system flag signal is output from the CPU, it operates as a bus collation logic circuit. When the bus collation results in a mismatch, an error signal (BER) is output to the microcomputers 1 and 2. This error signal is an interrupt signal that cannot be inhibited (non-maskable interrupt: NM
Since processing is generally performed as I), it is also treated as NMI in this embodiment. Bus collation type processing devices 1a, 1b
Operate in the bus collation type dual mode, the microcomputers 1 and 2 can access the memories 1 and 2 connected to each bus and the common bus 12. Access to the common bus 12 is performed via the buffer 7. At this time, the logical sum of the data of the bus collation type processing devices 1a and 1b is calculated to be the data of the common bus 12. The bus collation logic is diagnosed in the bus collation type double mode. The diagnosis of the bus collation logic is to intentionally output mismatched data from each of the microcomputers 1 and 2 and check whether the diagnosis logic correctly outputs an error signal. When the error signal is correctly output, An alternating signal that is inverted every diagnostic cycle is output. When this alternating signal is no longer output (fixed to 'H' or 'L' or the cycle is different), it is treated as a failure of the multiplex processing apparatus itself, and control is performed so that the entire system becomes fail-safe. For details of the diagnosis method, see JP-A-7-3022.
Since the contents are the same as those described in Japanese Patent Application Laid-Open No. 07-2007, description thereof will be omitted.
【０００８】次に、これら２重系の動作が終了すると、
バス照合型処理装置１ａ，１ｂは、二重系フラグ信号を
インアクティブにし、照合論理回路３の動作を禁止にす
る。こうすることにより、バス照合型処理装置１ａ，１
ｂは互いに異なる別個の処理装置として動作可能とな
り、二重系モードからマルチプロセッサモードへと移行
する。このモードでは、バス照合型処理装置１ａはバス
に接続されている外部とのインターフェース回路５を介
してデータ入出力が可能であり、一方、バス照合型処理
装置１ｂもバスに接続されている外部とのインターフェ
ース回路６を介してデータ入出力が可能である。かつ、
マイクロコンピュータ１，２に内蔵されたシリアル通信
ポートを利用して、外部との通信も可能である。つま
り、各処理装置１ａ，１ｂに接続される外部インターフ
ェース回路５，６は、それぞれ個別に選択できるので、
本実施形態では、多重系処理装置と接続できる外部装置
をバス照合モードのみで動作する処理装置に対して増や
せることになる。また、マルチプロセッサモードでは、
バス照合型処理装置１ａ，１ｂはバッファ８ａ，８ｂを
介して共通バス１２にアクセスし、インターフェース回
路１０を介しての外部とのデータ入出力や、共有メモリ
１１を利用することも可能である。このとき、バスアー
ビター９は、バス照合型処理装置１ａ，１ｂ及びインタ
ーフェース回路１０を介してアクセスする外部処理装置
とが同時に共通バス１２をアクセスして、データの衝突
が起こらないように、バス調停を行う。バス調停の方法
には、各バスマスタがアクセスした先着順によって、バ
スの優先権を与える方法と、バスマスタに予め優先順位
を与えておき、複数のマスタ間でアクセスが競合したと
きに、優先順位の高いものにアクセス権を与える方法等
種々あるが、システム全体の構成によって決定すればよ
いことであり、本実施形態はいかなる方法によっても実
現可能である。Next, when the operation of these dual systems is completed,
The bus collation type processors 1a and 1b inactivate the dual flag signal and inhibit the operation of the collation logic circuit 3. By doing so, the bus collation type processing devices 1a, 1
b becomes operable as separate processing units different from each other, and shifts from the dual system mode to the multiprocessor mode. In this mode, the bus collation-type processing device 1a can input and output data via the interface circuit 5 with the outside connected to the bus, while the bus collation-type processing device 1b also has an external connection connected to the bus. Data input / output is possible via the interface circuit 6 with the interface. And,
External communication is also possible using serial communication ports built into the microcomputers 1 and 2. That is, the external interface circuits 5 and 6 connected to the respective processing devices 1a and 1b can be individually selected.
In the present embodiment, the number of external devices that can be connected to the multiplex processing device can be increased for a processing device that operates only in the bus collation mode. Also, in multiprocessor mode,
The bus collation type processing devices 1a and 1b can access the common bus 12 via the buffers 8a and 8b, input and output data with the outside via the interface circuit 10, and use the shared memory 11. At this time, the bus arbiter 9 performs bus arbitration so that the bus collation type processing devices 1a and 1b and the external processing device accessed via the interface circuit 10 simultaneously access the common bus 12 and prevent data collision. I do. The bus arbitration method includes a method of giving priority to a bus according to the order of arrival of each bus master and a method of assigning priorities to bus masters in advance, and when access conflicts among a plurality of masters, the priority of the bus is changed. There are various methods, such as a method of giving an access right to a higher one, but it is only necessary to determine according to the configuration of the entire system, and this embodiment can be realized by any method.
【０００９】次に、マルチプロセッサモードの処理が終
了すると、各バス照合型処理装置処理装置１ａ，１ｂは
アイドル状態に入る。アイドル状態に入る時刻は、当然
ながら異なる。そして、各処理装置１ａ，１ｂがアイド
ル状態にある状態で、各マイクロコンピュータ１，２に
内蔵されているタイマーの割込みにより起動され、再び
バス照合２重系のモードへと移り、以下上記の動作を繰
り返す。Next, when the processing in the multiprocessor mode is completed, each of the processing units 1a and 1b enters the idle state. The time to enter the idle state is, of course, different. Then, in a state where each of the processing devices 1a and 1b is in an idle state, it is started by an interrupt of a timer built in each of the microcomputers 1 and 2, and shifts to the bus collation duplex mode again. repeat.
【００１０】尚、本実施形態では、一連の処理を１種類
のタイマー割込みにより起動させているが、複数のタイ
マー割込みにより、２重系モード、マルチプロセッサモ
ードの各処理を起動しても、本実施形態と同様の動きを
なす。また、各タイマーをワンチップマイクロコンピュ
ータの内部（つまり、各処理装置１ａ，１ｂの内部）に
設ける構成としているが、各処理装置１ａ，１ｂの外部
に一つのタイマーを設け、この出力を各処理装置１ａ，
１ｂに入力する構成をとっても、本実施形態と同様に動
作する。In this embodiment, a series of processes is started by one type of timer interrupt. However, even if each process of the dual mode and the multiprocessor mode is started by a plurality of timer interrupts, the process is started. The movement is similar to that of the embodiment. Further, each timer is provided inside the one-chip microcomputer (that is, inside each of the processing devices 1a and 1b). However, one timer is provided outside each of the processing devices 1a and 1b, and the output is processed by each processing device. Device 1a,
1B operates in the same manner as the present embodiment.
【００１１】図２は、図１のバス照合論理回路３のブロ
ック図である。ここでは、全て正論理で説明する。ま
ず、バス照合型処理装置１ａ，１ｂのデータＤ０ａ〜Ｄ
７ａ，Ｄ０ｂ〜Ｄ７ｂの各ビットをコンパレータ（排他
的論理和）１３で比較し、オア回路１４でそれらの論理
和をとる。このとき、データが１ビットでも照合不一致
となると、オア回路１４の出力は１となる。アンド回路
１５はバス照合型処理装置１ａ，１ｂの二重系フラグ信
号の論理積をとり、オア回路１４の出力とアンド回路１
５の出力の論理積をアンド回路１９でとることにより、
バス照合型二重系モードでのみ、照合論理回路３が動作
することになる。アンド回路１９の出力は、フリップフ
ロップ２０のＤ入力に接続される。フリップフロップ２
０のタイミング端子Ｔには、バス照合型処理装置１ａ，
１ｂのマイクロコンピュータ１，２が出力するライトス
トローブＷＲａ，ＷＲｂ及びリードストローブＲＤａ，
ＲＤｂの論理積１６，１７・論理和１８をとった信号が
入力され、各ストローブの後縁でＤ入力信号を保持し、
エラー信号（ＢＥＲ）を出力する。FIG. 2 is a block diagram of the bus collation logic circuit 3 of FIG. Here, description will be made in all positive logic. First, the data D0a-D0 of the bus collation type processing devices 1a, 1b
Each bit of 7a, D0b to D7b is compared by a comparator (exclusive OR) 13, and an OR circuit 14 performs an OR operation on them. At this time, the output of the OR circuit 14 becomes 1 if the collation does not match even with one bit of data. The AND circuit 15 takes the logical product of the dual flag signals of the bus matching type processing devices 1a and 1b, and outputs the output of the OR circuit 14 and the AND circuit 1
By taking the logical product of the outputs of 5 in the AND circuit 19,
Only in the bus collation type dual mode, the collation logic circuit 3 operates. The output of the AND circuit 19 is connected to the D input of the flip-flop 20. Flip-flop 2
0 timing terminal T, the bus collation type processor 1a,
1b, write strobes WRa, WRb and read strobes RDa,
A signal obtained by calculating the logical product 16, 17 and the logical sum 18 of RDb is input, and the D input signal is held at the trailing edge of each strobe.
An error signal (BER) is output.
【００１２】尚、本実施形態では、照合論理の動作制御
に２重系フラグ信号を使用しているが、各処理装置のア
ドレスマップにおいて、２重系で動作させるエリアとマ
ルチプロセッサで動作させるエリアとを別けておき、２
重系で動作させるアドレス空間を示すアドレスデコード
信号を前記フラグ信号の代わりに照合論理の制御信号と
することも可能である。In the present embodiment, the double system flag signal is used to control the operation of the matching logic. However, in the address map of each processing device, an area operated by the dual system and an area operated by the multiprocessor are used. Apart from 2
It is also possible to use an address decode signal indicating an address space operated in a redundant system as a control signal of collation logic instead of the flag signal.
【００１３】[0013]
【発明の効果】以上説明したように、本発明によれば、
複数のバス照合型処理装置を多重系バス照合モード及び
マルチプロセッサモードで動作させることにより、従来
のバス照合型処理装置では処理装置１セット分の処理し
か行えなかったのに対し、異なる処理を各処理装置で並
列に行えることができ、処理能力を向上させることがで
きる。As described above, according to the present invention,
By operating a plurality of bus collation type processing devices in the multiplex bus collation mode and the multiprocessor mode, the conventional bus collation type processing device can perform only one set of processing devices. The processing can be performed in parallel by the processing device, and the processing capability can be improved.
【図１】本発明の一実施形態による多重系処理装置の基
本構成図FIG. 1 is a basic configuration diagram of a multiplex processing apparatus according to an embodiment of the present invention.
【図２】本発明のバス照合論理回路のブロック図FIG. 2 is a block diagram of a bus collation logic circuit of the present invention.
１ａ，１ｂ…バス照合型処理装置、２…クロック生成回
路、３…バス照合論理回路、４…照合論理診断回路、
５，６…各処理装置に接続される外部インターフェー
ス、７，８ａ，８ｂ…共通バスインターフェース、９…
バスアービター、１０…共通バスに接続される外部イン
ターフェース、１１…共有メモリ、１２…共通バス1a, 1b: bus collation type processing device, 2: clock generation circuit, 3: bus collation logic circuit, 4: collation logic diagnosis circuit,
5, 6 ... external interfaces connected to each processing device, 7, 8a, 8b ... common bus interface, 9 ...
Bus arbiter, 10: external interface connected to common bus, 11: shared memory, 12: common bus
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 伸一朗 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5B034 AA02 CC01 CC05 DD06 5B045 AA05 GG01 JJ02 JJ12 JJ24 5B061 BA01 BA02 BB01 GG13 PP05 QQ03 QQ05 RR02 RR06 5B083 BB01 BB06 CC04 CC06 EE02 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Shinichiro Yamaguchi 7-1-1, Omika-cho, Hitachi City, Ibaraki Prefecture F-term in Hitachi Research Laboratory, Hitachi, Ltd. (Reference) 5B034 AA02 CC01 CC05 DD06 5B045 AA05 GG01 JJ02 JJ12 JJ24 5B061 BA01 BA02 BB01 GG13 PP05 QQ03 QQ05 RR02 RR06 5B083 BB01 BB06 CC04 CC06 EE02
Claims (2)
力装置が接続される多重系の処理装置において、前記各
々のマイクロコンピュータが任意にアクセスする共通バ
スと、前記各々のマイクロコンピュータに周期的に割込
み信号を出力する割込み手段と、前記割込み手段の信号
により多重系として動作するときに、各々のマイクロコ
ンピュータの入出力データを比較照合し、それらが不一
致のときはエラー信号を出力するバス照合論理手段と、
バス照合論理を診断するための照合論理診断手段と、前
記各々のマイクロコンピュータがそれぞれ別々のプロセ
ッサとして前記共通バスにアクセスするときに、前記各
々のマイクロコンピュータのバス調停をするためのバス
アービターを具備し、多重系バス照合モードのとき、同
期型処理装置として動作し、前記バス照合モードが終了
したとき、前記各々のマイクロコンピュータに異なる処
理を実行させるマルチプロセッサ（非同期型）として動
作することを特徴とする多重系処理装置。1. A multiplex processing device in which a plurality of microcomputers are connected to an external input / output device, a common bus arbitrarily accessed by each of the microcomputers, and an interrupt signal periodically transmitted to each of the microcomputers. And bus collation logic means for comparing and collating input / output data of each microcomputer when operating as a multiplex system by the signal of the interruption means, and outputting an error signal when they do not match. ,
Verification logic diagnostic means for diagnosing bus collation logic, and a bus arbiter for arbitrating buses of the microcomputers when the microcomputers access the common bus as separate processors. In the multiplex bus collation mode, the microcomputer operates as a synchronous processor, and when the bus collation mode ends, operates as a multiprocessor (asynchronous type) that causes the microcomputers to execute different processes. Multiprocessing system.
合モードと非同期型マルチプロセッサの切替えにタイマ
ーによる割込みを使用することを特徴とする多重系処理
装置。2. The multiplex processing apparatus according to claim 1, wherein a timer interrupt is used for switching between the synchronous multiplex bus collation mode and the asynchronous multiprocessor.
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| JP (1) | JP2000076089A (en) |
Cited By (4)
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|---|---|---|---|---|
| JP2008112444A (en) * | 2006-10-10 | 2008-05-15 | Robert Bosch Gmbh | Method for booting/rebooting signal processing system, and signal processing system |
| JP2008518298A (en) * | 2004-10-25 | 2008-05-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Method and apparatus for generating a signal in a computer system having a plurality of components |
| JP2008518302A (en) * | 2004-10-25 | 2008-05-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Method and apparatus for switching operation mode of multiprocessor system by at least one signal generated externally |
| WO2013093999A1 (en) * | 2011-12-19 | 2013-06-27 | 株式会社キトー | Fail-safe electronic control device |
-
1998
- 1998-09-01 JP JP10262401A patent/JP2000076089A/en active Pending
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