JP2000069373A

JP2000069373A - Ｃｃｄ固体撮像装置

Info

Publication number: JP2000069373A
Application number: JP11236004A
Authority: JP
Inventors: Tadashi Maruno; 正丸野; Sadafumi Torii; 貞文鳥居; Takayuki Inoue; 貴之井上
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 1999-08-23
Filing date: 1999-08-23
Publication date: 2000-03-03

Abstract

(57)【要約】【課題】高感度の撮像を行うＣＣＤ固体撮像装置を提
供する。【解決手段】補正回路１３は、動作タイミング制御デ
ータＣＫＰのうちの他の所定ビットの変化パターンに同
期して動作するようになっており、基準クロック信号Ｃ
ＬＫ１，ＣＬＫ２，ＣＬＫ３…の内のいずれか１つの基
準クロック信号とパターン選択デ−タＰＳの内容に応じ
て、露光時間の選択や、画素電荷の読出し速度の切換え
等、種々の撮像条件を設定することができるようになっ
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＣＤ固体撮像装
置に関する。

【０００２】

【従来の技術】従来のＣＣＤ固体撮像デバイスは、特開
平１−３０５６７２号公報、特開平１−１１４１７４号
公報に開示されている。

【０００３】

【発明が解決しようとする課題】近年、計測技術の分野
では、計測対象から発せられる光などをＣＣＤ固体撮像
デバイスで受け、その出力信号をイメージ情報として解
析処理する計測システムが普及し、高感度化などの要求
が高まっている。

【０００４】

【課題を解決するための手段】本発明は、撮像条件を切
換え可能なＣＣＤ固体撮像装置において、前記撮像条件
が、感光部で発生した画素電荷の読出し速度を含むこと
を特徴とする。撮像条件は、露光時間を含むこととして
もよい。

【０００５】

【発明の実施の形態】（第１の実施例）本発明の第１の
実施例を図１〜図８と共に説明する。まず、図１に基づ
いて全体構成を説明する。本実施例の装置は半導体製造
技術によって製造され、被計測対象からの光を受光する
感光部１は、所謂ライントランスファ（ＬＴ）方式また
はインタライントランスファ（ＩＬＴ）方式を適用した
構成となっている。

【０００６】即ち、ＬＴ方式による感光部１にあって
は、それ自体で感光特性を有するｍ本の垂直電荷転送路
が、図中の水平方向ｊに沿って併設されており、更に、
各垂直電荷転送路には垂直方向ｉに沿ってｎ個ずつの画
素が実現されている。そして、露光によって各画素に発
生する画素電荷を、垂直走査回路２から出力される所定
タイミングの垂直転送クロック信号φVに同期して、後
述する複数本の水平シフトレジスタ５ａ，５ｂ，５ｃの
側へ転送する。

【０００７】一方、ＩＬＴ方式による感光部１にあって
は、水平方向ｊにｍ列、垂直方向ｉにｎ行の合計ｍ×ｎ
個のフォトダイオード等から成る画素群を有し、１列当
りｎ個ずつの画素から成るｍ列の画素群の間にｍ本の遮
光された垂直電荷転送路が交互に設けられている。そし
て、露光によって各画素に発生した画素信号を、隣りの
垂直電荷転送路へ一旦転送した後、垂直走査回路２から
の所定タイミングの垂直転送クロック信号φVに同期し
て、後述する複数本の水平シフトレジスタ５ａ，５ｂ，
５ｃの側へ転送する。

【０００８】したがって、いずれの方式であっても、水
平方向ｊと垂直方向（画素電荷を転送する方向）ｉにマ
トリックス配列された合計ｍ×ｎ個の画素群が設けられ
ている。尚、図１には、点線にて区分けされた各部分を
１画素に相当するものとして示している。

【０００９】更に、感光部１の最下端から１行分又は複
数行分の画素群の表面には、アルミニウム層等の遮光層
が積層されている。したがって、これらの遮光された画
素群は通常の感光特性を有するにもかかわらず、被計測
対象を露光するものではなく、例えば、感光部１ので電
気的特性に起因した固有の画素電荷を発生することとな
る。尚、図１は、第ｎ−１行目と第ｎ行目の２水平ライ
ン分の画素群に、遮光層が設けられている場合を示す。
また、以下の説明では、かかる遮光層が設けられている
領域を、参照領域３と呼ぶこととする。また、遮光層
は、完全に外部からの光の入射を遮断するものに限られ
るものではなく、例えば、参照領域３内の全ての画素に
均一な光が入射し得るような光透過性を有するものであ
ってもよい。要は、参照領域３とは、全ての画素に定常
的に均一な画素電荷が発生する領域を指す。

【００１０】参照領域３に続いて、第１のトランスファ
ゲート４ａ、第１の水平シフトレジスタ５ａ、第２のト
ランスファゲート４ｂ、第２の水平シフトレジスタ５
ｂ、第３のトランスファゲート４ｃ及び第３の水平シフ
トレジスタ５ｃが順次に併設されている。更に、各水平
シフトレジスタ５ａ，５ｂ，５ｃの終端には、画素電荷
を電圧又は電流の画素信号に変換して点順次読出しを行
う出力機構６ａ，６ｂ，６ｃが形成されている。

【００１１】これらのトランスファゲート４ａ，４ｂ，
４ｃと水平シフトレジスタ５ａ，５ｂ，５ｃは、水平走
査回路７から出力される所定のタイミング信号に同期し
て、水平１ライン分の画素電荷を、水平シフトレジスタ
５ａ，５ｂ，５ｃへの振りわけと画素電荷の水平転送を
行う。詳細な動作は後述するが、第１のトランスファー
ゲート４ａ，４ｂ，４ｃによって、ｉ＝１、４、７…ｍ
−２の画素電荷を水平シフトレジスタ５ｃへ、ｉ＝２、
５、８、…ｍ−１の画素電荷を水平シフトレジスタ５ｂ
へ、ｉ＝３、６、９、…ｍの画素電荷を水平シフトレジ
スタ５ａへ振りわける。そして、第１〜第３の水平シフ
トレジスタ５ａ，５ｂ，５ｃは、上記１水平ライン分の
画素電荷が所定の配列で割り振られた後、水平走査回路
７からの所定の水平転送クロック信号φHに同期して、
画素電荷を各出力機構６ａ，６ｂ，６ｃへ並列転送す
る。

【００１２】垂直走査回路２と水平走査回路７から出力
される上記の垂直転送クロック信号φV と水平転送クロ
ック信号φHは、タイミング制御回路８から出力される
動作タイミング制御データＣＫＰに同期して発生され
る。

【００１３】即ち、タイミング制御回路８には、相互に
周波数の異なる複数種類の基準クロック信号ＣＬＫ１，
ＣＬＫ２，ＣＬＫ３…が供給されると共に、選択信号Ｃ
Ｓに応じていずれか１種類の基準クロック信号を選択す
るマルチプレクサ回路９と、マルチプレクサ回路９から
出力される基準クロック信号を計数すると共に、外部端
子を介して入力されるパターン選択デ−タＰＳとその計
数値データとの所定の相関関係を有するデコードデータ
を発生するアドレス設定回路１０と、上記デコードデー
タで指定されたメモリ領域から動作タイミング制御デー
タＣＫＰを出力する読出し専用メモリ１１が備えられて
いる。そして、複数ビットから成る動作タイミング制御
データＣＫＰのうちの所定ビットのデータの変化パター
ンに同期して、垂直走査回路２と水平走査回路７が上記
所定タイミングの垂直転送クロック信号φVと水平転送
クロック信号φH を出力する。

【００１４】尚、出力機構６ａ，６ｂ，６ｃと、後述す
る補正回路１３も、動作タイミング制御データＣＫＰの
うちの他の所定ビットの変化パターンに同期して動作す
るようになっており、基準クロック信号ＣＬＫ１，ＣＬ
Ｋ２，ＣＬＫ３…の内のいずれか１つの基準クロック信
号とパターン選択デ−タＰＳの内容に応じて、露光時間
の選択や、画素電荷の読出し速度の切換え等、種々の撮
像条件を設定することができるようになっている。

【００１５】第１〜第３の水平シフトレジスタ５ａ，５
ｂ，５ｃの終端に形成されている出力機構６ａ，６ｂ，
６ｃの１構造例を図２に示す。出力機構６ａを代表して
述べれば、第１の水平シフトレジスタ５ａの終端に、ト
ランスファゲートＧ１とリセット用ゲートＧ２が形成さ
れ、基板中にはフローティングディフュージョンＦＤと
ドレイン部ＤＤが形成されている。また、ドレイン部Ｄ
Ｄは所定電圧ＶDDが常時印加され、フローティングディ
フュージョンＦＤは、電界トランジスタＦＥＴ１，ＦＥ
Ｔ２と抵抗Ｒ１，Ｒ２から成るアンプ回路に接続されて
いる。

【００１６】そして、図３のタイミングチャートに示す
ように、水平シフトレジスタ５ａが１画素分の画素電荷
を転送する周期τpに同期して、リセット用ゲートＧ２
に論理“Ｈ”のリセット信号ＤＧを印加することによっ
てフローティングディフュージョンＦＤに電荷を注入し
（リセット）、各周期τp内の所定タイミングでトラン
スファゲートＯＧに論理“Ｈ”のオン信号ＯＧを印加す
ることにより、１画素分の画素電荷をフローティングデ
ィフュージョンＦＤに転送する。かかる動作を繰り返す
と、電界トランジスタＦＥＴ２から出力される画素信号
Ｖａは、リセットによってフローティングディフュージ
ョンＦＤに注入された電荷量に相当するフィードスルー
の電圧ＶFとなり、次に、転送されてきた１画素分の電
荷がフローティングディフュージョンＦＤ中の注入電荷
と電荷結合することによって、その１画素分の画素電荷
に相当する電圧ＶQとなる。そして、後述するダブルサ
ンプルホールド回路が、各周期τp 毎に電圧ＶF とＶQ
をサンプルホールドして、これらの電圧の差分（ＶF −
ＶQ）を１画素の画素信号とする。

【００１７】尚、第２，第３の出力機構６ｂ，６ｃの構
成および動作も第１の出力機構６ａと同じであり、図中
には各画素信号をＶｂ，Ｖｃで示す。

【００１８】このような３チャンネルの出力機構６ａ，
６ｂ，６ｃには、各画素信号Ｖａ，Ｖｂ，Ｖｃを信号処
理可能な電圧（または電流）レベルまで一定利得で増幅
する前置増幅回路１２ａ，１２ｂ，１２ｃが接続され、
増幅後の各画素信号Ｖａ，Ｖｂ，Ｖｃは補正回路１３に
入力されて所定の補正処理が行われ、夫々デジタルの画
素データに変換されてフレームメモリ１４等に順次に記
録される。

【００１９】次に、補正回路１３の構成を図４に基づい
て説明する。第１チャネルの前置増幅回路１２ａの出力
接点には１組のサンプルホールド回路１５ａｘ，１５ａ
ｙが並列接続されると共に、これらの回路１５ａｘと１
５ａｙの出力接点には減算回路１６ａが接続されてい
る。第２，第３チャネルの前置増幅回路１２ｂ，１２ｃ
の各出力接点にも同様に、１組ずつのサンプルホールド
回路１５ｂｘと１５ｂｙ、１５ｃｘと１５ｃｙが並列に
接続され、更に、サンプルホールド回路１５ｂｘと１５
ｂｙの出力接点には減算回路１６ｂが接続され、サンプ
ルホールド回路１５ｃｘと１５ｃｙの出力接点には減算
回路１６ｃが接続されている。

【００２０】ここで、これらの回路は、前述したダブル
サンプルホールド回路を構成しており、全てのサンプル
ホールド回路１５ａｘ〜１５ｃｙは同じ電気的特性を有
し、全ての減算回路１６ａ〜１６ｃは同じ電気的特性を
有している。更に、サンプルホールド回路１５ａｘ，１
５ｂｘ，１５ｃｘは、図３に示すように、各画素電荷が
読み出される周期τpに同期したサンプルホールド信号
ＳＨ１に同期して、画素信号Ｖａ〜Ｖｃのフィードスル
ーの電圧ＶFをサンプリングし、サンプルホールド回路
１５ａｙ，１５ｂｙ，１５ｃｙは、図３に示す周期τp
に同期したサンプルホールド信号ＳＨ２に同期して、画
素信号Ｖａ〜Ｖｃの画素電圧ＶQをサンプリングする。
したがって、各チャネルの減算回路１６ａ〜１６ｃから
は、周期τp に同期して、電圧ＶF とＶQの差分電圧の
信号ＰＶａ，ＰＶｂ，ＰＶｃが出力される。

【００２１】かかるダブルサンプルホールド回路によれ
ば、感光部１で発生した各出力機構６ａ，６ｂ，６ｃで
発生する雑音を信号Ｖａ，Ｖｂ，Ｖｃから除去すること
ができる。即ち、図３に示すように、感光部１で発生し
た暗電流や、各出力機構６ａ，６ｂ，６ｃが周期τp毎
にリセットを動作を繰返す際にフローティングディフュ
ージョンＦＤで発生する電圧ＶFのゆらぎによるノイズ
や、出力ＦＥＴ１、２で発生する１／ｆノイズなどの低
図波ノイズを差分電圧（ＶF−ＶQ）を各画素信号ＰＶ
ａ，ＰＶｂ，ＰＶｃとすることによって除去することが
できる。

【００２２】このように雑音が除去された画素信号ＰＶ
ａ，ＰＶｂ，ＰＶｃは、利得補正回路に供給される。こ
の利得補正回路は、除算回路１７ａ，１７ｂと、平均値
ホールド回路１８ａ，１８ｂと、乗算回路１９ａ，１９
ｂで構成されている。

【００２３】除算回路１７ａは、画素信号ＰＶｃから画
素信号ＰＶａを割り算して、その割り算結果の信号ＨＶ
ａ（＝ＰＶｃ÷ＰＶａ）を出力し、除算回路１７ｂは、
画素信号ＰＶｃから画素信号ＰＶｂを割り算して、その
割り算結果の信号ＨＶｂ（＝ＰＶｃ÷ＰＶｂ）を出力す
る。

【００２４】平均値ホールド回路１８ａは、図１の参照
領域３中の画素群に発生した全ての画素電荷を読出すま
での期間ＴAV中に生じる信号ＨＶａの加算平均値を求
め、その加算平均値に相当する電圧又は電流の平均値信
号ＡＶａを出力する。平均値ホールド回路１８ｂは、同
じく図１の参照領域３中の画素群に発生した全ての画素
電荷を読出す期間ＴAV中に生じる信号ＨＶｂの加算平均
値を求め、その加算平均値に相当する電圧又は電流の平
均値信号ＡＶｂを出力する。

【００２５】尚、これらの平均値ホールド回路１８ａ，
１８ｂは均一な回路構成から成り、例えば、図５に示す
ように、いずれの回路も、制御信号ＳAVが論理“Ｈ”と
なる期間ＴAVの間だけ導通状態となるアナログスイッチ
ＳＷと、抵抗ＲｘとコンデンサＣｘによって形成される
ホールド回路を具備している。そして、アナログスイッ
チＳＷが導通状態にあるときに、除算回路１７ａ，１７
ｂから出力される画素信号ＨＶａとＨＶｂが各チャネル
のコンデンサＣｘに電荷として蓄積される。

【００２６】乗算回路１９ａは、減算回路１６ａからの
画素信号ＰＶａと平均値ホールド回路１８ａからの平均
値信号ＡＶａとの掛け算を行い、その演算結果を画素信
号Ｒａ（＝ＰＶａ×ＡＶａ）として出力する。乗算回路
１９ｂは、減算回路１６ｂからの画素信号ＰＶｂと平均
値ホールド回路１８ｂからの平均値信号ＡＶｂとの掛け
算を行い、その演算結果を画素信号Ｒｂ（＝ＰＶｂ×Ａ
Ｖｂ）として出力する。

【００２７】そして、Ａ／Ｄ変換器２０ａが画素信号Ｒ
ａを所定ビット数の画素データＤａにデジタル変換して
フレームメモリ１４に記憶させ、Ａ／Ｄ変換器２０ｂが
画素信号Ｒｂを所定ビット数の画素データＤｂにデジタ
ル変換してフレームメモリ１４に記憶させ、Ａ／Ｄ変換
器２０ｃが画素信号ＰＶｃを所定ビット数の画素データ
Ｄｃにデジタル変換してフレームメモリ１４に記憶させ
る。

【００２８】次に、かかる構成を有する本実施例の動作
を図６と図７に基づいて説明する。尚、１フレーム画像
を撮像するための１フレーム周期の動作を説明する。ま
た、図６は、感光部１から水平シフトレジスタ５ａ，５
ｂ，５ｃを介して画素電荷を読み出す動作を示す。図７
は出力波形のタイミングチャートを示すと共に、図中の
期間ＴAVが、参照領域３に含まれる複数行の画素群の画
素電荷を全て読み出す期間であり、期間ＴRDが被測定対
象の画素電荷を読み出す期間であり、１水平ライン分の
画素電荷を読み出す周期を１Ｈ期間で示している。

【００２９】まず、図１中のタイミング制御回路８に選
択信号ＣＳとパターン選択デ−タＰＳを外部から入力す
ることにより、１フレーム周期における所望の露光時間
等を設定する動作タイミング制御データＣＫＰが発生
し、このデータＣＫＰに基づいて装置全体が同期動作す
る。

【００３０】感光部１が被測定対象を所定時間露光する
と、垂直走査回路２と水平走査回路７から出力される垂
直及び水平走査クロック信号に同期して、画素電荷の読
出しが開始される。図６に基づいてその読出し動作例を
説明する。尚、説明の都合上、同図（ａ）に示すよう
に、参照領域３中の第ｎ行目に存在する６個の画素に発
生した画素電荷Ａ〜Ｆを読み出す場合を代表して説明す
る。

【００３１】まず、同図（ｂ）に示すように、第１のト
ランスファゲート４ａが一定時間だけオン状態となるこ
とによって、画素電荷Ａ，Ｄが第１の水平シフトレジス
タ５ａの所定のポテンシャル井戸に転送される。次に、
同図（ｃ）に示すように、第２のトランスファゲート４
ｂが一定時間だけオン状態となることによって、画素電
荷Ａ，Ｄが第２の水平シフトレジスタ５ｂの所定のポテ
ンシャル井戸に転送された後、第１のトランスファゲー
ト４ａが一定時間だけオン状態となることによって、画
素電荷Ｂ，Ｅが第１の水平シフトレジスタ５ａの所定の
ポテンシャル井戸に転送される。次に、同図（ｄ）に示
すように、第３のトランスファゲート４ｃが一定時間だ
けオン状態となることによって、画素電荷Ａ，Ｄが第３
の水平シフトレジスタ５ｃの所定のポテンシャル井戸に
転送された後、第２のトランスファゲート４ｂが一定時
間だけオン状態となることによって、画素電荷Ｂ，Ｅが
第２の水平シフトレジスタ５ｂの所定のポテンシャル井
戸に転送され、更に、第１のトランスファゲート４ａが
一定時間だけオン状態となることによって、画素電荷
Ｃ，Ｆが第１の水平シフトレジスタ５ａの所定のポテン
シャル井戸に転送される。このように、１水平ライン分
の画素電荷Ａ〜Ｆが第１〜第３の水平シフトレジスタ５
ａ〜５ｃに３分割されて転送されると、次に、同図
（ｅ）に示すように、これらの水平シフトレジスタ５ａ
〜５ｃが水平転送を行い、最前列に位置する画素電荷
Ａ，Ｂ，Ｃを出力機構６ａ〜６ｃを介して出力する。次
に、同図（ｆ）に示すように、水平シフトレジスタ５ａ
〜５ｃが次の水平転送を行い、画素電荷Ｄ，Ｅ，Ｆを出
力機構６ａ〜６ｃを介して出力する。このようにして参
照領域３中の第ｎ行目の画素群に発生した画素電荷の読
出しが完了すると、次の第ｎ−１行目の画素群に発生し
た画素電荷も同様にして読み出され、残余の各行ｉの画
素群に発生した画素電荷も同様にして読み出される。

【００３２】図４に示す補正回路には、このようにして
点順次に読み出される画素信号Ｖａ〜Ｖｃが入力され、
サンプルホールド回路１５ａｘ，１５ａｙ，１５ｂｘ，
１５ｂｙ，１５ｃｘ，１５ｃｙ及び減算回路１６ａ〜１
６ｃから成るダブルサンプルホールド回路によって、画
素信号Ｖａ〜Ｖｃ中の各種雑音成分が除去され、画素信
号ＰＶａ〜ＰＶｃが出力される。更に、除算回路１７
ａ，１７ｂが上記割り算処理を行い、その演算結果の信
号ＨＶａ，ＨＶｂを平均値ホールド回路１８ａ，１８ｂ
へ供給する。

【００３３】ここで、制御信号ＳAVは、参照領域３に発
生した全ての画素電荷が出力機構６ａ〜６ｃから読み出
されるまでの期間ＴAVにおいて論理“Ｈ”となるので、
平均値ホールド回路１８ａは、第１チャネルの水平シフ
トレジスタ５ａ及び出力機構６ａを介して読み出される
参照領域３中の画素電荷をサンプルホールドすることと
なり、平均値ホールド回路１８ｂは、第２チャネルの水
平シフトレジスタ５ｂ及び出力機構６ｂを介して読み出
される参照領域３中の画素電荷をサンプルホールドする
こととなる。そして、期間ＴAVの終了時点において、各
チャネルから読出された画素電荷による平均値信号ＡＶ
ａとＡＶｂが確定する。尚、図７は、一典型例であり、
参照領域３が１０行の遮光された画素群で構成されてい
る場合に、１０Ｈ期間に渡って画素電荷読出しを行うこ
とによって、平均値信号ＡＶａとＡＶｂが確定すること
を示している。

【００３４】更に、平均値ホールド回路１８ａ，１８ｂ
では、図７中に示すように割り算後の信号ＨＶａ，ＨＶ
ｂが入力され、次第に平均値信号ＡＶｂ，ＡＶｂが所定
の電圧レベルに収束していく。一方、乗算回路１９ａと
１９ｂの出力信号ＲａとＲｂは、平均値信号ＡＶａと画
素信号ＰＶａの掛け算結果と、平均値信号ＡＶｂと画素
信号ＰＶｂの掛け算結果であるので、画素信号ＲａとＲ
ｂの振幅は、出力機構６ａ，６ｂ，６ｃの相互の利得バ
ラツキが補正されることによって次第に一致していき、
期間ＴAVの完了時点ｔｘで一致するようになる。

【００３５】したがって、例えば、本来は同一の振幅で
あるべきはずの画素信号Ｖａ〜Ｖｃが出力機構６ａ，６
ｂ，６ｃの間での利得バラツキによって、振幅の異なる
画素信号ＰＶａ〜ＰＶｃが発生しても、平均値ホールド
回路１８ａ，１８ｂに保持された平均値信号ＡＶａ，Ａ
Ｖｂによって振幅レベルが補正された画素信号Ｒａ，Ｒ
ｂが形成される。尚、信号ＰＶｃを基準にしてかかる利
得補正を行うので、この実施例では、信号ＰＶｃを補正
するための利得補正回路は設けられていない。そして、
期間ＴRDでは、時点ｔｘで確定した平均値信号ＡＶａ，
ＡＶｂに基づいて、各画素信号ＰＶａとＰＶｂの利得が
補正されることとなる。

【００３６】尚、周期（点順次読出しの周期）τp 毎に
発生する画素信号ＰＶａ，ＰＶｂ，ＰＶｃを夫々ＰＶａ
(k) ，ＰＶｂ(k) ，ＰＶｃ(k)とすると、図１に示す３
チャンネルを有するＣＣＤ固体撮像装置にあっては、１
Ｈ期間当たりに各チャンネルが出力する画素電荷数Ｋ
は、Ｋ＝ｍ／３であるので、１≦ｋ≦ｍ／３となり、そ
して、平均値信号ＡＶａとＡＶｂは、以下の式となる。

【００３７】

【数１】

【００３８】更に、参照領域３にＮ行の遮光された画素
群が含まれる場合には、以下の式となる。

【００３９】

【数２】

【００４０】そして、平均値信号ＡＶａとＡＶｂが確定
した後の期間ＴRD中に出力される信号Ｒａ(k) とＲｂ
(k) は、以下の式となる。

【００４１】

【数３】

【００４２】これらの式(1) 〜(6) から明らかなよう
に、チャンネル間での利得バラツキが補正される。

【００４３】因みに、この実施例の利得補正回路を設け
ない場合には、図８に示すように、各チャネルの画素信
号ＰＶａ〜ＰＶｃの利得バラツキが、期間ＴAV中に補正
されることがないので、期間ＴRDにおいても、真の画素
信号ＰＶａ〜ＰＶｃを得ることができない。

【００４４】このようにこの実施例は、露光によって発
生した被測定対象の画素電荷を読み出す前に、予め、参
照領域３に発生した画素電荷を各チャネルを介して読出
して、出力機構６ａ〜６ｃの利得バラツキに相当する平
均値信号ＡＶａ，ＡＶｂを得て、この平均値信号ＡＶ
ａ，ＡＶｂにより、被測定対象の画素信号を補正するの
で、所謂フィードフォワード方式の補正回路となってい
る。そして、かかるフィードフォワード方式を適用した
結果、後述する従来のフィードバック方式では帰還のた
めの時定数の設定が極めて困難であったが、かかる問題
を解消することができる。尚、この実施例では、３チ
ャンネルの場合を説明したが、それ以上の複数チャネル
のＣＣＤ固体撮像装置に対しても、そのチャンネル数に
応じた補正回路を備えることによって、本装置を適用す
ることができる。

【００４５】（第２の実施例）次に、第２の実施例を、
図９〜図１１と共に説明する。尚、これらの図において
図１と同一又は相当する構成要素を同一符号で示す。本
実施例と第１の実施例との基本的な相違点は、第１の実
施例では図１に示すように、感光部１の一側に並べて形
成された複数本の水平シフトレジスタ５ａ〜５ｃによっ
て複数チャンネルを実現して、画素電荷を並列に読出し
するに対し、本実施例は、感光部１０１を複数領域に区
分けし（図９では４領域に区分け）、夫々の領域に独立
に設けられた４チャンネル分の水平シフトレジスタ１０
７UL，１０７UR，１０７LL，１０７LRを介して画素電荷
を並列に読出するようになっている。

【００４６】まず、図９に基づいて本実施例の全体構成
を説明する。感光部１０１はＬＴ方式又はＩＬＴ方式を
適用した構成となっており、均等に４つの感光領域に区
分けされ、各領域が個々のチャンネルに対応している。
尚、各構成要素を示す符号に関して、第１チャンネルに
属するものにはＵＬの添字、第２チャンネルに属するも
のにはＵＲの添字、第３チャンネルに属するものにはＬ
Ｌの添字、第４チャンネルに属するものにはＬＲの添字
を付して示している。

【００４７】第１チャンネルの構成を代表して述べる
と、この感光領域には、トランスファゲート１０４ULを
介して水平シフトレジスタ１０５ULが形成され、水平シ
フトレジスタ１０５ULの終端には出力機構１０６ULが形
成されている。また、トランスファゲート１０４ULから
複数の水平ライン分の画素群は、遮光された参照領域１
０３ULとなっている。そして、露光によって感光領域に
発生した画素電荷は、垂直走査回路１０２Uからの垂直
転送クロック信号φVUに同期して水平シフトレジスタ１
０５ULへ１水平ライン分ずつ転送され、更に、水平シフ
トレジスタ１０５ULよって、水平走査回路１０７ULから
の水平走査クロック信号φHULに同期して出力機構１０
６ULへ転送される。よって、各画素電荷は点順次に読み
出される。また、遮光された参照領域１０３ULの画素電
荷が先に読み出された後、被測定対象に係わる画素電荷
が読み出される。出力機構１０６ULは、図２に示す構成
と同じであり、図３に示すタイミングチャートと同じ動
作原理で画素電荷を点順次に読出す。また、水平走査回
路１０７ULと垂直走査回路１０２Uは、第１の実施例と
同様に、タイミング制御回路８から出力される動作タイ
ミング制御データＣＫＰの内の所定ビットデータに同期
して動作する。

【００４８】そして、残余の第２〜第４のチャンネルの
構成も第１チャンネルと同様であり、第２チャンネル
は、参照部１０３URと、トランスファゲート１０４UR
と、水平シフトレジスタ１０５URと、出力機構１０６UR
と、水平走査回路１０７URとを備え、露光によって感光
領域に発生した画素電荷を、垂直走査回路１０２Uから
の垂直転送クロック信号φVUに同期して水平シフトレジ
スタ１０５URへ１水平ライン分ずつ転送した後、水平シ
フトレジスタ１０５URが水平走査回路１０７URからの水
平走査クロック信号φHURに同期して出力機構１０６UR
へ転送して、点順次に読出す。

【００４９】第３チャンネルは、参照部１０３LLと、ト
ランスファゲート１０４LLと、水平シフトレジスタ１０
５LLと、出力機構１０６LLと、水平走査回路１０７LLと
を備え、露光によって感光領域に発生した画素電荷を、
垂直走査回路１０２Lからの垂直転送クロック信号φVL
に同期して水平シフトレジスタ１０５LLへ１水平ライン
分ずつ転送した後、水平シフトレジスタ１０５LLが水平
走査回路１０７LLからの水平走査クロック信号φHLLに
同期して出力機構１０６LLへ転送して、点順次に読出
す。

【００５０】第４チャンネルは、参照部１０３LRと、ト
ランスファゲート１０４LRと、水平シフトレジスタ１０
５LRと、出力機構１０６LRと、水平走査回路１０７LRと
を備え、露光によって感光領域に発生した画素電荷を、
垂直走査回路１０２Lからの垂直転送クロック信号φVL
に同期して水平シフトレジスタ１０５LRへ１水平ライン
分ずつ転送した後、水平シフトレジスタ１０５LRが水平
走査回路１０７LRからの水平走査クロック信号φHLRに
同期して出力機構１０６LRへ転送して、点順次に読出
す。

【００５１】図１１に基づいて、その画素電荷の読出し
動作例を説明する。尚、図１１は、同図（ａ）に示すよ
うに、各チャンネルの参照領域１０３UL，１０３UR，１
０３LL，１０３LRに発生した画素電荷Ａ〜Ｘを読み出す
場合を代表して示す。まず、同図（ｂ）に示すように、
トランスファゲート１０４UL〜１０４LRを一定時間だけ
オン状態にすることによって、画素電荷Ａ〜Ｆを水平シ
フトレジスタ１０５ULに、画素電荷Ｇ〜Ｌを水平シフト
レジスタ１０５URに、画素電荷Ｍ〜Ｒを水平シフトレジ
スタ１０５LLに、画素電荷Ｓ〜Ｘを水平シフトレジスタ
１０５LRに夫々転送する。次に、同図（ｃ）に示すよう
に、水平シフトレジスタ１０５UL〜１０５LRが１画素分
の水平転送を行うことによって、最前列の画素電荷Ａ，
Ｌ，Ｍ，Ｘを読出し、次に、同図（ｄ）に示すように、
水平シフトレジスタ１０５UL〜１０５LRが１画素分の水
平転送を再び行うことによって、次の画素電荷Ｂ，Ｋ，
Ｎ，Ｗを読出す。そして、残余の画素電荷につても同様
の水平転送を繰り返すことによって読出し、更に、１水
平ライン分の読出しが完了すると、感光部１０１の各領
域から転送されてくる次の１水平ライン分の画素電荷の
読出しを行って、全ての画素電荷を読み出すまで、この
処理を繰り返す。

【００５２】このように、所定周期τpに同期して、４
チャンネルの出力機構１０６UL〜１０６LRを介して、４
つの画素電荷が並列に読み出されるので、約４倍の読出
し速度の向上を図ることができるようになっている。

【００５３】各出力機構１０６UL〜１０６LRは、前置増
幅回路１１２UL〜１１２LRを介して補正回路１３に接続
され、更に補正回路１３の出力がフレームメモリ１４に
接続されている。

【００５４】次に、補正回路１３の構成を図１０に基づ
いて説明する。第１チャンネルには、サンプルホールド
回路１１５ULx ，１１５ULyと減算回路１１６ULから成
るダブルサンプルホールド回路が設けられ、第２チャン
ネルには、サンプルホールド回路１１５URx ，１１５UR
yと減算回路１１６URから成るダブルサンプルホールド
回路が設けられ、第３チャンネルには、サンプルホール
ド回路１１５LLx ，１１５LLyと減算回路１１６LLから
成るダブルサンプルホールド回路が設けられ、第４チャ
ンネルには、サンプルホールド回路１１５LRx，１１５L
Ryと減算回路１１６LRから成るダブルサンプルホールド
回路が設けられている。そして、いずれのダブルサンプ
ルホールド回路も、第１の実施例と同様の動作により、
出力機構１０６UL，１０６UR，１０６LL，１０６LR等で
生じる雑音成分を画素信号ＶUL，ＶUR，ＶLL，ＶLRから
除去して、その雑音成分の無い画素信号ＰＶUL，ＰＶU
R，ＰＶLL，ＰＶLRを出力する。

【００５５】更に、上記のダブルサンプルホールド回路
には、除算回路１１７UL，１１７UR，１１７LLと、平均
値ホールド回路１１８UL，１１８UR，１１８LLと、乗算
回路１１９UL，１１９UR，１１９LLから成る利得補正回
路が接続され、かかる利得補正回路は、第１の実施例中
の利得補正回路（図４参照）と同様に、出力機構１０６
UL，１０６UR，１０６LL，１０６LRの間での利得バラツ
キを補正し、その補正された画素信号ＲUL，ＲUR，ＲLL
を出力する。そして、Ａ／Ｄ変換器１２０UL，１２１U
R，１２０LL，１２０LRがこれらの画素信号ＲUL，ＲU
R，ＲLLとＰＶLRを夫々所定ビットの画素データＤUL，
ＤUR，ＤLL，ＤLRに変換してフレームメモリ１４に記憶
させる。

【００５６】このように、この実施例によれば、感光部
に併設される水平シフトレジスタ及び出力機構の位置
が、第１の実施例と異なった場合であっても、出力機構
相互間での利得バラツキを補正することができる。ま
た、所謂フィードフォワード方式の補正回路であるの
で、後述する従来のフィードバック制御方式のような帰
還時定数の変更の困難性を解消することができる。

【００５７】（第３の実施例）次に、本発明の第３の実
施例を図１２と共に説明する。尚、同図において、図１
及び図４と同一又は相当する構成要素は、同一符号で示
す。本実施例と第１の実施例との相違点を説明すると、
第１実施例の利得補正回路は、第３チャンネルの画素信
号ＰＶｃを基準にして第１，第２チャンネルの画素信号
ＰＶａ，ＰＶｂの振幅を補正することによって、各チャ
ンネルの出力機構６ａ，６ｂ，６ｃ間の利得バラツキを
補正するものであるが、第３の実施例は、参照電圧発生
回路２００から出力される一定の参照電圧Ｖrefを基準
にして、第１〜第３チャンネルの全ての出力機構間の利
得バラツキを補正する構成となっている。

【００５８】図１２において、かかる利得補正回路の構
成を述べると、第１チャネルに係わるダブルサンプルホ
ールド回路の構成要素である減算回路１６ａには、除算
回路（割り算回路）２１７ａと平均値ホールド回路２１
８ａ及び乗算回路（掛け算回路）２１９ａから成る利得
補正回路が接続され、第２チャンネルの減算回路１６ｂ
には、除算回路２１７ｂと平均値ホールド回路２１８ｂ
及び乗算回路２１９ｂから成る利得補正回路が接続さ
れ、第３チャンネルの減算回路１６ｃには、除算回路２
１７ｃと平均値ホールド回路２１８ｃ及び乗算回路２１
９ｃから成る利得補正回路が接続されている。

【００５９】いずれの利得補正回路も同一の構成且つ電
気的特性を有している。第１チャンネルの利得補正回路
を代表して述べれば、除算回路２１７ａは参照電圧発生
回路２００から出力される参照電圧Ｖrefを、減算回路
１６ａから出力される画素信号ＰＶａで割算し、その演
算結果の信号ＨＶａを平均値ホールド回路２１８ａに供
給する。尚、平均値ホールド回路２１８ａは、第１の実
施例で説明した平均値ホールド回路１８ａ（図４を参
照）と同じ機能を有し、制御信号ＳAVで設定される期間
ＴAV中に発生する信号ＨＶａの加算平均値を求めて、そ
の加算平均値を示す平均値信号ＡＶａを出力する。そし
て、乗算回路２１９ａは、画素信号ＰＶａと平均値信号
ＡＶａとの掛け算を行い、その演算結果の信号Ｒａを出
力し、Ａ／Ｄ変換器２０ａが画素データＤａに変換して
フレームメモリ１４に記憶させる。

【００６０】したがって、平均値ホールド回路２１８ａ
は、参照領域３の画素群を読み出す期間ＴAVの間に除算
回路２１７ａの割り算結果ＨＶａを加算してその平均値
を確定するので、被測定対象を露光して得られる画素電
荷を読み出す期間ＴRDには、その確定した平均値信号Ａ
Ｖａとその期間ＴRDの画素信号ＰＶａが掛け算される。

【００６１】尚、各画素電荷を読み出す周期τp 毎に発
生する画素信号ＰＶａ，ＰＶｂ，ＰＶｃを夫々ＰＶａ
(k) ，ＰＶｂ(k) ，ＰＶｃ(k)とすると、図１２に示す
３チャンネルを有するＣＣＤ固体撮像装置にあっては、
１Ｈ期間当たりに各チャンネルが出力する画素電荷数Ｋ
は、Ｋ＝ｍ／３であるので、１≦ｋ≦ｍ／３となり、そ
して、平均値信号ＡＶａとＡＶｂは、以下の式となる。

【００６２】

【数４】

【００６３】更に、参照領域３にＮ行の遮光された画素
群が含まれる場合には、以下の式となる。

【００６４】

【数５】

【００６５】そして、平均値信号ＡＶａとＡＶｂが確定
した後の期間ＴRD中に出力される画素信号Ｒａ(k) とＲ
ｂ(k) とＲｃ(k) は、以下の式となる。

【００６６】

【数６】

【００６７】そして、これらの式(7)〜(15)から明らか
なように、各チャンネルに係わる出力機構６ａ〜６ｃ相
互間の利得バラツキは、夫々の平均値信号ＡＶａ，ＡＶ
ｂ，ＡＶｃと相関関係を有するので、期間ＴRDにおいて
読み出される画素信号ＰＶａ〜ＰＶｃから利得バラツキ
を除去した画素信号Ｒａ〜Ｒｃを得ることができる。

【００６８】（第４の実施例）次に、第４の実施例を、
図１３と共に説明する。尚、同図において、図９及び図
１０と同一又は相当する構成要素を同一符号で示す。本
実施例と第２の実施例との基本的な相違点は、第２実施
例の利得補正回路は、出力機構６ａ〜６ｃ間での利得バ
ラツキを補正するために、第４チャンネルの画素信号Ｐ
ＶLRを基準にして第１〜第３チャンネルの画素信号ＰＶ
UL，ＰＶUR，ＰＶLLの振幅を補正制御するものである
が、第４の実施例は、参照電圧発生回路３００から出力
される一定の参照電圧Ｖrefを基準にして、第１〜第４
チャンネルの全ての出力機構間の利得バラツキを補正す
る構成となっている。

【００６９】図１３において、第２実施例（図１０を参
照）との相違点を述べると、第１チャネルに係わるダブ
ルサンプルホールド回路の構成要素である減算回路１１
６ULには、除算回路（割り算回路）３１７ULと平均値ホ
ールド回路３１８UL及び乗算回路３１９ULから成る利得
補正回路が接続され、第２チャンネルの減算回路１１６
URには、除算回路３１７URと平均値ホールド回路３１８
UR及び乗算回路３１９URから成る利得補正回路が接続さ
れ、第３チャンネルの減算回路１１６LLには、除算回路
３１７LLと平均値ホールド回路３１８LL及び乗算回路３
１９LLから成る利得補正回路が接続され、第４チャンネ
ルの減算回路１１６LRには、除算回路３１７LRと平均値
ホールド回路３１８LR及び乗算回路３１９LRから成る利
得補正回路が接続されている。

【００７０】いずれの利得補正回路も同一の構成且つ電
気的特性を有している。第１チャンネルの利得補正回路
を代表して述べれば、除算回路３１７ULは減算回路１１
６ULから出力される画素信号ＰＶULを、参照電圧発生回
路３００から出力される一定値の参照電圧Ｖrefで割り
算し、その演算結果の信号ＨＶULを平均値ホールド回路
３１８ULに供給する。尚、平均値ホールド回路３１８UL
は、第２の実施例で説明した平均値ホールド回路１１８
UL（図１０を参照）と同じ機能を有し、制御信号ＳAVで
設定される期間ＴAV中に発生する信号ＨＶULの加算平均
値を求めて、その加算平均値を示す平均値信号ＡＶULを
出力する。そして、乗算回路３１９ULは、画素信号ＰＶ
ULと平均値信号ＡＶULとの掛け算を行い、その演算結果
の信号ＲULを出力し、Ａ／Ｄ変換器１２０ULが画素デー
タＤULに変換してフレームメモリ１４に記憶させる。

【００７１】したがって、平均値ホールド回路３１８UL
は、参照領域３の画素群を読み出す期間ＴAVの間に除算
回路３１７ULの割り算結果ＨＶULを加算してその平均値
を確定するので、被測定対象を露光して得られる画素電
荷を読み出す期間ＴRDには、その確定した平均値信号Ａ
ＶULとその期間ＴRDの画素信号ＰＶULが掛け算される。

【００７２】そして、他のチャンネルの利得補正回路も
同様に機能し、各チャンネルに係わる出力機構１０６U
L，１０６UR，１０６LL，１０６LR相互間の利得バラツ
キは、夫々の平均値信号ＶＡUL，ＶＡUR，ＶＡLL，ＶＡ
LRとの間で相関関係を有するので、期間ＴRDにおいて読
み出される画素信号ＰＶUL〜ＰＶLRから利得バラツキを
除去した画素信号ＲUL〜ＲLRを得ることができる。

【００７３】このように、この実施例によれば、所謂フ
ィードフォワード方式の補正回路により、チャンネル間
での出力機構の利得バラツキを抑制して、画素信号を高
精度で読み出すことができ、鮮明な再生画像を実現する
ことができる。

【００７４】（第５の実施例）次に、第５の実施例を説
明する。尚、この実施例の装置の構成は、図１及び図４
に示した第１実施例と同様であるので、図１及び図４と
共に説明する。

【００７５】本実施例と第１実施例との相違点を述べる
と、第１実施例の補正回路１３では、出力機構相互間の
利得バラツキを補正することによって、チャンネル間の
特性バラツキを均一化するものであるが、本実施例は、
出力機構相互間でのオフセットレベルのバラツキを補正
するための補正回路が備えられるものである。

【００７６】図４に基づいて本実施例のオフセット特性
補正回路の構成を述べる。ダブルサンプルホールド回路
に含まれる各チャンネルの減算回路１６ａ〜１６ｃに縦
続する第１の実施例の利得補正回路に代えて、このオフ
セット特性補正回路が設けられる。そして、第１実施例
に備えられている除算回路１７ａ，１７ｂは、本実施例
では、減算回路に代えられ、第１実施例に備えられてい
る乗算回路１９ａ，１９ｂは、本実施例では、加算回路
に代えられる。尚、減算回路と加算回路を符号１７ａ，
１７ｂ，１９ａ，１９ｂを用いて以下説明するものとす
る。

【００７７】減算回路１７ａは、第３チャンネルの画素
信号ＰＶｃから第１チャンネルの画素信号ＰＶａを引き
算し、その演算結果の信号ＨＶａ（＝ＰＶｃ−ＰＶａ）
を平均値ホールド回路１８ａへ供給する。平均値ホール
ド回路１８ａは、参照領域３の画素群の全ての画素電荷
が読み出される期間ＴAV中に発生する信号ＨＶａを加算
平均値し平均値信号ＡＶａとして出力する。この期間Ｔ
AVの経過後、感光部１の画素電荷を読み出す期間ＴRD中
は、加算回路１９ａがこの平均値信号ＡＶａと画素信号
ＰＶａを加算することによって、画素信号ＰＶａ中のオ
フセット成分を除去する。そして、この加算の結果得ら
れる画素信号Ｒａは、Ａ／Ｄ変換器２０ａでデジタルの
画素データＤａに変換されて、フレームメモリ１４に記
憶される。

【００７８】一方、減算回路１７ｂは、第３チャンネル
の画素信号ＰＶｃから第２チャンネルの画素信号ＰＶｂ
を引き算し、その演算結果の信号ＨＶｂ（＝ＰＶｃ−Ｐ
Ｖｂ）を平均値ホールド回路１８ｂへ供給する。平均値
ホールド回路１８ｂは、参照領域３の画素群の全ての画
素電荷が読み出される期間ＴAV中に発生する信号ＨＶｂ
を加算平均値し平均値信号ＡＶｂとして出力する。この
期間ＴAVの経過後、感光部１の画素電荷を読み出す期間
ＴRD中は、加算回路１９ｂがこの平均値信号ＡＶｂと画
素信号ＰＶｂを加算することによって、画素信号ＰＶｂ
中のオフセット成分を除去する。そして、この加算の結
果得られる画素信号Ｒｂは、Ａ／Ｄ変換器２０ｂでデジ
タルの画素データＤｂに変換されて、フレームメモリ１
４に記憶される。

【００７９】また、かかる第１，第２チャンネルの画素
信号ＰＶａ，ＰＶｂを補正するための基準となる画素信
号ＰＶｃは、Ａ／Ｄ変換器２０ｃで直接に画素データＤ
ｃに変換されてフレームメモリ１４に記憶される。

【００８０】尚、上記期間ＴAV中に減算回路１６ａ，１
６ｂ，１６ｃから順次に出力される画素信号をＰＶａ
(k)，ＰＶｂ(k)，ＰＶｃ(k)とすれば、図１に示す３チ
ャンネルを有するＣＣＤ固体撮像装置にあっては、１Ｈ
期間当たりに各チャンネルが出力する画素電荷数Ｋは、
Ｋ＝ｍ／３であるので、１≦ｋ≦ｍ／３となり、そし
て、平均値信号ＡＶａとＡＶｂは、以下の式となる。

【００８１】

【数７】

【００８２】更に、参照領域３にＮ行分の画素群が含ま
れる場合には、以下の式となる。

【００８３】

【数８】

【００８４】そして、平均値信号ＡＶａとＡＶｂが確定
した後の期間ＴRD中に出力される信号Ｒａ(k) とＲｂ
(k) は、以下の式となる。

【００８５】

【数９】

【００８６】これらの式(16)〜(21)から明らかなよう
に、チャンネル間でのオフセット特性のバラツキが補正
される。

【００８７】（第６の実施例）次に、第６の実施例を説
明する。尚、この実施例の装置の構成は、図９及び図１
０に示した第２実施例と同様であるので、図９及び図１
０と共に説明する。

【００８８】本実施例と第２実施例との相違点を述べる
と、第２実施例の補正回路１３では、出力機構相互間の
利得バラツキを補正することによって、チャンネル間の
特性バラツキを均一化するものであるが、本実施例は、
出力機構相互間でのオフセットレベルのバラツキを補正
するための補正回路が備えられるものである。

【００８９】図１０に基づいて本実施例のオフセット特
性補正回路の構成を述べる。ダブルサンプルホールド回
路に含まれる各チャンネルの減算回路１１６UL〜１１６
LRに縦続する第１の実施例の利得補正回路に代えて、こ
のオフセット特性補正回路が設けられる。そして、第２
実施例に備えられている除算回路１１７UL，１１７UR，
１１７LLは、本実施例では、減算回路に代えられ、第２
実施例に備えられている乗算回路１１９UL，１１９UR，
１１９LLは、本実施例では、加算回路に代えられる。
尚、減算回路と加算回路を符号１１７UL，１１７UR，１
１７LL，１１９UL，１１９UR，１１９LLを用いて以下説
明するものとする。

【００９０】第１チャンネルにおけるオフセット補正回
路を代表して述べると、減算回路１１７ULは、第４チャ
ンネルの画素信号ＰＶLRから第１チャンネルの画素信号
ＰＶULを引き算し、その演算結果の信号ＨＶULを平均値
ホールド回路１１８ULへ供給する。平均値ホールド回路
１１８ULは、参照領域３の画素群の全ての画素電荷が読
み出される期間ＴAV中に発生する信号ＨＶULを加算平均
値し、平均値信号ＡＶULとして出力する。この期間ＴAV
の経過後、感光部１０１の画素電荷を読み出す期間ＴRD
中は、加算回路１１９ULがこの平均値信号ＡＶULと画素
信号ＰＶULを加算することによって、画素信号ＰＶUL中
のオフセット成分を除去する。そして、この加算の結果
得られる画素信号ＲULは、Ａ／Ｄ変換器１２０ULでデジ
タルの画素データＤULに変換されて、フレームメモリ１
４に記憶される。

【００９１】残余にチャンネルについても同等のオフセ
ット補正回路が設けられており、第４チャンネルの画素
信号ＰＶLRを基準にして、各チャンネル間のオフセット
特性のバラツキを補正することができる。

【００９２】（第７の実施例）次に、第７の実施例を説
明する。尚、この実施例の装置の構成は、図１２に示し
た第３の実施例と同様であるので、図１２と共に説明す
る。

【００９３】本実施例と第３実施例との相違点を述べる
と、第３実施例の補正回路１２では、参照電圧発生回路
２００から出力される一定の参照電圧Ｖｒｅｆを基準と
して、第１〜第３チャンネルの全ての出力機構間の利得
バラツキを補正することによって、チャンネル間の特性
バラツキを均一化するものであるが、本実施例は、出力
機構相互間でのオフセットレベルのバラツキを補正する
ための補正回路が備えられているものである。

【００９４】図１２に基づいて本実施例のオフセット特
性補正回路の構成を述べる。ダブルサンプルホールド回
路に含まれる各チャンネルの減算回路１６ａ〜１６ｃに
縦続する第３実施例の利得補正回路に代えて、このオフ
セット補正回路が設けられる。そして、第３実施例に備
えられている除算回路２１７ａ，２１７ｂ，２１７ｃ
は、本実施例では、減算回路に代えられ、第３の実施例
に備えられている乗算回路２１９ａ，２１９ｂ，２１９
ｃは、本実施例では、加算回路に代えられる。なお、減
算回路と加算回路を符号２１７ａ，２１７ｂ，２１７
ｃ，２１９ａ，２１９ｂ，２１９ｃを用いて以下説明す
るものとする。

【００９５】いずれのオフセット補正回路も同一の構成
且つ電気的時特性を有している。第１チャンネルのオフ
セット補正回路を代表して述べる。減算回路２１７ａ
は、参照電圧発生回路２００から出力される参照電圧Ｖ
ｒｅｆから、第１チャンネルの画素信号ＰＶａを引き算
し、その演算結果の信号ＨＶａ＝（Ｖｒｅｆ・ＰＶａ）
を平均値ホールド回路２１８ａへ供給する。平均値ホー
ルド回路２１８ａは、参照領域３の画素群の全ての画素
電荷が読みだされる期間ＴＡＶ中に発生する信号ＨＶａ
を加算平均し、平均値信号ＡＶａとして出力する。この
期間ＴＡＶの経過後、感光部１の画素電荷を読みだす期
間ＴＲＤ中は、加算回路２１９ａがこの平均値信号ＡＶ
ａと画素信号ＰＶａを加算することによって、画素信号
ＰＶａ中のオフセット成分を除去する。そして、この加
算の結果得られる画素信号Ｒａは、Ａ／Ｄ変換器２０ａ
でデジタルの画素データＤａに変換されて、フレームメ
モリ１４に記憶される。

【００９６】尚、上記期間ＴＡＶ中に減算回路２１６
ａ，２１６ｂ，２１６ｃから順次に出力される画素信号
をＰＶａ（ｋ），ＰＶｂ（ｋ），ＰＶｃ（ｋ）とすれ
ば、図１２に示す３チャンネルを有するＣＣＤ固体撮像
装置にあっては、１Ｈ期間当たりに各チャンネルが出力
する画素電荷数Ｋは、Ｋ＝ｍ／３であるので、１≦ｋ≦
ｍ／３となり、そして、平均値信号ＡＶａとＡＶｂとＡ
Ｖｃは、以下の式となる。

【００９７】

【数１０】

【００９８】さらに、参照領域３にＮ行分の画素群が含
まれる場合には、以下の式となる。

【００９９】

【数１１】

【０１００】そして、平均値信号ＡＶａとＡＶｂとＡＶ
ｃが確定した後の期間ＴＲＤ中に出力される信号Ｒａ
（ｋ），Ｒｂ（ｋ），Ｒｃ（ｋ）は、以下の式となる。

【０１０１】

【数１２】

【０１０２】これらの式（２２）〜（３０）から明らか
なように、チャンネル間でのオフセット特性のバラツキ
が補正される。（第８の実施例）次に、第８の実施例を説明する。尚、
この実施例の構成は図１３に示した第４の実施例と同様
であるので、図１３と共に説明する。

【０１０３】本実施例と第４の実施例との相違点を述べ
ると、第４の実施例の補正回路では、出力機構相互間の
利得バラツキを補正することによって、チャンネル間の
特性バラツキを均一化するものであるが、本実施例は、
出力機構相互間での基準電圧Ｖｒｅｆにたいする、オフ
セットレベルのバラツキを補正するための補正回路が備
えられているものである。

【０１０４】図１３に基づいて本実施例のオフセット補
正回路の構成を述べる。

【０１０５】ダブルサンプルホールド回路に含まれる各
チャンネルの減算回路１１６ＵＬに縦続する第４の実施
例の利得補正回路に代えて、このオフセット補正回路が
設けられている。そして第４実施例に備えられている除
算回路１１７ＵＬは、本実施例では、減算回路に代えら
れ、第４実施例に備えられている乗算回路１１９ＵＬ
は、本実施例では、加算回路に代えられている。尚、減
算回路と加算回路を符号１１７ＵＬ，１１７ＵＲ，１１
７ＬＬ，１１７ＬＲ，１１９ＵＬ，１１９ＵＲ，１１９
ＬＬ，１１９ＬＲを用いて以下説明するものとする。

【０１０６】第１チャンネルにおけるオフセット補正回
路を代表して述べると、減算回路１１７ＵＬは、基準電
圧発生回路から出力される電圧Ｖｒｅｆから第１チャン
ネルの画素信号ＰＶＵＬを引き算し、その演算結果の信
号ＨＶＵＬを平均値ホールド回路１１８ＵＬへ供給す
る。平均値ホールド回路１１８ＵＬは、参照領域３の画
素群全ての画素電荷が読みだされる期間ＴＡＶ中に発生
する信号ＨＶＵＬを加算平均し、平均値信号ＡＶＵＬと
して出力する。この期間ＴＡＶの経過後、感光部１０１
の画素電荷を読みだす期間ＴＲＤ中は、加算回路１１９
ＵＬがこの平均値信号ＡＶＵＬと画素信号ＰＶＵＬを加
算することによって、画素信号ＰＶＵＬ中のオフセット
成分を除去する。そして、この加算の結果得られる画素
信号ＲＵＬはＡ／Ｄ変換器１２０ＵＬでデジタルの画素
データＤＵＬに変換されてフレームメモリ１４に記憶さ
れる。

【０１０７】残余のチャンネルについても同等のオフセ
ット補正回路が設けられており、基準電圧Ｖｒｅｆを基
準にして各チャンネル間のオフセット特性のバラツキを
補正することができる。

【０１０８】以上、説明したように、上記装置は、感光
部に発生した信号電荷を複数の出力チャネルを介して読
み出す、多チャンネル型のＣＣＤ固体撮像装置に関し、
特に、各チャネルから出力される信号の特性バラツキを
除去するための信号補正回路を備えている。

【０１０９】従来の技術について説明すると、近年、計
測技術の分野では、計測対象から発せられる光などをＣ
ＣＤ固体撮像デバイスで受け、その出力信号をイメージ
情報として解析処理する計測システムが普及し、更なる
計測精度の向上を図るために、ＣＣＤ固体撮像デバイス
の高解像度化、高フレームレート化、高感度化などの要
求が高まっている。

【０１１０】これらの要求に対して、特に、計測対象か
ら得られる情報量を増加するために高解像度及び多画素
化が図られるようになった。しかし、多画素化に伴って
相対的に信号電荷の読出し速度が遅くなったのでは、高
フレームレート化の目的を達成することができない。そ
こで、感光部に対して信号読出用の水平シフトレジスタ
（水平電荷転送路とも言う）を複数併設し、これら複数
の水平シフトレジスタにより信号電荷を並列に読出すこ
とによって、信号電荷の読出し速度の向上が図られるよ
うになった。

【０１１１】即ち、個々の水平シフトレジスタは、感光
部の垂直電荷転送路から転送されてくる１水平ライン分
の信号電荷を直列転送するので、信号電荷の読出し速度
にはおのずと限界があるが、複数の水平シフトレジスタ
によって信号電荷を並列読出しすることによって高速読
出しが可能となり、多画素化に十分対応することができ
る。

【０１１２】しかし、このような複数の水平シフトレジ
スタを備えることによって多チャンネル化を図ると、各
水平シフトレジスタの特性バラツキと、各水平シフトレ
ジスタの終端に接続されている出力機構の特性バラツキ
による悪影響のために、各チャンネルから出力される信
号にも特性バラツキを招来する。

【０１１３】即ち、感光部に発生した信号電荷を１本の
水平シフトレジスタ及びそれに設けられている出力機構
を介して読み出す旧来のＣＣＤ固体撮像装置にあって
は、このような問題が発生することが無いのに対し、複
数本の水平シフトレジスタを介して信号電荷を読み出す
構成とすると、各水平シフトレジスタとそれらの出力機
構が相互間で特性バラツキを生じることとなるからであ
る。

【０１１４】特に、出力機構相互間での特性バラツキに
は、利得バラツキ、オフセットを含む雑音のバラツキ、
温度特性のバラツキ等があり、各チャネルから出力され
る信号がこれらの悪影響を受けると、再生画像中に、擬
色や、縦すじ状の擬似パターン、モアレ、解像度の劣化
等が発生し、画質の大幅な劣化を招来することとなる。

【０１１５】特に、利得バラツキの主たる要因は、各チ
ャンネルの水平シフトレジスタの終端に形成されている
出力機構の構造とその動作によって生じる。

【０１１６】尚、このような多チャンネルＣＣＤ固体撮
像デバイスの問題を解決するための補正技術として、特
開平１−３０５６７２号公報、特開平１−１１４１７４
号公報に開示されたものがあるが、いずれもフィードバ
ック制御を適用するものであるために、次のような問題
がある。

【０１１７】前者の補正技術にあっては、感光部に対し
て２本（２チャンネル）の水平シフトレジスタが形成さ
れると共に、各水平シフトレジスタの出力機構に可変利
得前置増幅回路が接続され、更に、各水平シフトレジス
タに電荷を注入するためのドレインダイオードが設けら
れている。そして、垂直ブランキング期間中に、ドレイ
ンダイオードを介して各水平シフトレジスタに一定電荷
を注入し、そのときに各可変利得前置増幅回路から読み
出される出力信号の差分を求めて、その差分がゼロにな
るように、各可変利得前置増幅回路の利得をフィードバ
ック制御する。したがって、垂直ブランキング期間経過
後に、感光部の信号電荷を読出すときは、チャネル間の
利得バラツキが補正され、バラツキの無い画素信号を得
ることができるとするものである。

【０１１８】しかし、この技術は、標準テレビジョン方
式に準拠した所定タイミングに同期して撮像する多チャ
ンネルＣＣＤ固体撮像デバイスにとっては、上記のフィ
ードバック制御回路の時定数を固定にすることができる
ので、有効であるが、計測技術分野では、任意の露光時
間や任意の画素信号読出し期間に設定して撮像する必要
があるために、フィードバック制御回路の時定数を任意
に設定することが極めて困難となるという問題がある。

【０１１９】後者の補正技術にあっては、感光部に対し
て２本（２チャンネル）の水平シフトレジスタが形成さ
れると共に、各水平シフトレジスタの出力機構に可変利
得前置増幅回路が接続されている。そして、白チャート
を撮像したときに各チャンネルから得られる画素信号相
互の差分から各出力機構の利得バラツキを検出し、この
利得バラツキがゼロとなるように各可変利得前置増幅回
路の利得をフィードバック制御する。この技術も前者の
技術と同様の問題がある。

【０１２０】また、ＩＣやＬＳＩ、ＶＬＳＩなどの半導
体装置の内部回路に異常が発生したときに生じる微弱な
光をパッケージの外側から被破壊的に検出するエミッシ
ョン顕微鏡等に使用される高感度ＣＣＤ固体撮像デバイ
スにあっては、最適の撮像条件を得るためには、測定対
象での発光強度に応じて極めて広い範囲で露光時間を可
変設定したり、フレームレートを任意に可変設定するこ
とが必要であり、従来技術のフィードバック制御を適用
することができない。

【０１２１】例えば、ＣＣＤ固体撮像デバイスで長時間
（例えば１時間）露光し、それによって感光部の各画素
に蓄積された１フレーム画相当の信号電荷を所定の画素
レートで読出し、次の撮像時には、短時間（例えば１
秒）露光して信号電荷を所定の画素レートで読出すなど
の使用態様には従来技術を適用することが困難である。
仮に、強制的に従来のフィードバック制御回路の時定数
を小さくすると、フィードバック制御系が不安定となっ
て、発振現象やチャネル毎の補正特性が変動して、結果
的にチャンネル間の特性バラツキを招来することとな
る。

【０１２２】一方、上記実施例の装置は、従来のフィー
ドバック制御を適用することなく、チャンネル間の特性
バラツキを抑制することができる、多チャンネル型ＣＣ
Ｄ固体撮像装置の補正回路を備えている。

【０１２３】上記実施例の装置は、各チャンネル相互間
の利得バラツキを補正する利得補正回路と、各チャンネ
ル相互間のオフセットのバラツキを補正するオフセット
補正回路とを備えるものである。

【０１２４】上記利得補正回路を備えるＣＣＤ固体撮像
装置にあっては、感光部に発生する画素電荷を、複数チ
ャンネルに設けられた複数の水平シフトレジスタと出力
機構を介して並列に読み出す多チャンネル型のＣＣＤ固
体撮像装置において、前記感光部内に在る１又は２以上
の水平ライン分の画素群を遮光し、又は外光の影響を受
けることない構造により、前記画素群に一定の画素電荷
のみを発生させる参照領域と、前記複数チャンネルの水
平シフトレジスタと出力機構を介して前記参照領域に発
生した画素電荷を並列に読み出すことによって得られる
各チャンネルの画素信号について、前記特定のチャンネ
ルの画素信号を基準にして他のチャンネルの画素信号を
除算する除算回路と、前記除算回路から出力される各チ
ャンネル毎の除算結果の信号を加算平均することによっ
て、各チャンネル相互間の利得バラツキと相関関係を有
する平均値信号を出力する平均値ホールド回路と、前記
平均値ホールド回路から出力される各チャンネルの平均
値信号と、前記参照領域を除く前記感光部から読み出さ
れる各チャンネルの画素信号とを乗算し、その乗算結果
の信号を補正後の画素信号として出力する乗算回路と、
を具備する構成とした。

【０１２５】また、他の利得補正回路を備えるＣＣＤ固
体撮像装置にあっては、前記感光部内に在る１又は２以
上の水平ライン分の画素群を遮光し、又は外光の影響を
受けることない構造により、前記画素群に一定の画素電
荷のみを発生させる参照領域と、前記複数チャンネルの
水平シフトレジスタと出力機構を介して前記参照領域に
発生した画素電荷を並列に読み出すことによって得られ
る各チャンネルの画素信号を、所定の参照電圧を基準に
して除算する除算回路と、前記除算回路から出力される
各チャンネル毎の除算結果の信号を加算平均することに
よって、各チャンネル相互間の利得バラツキと相関関係
を有する平均値信号を出力する平均値ホールド回路と、
前記平均値ホールド回路から出力される各チャンネルの
平均値信号と、前記参照領域を除く前記感光部から読み
出される各チャンネルの画素信号とを乗算し、その乗算
結果の信号を補正後の画素信号として出力する乗算回路
と、を具備する構成とした。

【０１２６】一方、オフセット補正回路を備えるＣＣＤ
固体撮像装置にあっては、感光部に発生する画素電荷
を、複数チャンネルに設けられた複数の水平シフトレジ
スタと出力機構を介して並列に読み出す多チャンネル型
のＣＣＤ固体撮像装置において、前記感光部内に在る１
又は２以上の水平ライン分の画素群を遮光し、又は外光
の影響を受けることない構造により、前記画素群に一定
の画素電荷のみを発生させる参照領域と、前記複数チャ
ンネルの水平シフトレジスタと出力機構を介して前記参
照領域に発生した画素電荷を並列に読み出すことによっ
て得られる各チャンネルの画素信号について、前記特定
のチャンネルの画素信号を基準にして他のチャンネルの
画素信号を減算する減算回路と、前記減算回路から出力
される各チャンネル毎の減算結果の信号を加算平均する
ことによって、各チャンネル相互間のオフセット特性バ
ラツキと相関関係を有する平均値信号を出力する平均値
ホールド回路と、前記平均値ホールド回路から出力され
る各チャンネルの平均値信号と、前記参照領域を除く前
記感光部から読み出される各チャンネルの画素信号とを
加算して、その加算結果を補正後の画素信号として出力
する加算回路と、を具備する構成とした。

【０１２７】また、他のオフセット補正回路を備えるＣ
ＣＤ固体撮像装置にあっては、前記感光部内に在る１又
は２以上の水平ライン分の画素群を遮光し、又は、外光
の影響を受けることのない構造により、前記画素群に一
定の画素電荷のみを発生させる参照領域と、前記複数チ
ャンネルの水平シフトレジスタと、出力機構を介して、
前記参照領域に発生した画素電荷を並列に読み出すこと
によって得られる各チャンネルの画素信号を、所定の参
照電圧を基準にして減算する減算回路と、前記減算回路
から出力される各チャンネル毎の減算結果の信号を加算
平均することによって参照基準電圧に対する各チャンネ
ル相互間のオフセット特性バラツキと相関関係を有する
平均値信号を出力する平均値ホールド回路と前記平均値
ホールド回路から出力される各チャンネルの平均値信号
と前記参照領域を除く前記感光部から読み出される各チ
ャンネルの画素信号とを加算して、その加算結果を補正
後の画素信号として出力する加算回路と、を具備する構
成とした。

【０１２８】利得補正回路を備えた装置によれば、被測
定対象を撮像することによって感光部の画素群に発生し
た画素電荷を読み出す前に、前記参照領域に在る画素群
に発生した画素電荷を、各チャンネルの水平シフトレジ
スタと出力機構を介して読み出す。即ち、各チャンネル
に割り振られて並列に読み出す。このようにして出力さ
れた画素信号が前記除算回路に供給され、かかる除算回
路は、所定チャンネルの画素信号を基準にして、残余の
チャンネルの画素信号を割り算する。この結果、割り算
結果は、所定チャンネルの画素信号に対する各チャネル
毎の利得バラツキを示すことになる。平均値ホールド回
路は、かかる利得バラツキを示す信号を加算して平均化
することにより、各チャネルの最終的な利得バラツキを
示す平均値信号を発生する。そして、乗算回路は、被測
定対象を撮像することによって感光部の画素群に発生し
た画素電荷が読み出されてくることによって生じる各チ
ャネルの画素信号に、かかる平均値信号と掛け算する。
したがって、掛け算されて成る信号を補正後の画素信号
とすることによって、各チャンネル相互間の利得バラツ
キを除去することができる。

【０１２９】また、前記除算回路において、前記参照電
圧発生回路から出力される所定の参照電圧を基準にし
て、全チャンネルの画素信号を割り算しても、各チャネ
ル毎の利得バラツキを示す信号が得られる。そして、平
均値ホールド回路が、かかる利得バラツキを示す信号を
加算して平均化することにより、各チャネルの最終的な
利得バラツキを示す平均値信号を得ることができ、前記
乗算回路が、被測定対象を撮像することによって感光部
の画素群に発生した画素電荷が読み出されてくることに
よって生じる各チャンネルの画素信号に、かかる平均値
信号と掛け算することで、各チャンネル相互間の利得バ
ラツキを除去した画素信号を得ることができる。

【０１３０】また、オフセット補正回路を備えた装置に
よれば、被測定対象を撮像することによって感光部の画
素群に発生した画素電荷を読み出す前に、前記参照領域
に在る画素群に発生した画素電荷を、各チャンネルの水
平シフトレジスタと出力機構を介して読み出す。即ち、
各チャンネルに割り振られて並列に読み出す。このよう
にして出力された画素信号が前記減算回路に供給され、
かかる減算回路は、所定チャンネルの画素信号を基準に
して、残余のチャンネルの画素信号を引き算する。この
結果、引き算結果は、所定チャンネルの画素信号に対す
る各チャネル毎のオフセット特性のバラツキを示すこと
になる。平均値ホールド回路は、かかるオフセット特性
のバラツキを示す信号を加算して平均化することによ
り、各チャネルの最終的なオフセット特性のバラツキを
示す平均値信号を発生する。そして、加算回路は、被測
定対象を撮像することによって感光部の画素群に発生し
た画素電荷が読み出されてくることによって生じる各チ
ャネルの画素信号に、かかる平均値信号を加算する。し
たがって、加算されて成る信号を補正後の画素信号とす
ることによって、各チャンネル相互間のオフセット特性
のバラツキを除去することができる。

【０１３１】尚、これらの補正回路はフィードフォワー
ド回路であるので、フィードバック回路による問題点、
即ち、帰還時定数を調整する等の繁雑且つ困難な問題が
解消される。

【０１３２】また前記減算回路において、前記参照電圧
発生回路から出力される所定の参照電圧を基準にして、
全チャンネルの画素信号を減算しても、各チャンネル毎
のオフセット特性バラツキを示す信号が得られる。そし
て、平均値ホールド回路が、かかるオフセットバラツキ
を示す信号を加算して、平均化することにより、各チャ
ンネルの最終的なオフセットバラツキを示す平均値信号
を得ることができ、前記加算回路が、被測定対象を撮像
することによって感光部の画素群に発生した画素電荷が
読み出されてくることによって生じる各チャンネルの画
素信号に、かかる平均値信号と加算することで、各チャ
ンネル相互間のオフセットバラツキを除去した画素信号
を得ることができる。

【０１３３】以上に説明したように、利得補正回路を備
えた装置によれば、複数の水平シフトレジスタとそれに
設けられる複数の出力機構を備えることによって、感光
部の画素電荷を複数チャンネルで並列読み出しするＣＣ
Ｄ固体撮像装置において、感光部の特定位置に参照領域
を設け、その参照領域に在る画素群に発生した画素電荷
を各チャンネル毎に読出して、特定チャンネルから読み
出された画素信号に基づいて残余のチャネルの画素信号
との比を除算演算によって求め、その参照領域内の全て
の画素電荷が読み出されるまでの除算演算結果の加算平
均値に基づいて、各チャネルの画素信号の振幅を自動補
正するので、各チャンネル相互間での利得特性のバラツ
キを補正することができる。また、この利得補正回路は
フィードフォワード補正回路であるので、従来のフィー
ドバック補正回路で問題となっていた帰還時定数の設定
の困難性が解消される。

【０１３４】オフセット補正回路を備えた装置によれ
ば、複数の水平シフトレジスタとそれに設けられる複数
の出力機構を備えることによって、感光部の画素電荷を
複数チャンネルで並列読み出しするＣＣＤ固体撮像装置
において、感光部の特定位置に参照領域を設け、その参
照領域に在る画素群に発生した画素電荷を各チャンネル
毎に読出して、特定チャンネルから読み出された画素信
号に基づいて残余のチャネルの画素信号との差分を減算
によって求め、その参照領域内の全ての画素電荷が読み
出されるまでの減算結果の加算平均値に基づいて、各チ
ャネルの画素信号のオフセット成分を自動的に除去する
ので、各チャンネル相互間でのオフセット特性のバラツ
キを補正することができる。また、このオフセット補正
回路もフィードフォワード補正回路であるので、従来の
フィードバック補正回路で問題となっていた帰還時定数
の設定の困難性が解消される。

【０１３５】

【発明の効果】高感度の撮像を行うＣＣＤ固体撮像装置
を提供することができる。

【図面の簡単な説明】

【図１】第１の実施例または第５の実施例の装置構成を
示すブロック図である。

【図２】出力機構の構造を示す説明図である。

【図３】出力機構の動作を説明するためのタイミングチ
ャートである。

【図４】図１に含まれる補正回路の構成を示すブロック
図である。

【図５】補正回路中の平均値ホールド回路の一例を示す
回路図である。

【図６】第１の実施例における画素電荷の読出し動作を
説明するための説明図である。

【図７】第１の実施例における補正回路の動作を説明す
るための波形図である。

【図８】第１の実施例における補正回路を備えない場合
の問題点を説明するための波形図である。

【図９】第２の実施例または第６の実施例の装置構成を
示すブロック図である。

【図１０】図９に含まれる補正回路の構成を示すブロッ
ク図である。

【図１１】第２の実施例における画素電荷の読出し動作
を説明するための説明図である。

【図１２】第３の実施例の装置構成を示すブロック図で
ある。

【図１３】第４の実施例の装置構成を示すブロック図で
ある。

【符号の説明】

１，１０１…感光部、３，１０３UL，１０３UR，１０３
LL，１０３LR…参照領域、５ａ，５ｂ，５ｃ，１０５U
L，１０５UR，１０５LL，１０５LR…水平シフトレジス
タ、６ａ，６ｂ，６ｃ，１０６UL，１０６UR，１０６L
L，１０６LR…出力機構、１３…補正回路、１７ａ，１
７ｂ，１１７UL，１１７UR，１１７LL，１１７LR…除算
回路（又は減算回路）、１８ａ，１８ｂ，１１８UL，１
１８UR，１１８LL…平均値ホールド回路、１９ａ，１９
ｂ，１１９UL，１１９UR，１１９LL…乗算回路（又は加
算回路）、２１７UL，２１７UR，２１７LL，２１７LR…
除算回路、２１８UL，２１８UR，２１８LL，２１８LR…
平均値ホールド回路、２１９UL，２１９UR，２１９LL，
２１９LR…乗算回路、２００…参照電圧発生回路、３１
７UL，３１７UR，３１７LL，３１７LR…除算回路、３１
８UL，３１８UR，３１８LL，３１８LR…平均値ホールド
回路、３１９UL，３１９UR，３１９LL，３１９LR…乗算
回路、３００…参照電圧発生回路。

Claims

【特許請求の範囲】

【請求項１】撮像条件を切換え可能なＣＣＤ固体撮像
装置において、前記撮像条件は、感光部で発生した画素
電荷の読出し速度を含むことを特徴とするＣＣＤ固体撮
像装置。
【請求項２】前記撮像条件は、露光時間を含むことを
特徴とする請求項１に記載のＣＣＤ固体撮像装置。