JP2000067094A - Method and device for designing circuit layout - Google Patents
Method and device for designing circuit layoutInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、回路レイアウト設
計方法及び回路レイアウト設計装置に関するものであ
り、更に詳しくは、Ｃ−ＭＯＳ回路を主体に構成される
半導体集積回路装置の回路レイアウト設計方法及び回路
レイアウト設計装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit layout designing method and a circuit layout designing apparatus, and more particularly, to a circuit layout designing method and a circuit for a semiconductor integrated circuit device mainly composed of a C-MOS circuit. The present invention relates to a layout design device.
【０００２】[0002]
【従来の技術】近年、相補型ＭＯＳ（ＣＭＯＳと略）集
積回路における機能ブロック（ブロックと略）設計効率
化を目的とした、ブロック自動レイアウト装置が出現し
ている。係る従来のブロック自動レイアウト装置として
は、例えば、ブロックは標準セルで、そのレイアウト
は、２層以上の金属配線層を有する、ＣＭＯＳ集積回路
であって、主電源配線、主接地配線は上層金属配線で平
行、水平方向（Ｘ方向）に形成するものであり、又、当
該主電源配線をＹ座標での上側、主接地配線を下側とす
る事を前提とするものであり、更には、ＰチャンネルＭ
ＯＳトランジスタ（Ｐチャンネル素子と略）及びＮチャ
ンネル素子を形成できる範囲の高さ（Ｙ座標）は、あら
かじめ定められていて（以後、素子セル配置可能範囲と
称する）、ブロックの入出力接点はブロックの上限（主
電源配線側）又は下限まで下層金属配線で形成する事を
前提としたものである。2. Description of the Related Art In recent years, an automatic block layout device has emerged for the purpose of improving the efficiency of designing functional blocks (abbreviated as blocks) in a complementary MOS (abbreviated as CMOS) integrated circuit. As such a conventional block automatic layout apparatus, for example, a block is a standard cell, and its layout is a CMOS integrated circuit having two or more metal wiring layers, and a main power supply wiring and a main ground wiring are upper metal wirings. Are formed in parallel and horizontal directions (X direction). It is assumed that the main power supply wiring is on the upper side in the Y coordinate and the main ground wiring is on the lower side. Channel M
The height (Y coordinate) of a range in which an OS transistor (abbreviated as a P-channel device) and an N-channel device can be formed is predetermined (hereinafter, referred to as a device cell disposable range). It is assumed that the lower metal wiring is formed up to the upper limit (main power supply wiring side) or the lower limit.
【０００３】これら従来のブロック自動レイアウト装置
は設計工数削減、設計期間短縮では大きな効果があるも
のの出力されるレイアウトの品質とくに面積においては
人手設計に比し大きく劣っており満足する面積を得るた
めには多大な人手修正作業を要している。この最大の原
因は、主電源配線、主接地配線一組に対しＰチャンネル
素子、Ｎチャンネル素子をそれぞれ一段しか形成しない
ことである。Although these conventional block automatic layout apparatuses have a great effect in reducing the number of design steps and the design period, the quality of the output layout, especially the area, is significantly inferior to that of the manual design. Requires a lot of manual correction work. The biggest cause is that only one P-channel element and one N-channel element are formed for one set of the main power supply wiring and the main ground wiring.
【０００４】例えば、図６は従来のブロック自動レイア
ウト装置の一具体例に於ける処理概要の工程を示すフロ
ーチャートである。一般に、論理ゲートは複数の並列、
直列接続、あるいは単一のＰチャンネルとＮチャンネル
素子の結合で形成される。ブロック自動レイアウト装置
では論理ゲート（場合によっては複数の論理ゲート）を
構成する単一、または複数の同種（Ｐチャンネル、Ｎチ
ャンネル）素子の集まりを、その外形と端子を有する
箱、つまり一種のセルとみなして処理する。[0004] For example, FIG. 6 is a flowchart showing the steps of a processing outline in a specific example of a conventional automatic block layout device. In general, a logic gate has multiple parallel,
It is formed by connecting in series or combining a single P-channel and N-channel element. In a block automatic layout apparatus, a group of single or plural similar (P-channel, N-channel) elements constituting a logic gate (or a plurality of logic gates in some cases) is formed into a box having its outer shape and terminals, that is, a kind of cell. Process assuming
【０００５】従って、以後の説明に於いては、係る素子
の集合体を素子セルと呼ぶ事にする。さらに、論理ゲー
トを形成するＰ、Ｎ素子セルの対を素子セル対と称する
事にする。図７は、素子セルの例を示したものであっ
て、図７（Ａ−１）は、単一のトランジスタ１の構成を
示し、図７（Ａ−２）は、当該トランジスタ１の平面図
を示し、図中２は、多結晶シリコン等からなるゲート電
極であり、３はコンタクト、４は金属配線であり、又５
はソース・ドレインを形成する拡散層をそれぞれ示して
いる。Therefore, in the following description, such an aggregate of elements will be referred to as an element cell. Further, a pair of P and N element cells forming a logic gate will be referred to as an element cell pair. 7A and 7B show an example of an element cell. FIG. 7A-1 shows a configuration of a single transistor 1, and FIG. 7A-2 is a plan view of the transistor 1. In the figure, 2 is a gate electrode made of polycrystalline silicon or the like, 3 is a contact, 4 is a metal wiring, and 5
Indicates a diffusion layer forming a source / drain.
【０００６】又、図７（Ａ−３）は、当該トランジスタ
１に於ける端子６の配置パターンの例を示す平面図であ
る。同様に、図７（Ｂ−１）、図７（Ｂ−２）及び図７
（Ｂ−３）は、並列型２トランジスタに於ける上記と同
様の図を示しており、更には図７（Ｃ−１）、図７（Ｃ
−２）及び図７（Ｃ−３）は、直列型２トランジスタに
ジスタ１に於ける上記と同様の図を示してたものであ
る。FIG. 7A-3 is a plan view showing an example of an arrangement pattern of the terminals 6 in the transistor 1. Similarly, FIG. 7 (B-1), FIG. 7 (B-2) and FIG.
(B-3) shows a view similar to the above in a parallel type two-transistor, and furthermore, FIGS. 7 (C-1) and 7 (C).
2-2) and FIG. 7 (C-3) show the same diagram in the transistor 1 for the two series transistors.
【０００７】又、図８には、論理回路の一例を示す回路
図が示されており、更には、図９には、図８に示されて
いる当該論理回路のより詳細な回路構成を示す回路図が
示されている。尚、図１０は、当該図９に示す論理回路
のなかの論理素子セルＤ１を使用した場合の端子の配置
例と各端子に節点名が付されている。FIG. 8 is a circuit diagram showing an example of a logic circuit, and FIG. 9 shows a more detailed circuit configuration of the logic circuit shown in FIG. A circuit diagram is shown. FIG. 10 shows an example of the arrangement of terminals when the logic element cell D1 in the logic circuit shown in FIG. 9 is used, and node names are given to the respective terminals.
【０００８】又、図中、Ｈは当該素子セルＤ１の高さ
で、当該素子のゲート巾に定数を加えたものである。
又、Ｗは当該素子セルＤ１の巾であり、当該素子のゲー
ト長、ソースドレイン巾の合計である。図６（Ａ）に於
けるフローチャートに於て、ステップ（Ｓ１）に於いて
は、上記した様な素子接続情報及び設計基準に関するデ
ータが入力され、ステップ（Ｓ２）に於て素子セルを発
生させる事になる。In the figure, H is the height of the element cell D1, which is obtained by adding a constant to the gate width of the element.
W is the width of the element cell D1 and is the sum of the gate length and the source / drain width of the element. In the flowchart in FIG. 6A, in step (S1), the above-described element connection information and data on the design criteria are input, and in step (S2), element cells are generated. Will be.
【０００９】当該ステップ（Ｓ２）に於ける、素子セル
発生工程では、入力した素子接続情報と設計基準をもと
に、実際の素子セルデータを作成することである。ここ
で素子セルは外形と端子パターンとで構成され、当該端
子パターンには端子接点名つまり属性が与えられてい
る。次いで、ステップ（Ｓ３）に進み、素子セル配置が
実行される。In the element cell generation step in the step (S2), actual element cell data is created based on the input element connection information and design criteria. Here, the element cell is composed of an outer shape and a terminal pattern, and the terminal pattern is given a terminal contact name, that is, an attribute. Next, the process proceeds to step (S3), where the element cells are arranged.
【００１０】当該ステップ（Ｓ３）に於ては、厳密には
素子セル対順序決定と素子セルのおおまかな座標とＸ軸
周りの鏡像回転方向決定からなる。具体的には、当該ス
テップ（Ｓ３）は、図６（Ｂ）に示すサブルーチンが実
行される事になる。即ち、ステップ（Ｓ３１）に於て
は、素子セル対順序決定操作が実行されるが、係る操作
は、当該半導体回路１０を第１のタイプの第１素子セル
Ｄ１、Ｄ３、Ｄ５を配置する第１素子セル領域１１と当
該第２のタイプの第２素子セルＤ２、Ｄ４、Ｄ６を配置
する第２素子セル領域１２とに区分しておき、当該両領
域の境界線１５に沿って、当該半導体回路１０に使用さ
れるべき当該複数個の素子セル対２０、２１、２２を、
順次に、対の型式を維持したまま、当該第１素子セルＤ
１、Ｄ３、Ｄ５を当該第１素子セル領域１１に及び当該
第２素子セルＤ２、Ｄ４、Ｄ６を当該第２素子セル領域
１２にそれぞれ配置する様に一次元的に配置する操作で
あって、各素子セル対２０、２１、２２の当該境界線１
５に沿って配置される配列順序は、予め定められた評価
関数によって実行される。Strictly, the step (S3) consists of determining the order of the element cells, the approximate coordinates of the element cells, and the direction of mirror image rotation about the X axis. Specifically, in step (S3), a subroutine shown in FIG. 6B is executed. That is, in step (S31), an element cell pair order determination operation is performed. In this operation, the semiconductor circuit 10 is used to arrange the first type of first element cells D1, D3, and D5. One element cell region 11 and a second element cell region 12 in which the second type second element cells D2, D4, and D6 are arranged, and the semiconductor device is formed along a boundary 15 between the two regions. The plurality of element cell pairs 20, 21, 22 to be used in the circuit 10 are:
The first element cell D is sequentially maintained while maintaining the pair type.
An operation of one-dimensionally arranging 1, D3, D5 in the first element cell region 11 and arranging the second element cells D2, D4, D6 in the second element cell region 12, The boundary line 1 of each element cell pair 20, 21, 22
The arrangement order arranged along 5 is executed by a predetermined evaluation function.
【００１１】次いで、ステップ（Ｓ３２）に於て、当該
各素子セル対の座標及び配置方向を仮に決定する。係る
ステップ（Ｓ３１）、及びステップ（Ｓ３２）に於いて
は、よく知られている配置算法（例えば、MIN-CUT法）
の１次元への適用で可能ある。かくしてステップ（Ｓ
３）に於ける素子セルの配置が決定されるものであり、
その配置後の例を図１１に示す。Next, in step (S32), the coordinates and the arrangement direction of each element cell pair are temporarily determined. In the steps (S31) and (S32), a well-known arrangement algorithm (for example, the MIN-CUT method) is used.
Can be applied to one dimension. Thus, step (S
The arrangement of the element cells in 3) is determined.
FIG. 11 shows an example after the arrangement.
【００１２】次いで、ステップ（Ｓ４）に於て、素子セ
ル間配線操作が実行され、それぞれの素子セルに於ける
端子間を金属配線、スルホール（コンタクト）、多結晶
シリコン（ゲート）配線等で接続するものである。通
常、配線巾は各層固定、スルホール（コンタクト）は１
つのセルとして扱うのでスルホール（コンタクト）セル
と言う。Next, in step (S4), a wiring operation between element cells is performed, and terminals in each element cell are connected by metal wiring, through-hole (contact), polycrystalline silicon (gate) wiring, or the like. Is what you do. Normally, the wiring width is fixed to each layer, and the through hole (contact) is 1
It is called a through hole (contact) cell because it is treated as one cell.
【００１３】ステップ（Ｓ４）に於て、配線操作が完了
した場合の例を図１２に示す。係る図１２の表記法の一
例を図１３に示しておく。配線手法としては、例えばＭ
ＡＺＥ法を主に使用し、一部、チャンネルルータ算法も
使用される。次いで、ステップ（Ｓ５）に進み、位置改
良操作が実行される事になる。FIG. 12 shows an example in which the wiring operation is completed in step (S4). FIG. 13 shows an example of such a notation in FIG. As a wiring method, for example, M
The AZE method is mainly used, and in part, the channel router algorithm is also used. Next, the process proceeds to step (S5), where a position improving operation is performed.
【００１４】当該位置改良操作は、設計基準に合わせ
て、各素子セル、配線、スルホール（コンタクト）セル
等の座標値を最終的に決定することで、余計な空間が存
在する場合には、当該空間部を消去する為に当該素子セ
ル及び素子セル対を適宜移動させる。一般には（レイア
ウト）コンパクションと呼ばれる装置として市販されて
いる。In the position improving operation, the coordinate values of each element cell, wiring, through-hole (contact) cell, etc. are finally determined in accordance with the design standard. The element cell and the element cell pair are appropriately moved to erase the space. Generally, it is commercially available as a device called (layout) compaction.
【００１５】以上述べたように、ブロック自動レイアウ
トは、変化はあるものの、既存算法の適用で実現可能で
ある。ここで問題は、図１１、１２でわかるように、従
来のブロック自動レイアウト装置では１次元配置のた
め、素子セルの大きさ（高さ）によっては、縦方向に無
駄な場所が（例えば、主電源、主接地配線付近や直下）
存在し、この場所の有効活用が困難なことである。As described above, the automatic block layout can be realized by applying the existing algorithm although there are some changes. Here, as can be seen from FIGS. 11 and 12, the conventional block automatic layout apparatus has a one-dimensional arrangement, and depending on the size (height) of the element cell, a wasteful place in the vertical direction (for example, the Near power supply, main ground wiring, and directly below)
It exists and it is difficult to make effective use of this place.
【００１６】さらに、近年、素子の微細化、主電源線の
大型化でこの傾向が強まっている。又、特開昭６１−２
６４４７９号公報、特開平５−２７４３９２号公報、特
開昭６１−１８１６６号公報及び特開平８−２２２６３
６号公報に記載の方式は、コンパクション等の技術改良
で、素子セル位置調整と、既存配線変形に留まっている
ため、大幅な素子セルの相対位置に変化はなく、上記問
題の解決策を開示してはいない。Further, in recent years, this tendency has been strengthened by miniaturization of elements and enlargement of main power supply lines. Also, JP-A-61-2
JP-A-64479, JP-A-5-274392, JP-A-61-18166 and JP-A-8-22263.
The method described in Japanese Patent Publication No. 6 is a technique improvement of compaction and the like, and since the element cell position adjustment and existing wiring deformation are limited, there is no significant change in the relative position of the element cells, and a solution to the above problem is disclosed. I haven't.
【００１７】[0017]
【発明が解決しようとする課題】従って、本発明の目的
は、上記した従来技術の欠点を改良し、回路レイアウト
設計に於て、容易で且つ簡便な方法で、しかも自動的な
方法によって、ブロック面積を縮小出来る、経済的な回
路レイアウト設計方法及び回路レイアウト設計装置を提
供するものである。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to improve the above-mentioned drawbacks of the prior art and to provide a simple and convenient method for automatically arranging blocks in a circuit layout design. An object of the present invention is to provide an economical circuit layout design method and a circuit layout design device which can reduce the area.
【００１８】[0018]
【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に係る第１の態様として
は、第１のタイプの素子セルと当該第１のタイプの素子
セルとは異なる第２のタイプの素子セルとが対を構成す
る様に設計された素子セル対を含む半導体回路を設計す
るに際し、当該半導体回路を第１のタイプの第１素子セ
ルを配置する第１素子セル領域と当該第２のタイプの第
２素子セルを配置する第２素子セル領域とに区分してお
き、当該両領域の境界線に沿って、当該半導体回路に使
用されるべき当該複数個の素子セル対を、順次に、対の
型式を維持したまま、当該第１素子セルを当該第１素子
セル領域及び当該第２素子セルを当該第２素子セル領域
にそれぞれ配置する様に一次元的に配置する工程、当該
複数個の素子セル対から選択された一つの素子セル対に
対して、当該素子セル対に隣接するか、或いは当該素子
セル対の近傍に配置された少なくとも一つの他の素子セ
ル対を選択する工程、当該選択された当該少なくとも一
つの他の素子セル対を構成する当該第１素子セルと当該
第２素子セルが、前記選択された一つの素子セル対に於
ける端部から当該境界線と直交する方向に形成されてい
る当該第１素子セル領域内及び第２素子セル領域内の空
間領域内のそれぞれに、個別的に移動可能か否かを判断
する工程、前記工程に於て、選択された少なくとも一つ
の他の素子セル対が移動可能であると判断された場合に
は、当該他の素子セルの第１素子セルを当該選択された
一つの素子セル対に於ける第１素子セルの端部形成され
た第１素子セル領域内の空間部に移動させると共に、当
該他の素子セルの第２素子セルを当該選択された一つの
素子セル対に於ける第２素子セルの端部形成された第２
素子セル領域内の空間部に移動させる工程、前記工程に
於て、選択された少なくとも一つの他の素子セル対が移
動可能では無いと判断された場合には、当該移動が不可
能と判断された当該素子セル対を新たに選択された素子
セル対として選択し、上記各工程を繰り返す工程、上記
各工程を未処理の素子セル対が存在しなくなる迄繰り返
す工程、とから構成されている回路レイアウト設計方法
である。In order to achieve the above-mentioned object, the present invention employs the following basic technical structure. That is, according to the first aspect of the present invention, the first type of element cells and the second type of element cells different from the first type of element cells are designed to form a pair. When designing a semiconductor circuit including an element cell pair, the semiconductor circuit is formed by a first element cell region in which a first element cell of a first type is arranged and a second element in which a second element cell of the second type is arranged. The plurality of element cell pairs to be used in the semiconductor circuit are sequentially divided along the boundary between the two cell regions while maintaining the type of the pair. One-dimensionally arranging the element cells so as to arrange the first element cell region and the second element cell in the second element cell region, respectively, one element selected from the plurality of element cell pairs Adjacent to the element cell pair with respect to the cell pair Or a step of selecting at least one other element cell pair disposed in the vicinity of the element cell pair, wherein the first element cell and the second element forming the selected at least one other element cell pair An element cell is formed in the first element cell region and the space region in the second element cell region formed in a direction orthogonal to the boundary line from an end of the selected one element cell pair. A step of individually determining whether or not each of the other element cells can be moved; and in the step, when it is determined that at least one other element cell pair selected is movable, the other element cell is determined. The first element cell of the cell is moved to a space within the first element cell region formed at the end of the first element cell in the selected one element cell pair, and the first element cell of the other element cell is Two-element cell with the selected one The formed end of the second element cell in the element cell pair 2
The step of moving to a space in the element cell region, and in the step, when it is determined that at least one other element cell pair selected is not movable, the movement is determined to be impossible. Selecting the element cell pair as a newly selected element cell pair, repeating the above steps, and repeating the above steps until there is no unprocessed element cell pair. This is a layout design method.
【００１９】又、本発明に係る第２の態様としては、第
１のタイプの素子セルと当該第１のタイプの素子セルと
は異なる第２のタイプの素子セルとが対を構成する様に
設計された素子セル対を含む半導体回路を設計するに装
置であって、当該装置は、当該半導体回路を第１のタイ
プの第１素子セルを配置する第１素子セル領域と当該第
２のタイプの第２素子セルを配置する第２素子セル領域
とに区分された両領域の境界線に沿って、当該半導体回
路に使用されるべき当該複数個の素子セル対を、順次
に、対の型式を維持したまま、当該第１素子セルを当該
第１素子セル領域及び当該第２素子セルを当該第２素子
セル領域にそれぞれ一次元的に配置する配置手段、当該
複数個の素子セル対から選択された一つの素子セル対に
対して、当該素子セル対に隣接するか、或いは当該素子
セル対の近傍に配置された少なくとも一つの他の素子セ
ル対を選択する選択手段、当該選択された当該少なくと
も一つの他の素子セル対を構成する当該第１素子セルと
当該第２素子セルが、前記選択された一つの素子セル対
に於ける端部から当該境界線と直交する方向に形成され
ている当該第１素子セル領域内及び第２素子セル領域内
の空間領域内のそれぞれに、個別的に移動可能か否かを
判断する判定手段、当該選択された少なくとも一つの他
の素子セル対が移動可能であると判断された場合に、当
該他の素子セルの第１素子セルを当該選択された一つの
素子セル対に於ける第１素子セルの端部形成された第１
素子セル領域内の空間部に移動させると共に、当該他の
素子セルの第２素子セルを当該選択された一つの素子セ
ル対に於ける第２素子セルの端部形成された第２素子セ
ル領域内の空間部に移動させ、又当該選択された少なく
とも一つの他の素子セル対が移動可能では無いと判断さ
れた場合には、当該移動が不可能と判断された当該素子
セル対を新たに選択された素子セル対として選択する演
算処理手段、上記各手段を総合的に制御する制御手段、
とから構成されている回路レイアウト設計装置である。According to a second aspect of the present invention, an element cell of a first type and an element cell of a second type different from the element cell of the first type form a pair. An apparatus for designing a semiconductor circuit including a designed element cell pair, the apparatus comprising: a first element cell region in which a first element cell of a first type is arranged; A plurality of element cell pairs to be used in the semiconductor circuit are sequentially arranged along a boundary between the two areas divided into a second element cell area where the second element cells are arranged. Means for arranging the first element cell one-dimensionally in the first element cell area and the second element cell area in the second element cell area, and selecting the plurality of element cell pairs. For one element cell pair Selecting means for selecting at least one other element cell pair adjacent to the pair or arranged near the element cell pair; the first means constituting the selected at least one other element cell pair; A first element cell region and a second element cell region in which an element cell and the second element cell are formed in a direction orthogonal to the boundary line from an end of the selected one element cell pair Determining means for individually determining whether or not each of the element cell pairs is movable, and when it is determined that the selected at least one other element cell pair is movable, the other The first element cell of the element cell is the first element cell formed at the end of the first element cell in the selected one element cell pair.
The second element cell area formed at the end of the second element cell in the selected one element cell pair is moved to the space within the element cell area and the second element cell of the other element cell is moved. If it is determined that the selected at least one other element cell pair is not movable, the element cell pair determined to be immovable is newly added. Arithmetic processing means for selecting the selected element cell pair, control means for comprehensively controlling each of the above means,
And a circuit layout design device comprising:
【００２０】更に、本発明に係る第３の態様としては、
第１のタイプの素子セルと当該第１のタイプの素子セル
とは異なる第２のタイプの素子セルとが対を構成する様
に設計された素子セル対を含む半導体回路を設計するに
際し、当該半導体回路に使用される複数個の当該素子セ
ル対を選択する第１の工程、当該半導体回路に於ける当
該素子セル対を配置せしめる領域を、第１のタイプの第
１素子セルを配置する第１素子セル領域と当該第２のタ
イプの第２素子セルを配置する第２素子セル領域とに区
分する第２の工程、当該第１素子セル領域と当該第２素
子セル領域との両領域の境界線に沿って、当該選択され
た複数個の素子セル対を、順次に、対の型式を維持した
まま、当該第１素子セルを当該第１素子セル領域及び当
該第２素子セルを当該第２素子セル領域にそれぞれ配置
する様に一次元的に配置する第３の工程、未処理素子セ
ル対が存在するか否かを判断する第４の工程、当該第４
の工程に於て、未処理素子セル対が存在する場合には、
当該未処理素子セル対の中から基準となる一つの基準素
子セル対を選択する第５の工程、当該選択された基準素
子セル対に対して隣接するか若しくは当該選択された基
準素子セル対の近傍にある他の素子セル対を少なくとも
一つ選択する第６の工程、当該選択された当該少なくと
も一つの他の素子セル対を構成する当該第１素子セルと
当該第２素子セルが、前記選択された一つの素子セル対
に於ける端部から当該境界線と直交する方向に形成され
ている当該第１素子セル領域内及び第２素子セル領域内
の空間領域内のそれぞれに、個別的に移動可能か否かを
判断する第７の工程、当該第７の工程に於て、選択され
た少なくとも一つの他の素子セル対が移動可能であると
判断された場合には、当該他の素子セルの第１素子セル
を当該選択された一つの素子セル対に於ける第１素子セ
ルの端部形成された第１素子セル領域内の空間部に移動
させると共に、当該他の素子セルの第２素子セルを当該
選択された一つの素子セル対に於ける第２素子セルの端
部形成された第２素子セル領域内の空間部に移動させる
第８の工程、当該第７の工程に於て、選択された少なく
とも一つの他の素子セル対が移動可能では無いと判断さ
れた場合には、第４の工程を経由して当該第５の工程に
戻り、当該移動が不可能と判断された当該素子セル対
を、未処理素子セル対の中の基準素子セル対として選択
し、当該第６の工程と第７の工程を繰り返す第９の工
程、上記各工程を未処理の素子セル対が存在しなくなる
迄繰り返す第１０の工程、当該第８の工程に於て、選択
された少なくとも一つの他の素子セル対が移動可能であ
ると判断された場合に、当該移動された他の素子セル対
と、当該基準素子セル対との当該境界線と直交する方向
に於ける配置位置関係の良否を判断し、必要な場合に
は、当該移動された他の素子セル対と、当該基準素子セ
ル対との位置関係を変更する第１１の工程、当該第１素
子セル領域及び当該第２素子セル領域に配置された個々
の素子セル対を構成する各第１素子セル及び第２素子セ
ルの少なくとも一部に対して、端子共通化操作を行う第
１２の工程、当該第１素子セル領域及び当該第２素子セ
ル領域に配置された個々の素子セル対を構成する各第１
素子セル及び第２素子セルに対して配線形成操作を行う
第１３の工程、及び当該第１素子セル領域及び当該第２
素子セル領域に配置された個々の素子セル対を構成する
各第１素子セル及び第２素子セルに対して、各素子セル
間の当該境界線に沿った方向に於ける配置位置を調整す
る第１４の工程、とから構成されている事を特徴とする
回路レイアウト設計方法をコンピュータに実行させる為
のプログラムを記憶している記録媒体である。Further, as a third aspect according to the present invention,
When designing a semiconductor circuit including an element cell pair designed so that an element cell of a first type and an element cell of a second type different from the element cell of the first type constitute a pair, A first step of selecting a plurality of the element cell pairs used in the semiconductor circuit, a region where the element cell pairs in the semiconductor circuit are to be arranged, a first area in which a first element cell of the first type is arranged; A second step of dividing into one element cell area and a second element cell area in which the second type of second element cell is arranged; and a step of dividing both the first element cell area and the second element cell area. Along the boundary line, the plurality of selected element cell pairs are successively replaced with the first element cell region and the second element cell while maintaining the pair type. One-dimensional so as to be arranged in each two-element cell area Third step, a fourth step of unprocessed element cell pairs is judged whether there is disposed, the fourth
In the step, if an unprocessed element cell pair exists,
A fifth step of selecting one reference element cell pair serving as a reference from the unprocessed element cell pairs, and selecting a reference element cell pair adjacent to the selected reference element cell pair or the selected reference element cell pair. A sixth step of selecting at least one other element cell pair in the vicinity, wherein the first element cell and the second element cell constituting the selected at least one other element cell pair are selected by the selection step; Individually in each of the first element cell region and the space region in the second element cell region formed in the direction orthogonal to the boundary line from the end of the one element cell pair. A seventh step of judging whether or not it is possible to move, and in the seventh step, when it is judged that at least one other element cell pair selected is movable, the other element cell is selected. The first element cell of the cell One of the element cell pairs is moved to a space within the first element cell region formed at the end of the first element cell, and the second element cell of the other element cell is replaced with the selected one element cell. Eighth step of moving to the space in the second element cell region formed at the end of the second element cell in the pair, at least one other element cell selected in the seventh step If it is determined that the pair is not movable, the process returns to the fifth step via the fourth step, and the element cell pair determined to be immovable is replaced with the unprocessed element cell pair. A ninth step of selecting a reference element cell pair from among the above and repeating the sixth step and the seventh step, and a tenth step of repeating the above steps until there is no unprocessed element cell pair. In an eighth step, at least one other element cell pair selected When it is determined that it is possible to move, it is determined whether or not the positional relationship between the other element cell pair that has been moved and the reference element cell pair in a direction perpendicular to the boundary line is good and bad. In the case, an eleventh step of changing a positional relationship between the moved other element cell pair and the reference element cell pair, and an individual step arranged in the first element cell area and the second element cell area. A twelfth step of performing a terminal sharing operation on at least a part of each of the first element cell and the second element cell constituting the element cell pair of the first and second element cell areas. Each of the first elements constituting each of the arranged element cell pairs
A thirteenth step of performing a wiring forming operation on the element cell and the second element cell, and the first element cell region and the second
For each of the first element cells and the second element cells constituting each element cell pair arranged in the element cell region, the position of the first element cell and the second element cell in the direction along the boundary between the element cells is adjusted. 14 is a recording medium storing a program for causing a computer to execute a circuit layout design method characterized by comprising 14 steps.
【００２１】[0021]
【発明の実施の形態】本発明に係る回路レイアウト設計
方法及び回路レイアウト設計装置は、上記した様な技術
構成を採用しているので、１次元配置された素子セルを
縦方向に自動配置、さらに自動配線するため縦方向、つ
まり当該半導体回路の第１素子セル領域と第２素子セル
領域の境界線に対して直角な方向の素子セル配置を効率
化する事が出来ると同時に、ブロックの横巾を削減でき
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The circuit layout design method and circuit layout design apparatus according to the present invention employ the above-described technical configuration, so that the one-dimensionally arranged element cells are automatically arranged in the vertical direction. Because of automatic wiring, the efficiency of element cell arrangement in the vertical direction, that is, the direction perpendicular to the boundary between the first element cell area and the second element cell area of the semiconductor circuit can be improved, and the width of the block can be improved. Can be reduced.
【００２２】更に、本発明に於いては、ブロック面積の
自動縮小が可能である。Further, in the present invention, the block area can be automatically reduced.
【００２３】[0023]
【実施例】以下に、本発明に係る回路レイアウト設計方
法及び回路レイアウト設計装置の一具体例の構成を図面
を参照しながら詳細に説明する。即ち、図１は、本発明
に係る回路レイアウト設計装置の一具体例に於ける構成
の一例を示すブロックダイアグラムであり、図中、第１
のタイプの素子セルＰ１〜Ｐ８と当該第１のタイプの素
子セルＰ１〜Ｐ８とは異なる第２のタイプの素子セルＮ
１〜Ｎ８とが対を構成する様に設計された素子セル対２
１〜２８を含む半導体回路２００を設計するに装置１０
０であって、当該装置１００は、当該半導体回路２００
を第１のタイプの第１素子セルＰ１〜Ｐ８を配置する第
１素子セル領域１１と当該第２のタイプの第２素子セル
Ｎ１〜Ｎ８を配置する第２素子セル領域１２とに区分さ
れた両領域の境界線１５に沿って、当該半導体回路２０
０に使用されるべき当該複数個の素子セル対２１〜２８
を、順次に、対の型式を維持したまま、当該第１素子セ
ルＰ１〜Ｐ８を当該第１素子セル領域１１及び当該第２
素子セルＮ１〜Ｎ８を当該第２素子セル領域１２にそれ
ぞれ一次元的に配置する配置手段３０、当該複数個の素
子セル対２１〜２８から選択された一つの素子セル対、
例えば素子セル対２１に対して、当該素子セル対２１に
隣接するか、或いは当該素子セル対の近傍に配置された
少なくとも一つの他の素子セル対２２、２３・・・を選
択する選択手段３１、当該選択された当該少なくとも一
つの他の素子セル対２２又は２２、２３、或いは２２、
２３、２４等を構成する当該第１素子セルＰ２、Ｐ３或
いはＰ４と当該第２素子セルＮ２、Ｎ３或いはＮ４が、
前記選択された一つの素子セル対２１に於ける端部１
６、１７から当該境界線１５と直交する方向（Ｙ方向）
に形成されている当該第１素子セル領域１１内及び第２
素子セル領域１２内の空間領域内１８、１９のそれぞれ
に、個別的に移動可能か否かを判断する判定手段３２、
当該選択された少なくとも一つの他の素子セル対２２、
２３、２４・・・が移動可能であると判断された場合
に、当該他の素子セル２２、２３、２４・・・の第１素
子セルＰ２、Ｐ３或いはＰ４を当該選択された一つの素
子セル対２１に於ける第１素子セルＰ１の端部１６に形
成された第１素子セル領域内の空間部１８に移動させる
と共に、当該他の素子セル２２、２３、２４・・・の第
２素子セルＮ２、Ｎ３或いはＮ４を当該選択された一つ
の素子セル対２１に於ける第２素子セルＮ１の端部１７
に形成された第２素子セル領域１２内の空間部１９に移
動させ、又当該選択された少なくとも一つの他の素子セ
ル対２２、２３、２４・・・が移動可能では無いと判断
された場合には、当該移動が不可能と判断された当該素
子セル対を新たに選択された素子セル対として選択する
演算処理手段３３、上記各手段３０〜３３を総合的に制
御する制御手段３４とから構成されている回路レイアウ
ト設計装置１００が示されている。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a circuit layout designing method and a circuit layout designing apparatus according to an embodiment of the present invention; That is, FIG. 1 is a block diagram showing an example of a configuration in a specific example of a circuit layout design apparatus according to the present invention.
Cell P1 of the first type and element cell N of the second type different from the first type of element cells P1 to P8
Element cell pair 2 designed so that 1 to N8 form a pair
Apparatus 10 for designing semiconductor circuit 200 including 1-28
0, the device 100 is the semiconductor circuit 200
Is divided into a first element cell region 11 in which first element cells P1 to P8 of the first type are arranged and a second element cell region 12 in which second element cells N1 to N8 of the second type are arranged. Along the boundary 15 between the two regions, the semiconductor circuit 20
0, the plurality of element cell pairs 21 to 28
The first element cells P1 to P8 are sequentially replaced with the first element cell region 11 and the second element cells while maintaining the pair type.
Arranging means 30 for arranging the element cells N1 to N8 one-dimensionally in the second element cell region 12; one element cell pair selected from the plurality of element cell pairs 21 to 28;
For example, for the element cell pair 21, a selection unit 31 that selects at least one other element cell pair 22, 23,... Disposed adjacent to the element cell pair 21 or in the vicinity of the element cell pair. , The selected at least one other element cell pair 22 or 22, 23, or 22,
The first element cells P2, P3 or P4 constituting the elements 23, 24 and the like and the second element cells N2, N3 or N4 are
End 1 of the selected one element cell pair 21
From 6, 17 to the direction orthogonal to the boundary line 15 (Y direction)
In the first element cell region 11 and the second
Determining means 32 for determining whether each of the space regions 18 and 19 in the element cell region 12 can be individually moved;
The selected at least one other element cell pair 22,
Are determined to be movable, the first element cell P2, P3 or P4 of the other element cells 22, 23, 24... Is selected as the selected one element cell. Are moved to the space 18 in the first element cell region formed at the end 16 of the first element cell P1 in the pair 21, and the second elements of the other element cells 22, 23, 24,. The cell N2, N3 or N4 is connected to the end 17 of the second element cell N1 in the selected one element cell pair 21.
Is moved to the space 19 in the second element cell region 12 formed in the above, and it is determined that the selected at least one other element cell pair 22, 23, 24... Is not movable. The arithmetic processing means 33 for selecting the element cell pair determined to be impossible to move as a newly selected element cell pair, and the control means 34 for comprehensively controlling each of the means 30 to 33. The circuit layout design apparatus 100 that is configured is shown.
【００２４】本発明に於ける当該第１素子セルは、例え
ば、論理回路がＣＭＯＳトランジスタ回路を構成してい
る場合には、Ｐチャネル型ＭＯＳトランジスタを構成す
るものであっても良く、又当該第２素子セルは、Ｎチャ
ネル型ＭＯＳトランジスタを構成するものであっても良
い。本発明に係る当該回路レイアウト設計装置１００に
於いては、当該選択された一つの素子セル対に対して、
当該素子セル対の端部１６、１７を越え、当該境界線１
５に直交する方向（Ｙ方向）に於ける当該空間領域内１
８、１９に配置せしめられた少なくとも一つの他の素子
セル対が存在する場合に、当該選択された一つの素子セ
ル対と当該新たに配置された少なくとも一つの他の素子
セル対との位置関係を調整する位置関係調整手段３５が
更に設けられている事が望ましい。In the present invention, the first element cell may be, for example, a P-channel MOS transistor when the logic circuit is a CMOS transistor circuit, or may be a P-channel MOS transistor. The two-element cell may constitute an N-channel MOS transistor. In the circuit layout design apparatus 100 according to the present invention, for the selected one element cell pair,
The boundary line 1 extends beyond the ends 16 and 17 of the element cell pair.
1 in the space area in the direction (Y direction) orthogonal to 5
When there is at least one other element cell pair arranged at 8, 19, the positional relationship between the selected one element cell pair and the newly arranged at least one other element cell pair It is preferable that a positional relationship adjusting means 35 for adjusting the distance is further provided.
【００２５】本具体例に於いては、例えば、図１４に示
す様に、一旦第１の素子セル対２１に対して、選択され
た他の素子セル対２２が、移動処理を受けて、当該素子
セル対２１の第１素子セルＰ１の端部１６側に当該素子
セル対２２の第１素子セルＰ２が配置され、同様に、当
該素子セル対２１の第２素子セルＮ１の端部１７側に当
該素子セル対２２の第２素子セルＮ２が配置された場合
に、当該第１素子セルＰ１とＰ２及び当該第２素子セル
Ｎ１とＮ２の位置関係を当該対を維持したまま入れ換え
る事が可能である。In this specific example, for example, as shown in FIG. 14, the selected other element cell pair 22 is once subjected to the moving process with respect to the first The first element cell P2 of the element cell pair 22 is arranged on the end 16 side of the first element cell P1 of the element cell pair 21, and similarly, the end 17 side of the second element cell N1 of the element cell pair 21. When the second element cell N2 of the element cell pair 22 is arranged at the same time, the positional relationship between the first element cells P1 and P2 and the second element cell N1 and N2 can be exchanged while maintaining the pair. It is.
【００２６】又、本発明に係る当該回路レイアウト設計
方法１００に於いては、当該第１素子セル領域１１及び
当該第２素子セル領域１２に配置された個々の素子セル
対２１〜２８を構成する各第１素子セルＰ１〜Ｐ８及び
第２素子セルＮ１〜Ｎ８の少なくとも一部に対して、端
子共通化操作を行う端子共通化手段３６が更に設けられ
ている事も望ましい。In the circuit layout design method 100 according to the present invention, the individual element cell pairs 21 to 28 arranged in the first element cell region 11 and the second element cell region 12 are formed. It is also preferable that a terminal sharing means 36 for performing a terminal sharing operation is provided further on at least a part of each of the first element cells P1 to P8 and the second element cells N1 to N8.
【００２７】つまり、互いに近接して配置された各素子
セル同志の端子が、ソース・ドレインで且つ同一節点で
は、近接している各素子セルの端子を共通化する事によ
って、配線の本数、長さ等を減少させる事が可能とな
る。従って、当該端子共通化手段３６に於いては、近接
する素子セルの一部を必要に応じて、ミラー処理、つま
りＹ軸回りに鏡像回転させる事によって、当該各素子セ
ルの端子の位置を同一のコンタクト位置で重ね合わせる
事が出来る。That is, the terminals of the respective element cells arranged close to each other are the source / drain, and at the same node, the terminals of the adjacent element cells are shared, so that the number of wires and the length of the wiring are increased. And the like can be reduced. Therefore, in the terminal sharing means 36, the position of the terminal of each element cell is made the same by mirror processing, that is, by rotating a mirror image around the Y axis as necessary, if necessary. Can be overlapped at the contact position.
【００２８】次に、本発明に於ける当該回路レイアウト
設計装置１００に於いては、当該第１素子セル領域１１
及び当該第２素子セル領域１２に配置された個々の素子
セル対２１〜２８を構成する各第１素子セルＰ１〜Ｐ８
及び第２素子セルＮ１〜Ｎ８に対して配線形成操作を行
う配線形成手段３７が更に設けられている事も望まし
い。Next, in the circuit layout design apparatus 100 according to the present invention, the first element cell region 11
And the first element cells P1 to P8 constituting the individual element cell pairs 21 to 28 arranged in the second element cell region 12
It is also preferable that a wiring forming means 37 for performing a wiring forming operation on the second element cells N1 to N8 is further provided.
【００２９】又、本発明に於ける当該回路レイアウト設
計装置１００に於いては、当該第１素子セル領域１１及
び当該第２素子セル領域１２に配置された個々の素子セ
ル対２１〜２８を構成する各第１素子セルＰ１〜Ｐ８及
び第２素子セルＮ１〜Ｎ８に対して、各素子セル間の配
置位置を調整する空間領域縮小化手段３８が更に設けら
れている事も望ましい。In the circuit layout designing apparatus 100 according to the present invention, the individual element cell pairs 21 to 28 arranged in the first element cell region 11 and the second element cell region 12 are formed. For each of the first element cells P1 to P8 and the second element cells N1 to N8, it is preferable to further provide a space region reducing means 38 for adjusting the arrangement position between the element cells.
【００３０】当該空間領域縮小化手段３８は、当該境界
線１５に沿った方向（つまりＸ方向）に当該各素子セル
の間隔を詰める事によって、当該半導体回路の幅方向の
長さを縮小する事が可能となる。次に、本発明に係る当
該回路レイアウト設計方法を、図１を参照すると共に、
図２〜図５及び図１４、図１５を参照しながら詳細に説
明する。The space area reducing means 38 reduces the width of the semiconductor circuit in the width direction by narrowing the intervals between the element cells in the direction along the boundary 15 (ie, the X direction). Becomes possible. Next, the circuit layout design method according to the present invention will be described with reference to FIG.
This will be described in detail with reference to FIGS.
【００３１】尚、図３から図５、図１１、図１２の具体
例と、図１４、図１５の具体例とは、互いに異なる事例
について説明してあるものである。即ち、本発明に係る
当該回路レイアウト設計方法の基本的な操作手順の一例
は図２に示されており、図中、第１のタイプの素子セル
Ｐ１〜Ｐ８と当該第１のタイプの素子セルＰ１〜Ｐ８と
は異なる第２のタイプの素子セルＮ１〜Ｎ８とが対を構
成する様に設計された素子セル対２１〜２８を含む半導
体回路２００を設計するに際し、当該半導体回路２００
を第１のタイプの第１素子セルＰ１〜Ｐ８を配置する第
１素子セル領域１１と当該第２のタイプの第２素子セル
Ｎ１〜Ｎ８を配置する第２素子セル領域１２とに区分し
ておき、当該両領域の境界線１５に沿って、当該半導体
回路２００に使用されるべき当該複数個の素子セル対２
１〜２８を、順次に、対の型式を維持したまま、図１４
若しくは図１５に示す様に、当該第１素子セルＰ１〜Ｐ
８を当該第１素子セル領域１１及び当該第２素子セルＮ
１〜Ｎ８を当該第２素子セル領域１２にそれぞれ配置す
る様に一次元的に配置する工程、当該複数個の素子セル
対２１〜２８から選択された一つの素子セル対、例えば
２１に対して、当該素子セル対２１に隣接するか、或い
は当該素子セル対の近傍に配置された少なくとも一つの
他の素子セル対２２〜２８から選択された１個乃至３個
を選択する工程、当該選択された当該少なくとも一つの
他の素子セル対２２、２３若しくは２４を構成する当該
第１素子セルＰ２〜Ｐ４と当該第２素子セルＮ２〜Ｎ４
が、前記選択された一つの素子セル対２１に於ける端部
１６、１７から当該境界線１５と直交する方向（つまり
Ｙ方向）に形成されている当該第１素子セル領域１１内
及び当該第２素子セル領域１２内の空間領域１８、１９
内のそれぞれに、個別的に移動可能か否かを判断する工
程、前記工程に於て、選択された少なくとも一つの他の
素子セル対２２、２３、若しくは２４が移動可能である
と判断された場合には、当該他の素子セル２２、２３、
若しくは２４の第１素子セルＰ２〜Ｐ４を当該選択され
た一つの素子セル対２１に於ける第１素子セルＰ１の端
部１６に隣接して形成された第１素子セル領域１１内の
空間部１８に移動させると共に、当該他の素子セル２
２、２３、若しくは２４の第２素子セルＮ２〜Ｎ４を当
該選択された一つの素子セル対２１に於ける第２素子セ
ルＮ１の端部１７に隣接して形成された第２素子セル領
域１２内の空間部１９に移動させる工程、前記工程に於
て、選択された少なくとも一つの他の素子セル対２２、
２３、若しくは２４が移動可能では無いと判断された場
合には、当該移動が不可能と判断された当該素子セル対
２２、２３、若しくは２４を新たに選択された素子セル
対として選択し、上記各工程を繰り返す工程、上記各工
程を未処理の素子セル対が存在しなくなる迄繰り返す工
程、とから構成されている回路レイアウト設計方法であ
る。The specific examples of FIGS. 3 to 5, 11 and 12 and the specific examples of FIGS. 14 and 15 are different from each other. That is, an example of a basic operation procedure of the circuit layout designing method according to the present invention is shown in FIG. 2, in which element cells P1 to P8 of the first type and element cells of the first type are shown. When designing a semiconductor circuit 200 including element cell pairs 21 to 28 designed so that element cells N1 to N8 of the second type different from P1 to P8 form a pair, the semiconductor circuit 200
Is divided into a first element cell region 11 in which first element cells P1 to P8 of the first type are arranged and a second element cell region 12 in which second element cells N1 to N8 of the second type are arranged. And the plurality of element cell pairs 2 to be used in the semiconductor circuit 200 along the boundary 15 between the two regions.
14 while sequentially maintaining the type of pair.
Alternatively, as shown in FIG. 15, the first element cells P1 to P1
8 to the first element cell region 11 and the second element cell N
A step of one-dimensionally arranging 1 to N8 in the second element cell region 12, respectively, for one element cell pair selected from the plurality of element cell pairs 21 to 28, for example, 21 Selecting one to three selected from at least one other element cell pair 22 to 28 adjacent to or adjacent to the element cell pair 21; The first element cells P2 to P4 and the second element cells N2 to N4 forming the at least one other element cell pair 22, 23 or 24.
Are formed in the first element cell region 11 formed in the direction (that is, the Y direction) orthogonal to the boundary 15 from the end portions 16 and 17 in the selected one element cell pair 21 and the second element cell. Spatial regions 18 and 19 in two-element cell region 12
Determining whether each of them is individually movable. In the above-described step, it is determined that at least one other selected element cell pair 22, 23, or 24 is movable. In this case, the other element cells 22, 23,
Alternatively, the 24 first element cells P2 to P4 may be divided into the space in the first element cell region 11 formed adjacent to the end 16 of the first element cell P1 in the selected one element cell pair 21. 18 and the other element cell 2
2, 23, or 24 second element cells N2 to N4 are connected to the second element cell region 12 formed adjacent to the end 17 of the second element cell N1 in the selected one element cell pair 21. Moving to the space portion 19 in the above, in the step, at least one other element cell pair 22 selected,
If it is determined that 23 or 24 is not movable, the element cell pair 22, 23 or 24 determined to be immovable is selected as a newly selected element cell pair, and This is a circuit layout design method including a step of repeating each step and a step of repeating each step until there is no unprocessed element cell pair.
【００３２】本発明に於いては、複数個選択された素子
セル対２１〜２８を図１４或いは図１５に示す様に、一
旦それぞれの素子セル対の第１素子セルと第２素子セル
とを当該回路に形成された第１素子セル領域１１と第２
素子セル領域１２のそれぞれに個別に且つ対の型式を維
持したまま配置するものである。図１４又は図１５に示
す様な各素子セル対の配列順序は特に特定されるもので
はなく、相互に関連する素子セル同志が互いに近傍に存
在する様に配置する事が望ましい。In the present invention, as shown in FIG. 14 or FIG. 15, a plurality of the selected element cell pairs 21 to 28 are temporarily connected to the first element cell and the second element cell of each element cell pair. The first element cell region 11 formed in the circuit and the second
It is arranged individually in each of the element cell regions 12 while maintaining the pair type. The arrangement order of each element cell pair as shown in FIG. 14 or FIG. 15 is not particularly specified, and it is preferable to arrange the element cell pairs so that mutually related element cells exist close to each other.
【００３３】次いで、図１４（Ａ）に於いては、先ず素
子セル２１が基準素子セル対として選択され、その後素
子セル対２２及び２３が移動すべき他の素子セル対とし
て選択された例を示している。又図１５は、既に素子セ
ル対２１と２２は移動処理が完了しており、今素子セル
対２３が基準素子セル対として選択され、移動可能か否
かを判断する為のその他の素子セル対として素子セル対
２４と２５が選択された状態を示している。Next, FIG. 14A shows an example in which the element cell 21 is first selected as a reference element cell pair, and then the element cell pairs 22 and 23 are selected as other element cell pairs to be moved. Is shown. FIG. 15 shows that the element cell pairs 21 and 22 have already undergone the movement process, the element cell pair 23 is now selected as the reference element cell pair, and another element cell pair for determining whether or not it can be moved. Shows a state where the element cell pairs 24 and 25 are selected.
【００３４】図１４に於て、先ず素子セル対２２の第１
素子セルＰ２と第２素子セルＮ２がそれぞれ当該素子セ
ル対２１の第１素子セルＰ１に於ける端部１６と当該回
路領域端部との間に形成されている空間領域１８に移動
可能か否か、及び当該素子セル対２１の第２素子セルＮ
１に於ける端部１７と当該回路領域端部との間に形成さ
れている空間領域１９に移動可能か否かを判断する。Referring to FIG. 14, first, the first
Whether or not the element cell P2 and the second element cell N2 can move to the space area 18 formed between the end 16 of the first element cell P1 of the element cell pair 21 and the end of the circuit area, respectively. And the second element cell N of the element cell pair 21
Then, it is determined whether or not it is possible to move to the space area 19 formed between the end 17 in FIG. 1 and the end of the circuit area.
【００３５】当該判断の方法は特に限定されず、公知の
方法を使用する事が可能であるが、一例として、以下に
示す様なアルゴリズムを使用する事も可能である。即
ち、図１４（Ａ）では、素子セル対（Ｐ１、Ｎ１）を選
択し、素子セル対（Ｐ２、Ｎ２）と（Ｐ３、Ｎ３）が縦
方向へ組替え可能かを判定する。この判定は例え、以下
のように行う。The method of the determination is not particularly limited, and a known method can be used. For example, an algorithm as shown below can be used. That is, in FIG. 14A, the element cell pair (P1, N1) is selected, and it is determined whether the element cell pairs (P2, N2) and (P3, N3) can be rearranged in the vertical direction. This determination is performed as follows, for example.
【００３６】以下の条件全部を満たしたとき組替え可能
と判断する。即ち、 ＰＰ＞Sum（Ｈpi＋Ｋ）＋Ｌ ＮＮ＞Sum（Ｈni＋Ｋ）＋Ｌ 此処で、ＰＰは素子の配置可能範囲巾であり、ＮＮは素
子の配置可能範囲巾である。When all of the following conditions are satisfied, it is determined that the combination is possible. That is, PP> Sum (Hpi + K) + L NN> Sum (Hni + K) + L where PP is the width of an element that can be arranged, and NN is the width of an element that can be arranged.
【００３７】又、Sum は判定対象素子セルに関し合計す
る関数を表し、Ｈpiは判定対象Ｐ素子セルの高さ、つま
りＹ方向の長さであり、Ｈniは判定対象Ｎ素子セルの高
さ、つまりＹ方向の長さである。一方、Ｋは素子セルに
付随する定数（端子の取出し口等）であり、Ｌはブロッ
クに付随する定数（素子セル形成範囲境界領域巾）であ
る。Sum represents a function to be summed for the element cell to be determined, Hpi represents the height of the P element cell to be determined, ie, the length in the Y direction, and Hni represents the height of the N element cell to be determined, ie, This is the length in the Y direction. On the other hand, K is a constant associated with the element cell (a terminal outlet, etc.), and L is a constant associated with the block (element cell formation range boundary area width).
【００３８】即ち、本発明に於ける当該特定の素子セル
が移動可能で組み換えられるか否かの判断は、上記の様
な判定方法を使用して、当該空間領域１８、１９に他の
素子セルが入りきれるか否かを判断する事によって実現
される。図１４（Ａ）に於て、素子セル対２２の第１素
子セルＰ２と第２素子セルＮ２とが移動可能と判断さ
れ、その移動を実行する状態を示しており、素子セル対
２３の各素子セルは移動が不可能と判断された状態を示
している。That is, in the present invention, whether or not the specific element cell is movable and rearranged is determined by using the above-described determination method in the space areas 18 and 19 in other element cells. Is realized by judging whether or not can be accommodated. FIG. 14A shows a state in which it is determined that the first element cell P2 and the second element cell N2 of the element cell pair 22 are movable, and the movement is executed. The element cell shows a state where it is determined that movement is impossible.
【００３９】本発明に於いては、上記した様に、一端図
１４（Ａ）に於いて仮に配置が決定された第１の素子セ
ル対２１と第２の素子セル対２２のそれぞれの第１素子
セルＰ１、Ｐ２と当該第２素子セルＮ１、Ｎ２との配置
関係を見直す場合があり、当該位置関係調整手段３５の
演算結果により、例えば、図１４（Ｂ）に示す様に各素
子セル対の当該第１素子セルと第２素子セルの位置を対
で移動変化させる事も可能である。According to the present invention, as described above, each of the first element cell pair 21 and the second element cell pair 22 whose arrangement is temporarily determined in FIG. In some cases, the positional relationship between the element cells P1 and P2 and the second element cells N1 and N2 may be reviewed. For example, as shown in FIG. It is also possible to move and change the positions of the first element cell and the second element cell in pairs.
【００４０】つまり、図１４（Ｂ）では、組替え対象と
なった、各素子セルＰ１、Ｎ１、Ｐ２、Ｎ２の縦方向の
順序を決定することを示している。これは、該当素子セ
ル対の素子セルを素子セル形成範囲境界線１５を中心と
して、内側から順に配置し、その総当り例（この場合２
例）より、配線状況等で最良のものを選択する。That is, FIG. 14B shows that the order of the element cells P1, N1, P2, and N2 to be rearranged in the vertical direction is determined. This is because the element cells of the corresponding element cell pair are arranged in order from the inside with the element cell formation range boundary line 15 as the center.
Example), select the best one based on the wiring conditions and the like.
【００４１】総数は組替え対象素子セル対数となり少な
いので総当りが可能である。尚、図１５では、前記した
様に、基準素子セル対２１に対して、選択された他の素
子セル対２２のみの第１素子セルＰ２と第２素子セルＮ
２が移動せしめられ、第３の素子セル対２３は、移動不
可能であった為、当該第１の素子セル対２１と第２の素
子セル対２２とを構成する第１素子セルＰ１、Ｐ２と第
２素子セルＮ１、Ｎ２の配置位置は既に決定されたもの
として、以下の設計操作手順から除外し、新たに、移動
不可能と判断された当該第３の素子セル対２３を新たに
基準素子セル対２３として選定し、その近傍にある他の
素子セル対として素子セル対２４と２５を選択し、上記
と同様の方法に沿って、当該他の素子セル対２４、２５
の第１素子セルＰ４、Ｐ５及び第２素子セルＮ４、Ｎ５
が、前記に規定した当該空間領域１８、１９内に移動可
能かどうかを判断する。Since the total number is the number of pairs of element cells to be rearranged and is small, a round robin is possible. In FIG. 15, as described above, the first element cell P2 and the second element cell N of only the selected other element cell pair 22 are set with respect to the reference element cell pair 21.
2 are moved, and the third element cell pair 23 cannot be moved. Therefore, the first element cells P1 and P2 constituting the first element cell pair 21 and the second element cell pair 22 are not moved. And the arrangement positions of the second element cells N1 and N2 are assumed to have already been determined and are excluded from the following design operation procedure, and the third element cell pair 23 newly determined to be immovable is newly referenced. The element cell pair 23 is selected as the element cell pair 23, and the element cell pairs 24 and 25 are selected as other element cell pairs in the vicinity thereof.
Of the first element cells P4 and P5 and the second element cells N4 and N5
Is determined to be movable within the space regions 18 and 19 defined above.
【００４２】本発明に於いては、前記した様に、当該第
１素子セル領域１１及び当該第２素子セル領域１２に配
置された個々の素子セル対２１〜２８を構成する各第１
素子セルＰ１〜Ｐ８及び第２素子セルＮ１〜Ｎ８の少な
くとも一部に対して、隣接して若しくは近傍に配置され
ている素子セルの端子同志を共通化する事が望ましく、
その為、当該端子共通化手段３６を使用して、当該必要
な素子セルを反転させたり、回転させたりして、隣接す
る素子セル同志の同機能を有する端子同志を近接して配
置させたり、重ね合わせる様に配置させる事が出来る。In the present invention, as described above, each of the first element cells 21 to 28 constituting the individual element cell pairs 21 to 28 arranged in the first element cell area 11 and the second element cell area 12 is used.
It is preferable that at least a part of the element cells P1 to P8 and the second element cells N1 to N8 have the same terminal terminals of the adjacent or adjacent element cells.
Therefore, by using the terminal common means 36, the necessary element cells are inverted or rotated, and terminals having the same function of adjacent element cells are arranged close to each other, They can be arranged to overlap.
【００４３】図３は、上記した様な、当該端子共通化手
段３６によって、端子を共通化する様に、特定の素子セ
ル、例えば素子セルＤ１とＤ３或いは素子セルＤ２とＤ
４とが一部重複して配置されている構成が示されてい
る。かくして形成された半導体回路装置を構成する各素
子セルつまり、当該第１素子セル領域１１及び当該第２
素子セル領域１２に配置された個々の素子セル対２１〜
２８を構成する各第１素子セルＰ１〜Ｐ８及び第２素子
セルＮ１〜Ｎ８に対して公知の技術を使用して、配線形
成操作を行うものであって、当該操作は、配線形成手段
３７で実行される。FIG. 3 shows a specific element cell, for example, element cells D1 and D3 or element cells D2 and D3 so that the terminals are shared by the terminal sharing means 36 as described above.
4 is partially overlapped. Each element cell constituting the semiconductor circuit device thus formed, that is, the first element cell region 11 and the second
Individual element cell pairs 21 to 21 arranged in the element cell region 12
The wiring forming operation is performed on each of the first element cells P1 to P8 and the second element cells N1 to N8 forming the wiring 28 by using a known technique. Be executed.
【００４４】又、本発明に於いては、当該第１素子セル
領域１１及び当該第２素子セル領域１２に配置された個
々の素子セル対２１〜２８を構成する各第１素子セルＰ
１〜Ｐ８及び第２素子セルＮ１〜Ｎ８に対して、各素子
セル間の配置位置を見て、特に当該境界線１５に沿った
方向、つまりＸ方向に、空間が存在する場合には、当該
空間部を除去する様に、各素子セルの配置位置をＸ方向
に移動させて、当該空間部を除去する事も可能である。In the present invention, each of the first element cells P constituting each of the element cell pairs 21 to 28 disposed in the first element cell region 11 and the second element cell region 12 is used.
With respect to 1 to P8 and the second element cells N1 to N8, the arrangement position between the element cells is viewed, and if there is a space particularly in the direction along the boundary line 15, that is, in the X direction, It is also possible to move the arrangement position of each element cell in the X direction so as to remove the space so as to remove the space.
【００４５】係る操作は、前記した空間領域縮小化手段
３８によって実行されるものである。次に、上記した本
発明に係る当該回路レイアウト設計方法を要約すると、
例えば以下の様な各工程の組み合わせから構成されるも
のである。即ち、第１のタイプの素子セルと当該第１の
タイプの素子セルとは異なる第２のタイプの素子セルと
が対を構成する様に設計された素子セル対を含む半導体
回路を設計するに際し、当該半導体回路に使用される複
数個の当該素子セル対を選択する第１の工程、当該半導
体回路に於ける当該素子セル対を配置せしめる領域を、
第１のタイプの第１素子セルを配置する第１素子セル領
域と当該第２のタイプの第２素子セルを配置する第２素
子セル領域とに区分する第２の工程、当該第１素子セル
領域と当該第２素子セル領域との両領域の境界線に沿っ
て、当該選択された複数個の素子セル対を、順次に、対
の型式を維持したまま、当該第１素子セルを当該第１素
子セル領域及び当該第２素子セルを当該第２素子セル領
域にそれぞれ配置する様に一次元的に配置する第３の工
程、未処理素子セル対が存在するか否かを判断する第４
の工程、当該第４の工程に於て、未処理素子セル対が存
在する場合には、当該未処理素子セル対の中から基準と
なる一つの基準素子セル対を選択する第５の工程、当該
選択された基準素子セル対に対して隣接するか若しくは
当該選択された基準素子セル対の近傍にある他の素子セ
ル対を少なくとも一つ選択する第６の工程、当該選択さ
れた当該少なくとも一つの他の素子セル対を構成する当
該第１素子セルと当該第２素子セルが、前記選択された
一つの素子セル対に於ける端部から当該境界線と直交す
る方向に形成されている当該第１素子セル領域内及び第
２素子セル領域内の空間領域内のそれぞれに、個別的に
移動可能か否かを判断する第７の工程、当該第７の工程
に於て、選択された少なくとも一つの他の素子セル対が
移動可能であると判断された場合には、当該他の素子セ
ルの第１素子セルを当該選択された一つの素子セル対に
於ける第１素子セルの端部形成された第１素子セル領域
内の空間部に移動させると共に、当該他の素子セルの第
２素子セルを当該選択された一つの素子セル対に於ける
第２素子セルの端部形成された第２素子セル領域内の空
間部に移動させる第８の工程、当該第７の工程に於て、
選択された少なくとも一つの他の素子セル対が移動可能
では無いと判断された場合には、第４の工程を経由して
当該第５の工程に戻り、当該移動が不可能と判断された
当該素子セル対を、未処理素子セル対の中の基準素子セ
ル対として選択し、当該第６の工程と第７の工程を繰り
返す第９の工程、上記各工程を未処理の素子セル対が存
在しなくなる迄繰り返す第１０の工程、当該第８の工程
に於て、選択された少なくとも一つの他の素子セル対が
移動可能であると判断された場合に、当該移動された他
の素子セル対と、当該基準素子セル対との当該境界線と
直交する方向に於ける配置位置関係の良否を判断し、必
要な場合には、当該移動された他の素子セル対と、当該
基準素子セル対との位置関係を変更する第１１の工程、
当該第１素子セル領域及び当該第２素子セル領域に配置
された個々の素子セル対を構成する各第１素子セル及び
第２素子セルの少なくとも一部に対して、端子共通化操
作を行う第１２の工程、当該第１素子セル領域及び当該
第２素子セル領域に配置された個々の素子セル対を構成
する各第１素子セル及び第２素子セルに対して配線形成
操作を行う第１３の工程、及び当該第１素子セル領域及
び当該第２素子セル領域に配置された個々の素子セル対
を構成する各第１素子セル及び第２素子セルに対して、
各素子セル間の当該境界線に沿った方向に於ける配置位
置を調整する第１４の工程、とから構成されている回路
レイアウト設計方法である。Such an operation is executed by the space area reducing means 38 described above. Next, to summarize the circuit layout design method according to the present invention described above,
For example, it is composed of a combination of the following steps. That is, when designing a semiconductor circuit including an element cell pair designed so that an element cell of a first type and an element cell of a second type different from the element cell of the first type constitute a pair. A first step of selecting a plurality of the element cell pairs used in the semiconductor circuit, a region where the element cell pairs in the semiconductor circuit are arranged,
A second step of dividing a first element cell region in which a first element cell of a first type is disposed and a second element cell region in which a second element cell of the second type is disposed; A plurality of the selected element cell pairs are sequentially transferred along the boundary between the two areas of the area and the second element cell area while maintaining the type of the pair. A third step of one-dimensionally arranging the one element cell region and the second element cell in the second element cell region, and a fourth step of determining whether an unprocessed element cell pair exists.
In the fourth step, when there is an unprocessed element cell pair, a fifth step of selecting one reference element cell pair serving as a reference from the unprocessed element cell pair, A sixth step of selecting at least one other element cell pair adjacent to the selected reference element cell pair or in the vicinity of the selected reference element cell pair; The first element cell and the second element cell forming one other element cell pair are formed in a direction orthogonal to the boundary line from an end of the selected one element cell pair. A seventh step of judging whether or not each of the first element cell area and the second element cell area can be individually moved in the spatial area; and at least a step selected in the seventh step If one other element cell pair is movable In the case of being disconnected, the first element cell of the other element cell is placed in the space in the first element cell region formed at the end of the first element cell in the selected one element cell pair. And moving the second element cell of the other element cell to a space in the second element cell region formed at the end of the second element cell in the selected one element cell pair. In step 8 and the seventh step,
When it is determined that the selected at least one other element cell pair is not movable, the process returns to the fifth step via the fourth step, and the determination is made that the movement is impossible. A ninth step in which the element cell pair is selected as a reference element cell pair among the unprocessed element cell pairs and the sixth and seventh steps are repeated, and there is an element cell pair in which each of the above steps has not been processed. In the tenth step and the eighth step, which are repeated until the other element cell pairs are not moved, if it is determined that at least one selected other element cell pair is movable, the other element cell pair thus moved is determined. And determining whether or not the arrangement positional relationship between the reference element cell pair and the reference element cell pair in a direction orthogonal to the boundary line is good. If necessary, the other element cell pair moved and the reference element cell pair An eleventh step of changing the positional relationship with
A terminal sharing operation is performed on at least a part of each of the first element cell and the second element cell constituting each element cell pair arranged in the first element cell area and the second element cell area. Step 12 is to perform a wiring forming operation on each of the first element cell and the second element cell constituting the individual element cell pair arranged in the first element cell area and the second element cell area. Process, and for each of the first element cell and the second element cell constituting each element cell pair arranged in the first element cell area and the second element cell area,
And a fourteenth step of adjusting an arrangement position of each element cell in a direction along the boundary line.
【００４６】係る本発明の回路レイアウト設計方法のよ
り詳細な操作手順を図２（Ａ）及び図２（Ｂ）に示すフ
ローチャートを参照しながら説明する。即ち、図２
（Ａ）に於けるフローチャートに於て、ステップ（１）
に於いては、上記した様な素子接続情報及び設計基準に
関するデータが入力され、ステップ（２）に於て素子セ
ルを発生させる事になる。A more detailed operation procedure of the circuit layout designing method according to the present invention will be described with reference to the flowcharts shown in FIGS. 2 (A) and 2 (B). That is, FIG.
Step (1) in the flowchart in (A)
In step (2), the device connection information and the data relating to the design criteria as described above are input, and a device cell is generated in step (2).
【００４７】当該ステップ（２）に於ける、素子セル発
生工程では、入力した素子接続情報と設計基準をもと
に、実際の素子セルデータを作成することである。ここ
で素子セルは外形と端子パターンとで構成され、当該端
子パターンには端子接点名つまり属性が与えられてい
る。次いで、ステップ（３）に進み、素子セル対順序決
定が行われ、図１４に示す様な複数の素子セル対２１〜
２８が、境界線１５、つまりＸ方向に一次元的に入配列
される。In the element cell generation step in the step (2), actual element cell data is created based on the input element connection information and design criteria. Here, the element cell is composed of an outer shape and a terminal pattern, and the terminal pattern is given a terminal contact name, that is, an attribute. Next, proceeding to step (3), the order of the element cell pairs is determined, and a plurality of element cell pairs 21 to 21 as shown in FIG.
28 are one-dimensionally arranged in the boundary 15, that is, in the X direction.
【００４８】係るステップ（３）に於いては、上記した
様に、一旦第１の素子セル対２１に対して、選択された
他の素子セル対２２が、移動処理を受けて、当該素子セ
ル対２１の第１素子セルＰ１の端部１６側に当該素子セ
ル対２２の第１素子セルＰ２が配置され、同様に、当該
素子セル対２１の第２素子セルＮ１の端部１７側に当該
素子セル対２２の第２素子セルＮ２が配置された場合
に、当該第１素子セルＰ１とＰ２及び当該第２素子セル
Ｎ１とＮ２の位置関係を当該対を維持したまま入れ換え
る操作を行う事も出来る。In step (3), as described above, the selected other element cell pair 22 is once subjected to the movement process with respect to the first The first element cell P2 of the element cell pair 22 is arranged on the end 16 side of the first element cell P1 of the pair 21, and similarly, the first element cell P2 of the element cell pair 21 is arranged on the end 17 side of the second element cell N1. When the second element cells N2 of the element cell pair 22 are arranged, an operation of exchanging the positional relationship between the first element cells P1 and P2 and the second element cells N1 and N2 while maintaining the pair may be performed. I can do it.
【００４９】次いで、ステップ（４）に進み、素子セル
配置組み替え操作が実行される。即ち、ステップ（４）
に於ては、図２（Ｂ）に示すサブルーチンが実行される
ことになる。即ち、ステップ（４１）に於て、未処理素
子セル対が存在するか否かが判断され、図１４の状態に
於いては、最初の操作であるので、図１４中に存在する
全ての素子セル対２１〜２８が未処理の素子セル対と判
断されるのでＹＥＳとなる。Then, the process proceeds to a step (4), where an operation for rearranging the element cells is performed. That is, step (4)
In this case, the subroutine shown in FIG. 2B is executed. That is, in step (41), it is determined whether or not an unprocessed element cell pair exists. In the state of FIG. 14, since this is the first operation, all the elements existing in FIG. Since the cell pairs 21 to 28 are determined to be unprocessed element cell pairs, the result is YES.
【００５０】もし、当該ステップ（４１）に於てＮＯで
ある場合には、当該ルーチンは終了しステップ（４）に
戻る事になる。当該ステップ（４１）でＹＥＳの場合に
は、ステップ（４２）に進み、当該未処理の素子セル対
２１〜２８の中から処理の基準となるべき一つの素子セ
ル対を基準素子セル対として選択する。If the answer in step (41) is NO, the routine ends and returns to step (4). If YES in step (41), the flow advances to step (42) to select one element cell pair to be a processing reference from the unprocessed element cell pairs 21 to 28 as a reference element cell pair. I do.
【００５１】図１４の例では、素子セル対２１が選択さ
れたことを示している。次いで、ステップ（４３）に進
み、当該選択された基準の素子セル対２１に対して、こ
れに隣接するかその近傍に存在するその他の素子セル対
を一つ若しくは複数個選択する。当該選択個数は特に限
定されないが、好ましくは１個乃至３個である。FIG. 14 shows that the element cell pair 21 is selected. Next, in step (43), one or more other element cell pairs adjacent or adjacent to the selected reference element cell pair 21 are selected. The selected number is not particularly limited, but is preferably one to three.
【００５２】図１４の場合は、素子セル対２２と２３の
２個が選択された場合を示している。その後、ステップ
（４４）に進み、前記した様なアルゴリズムを使用し
て、先ず素子セル対２２を構成する第１素子セルＰ２と
第２素子セルＮ２が、当該素子セル対２１のＹ方向側に
形成されている第１素子セル領域１８と第２素子セル領
域１９にそれぞれ移動可能であるか否かが判断され、対
で移動可能であれば、移動させ、対での移動が不可能で
あれば、移動させずにステップ（４１）に戻り上記の工
程が繰り返される。FIG. 14 shows a case where two element cell pairs 22 and 23 are selected. Thereafter, the process proceeds to step (44), and the first element cell P2 and the second element cell N2 constituting the element cell pair 22 are first placed on the Y direction side of the element cell pair 21 using the above-described algorithm. It is determined whether or not it is possible to move to the formed first element cell region 18 and the second element cell region 19, respectively. If it is possible to move as a pair, it is moved, and if it is impossible to move as a pair. For example, the process returns to step (41) without moving, and the above steps are repeated.
【００５３】図１４の例では、素子セル対２２の当該第
１素子セルＰ２と当該第２素子セルＮ２が共に対で移動
可能と判断されたので、第１素子セル領域１８と第２素
子セル領域１９にそれぞれ移動させたが、素子セル対２
３に関しては、対での移動が不可能と判断された状態を
示している。そこで、図１５に示す様に、ステップ（４
１）に戻り、当該未処理の素子セル対２３〜２８の中か
ら処理の基準となるべき一つの素子セル対を基準素子セ
ル対として選択する。In the example of FIG. 14, since it is determined that both the first element cell P2 and the second element cell N2 of the element cell pair 22 can move as a pair, the first element cell region 18 and the second element cell Each of them was moved to the region 19, but the element cell pair 2
3 shows a state in which it is determined that pairwise movement is impossible. Therefore, as shown in FIG.
Returning to 1), one of the unprocessed element cell pairs 23 to 28 is selected as a reference element cell pair to be a reference for processing.
【００５４】図１５の例では、素子セル対２３を基準の
素子セル対として選択されたことを示している。次い
で、ステップ（４３）に進み、当該選択された基準の素
子セル対２３に対して、これに隣接するかその近傍に存
在するその他の素子セル対を一つ若しくは複数個選択す
るが、図１５の具体例では、素子セル対２４と２５の２
個が選択された場合を示している。FIG. 15 shows that the element cell pair 23 is selected as a reference element cell pair. Next, the process proceeds to step (43), where one or more other element cell pairs adjacent to or in the vicinity of the selected reference element cell pair 23 are selected. In the specific example, the element cell pair 24 and 25
This shows a case where the individual is selected.
【００５５】その後、ステップ（４４）に進み、前記し
たと同様の操作が実行され、素子セル対２４の各素子セ
ルＰ４とＮ４が移動可能となり、素子セル対２５の素子
セルは対での移動は不可能と判断された例を示してい
る。以下同様の操作が繰り返される事になる。その後、
ステップ（４５）に進み、上記の操作によって一端図１
４（Ａ）に於いて仮に配置が決定された第１の素子セル
対２１と第２の素子セル対２２のそれぞれの第１素子セ
ルＰ１、Ｐ２と当該第２素子セルＮ１、Ｎ２との配置関
係を、必要によって見直し、当該位置関係調整手段３５
の演算結果により、例えば、図１４（Ｂ）に示す様に各
素子セル対の当該第１素子セルと第２素子セルの位置を
対で縦方向、つまりＹ方向に移動変化させる。Thereafter, the operation proceeds to step (44), in which the same operation as described above is executed, and each of the element cells P4 and N4 of the element cell pair 24 becomes movable, and the element cell of the element cell pair 25 moves in pairs. Indicates an example determined to be impossible. Hereinafter, the same operation is repeated. afterwards,
Proceeding to step (45), the above operation causes
4 (A), the arrangement of the first element cells P1 and P2 of the first element cell pair 21 and the second element cell pair 22 whose arrangement is temporarily determined and the arrangement of the second element cells N1 and N2, respectively. The relationship is reviewed as necessary, and the positional
Based on the calculation result, for example, as shown in FIG. 14B, the positions of the first element cell and the second element cell of each element cell pair are moved and changed in the vertical direction, that is, in the Y direction.
【００５６】その後、ステップ（４６）に進み、上記各
ステップによって配置が決定された各素子セル対の第１
素子セルと第２素子セルの配置位置座標を仮座標として
決定し、ステップ（４１）の判断がＮＯと成った時点で
ステップ（４）に戻る。ステップ（５）に於いては、上
記仮の配置位置座標を基に、端子共有化操作等の必要な
補正操作を実行した後、正式に素子セル座標を決定す
る。Thereafter, the process proceeds to step (46), in which the first position of each element cell pair whose arrangement is determined by the above steps is determined.
The arrangement position coordinates of the element cell and the second element cell are determined as provisional coordinates, and the process returns to step (4) when the determination in step (41) is NO. In step (5), based on the provisional arrangement position coordinates, necessary correction operations such as terminal sharing operations are executed, and then the element cell coordinates are formally determined.
【００５７】その後、ステップ（６）に進み、素子セル
間の配線形成操作を実行しステップ（７）に於て更に必
要な処理があれば、当該素子セルの位置を変更する等の
操作を行った後エンドとなる。本発明に於ける他の態様
としては、第１のタイプの素子セルと当該第１のタイプ
の素子セルとは異なる第２のタイプの素子セルとが対を
構成する様に設計された素子セル対を含む半導体回路を
設計するに際し、当該半導体回路に使用される複数個の
当該素子セル対を選択する第１の工程、当該半導体回路
に於ける当該素子セル対を配置せしめる領域を、第１の
タイプの第１素子セルを配置する第１素子セル領域と当
該第２のタイプの第２素子セルを配置する第２素子セル
領域とに区分する第２の工程、当該第１素子セル領域と
当該第２素子セル領域との両領域の境界線に沿って、当
該選択された複数個の素子セル対を、順次に、対の型式
を維持したまま、当該第１素子セルを当該第１素子セル
領域及び当該第２素子セルを当該第２素子セル領域にそ
れぞれ配置する様に一次元的に配置する第３の工程、未
処理素子セル対が存在するか否かを判断する第４の工
程、当該第４の工程に於て、未処理素子セル対が存在す
る場合には、当該未処理素子セル対の中から基準となる
一つの基準素子セル対を選択する第５の工程、当該選択
された基準素子セル対に対して隣接するか若しくは当該
選択された基準素子セル対の近傍にある他の素子セル対
を少なくとも一つ選択する第６の工程、当該選択された
当該少なくとも一つの他の素子セル対を構成する当該第
１素子セルと当該第２素子セルが、前記選択された一つ
の素子セル対に於ける端部から当該境界線と直交する方
向に形成されている当該第１素子セル領域内及び第２素
子セル領域内の空間領域内のそれぞれに、個別的に移動
可能か否かを判断する第７の工程、当該第７の工程に於
て、選択された少なくとも一つの他の素子セル対が移動
可能であると判断された場合には、当該他の素子セルの
第１素子セルを当該選択された一つの素子セル対に於け
る第１素子セルの端部形成された第１素子セル領域内の
空間部に移動させると共に、当該他の素子セルの第２素
子セルを当該選択された一つの素子セル対に於ける第２
素子セルの端部形成された第２素子セル領域内の空間部
に移動させる第８の工程、当該第７の工程に於て、選択
された少なくとも一つの他の素子セル対が移動可能では
無いと判断された場合には、第４の工程を経由して当該
第５の工程に戻り、当該移動が不可能と判断された当該
素子セル対を、未処理素子セル対の中の基準素子セル対
として選択し、当該第６の工程と第７の工程を繰り返す
第９の工程、上記各工程を未処理の素子セル対が存在し
なくなる迄繰り返す第１０の工程、当該第８の工程に於
て、選択された少なくとも一つの他の素子セル対が移動
可能であると判断された場合に、当該移動された他の素
子セル対と、当該基準素子セル対との当該境界線と直交
する方向に於ける配置位置関係の良否を判断し、必要な
場合には、当該移動された他の素子セル対と、当該基準
素子セル対との位置関係を変更する第１１の工程、当該
第１素子セル領域及び当該第２素子セル領域に配置され
た個々の素子セル対を構成する各第１素子セル及び第２
素子セルの少なくとも一部に対して、端子共通化操作を
行う第１２の工程、当該第１素子セル領域及び当該第２
素子セル領域に配置された個々の素子セル対を構成する
各第１素子セル及び第２素子セルに対して配線形成操作
を行う第１３の工程、及び当該第１素子セル領域及び当
該第２素子セル領域に配置された個々の素子セル対を構
成する各第１素子セル及び第２素子セルに対して、各素
子セル間の当該境界線に沿った方向に於ける配置位置を
調整する第１４の工程、とから構成されている事を特徴
とする回路レイアウト設計方法をコンピュータに実行さ
せる為のプログラムを記憶している記録媒体である。Thereafter, the process proceeds to step (6), where an operation for forming wiring between the element cells is performed, and if further processing is necessary in step (7), an operation such as changing the position of the element cell is performed. After the end. According to another aspect of the present invention, there is provided an element cell designed such that an element cell of a first type and an element cell of a second type different from the element cell of the first type constitute a pair. In designing a semiconductor circuit including a pair, a first step of selecting a plurality of element cell pairs used in the semiconductor circuit, a region where the element cell pair in the semiconductor circuit is to be arranged is a first step. A second step of dividing into a first element cell region in which a first element cell of the second type is arranged and a second element cell region in which a second element cell of the second type is arranged; Along the boundary between the two element cell regions with the second element cell region, the selected plurality of element cell pairs are sequentially replaced with the first element cells while maintaining the pair type. A cell region and the second element cell in the second element cell area; A third step of one-dimensionally arranging the unprocessed element cell pairs, and a fourth step of determining whether an unprocessed element cell pair exists. In the fourth step, the unprocessed element cell pair The fifth step of selecting one reference element cell pair serving as a reference from among the unprocessed element cell pairs, adjacent to the selected reference element cell pair, or A sixth step of selecting at least one other element cell pair in the vicinity of the selected reference element cell pair, the first element cell forming the selected at least one other element cell pair, and the Two element cells are formed in the first element cell region and the space region in the second element cell region, which are formed from the end of the selected one element cell pair in a direction orthogonal to the boundary line. Whether or not each can be moved individually A seventh step of disconnecting, if it is determined in the seventh step that at least one selected other element cell pair is movable, the first element cell of the other element cell Is moved to the space within the first element cell region formed at the end of the first element cell in the selected one element cell pair, and the second element cell of the other element cell is selected. The second in one element cell pair
Eighth step of moving to the space within the second element cell region formed at the end of the element cell, and in the seventh step, at least one other element cell pair selected is not movable If it is determined that the movement is not possible, the process returns to the fifth step via the fourth step, and the element cell pair determined to be unmovable is replaced with the reference element cell in the unprocessed element cell pair. In a ninth step of selecting a pair and repeating the sixth step and the seventh step, a tenth step of repeating the above steps until there is no unprocessed element cell pair, and a eighth step of the eighth step When it is determined that the selected at least one other element cell pair is movable, a direction orthogonal to the boundary line between the moved other element cell pair and the reference element cell pair Judge the quality of the positional relationship in An eleventh step of changing the positional relationship between the other element cell pair and the reference element cell pair, and forming individual element cell pairs arranged in the first element cell area and the second element cell area. Each of the first element cells and the second
A twelfth step of performing a terminal sharing operation on at least a part of the element cells, the first element cell region and the second
A thirteenth step of performing a wiring formation operation on each of the first element cell and the second element cell constituting each element cell pair arranged in the element cell area, and the first element cell area and the second element A fourteenth adjusting position of each of the first element cell and the second element cell constituting each element cell pair arranged in the cell region in the direction along the boundary between the element cells is adjusted. And a program for causing a computer to execute a circuit layout design method characterized by comprising the steps of:
【００５８】尚、本発明に於いては、既存のレイアウト
情報から素子セルを生成し、以後の工程で、上記した素
子セル組み替え方法を適用する事も可能である。In the present invention, it is also possible to generate element cells from existing layout information and apply the above-described element cell rearrangement method in the subsequent steps.
【００５９】[0059]
【発明の効果】本発明に係る当該回路レイアウト設計方
法及び回路レイアウト設計装置は、上記した様な技術構
成を採用しているので、横方向、つまりＸ方向に１次元
配置された素子セルを縦方向、つまりＹ方向に自動配置
すると共に、さらに自動配線するためブロックの横巾を
削減できる。従って、ブロック面積の自動縮小が可能で
ある。又、本発明に於いては、２つの素子セル対を組替
えしているので、ブロック横巾が容易に削減でき、当該
削減できる横巾は、再配列する素子セル対数（段数）−
１に依存する。Since the circuit layout design method and circuit layout design apparatus according to the present invention employ the above-described technical configuration, the element cells arranged one-dimensionally in the horizontal direction, that is, in the X direction, are vertically aligned. In addition to the automatic arrangement in the direction, that is, the Y direction, and further automatic wiring, the width of the block can be reduced. Therefore, the block area can be automatically reduced. Further, in the present invention, since two element cell pairs are rearranged, the block width can be easily reduced, and the reduced width is determined by the number of element cell pairs to be rearranged (the number of stages) −
Depends on 1.
【００６０】ＰＮ素子セルの接続が残る場合もあるの
で、再配列する素子セル巾の合計の一定割合（１０〜６
０％程度）が１段あたり削減できる横巾となる。例え
ば、図１４の例で説明するならば、８素子セル対の例に
於て、１素子セルの巾を２０ミクロンとし、すべて２段
に組替えたとすると、１素子セルあたりの削減率を３０
％とするならば、総横巾削減は、２０ X ０．３× ８
＝４８ミクロンであり、そのブロック横巾は、素子セル
巾の合計に等しいものとすると、本発明を使用しない場
合であれば、当該８素子セルの幅の合計は、２０ X ８
=１６０ミクロンであるから、本発明によって、上記の
組替え処理を実行する事により１６０−４８ =１１２ミ
クロンの削減効果が得られる事になる。Since the connection of the PN element cells may remain, a certain ratio (10 to 6) of the total width of the element cells to be rearranged is obtained.
(About 0%) is the width that can be reduced per stage. For example, referring to the example of FIG. 14, if the width of one element cell is 20 microns and all the elements are rearranged in two stages in the example of eight element cell pairs, the reduction rate per element cell is 30%.
%, The total width reduction is 20 X 0.3 x 8
= 48 microns, and the block width is equal to the sum of the element cell widths. If the present invention is not used, the sum of the widths of the eight element cells is 20 × 8.
Therefore, by performing the above-described rearrangement process, a reduction effect of 160-48 = 112 microns can be obtained.
【００６１】図４及び図５には、本発明に係る当該回路
レイアウト設計方法を使用して完成された回路レイアウ
トの例が示されている。図４は、複数個の素子セルを、
当該境界線１５に対して直角な方向、つまりＹ方向に２
段に配置した例を示しており、又、図５は、複数個の素
子セルを、当該境界線１５に対して直角な方向、つまり
Ｙ方向に３段に配置した例を示している。FIGS. 4 and 5 show examples of circuit layouts completed using the circuit layout designing method according to the present invention. FIG. 4 shows a plurality of element cells,
2 in the direction perpendicular to the boundary 15, that is, in the Y direction.
FIG. 5 shows an example in which a plurality of element cells are arranged in three stages in a direction perpendicular to the boundary 15, that is, in the Y direction.
【００６２】つまり、図５の具体例に於いては、図４に
比しブロック横巾がさらに削減している。尚、図４及び
図５の配置図に於いて使用されている各記号は、図１３
に示すものと同一である。That is, in the specific example of FIG. 5, the block width is further reduced as compared with FIG. The symbols used in the layout diagrams of FIGS. 4 and 5 are the same as those in FIG.
Are the same as those shown in FIG.
【図１】図１は、本発明に係る回路レイアウト設計装置
の一具体例の構成を示すブロックダイアグラムである。FIG. 1 is a block diagram showing a configuration of a specific example of a circuit layout design apparatus according to the present invention.
【図２】図２（Ａ）及び図２（Ｂ）は、本発明に係る回
路レイアウト設計方法の操作手順を説明するフローチャ
ートである。FIGS. 2A and 2B are flowcharts illustrating the operation procedure of a circuit layout design method according to the present invention.
【図３】図３は、本発明の回路レイアウト設計方法によ
り得られる回路のレイアウトの一具体例を示す平面図で
ある。FIG. 3 is a plan view showing a specific example of a circuit layout obtained by the circuit layout design method of the present invention.
【図４】図４は、本発明の回路レイアウト設計方法によ
り得られる回路のレイアウトの他の具体例を示す平面図
である。FIG. 4 is a plan view showing another specific example of a circuit layout obtained by the circuit layout designing method of the present invention.
【図５】図５は、本発明の回路レイアウト設計方法によ
り得られる回路のレイアウトの別の具体例を示す平面図
である。FIG. 5 is a plan view showing another specific example of a circuit layout obtained by the circuit layout designing method of the present invention.
【図６】図６（Ａ）及び図２（Ｂ）は、従来に於ける回
路レイアウト設計方法の操作手順を説明するフローチャ
ートである。FIG. 6A and FIG. 2B are flowcharts for explaining an operation procedure of a conventional circuit layout design method.
【図７】図７は、本発明に係る回路レイアウト設計装置
に於て使用される半導体回路に含まれる素子セルの具体
例の構成を示す図である。FIG. 7 is a diagram showing a configuration of a specific example of an element cell included in a semiconductor circuit used in the circuit layout designing apparatus according to the present invention.
【図８】図８は、本発明に係る回路レイアウト設計方法
で対象となる素子セルの一具体例の構成を示すブロック
ダイアグラムである。FIG. 8 is a block diagram showing a configuration of a specific example of an element cell to be used in the circuit layout designing method according to the present invention.
【図９】図９は、図８に示す素子セルの具体的な回路構
成図である。FIG. 9 is a specific circuit configuration diagram of the element cell shown in FIG. 8;
【図１０】図１０は、本発明の回路レイアウト設計方法
で使用される素子セルに於ける端子配置の一例を示す平
面図である。FIG. 10 is a plan view showing an example of a terminal arrangement in an element cell used in the circuit layout designing method of the present invention.
【図１１】図１１は、従来の回路レイアウト設計方法に
より得られる回路のレイアウトの一具体例を示す平面図
である。FIG. 11 is a plan view showing a specific example of a circuit layout obtained by a conventional circuit layout design method.
【図１２】図１２は、従来の回路レイアウト設計方法に
より得られる回路のレイアウトの他の具体例を示す平面
図である。FIG. 12 is a plan view showing another specific example of a circuit layout obtained by a conventional circuit layout design method.
【図１３】図１３は、本発明の回路レイアウト設計方法
で使用される回路図に使用される符号を説明する図であ
る。FIG. 13 is a diagram illustrating reference numerals used in a circuit diagram used in the circuit layout design method of the present invention.
【図１４】図１４は、本発明に係る回路レイアウト設計
方法の操作の一具体例を説明する図である。FIG. 14 is a diagram illustrating a specific example of the operation of the circuit layout design method according to the present invention.
【図１５】図１５は、本発明に係る回路レイアウト設計
方法の操作の他の具体例を説明する図である。FIG. 15 is a diagram illustrating another specific example of the operation of the circuit layout design method according to the present invention.
１…素子セル ２…ゲート電極 ３…コンタクト ４…金属配線部 ５…拡散層 ６…端子配置パターン部 １１…第１素子セル領域 １２…第２素子セル領域 １５…境界線 １６、１７…素子セルの端部 １８、１９…空間領域 １００…回路レイアウト設計装置 ２００…半導体回路 ２１〜２８…素子セル対 ３０…配置手段 ３１…選択手段 ３２…判定手段 ３３…演算処理手段 ３４…演算制御手段 ３５…位置関係調整手段 ３６…端子共通化手段 ３７…配線形成手段 ３８…空間領域縮小化手段 DESCRIPTION OF SYMBOLS 1 ... Element cell 2 ... Gate electrode 3 ... Contact 4 ... Metal wiring part 5 ... Diffusion layer 6 ... Terminal arrangement pattern part 11 ... First element cell area 12 ... Second element cell area 15 ... Boundary line 16, 17 ... Element cell Ends 18 and 19 Space area 100 Circuit layout design apparatus 200 Semiconductor circuits 21 to 28 Element cell pairs 30 Arrangement means 31 Selection means 32 Judgment means 33 Operation processing means 34 Operation control means 35 Positional relationship adjusting means 36 ... Terminal sharing means 37 ... Wiring forming means 38 ... Space area reducing means
Claims (13)
イプの素子セルとは異なる第２のタイプの素子セルとが
対を構成する様に設計された素子セル対を含む半導体回
路を設計するに際し、 当該半導体回路を第１のタイプの第１素子セルを配置す
る第１素子セル領域と当該第２のタイプの第２素子セル
を配置する第２素子セル領域とに区分しておき、当該両
領域の境界線に沿って、当該半導体回路に使用されるべ
き当該複数個の素子セル対を、順次に、対の型式を維持
したまま、当該第１素子セルを当該第１素子セル領域及
び当該第２素子セルを当該第２素子セル領域にそれぞれ
配置する様に一次元的に配置する工程、 当該複数個の素子セル対から選択された一つの素子セル
対に対して、当該素子セル対に隣接するか、或いは当該
素子セル対の近傍に配置された少なくとも一つの他の素
子セル対を選択する工程、 当該選択された当該少なくとも一つの他の素子セル対を
構成する当該第１素子セルと当該第２素子セルが、前記
選択された一つの素子セル対に於ける端部から当該境界
線と直交する方向に形成されている当該第１素子セル領
域内及び第２素子セル領域内の空間領域内のそれぞれ
に、個別的に移動可能か否かを判断する工程、 前記工程に於て、選択された少なくとも一つの他の素子
セル対が移動可能であると判断された場合には、当該他
の素子セルの第１素子セルを当該選択された一つの素子
セル対に於ける第１素子セルの端部形成された第１素子
セル領域内の空間部に移動させると共に、当該他の素子
セルの第２素子セルを当該選択された一つの素子セル対
に於ける第２素子セルの端部形成された第２素子セル領
域内の空間部に移動させる工程、 前記工程に於て、選択された少なくとも一つの他の素子
セル対が移動可能では無いと判断された場合には、当該
移動が不可能と判断された当該素子セル対を新たに選択
された素子セル対として選択し、上記各工程を繰り返す
工程、 上記各工程を未処理の素子セル対が存在しなくなる迄繰
り返す工程、とから構成されている事を特徴とする回路
レイアウト設計方法。1. A semiconductor circuit including an element cell pair designed so that an element cell of a first type and an element cell of a second type different from the element cell of the first type form a pair. In designing, the semiconductor circuit is divided into a first element cell region where a first element cell of the first type is arranged and a second element cell region where a second element cell of the second type is arranged. The plurality of element cell pairs to be used in the semiconductor circuit are sequentially arranged along the boundary between the two regions, and the first element cells are sequentially replaced with the first element cells while maintaining the pair type. Arranging the region and the second element cell in a one-dimensional manner so as to be arranged in the second element cell region, respectively, for one element cell pair selected from the plurality of element cell pairs, Adjacent to the cell pair or the element cell pair Selecting at least one other element cell pair disposed in the vicinity, the first element cell and the second element cell constituting the selected at least one other element cell pair being selected Individually moved from the end of one of the element cell pairs into the first element cell area and the space area in the second element cell area formed in a direction orthogonal to the boundary line. Judging whether or not it is possible. In the step, when it is judged that at least one other selected element cell pair is movable, the first element cell of the other element cell is replaced The selected element cell of the selected one element cell pair is moved to a space in the first element cell region formed at the end of the first element cell, and the second element cell of the other element cell is selected. Second in one element cell pair Moving the element cell to a space in the second element cell region formed at the end of the element cell; if it is determined in the step that at least one other selected element cell pair is not movable, Is a step of selecting the element cell pair determined to be impossible to move as a newly selected element cell pair, repeating the above steps, and repeating the above steps until there is no unprocessed element cell pair. A circuit layout design method, comprising: repeating steps.
て、当該素子セル対の端部を越え、当該境界線に直交す
る方向に於ける当該空間領域内に配置せしめられた少な
くとも一つの他の素子セル対が存在する場合に、当該選
択された一つの素子セル対と当該新たに配置された少な
くとも一つの他の素子セル対との位置関係を調整する工
程が更に設けられている事を特徴とする請求項１記載の
回路レイアウト設計方法。2. A method according to claim 1, wherein said at least one element cell pair is disposed in said space region in a direction beyond an end of said element cell pair and orthogonal to said boundary line. When another element cell pair exists, a step of adjusting a positional relationship between the selected one element cell pair and the newly arranged at least one other element cell pair is further provided. 2. The circuit layout design method according to claim 1, wherein:
セル領域に配置された個々の素子セル対を構成する各第
１素子セル及び第２素子セルの少なくとも一部に対し
て、端子共通化操作を行う工程が更に設けられている事
を特徴とする請求項１又は２に記載の回路レイアウト設
計方法。3. A terminal common to at least a part of each of the first element cell and the second element cell constituting each element cell pair arranged in the first element cell area and the second element cell area. 3. The circuit layout design method according to claim 1, further comprising a step of performing a conversion operation.
セル領域に配置された個々の素子セル対を構成する各第
１素子セル及び第２素子セルに対して配線形成操作を行
う工程が更に設けられている事を特徴とする請求項１乃
至３の何れかに記載の回路レイアウト設計方法。4. A step of performing a wiring forming operation on each of the first and second element cells constituting each of the element cell pairs arranged in the first and second element cell regions. 4. The circuit layout designing method according to claim 1, further comprising:
セル領域に配置された個々の素子セル対を構成する各第
１素子セル及び第２素子セルに対して、各素子セル間の
配置位置を調整する工程が更に設けられている事を特徴
とする請求項１乃至４の何れかに記載の回路レイアウト
設計方法。5. An arrangement between each of the first and second element cells constituting each of the element cell pairs arranged in the first and second element cell regions. 5. The circuit layout designing method according to claim 1, further comprising a step of adjusting a position.
は、Ｃ−ＭＯＳ回路を構成するものである事を特徴とす
る請求項１乃至５の何れかに記載の回路レイアウト設計
方法。6. The circuit layout design method according to claim 1, wherein said first element cell and said second element cell constitute a C-MOS circuit.
イプの素子セルとは異なる第２のタイプの素子セルとが
対を構成する様に設計された素子セル対を含む半導体回
路を設計する装置であって、当該装置は、当該半導体回
路を第１のタイプの第１素子セルを配置する第１素子セ
ル領域と当該第２のタイプの第２素子セルを配置する第
２素子セル領域とに区分された両領域の境界線に沿っ
て、当該半導体回路に使用されるべき当該複数個の素子
セル対を、順次に、対の型式を維持したまま、当該第１
素子セルを当該第１素子セル領域及び当該第２素子セル
を当該第２素子セル領域にそれぞれ一次元的に配置する
配置手段、 当該複数個の素子セル対から選択された一つの素子セル
対に対して、当該素子セル対に隣接するか、或いは当該
素子セル対の近傍に配置された少なくとも一つの他の素
子セル対を選択する選択手段、 当該選択された当該少なくとも一つの他の素子セル対を
構成する当該第１素子セルと当該第２素子セルが、前記
選択された一つの素子セル対に於ける端部から当該境界
線と直交する方向に形成されている当該第１素子セル領
域内及び第２素子セル領域内の空間領域内のそれぞれ
に、個別的に移動可能か否かを判断する判定手段、 当該選択された少なくとも一つの他の素子セル対が移動
可能であると判断された場合に、当該他の素子セルの第
１素子セルを当該選択された一つの素子セル対に於ける
第１素子セルの端部形成された第１素子セル領域内の空
間部に移動させると共に、当該他の素子セルの第２素子
セルを当該選択された一つの素子セル対に於ける第２素
子セルの端部形成された第２素子セル領域内の空間部に
移動させ、又当該選択された少なくとも一つの他の素子
セル対が移動可能では無いと判断された場合には、当該
移動が不可能と判断された当該素子セル対を新たに選択
された素子セル対として選択する演算処理手段、 上記各手段を総合的に制御する制御手段、とから構成さ
れている事を特徴とする回路レイアウト設計装置。7. A semiconductor circuit including an element cell pair designed so that an element cell of a first type and an element cell of a second type different from the element cell of the first type form a pair. An apparatus for designing a semiconductor device, comprising: a first element cell region in which a first element cell of a first type is arranged; and a second element cell in which a second element cell of the second type is arranged. The plurality of element cell pairs to be used in the semiconductor circuit are sequentially placed along the boundary between the two regions divided into the first region and the first region while maintaining the type of the pair.
Arranging means for one-dimensionally arranging the element cells in the first element cell area and the second element cell in the second element cell area; and one element cell pair selected from the plurality of element cell pairs. Selecting means for selecting at least one other element cell pair adjacent to or adjacent to the element cell pair; the selected at least one other element cell pair selected In the first element cell region in which the first element cell and the second element cell are formed in a direction orthogonal to the boundary line from an end of the selected one element cell pair. Determining means for individually determining whether or not each of the element cell pairs is movable in each of the spatial regions in the second element cell area; and it is determined that the selected at least one other element cell pair is movable. In this case, A first element cell of another element cell is moved to a space in a first element cell region formed at an end of the first element cell in the selected one element cell pair, and the other element cell is moved to the other element cell. Moving a second element cell of the cell to a space in a second element cell region formed at an end of the second element cell in the selected one element cell pair; When it is determined that the other element cell pair is not movable, the arithmetic processing means for selecting the element cell pair determined to be unmovable as a newly selected element cell pair; And a control means for comprehensively controlling the circuit layout design apparatus.
て、当該素子セル対の端部を越え、当該境界線に直交す
る方向に於ける当該空間領域内に配置せしめられた少な
くとも一つの他の素子セル対が存在する場合に、当該選
択された一つの素子セル対と当該新たに配置された少な
くとも一つの他の素子セル対との位置関係を調整する位
置関係調整手段が更に設けられている事を特徴とする請
求項７記載の回路レイアウト設計装置。8. A method according to claim 1, wherein at least one selected element cell pair is disposed in said space region in a direction beyond an end of said element cell pair and orthogonal to said boundary line. When another element cell pair exists, a positional relationship adjusting means for adjusting a positional relationship between the selected one element cell pair and the newly arranged at least one other element cell pair is further provided. 8. The circuit layout design apparatus according to claim 7, wherein:
セル領域に配置された個々の素子セル対を構成する各第
１素子セル及び第２素子セルの少なくとも一部に対し
て、端子共通化操作を行う端子共通化手段が更に設けら
れている事を特徴とする請求項７又は８に記載の回路レ
イアウト設計装置。9. A terminal common to at least a part of each of the first element cell and the second element cell constituting each element cell pair arranged in the first element cell area and the second element cell area. 9. The circuit layout designing apparatus according to claim 7, further comprising terminal commoning means for performing a conversion operation.
子セル領域に配置された個々の素子セル対を構成する各
第１素子セル及び第２素子セルに対して配線形成操作を
行う配線形成手段が更に設けられている事を特徴とする
請求項７乃至９の何れかに記載の回路レイアウト設計装
置。10. Wiring formation for performing a wiring forming operation on each of the first and second element cells constituting each of the element cell pairs arranged in the first and second element cell regions. 10. The circuit layout design apparatus according to claim 7, further comprising means.
子セル領域に配置された個々の素子セル対を構成する各
第１素子セル及び第２素子セルに対して、各素子セル間
の配置位置を調整する空間領域縮小化手段が更に設けら
れている事を特徴とする請求項７乃至１０の何れかに記
載の回路レイアウト設計装置。11. The arrangement between each of the first and second element cells constituting each of the element cell pairs arranged in the first and second element cell regions. 11. The circuit layout designing apparatus according to claim 7, further comprising a space area reducing unit for adjusting a position.
タイプの素子セルとは異なる第２のタイプの素子セルと
が対を構成する様に設計された素子セル対を含む半導体
回路を設計するに際し、 当該半導体回路に使用される複数個の当該素子セル対を
選択する第１の工程、 当該半導体回路に於ける当該素子セル対を配置せしめる
領域を、第１のタイプの第１素子セルを配置する第１素
子セル領域と当該第２のタイプの第２素子セルを配置す
る第２素子セル領域とに区分する第２の工程、 当該第１素子セル領域と当該第２素子セル領域との両領
域の境界線に沿って、当該選択された複数個の素子セル
対を、順次に、対の型式を維持したまま、当該第１素子
セルを当該第１素子セル領域及び当該第２素子セルを当
該第２素子セル領域にそれぞれ配置する様に一次元的に
配置する第３の工程、 未処理素子セル対が存在するか否かを判断する第４の工
程、 当該第４の工程に於て、未処理素子セル対が存在する場
合には、当該未処理素子セル対の中から基準となる一つ
の基準素子セル対を選択する第５の工程、 当該選択された基準素子セル対に対して隣接するか若し
くは当該選択された基準素子セル対の近傍にある他の素
子セル対を少なくとも一つ選択する第６の工程、 当該選択された当該少なくとも一つの他の素子セル対を
構成する当該第１素子セルと当該第２素子セルが、前記
選択された一つの素子セル対に於ける端部から当該境界
線と直交する方向に形成されている当該第１素子セル領
域内及び第２素子セル領域内の空間領域内のそれぞれ
に、個別的に移動可能か否かを判断する第７の工程、 当該第７の工程に於て、選択された少なくとも一つの他
の素子セル対が移動可能であると判断された場合には、
当該他の素子セルの第１素子セルを当該選択された一つ
の素子セル対に於ける第１素子セルの端部形成された第
１素子セル領域内の空間部に移動させると共に、当該他
の素子セルの第２素子セルを当該選択された一つの素子
セル対に於ける第２素子セルの端部形成された第２素子
セル領域内の空間部に移動させる第８の工程、 当該第７の工程に於て、選択された少なくとも一つの他
の素子セル対が移動可能では無いと判断された場合に
は、第４の工程を経由して当該第５の工程に戻り、当該
移動が不可能と判断された当該素子セル対を、未処理素
子セル対の中の基準素子セル対として選択し、当該第６
の工程と第７の工程を繰り返す第９の工程、 上記各工程を未処理の素子セル対が存在しなくなる迄繰
り返す第１０の工程、 当該第８の工程に於て、選択された少なくとも一つの他
の素子セル対が移動可能であると判断された場合に、当
該移動された他の素子セル対と、当該基準素子セル対と
の当該境界線と直交する方向に於ける配置位置関係の良
否を判断し、必要な場合には、当該移動された他の素子
セル対と、当該基準素子セル対との位置関係を変更する
第１１の工程、 当該第１素子セル領域及び当該第２素子セル領域に配置
された個々の素子セル対を構成する各第１素子セル及び
第２素子セルの少なくとも一部に対して、端子共通化操
作を行う第１２の工程、 当該第１素子セル領域及び当該第２素子セル領域に配置
された個々の素子セル対を構成する各第１素子セル及び
第２素子セルに対して配線形成操作を行う第１３の工
程、及び当該第１素子セル領域及び当該第２素子セル領
域に配置された個々の素子セル対を構成する各第１素子
セル及び第２素子セルに対して、各素子セル間の当該境
界線に沿った方向に於ける配置位置を調整する第１４の
工程、とから構成されている事を特徴とする回路レイア
ウト設計方法。12. A semiconductor circuit including an element cell pair designed so that an element cell of a first type and an element cell of a second type different from the element cell of the first type constitute a pair. A first step of selecting a plurality of the element cell pairs used in the semiconductor circuit when designing; and a first element of a first type in which the element cell pairs in the semiconductor circuit are arranged. A second step of dividing into a first element cell region for arranging cells and a second element cell region for arranging a second element cell of the second type; the first element cell region and the second element cell region Along the boundary between the two regions, the selected plurality of device cell pairs are sequentially replaced with the first device cell in the first device cell region and the second device cell while maintaining the pair type. Device cells are arranged in the second device cell region, respectively. A third step of arranging the unprocessed element cell pairs one-dimensionally, a fourth step of determining whether or not an unprocessed element cell pair exists, and an unprocessed element cell pair existing in the fourth step. In the case, a fifth step of selecting one reference element cell pair serving as a reference from the unprocessed element cell pairs, adjacent to the selected reference element cell pair or the selected reference A sixth step of selecting at least one other element cell pair near the element cell pair; the first element cell and the second element cell forming the selected at least one other element cell pair Are respectively formed in the first element cell region and the space region in the second element cell region formed in a direction orthogonal to the boundary line from an end of the selected one element cell pair. , To determine whether it is possible to move individually In the seventh step, when it is determined that at least one other selected element cell pair is movable,
The first element cell of the other element cell is moved to the space in the first element cell region formed at the end of the first element cell in the selected one element cell pair, and the other element cell is moved to the other element cell. An eighth step of moving the second element cell of the element cell to a space in the second element cell region formed at the end of the second element cell in the selected one element cell pair; If it is determined in the step that the selected at least one other element cell pair is not movable, the process returns to the fifth step via the fourth step, and the movement is improper. The element cell pair determined to be possible is selected as a reference element cell pair among the unprocessed element cell pairs, and the sixth element cell pair is selected.
A ninth step of repeating the above steps and the seventh step; a tenth step of repeating each of the above steps until there is no unprocessed element cell pair; When it is determined that the other element cell pair is movable, whether or not the positional relationship between the moved other element cell pair and the reference element cell pair in a direction orthogonal to the boundary line is good or bad. And, if necessary, an eleventh step of changing the positional relationship between the moved other element cell pair and the reference element cell pair, the first element cell region and the second element cell A twelfth step of performing a terminal common operation on at least a part of each of the first element cells and the second element cells constituting the individual element cell pairs arranged in the region; Individual element cells arranged in the second element cell region A thirteenth step of performing a wiring forming operation on each of the first element cell and the second element cell constituting the cell pair, and individual element cells arranged in the first element cell region and the second element cell region A fourteenth step of adjusting the arrangement position of each of the first and second element cells in the pair along the boundary between the element cells. A circuit layout design method characterized by the following.
タイプの素子セルとは異なる第２のタイプの素子セルと
が対を構成する様に設計された素子セル対を含む半導体
回路を設計するに際し、 当該半導体回路に使用される複数個の当該素子セル対を
選択する第１の工程、 当該半導体回路に於ける当該素子セル対を配置せしめる
領域を、第１のタイプの第１素子セルを配置する第１素
子セル領域と当該第２のタイプの第２素子セルを配置す
る第２素子セル領域とに区分する第２の工程、 当該第１素子セル領域と当該第２素子セル領域との両領
域の境界線に沿って、当該選択された複数個の素子セル
対を、順次に、対の型式を維持したまま、当該第１素子
セルを当該第１素子セル領域及び当該第２素子セルを当
該第２素子セル領域にそれぞれ配置する様に一次元的に
配置する第３の工程、 未処理素子セル対が存在するか否かを判断する第４の工
程、 当該第４の工程に於て、未処理素子セル対が存在する場
合には、当該未処理素子セル対の中から基準となる一つ
の基準素子セル対を選択する第５の工程、 当該選択された基準素子セル対に対して隣接するか若し
くは当該選択された基準素子セル対の近傍にある他の素
子セル対を少なくとも一つ選択する第６の工程、 当該選択された当該少なくとも一つの他の素子セル対を
構成する当該第１素子セルと当該第２素子セルが、前記
選択された一つの素子セル対に於ける端部から当該境界
線と直交する方向に形成されている当該第１素子セル領
域内及び第２素子セル領域内の空間領域内のそれぞれ
に、個別的に移動可能か否かを判断する第７の工程、 当該第７の工程に於て、選択された少なくとも一つの他
の素子セル対が移動可能であると判断された場合には、
当該他の素子セルの第１素子セルを当該選択された一つ
の素子セル対に於ける第１素子セルの端部形成された第
１素子セル領域内の空間部に移動させると共に、当該他
の素子セルの第２素子セルを当該選択された一つの素子
セル対に於ける第２素子セルの端部形成された第２素子
セル領域内の空間部に移動させる第８の工程、 当該第７の工程に於て、選択された少なくとも一つの他
の素子セル対が移動可能では無いと判断された場合に
は、第４の工程を経由して当該第５の工程に戻り、当該
移動が不可能と判断された当該素子セル対を、未処理素
子セル対の中の基準素子セル対として選択し、当該第６
の工程と第７の工程を繰り返す第９の工程、 上記各工程を未処理の素子セル対が存在しなくなる迄繰
り返す第１０の工程、 当該第８の工程に於て、選択された少なくとも一つの他
の素子セル対が移動可能であると判断された場合に、当
該移動された他の素子セル対と、当該基準素子セル対と
の当該境界線と直交する方向に於ける配置位置関係の良
否を判断し、必要な場合には、当該移動された他の素子
セル対と、当該基準素子セル対との位置関係を変更する
第１１の工程、 当該第１素子セル領域及び当該第２素子セル領域に配置
された個々の素子セル対を構成する各第１素子セル及び
第２素子セルの少なくとも一部に対して、端子共通化操
作を行う第１２の工程、 当該第１素子セル領域及び当該第２素子セル領域に配置
された個々の素子セル対を構成する各第１素子セル及び
第２素子セルに対して配線形成操作を行う第１３の工
程、及び当該第１素子セル領域及び当該第２素子セル領
域に配置された個々の素子セル対を構成する各第１素子
セル及び第２素子セルに対して、各素子セル間の当該境
界線に沿った方向に於ける配置位置を調整する第１４の
工程、とから構成されている事を特徴とする回路レイア
ウト設計方法をコンピュータに実行させる為のプログラ
ムを記憶している記録媒体。13. A semiconductor circuit including an element cell pair designed so that an element cell of a first type and an element cell of a second type different from the element cell of the first type form a pair. A first step of selecting a plurality of the element cell pairs used in the semiconductor circuit when designing; and a first element of a first type in which the element cell pairs in the semiconductor circuit are arranged. A second step of dividing into a first element cell region for arranging cells and a second element cell region for arranging a second element cell of the second type; the first element cell region and the second element cell region Along the boundary between the two regions, the selected plurality of device cell pairs are sequentially replaced with the first device cell in the first device cell region and the second device cell while maintaining the pair type. Device cells are arranged in the second device cell region, respectively. A third step of arranging the unprocessed element cell pairs one-dimensionally, a fourth step of determining whether or not an unprocessed element cell pair exists, and an unprocessed element cell pair existing in the fourth step. In the case, a fifth step of selecting one reference element cell pair serving as a reference from the unprocessed element cell pairs, adjacent to the selected reference element cell pair or the selected reference A sixth step of selecting at least one other element cell pair near the element cell pair; the first element cell and the second element cell forming the selected at least one other element cell pair Are respectively formed in the first element cell region and the space region in the second element cell region formed in a direction orthogonal to the boundary line from an end of the selected one element cell pair. , To determine whether it is possible to move individually In the seventh step, when it is determined that at least one other selected element cell pair is movable,
The first element cell of the other element cell is moved to the space in the first element cell region formed at the end of the first element cell in the selected one element cell pair, and the other element cell is moved to the other element cell. An eighth step of moving the second element cell of the element cell to a space in the second element cell region formed at the end of the second element cell in the selected one element cell pair; If it is determined in the step that the selected at least one other element cell pair is not movable, the process returns to the fifth step via the fourth step, and the movement is improper. The element cell pair determined to be possible is selected as a reference element cell pair among the unprocessed element cell pairs, and the sixth element cell pair is selected.
A ninth step of repeating the above steps and the seventh step; a tenth step of repeating each of the above steps until there is no unprocessed element cell pair; When it is determined that the other element cell pair is movable, whether or not the positional relationship between the moved other element cell pair and the reference element cell pair in a direction orthogonal to the boundary line is good or bad. And, if necessary, an eleventh step of changing the positional relationship between the moved other element cell pair and the reference element cell pair, the first element cell region and the second element cell A twelfth step of performing a terminal common operation on at least a part of each of the first element cells and the second element cells constituting the individual element cell pairs arranged in the region; Individual element cells arranged in the second element cell region A thirteenth step of performing a wiring forming operation on each of the first element cell and the second element cell constituting the cell pair, and individual element cells arranged in the first element cell region and the second element cell region A fourteenth step of adjusting the arrangement position of each of the first and second element cells in the pair along the boundary between the element cells. A recording medium storing a program for causing a computer to execute a circuit layout design method characterized by the following.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10236103A JP3127897B2 (en) | 1998-08-21 | 1998-08-21 | Circuit layout design method and circuit layout design device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10236103A JP3127897B2 (en) | 1998-08-21 | 1998-08-21 | Circuit layout design method and circuit layout design device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000067094A true JP2000067094A (en) | 2000-03-03 |
| JP3127897B2 JP3127897B2 (en) | 2001-01-29 |
Family
ID=16995786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10236103A Expired - Fee Related JP3127897B2 (en) | 1998-08-21 | 1998-08-21 | Circuit layout design method and circuit layout design device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127897B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1306592C (en) * | 2003-03-17 | 2007-03-21 | 三洋电机株式会社 | Laying-out designing device, method and program for semiconductor elements |
| US7647574B2 (en) | 2005-10-31 | 2010-01-12 | Elpida Memory, Inc. | Basic cell design method for reducing the resistance of connection wiring between logic gates |
| CN111611766A (en) * | 2020-05-15 | 2020-09-01 | 全芯智造技术有限公司 | Method, apparatus and storage medium for determining circuit layout constraints |
-
1998
- 1998-08-21 JP JP10236103A patent/JP3127897B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1306592C (en) * | 2003-03-17 | 2007-03-21 | 三洋电机株式会社 | Laying-out designing device, method and program for semiconductor elements |
| US7647574B2 (en) | 2005-10-31 | 2010-01-12 | Elpida Memory, Inc. | Basic cell design method for reducing the resistance of connection wiring between logic gates |
| CN111611766A (en) * | 2020-05-15 | 2020-09-01 | 全芯智造技术有限公司 | Method, apparatus and storage medium for determining circuit layout constraints |
| CN111611766B (en) * | 2020-05-15 | 2024-01-26 | 全芯智造技术有限公司 | Method, apparatus and storage medium for determining circuit layout constraints |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3127897B2 (en) | 2001-01-29 |
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