JP2000059689A - 固体撮像素子の欠陥画素検出・補正装置 - Google Patents
固体撮像素子の欠陥画素検出・補正装置Info
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- JP2000059689A JP2000059689A JP10222858A JP22285898A JP2000059689A JP 2000059689 A JP2000059689 A JP 2000059689A JP 10222858 A JP10222858 A JP 10222858A JP 22285898 A JP22285898 A JP 22285898A JP 2000059689 A JP2000059689 A JP 2000059689A
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Abstract
(57)【要約】
【課題】 画面上に於けるより重要な部分の欠陥画素の
補正を優先的に行う欠陥画素検出・補正装置を提供す
る。 【解決手段】 欠陥画素の画素位置に応じて、重み付け
回路２により、欠陥レベルに対して重み付け演算を行
い、該演算後の補正欠陥レベルにより、記憶回路４に記
憶させる欠陥画素を決定する。
補正を優先的に行う欠陥画素検出・補正装置を提供す
る。 【解決手段】 欠陥画素の画素位置に応じて、重み付け
回路２により、欠陥レベルに対して重み付け演算を行
い、該演算後の補正欠陥レベルにより、記憶回路４に記
憶させる欠陥画素を決定する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＣＤ型固体撮像
素子等の固体撮像素子の欠陥画素検出・補正装置に係る
ものであり、特に、経時的に発生した画素欠陥を自動的
に検出・補正する、固体撮像素子の欠陥画素検出・補正
装置に関するものである。
素子等の固体撮像素子の欠陥画素検出・補正装置に係る
ものであり、特に、経時的に発生した画素欠陥を自動的
に検出・補正する、固体撮像素子の欠陥画素検出・補正
装置に関するものである。
【０００２】
【従来の技術】半導体基板上に形成されたＣＣＤ型固体
撮像素子等に於いては、基板の局部的な結晶欠陥等によ
り欠陥画素が発生して、部分的に感度が変化し、その結
果、撮像出力信号の不均一性による画質劣化が生じるこ
とが知られている。かかる問題に対し、従来より、製品
出荷時に、欠陥画素のアドレスデータをＲＯＭ等に記憶
させ、隣接する正常な画素の撮像出力信号等で置換する
ことにより、欠陥画素補正を行うことが一般的に行われ
ている。しかしながら、製品を出荷してから発生する、
所謂、「経時的な画素欠陥」については、余り対処され
ていなかった。
撮像素子等に於いては、基板の局部的な結晶欠陥等によ
り欠陥画素が発生して、部分的に感度が変化し、その結
果、撮像出力信号の不均一性による画質劣化が生じるこ
とが知られている。かかる問題に対し、従来より、製品
出荷時に、欠陥画素のアドレスデータをＲＯＭ等に記憶
させ、隣接する正常な画素の撮像出力信号等で置換する
ことにより、欠陥画素補正を行うことが一般的に行われ
ている。しかしながら、製品を出荷してから発生する、
所謂、「経時的な画素欠陥」については、余り対処され
ていなかった。
【０００３】そこで、近年、ビデオカメラなどでは、こ
のような画素欠陥を検出し、補正するための、欠陥画素
自動検出・補正回路が提案されている。その例を図３を
用いて、以下に説明する。
のような画素欠陥を検出し、補正するための、欠陥画素
自動検出・補正回路が提案されている。その例を図３を
用いて、以下に説明する。
【０００４】１画面走査して、欠陥検出回路１で検出さ
れた欠陥画素の欠陥レベル（正常な画素の撮像出力信号
からの「ずれ」の度合）は、その時点で記憶回路４に記
憶されている欠陥レベル（例えば、欠陥レベルの大きい
順に１０個以内の欠陥レベル及び欠陥アドレスが記憶さ
れている）と、欠陥レベル比較回路３で比較される。こ
のとき、記憶回路４に記憶されている欠陥レベルの方が
大きい場合は、記憶回路４の内容の更新は行われない。
すなわち、記憶回路４への、新たな欠陥アドレス及び欠
陥レベルの書き込みは行われない。したがって、記憶回
路４に既に記憶されていた、欠陥アドレス及び欠陥レベ
ルが、そのまま欠陥補正回路５に入力され、該欠陥補正
回路５にて、欠陥画素を補正するための処理が実行され
る。一方、記憶回路４に記憶されている欠陥レベルの方
が小さい場合は、記憶回路４に記憶されている最小欠陥
レベルと、それに対応する欠陥アドレスを消去し、それ
らに代えて、新たに検出された欠陥画素のアドレスと、
欠陥レベルとを、記憶回路４に記憶させる処理が実行さ
れる。すなわち、欠陥レベル比較回路３よりの出力に基
づき、そのとき、Ｖ（垂直方向）アドレスカウンタ６及
びＨ（水平方向）アドレスカウンタ７に記憶されている
欠陥アドレスが、アドレス書き込み制御回路８を介し
て、記憶回路４に書き込まれると共に、新たに検出され
た欠陥画素の欠陥レベルが記憶回路４に書き込まれる。
れた欠陥画素の欠陥レベル（正常な画素の撮像出力信号
からの「ずれ」の度合）は、その時点で記憶回路４に記
憶されている欠陥レベル（例えば、欠陥レベルの大きい
順に１０個以内の欠陥レベル及び欠陥アドレスが記憶さ
れている）と、欠陥レベル比較回路３で比較される。こ
のとき、記憶回路４に記憶されている欠陥レベルの方が
大きい場合は、記憶回路４の内容の更新は行われない。
すなわち、記憶回路４への、新たな欠陥アドレス及び欠
陥レベルの書き込みは行われない。したがって、記憶回
路４に既に記憶されていた、欠陥アドレス及び欠陥レベ
ルが、そのまま欠陥補正回路５に入力され、該欠陥補正
回路５にて、欠陥画素を補正するための処理が実行され
る。一方、記憶回路４に記憶されている欠陥レベルの方
が小さい場合は、記憶回路４に記憶されている最小欠陥
レベルと、それに対応する欠陥アドレスを消去し、それ
らに代えて、新たに検出された欠陥画素のアドレスと、
欠陥レベルとを、記憶回路４に記憶させる処理が実行さ
れる。すなわち、欠陥レベル比較回路３よりの出力に基
づき、そのとき、Ｖ（垂直方向）アドレスカウンタ６及
びＨ（水平方向）アドレスカウンタ７に記憶されている
欠陥アドレスが、アドレス書き込み制御回路８を介し
て、記憶回路４に書き込まれると共に、新たに検出され
た欠陥画素の欠陥レベルが記憶回路４に書き込まれる。
【０００５】かかる構成により、記憶回路４には、常
に、レベル的に大きい欠陥を有する欠陥画素のアドレス
と、その欠陥レベルが、最大１０個を限度として記憶さ
れることになり、欠陥レベルの大きい欠陥画素の補正が
優先して行われることになるものである。
に、レベル的に大きい欠陥を有する欠陥画素のアドレス
と、その欠陥レベルが、最大１０個を限度として記憶さ
れることになり、欠陥レベルの大きい欠陥画素の補正が
優先して行われることになるものである。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の欠陥検出・補正回路には、以下に示す問題点があっ
た。
来の欠陥検出・補正回路には、以下に示す問題点があっ
た。
【０００７】すなわち、上記従来の構成では、欠陥画素
の位置は全く考慮されず、その欠陥レベルのみが考慮さ
れて、記憶されるべき欠陥画素が決定されている。した
がって、例えば、画面の中央部分と、周辺部分とに欠陥
画素が生じていた場合で、中央部分の欠陥画素の欠陥レ
ベルが、周辺部分の欠陥画素の欠陥レベルよりも、若
干、低いような場合、周辺部分の欠陥画素が優先されて
記憶回路に記憶されることになる。しかしながら、１つ
の画面を構成する各画素の画面上に於ける重要度を考慮
すると、レベル的には、中央部分の画素の欠陥レベルが
低い場合でも、そのレベル差によっては、中央部分の欠
陥画素を優先的に補正する方が、画面全体の画質向上の
点で効果的であると考えられる。
の位置は全く考慮されず、その欠陥レベルのみが考慮さ
れて、記憶されるべき欠陥画素が決定されている。した
がって、例えば、画面の中央部分と、周辺部分とに欠陥
画素が生じていた場合で、中央部分の欠陥画素の欠陥レ
ベルが、周辺部分の欠陥画素の欠陥レベルよりも、若
干、低いような場合、周辺部分の欠陥画素が優先されて
記憶回路に記憶されることになる。しかしながら、１つ
の画面を構成する各画素の画面上に於ける重要度を考慮
すると、レベル的には、中央部分の画素の欠陥レベルが
低い場合でも、そのレベル差によっては、中央部分の欠
陥画素を優先的に補正する方が、画面全体の画質向上の
点で効果的であると考えられる。
【０００８】本発明は、上記の事情に鑑みて為されたも
のであり、より重要な部分、例えば、画面中央部分の欠
陥画素を優先的に補正する構成とした、固体撮像素子の
欠陥画素検出・補正装置を提供するものである。
のであり、より重要な部分、例えば、画面中央部分の欠
陥画素を優先的に補正する構成とした、固体撮像素子の
欠陥画素検出・補正装置を提供するものである。
【０００９】
【課題を解決するための手段】請求項１に係る本発明の
固体撮像素子の欠陥画素検出・補正装置は、固体撮像素
子の欠陥画素を検出する検出手段と、検出された欠陥画
素の画素位置を記憶する記憶手段と、該記憶手段の内容
に基づき、固体撮像素子の出力に対して、欠陥補正を行
う補正手段とを有する固体撮像素子の欠陥画素検出・補
正装置であって、固体撮像素子の欠陥画素の画素位置を
示す欠陥画素位置情報と、該欠陥画素の欠陥レベルを示
す欠陥レベル情報との組をｎ組（ｎは自然数）記憶する
記憶手段と、欠陥画素が検出されたときに、既に記憶さ
れている欠陥画素位置情報と欠陥レベル情報との組の数
がｎ未満であるときは、該検出された欠陥画素の画素位
置を示す欠陥画素位置情報と該欠陥画素の欠陥レベルを
示す欠陥レベル情報とを上記記憶手段に記憶させ、欠陥
画素が検出されたときに、既に記憶されている欠陥画素
位置情報と欠陥レベル情報との組の数がｎであるとき
は、該検出された欠陥画素の欠陥レベルを示す欠陥レベ
ル情報と、上記記憶手段に記憶されている欠陥レベル情
報とを比較し、既に記憶されているｎ個の欠陥レベル情
報の内の最小の欠陥レベル情報が、新たに検出された欠
陥画素の欠陥レベル情報より大であるときは、上記記憶
手段の内容の更新は行わず、既に記憶されている最小の
欠陥レベル情報が、新たに検出された欠陥画素の欠陥レ
ベル情報より小であるときは、該最小欠陥レベル情報及
び該情報と組を成す欠陥画素位置情報に代えて、新たに
検出された欠陥画素の画素位置情報と欠陥レベル情報の
組を上記記憶手段に記憶させる制御手段とを備えた、固
体撮像素子の欠陥画素検出・補正装置に於いて、上記比
較動作に先立ち、検出された欠陥画素の画素位置に応じ
て選択された所定の重み付け係数を、該検出された欠陥
画素の欠陥レベル情報に乗算することにより、補正欠陥
レベル情報を算出する重み付け手段と、該補正欠陥レベ
ル情報と、上記記憶手段に記憶されている欠陥レベル情
報とを比較し、既に記憶されている複数の欠陥レベル情
報の内の最小の欠陥レベル情報が、新たに検出された欠
陥画素の補正欠陥レベル情報より大であるときは、上記
記憶手段の内容の更新は行わず、既に記憶されている最
小欠陥レベル情報が、新たに検出された欠陥画素の補正
欠陥レベル情報より小であるときは、該最小欠陥レベル
情報及び該情報と組を成す欠陥画素位置情報に代えて、
新たに検出された欠陥画素の画素位置情報と補正欠陥レ
ベル情報の組を上記記憶手段に記憶させる上記制御手段
とを設けて成ることを特徴とするものである。
固体撮像素子の欠陥画素検出・補正装置は、固体撮像素
子の欠陥画素を検出する検出手段と、検出された欠陥画
素の画素位置を記憶する記憶手段と、該記憶手段の内容
に基づき、固体撮像素子の出力に対して、欠陥補正を行
う補正手段とを有する固体撮像素子の欠陥画素検出・補
正装置であって、固体撮像素子の欠陥画素の画素位置を
示す欠陥画素位置情報と、該欠陥画素の欠陥レベルを示
す欠陥レベル情報との組をｎ組（ｎは自然数）記憶する
記憶手段と、欠陥画素が検出されたときに、既に記憶さ
れている欠陥画素位置情報と欠陥レベル情報との組の数
がｎ未満であるときは、該検出された欠陥画素の画素位
置を示す欠陥画素位置情報と該欠陥画素の欠陥レベルを
示す欠陥レベル情報とを上記記憶手段に記憶させ、欠陥
画素が検出されたときに、既に記憶されている欠陥画素
位置情報と欠陥レベル情報との組の数がｎであるとき
は、該検出された欠陥画素の欠陥レベルを示す欠陥レベ
ル情報と、上記記憶手段に記憶されている欠陥レベル情
報とを比較し、既に記憶されているｎ個の欠陥レベル情
報の内の最小の欠陥レベル情報が、新たに検出された欠
陥画素の欠陥レベル情報より大であるときは、上記記憶
手段の内容の更新は行わず、既に記憶されている最小の
欠陥レベル情報が、新たに検出された欠陥画素の欠陥レ
ベル情報より小であるときは、該最小欠陥レベル情報及
び該情報と組を成す欠陥画素位置情報に代えて、新たに
検出された欠陥画素の画素位置情報と欠陥レベル情報の
組を上記記憶手段に記憶させる制御手段とを備えた、固
体撮像素子の欠陥画素検出・補正装置に於いて、上記比
較動作に先立ち、検出された欠陥画素の画素位置に応じ
て選択された所定の重み付け係数を、該検出された欠陥
画素の欠陥レベル情報に乗算することにより、補正欠陥
レベル情報を算出する重み付け手段と、該補正欠陥レベ
ル情報と、上記記憶手段に記憶されている欠陥レベル情
報とを比較し、既に記憶されている複数の欠陥レベル情
報の内の最小の欠陥レベル情報が、新たに検出された欠
陥画素の補正欠陥レベル情報より大であるときは、上記
記憶手段の内容の更新は行わず、既に記憶されている最
小欠陥レベル情報が、新たに検出された欠陥画素の補正
欠陥レベル情報より小であるときは、該最小欠陥レベル
情報及び該情報と組を成す欠陥画素位置情報に代えて、
新たに検出された欠陥画素の画素位置情報と補正欠陥レ
ベル情報の組を上記記憶手段に記憶させる上記制御手段
とを設けて成ることを特徴とするものである。
【００１０】また、請求項２に係る本発明の固体撮像素
子の欠陥画素検出・補正装置は、上記請求項１に係る固
体撮像素子の欠陥画素検出・補正装置に於いて、画面が
複数の領域に分割されて成り、該複数の領域の各領域毎
に上記重み付け係数が設定されて成ることを特徴とする
ものである。
子の欠陥画素検出・補正装置は、上記請求項１に係る固
体撮像素子の欠陥画素検出・補正装置に於いて、画面が
複数の領域に分割されて成り、該複数の領域の各領域毎
に上記重み付け係数が設定されて成ることを特徴とする
ものである。
【００１１】更に、請求項３に係る本発明の固体撮像素
子の欠陥画素検出・補正装置は、上記請求項１または２
に係る固体撮像素子の欠陥画素検出・補正装置に於い
て、画面の中央部分の画素ほど、上記重み付け係数が大
きく、画面の周辺部分の画素ほど、上記重み付け係数が
小さくなるように、上記重み付け係数が設定されて成る
ことを特徴とするものである。
子の欠陥画素検出・補正装置は、上記請求項１または２
に係る固体撮像素子の欠陥画素検出・補正装置に於い
て、画面の中央部分の画素ほど、上記重み付け係数が大
きく、画面の周辺部分の画素ほど、上記重み付け係数が
小さくなるように、上記重み付け係数が設定されて成る
ことを特徴とするものである。
【００１２】また、請求項４に係る本発明の固体撮像素
子の欠陥画素検出・補正装置は、上記請求項２に係る固
体撮像素子の欠陥画素検出・補正装置に於いて、上記複
数の領域の各領域と、該各領域に対して定められている
上記各重み付け係数とを、それぞれ対応付けて記憶する
補助記憶手段と、欠陥画素の画素位置を記憶しているア
ドレス計数手段の内容に基づいて、欠陥画素が何れの領
域に属しているかを検出して、対応する重み付け係数を
選択する重み付け係数選択手段とを設けて成ることを特
徴とするものである。
子の欠陥画素検出・補正装置は、上記請求項２に係る固
体撮像素子の欠陥画素検出・補正装置に於いて、上記複
数の領域の各領域と、該各領域に対して定められている
上記各重み付け係数とを、それぞれ対応付けて記憶する
補助記憶手段と、欠陥画素の画素位置を記憶しているア
ドレス計数手段の内容に基づいて、欠陥画素が何れの領
域に属しているかを検出して、対応する重み付け係数を
選択する重み付け係数選択手段とを設けて成ることを特
徴とするものである。
【００１３】かかる本発明の固体撮像素子の欠陥画素検
出・補正装置によれば、例えば、画面の中央部分の画素
ほど重み付けを大きくして、欠陥レベル的には小さい場
合でも優先的に補正する構成としているため、より効果
的な欠陥補正が可能となるものである。
出・補正装置によれば、例えば、画面の中央部分の画素
ほど重み付けを大きくして、欠陥レベル的には小さい場
合でも優先的に補正する構成としているため、より効果
的な欠陥補正が可能となるものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】図１は、本発明の一実施形態である欠陥画
素検出・補正装置のブロック構成図である。
素検出・補正装置のブロック構成図である。
【００１６】図に於いて、従来（図３）と同一の構成要
素には、同一符号を付している。すなわち、欠陥検出回
路１、欠陥レベル比較回路３、記憶回路４、欠陥補正回
路５、Ｖ（垂直方向）アドレスカウンタ６、Ｈ（水平方
向）アドレスカウンタ７、及びアドレス書き込み制御回
路８については、従来と同様の構成となっている。本発
明に於ける特徴は、重み付け回路２と、補助記憶装置９
を設けている点にある。
素には、同一符号を付している。すなわち、欠陥検出回
路１、欠陥レベル比較回路３、記憶回路４、欠陥補正回
路５、Ｖ（垂直方向）アドレスカウンタ６、Ｈ（水平方
向）アドレスカウンタ７、及びアドレス書き込み制御回
路８については、従来と同様の構成となっている。本発
明に於ける特徴は、重み付け回路２と、補助記憶装置９
を設けている点にある。
【００１７】本実施形態に於いては、図２の重み付けテ
ーブル例に示すように、表示画面を含むＣＣＤ有効エリ
アを、４個の領域に分割し（表示画面内は３個の領域に
分割されている）、各領域毎に、重み付け係数を、図に
示すように設定している。すなわち、表示画面中の中央
部分の領域は、重み付け係数を２．０に、同周辺部分の
領域は、重み付け係数を１．０に、更に、その中間の領
域は、重み付け係数を１．５に設定している。また、表
示画面外の無効領域は、重み付け係数を０に設定してい
る。これら各領域と、各重み付け係数との対応関係が、
図１に示す補助記憶装置９に記憶されているものであ
る。
ーブル例に示すように、表示画面を含むＣＣＤ有効エリ
アを、４個の領域に分割し（表示画面内は３個の領域に
分割されている）、各領域毎に、重み付け係数を、図に
示すように設定している。すなわち、表示画面中の中央
部分の領域は、重み付け係数を２．０に、同周辺部分の
領域は、重み付け係数を１．０に、更に、その中間の領
域は、重み付け係数を１．５に設定している。また、表
示画面外の無効領域は、重み付け係数を０に設定してい
る。これら各領域と、各重み付け係数との対応関係が、
図１に示す補助記憶装置９に記憶されているものであ
る。
【００１８】具体的な例として、ＮＴＳＣ方式の４１万
画素ＣＣＤを用いた場合の重み付けテーブル例を図５に
示す。図５に示す各領域と各重み付け係数との対応関係
が、図１に示す補助記憶装置９に記憶されているもので
あるが、具体的には、垂直方向に１１分割され、また、
水平方向に１１分割されて形成されている、計１２１個
の各小領域毎に、該小領域が垂直、水平方向の何番目に
位置しているかを示す数値（それぞれ、０〜１０）と、
該小領域に対して設定されている重み付け係数（２．
０、１．５、１．０、または０）とが、対応付けられ
て、補助記憶装置９に記憶されているものである。
画素ＣＣＤを用いた場合の重み付けテーブル例を図５に
示す。図５に示す各領域と各重み付け係数との対応関係
が、図１に示す補助記憶装置９に記憶されているもので
あるが、具体的には、垂直方向に１１分割され、また、
水平方向に１１分割されて形成されている、計１２１個
の各小領域毎に、該小領域が垂直、水平方向の何番目に
位置しているかを示す数値（それぞれ、０〜１０）と、
該小領域に対して設定されている重み付け係数（２．
０、１．５、１．０、または０）とが、対応付けられ
て、補助記憶装置９に記憶されているものである。
【００１９】従来の回路に於いては、欠陥検出回路１よ
りの出力である欠陥レベルが、直接、記憶回路４に記憶
されている欠陥レベルと、欠陥レベル比較回路３で比較
される構成となっていたが、本発明に於いては、まず、
検出された欠陥画素が、図５に示す５つの領域のどの領
域に属しているかによって、所定の重み付け係数が選択
され、欠陥検出回路１よりの出力である欠陥レベルに、
選択された重み付け係数が乗算されて、補正欠陥レベル
が算出される。そして、その後、この補正欠陥レベル
と、記憶回路４に記憶されている欠陥レベルとが比較さ
れる構成となっている。図１に示す重み付け回路２は、
上記重み付け係数の選択及び乗算を実行する回路であ
る。
りの出力である欠陥レベルが、直接、記憶回路４に記憶
されている欠陥レベルと、欠陥レベル比較回路３で比較
される構成となっていたが、本発明に於いては、まず、
検出された欠陥画素が、図５に示す５つの領域のどの領
域に属しているかによって、所定の重み付け係数が選択
され、欠陥検出回路１よりの出力である欠陥レベルに、
選択された重み付け係数が乗算されて、補正欠陥レベル
が算出される。そして、その後、この補正欠陥レベル
と、記憶回路４に記憶されている欠陥レベルとが比較さ
れる構成となっている。図１に示す重み付け回路２は、
上記重み付け係数の選択及び乗算を実行する回路であ
る。
【００２０】図５の重み付けテーブル例を用いた場合の
重み付け回路２の内部ブロック構成図を、図４に示す。
図に於いて、１０は、Ｖアドレスカウンタ６よりのＶカ
ウント値に基づき、欠陥画素が垂直方向で何番目の小領
域に属しているかを示す上記０〜１０の数値を出力する
テーブル変換回路であり、１１は、同様に、Ｈアドレス
カウンタ７よりのＨカウント値に基づき、欠陥画素が水
平方向で何番目の小領域に属しているかを示す上記０〜
１０の数値を出力するテーブル変換回路である。重み付
け回路２は、この２つのテーブル変換回路よりの出力デ
ータが記憶されている補助記憶装置９の領域を検索し、
該検索領域に記憶されている重み付け係数を読み出す。
これにより、欠陥画素が属する領域に対して設定されて
いる重み付け係数が、補助記憶装置９より読み出され
る。この重み付け係数は乗算回路１２に入力され、欠陥
検出回路１よりの欠陥レベルとの乗算が実行されて、補
正欠陥レベルが算出される。該補正欠陥レベルは、欠陥
レベル比較回路３に入力され、その時点で記憶回路４に
記憶されている欠陥レベル（例えば、欠陥レベルの大き
い順に１０個以内の欠陥レベル及び欠陥アドレスが記憶
されている）と、欠陥レベル比較回路３で比較される。
このとき、記憶回路４に記憶されている欠陥レベルの方
が大きい場合は、記憶回路４の内容の更新は行われな
い。すなわち、記憶回路４への、新たな欠陥アドレス及
び欠陥レベルの書き込みは行われない。したがって、記
憶回路４に既に記憶されていた、欠陥アドレス及び欠陥
レベルが、そのまま欠陥補正回路５に入力され、該欠陥
補正回路５にて、欠陥画素を補正するための処理が実行
される。なお、記憶回路４に記憶されている欠陥アドレ
ス及び欠陥レベルの個数が、記憶回路４の記憶容量未満
の個数であるときは、欠陥レベル比較回路３による比較
は、特に行われず、新たに検出された欠陥画素のアドレ
ス及び欠陥レベルが記憶回路４に書き込まれる。
重み付け回路２の内部ブロック構成図を、図４に示す。
図に於いて、１０は、Ｖアドレスカウンタ６よりのＶカ
ウント値に基づき、欠陥画素が垂直方向で何番目の小領
域に属しているかを示す上記０〜１０の数値を出力する
テーブル変換回路であり、１１は、同様に、Ｈアドレス
カウンタ７よりのＨカウント値に基づき、欠陥画素が水
平方向で何番目の小領域に属しているかを示す上記０〜
１０の数値を出力するテーブル変換回路である。重み付
け回路２は、この２つのテーブル変換回路よりの出力デ
ータが記憶されている補助記憶装置９の領域を検索し、
該検索領域に記憶されている重み付け係数を読み出す。
これにより、欠陥画素が属する領域に対して設定されて
いる重み付け係数が、補助記憶装置９より読み出され
る。この重み付け係数は乗算回路１２に入力され、欠陥
検出回路１よりの欠陥レベルとの乗算が実行されて、補
正欠陥レベルが算出される。該補正欠陥レベルは、欠陥
レベル比較回路３に入力され、その時点で記憶回路４に
記憶されている欠陥レベル（例えば、欠陥レベルの大き
い順に１０個以内の欠陥レベル及び欠陥アドレスが記憶
されている）と、欠陥レベル比較回路３で比較される。
このとき、記憶回路４に記憶されている欠陥レベルの方
が大きい場合は、記憶回路４の内容の更新は行われな
い。すなわち、記憶回路４への、新たな欠陥アドレス及
び欠陥レベルの書き込みは行われない。したがって、記
憶回路４に既に記憶されていた、欠陥アドレス及び欠陥
レベルが、そのまま欠陥補正回路５に入力され、該欠陥
補正回路５にて、欠陥画素を補正するための処理が実行
される。なお、記憶回路４に記憶されている欠陥アドレ
ス及び欠陥レベルの個数が、記憶回路４の記憶容量未満
の個数であるときは、欠陥レベル比較回路３による比較
は、特に行われず、新たに検出された欠陥画素のアドレ
ス及び欠陥レベルが記憶回路４に書き込まれる。
【００２１】一方、記憶回路４に記憶されている欠陥レ
ベルの方が小さく、新たに検出された欠陥画素の補正欠
陥レベルの方が大きい場合は、記憶回路４に記憶されて
いる最小欠陥レベルと、それに対応する欠陥アドレスを
消去し、それらに代えて、新たに検出された欠陥画素の
アドレスと、補正欠陥レベルとを、記憶回路４に記憶さ
せる処理が実行される。すなわち、欠陥レベル比較回路
３よりの出力に基づき、そのとき、Ｖ（垂直方向）アド
レスカウンタ６及びＨ（水平方向）アドレスカウンタ７
に記憶されている、欠陥アドレスが、アドレス書き込み
制御回路８を介して、記憶回路４に書き込まれると共
に、新たに検出された欠陥画素の補正欠陥レベルが記憶
回路４に書き込まれる。
ベルの方が小さく、新たに検出された欠陥画素の補正欠
陥レベルの方が大きい場合は、記憶回路４に記憶されて
いる最小欠陥レベルと、それに対応する欠陥アドレスを
消去し、それらに代えて、新たに検出された欠陥画素の
アドレスと、補正欠陥レベルとを、記憶回路４に記憶さ
せる処理が実行される。すなわち、欠陥レベル比較回路
３よりの出力に基づき、そのとき、Ｖ（垂直方向）アド
レスカウンタ６及びＨ（水平方向）アドレスカウンタ７
に記憶されている、欠陥アドレスが、アドレス書き込み
制御回路８を介して、記憶回路４に書き込まれると共
に、新たに検出された欠陥画素の補正欠陥レベルが記憶
回路４に書き込まれる。
【００２２】かかる構成により、記憶回路４には、画素
位置を考慮して補正が施された補正欠陥レベルで比較し
て、レベル的に大きい欠陥を有する欠陥画素のアドレス
と、その欠陥レベルが、例えば、最大１０個を限度とし
て記憶されることになる。これにより、画素位置と欠陥
レベルの双方を考慮した補正欠陥レベルの大きい欠陥画
素の補正が優先して行われることになるものである。
位置を考慮して補正が施された補正欠陥レベルで比較し
て、レベル的に大きい欠陥を有する欠陥画素のアドレス
と、その欠陥レベルが、例えば、最大１０個を限度とし
て記憶されることになる。これにより、画素位置と欠陥
レベルの双方を考慮した補正欠陥レベルの大きい欠陥画
素の補正が優先して行われることになるものである。
【００２３】なお、図１の実施形態に於いては、Ｖアド
レスカウンタ６とＨアドレスカウンタ７の２つの独立の
アドレスカウンタに分離された構成のアドレスカウンタ
を用いる構成としているが、図６に示すように、単一の
１画面アドレスカウンタ（Ｈ，Ｖアドレスカウンタ）１
３を用いる構成としてもよいものである。
レスカウンタ６とＨアドレスカウンタ７の２つの独立の
アドレスカウンタに分離された構成のアドレスカウンタ
を用いる構成としているが、図６に示すように、単一の
１画面アドレスカウンタ（Ｈ，Ｖアドレスカウンタ）１
３を用いる構成としてもよいものである。
【００２４】また、各領域と各重み付け係数とを対応付
けて、補助記憶装置９に記憶させる方法は、上記実施形
態の方法に限定されるものではなく、任意の方法を採る
ことができるものであることは言うまでもない。
けて、補助記憶装置９に記憶させる方法は、上記実施形
態の方法に限定されるものではなく、任意の方法を採る
ことができるものであることは言うまでもない。
【００２５】更に、上記実施形態に於いては、画面の中
央部ほど、重み付け係数を大きくし、周辺部ほど、重み
付け係数を小さくする構成として、画面中央部の欠陥画
素を重点的に補正する構成としているが、必要に応じ
て、補助記憶装置の内容を任意に設定することにより、
任意の領域を重点的に補正する構成とすることが可能で
あることは言うまでもない。。
央部ほど、重み付け係数を大きくし、周辺部ほど、重み
付け係数を小さくする構成として、画面中央部の欠陥画
素を重点的に補正する構成としているが、必要に応じ
て、補助記憶装置の内容を任意に設定することにより、
任意の領域を重点的に補正する構成とすることが可能で
あることは言うまでもない。。
【００２６】
【発明の効果】以上、詳細に説明したように、本発明の
固体撮像素子の欠陥画素検出・補正装置によれば、欠陥
画素の欠陥レベルだけではなく、欠陥画素の画素位置も
加味して、より重要な部分の欠陥画素の補正を優先的に
実行させることが可能となるものであり、より効果的な
欠陥補正が可能となる、極めて有用な、固体撮像素子の
欠陥画素検出・補正装置を提供することができるもので
ある。
固体撮像素子の欠陥画素検出・補正装置によれば、欠陥
画素の欠陥レベルだけではなく、欠陥画素の画素位置も
加味して、より重要な部分の欠陥画素の補正を優先的に
実行させることが可能となるものであり、より効果的な
欠陥補正が可能となる、極めて有用な、固体撮像素子の
欠陥画素検出・補正装置を提供することができるもので
ある。
【図１】本発明の一実施形態である欠陥画素検出・補正
装置のブロック構成図である。
装置のブロック構成図である。
【図２】重み付けテーブル例を示す図である。
【図３】従来の欠陥画素検出・補正装置のブロック構成
図である。
図である。
【図４】重み付け回路の内部ブロック構成図である。
【図５】ＮＴＳＣ方式の４１万画素ＣＣＤを用いたとき
の重み付けテーブル例を示す図である。
の重み付けテーブル例を示す図である。
【図６】本発明の他の実施形態である欠陥画素検出・補
正装置のブロック構成図である。
正装置のブロック構成図である。
１ 欠陥検出回路 ２ 重み付け回路 ３ 欠陥レベル比較回路 ４ 記憶回路 ５ 欠陥補正回路 ６ Ｖアドレスカウンタ ７ Ｈアドレスカウンタ ８ アドレス書き込み制御回路 ９ 補助記憶装置 １０、１１ テーブル変換回路 １２ 乗算回路 １３ Ｈ，Ｖアドレスカウンタ
Claims (4)
- 【請求項１】 固体撮像素子の欠陥画素を検出する検出
手段と、検出された欠陥画素の画素位置を記憶する記憶
手段と、該記憶手段の内容に基づき、固体撮像素子の出
力に対して、欠陥補正を行う補正手段とを有する固体撮
像素子の欠陥画素検出・補正装置であって、固体撮像素
子の欠陥画素の画素位置を示す欠陥画素位置情報と、該
欠陥画素の欠陥レベルを示す欠陥レベル情報との組をｎ
組（ｎは自然数）記憶する記憶手段と、欠陥画素が検出
されたときに、既に記憶されている欠陥画素位置情報と
欠陥レベル情報との組の数がｎ未満であるときは、該検
出された欠陥画素の画素位置を示す欠陥画素位置情報と
該欠陥画素の欠陥レベルを示す欠陥レベル情報とを上記
記憶手段に記憶させ、欠陥画素が検出されたときに、既
に記憶されている欠陥画素位置情報と欠陥レベル情報と
の組の数がｎであるときは、該検出された欠陥画素の欠
陥レベルを示す欠陥レベル情報と、上記記憶手段に記憶
されている欠陥レベル情報とを比較し、既に記憶されて
いるｎ個の欠陥レベル情報の内の最小の欠陥レベル情報
が、新たに検出された欠陥画素の欠陥レベル情報より大
であるときは、上記記憶手段の内容の更新は行わず、既
に記憶されている最小の欠陥レベル情報が、新たに検出
された欠陥画素の欠陥レベル情報より小であるときは、
該最小欠陥レベル情報及び該情報と組を成す欠陥画素位
置情報に代えて、新たに検出された欠陥画素の画素位置
情報と欠陥レベル情報の組を上記記憶手段に記憶させる
制御手段とを備えた、固体撮像素子の欠陥画素検出・補
正装置に於いて、 上記比較動作に先立ち、検出された欠陥画素の画素位置
に応じて選択された所定の重み付け係数を、該検出され
た欠陥画素の欠陥レベル情報に乗算することにより、補
正欠陥レベル情報を算出する重み付け手段と、 該補正欠陥レベル情報と、上記記憶手段に記憶されてい
る欠陥レベル情報とを比較し、既に記憶されている複数
の欠陥レベル情報の内の最小の欠陥レベル情報が、新た
に検出された欠陥画素の補正欠陥レベル情報より大であ
るときは、上記記憶手段の内容の更新は行わず、既に記
憶されている最小欠陥レベル情報が、新たに検出された
欠陥画素の補正欠陥レベル情報より小であるときは、該
最小欠陥レベル情報及び該情報と組を成す欠陥画素位置
情報に代えて、新たに検出された欠陥画素の画素位置情
報と補正欠陥レベル情報の組を上記記憶手段に記憶させ
る上記制御手段とを設けて成ることを特徴とする、固体
撮像素子の欠陥画素検出・補正装置。 - 【請求項２】 画面が複数の領域に分割されて成り、該
複数の領域の各領域毎に上記重み付け係数が設定されて
成ることを特徴とする、請求項１に記載の、固体撮像素
子の欠陥画素検出・補正装置。 - 【請求項３】 画面の中央部分の画素ほど、上記重み付
け係数が大きく、画面の周辺部分の画素ほど、上記重み
付け係数が小さくなるように、上記重み付け係数が設定
されて成ることを特徴とする、請求項１または２に記載
の、固体撮像素子の欠陥画素検出・補正装置。 - 【請求項４】 上記複数の領域の各領域と、該各領域に
対して定められている上記各重み付け係数とを、それぞ
れ対応付けて記憶する補助記憶手段と、欠陥画素の画素
位置を記憶しているアドレス計数手段の内容に基づい
て、欠陥画素が何れの領域に属しているかを検出して、
対応する重み付け係数を選択する重み付け係数選択手段
とを設けて成ることを特徴とする、請求項２に記載の、
固体撮像素子の欠陥画素検出・補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22285898A JP3578384B2 (ja) | 1998-08-06 | 1998-08-06 | 固体撮像素子の欠陥画素検出・補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22285898A JP3578384B2 (ja) | 1998-08-06 | 1998-08-06 | 固体撮像素子の欠陥画素検出・補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000059689A true JP2000059689A (ja) | 2000-02-25 |
| JP3578384B2 JP3578384B2 (ja) | 2004-10-20 |
Family
ID=16789006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22285898A Expired - Fee Related JP3578384B2 (ja) | 1998-08-06 | 1998-08-06 | 固体撮像素子の欠陥画素検出・補正装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3578384B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2003023563A (ja) * | 2001-07-10 | 2003-01-24 | Canon Inc | カメラの異物検出装置及び異物検出方法 |
| KR20040038193A (ko) * | 2002-10-31 | 2004-05-08 | 주식회사 하이닉스반도체 | 이미지센서의 불량픽셀 보상장치 |
| JP2005136970A (ja) * | 2003-10-08 | 2005-05-26 | Canon Inc | 画像処理装置及び画像処理方法 |
| JP2006013598A (ja) * | 2004-06-22 | 2006-01-12 | Canon Inc | 画像処理装置 |
| JP2010249621A (ja) * | 2009-04-15 | 2010-11-04 | Shimadzu Corp | ２次元画像検出装置 |
| JP2016086293A (ja) * | 2014-10-27 | 2016-05-19 | 三菱電機株式会社 | カウント装置 |
| JP7499695B2 (ja) | 2020-12-24 | 2024-06-14 | ゼタテクノロジーズ株式会社 | 固体撮像装置、固体撮像装置の信号処理方法、および電子機器 |
-
1998
- 1998-08-06 JP JP22285898A patent/JP3578384B2/ja not_active Expired - Fee Related
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| US7742086B2 (en) | 2004-06-22 | 2010-06-22 | Canon Kabushiki Kaisha | Image processing apparatus and image processing method |
| JP4508740B2 (ja) * | 2004-06-22 | 2010-07-21 | キヤノン株式会社 | 画像処理装置 |
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| JP7499695B2 (ja) | 2020-12-24 | 2024-06-14 | ゼタテクノロジーズ株式会社 | 固体撮像装置、固体撮像装置の信号処理方法、および電子機器 |
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| JP3578384B2 (ja) | 2004-10-20 |
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