JP2000049335A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000049335A JP2000049335A JP10210853A JP21085398A JP2000049335A JP 2000049335 A JP2000049335 A JP 2000049335A JP 10210853 A JP10210853 A JP 10210853A JP 21085398 A JP21085398 A JP 21085398A JP 2000049335 A JP2000049335 A JP 2000049335A
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- Japan
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- silicon oxide
- main surface
- film
- semiconductor substrate
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Abstract
(57)【要約】
【課題】 短チャネル効果を抑制し、パンチスルー耐圧
の高い半導体装置及びその製造方法を提供する。 【解決手段】 単結晶シリコン基板１の一主表面上に形
成されたシリコン酸化膜を介して不純物のイオン注入及
びアニール処理を行うことにより、ウェル領域を形成す
る。そして、レジストマスクを用いてシリコン酸化膜を
介してｐ型不純物をイオン注入する。続いて、シリコン
酸化膜上にシリコン窒化膜を形成し、開口部が形成され
たシリコン窒化膜をマスクとして、LOCOSを行うことに
より、LOCOS膜２を形成し、レジストマスク，シリコン
窒化膜及びシリコン酸化膜を除去する。次に、絶縁ゲー
ト６形成箇所に溝部４を形成し、単結晶シリコン基板１
の一主表面上に薄い膜厚のシリコン酸化膜５を形成す
る。次に、溝部４を埋め込むように、シリコン酸化膜５
を介して断面略Ｔ字状のポリシリコン層から成る絶縁ゲ
ート６を形成し、絶縁ゲート６をマスクとしてイオン注
入及びアニール処理を行うことにより、ドレイン領域８
及びソース領域９を形成する。
の高い半導体装置及びその製造方法を提供する。 【解決手段】 単結晶シリコン基板１の一主表面上に形
成されたシリコン酸化膜を介して不純物のイオン注入及
びアニール処理を行うことにより、ウェル領域を形成す
る。そして、レジストマスクを用いてシリコン酸化膜を
介してｐ型不純物をイオン注入する。続いて、シリコン
酸化膜上にシリコン窒化膜を形成し、開口部が形成され
たシリコン窒化膜をマスクとして、LOCOSを行うことに
より、LOCOS膜２を形成し、レジストマスク，シリコン
窒化膜及びシリコン酸化膜を除去する。次に、絶縁ゲー
ト６形成箇所に溝部４を形成し、単結晶シリコン基板１
の一主表面上に薄い膜厚のシリコン酸化膜５を形成す
る。次に、溝部４を埋め込むように、シリコン酸化膜５
を介して断面略Ｔ字状のポリシリコン層から成る絶縁ゲ
ート６を形成し、絶縁ゲート６をマスクとしてイオン注
入及びアニール処理を行うことにより、ドレイン領域８
及びソース領域９を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】アナログ／デジタルＩＣの集積度向上と
ともに、デバイスの低消費電力化及び高速化が重要な課
題になっている。そのために、デバイスの微細化が急速に
進展しているが、ホットエレクトロンによるデバイス特
性の劣化が問題になっている。
ともに、デバイスの低消費電力化及び高速化が重要な課
題になっている。そのために、デバイスの微細化が急速に
進展しているが、ホットエレクトロンによるデバイス特
性の劣化が問題になっている。
【０００３】上記問題を解決する方法として、ドレイン
近傍に濃度勾配を形成することにより、電界強度を緩和
する方法が採用されている。
近傍に濃度勾配を形成することにより、電界強度を緩和
する方法が採用されている。
【０００４】図２は、従来例に係るMOSFETの製造工程を
示す概略断面図である。先ず、半導体基板であるｐ型の
単結晶シリコン基板１の一主表面上に、熱酸化等により
シリコン酸化膜（図示せず）を形成し、シリコン酸化膜
を介してボロン（B）等のｐ型不純物またはリン（P）等
のｎ型不純物のイオン注入及びアニール処理を行うこと
により、ｐ型またはｎ型のウェル領域（図示せず）を形
成する。
示す概略断面図である。先ず、半導体基板であるｐ型の
単結晶シリコン基板１の一主表面上に、熱酸化等により
シリコン酸化膜（図示せず）を形成し、シリコン酸化膜
を介してボロン（B）等のｐ型不純物またはリン（P）等
のｎ型不純物のイオン注入及びアニール処理を行うこと
により、ｐ型またはｎ型のウェル領域（図示せず）を形
成する。
【０００５】続いて、シリコン酸化膜上にCVD法等によ
りシリコン窒化膜（図示せず）を形成し、所定形状にパ
ターニングされたレジストマスク（図示せず）等を用い
てシリコン窒化膜のエッチングを行うことにより開口部
を形成し、開口部が形成されたシリコン窒化膜をマスク
として、LOCOS（Local Oxidation of Silicon）を行
うことにより、LOCOS膜２を形成し、レジストマスク，
シリコン窒化膜及びシリコン酸化膜を除去する。
りシリコン窒化膜（図示せず）を形成し、所定形状にパ
ターニングされたレジストマスク（図示せず）等を用い
てシリコン窒化膜のエッチングを行うことにより開口部
を形成し、開口部が形成されたシリコン窒化膜をマスク
として、LOCOS（Local Oxidation of Silicon）を行
うことにより、LOCOS膜２を形成し、レジストマスク，
シリコン窒化膜及びシリコン酸化膜を除去する。
【０００６】次に、単結晶シリコン基板１の一主表面上
にシリコン酸化膜５を形成し、シリコン酸化膜５上にポ
リシリコン層を形成する。そして、ポリシリコン層を所
定形状にパターニングしてポリシリコン層から成る絶縁
ゲート６を形成する（図２（ａ））。
にシリコン酸化膜５を形成し、シリコン酸化膜５上にポ
リシリコン層を形成する。そして、ポリシリコン層を所
定形状にパターニングしてポリシリコン層から成る絶縁
ゲート６を形成する（図２（ａ））。
【０００７】次に、絶縁ゲート６をマスクとして、リン
（P）等のｎ型不純物のイオン注入を行い、減圧CVD法
（以下、LPCVDという）によりシリコン酸化膜を形成
し、全面エッチングを行うことにより、絶縁ゲート６の
側壁にシリコン酸化膜から成るサイドウォール１３を形
成する（図２（ｂ））。
（P）等のｎ型不純物のイオン注入を行い、減圧CVD法
（以下、LPCVDという）によりシリコン酸化膜を形成
し、全面エッチングを行うことにより、絶縁ゲート６の
側壁にシリコン酸化膜から成るサイドウォール１３を形
成する（図２（ｂ））。
【０００８】最後に、絶縁ゲート６及びサイドウォール
１３をマスクとしてヒ素（Ａｓ）等のｎ型不純物をイオ
ン注入し（（図２（ｃ））、アニール処理を行うことに
より、LDD（Lightly Doped Drain）構造のドレイン領
域８及びソース領域９を形成する（図２（ｄ）。
１３をマスクとしてヒ素（Ａｓ）等のｎ型不純物をイオ
ン注入し（（図２（ｃ））、アニール処理を行うことに
より、LDD（Lightly Doped Drain）構造のドレイン領
域８及びソース領域９を形成する（図２（ｄ）。
【０００９】
【発明が解決しようとする課題】上述のようなデバイス
構造（LDD構造）は、非常に有益な技術であるが、条件
を最適化しないと横方向の拡散により実効チャネル長が
短くなり、その結果、パンチスルー耐圧の低下が懸念さ
れる。
構造（LDD構造）は、非常に有益な技術であるが、条件
を最適化しないと横方向の拡散により実効チャネル長が
短くなり、その結果、パンチスルー耐圧の低下が懸念さ
れる。
【００１０】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、単チャネル効果を抑
制し、パンチスルー耐圧の高い半導体装置及びその製造
方法を提供することにある。
であり、その目的とするところは、単チャネル効果を抑
制し、パンチスルー耐圧の高い半導体装置及びその製造
方法を提供することにある。
【００１１】
【課題を解決するための手段】請求項１記載の発明は、
一主表面にウェル領域が形成された半導体基板と、該半
導体基板の一主表面に形成された溝部と、前記溝部に酸
化膜を介して形成された断面略Ｔ字状のポリシリコン層
と、前記溝部を挟んで前記半導体基板の一主表面に該半
導体基板の一主表面に沿って不純物濃度勾配を持って形
成されたドレイン領域及びソース領域とを有するもので
ある。
一主表面にウェル領域が形成された半導体基板と、該半
導体基板の一主表面に形成された溝部と、前記溝部に酸
化膜を介して形成された断面略Ｔ字状のポリシリコン層
と、前記溝部を挟んで前記半導体基板の一主表面に該半
導体基板の一主表面に沿って不純物濃度勾配を持って形
成されたドレイン領域及びソース領域とを有するもので
ある。
【００１２】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法であって、前記半導体基板の一主表
面に前記溝部を形成し、該溝部に前記酸化膜を介して断
面略Ｔ字状のポリシリコン層を形成し、該ポリシリコン
層をマスクとしてイオン注入を行うことにより、前記溝
部を挟んで前記半導体基板の一主表面に該半導体基板の
一主表面に沿って不純物濃度勾配を持ってドレイン領域
及びソース領域を形成するようにしたことを特徴とする
ものである。
導体装置の製造方法であって、前記半導体基板の一主表
面に前記溝部を形成し、該溝部に前記酸化膜を介して断
面略Ｔ字状のポリシリコン層を形成し、該ポリシリコン
層をマスクとしてイオン注入を行うことにより、前記溝
部を挟んで前記半導体基板の一主表面に該半導体基板の
一主表面に沿って不純物濃度勾配を持ってドレイン領域
及びソース領域を形成するようにしたことを特徴とする
ものである。
【００１３】請求項３記載の発明は、請求項２記載の半
導体装置の製造方法において、前記ポリシリコン層をエ
ピタキシャル成長により形成したことを特徴とするもの
である。
導体装置の製造方法において、前記ポリシリコン層をエ
ピタキシャル成長により形成したことを特徴とするもの
である。
【００１４】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面に基づき説明する。なお、以下においてNMOSの
場合について説明するが、PMOSの場合にも適用できる。
図１は、本発明の一実施の形態に係る半導体装置の製造
工程を示す概略断面図である。半導体基板であるｐ型の
単結晶シリコン基板１の一主表面上に、熱酸化等により
シリコン酸化膜（図示せず）を形成し、シリコン酸化膜
を介してボロン（B）等のｐ型不純物またはリン（P）等
のｎ型不純物のイオン注入及びアニール処理を行うこと
により、ｐ型またはｎ型のウェル領域（図示せず）を形
成する。そして、所定形状にパターニングされたレジス
トマスク（図示せず）等を用いて後述するLOCOS（Local
Oxidation of Silicon）膜２の形成箇所に、シリコ
ン酸化膜を介してボロン（B）等のｐ型不純物をイオン
注入する。このイオン注入された領域は、後工程のLOCO
Sによりｐ型拡散層３となる。
いて図面に基づき説明する。なお、以下においてNMOSの
場合について説明するが、PMOSの場合にも適用できる。
図１は、本発明の一実施の形態に係る半導体装置の製造
工程を示す概略断面図である。半導体基板であるｐ型の
単結晶シリコン基板１の一主表面上に、熱酸化等により
シリコン酸化膜（図示せず）を形成し、シリコン酸化膜
を介してボロン（B）等のｐ型不純物またはリン（P）等
のｎ型不純物のイオン注入及びアニール処理を行うこと
により、ｐ型またはｎ型のウェル領域（図示せず）を形
成する。そして、所定形状にパターニングされたレジス
トマスク（図示せず）等を用いて後述するLOCOS（Local
Oxidation of Silicon）膜２の形成箇所に、シリコ
ン酸化膜を介してボロン（B）等のｐ型不純物をイオン
注入する。このイオン注入された領域は、後工程のLOCO
Sによりｐ型拡散層３となる。
【００１５】続いて、シリコン酸化膜上にCVD法等によ
りシリコン窒化膜（図示せず）を形成し、所定形状にパ
ターニングされたレジストマスク（図示せず）等を用い
てシリコン窒化膜のエッチングを行うことにより開口部
を形成し、開口部が形成されたシリコン窒化膜をマスク
として、LOCOSを行うことにより、LOCOS膜２を形成し、
レジストマスク，シリコン窒化膜及びシリコン酸化膜を
除去する。この時、LOCOS膜２の下部には、チャネルス
トッパーとしてのｐ型拡散層３が形成される。
りシリコン窒化膜（図示せず）を形成し、所定形状にパ
ターニングされたレジストマスク（図示せず）等を用い
てシリコン窒化膜のエッチングを行うことにより開口部
を形成し、開口部が形成されたシリコン窒化膜をマスク
として、LOCOSを行うことにより、LOCOS膜２を形成し、
レジストマスク，シリコン窒化膜及びシリコン酸化膜を
除去する。この時、LOCOS膜２の下部には、チャネルス
トッパーとしてのｐ型拡散層３が形成される。
【００１６】次に、後述する絶縁ゲート６形成箇所に、
フォトリソグラフィ技術及びエッチング技術を用いて溝
部４を形成し、熱酸化等により単結晶シリコン基板１の
一主表面上に薄い膜厚のシリコン酸化膜５を形成する
（図１（ａ））。このシリコン酸化膜５は、ゲート酸化
膜となる。
フォトリソグラフィ技術及びエッチング技術を用いて溝
部４を形成し、熱酸化等により単結晶シリコン基板１の
一主表面上に薄い膜厚のシリコン酸化膜５を形成する
（図１（ａ））。このシリコン酸化膜５は、ゲート酸化
膜となる。
【００１７】次に、シリコン酸化膜５上に、LPCVD法等
によりポリシリコン層を形成し、低抵抗化のために950
℃のPOCl3雰囲気にてリン（P）の熱拡散処理を行い、フ
ォトリソグラフィ技術及びエッチング技術により溝部４
形成箇所及びその近傍の単結晶シリコン基板１の一主表
面上にのみポリシリコン層を残して、その他の箇所のポ
リシリコン層を除去することにより、ポリシリコン層か
ら成る断面略Ｔ字状の絶縁ゲート６を形成する（図１
（ｂ））。この時、溝部４の近傍に残されたポリシリコ
ン層は、後工程のイオン注入の保護膜として用いるた
め、膜厚を小さくしておく。
によりポリシリコン層を形成し、低抵抗化のために950
℃のPOCl3雰囲気にてリン（P）の熱拡散処理を行い、フ
ォトリソグラフィ技術及びエッチング技術により溝部４
形成箇所及びその近傍の単結晶シリコン基板１の一主表
面上にのみポリシリコン層を残して、その他の箇所のポ
リシリコン層を除去することにより、ポリシリコン層か
ら成る断面略Ｔ字状の絶縁ゲート６を形成する（図１
（ｂ））。この時、溝部４の近傍に残されたポリシリコ
ン層は、後工程のイオン注入の保護膜として用いるた
め、膜厚を小さくしておく。
【００１８】次に、所定形状にパターニングされたレジ
ストマスク７を用いてリン（P）やヒ素（As）等のｎ型
不純物をイオン注入し（図１（ｃ））、レジストマスク
を除去する。この時、溝部４の近傍にはポリシリコン層
を介してイオン注入されるので、他の部分と比較して単
結晶シリコン基板１の一主表面に注入される不純物量は
少なくなる。また、絶縁ゲート６を構成するポリシリコ
ン層には、十分に高濃度のリン（P）が拡散しているこ
とからマスクは必要がない。そして、アニール処理を行
うことにより、ゲートセルフアラインでドレイン領域８
及びソース領域９を形成する。
ストマスク７を用いてリン（P）やヒ素（As）等のｎ型
不純物をイオン注入し（図１（ｃ））、レジストマスク
を除去する。この時、溝部４の近傍にはポリシリコン層
を介してイオン注入されるので、他の部分と比較して単
結晶シリコン基板１の一主表面に注入される不純物量は
少なくなる。また、絶縁ゲート６を構成するポリシリコ
ン層には、十分に高濃度のリン（P）が拡散しているこ
とからマスクは必要がない。そして、アニール処理を行
うことにより、ゲートセルフアラインでドレイン領域８
及びソース領域９を形成する。
【００１９】次に、単結晶シリコン基板１の一主表面側
に常圧CVD法にて層間絶縁膜（BPSG）１０を堆積させ、
絶縁ゲート６，ドレイン領域８及びソース領域９とコン
タクトをとるために、所定の箇所のシリコン酸化膜５及
び層間絶縁膜１０をエッチングすることによりコンタク
トホール１１を形成する。
に常圧CVD法にて層間絶縁膜（BPSG）１０を堆積させ、
絶縁ゲート６，ドレイン領域８及びソース領域９とコン
タクトをとるために、所定の箇所のシリコン酸化膜５及
び層間絶縁膜１０をエッチングすることによりコンタク
トホール１１を形成する。
【００２０】次に、スパッタリング等によりコンタクト
ホール１１を埋め込むように、Al-Si-Cu層等のメタル層
を堆積させ、所定形状にパターニングしてメタル電極１
２を形成する（図１（ｄ））。
ホール１１を埋め込むように、Al-Si-Cu層等のメタル層
を堆積させ、所定形状にパターニングしてメタル電極１
２を形成する（図１（ｄ））。
【００２１】最後に、常圧CVD法等により保護膜（図示
せず）を形成し、フォトリソグラフィ技術及びエッチン
グ技術により、メタル電極１２との接続用のパッド（図
示せず）を形成する。
せず）を形成し、フォトリソグラフィ技術及びエッチン
グ技術により、メタル電極１２との接続用のパッド（図
示せず）を形成する。
【００２２】従って、本実施の形態においては、溝部４
を形成して、溝部４を埋め込むように断面略Ｔ字状の絶
縁ゲート６を形成し、断面略Ｔ字状の絶縁ゲート６をマ
スクとしてイオン注入を行うことにより、単結晶シリコ
ン基板１の一主表面に沿って（横方向に）不純物濃度勾
配を持たせることができ、ドレイン近傍の電界強度を緩
和することができ、また、溝部４の形成により実効チャ
ネル長が短くなることがなく、パンチスルー耐圧の低下
を防止することができる。
を形成して、溝部４を埋め込むように断面略Ｔ字状の絶
縁ゲート６を形成し、断面略Ｔ字状の絶縁ゲート６をマ
スクとしてイオン注入を行うことにより、単結晶シリコ
ン基板１の一主表面に沿って（横方向に）不純物濃度勾
配を持たせることができ、ドレイン近傍の電界強度を緩
和することができ、また、溝部４の形成により実効チャ
ネル長が短くなることがなく、パンチスルー耐圧の低下
を防止することができる。
【００２３】また、LDD構造を１回のイオン注入により
構成することができ、従来例と比べて工程数を減らすこ
とができる。
構成することができ、従来例と比べて工程数を減らすこ
とができる。
【００２４】なお、本実施の形態においては、単結晶シ
リコン基板１の導電型としてｐ型のものを用いたが、ｎ
型のものを用いても良い。
リコン基板１の導電型としてｐ型のものを用いたが、ｎ
型のものを用いても良い。
【００２５】また、本実施の形態において、ポリシリコ
ン層をエピタキシャル成長により形成するようにすれ
ば、工程を簡略化することができるとともに、熱工程を
少なくすることができる。
ン層をエピタキシャル成長により形成するようにすれ
ば、工程を簡略化することができるとともに、熱工程を
少なくすることができる。
【００２６】
【発明の効果】請求項１記載の発明は、一主表面にウェ
ル領域が形成された半導体基板と、該半導体基板の一主
表面に形成された溝部と、前記溝部に酸化膜を介して形
成された断面略Ｔ字状のポリシリコン層と、前記溝部を
挟んで前記半導体基板の一主表面に該半導体基板の一主
表面に沿って不純物濃度勾配を持って形成されたドレイ
ン領域及びソース領域とを有するので、ドレイン近傍の
電界強度を緩和することができ、短チャネル効果を抑制
し、パンチスルー耐圧の高い半導体装置を提供すること
ができた。
ル領域が形成された半導体基板と、該半導体基板の一主
表面に形成された溝部と、前記溝部に酸化膜を介して形
成された断面略Ｔ字状のポリシリコン層と、前記溝部を
挟んで前記半導体基板の一主表面に該半導体基板の一主
表面に沿って不純物濃度勾配を持って形成されたドレイ
ン領域及びソース領域とを有するので、ドレイン近傍の
電界強度を緩和することができ、短チャネル効果を抑制
し、パンチスルー耐圧の高い半導体装置を提供すること
ができた。
【００２７】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法であって、前記半導体基板の一主表
面に前記溝部を形成し、該溝部に前記酸化膜を介して断
面略Ｔ字状のポリシリコン層を形成し、該ポリシリコン
層をマスクとしてイオン注入を行うことにより、前記溝
部を挟んで前記半導体基板の一主表面に該半導体基板の
一主表面に沿って不純物濃度勾配を持ってドレイン領域
及びソース領域を形成するようにしたので、ドレイン近
傍の電界強度を緩和することができ、短チャネル効果を
抑制し、パンチスルー耐圧の高い半導体装置の製造方法
を提供することができた。
導体装置の製造方法であって、前記半導体基板の一主表
面に前記溝部を形成し、該溝部に前記酸化膜を介して断
面略Ｔ字状のポリシリコン層を形成し、該ポリシリコン
層をマスクとしてイオン注入を行うことにより、前記溝
部を挟んで前記半導体基板の一主表面に該半導体基板の
一主表面に沿って不純物濃度勾配を持ってドレイン領域
及びソース領域を形成するようにしたので、ドレイン近
傍の電界強度を緩和することができ、短チャネル効果を
抑制し、パンチスルー耐圧の高い半導体装置の製造方法
を提供することができた。
【００２８】請求項３記載の発明は、請求項２記載の半
導体装置の製造方法において、前記ポリシリコン層をエ
ピタキシャル成長により形成したので、請求項２記載の
発明の効果に加えて、工程を簡略化することができると
ともに、熱工程を少なくすることができる。
導体装置の製造方法において、前記ポリシリコン層をエ
ピタキシャル成長により形成したので、請求項２記載の
発明の効果に加えて、工程を簡略化することができると
ともに、熱工程を少なくすることができる。
【図１】本発明の一実施の形態に係る半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図２】従来例に係る半導体装置の製造工程を示す概略
断面図である。
断面図である。
１ 単結晶シリコン基板 ２ LOCOS膜 ３ ｐ型拡散層 ４ 溝部 ５ シリコン酸化膜 ６ 絶縁ゲート ７ レジストマスク ８ ドレイン領域 ９ ソース領域 １０ 層間絶縁膜 １１ コンタクトホール １２ メタル電極 １３ サイドウォール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮島 久和 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 5F040 DA00 DA17 DC01 EC07 EC19 EC20 EE02 EE04 EF02 EH02 EJ08 EK01 EK02 FB01 FC05 FC16
Claims (3)
- 【請求項１】 一主表面にウェル領域が形成された半導
体基板と、該半導体基板の一主表面に形成された溝部
と、前記溝部に酸化膜を介して形成された断面略Ｔ字状
のポリシリコン層と、前記溝部を挟んで前記半導体基板
の一主表面に該半導体基板の一主表面に沿って不純物濃
度勾配を持って形成されたドレイン領域及びソース領域
とを有する半導体装置。 - 【請求項２】 請求項１記載の半導体装置の製造方法で
あって、前記半導体基板の一主表面に前記溝部を形成
し、該溝部に前記酸化膜を介して断面略Ｔ字状のポリシ
リコン層を形成し、該ポリシリコン層をマスクとしてイ
オン注入を行うことにより、前記溝部を挟んで前記半導
体基板の一主表面に該半導体基板の一主表面に沿って不
純物濃度勾配を持ってドレイン領域及びソース領域を形
成するようにしたことを特徴とする半導体装置の製造方
法。 - 【請求項３】 前記ポリシリコン層をエピタキシャル成
長により形成したことを特徴とする請求項２記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10210853A JP2000049335A (ja) | 1998-07-27 | 1998-07-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10210853A JP2000049335A (ja) | 1998-07-27 | 1998-07-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049335A true JP2000049335A (ja) | 2000-02-18 |
Family
ID=16596197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10210853A Pending JP2000049335A (ja) | 1998-07-27 | 1998-07-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000049335A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100449461B1 (ko) * | 2000-08-28 | 2004-09-21 | 미쓰비시덴키 가부시키가이샤 | Ｍｏｓ형 반도체 장치 및 그 제조 방법 |
| JP2005136366A (ja) * | 2003-10-28 | 2005-05-26 | Dongbu Electronics Co Ltd | 半導体素子のトランジスタ製造方法 |
| US7575989B2 (en) | 2005-12-29 | 2009-08-18 | Dongbu Hitek Co., Ltd. | Method of manufacturing a transistor of a semiconductor device |
-
1998
- 1998-07-27 JP JP10210853A patent/JP2000049335A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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