JP2000034177A - Substrate for semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain the subject substrate raised in partial discharge voltage by providing shallow grooves each of specified depth on the joint face side of a copper plate followed by directly jointing the above face to a ceramic substrate. SOLUTION: This substrate is obtained by providing grooves each <=20 μm in depth on the joint face side of a copper plate followed by directly jointing the above face to a ceramic substrate. Conventionally provided grooves each with a depth of as great as >=50 μm lead to such a disadvantage that, when jointing conditions are not strictly examined the quantity of melted eutectic liquid crystal becomes large and closed voids inevitably develop as a result of filling a single groove at several points. At the pressure of such closed voids, the lower the height of each closed void, the higher the partial discharge voltage; if the depth of a groove is <=20 μm, discharge voltage becomes <=1.0 kV, being sufficiently high as the breakdown strength of a real device. By the way, when at least one side is made open through optimizing oven temperature, oxygen concentration, jointing time, etc., in jointing operation, an electric discharge is hard to occur because the internal pressure is as high as 1 atm; even in the case of void height liable to cause an electric discharge, partial discharge voltage becomes large, thereby affording a value of >=1 kV sufficiently high as the breakdown strength of a real device.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、パワートランジス
タモジュールなどに使用されるセラミックス基板に銅板
を直接接合したＣＢＣ（Copper Bonding Ceramic ）基
板に関する。The present invention relates to a CBC (Copper Bonding Ceramic) substrate in which a copper plate is directly bonded to a ceramic substrate used for a power transistor module or the like.

【０００２】[0002]

【従来の技術】図５は、セラミックス基板に銅板を直接
接合したＣＢＣ基板を用いたパワートランジスタモジュ
ールの例の断面図である。図において、１は放熱金属ベ
ース、２はＣＢＣ基板、３は半導体チップ、４は外部導
出端子、５はボンディングワイヤ、６は樹脂ケース、７
は端子ブロック、８は封止樹脂、９はゲル状充填材であ
る。2. Description of the Related Art FIG. 5 is a sectional view of an example of a power transistor module using a CBC substrate in which a copper plate is directly joined to a ceramic substrate. In the figure, 1 is a heat dissipating metal base, 2 is a CBC substrate, 3 is a semiconductor chip, 4 is an external lead terminal, 5 is a bonding wire, 6 is a resin case, 7
Is a terminal block, 8 is a sealing resin, and 9 is a gel filler.

【０００３】ここで、ＣＢＣ基板２は、アルミナあるい
は窒化アルミニウムなどのセラミックス基板２ａに対
し、その表裏両面に、銅と微量の酸素との反応により生
成する銅と亜酸化銅との共晶液相を接合剤として接合す
る方法により箔状の薄い銅板２ｂ，２ｃを直接接合した
ものである。アルミナ等のセラミックス基板２ａに銅板
２ｂ，２ｃを接合する方法は、酸素を少量含むタフピッ
チ銅から作られた銅板２ｂ，２ｃとセラミックス基板２
ａを重ねて炉に入れ、１０６７℃（銅と亜酸化銅の共晶
温度）より高い温度に上げ、銅と亜酸化銅との共晶液相
で接合することにより行われる。融解凝固した組織は、
銅と亜酸化銅の混合組織となっており、これが接着剤の
役割を果たす。そのためこの接合法では、活性化金属法
などの接合法で必要なろう剤が必要ない。[0003] Here, the CBC substrate 2 is a eutectic liquid phase of copper and cuprous oxide formed by the reaction of copper and a small amount of oxygen on both surfaces of a ceramic substrate 2a such as alumina or aluminum nitride. Is a method in which the foil-like thin copper plates 2b and 2c are directly joined by a method of joining with a joining agent. The method of joining the copper plates 2b and 2c to the ceramic substrate 2a made of alumina or the like is as follows: the copper plates 2b and 2c made of tough pitch copper containing a small amount of oxygen and the ceramic substrate 2
This is performed by stacking a in a furnace, raising the temperature to a temperature higher than 1067 ° C. (eutectic temperature of copper and cuprous oxide), and joining with a eutectic liquid phase of copper and cuprous oxide. The melt-coagulated tissue
It has a mixed structure of copper and cuprous oxide, which serves as an adhesive. Therefore, this joining method does not require a brazing agent required in a joining method such as an activated metal method.

【０００４】銅は微量酸素を含むタフピッチ銅以外に、
無酸素銅の表面をあらかじめ酸化させたものを用いるこ
ともできる。また、炉の雰囲気ガスは窒素に少量の酸素
を添加している。実際の量産用にはベルト炉を用いて、
銅とアルミナ基板は炉の入口から搬入され加熱部を通っ
て接合され、続いて冷却部を通って冷やされてから炉の
出口より搬出される。[0004] In addition to tough pitch copper containing trace amounts of oxygen, copper
What oxidized the surface of oxygen-free copper beforehand can also be used. The atmosphere gas of the furnace is obtained by adding a small amount of oxygen to nitrogen. For actual mass production, use a belt furnace.
The copper and alumina substrates are carried in from the entrance of the furnace and joined through the heating unit, then cooled through the cooling unit and then carried out from the exit of the furnace.

【０００５】セラミックス基板に接合される銅板２ｂ，
２ｃは、接合前あるいは接合後にパターン形成される。
パターン化するには、金型を用いた打ち抜きなどの機械
加工による方法や、レジスト塗布、紫外線硬化、化学エ
ッチングからなるフォトエッチング法が用いられてい
る。銅と亜酸化銅との共晶液相による直接接合の他に
は、セラミックス基板２ａの表裏の表面にＡｇ−Ｃｕ−
Ｔｉなどの活性化金属ろう材を塗布し、その両面に箔状
の薄い銅板２ａ、２ｂをろう付する活性化金属ろう付法
でもＣＢＣ基板は製作できる。[0005] The copper plate 2b bonded to the ceramic substrate,
2c is patterned before or after joining.
For patterning, a method using mechanical processing such as punching using a mold, or a photo-etching method including resist coating, ultraviolet curing, and chemical etching is used. In addition to the direct joining by the eutectic liquid phase of copper and cuprous oxide, the Ag—Cu—
An activated metal brazing material such as Ti is applied, and a CBC substrate can also be manufactured by an activated metal brazing method in which foil-like thin copper plates 2a and 2b are brazed on both surfaces thereof.

【０００６】これらの方法により、回路パターンを形成
した主面側の銅板２ｂ上に半導体チップ３をダイボンテ
ィングし、さらに外部導出端子４を半田付けし、ワイヤ
５をボンティングして回路を組立てた後、ＣＢＣ基板２
を放熱金属ベース１の上に半田付けし、樹脂ケース６内
に充填材９を充填し、樹脂８で封止してパッケージング
を完了する。By these methods, the circuit is assembled by die-bonding the semiconductor chip 3 onto the copper plate 2b on the main surface side on which the circuit pattern is formed, further soldering the external lead-out terminals 4, and bonding the wires 5. Later, CBC substrate 2
Is soldered onto the heat dissipating metal base 1, a filler 9 is filled in the resin case 6, and sealed with the resin 8 to complete the packaging.

【０００７】[0007]

【発明が解決しようとする課題】ところで、前記のＣＢ
Ｃ基板をパワートランジスタモジュールなどの特に高耐
圧の半導体装置の基板として採用する場合には次のよう
な問題がある。すなわち、ＣＢＣ基板のセラミックス基
板２ａと銅板２ｂ、２ｃを直接接合する時に、それらの
界面に空隙１０が生じ、未接合部となる。これらの空隙
（以下ボイドと呼ぶ）１０が大きい場合には、ＣＢＣ基
板の銅板２ｂ、２ｃの凹みとなり、外観的に判別できる
ほどである。代表的なボイドの形状としては、底円の直
径が２００〜３００μｍ、高さ５０〜１００μｍの円柱
状である。未接合部は、接合時の雰囲気の酸素量、温
度、接合時間、接合方法などにより少なくすることがで
きるが、底円の直径が２ｍｍ以下のボイドを完全になく
すことは出来なかった。By the way, the above-mentioned CB
When the C substrate is used as a substrate of a semiconductor device having a particularly high withstand voltage such as a power transistor module, there are the following problems. That is, when the ceramic substrate 2a of the CBC substrate is directly bonded to the copper plates 2b and 2c, a gap 10 is formed at the interface between them, and the bonding becomes an unbonded portion. When these voids (hereinafter referred to as voids) 10 are large, the voids are formed in the copper plates 2b and 2c of the CBC substrate, and can be visually identified. A typical void shape is a column having a bottom circle diameter of 200 to 300 μm and a height of 50 to 100 μm. The unbonded portion can be reduced by the amount of oxygen in the atmosphere at the time of bonding, the temperature, the bonding time, the bonding method, and the like, but it was not possible to completely eliminate voids having a bottom circle diameter of 2 mm or less.

【０００８】この未接合部のボイド１０は、通電動作に
伴い半導体チップ３からの多量の熱をＣＢＣ基板２を介
して、放熱金属ベース１に伝達し、外部に放熱すること
を妨げるほか、主面側の銅板２ｃに回路パターンにかか
る回路電圧により、ボイド１０内で放電して回路雑音を
生じ、半導体装置を誤動作させることがあった。基板に
印加する電圧を上げていくと放電が開始する。この放電
が始まる電圧を部分放電開始電圧という。また、放電し
ている状態から印加電圧を下げていくと放電が消滅す
る。この放電が消滅する電圧を部分放電消滅電圧とい
う。部分放電消滅電圧は部分放電開始電圧より低い。例
えば、半導体装置用基板における放電開始電圧は０．８
ｋＶ以上であるが、放電消滅電圧は０．５ｋＶと低いこ
とが実測によりわかった。以後、部分放電消滅電圧を部
分放電電圧と呼ぶことにする。The void 10 at the unjoined portion transmits a large amount of heat from the semiconductor chip 3 to the heat-dissipating metal base 1 via the CBC substrate 2 in accordance with the energizing operation, and prevents heat from being radiated to the outside. Due to the circuit voltage applied to the circuit pattern on the copper plate 2c on the surface side, discharge may occur in the void 10 to generate circuit noise, which may cause the semiconductor device to malfunction. Discharge starts when the voltage applied to the substrate is increased. The voltage at which this discharge starts is called the partial discharge starting voltage. Further, when the applied voltage is reduced from the state of discharging, the discharge disappears. The voltage at which this discharge is extinguished is called the partial discharge extinguishing voltage. The partial discharge extinction voltage is lower than the partial discharge starting voltage. For example, the discharge starting voltage in a semiconductor device substrate is 0.8
Although it was kV or more, it was found by actual measurement that the discharge extinction voltage was as low as 0.5 kV. Hereinafter, the partial discharge extinction voltage is referred to as a partial discharge voltage.

【０００９】従来、ボイドの容量が約１００ｐＣ（ピコ
クーロン）と非常に低いものであったため、この放電エ
ネルギーも小さく、ほとんど問題にされていなかった
が、半導体装置や周辺装置の高度制御化により、上記の
放電の問題の重要性が増している。現状のＣＢＣ基板の
部分放電電圧は、要求されている半導体装置の耐圧より
低い。たとえば、要求電圧１．０ｋＶに対し、現状の値
は０．４〜０．９５ｋＶと低い値に留まっている。これ
を解決するため、接合時にできるボイドをなくす、大き
さを小さくする、或いは形成されたボイドを潰すことが
行われている。これらにより、部分放電電圧は増大する
が、安定して十分高い電圧値を得るまでに至っていな
い。Conventionally, since the capacity of the void was very low, about 100 pC (picocoulomb), the discharge energy was also small, and this was hardly considered a problem. The problem of discharge is of increasing importance. The current partial discharge voltage of the CBC substrate is lower than the required withstand voltage of the semiconductor device. For example, the current value is as low as 0.4 to 0.95 kV with respect to the required voltage of 1.0 kV. In order to solve this, a void formed at the time of joining is eliminated, a size is reduced, or a formed void is crushed. As a result, the partial discharge voltage increases, but it has not yet reached a sufficiently high voltage value.

【００１０】以上の点に鑑み本発明の目的は、部分放電
電圧の増大を図った半導体装置用基板を提供することに
ある。In view of the above, it is an object of the present invention to provide a semiconductor device substrate in which the partial discharge voltage is increased.

【００１１】[0011]

【課題を解決するための手段】ボイドで放電の起きる機
構は、次のように考えられる。図６（ａ）および（ｂ）
は、それぞれボイドの断面モデル図と等価回路図であ
る。１２はセラミック基板、１３は銅板、１１は未接合
部のボイドである。セラミック基板１２の厚さをｔ₂ 、
ボイド１１の高さをｔ₁ とする。The mechanism by which a discharge occurs in a void is considered as follows. FIGS. 6A and 6B
Are a sectional model diagram and an equivalent circuit diagram of a void, respectively. Reference numeral 12 denotes a ceramic substrate, 13 denotes a copper plate, and 11 denotes a void at an unjoined portion. When the thickness of the ceramic substrate 12 is t ₂ ,
The height of the void 11 is defined as t ₁ .

【００１２】図６（ｂ）の等価回路において、ボイド１
１とセラミックス基板１２とをコンデンサと見なし、そ
れらが直列接続されているものとする。ε₁ 、ε₂ はそ
れぞれボイド、セラミックス基板の誘電率である。この
等価回路を用いて未接合ボイドでの分担電圧を求めて見
る。今、外部印加電圧をＶ、空隙１１の分担電圧を
Ｖ₁ 、セラミックス基板１２の分担電圧をＶ₂ とする
と、次式が成立する。In the equivalent circuit of FIG.
1 and the ceramic substrate 12 are regarded as capacitors and they are connected in series. ε ₁ and ε ₂ are the dielectric constant of the void and the ceramic substrate, respectively. Using this equivalent circuit, a shared voltage in an unbonded void is obtained and examined. Assuming that the externally applied voltage is V, the shared voltage of the gap 11 is V ₁ , and the shared voltage of the ceramic substrate 12 is V ₂ , the following equation is established.

【００１３】[0013]

【数１】 この２式より未接合部の分担電圧Ｖ₁ が導き出される
（式(3) ）。(Equation 1) Shared voltage V ₁ of the unbonded portion from the two equations are derived (equation (3)).

【００１４】[0014]

【数２】 この分担電圧Ｖ₁ が、空気中のパッシェンの法則におけ
る圧力と放電距離との関係から求められるパッシェン電
圧Ｖ（Paschen ）を越えると放電を始めることになる。
よって放電を起こす際の外部印加電圧Ｖは式(4) のよう
になる。(Equation 2) The shared voltage V ₁ is, thus beginning the discharge exceeds a Paschen voltage is determined from the relationship between the pressure and the discharge distance in the Paschen's law in air V (Paschen).
Therefore, the externally applied voltage V at the time of causing the discharge is expressed by the following equation (4).

【００１５】[0015]

【数３】 ここで、ボイド内は窒素が入っているものとし、窒素の
誘電率をε₁ ＝１、セラミックス基板１２はアルミナと
し、アルミナの比誘電率をε₂ ＝８．５として、セラミ
ックス基板の厚さがｔ₂ ＝０．６３mmの場合について、
ボイドでの放電開始電圧を求めると、約１．０ｋＶで、
実測値とほぼ一致した。(Equation 3) Here, it is assumed that the void contains nitrogen, the dielectric constant of nitrogen is ε ₁ = 1, the ceramic substrate 12 is alumina, the relative dielectric constant of alumina is ε ₂ = 8.5, and the thickness of the ceramic substrate is Is t ₂ = 0.63 mm,
When the firing voltage at the void is determined, it is approximately 1.0 kV.
It almost agreed with the measured value.

【００１６】ボイドの発生を押さえるために、銅のセラ
ミックス板と接合する側の面に溝を付けてからセラミッ
クス板と接合することが行われている。溝を付けること
により、接合時に銅板とセラミックス板の間に捕えられ
たガスが、溝を通して逃がすことを意図している。溝を
設けた銅板とセラミックス板との接合する際に、銅と亜
酸化銅との共晶液相がその溝を埋めるが、共晶液相の量
により、溝に閉塞部ができることがあった。特に、溶け
た共晶液相の量が多くなると、１本の溝が数箇所で埋ま
り、量が少ないと、閉塞部が無いか、あっても一か所に
止まる。[0016] In order to suppress the generation of voids, it has been practiced to form a groove on the surface to be joined to the copper ceramic plate and then join it to the ceramic plate. By providing the groove, the gas trapped between the copper plate and the ceramic plate at the time of joining is intended to escape through the groove. The eutectic liquid phase of copper and cuprous oxide fills the groove when joining the copper plate with the groove and the ceramic plate, but the groove may have a closed portion depending on the amount of the eutectic liquid phase. . In particular, when the amount of the melted eutectic liquid phase is large, one groove is filled in several places, and when the amount is small, there is no clogged portion or only one place.

【００１７】１本の溝に二箇所以上の閉塞部ができる
と、その間は閉じた空間となり、閉じたボイド（以下閉
ボイドと呼ぶ）を生じる。一方、閉塞部が無いか、あっ
ても一か所に止まる場合は、開放状態のボイド（以下開
ボイドと呼ぶ）となる。閉ボイドは、銅−亜酸化銅共晶
温度（１０６７℃）近傍で閉じられるので、その内部
は、室温では、約１／５気圧になっている。パッシェン
の法則により、上の圧力では、放電の起きやすい距離で
ある閉ボイドの高さｔ₁ は、３０〜５０μｍに相当す
る。If two or more closed portions are formed in one groove, a closed space is formed therebetween, and a closed void (hereinafter, referred to as a closed void) is generated. On the other hand, in the case where there is no closed portion, or if it stops at one place even if there is, a void in an open state (hereinafter referred to as an open void). Since the closed void is closed near the eutectic temperature of copper-cuprous oxide (1067 ° C.), the inside of the closed void has a pressure of about ５ at room temperature. According to Paschen's law, at the above pressure, the height t ₁ of the closed void, which is the distance at which discharge easily occurs, corresponds to 30 to 50 μm.

【００１８】式(4) から、セラミックスと銅板を接合し
たＣＢＣ基板の未接合部での部分放電電圧を高くするに
は、ボイドの高さを小さくするか、あるいはセラミック
ス基板を厚くすれば良いことになる。しかし、セラミッ
クス基板を厚くすると、熱抵抗が増大し、通電動作時の
半導体チップから放熱金属ベースへの熱の伝達を妨げる
こととなり、半導体装置の特性を低下させる。From equation (4), to increase the partial discharge voltage at the unjoined portion of the CBC substrate where the ceramics and the copper plate are joined, it is necessary to reduce the height of the voids or increase the thickness of the ceramics substrate. become. However, when the ceramic substrate is made thicker, the thermal resistance increases, which hinders the transfer of heat from the semiconductor chip to the heat dissipating metal base during the energizing operation, and deteriorates the characteristics of the semiconductor device.

【００１９】開ボイドは、開放しているので、その内部
の圧力は、約１気圧になる。そのとき、放電の起きやす
い開ボイドの高さｔ₁ は、６〜１０μｍに相当する。し
かし、ｔ₁ がそのように小さい値であると、式(4) から
括弧内が大きくなるため、部分放電電圧は大きくなる。
上の考察および後述の実験から本発明は、セラミッック
ス基板と銅板とを接合した半導体装置用基板において、
銅板の接合面側に、深さが２０μｍ以下の浅い溝を有す
るものとする。Since the open void is open, the pressure inside it is about 1 atm. At this time, the height t ₁ of the open void where discharge easily occurs corresponds to 6 to 10 μm. However, when t ₁ is such a small value, the value in parentheses becomes large from the equation (4), so that the partial discharge voltage becomes large.
From the above considerations and the experiments described below, the present invention relates to a semiconductor device substrate in which a ceramic substrate and a copper plate are joined,
A shallow groove having a depth of 20 μm or less is provided on the joining surface side of the copper plate.

【００２０】従来設けられていた溝は、深さ５０μｍ以
上と大きく、かつ接合条件が厳しく吟味されていない場
合は、溶けた共晶液相の量が多くなり、１本の溝が数箇
所で埋まって、閉ボイドの発生が避けられなかった。閉
ボイドの圧力では閉ボイドの高さが小さい程、部分放電
電圧が高くなる領域にある。実施例に示すように２０μ
ｍ以下であると放電電圧は１．０ｋＶ以上になり、実素
子の耐圧として十分な値となる。Conventionally provided grooves are large, having a depth of 50 μm or more, and if the joining conditions are not strictly examined, the amount of the melted eutectic liquid phase increases, and one groove can be formed in several places. It was buried and closed voids were inevitable. At the pressure of the closed void, the partial discharge voltage is in a region where the smaller the height of the closed void, the higher the partial discharge voltage. 20μ as shown in the example
m or less, the discharge voltage becomes 1.0 kV or more, which is a sufficient value as the withstand voltage of the actual element.

【００２１】また、銅板の接合面側に、少なくとも一方
で開放状態の溝のみを有するものとする。少なくとも一
方で開放状態の開ボイドの場合には、内部圧力がほぼ一
気圧と高いので放電は起きにくい。また放電が起きやす
いボイドの高さでも部分放電電圧は大きくなり、実素子
の耐圧として十分な１ｋＶ以上の値となる。It is assumed that at least one open groove is provided on the joint surface side of the copper plate. In the case of at least one open void, the internal pressure is as high as about 1 atm, so that discharge is unlikely to occur. In addition, the partial discharge voltage increases even at the height of the void where discharge easily occurs, and the partial discharge voltage becomes a value of 1 kV or more, which is sufficient as the breakdown voltage of the actual element.

【００２２】[0022]

【発明の実施の形態】本発明は、溝を設けた銅板とセラ
ミックス板との接合する際の、銅と亜酸化銅との共晶液
相の量と部分放電電圧との間に密接な関係が存在するこ
とを見出した結果、なされたものである。以下図面を参
照しながら本発明の比較例および実施例について説明す
る。BEST MODE FOR CARRYING OUT THE INVENTION The present invention relates to a close relation between the amount of eutectic liquid phase of copper and cuprous oxide and the partial discharge voltage when joining a copper plate with a groove and a ceramic plate. Has been found as a result of the discovery that Hereinafter, comparative examples and examples of the present invention will be described with reference to the drawings.

【００２３】まず最初に、セラミツクス基板の製造方法
を説明する。アルミナ（Ａｌ₂ Ｏ₃ ）に焼結助材として
イットリアなどを添加して粉砕混合し、さらにポリビニ
ルブチラール、トルエン、キシレン、フタル酸ジオクチ
ルなどを添加して混練した後、ドクターブレード法によ
り、シート状に成形してグリーンシートを得る。このグ
リーンシートを所定の形状に型抜きした後、酸化雰囲気
中で７００℃に加熱し、成形体中のバインダーを除去し
た。更にその成形体を常圧の窒素、或いは窒素を含むア
ルゴン雰囲気中で１５５０〜１７５０℃に加熱焼成し、
焼結したアルミナ基板１２ａを得た。First, a method for manufacturing a ceramics substrate will be described. After adding yttria and the like as sintering aids to alumina (Al ₂ O ₃ ), pulverizing and mixing, further adding polyvinyl butyral, toluene, xylene, dioctyl phthalate and the like, kneading, and then sheet-forming by a doctor blade method. To obtain a green sheet. After the green sheet was die-cut into a predetermined shape, the green sheet was heated to 700 ° C. in an oxidizing atmosphere to remove the binder in the molded body. Further, the molded body is heated and fired at 1550 to 1750 ° C. in nitrogen atmosphere at normal pressure or an argon atmosphere containing nitrogen,
A sintered alumina substrate 12a was obtained.

【００２４】〔実施例１〕その板厚０．６３ｍｍのアル
ミナ基板１２ａに対し、その表裏の両面に、板厚０．２
ｍｍでタフピッチ銅を重ね合わせ、ベルト炉を用いて直
接接合し、ＣＢＣ基板を作成した。図２（ａ）は、接合
前の銅板１２ｂの断面図、図２（ｂ）は平面図である。
ロールによる転造で断面形状が深さ２０μｍ、幅２００
μｍの三角形の溝１３が設けられている。溝１３間の間
隔は３ｍｍである。溝１３の断面形状は加工法により種
々のものが可能である。[Example 1] On an alumina substrate 12a having a thickness of 0.63 mm, a thickness of 0.2
mm, tough pitch copper was superimposed and directly joined using a belt furnace to prepare a CBC substrate. FIG. 2A is a cross-sectional view of the copper plate 12b before joining, and FIG. 2B is a plan view.
Rolled by a roll, the cross-sectional shape is 20 μm in depth and 200 in width
A μm triangular groove 13 is provided. The interval between the grooves 13 is 3 mm. Various shapes of the cross section of the groove 13 are possible depending on a processing method.

【００２５】ベルト炉は、全長８ｍで、各ヒータの温度
設定はＮｏ．１ヒータ５５０℃、Ｎｏ．２ヒータ６６０
℃、Ｎｏ．３ヒータ８５０℃、Ｎｏ．４ヒータ１０００
℃、Ｎｏ．５ヒータ１０９７℃、Ｎｏ．６ヒータ１１０
０℃とし、ベルトの搬送速度は１００ｍｍ／分とした。
雰囲気ガスは窒素に酸素を１０ｐｐｍ添加した。ＣＢＣ
基板の部分放電電圧は１．０ｋＶであった。The belt furnace has a total length of 8 m, and the temperature of each heater is set to No. No. 1 heater 550 ° C, No. 2 heater 660
° C, No. No. 3 heater 850 ° C, No. 4 heater 1000
° C, No. No. 5 heater 1097 ° C., No. 5 6 heater 110
The temperature was set to 0 ° C., and the belt conveyance speed was set to 100 mm / min.
As an atmosphere gas, 10 ppm of oxygen was added to nitrogen. CBC
The partial discharge voltage of the substrate was 1.0 kV.

【００２６】超音波映像装置により接合面を観察しとこ
ろ銅電極に設けられた溝の数本に、多数の閉塞部が見ら
れ、閉ボイドが形成されていた。本実施例の接合条件で
は、銅と亜酸化銅との共晶液相が多かったと思われる。 〔実施例２〕溝の高さを１０μｍ、幅２００μｍとした
タフピッチ銅の銅板を用い、比較例と同じベルト炉で、
同様にして直接接合し、ＣＢＣ基板を作成した。Observation of the joint surface with an ultrasonic imaging apparatus revealed that many closed portions were found in some of the grooves provided in the copper electrode, and closed voids were formed. It seems that the eutectic liquid phase of copper and cuprous oxide was large under the bonding conditions of this example. Example 2 Using a tough pitch copper plate having a groove height of 10 μm and a width of 200 μm, using the same belt furnace as the comparative example,
Similarly, direct bonding was performed to form a CBC substrate.

【００２７】そのＣＢＣ基板の表裏の銅板に電圧を印加
して放電試験を行ったところ、部分放電電圧は、１．７
ｋＶであった。超音波映像装置により接合面を観察し
た。図３は、接合面の超音波映像図であり、銅板１２ｂ
に設けられた溝１３の数本に、多数の閉塞部１４が見ら
れ、閉ボイド１５が形成されていた。When a discharge test was performed by applying a voltage to the copper plates on the front and back of the CBC substrate, the partial discharge voltage was 1.7.
kV. The joint surface was observed with an ultrasonic imaging device. FIG. 3 is an ultrasonic image diagram of the bonding surface, and shows the copper plate 12b.
A large number of closed portions 14 were found in some of the grooves 13 provided in the, and closed voids 15 were formed.

【００２８】実施例１より部分放電電圧が高かったの
は、セラミックス基板１２ａと銅板１２ｂとの間の閉ボ
イド１５の高さを１０μｍとしたためと考えられる。こ
のＣＢＣ基板を用い、トランジスタチップをダイボンテ
ィングし、トランジスタモジュールを作製した。そのト
ランジスタモジュールでは、１．７ｋＶまで放電をしな
かった。従って、回路雑音を生じ、半導体装置を誤動作
させることも無くなると考えられる。It is considered that the reason why the partial discharge voltage was higher than that in Example 1 is that the height of the closed void 15 between the ceramics substrate 12a and the copper plate 12b was 10 μm. Using this CBC substrate, a transistor chip was die-bonded to produce a transistor module. The transistor module did not discharge up to 1.7 kV. Therefore, it is considered that circuit noise does not occur and the semiconductor device does not malfunction.

【００２９】更に溝の高さを変えた場合の放電電圧の実
験をおこなった。図４は溝の高さと部分放電電圧との関
係を示す特性図である。溝の高さを２０μｍ以下にすれ
ば部分放電電圧は１．０ｋＶ以上に高くできることがわ
かる。 〔実施例３〕実施例１と同じく溝の高さを２０μｍとし
たタフピッチ銅の銅板を用い、ベルト炉のヒータの温度
設定をＮｏ．１ヒータ５５０℃、Ｎｏ．２ヒータ６６０
℃、Ｎｏ．３ヒータ８５０℃、Ｎｏ．４ヒータ１０００
℃、Ｎｏ．６ヒータ１１００℃と比較例および実施例１
と同じにし、Ｎｏ．５ヒータだけ１０９５℃と変えた。
雰囲気ガスは窒素に酸素を１０ｐｐｍ添加したものと
し、ベルトの搬送速度は１００ｍｍ／分として直接接合
し、ＣＢＣ基板を作成した。Further, an experiment was performed on the discharge voltage when the height of the groove was changed. FIG. 4 is a characteristic diagram showing the relationship between the groove height and the partial discharge voltage. It is understood that the partial discharge voltage can be increased to 1.0 kV or more by setting the height of the groove to 20 μm or less. Example 3 As in Example 1, a tough pitch copper copper plate having a groove height of 20 μm was used, and the temperature of the heater of the belt furnace was set to No. No. 1 heater 550 ° C, No. 2 heater 660
° C, No. No. 3 heater 850 ° C, No. 4 heater 1000
° C, No. Comparative Example and Example 1 with 6 heaters 1100 ° C
No. The temperature was changed to 1095 ° C. for only 5 heaters.
The atmosphere gas was obtained by adding 10 ppm of oxygen to nitrogen, and the belt was conveyed at a conveying speed of 100 mm / min. To directly join to form a CBC substrate.

【００３０】そのＣＢＣ基板の表裏の銅板に電圧を印加
して放電試験を行ったところ、部分放電電圧は、１．４
ｋＶであった。超音波映像装置により接合面を観察し
た。図１は、接合面の超音波映像図であり、銅電極に付
けられた溝に、稀に閉塞部１４が見られたが、複数の閉
塞部１４が形成された溝は無かった。すなわち開ボイド
１６のみであった。When a discharge test was performed by applying a voltage to the copper plates on the front and back of the CBC substrate, the partial discharge voltage was 1.4.
kV. The joint surface was observed with an ultrasonic imaging device. FIG. 1 is an ultrasonic image of the joint surface, in which a groove 14 provided on a copper electrode rarely has a closed portion 14, but there is no groove formed with a plurality of closed portions 14. That is, only the open void 16 was present.

【００３１】ベルト炉のヒータの温度設定を僅かに下げ
ただけであるが、溶けた共晶液相の量が少なく、閉ボイ
ドができなかったと考えられる。この結果から、ＣＢＣ
基板の部分放電電圧は、セラミックス基板と銅板との間
で閉ボイドを無くし、開ボイドのみとすれば、増大させ
ることができることがわかる。Although the temperature setting of the heater of the belt furnace was only slightly lowered, it is considered that the amount of the melted eutectic liquid phase was small and a closed void could not be formed. From this result, CBC
It can be seen that the partial discharge voltage of the substrate can be increased by eliminating closed voids between the ceramic substrate and the copper plate and leaving only open voids.

【００３２】〔実施例４〕溝の高さを３０μｍとしたタ
フピッチ銅の銅板を用い、ベルト炉の条件は実施例３と
同じにして直接接合し、ＣＢＣ基板を作成した。そのＣ
ＢＣ基板の表裏の銅板に電圧を印加して放電試験を行っ
たところ、部分放電電圧は、１．４ｋＶであった。Example 4 A tough pitch copper copper plate having a groove height of 30 μm was used, and the conditions of the belt furnace were the same as in Example 3 to directly join to produce a CBC substrate. That C
When a discharge test was performed by applying a voltage to the copper plates on the front and back of the BC substrate, the partial discharge voltage was 1.4 kV.

【００３３】この例でも超音波映像装置により接合面を
観察した結果、極稀に閉塞部が見られたが、複数の閉塞
部が形成された溝は無く、開ボイドのみであった。従っ
て、炉の温度、酸素濃度、接合時間等の条件を吟味して
開ボイドのみとすれば、溝の大きな同板を用いても部分
放電電圧を高くすることができる。Also in this example, as a result of observing the joint surface with an ultrasonic imaging apparatus, a closed portion was extremely rarely found, but there was no groove in which a plurality of closed portions were formed, and only an open void was formed. Therefore, if only the open voids are examined by examining conditions such as the furnace temperature, oxygen concentration, and bonding time, the partial discharge voltage can be increased even if the same plate having a large groove is used.

【００３４】[0034]

【発明の効果】以上に述べたように本発明によれば、セ
ラミッックス基板と銅板とを接合した半導体装置用基板
において、銅板の接合面側に、深さが２０μｍ以下の浅
い溝を設け、または銅板の接合面側に、設けられた１０
μｍ以上の浅い溝を、接合時の炉の温度、酸素濃度、接
合時間等を最適化して少なくとも一方で開放状態とする
ことにより、セラミックス基板と銅板のボイドで発生し
ていた放電を抑え、ＣＢＣ基板の使用電圧を高めること
ができる。As described above, according to the present invention, in a semiconductor device substrate in which a ceramic substrate and a copper plate are bonded, a shallow groove having a depth of 20 μm or less is provided on the bonding surface side of the copper plate. 10 provided on the joint surface side of the copper plate
By optimizing the furnace temperature, oxygen concentration, bonding time, etc. at the time of bonding, shallow grooves of at least one μm are opened at least on one side to suppress discharges generated in the voids between the ceramic substrate and the copper plate. The working voltage of the substrate can be increased.

【００３５】すなわち、半導体装置用の基板として部分
放電電圧の高いＣＢＣ基板が得られ、半導体装置を誤動
作させるような雑音を生じることが無く、特にパワート
ランジスタモジュールなどの半導体装置の耐圧の向上や
信頼性の向上に大きく寄与できる。That is, a CBC substrate having a high partial discharge voltage can be obtained as a substrate for a semiconductor device, and no noise that causes the semiconductor device to malfunction is generated. Can greatly contribute to the improvement of performance.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明実施例２のＣＢＣ基板の接合面の超音波
映像図FIG. 1 is an ultrasonic image of a bonding surface of a CBC substrate according to a second embodiment of the present invention.

【図２】（ａ）は銅板の断面図、（ｂ）は平面図2A is a cross-sectional view of a copper plate, and FIG. 2B is a plan view.

【図３】本発明実施例１のＣＢＣ基板の接合面の超音波
映像図FIG. 3 is an ultrasonic image diagram of a bonding surface of the CBC substrate according to the first embodiment of the present invention.

【図４】溝の深さと部分放電電圧との関係を示す特性図FIG. 4 is a characteristic diagram showing a relationship between a groove depth and a partial discharge voltage.

【図５】ＣＢＣ基板を用いたトランジスタモジュールの
断面図FIG. 5 is a cross-sectional view of a transistor module using a CBC substrate.

【図６】（ａ）はボイドの断面モデル図、（ｂ）はその
等価回路図6A is a cross-sectional model diagram of a void, and FIG. 6B is an equivalent circuit diagram thereof.

【符号の説明】[Explanation of symbols]

１ 放熱金属ベース ２ ＣＢＣ基板 ２ａ セラミックス基板 ２ｂ、２ｃ 銅板 ３ 半導体チップ ４ 外部導出端子 ５ ボンディングワイヤ ６ 樹脂ケース ７ 端子ブロック ８ 封止樹脂 ９ ゲル状充填材 １０ ボイド １２ａ セラミックス基板またはアルミナ基板 １２ｂ 銅板 １２ｄ 共晶層 １３ 溝 １４ 閉塞部 １５ 閉ボイド １６ 開ボイド Reference Signs List 1 heat radiation metal base 2 CBC substrate 2a ceramic substrate 2b, 2c copper plate 3 semiconductor chip 4 external lead-out terminal 5 bonding wire 6 resin case 7 terminal block 8 sealing resin 9 gel filler 10 void 12a ceramic substrate or alumina substrate 12b copper plate 12d Eutectic layer 13 Groove 14 Closed part 15 Closed void 16 Open void

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Claims (2)

【特許請求の範囲】[Claims] 【請求項１】セラミッックス基板と銅板とを接合した半
導体装置用基板において、銅板の接合面側に、深さが２
０μｍ以下の浅い溝を有することを特徴とする半導体装
置用基板。1. A semiconductor device substrate in which a ceramic substrate and a copper plate are bonded to each other.
A semiconductor device substrate having a shallow groove of 0 μm or less. 【請求項２】セラミッックス基板と銅板とを接合した半
導体装置用基板において、銅板の接合面側に、少なくと
も一方で開放状態である溝のみを有することを特徴とす
る半導体装置用基板。2. A substrate for a semiconductor device in which a ceramic substrate and a copper plate are joined, the semiconductor device substrate having at least one open groove only on the joint surface side of the copper plate.