JP2000031290A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 不均一な温度上昇が発生した場合においても
高感度測定可能な温度検知素子を、チップ面積の増大を
伴うことなくパワーICに搭載する。 【解決手段】 パワー半導体素子1のポリシリコンゲー
ト電極10に連続して配置されたp+ ドープドポリシリ
コン21a、n+ ドープドポリシリコン領域22、p+
ドープドポリシリコン領域21bからなる温度検知部
を、パワーセルブロック4の機能領域の上部に配置す
る。n+ ドープドポリシリコン領域22とp+ドープド
ポリシリコン領域21bとで構成されるpn接合ダイオ
ードが温度検知素子17として機能する。p+ ドープド
ポリシリコン21aは、ポリシリコンゲート電極10と
n+ ドープドポリシリコン領域22とを電気的に分離す
るための領域である。
高感度測定可能な温度検知素子を、チップ面積の増大を
伴うことなくパワーICに搭載する。 【解決手段】 パワー半導体素子1のポリシリコンゲー
ト電極10に連続して配置されたp+ ドープドポリシリ
コン21a、n+ ドープドポリシリコン領域22、p+
ドープドポリシリコン領域21bからなる温度検知部
を、パワーセルブロック4の機能領域の上部に配置す
る。n+ ドープドポリシリコン領域22とp+ドープド
ポリシリコン領域21bとで構成されるpn接合ダイオ
ードが温度検知素子17として機能する。p+ ドープド
ポリシリコン21aは、ポリシリコンゲート電極10と
n+ ドープドポリシリコン領域22とを電気的に分離す
るための領域である。
Description
【0001】
【発明の属する技術分野】本発明は電力用半導体装置
(パワー半導体装置)に係り、特に温度検知素子を搭載
したパワー半導体素子、パワーICおよび温度検知素子
の配置及び周辺構造に関する。
(パワー半導体装置)に係り、特に温度検知素子を搭載
したパワー半導体素子、パワーICおよび温度検知素子
の配置及び周辺構造に関する。
【0002】
【従来の技術】温度検知素子を搭載した従来のパワーI
Cとして、特開平7−66402号公報に記載のICが
知られている。図11は、この特開平7−66402号
公報に記載のパワーICの平面図の一部で、図12は図
11のY−Y方向に沿った断面図である。図11および
図12に示すように、出力段のパワー半導体素子部1に
隣接して、このパワー半導体素子部1と同一半導体チッ
プ上に、パワー半導体素子部1を駆動制御するための回
路や保護回路からなるIC部2が配置されている。この
パワーICの温度検知素子717は、パワー半導体素子
部1の機能領域の外部に専用領域を設けて作り込んであ
る。この温度検知素子717の出力は、IC部2中に配
置された保護回路に、図示を省略した表面配線を介して
接続されている。
Cとして、特開平7−66402号公報に記載のICが
知られている。図11は、この特開平7−66402号
公報に記載のパワーICの平面図の一部で、図12は図
11のY−Y方向に沿った断面図である。図11および
図12に示すように、出力段のパワー半導体素子部1に
隣接して、このパワー半導体素子部1と同一半導体チッ
プ上に、パワー半導体素子部1を駆動制御するための回
路や保護回路からなるIC部2が配置されている。この
パワーICの温度検知素子717は、パワー半導体素子
部1の機能領域の外部に専用領域を設けて作り込んであ
る。この温度検知素子717の出力は、IC部2中に配
置された保護回路に、図示を省略した表面配線を介して
接続されている。
【0003】この従来のパワーICの出力段のパワー半
導体素子部1は、一般に、種々の負荷回路に接続されて
いる。例えば、この負荷回路が短絡した場合、パワー半
導体素子部1には過大な電力が加わるため、パワー半導
体素子部1は発熱する。この熱はp型基板3及びフィー
ルド酸化膜13等を通って、温度検知素子717に伝え
られる。そして温度検知素子717の検知結果が所定の
温度を超えた時に、保護回路が働いてパワー半導体素子
部1のゲート電流を遮断するなどして、パワー半導体素
子部1の破壊を防止するように構成されている。
導体素子部1は、一般に、種々の負荷回路に接続されて
いる。例えば、この負荷回路が短絡した場合、パワー半
導体素子部1には過大な電力が加わるため、パワー半導
体素子部1は発熱する。この熱はp型基板3及びフィー
ルド酸化膜13等を通って、温度検知素子717に伝え
られる。そして温度検知素子717の検知結果が所定の
温度を超えた時に、保護回路が働いてパワー半導体素子
部1のゲート電流を遮断するなどして、パワー半導体素
子部1の破壊を防止するように構成されている。
【0004】
【発明が解決しようとする課題】しかし、図12のよう
にp型基板3上に温度検知素子717を配置して、温度
検知部5を新規に作り込む場合には、この温度検知部5
を配置するための専用のスペースが新たに必要であり、
チップサイズが大型化するという不具合が生じる。
にp型基板3上に温度検知素子717を配置して、温度
検知部5を新規に作り込む場合には、この温度検知部5
を配置するための専用のスペースが新たに必要であり、
チップサイズが大型化するという不具合が生じる。
【0005】また、従来の温度検知素子は配置の自由度
が小さく、発熱源となる電流経路の近傍に配置できな
い。熱は発熱源からの熱伝導で輸送されるが、熱経路が
長く、熱抵抗が大きい。従って、発熱温度をより正確か
つ迅速に検知することが出来ないと言う問題点があっ
た。
が小さく、発熱源となる電流経路の近傍に配置できな
い。熱は発熱源からの熱伝導で輸送されるが、熱経路が
長く、熱抵抗が大きい。従って、発熱温度をより正確か
つ迅速に検知することが出来ないと言う問題点があっ
た。
【0006】また、パワーセルブロック4の形状が複雑
な場合や製造バラツキ等の原因により発熱が一様でない
場合には、図11に示すようにパワーセルブロック4の
1ケ所だけに温度検知素子717を配置したのでは、正
確に温度を検知することや、温度上昇に迅速に対応でき
ないという問題があった。
な場合や製造バラツキ等の原因により発熱が一様でない
場合には、図11に示すようにパワーセルブロック4の
1ケ所だけに温度検知素子717を配置したのでは、正
確に温度を検知することや、温度上昇に迅速に対応でき
ないという問題があった。
【0007】もし、パワーセルブロック4の複数箇所に
複数の温度検知素子717を配置すれば、それぞれ専用
の面積を占有するので、ますます、チップサイズが大型
化するという問題が生じる。
複数の温度検知素子717を配置すれば、それぞれ専用
の面積を占有するので、ますます、チップサイズが大型
化するという問題が生じる。
【0008】さらに、図12のように温度検知部5の専
用のスペースを設けるためには、ウェル中に図11に示
すような凹部を設ける等のパターン形状の工夫が必要
で、パワー半導体素子部1の構造が複雑化するという問
題点も発生する。
用のスペースを設けるためには、ウェル中に図11に示
すような凹部を設ける等のパターン形状の工夫が必要
で、パワー半導体素子部1の構造が複雑化するという問
題点も発生する。
【0009】特に、図11に示すような凹部は、凹部の
コーナ部に電界集中が発生するので高耐圧化にも不利な
影響を与える。
コーナ部に電界集中が発生するので高耐圧化にも不利な
影響を与える。
【0010】本発明はこのような従来の半導体装置の問
題点に着目してなされたものである。
題点に着目してなされたものである。
【0011】即ち、本発明は、パワー半導体素子部の面
積を、その機能領域として必要最低限の面積よりも大き
くすることなく、温度検知素子を搭載し、これにより発
熱温度を正確かつ迅速に検知することが可能なパワーI
C等の半導体装置を提供することを目的とする。
積を、その機能領域として必要最低限の面積よりも大き
くすることなく、温度検知素子を搭載し、これにより発
熱温度を正確かつ迅速に検知することが可能なパワーI
C等の半導体装置を提供することを目的とする。
【0012】本発明の他の目的は、チップ上のある一部
分での異常発熱も、正確かつ迅速に検知することが可能
で、信頼性の高い半導体装置を提供することである。
分での異常発熱も、正確かつ迅速に検知することが可能
で、信頼性の高い半導体装置を提供することである。
【0013】本発明のさらに他の目的は、パターン形状
等の構造を複雑化することなく、簡単な構造で温度検知
素子を搭載可能であり、このため、製造単価の安く、製
造歩留まりの高い半導体装置を提供することである。
等の構造を複雑化することなく、簡単な構造で温度検知
素子を搭載可能であり、このため、製造単価の安く、製
造歩留まりの高い半導体装置を提供することである。
【0014】
【課題を解決するための手段】上記目的を達成するた
め、この発明による半導体装置は、p型ポリシリコン領
域およびn型ポリシリコン領域からなるpn接合ダイオ
ードを温度検知素子とし、この温度検知素子をパワー半
導体素子の機能領域の上部に配置したことを特徴とす
る。ここで、「p型ポリシリコン領域」とはボロン
(B)等のp型の不純物を添加したいわゆるドープドポ
リシリコンであり、「n型ポリシリコン領域」とは砒素
(As)、アンチモン(Sb)、燐(P)等のn型の不
純物を添加したドープドポリシリコンを言う。「パワー
半導体素子の機能領域」とは、そのパワー半導体素子の
耐圧やブロッキング特性等の所定の定格性能を維持する
ために必須な領域のことを言う。
め、この発明による半導体装置は、p型ポリシリコン領
域およびn型ポリシリコン領域からなるpn接合ダイオ
ードを温度検知素子とし、この温度検知素子をパワー半
導体素子の機能領域の上部に配置したことを特徴とす
る。ここで、「p型ポリシリコン領域」とはボロン
(B)等のp型の不純物を添加したいわゆるドープドポ
リシリコンであり、「n型ポリシリコン領域」とは砒素
(As)、アンチモン(Sb)、燐(P)等のn型の不
純物を添加したドープドポリシリコンを言う。「パワー
半導体素子の機能領域」とは、そのパワー半導体素子の
耐圧やブロッキング特性等の所定の定格性能を維持する
ために必須な領域のことを言う。
【0015】すなわち本発明によれば、その定格性能を
維持・確保するために必要であるが、いわば空きスペー
ス(デッドスペース)となっているパワー半導体素子の
機能領域の上部の面積を有効に使うことにより、特別な
面積を占有することなく温度検知素子を配置できる。
維持・確保するために必要であるが、いわば空きスペー
ス(デッドスペース)となっているパワー半導体素子の
機能領域の上部の面積を有効に使うことにより、特別な
面積を占有することなく温度検知素子を配置できる。
【0016】本発明のパワー半導体素子は、DMOS
(二重拡散MOSFET:Double-diffused MOSFET)、
U字型の溝部を有したトレンチゲート型パワーMOSF
ET、V字型の溝部にゲートを構成したVMOS(V-gr
ooved MOSFET)、平面型(横型)のパワーMOSFE
T、IGBT(絶縁ゲート型バイポーラトランジスタ:
Insulated Gate Bipolar Transistor)、静電誘導トラ
ンジスタ(SIT)、静電誘導サイリスタ(SIサイリ
スタ)等の種々の半導体素子が適用可能である。
(二重拡散MOSFET:Double-diffused MOSFET)、
U字型の溝部を有したトレンチゲート型パワーMOSF
ET、V字型の溝部にゲートを構成したVMOS(V-gr
ooved MOSFET)、平面型(横型)のパワーMOSFE
T、IGBT(絶縁ゲート型バイポーラトランジスタ:
Insulated Gate Bipolar Transistor)、静電誘導トラ
ンジスタ(SIT)、静電誘導サイリスタ(SIサイリ
スタ)等の種々の半導体素子が適用可能である。
【0017】これらのパワー半導体素子が、第1導電型
ポリシリコンゲート電極を有していれば、温度検知素子
はポリシリコンゲート電極と一体で形成できるので好都
合である。即ち、温度検知素子を第1導電型ポリシリコ
ン領域と、第1の第2導電型ポリシリコン領域とから構
成し、ポリシリコンゲート電極と第1導電型ポリシリコ
ン領域との間に、ポリシリコンゲート電極と第1導電型
ポリシリコン領域とに接して、第2の第2導電型ポリシ
リコン領域を有するようにすればよい。ここで、「第1
導電型」と「第2導電型」とは互いに反対導電型であ
る。すなわち第1導電型がn型であれば第2導電型はp
型であり、第1導電型がp型であれば第2導電型はn型
である。したがって、例えばn+ ドープドポリシリコン
ゲート電極を有するnMOSFETがパワー半導体素子
であれば、n+ ドープドポリシリコンゲート電極/p+
ドープドポリシリコン領域/n+ドープドポリシリコン
領域/p+ドープドポリシリコン領域が連続的に形成さ
れ、これらのドーピングはイオン注入等により選択的に
行えばよい。
ポリシリコンゲート電極を有していれば、温度検知素子
はポリシリコンゲート電極と一体で形成できるので好都
合である。即ち、温度検知素子を第1導電型ポリシリコ
ン領域と、第1の第2導電型ポリシリコン領域とから構
成し、ポリシリコンゲート電極と第1導電型ポリシリコ
ン領域との間に、ポリシリコンゲート電極と第1導電型
ポリシリコン領域とに接して、第2の第2導電型ポリシ
リコン領域を有するようにすればよい。ここで、「第1
導電型」と「第2導電型」とは互いに反対導電型であ
る。すなわち第1導電型がn型であれば第2導電型はp
型であり、第1導電型がp型であれば第2導電型はn型
である。したがって、例えばn+ ドープドポリシリコン
ゲート電極を有するnMOSFETがパワー半導体素子
であれば、n+ ドープドポリシリコンゲート電極/p+
ドープドポリシリコン領域/n+ドープドポリシリコン
領域/p+ドープドポリシリコン領域が連続的に形成さ
れ、これらのドーピングはイオン注入等により選択的に
行えばよい。
【0018】より具体的には、パワー半導体素子は第1
導電型の埋込ドレイン領域と、この第1導電型の埋込ド
レイン領域の上部の第1導電型ウェルと、このウェルの
表面に形成された第2導電型ベース領域と、このベース
領域とは離間してウェル中に配置された第1導電型シン
カーと、ベース領域の一部の上部およびウェルの一部の
上部に設けられたゲート絶縁膜と、ゲート絶縁膜の上部
に設けられたポリシリコンゲート電極とを少なくとも具
備し、第1および第2の第2導電型ポリシリコン領域お
よび第1導電型ポリシリコン領域はベース領域とシンカ
ーの間のウェルの上方に配置されていることが好まし
い。
導電型の埋込ドレイン領域と、この第1導電型の埋込ド
レイン領域の上部の第1導電型ウェルと、このウェルの
表面に形成された第2導電型ベース領域と、このベース
領域とは離間してウェル中に配置された第1導電型シン
カーと、ベース領域の一部の上部およびウェルの一部の
上部に設けられたゲート絶縁膜と、ゲート絶縁膜の上部
に設けられたポリシリコンゲート電極とを少なくとも具
備し、第1および第2の第2導電型ポリシリコン領域お
よび第1導電型ポリシリコン領域はベース領域とシンカ
ーの間のウェルの上方に配置されていることが好まし
い。
【0019】但し、これらのパワー半導体素子が、必ず
しもポリシリコンゲート電極を有していなくてもよい。
例えば、タングステン(W)、モリブデン(Mo)、チ
タン(Ti)等の高融点金属、これらの高融点金属のシ
リサイド(WSi2,MoSi2,TiSi2)、あるい
はポリサイドゲート電極を有したパワー半導体素子にも
適用可能である。これら高融点金属、高融点金属シリサ
イド、ポリサイドからなるゲート電極に、第1導電型ポ
リシリコン領域と第1の第2導電型ポリシリコン領域と
から構成された温度検知素子を接続することは容易に可
能であるからである。また、必ずしもゲート電極に温度
検知素子を接続しなくても、パワー半導体素子の機能領
域の上部に配置されていればよい。
しもポリシリコンゲート電極を有していなくてもよい。
例えば、タングステン(W)、モリブデン(Mo)、チ
タン(Ti)等の高融点金属、これらの高融点金属のシ
リサイド(WSi2,MoSi2,TiSi2)、あるい
はポリサイドゲート電極を有したパワー半導体素子にも
適用可能である。これら高融点金属、高融点金属シリサ
イド、ポリサイドからなるゲート電極に、第1導電型ポ
リシリコン領域と第1の第2導電型ポリシリコン領域と
から構成された温度検知素子を接続することは容易に可
能であるからである。また、必ずしもゲート電極に温度
検知素子を接続しなくても、パワー半導体素子の機能領
域の上部に配置されていればよい。
【0020】更に、温度検知素子は複数個あり、パワー
半導体素子の機能領域の上部に分割配置されていること
が好ましい。この場合、複数個の温度検知素子は、それ
ぞれ、互いに共通の第1の主電極、及び互いに独立な第
2の主電極を有するように構成すればよい。「第1の主
電極」とは、アノード電極又は、カソード電極の意であ
り、「第2の主電極」とは第1の主電極に対向するカソ
ード電極、又はアノード電極の意である。すなわち、ア
ノード電極が共通ならばカソード電極は互いに独立で、
カソード電極が共通ならばアノード電極は互いに独立と
なる。例えば、パワー半導体素子の複数の集合であるパ
ワーセルブロックの周辺部に独立した複数個の温度検知
素子を配置し、これらの温度検知素子のそれぞれで温度
を検知すれば、パワーセルブロックが大面積であって
も、具体的にどこで異常な発熱があるかが分かる。この
ため、パワーセルブロックの形状が複雑で且つ大面積な
場合であっても、あるいは製造バラツキ等によりパワー
セルブロック内の発熱が一様でない場合であっても、温
度上昇を正確に検知し、保護回路が迅速に対応できるの
でパワー半導体素子の破損が防止できる。
半導体素子の機能領域の上部に分割配置されていること
が好ましい。この場合、複数個の温度検知素子は、それ
ぞれ、互いに共通の第1の主電極、及び互いに独立な第
2の主電極を有するように構成すればよい。「第1の主
電極」とは、アノード電極又は、カソード電極の意であ
り、「第2の主電極」とは第1の主電極に対向するカソ
ード電極、又はアノード電極の意である。すなわち、ア
ノード電極が共通ならばカソード電極は互いに独立で、
カソード電極が共通ならばアノード電極は互いに独立と
なる。例えば、パワー半導体素子の複数の集合であるパ
ワーセルブロックの周辺部に独立した複数個の温度検知
素子を配置し、これらの温度検知素子のそれぞれで温度
を検知すれば、パワーセルブロックが大面積であって
も、具体的にどこで異常な発熱があるかが分かる。この
ため、パワーセルブロックの形状が複雑で且つ大面積な
場合であっても、あるいは製造バラツキ等によりパワー
セルブロック内の発熱が一様でない場合であっても、温
度上昇を正確に検知し、保護回路が迅速に対応できるの
でパワー半導体素子の破損が防止できる。
【0021】さらに、本発明の特徴において、第1の第
2導電型ポリシリコン領域に隣接して、第1導電型ポリ
シリコン領域(第1の第1導電型ポリシリコン領域)と
は異なる他の第1導電型ポリシリコン領域(第2の第1
導電型ポリシリコン領域)がさらに配置され、この第2
の第1導電型ポリシリコン領域に隣接して、第3の第2
導電型ポリシリコン領域が配置され、温度検知素子を構
成してもよい。第1の第1導電型ポリシリコン領域と、
第1の第2導電型ポリシリコン領域とから第1のpn接
合ダイオードが形成され、第2の第1導電型ポリシリコ
ン領域と、第3の第2導電型ポリシリコン領域とから第
2のpn接合ダイオードが形成される。したがって、第
1及び第2のpn接合ダイオードの直列接続で、温度検
知素子が構成される。2つのpn接合ダイオードの直列
接続とすることにより、より信頼性が高く、かつ高感度
な温度検知素子が実現できる。
2導電型ポリシリコン領域に隣接して、第1導電型ポリ
シリコン領域(第1の第1導電型ポリシリコン領域)と
は異なる他の第1導電型ポリシリコン領域(第2の第1
導電型ポリシリコン領域)がさらに配置され、この第2
の第1導電型ポリシリコン領域に隣接して、第3の第2
導電型ポリシリコン領域が配置され、温度検知素子を構
成してもよい。第1の第1導電型ポリシリコン領域と、
第1の第2導電型ポリシリコン領域とから第1のpn接
合ダイオードが形成され、第2の第1導電型ポリシリコ
ン領域と、第3の第2導電型ポリシリコン領域とから第
2のpn接合ダイオードが形成される。したがって、第
1及び第2のpn接合ダイオードの直列接続で、温度検
知素子が構成される。2つのpn接合ダイオードの直列
接続とすることにより、より信頼性が高く、かつ高感度
な温度検知素子が実現できる。
【0022】なお、本発明の半導体装置は、ディスクリ
ートデバイスでも良く、パワー半導体素子と同一チップ
上に、パワー半導体素子の駆動・制御回路と、温度検知
素子からの信号を入力する保護回路を搭載したパワーI
Cでもよい。ディスクリートデバイスの場合は、パワー
半導体素子の駆動・制御回路や温度検知素子からの信号
を入力する保護回路を搭載したICチップを、このディ
スクリートデバイスの近傍に配置し、ワイヤボンディン
グや金属配線でICチップとディスクリートデバイスを
互いに接続すればよい。いずれにしても、温度検知素子
を構成するための専用の面積が不要であるため、ディス
クリートデバイス又はパワーICのチップ面積が増大す
ることはない。
ートデバイスでも良く、パワー半導体素子と同一チップ
上に、パワー半導体素子の駆動・制御回路と、温度検知
素子からの信号を入力する保護回路を搭載したパワーI
Cでもよい。ディスクリートデバイスの場合は、パワー
半導体素子の駆動・制御回路や温度検知素子からの信号
を入力する保護回路を搭載したICチップを、このディ
スクリートデバイスの近傍に配置し、ワイヤボンディン
グや金属配線でICチップとディスクリートデバイスを
互いに接続すればよい。いずれにしても、温度検知素子
を構成するための専用の面積が不要であるため、ディス
クリートデバイス又はパワーICのチップ面積が増大す
ることはない。
【0023】
【発明の効果】本発明によれば、パワー半導体素子の機
能領域の上部、即ちパワー半導体素子の耐圧・ブロッキ
ング特性等の定格性能を維持するために必須な領域内の
上部に、温度検知素子を形成出来るので、温度検知素子
の形成によるパワー半導体素子部の面積の増大はない。
能領域の上部、即ちパワー半導体素子の耐圧・ブロッキ
ング特性等の定格性能を維持するために必須な領域内の
上部に、温度検知素子を形成出来るので、温度検知素子
の形成によるパワー半導体素子部の面積の増大はない。
【0024】同様に、温度検知素子を構成するための専
用の面積が不要であるため、パワーICを構成した場合
にも、そのICチップ面積の小型化が容易である。
用の面積が不要であるため、パワーICを構成した場合
にも、そのICチップ面積の小型化が容易である。
【0025】また、本発明によれば、温度検知素子の配
置の自由度が大きく、温度検知素子を発熱源となる主電
流経路の真上、若しくはその極近傍に配置でき、発熱源
からの熱抵抗が小さい。従って、発熱温度をより正確か
つ迅速に検知することが可能となる。
置の自由度が大きく、温度検知素子を発熱源となる主電
流経路の真上、若しくはその極近傍に配置でき、発熱源
からの熱抵抗が小さい。従って、発熱温度をより正確か
つ迅速に検知することが可能となる。
【0026】本発明によれば、パターン形状等の構造を
複雑化することなく、簡単な構造で温度検知素子をパワ
ー半導体素子の機能領域の上部に配置し搭載することが
可能である。
複雑化することなく、簡単な構造で温度検知素子をパワ
ー半導体素子の機能領域の上部に配置し搭載することが
可能である。
【0027】更に、本発明によれば、温度検知素子の配
置の自由度が大きく、温度検知素子をパワー半導体素子
の内部の上部(機能領域の上部)に分散して配置出来る
ので、ある一部分での異常発熱もより正確かつ迅速に検
知することが可能である。
置の自由度が大きく、温度検知素子をパワー半導体素子
の内部の上部(機能領域の上部)に分散して配置出来る
ので、ある一部分での異常発熱もより正確かつ迅速に検
知することが可能である。
【0028】更に、本発明によれば、大面積のパワー半
導体素子の特定の一部分での異常発熱や電流集中が正確
かつ迅速に検知されるので、大電流用半導体装置の、安
定且つ信頼性の高い動作が可能である。
導体素子の特定の一部分での異常発熱や電流集中が正確
かつ迅速に検知されるので、大電流用半導体装置の、安
定且つ信頼性の高い動作が可能である。
【0029】また、パワーMOSFETのようなポリシ
リコンゲート電極を有するパワー半導体素子の場合に
は、ポリシリコンゲート電極を延長形成して、この延長
された端部にp型およびn型の不純物をドーピングする
だけで良い。従って、本発明によれば、パワー半導体素
子およびパワーIC等の半導体装置を、特殊な技術や製
造工程を必要とせず、容易に製造し実現できる。
リコンゲート電極を有するパワー半導体素子の場合に
は、ポリシリコンゲート電極を延長形成して、この延長
された端部にp型およびn型の不純物をドーピングする
だけで良い。従って、本発明によれば、パワー半導体素
子およびパワーIC等の半導体装置を、特殊な技術や製
造工程を必要とせず、容易に製造し実現できる。
【0030】
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において同一又は類似
の部分には同一又は類似の符号を付している。ただし、
図面は模式的なものであり、厚みと平面寸法との関係、
各層の厚みの比率等は現実のものとは異なることに留意
すべきである。したがって、具体的な厚みや寸法は以下
の説明を参酌して判断すべきものである。また図面相互
間においても互いの寸法の関係や比率が異なる部分が含
まれていることはもちろんである。
施の形態を説明する。図面の記載において同一又は類似
の部分には同一又は類似の符号を付している。ただし、
図面は模式的なものであり、厚みと平面寸法との関係、
各層の厚みの比率等は現実のものとは異なることに留意
すべきである。したがって、具体的な厚みや寸法は以下
の説明を参酌して判断すべきものである。また図面相互
間においても互いの寸法の関係や比率が異なる部分が含
まれていることはもちろんである。
【0031】(第1の実施の形態)図1(a)は本発明
の第1の実施の形態に係るパワーICのチップ全体の平
面図である。パワー半導体素子部1には複数のパワーセ
ルブロック4が配置されている。各パワーセルブロック
4は複数個のパワーセルから構成されている。各パワー
セルはパワー半導体素子としてのLDMOS(Lateral
DMOS)を有している。各パワーセルブロック4内の周囲
(パワー半導体素子の機能領域の上部)には、それぞれ
温度検知素子17が配置されている。
の第1の実施の形態に係るパワーICのチップ全体の平
面図である。パワー半導体素子部1には複数のパワーセ
ルブロック4が配置されている。各パワーセルブロック
4は複数個のパワーセルから構成されている。各パワー
セルはパワー半導体素子としてのLDMOS(Lateral
DMOS)を有している。各パワーセルブロック4内の周囲
(パワー半導体素子の機能領域の上部)には、それぞれ
温度検知素子17が配置されている。
【0032】図1(b)は図1(a)のパワーセルブロ
ック4の端部Aを拡大した平面図であり、パワーセル1
個、及びその周辺を示している。ただし図2(a)はポ
リシリコンゲート電極10のレベルにおける配置を示す
図である(理解をし易くするために、さらに上層の金属
配線層等の図示は省略している)。温度検知素子17
が、p型ポリシリコン領域21bおよびn型ポリシリコ
ン領域22からなるpn接合ダイオードであることが示
されている。図1(b)に示した第1導電型シンカーと
なるn型シンカー(NSK)11bは、パワーセルブロ
ック4の機能領域の境界を画定するパターンであり、温
度検知素子17はこの機能領域の上部に配置されている
ことが分かる。
ック4の端部Aを拡大した平面図であり、パワーセル1
個、及びその周辺を示している。ただし図2(a)はポ
リシリコンゲート電極10のレベルにおける配置を示す
図である(理解をし易くするために、さらに上層の金属
配線層等の図示は省略している)。温度検知素子17
が、p型ポリシリコン領域21bおよびn型ポリシリコ
ン領域22からなるpn接合ダイオードであることが示
されている。図1(b)に示した第1導電型シンカーと
なるn型シンカー(NSK)11bは、パワーセルブロ
ック4の機能領域の境界を画定するパターンであり、温
度検知素子17はこの機能領域の上部に配置されている
ことが分かる。
【0033】図2(a)は図1(b)のX−X方向に沿
った階段断面図であり、IC部2との境界部近傍に位置
するパワー半導体素子(LDMOS)部1の機能領域の
端部近傍を示す。すなわち、抵抗率5〜500Ω・cm
のp型基板3の上面に第1導電型の埋込ドレイン領域と
なるn+ 埋込層(NBL)15が形成されている。この
n+ 埋込層15の上部に、第2導電型ウェルとなるpウ
ェル(PWL)14と第1導電型ウェルとなるnウェル
(NWL)16が形成されている。パワー半導体素子部
1に設けられたnウェル16の表面には第2導電型ベー
ス領域(p型ベース領域)6が配置されている。p型ベ
ース領域6中には、n+ ソース領域8a,8b及びバッ
クゲート領域となるp+ コンタクト領域7が形成されて
いる。n+ ソース領域8a,8bは断面図上では独立し
て表現されているが、平面図上ではp+ コンタクト領域
7を囲むリング状(閉じた四角形)の一体の領域であ
る。さらに、p型ベース領域6の表面の一部、及びウェ
ルの一部の上部に形成されたゲート絶縁膜(ゲート酸化
膜)12の上には厚さ350nmのn+ ドープドポリシ
リコンからなるポリシリコンゲート電極10が選択的に
配置されている。そして、パワー半導体素子部1の端部
には、第1導電型シンカーとなるn型シンカー(NS
K)11bが形成されている。さらに、埋め込みドレイ
ン領域となるn+埋込層15とn++ドレインコンタクト
領域9とは、n型シンカー(NSK)11aにより互い
に接続されている。
った階段断面図であり、IC部2との境界部近傍に位置
するパワー半導体素子(LDMOS)部1の機能領域の
端部近傍を示す。すなわち、抵抗率5〜500Ω・cm
のp型基板3の上面に第1導電型の埋込ドレイン領域と
なるn+ 埋込層(NBL)15が形成されている。この
n+ 埋込層15の上部に、第2導電型ウェルとなるpウ
ェル(PWL)14と第1導電型ウェルとなるnウェル
(NWL)16が形成されている。パワー半導体素子部
1に設けられたnウェル16の表面には第2導電型ベー
ス領域(p型ベース領域)6が配置されている。p型ベ
ース領域6中には、n+ ソース領域8a,8b及びバッ
クゲート領域となるp+ コンタクト領域7が形成されて
いる。n+ ソース領域8a,8bは断面図上では独立し
て表現されているが、平面図上ではp+ コンタクト領域
7を囲むリング状(閉じた四角形)の一体の領域であ
る。さらに、p型ベース領域6の表面の一部、及びウェ
ルの一部の上部に形成されたゲート絶縁膜(ゲート酸化
膜)12の上には厚さ350nmのn+ ドープドポリシ
リコンからなるポリシリコンゲート電極10が選択的に
配置されている。そして、パワー半導体素子部1の端部
には、第1導電型シンカーとなるn型シンカー(NS
K)11bが形成されている。さらに、埋め込みドレイ
ン領域となるn+埋込層15とn++ドレインコンタクト
領域9とは、n型シンカー(NSK)11aにより互い
に接続されている。
【0034】図2(a)に示すようにポリシリコンゲー
ト電極10の端部は、このゲート電極10の部分と同じ
350nmの厚さで、フィールド酸化膜13の上部まで
伸延されている。このフィールド酸化膜13の上で、p
+ ドープドポリシリコン領域21a、n+ ドープドポリ
シリコン領域22、p+ ドープドポリシリコン領域21
bの3つの領域に分割して配置され温度検知部5を構成
している。p+ ドープドポリシリコン領域21a,21
bのシート抵抗は50〜200Ω、好ましくは100Ω
程度、n+ ドープドポリシリコン22のシート抵抗は7
0〜300Ω程度、好ましくは140Ω程度であればよ
い。ポリシリコンゲート電極10および温度検知部5の
上部には第1の層間絶縁膜18が配置されている。この
第1の層間絶縁膜18中に開孔されたコンタクトホール
を介してn+ ドープドポリシリコン領域22にカソード
(K)電極23、p+ ドープドポリシリコン領域21b
にアノード(A)電極24が接続されている。また第1
の層間絶縁膜18中にコンタクトホールを開孔すること
により、n+ ソース領域8a,8bとp+ コンタクト領
域7とを短絡するように第1層ソース電極31が形成さ
れている。第1層ソース電極31は、第1層ドレイン電
極26を囲むように配置され、第1層ドレイン電極26
の周辺の12個のn+ ソース領域を互いに接続してい
る。さらに、図2(a)に示すように、第1の層間絶縁
膜18中にコンタクトホールが開孔され、n++ドレイン
コンタクト領域9に対して第1層ドレイン電極26が接
続されている。
ト電極10の端部は、このゲート電極10の部分と同じ
350nmの厚さで、フィールド酸化膜13の上部まで
伸延されている。このフィールド酸化膜13の上で、p
+ ドープドポリシリコン領域21a、n+ ドープドポリ
シリコン領域22、p+ ドープドポリシリコン領域21
bの3つの領域に分割して配置され温度検知部5を構成
している。p+ ドープドポリシリコン領域21a,21
bのシート抵抗は50〜200Ω、好ましくは100Ω
程度、n+ ドープドポリシリコン22のシート抵抗は7
0〜300Ω程度、好ましくは140Ω程度であればよ
い。ポリシリコンゲート電極10および温度検知部5の
上部には第1の層間絶縁膜18が配置されている。この
第1の層間絶縁膜18中に開孔されたコンタクトホール
を介してn+ ドープドポリシリコン領域22にカソード
(K)電極23、p+ ドープドポリシリコン領域21b
にアノード(A)電極24が接続されている。また第1
の層間絶縁膜18中にコンタクトホールを開孔すること
により、n+ ソース領域8a,8bとp+ コンタクト領
域7とを短絡するように第1層ソース電極31が形成さ
れている。第1層ソース電極31は、第1層ドレイン電
極26を囲むように配置され、第1層ドレイン電極26
の周辺の12個のn+ ソース領域を互いに接続してい
る。さらに、図2(a)に示すように、第1の層間絶縁
膜18中にコンタクトホールが開孔され、n++ドレイン
コンタクト領域9に対して第1層ドレイン電極26が接
続されている。
【0035】第1層ソース電極31および第1層ドレイ
ン電極26の上部には第2の層間絶縁膜19が配置され
ている。この第2の層間絶縁膜19に開孔されたビアホ
ールを介して第2層ドレイン電極27と第1層ドレイン
電極26とが、また第2層ソース電極32と第1層ソー
ス電極31とがそれぞれ互いに接続されている。第2層
ドレイン電極27は隣接する他のパワーセルの第1層ド
レイン電極26を互いに接続する配線層を兼ねている。
同様に、第2層ソース電極32は隣接する他のパワーセ
ルの第1層ソース電極31を互いに接続する配線層を兼
ねている。第2層ドレイン電極27及び第2層ソース電
極32により他のパワーセルのドレイン電極D及びソー
ス電極Sが互いに接続され、パワーセルブロックを構成
し、大電流動作を可能としている。そして、図示を省略
しているが、第2層ドレイン電極27および第2層ソー
ス電極32の上には、PSG膜、BPSG膜、あるいは
シリコン窒化膜(Si3 N4 膜)等の表面パッシベーシ
ョン膜が形成されている。
ン電極26の上部には第2の層間絶縁膜19が配置され
ている。この第2の層間絶縁膜19に開孔されたビアホ
ールを介して第2層ドレイン電極27と第1層ドレイン
電極26とが、また第2層ソース電極32と第1層ソー
ス電極31とがそれぞれ互いに接続されている。第2層
ドレイン電極27は隣接する他のパワーセルの第1層ド
レイン電極26を互いに接続する配線層を兼ねている。
同様に、第2層ソース電極32は隣接する他のパワーセ
ルの第1層ソース電極31を互いに接続する配線層を兼
ねている。第2層ドレイン電極27及び第2層ソース電
極32により他のパワーセルのドレイン電極D及びソー
ス電極Sが互いに接続され、パワーセルブロックを構成
し、大電流動作を可能としている。そして、図示を省略
しているが、第2層ドレイン電極27および第2層ソー
ス電極32の上には、PSG膜、BPSG膜、あるいは
シリコン窒化膜(Si3 N4 膜)等の表面パッシベーシ
ョン膜が形成されている。
【0036】図2(b)は温度検知部5へのカソード
(K)電極23、アノード(A)電極24の接続関係を
示すための、拡大した平面図である。n+ ドープドポリ
シリコンゲート電極10とp+ ドープドポリシリコン領
域21aとの間にpn接合ダイオード25aが形成され
ている。そしてp+ ドープドポリシリコン領域21aと
n+ ドープドポリシリコン領域22との間にpn接合ダ
イオード25bが構成されている。さらに、p型ポリシ
リコン領域21bおよびn型ポリシリコン領域22から
温度検知素子17が構成されている。p+ ドープドポリ
シリコン領域21aの線幅は2μm、n+ ドープドポリ
シリコン領域22の線幅は3μm、p+ ドープドポリシ
リコン領域21bの線幅は3μmである。したがって1
μm×1μmのコンタクトホール28を第1の層間絶縁
膜18中に開孔することによりカソード電極23をn+
ドープドポリシリコン領域22に、アノード電極24を
p+ドープドポリシリコン領域21bに接続できる。
(K)電極23、アノード(A)電極24の接続関係を
示すための、拡大した平面図である。n+ ドープドポリ
シリコンゲート電極10とp+ ドープドポリシリコン領
域21aとの間にpn接合ダイオード25aが形成され
ている。そしてp+ ドープドポリシリコン領域21aと
n+ ドープドポリシリコン領域22との間にpn接合ダ
イオード25bが構成されている。さらに、p型ポリシ
リコン領域21bおよびn型ポリシリコン領域22から
温度検知素子17が構成されている。p+ ドープドポリ
シリコン領域21aの線幅は2μm、n+ ドープドポリ
シリコン領域22の線幅は3μm、p+ ドープドポリシ
リコン領域21bの線幅は3μmである。したがって1
μm×1μmのコンタクトホール28を第1の層間絶縁
膜18中に開孔することによりカソード電極23をn+
ドープドポリシリコン領域22に、アノード電極24を
p+ドープドポリシリコン領域21bに接続できる。
【0037】図1および図2に示したnチャネルパワー
MOSFET(LDMOS)は、通常ポリシリコンゲー
ト電極10に正の電圧を印加することによりp型ベース
領域6の表面にチャネル層が形成される。この結果、ド
レイン電極27,26→n++ドレインコンタクト領域9
→n型シンカー11a→n+ 埋込ドレイン領域15→n
ウェル16→p型ベース領域6→n+ ソース領域8a,
8b→ソース電極31,32という経路で電流が流れ、
熱が発生する。その熱はp型基板3あるいはポリシリコ
ンゲート電極10を通って温度検知素子17に伝えられ
る。何らかの原因で異常な発熱が起きた場合は、温度検
知素子17で検知し、検知信号はIC部2に設けられた
保護回路に伝えられる。従来と比較して温度検知素子1
7がパワー半導体素子の近くに配置されるためより正確
かつ迅速に検知できる。
MOSFET(LDMOS)は、通常ポリシリコンゲー
ト電極10に正の電圧を印加することによりp型ベース
領域6の表面にチャネル層が形成される。この結果、ド
レイン電極27,26→n++ドレインコンタクト領域9
→n型シンカー11a→n+ 埋込ドレイン領域15→n
ウェル16→p型ベース領域6→n+ ソース領域8a,
8b→ソース電極31,32という経路で電流が流れ、
熱が発生する。その熱はp型基板3あるいはポリシリコ
ンゲート電極10を通って温度検知素子17に伝えられ
る。何らかの原因で異常な発熱が起きた場合は、温度検
知素子17で検知し、検知信号はIC部2に設けられた
保護回路に伝えられる。従来と比較して温度検知素子1
7がパワー半導体素子の近くに配置されるためより正確
かつ迅速に検知できる。
【0038】n型シンカー11bはパワーセルブロック
のガードリングの機能を有している。即ち、n型シンカ
ー11bは、nウェル16からpウェル14へのリーク
を防止し、高耐圧を維持している。ガードリング構造に
より、p型ベース領域6とn+ 埋込ドレイン領域15間
の耐圧を確保するためにp型ベース領域6とn型シンカ
ー11b間にはある程度の距離が必要になり、いわばデ
ッドスペースが発生する。そのためこのデッドスペース
に温度検知素子17を形成すればパワー半導体素子部1
の面積を増やすことなく配置できる。なお、図示を省略
しているがn型シンカー11bの表面にn++領域を設け
ることも有効である。このn++領域は、n++ドレインコ
ンタクト領域9の形成時に、同時に形成すればよい。
のガードリングの機能を有している。即ち、n型シンカ
ー11bは、nウェル16からpウェル14へのリーク
を防止し、高耐圧を維持している。ガードリング構造に
より、p型ベース領域6とn+ 埋込ドレイン領域15間
の耐圧を確保するためにp型ベース領域6とn型シンカ
ー11b間にはある程度の距離が必要になり、いわばデ
ッドスペースが発生する。そのためこのデッドスペース
に温度検知素子17を形成すればパワー半導体素子部1
の面積を増やすことなく配置できる。なお、図示を省略
しているがn型シンカー11bの表面にn++領域を設け
ることも有効である。このn++領域は、n++ドレインコ
ンタクト領域9の形成時に、同時に形成すればよい。
【0039】図3は図2の等価回路図である。図3に示
すようにアノード電極Aとカソード電極Kとの間に、温
度検知素子17が接続されている。n+ ドープドポリシ
リコンゲート電極Gには、パワー半導体素子(LDMO
S)1の入力信号が印加される。そしてそのn+ ドープ
ドポリシリコンゲート電極Gとカソード電極Kとの間
に、pn接合ダイオード25aと、pn接合ダイオード
25aとは逆向きに直列配置されたpn接合ダイオード
25bが接続され、温度検知素子17とn+ ドープドポ
リシリコンゲート電極Gとを電気的に分離している。図
3の等価回路図におけるpn接合ダイオード25aは、
図2(b)に示すように、n+ ドープドポリシリコンゲ
ート電極10とp+ ドープドポリシリコン領域21aと
で形成されている。そしてpn接合ダイオード25b
は、p+ ドープドポリシリコン領域21aとn+ ドープ
ドポリシリコン領域22とで構成され、p型ポリシリコ
ン領域21bおよびn型ポリシリコン領域22から温度
検知素子17が構成されている。
すようにアノード電極Aとカソード電極Kとの間に、温
度検知素子17が接続されている。n+ ドープドポリシ
リコンゲート電極Gには、パワー半導体素子(LDMO
S)1の入力信号が印加される。そしてそのn+ ドープ
ドポリシリコンゲート電極Gとカソード電極Kとの間
に、pn接合ダイオード25aと、pn接合ダイオード
25aとは逆向きに直列配置されたpn接合ダイオード
25bが接続され、温度検知素子17とn+ ドープドポ
リシリコンゲート電極Gとを電気的に分離している。図
3の等価回路図におけるpn接合ダイオード25aは、
図2(b)に示すように、n+ ドープドポリシリコンゲ
ート電極10とp+ ドープドポリシリコン領域21aと
で形成されている。そしてpn接合ダイオード25b
は、p+ ドープドポリシリコン領域21aとn+ ドープ
ドポリシリコン領域22とで構成され、p型ポリシリコ
ン領域21bおよびn型ポリシリコン領域22から温度
検知素子17が構成されている。
【0040】図2(b)に示すようにpn接合ダイオー
ド25a,25b、温度検知素子17とを合わせた線幅
は2+3+3=8μmであり、パワーMOSFETの耐
圧確保のために必要なp型ベース領域6とガードリング
となるn型シンカー11b間の距離に収めることができ
る。ソース・ドレイン間耐圧40Vを確保するために
は、p型ベース領域6とn型シンカー11bとの間は1
0μm程度は必要であるので、8μmの寸法はこの空き
スペースに余裕を持って配置できる。ソース・ドレイン
間耐圧が更に高いパワーMOSFET(LDMOS)で
は、このp型ベース領域6とn型シンカー11bとの間
は更に長くなるので、pn接合ダイオード25a,25
b、及び温度検知素子17を十分な余裕を持って配置で
きる。つまり、LDMOSの空きスペースを有効に利用
することができるので、温度検知素子17を形成するこ
とによるパワーICのチップ面積の増大はない。また、
nウェル16の平面パターンに、従来技術のような温度
検知素子717を配置するための凹部(図11参照)を
設ける必要もない。従って本発明の第1の実施の形態に
係るLDMOSのnウェル16やn型シンカー11b等
の平面パターンは、温度検知素子17を設ける際に特別
な変更を要せず、パワーICの単純な構造が維持出来
る。また、図11に示すようなコーナ部に電界集中が発
生する凹部が無いので、LDMOSの高耐圧化にも有利
な効果を奏する。
ド25a,25b、温度検知素子17とを合わせた線幅
は2+3+3=8μmであり、パワーMOSFETの耐
圧確保のために必要なp型ベース領域6とガードリング
となるn型シンカー11b間の距離に収めることができ
る。ソース・ドレイン間耐圧40Vを確保するために
は、p型ベース領域6とn型シンカー11bとの間は1
0μm程度は必要であるので、8μmの寸法はこの空き
スペースに余裕を持って配置できる。ソース・ドレイン
間耐圧が更に高いパワーMOSFET(LDMOS)で
は、このp型ベース領域6とn型シンカー11bとの間
は更に長くなるので、pn接合ダイオード25a,25
b、及び温度検知素子17を十分な余裕を持って配置で
きる。つまり、LDMOSの空きスペースを有効に利用
することができるので、温度検知素子17を形成するこ
とによるパワーICのチップ面積の増大はない。また、
nウェル16の平面パターンに、従来技術のような温度
検知素子717を配置するための凹部(図11参照)を
設ける必要もない。従って本発明の第1の実施の形態に
係るLDMOSのnウェル16やn型シンカー11b等
の平面パターンは、温度検知素子17を設ける際に特別
な変更を要せず、パワーICの単純な構造が維持出来
る。また、図11に示すようなコーナ部に電界集中が発
生する凹部が無いので、LDMOSの高耐圧化にも有利
な効果を奏する。
【0041】以下に、パワーセルブロック内の周囲にど
のように複数の温度検知素子を配置するか、その具体例
を示す。
のように複数の温度検知素子を配置するか、その具体例
を示す。
【0042】配置例1(並列接続配置):配置例1は4
つの温度検知素子171,172,173,174を1
個のパワーセルブロックの周辺部に並列接続して配置す
る場合である。図4はこの配置例1の等価回路を示す。
つの温度検知素子171,172,173,174を1
個のパワーセルブロックの周辺部に並列接続して配置す
る場合である。図4はこの配置例1の等価回路を示す。
【0043】図4に示すように4つの独立したアノード
電極A1,A2,A3,A4と共通のカソード電極Kと
の間にそれぞれ温度検知素子171,172,173,
174が接続されている。ゲート電極Gには、パワー半
導体素子1の入力信号が印加される。そしてそのゲート
電極Gとカソード電極Kとの間に、pn接合ダイオード
25aと、pn接合ダイオード25aとは逆向きのpn
接合ダイオード25bが接続されている。逆向きに直列
接続されたpn接合ダイオード25aと25bとで温度
検知素子17とゲート電極Gとを電気的に分離してい
る。
電極A1,A2,A3,A4と共通のカソード電極Kと
の間にそれぞれ温度検知素子171,172,173,
174が接続されている。ゲート電極Gには、パワー半
導体素子1の入力信号が印加される。そしてそのゲート
電極Gとカソード電極Kとの間に、pn接合ダイオード
25aと、pn接合ダイオード25aとは逆向きのpn
接合ダイオード25bが接続されている。逆向きに直列
接続されたpn接合ダイオード25aと25bとで温度
検知素子17とゲート電極Gとを電気的に分離してい
る。
【0044】図5は図4に示す回路構成を実現するため
に必要な半導体チップの平面図の一例である。図5は1
個のパワーセルブロック4内を示しており、実際にはポ
リシリコンゲート電極10として示した中央の大きな四
角形の部分にはドレインDやソースSがあるが図示を省
略してる(図1(b)参照。ドレインD、ソースSに対
応した部分のポリシリコンゲート電極10には穴が開い
ている)。このパワーセルブロック4中にはパワーセル
が複数配置されている。ポリシリコンゲート電極10の
端部はパワーセルブロック4内の周囲にできるため、図
5(a)ではこのポリシリコンゲート電極10に隣接し
て、かつ周回するようにp+ ドープドポリシリコン領域
21aが配置されている。p+ ドープドポリシリコン領
域21aのさらに外周にはn+ ドープドポリシリコン領
域22が隣接して周回している。そして最外周には4つ
の独立したp+ ドープドポリシリコン領域231b,2
32b,233b,234bが、n+ ドープドポリシリ
コン領域22に隣接して形成されている。p+ ドープド
ポリシリコン領域231bとn+ ドープドポリシリコン
領域22とで、温度検知素子171が構成されている。
p+ ドープドポリシリコン領域232b,233b,2
34bとn+ ドープドポリシリコン領域22とで、それ
ぞれ、温度検知素子172,173,174が構成され
ている。こうして、温度検知素子171,172,17
3,174がパワーセルブロック4の周囲に配置されて
いる。p+ ドープドポリシリコン領域231b,232
b,233b,234bはそれぞれアノード電極A1,
A2,A3,A4に接続されている。このアノード電極
A1,A2,A3,A4は、IC部に設けられた保護回
路に独立した4つの入力信号を与えるように、表面金属
配線(図示省略)により導かれる。
に必要な半導体チップの平面図の一例である。図5は1
個のパワーセルブロック4内を示しており、実際にはポ
リシリコンゲート電極10として示した中央の大きな四
角形の部分にはドレインDやソースSがあるが図示を省
略してる(図1(b)参照。ドレインD、ソースSに対
応した部分のポリシリコンゲート電極10には穴が開い
ている)。このパワーセルブロック4中にはパワーセル
が複数配置されている。ポリシリコンゲート電極10の
端部はパワーセルブロック4内の周囲にできるため、図
5(a)ではこのポリシリコンゲート電極10に隣接し
て、かつ周回するようにp+ ドープドポリシリコン領域
21aが配置されている。p+ ドープドポリシリコン領
域21aのさらに外周にはn+ ドープドポリシリコン領
域22が隣接して周回している。そして最外周には4つ
の独立したp+ ドープドポリシリコン領域231b,2
32b,233b,234bが、n+ ドープドポリシリ
コン領域22に隣接して形成されている。p+ ドープド
ポリシリコン領域231bとn+ ドープドポリシリコン
領域22とで、温度検知素子171が構成されている。
p+ ドープドポリシリコン領域232b,233b,2
34bとn+ ドープドポリシリコン領域22とで、それ
ぞれ、温度検知素子172,173,174が構成され
ている。こうして、温度検知素子171,172,17
3,174がパワーセルブロック4の周囲に配置されて
いる。p+ ドープドポリシリコン領域231b,232
b,233b,234bはそれぞれアノード電極A1,
A2,A3,A4に接続されている。このアノード電極
A1,A2,A3,A4は、IC部に設けられた保護回
路に独立した4つの入力信号を与えるように、表面金属
配線(図示省略)により導かれる。
【0045】図5(a)はn+ ドープドポリシリコン領
域22、p+ ドープドポリシリコン領域21aが完全に
ポリシリコンゲート電極10を取り囲んでいるが、必ず
しも完全に取り囲む必要はない。図4に示す等価回路を
実現するためには、共通のカソード領域を与えるよう
に、少なくともn+ ドープドポリシリコン領域22が連
続形成されるか、何らかの方法で電気的に接続されてい
ればよい。図5(b)はn+ ドープドポリシリコン領域
22およびp+ ドープドポリシリコン領域21aの一部
に切り欠き部が存在する場合の一例である。このように
一部に切り欠き部が存在しても、4つの独立したアノー
ド電極A1,A2,A3,A4と共通のカソード電極K
との間にそれぞれ温度検知素子171,172,17
3,174を並列接続出来る。
域22、p+ ドープドポリシリコン領域21aが完全に
ポリシリコンゲート電極10を取り囲んでいるが、必ず
しも完全に取り囲む必要はない。図4に示す等価回路を
実現するためには、共通のカソード領域を与えるよう
に、少なくともn+ ドープドポリシリコン領域22が連
続形成されるか、何らかの方法で電気的に接続されてい
ればよい。図5(b)はn+ ドープドポリシリコン領域
22およびp+ ドープドポリシリコン領域21aの一部
に切り欠き部が存在する場合の一例である。このように
一部に切り欠き部が存在しても、4つの独立したアノー
ド電極A1,A2,A3,A4と共通のカソード電極K
との間にそれぞれ温度検知素子171,172,17
3,174を並列接続出来る。
【0046】図5に示すようにパワーセルブロック4の
周辺部に独立した複数個の温度検知素子171,17
2,173,174を配置し、これらの温度検知素子1
71,172,173,174のそれぞれで温度を検知
すれば、具体的にどこで異常な発熱があるかが分かる。
特に、パワーセルブロック4の面積が大きな大電流用パ
ワー半導体素子1において、不均一な温度分布が発生す
るような状況に有効である。
周辺部に独立した複数個の温度検知素子171,17
2,173,174を配置し、これらの温度検知素子1
71,172,173,174のそれぞれで温度を検知
すれば、具体的にどこで異常な発熱があるかが分かる。
特に、パワーセルブロック4の面積が大きな大電流用パ
ワー半導体素子1において、不均一な温度分布が発生す
るような状況に有効である。
【0047】図6は温度検知素子へのアノード電極2
4、カソード電極23の接続関係を詳細に説明するため
の平面図で、一例として図5のp+ ポリシリコンゲート
領域234bの近傍を示す。図6(a)はポリシリコン
ゲート電極の端部が第1層ソース電極の端部より比較的
大きな幅を有して露出している場合である(図6(a)
では第2層ソース電極32を示しているが、図2(a)
に示すように、ほぼ同一の位置の下層に第1層ソース電
極31が配置されている)。
4、カソード電極23の接続関係を詳細に説明するため
の平面図で、一例として図5のp+ ポリシリコンゲート
領域234bの近傍を示す。図6(a)はポリシリコン
ゲート電極の端部が第1層ソース電極の端部より比較的
大きな幅を有して露出している場合である(図6(a)
では第2層ソース電極32を示しているが、図2(a)
に示すように、ほぼ同一の位置の下層に第1層ソース電
極31が配置されている)。
【0048】図6(a)のように第1層ソース電極から
はみ出したポリシリコンゲート電極10の端部の寸法に
十分な余裕(接続代)があれば1μm×1μm程度の開
口面積のコンタクトホール28を用いて、ポリシリコン
ゲート電極10とゲート金属配線29とを接続すること
ができる。同様にしてn+ ドープドポリシリコン領域2
2の上部に1μm×1μm程度のコンタクトホール28
を開孔してカソード電極23を、p+ ドープドポリシリ
コン領域234bの上部に1μm×1μm程度のコンタ
クトホール28を開孔してアノード電極24を接続する
ことができる。
はみ出したポリシリコンゲート電極10の端部の寸法に
十分な余裕(接続代)があれば1μm×1μm程度の開
口面積のコンタクトホール28を用いて、ポリシリコン
ゲート電極10とゲート金属配線29とを接続すること
ができる。同様にしてn+ ドープドポリシリコン領域2
2の上部に1μm×1μm程度のコンタクトホール28
を開孔してカソード電極23を、p+ ドープドポリシリ
コン領域234bの上部に1μm×1μm程度のコンタ
クトホール28を開孔してアノード電極24を接続する
ことができる。
【0049】図6(b)は第1層ソース電極からはみ出
したポリシリコンゲート電極10の端部の寸法に余裕が
ない場合で、この場合はコンタクトホール28を配置す
るための舌(パッド領域)を一部において飛び出させ、
このパッド領域を接続代に用いて、互いに接続してい
る。このため、n+ ドープドポリシリコン領域22、p
+ ドープドポリシリコン領域21aの一部が、パッド領
域の部分で折り曲がった形状で配置されている。
したポリシリコンゲート電極10の端部の寸法に余裕が
ない場合で、この場合はコンタクトホール28を配置す
るための舌(パッド領域)を一部において飛び出させ、
このパッド領域を接続代に用いて、互いに接続してい
る。このため、n+ ドープドポリシリコン領域22、p
+ ドープドポリシリコン領域21aの一部が、パッド領
域の部分で折り曲がった形状で配置されている。
【0050】なお、図5(b)に示すようにn+ ドープ
ドポリシリコン領域22、p+ ドープドポリシリコン領
域21aの一部に切り欠き部を設ければ、ゲート金属配
線29の配置の自由度は増大するので、図6(b)に示
すようなパッド領域を設ける必要はない。
ドポリシリコン領域22、p+ ドープドポリシリコン領
域21aの一部に切り欠き部を設ければ、ゲート金属配
線29の配置の自由度は増大するので、図6(b)に示
すようなパッド領域を設ける必要はない。
【0051】配置例2(直列接続配置):配置例2は図
7に示すようにアノード電極Aとカソード電極Kとの間
に、4つの温度検知素子175,176,177,17
8を直列接続した場合である。ゲート電極Gには、パワ
ー半導体素子1の入力信号が印加される。ゲート電極G
と温度検知素子175のカソードとの間に、pn接合ダ
イオード251aと、pn接合ダイオード251aとは
逆向きのpn接合ダイオード251bが接続されてい
る。ゲート電極Gと温度検知素子176のカソードとの
間に、pn接合ダイオード252aとpn接合ダイオー
ド252bが逆向きに直列接続されている。ゲート電極
Gと温度検知素子177のカソードとの間に、pn接合
ダイオード253aとpn接合ダイオード253bが接
続され、ゲート電極Gと温度検知素子178のカソード
との間に、pn接合ダイオード254aとpn接合ダイ
オード254bとが接続されている。
7に示すようにアノード電極Aとカソード電極Kとの間
に、4つの温度検知素子175,176,177,17
8を直列接続した場合である。ゲート電極Gには、パワ
ー半導体素子1の入力信号が印加される。ゲート電極G
と温度検知素子175のカソードとの間に、pn接合ダ
イオード251aと、pn接合ダイオード251aとは
逆向きのpn接合ダイオード251bが接続されてい
る。ゲート電極Gと温度検知素子176のカソードとの
間に、pn接合ダイオード252aとpn接合ダイオー
ド252bが逆向きに直列接続されている。ゲート電極
Gと温度検知素子177のカソードとの間に、pn接合
ダイオード253aとpn接合ダイオード253bが接
続され、ゲート電極Gと温度検知素子178のカソード
との間に、pn接合ダイオード254aとpn接合ダイ
オード254bとが接続されている。
【0052】温度検知をpn接合の逆方向電流で測定す
る場合は、4つのpn接合ダイオード175,176,
177,178がすべて導通状態となった時に温度上昇
が検知できるので、温度検知素子の論理積(AND)に
対応する。すなわち、パワーセルブロック4の全体が温
度上昇した時に保護回路を動作させることができる。
る場合は、4つのpn接合ダイオード175,176,
177,178がすべて導通状態となった時に温度上昇
が検知できるので、温度検知素子の論理積(AND)に
対応する。すなわち、パワーセルブロック4の全体が温
度上昇した時に保護回路を動作させることができる。
【0053】一方、論理和(OR)の検出、即ち温度上
昇による4つの温度検知素子175,176,177,
178のいずれかの逆方向電流の増大を検知する場合に
はアノード(A)・カソード(K)間の抵抗変化若しく
は電圧変化を測定すればよい。
昇による4つの温度検知素子175,176,177,
178のいずれかの逆方向電流の増大を検知する場合に
はアノード(A)・カソード(K)間の抵抗変化若しく
は電圧変化を測定すればよい。
【0054】図8は図7の回路構成を実現する具体的な
平面パターンを示す図である。ポリシリコンゲート電極
10の周辺の4箇所に独立したp+ ポリシリコンゲート
領域271a,272a,273a,274aが配置さ
れている。そしてこのp+ ポリシリコンゲート領域27
1aに隣接してn+ ポリシリコンゲート領域281が配
置され、n+ ポリシリコンゲート領域281に隣接して
p+ ポリシリコンゲート領域271bが形成され、温度
検知素子178を構成している。同様にp+ ポリシリコ
ンゲート領域272a、n+ ポリシリコン領域282、
p+ ポリシリコンゲート領域272bで温度検知素子1
77が、p+ ポリシリコンゲート領域273a、n+ ポ
リシリコン領域283、p+ ポリシリコンゲート領域2
73bで温度検知素子176が、p+ ポリシリコンゲー
ト領域274a、n+ ポリシリコン領域284,p+ ポ
リシリコンゲート領域274bで温度検知素子175が
構成されている。n+ ポリシリコンゲート領域281と
p+ ポリシリコンゲート領域272b、n+ ポリシリコ
ンゲート領域282とp+ ポリシリコンゲート領域27
3b、n+ ポリシリコンゲート領域283とp+ ポリシ
リコンゲート領域274bとは金属配線で互いに接続さ
れている。
平面パターンを示す図である。ポリシリコンゲート電極
10の周辺の4箇所に独立したp+ ポリシリコンゲート
領域271a,272a,273a,274aが配置さ
れている。そしてこのp+ ポリシリコンゲート領域27
1aに隣接してn+ ポリシリコンゲート領域281が配
置され、n+ ポリシリコンゲート領域281に隣接して
p+ ポリシリコンゲート領域271bが形成され、温度
検知素子178を構成している。同様にp+ ポリシリコ
ンゲート領域272a、n+ ポリシリコン領域282、
p+ ポリシリコンゲート領域272bで温度検知素子1
77が、p+ ポリシリコンゲート領域273a、n+ ポ
リシリコン領域283、p+ ポリシリコンゲート領域2
73bで温度検知素子176が、p+ ポリシリコンゲー
ト領域274a、n+ ポリシリコン領域284,p+ ポ
リシリコンゲート領域274bで温度検知素子175が
構成されている。n+ ポリシリコンゲート領域281と
p+ ポリシリコンゲート領域272b、n+ ポリシリコ
ンゲート領域282とp+ ポリシリコンゲート領域27
3b、n+ ポリシリコンゲート領域283とp+ ポリシ
リコンゲート領域274bとは金属配線で互いに接続さ
れている。
【0055】(第2実施の形態)図9は本発明の第2の
実施の形態に係るパワーICの温度検知素子の構成を示
すための回路図で、図10は対応する温度検知素子の構
造を示す模式的な断面図である。本発明の第2の実施の
形態においては、2つのpn接合ダイオード179,1
80の直列接続で温度検知素子を構成している。
実施の形態に係るパワーICの温度検知素子の構成を示
すための回路図で、図10は対応する温度検知素子の構
造を示す模式的な断面図である。本発明の第2の実施の
形態においては、2つのpn接合ダイオード179,1
80の直列接続で温度検知素子を構成している。
【0056】本発明の第1の実施の形態に係るパワーI
Cと同様に、図10はLDMOSの端部を示している。
すなわち、本発明の第2の実施の形態に係るLDMOS
は、図示を省略した基板の上面に第1導電型の埋込ドレ
イン領域となるn+ 埋込層(NBL)15が形成され、
このn+ 埋込層15の上部に、第1導電型ウェルとなる
nウェル(NWL)16が形成されている。nウェル1
6の表面にはp型ベース領域、p型ベース領域中のn+
ソース領域等が形成されていることは勿論である。nウ
ェル16の端部には、第1導電型シンカーとなるn型シ
ンカー(NSK)11bが形成されている。
Cと同様に、図10はLDMOSの端部を示している。
すなわち、本発明の第2の実施の形態に係るLDMOS
は、図示を省略した基板の上面に第1導電型の埋込ドレ
イン領域となるn+ 埋込層(NBL)15が形成され、
このn+ 埋込層15の上部に、第1導電型ウェルとなる
nウェル(NWL)16が形成されている。nウェル1
6の表面にはp型ベース領域、p型ベース領域中のn+
ソース領域等が形成されていることは勿論である。nウ
ェル16の端部には、第1導電型シンカーとなるn型シ
ンカー(NSK)11bが形成されている。
【0057】図10に示すようにポリシリコンゲート電
極10の端部は、このゲート電極10の部分と同じ35
0nmの厚さで、フィールド酸化膜13の上部までポリ
シリコンゲート電極10の端部が延長形成されている。
この延長形成された部分に、左から順に、第2の第2導
電型ポリシリコン領域(p+ ドープドポリシリコン領
域)21a、第1導電型ポリシリコン領域(n+ ドープ
ドポリシリコン領域)221、第1の第2導電型ポリシ
リコン領域(p+ ドープドポリシリコン領域)211
b、他の第1導電型ポリシリコン領域(n+ ドープドポ
リシリコン領域)222、第3の第2導電型ポリシリコ
ン領域(p+ ドープドポリシリコン領域)212bが配
置され、温度検知素子を構成している。このフィールド
酸化膜13の上で、p+ ドープドポリシリコン領域21
a、n+ ドープドポリシリコン領域22、p+ ドープド
ポリシリコン領域21bの3つの領域に分割して配置さ
れ温度検知部5を構成している。p+ ドープドポリシリ
コン領域21a,211b,212bのシート抵抗は5
0〜200Ω、好ましくは100Ω程度、n+ ドープド
ポリシリコン221,222のシート抵抗は70〜30
0Ω程度、好ましくは140Ω程度であればよい。この
温度検知素子の上部には第1の層間絶縁膜18が配置さ
れ、第1の層間絶縁膜18中に設けられたコンタクトホ
ールを介してp+ドープドポリシリコン領域211bと
n+ ドープドポリシリコン領域222とが接続用金属配
線30によって互いに接続されている。また同様に第1
の層間絶縁膜18中に設けられたコンタクトホールを介
して、n+ ドープドポリシリコン領域221にカソード
電極23が、p+ ドープドポリシリコン領域212bに
アノード電極24が接続されている。2つのpn接合ダ
イオード179,180の直列接続で構成することによ
り、より信頼性が高く、かつ高感度な温度検知素子が実
現できる。
極10の端部は、このゲート電極10の部分と同じ35
0nmの厚さで、フィールド酸化膜13の上部までポリ
シリコンゲート電極10の端部が延長形成されている。
この延長形成された部分に、左から順に、第2の第2導
電型ポリシリコン領域(p+ ドープドポリシリコン領
域)21a、第1導電型ポリシリコン領域(n+ ドープ
ドポリシリコン領域)221、第1の第2導電型ポリシ
リコン領域(p+ ドープドポリシリコン領域)211
b、他の第1導電型ポリシリコン領域(n+ ドープドポ
リシリコン領域)222、第3の第2導電型ポリシリコ
ン領域(p+ ドープドポリシリコン領域)212bが配
置され、温度検知素子を構成している。このフィールド
酸化膜13の上で、p+ ドープドポリシリコン領域21
a、n+ ドープドポリシリコン領域22、p+ ドープド
ポリシリコン領域21bの3つの領域に分割して配置さ
れ温度検知部5を構成している。p+ ドープドポリシリ
コン領域21a,211b,212bのシート抵抗は5
0〜200Ω、好ましくは100Ω程度、n+ ドープド
ポリシリコン221,222のシート抵抗は70〜30
0Ω程度、好ましくは140Ω程度であればよい。この
温度検知素子の上部には第1の層間絶縁膜18が配置さ
れ、第1の層間絶縁膜18中に設けられたコンタクトホ
ールを介してp+ドープドポリシリコン領域211bと
n+ ドープドポリシリコン領域222とが接続用金属配
線30によって互いに接続されている。また同様に第1
の層間絶縁膜18中に設けられたコンタクトホールを介
して、n+ ドープドポリシリコン領域221にカソード
電極23が、p+ ドープドポリシリコン領域212bに
アノード電極24が接続されている。2つのpn接合ダ
イオード179,180の直列接続で構成することによ
り、より信頼性が高く、かつ高感度な温度検知素子が実
現できる。
【0058】pn接合ダイオードを2段直列接続するこ
とにより検知感度は2程度改善される。3段の直列接続
ならば3程度検出感度を改善できる。
とにより検知感度は2程度改善される。3段の直列接続
ならば3程度検出感度を改善できる。
【0059】(その他の実施の形態)上記のように、本
発明は第1及び第2の実施の形態によって記載したが、
この開示の一部をなす論述及び図面はこの発明を限定す
るものであると理解すべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかとなろう。
発明は第1及び第2の実施の形態によって記載したが、
この開示の一部をなす論述及び図面はこの発明を限定す
るものであると理解すべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかとなろう。
【0060】例えば第2の実施の形態においても、第1
の実施の形態で説明したような、複数の温度検知素子を
パワーセルブロック内の周囲に配置してもよい。すなわ
ち、図4に示すような並列接続配置や、図7に示すよう
な直列接続配置が可能であることは、上記の本発明の説
明から容易に理解できるであろう。
の実施の形態で説明したような、複数の温度検知素子を
パワーセルブロック内の周囲に配置してもよい。すなわ
ち、図4に示すような並列接続配置や、図7に示すよう
な直列接続配置が可能であることは、上記の本発明の説
明から容易に理解できるであろう。
【0061】また、第1及び第2の実施の形態における
p型とn型をすべて反転しても良い。この場合は、ダイ
オードの極性等は反転することは勿論である。さらに、
第1及び第2の実施の形態において説明したLDMOS
以外にも、トレンチゲート型パワーMOSFET等の他
のパワーMOSFETをパワー半導体素子として用いて
もよい。さらに、IGBT、SIT、SIサイリスタ、
MOS制御サイリスタ(MOS-Controlled Thyristo
r:MCT)、エミッタ・スイッチド・サイリスタ(Emi
tter Switched Thyristor:EST)等の種々の半導体
素子が本発明のパワー半導体素子として適用可能であ
る。
p型とn型をすべて反転しても良い。この場合は、ダイ
オードの極性等は反転することは勿論である。さらに、
第1及び第2の実施の形態において説明したLDMOS
以外にも、トレンチゲート型パワーMOSFET等の他
のパワーMOSFETをパワー半導体素子として用いて
もよい。さらに、IGBT、SIT、SIサイリスタ、
MOS制御サイリスタ(MOS-Controlled Thyristo
r:MCT)、エミッタ・スイッチド・サイリスタ(Emi
tter Switched Thyristor:EST)等の種々の半導体
素子が本発明のパワー半導体素子として適用可能であ
る。
【0062】このように、本発明はここでは記載してい
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲に係る発明特定事項によってのみ限定さ
れるものである。
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲に係る発明特定事項によってのみ限定さ
れるものである。
【図1】図1(a)は本発明の第1の実施の形態に係る
パワーICのチップの全体を示す平面図で、図1(b)
は図1(a)のA部の拡大図である。
パワーICのチップの全体を示す平面図で、図1(b)
は図1(a)のA部の拡大図である。
【図2】図2(a)は図1(b)のX−X方向に沿った
階段断面図で、図2(b)は図2(a)の温度検知部の
詳細を示す平面図である。
階段断面図で、図2(b)は図2(a)の温度検知部の
詳細を示す平面図である。
【図3】本発明の第1の実施の形態に係るパワーICの
温度検知素子およびその周辺を示す等価回路図である。
温度検知素子およびその周辺を示す等価回路図である。
【図4】本発明の第1の実施の形態に係るパワーICの
温度検知素子を並列接続配置する場合の等価回路図であ
る。
温度検知素子を並列接続配置する場合の等価回路図であ
る。
【図5】図4の具体的な平面レイアウトを示す模式図で
ある。
ある。
【図6】図5のp+ ドープドポリシリコン領域234b
の近傍のみを示す拡大平面図である。
の近傍のみを示す拡大平面図である。
【図7】本発明の第1実施の形態に係るパワーICの温
度検知素子を直列接続配置する場合の等価回路図であ
る。
度検知素子を直列接続配置する場合の等価回路図であ
る。
【図8】図7の具体的な平面レイアウトを示す模式図で
ある。
ある。
【図9】本発明の第2の実施の形態に係るパワーICの
温度検知素子およびその周辺を示す回路図である。
温度検知素子およびその周辺を示す回路図である。
【図10】本発明の第2の実施の形態に係るパワーIC
の温度検知素子の断面構造を示す模式図である。
の温度検知素子の断面構造を示す模式図である。
【図11】従来のパワーICの平面図である。
【図12】図11のY−Y方向に沿った部分断面図であ
る。
る。
1 パワー半導体素子部 2 IC部 3 p型基板(半導体チップ) 4 パワーセルブロック 5 温度検知部 6 p型ベース領域 7 p+ コンタクト領域 8a,8b n+ ソース領域 9 n++ドレインコンタクト領域 10 ポリシリコンゲート電極 11a,11b n型シンカー(NSK) 12 ゲート絶縁膜(ゲート酸化膜) 13 フィールド酸化膜 14 pウェル(PWL) 15 n+ 埋込層(NBL) 16 nウェル(NWL) 17,171〜178,717 温度検知素子 18 第1の層間絶縁膜 19 第2の層間絶縁膜 20 素子分離領域 21a,21b,231b〜234b,211b,21
2b,271a〜274a,271b〜274b p+
ドープドポリシリコン領域 22,281〜284,221,222 n+ ドープド
ポリシリコン領域 23 カソード電極 24 アノード電極 25a,25b,251a〜254a,251b〜25
4b 分離用素子 26 第1層ドレイン電極 27 第2層ドレイン電極 28 コンタクトホール 29 ゲート金属配線 30 接続用金属配線 31 第1層ソース電極 32 第2層ソース電極 179,180 pn接合ダイオード
2b,271a〜274a,271b〜274b p+
ドープドポリシリコン領域 22,281〜284,221,222 n+ ドープド
ポリシリコン領域 23 カソード電極 24 アノード電極 25a,25b,251a〜254a,251b〜25
4b 分離用素子 26 第1層ドレイン電極 27 第2層ドレイン電極 28 コンタクトホール 29 ゲート金属配線 30 接続用金属配線 31 第1層ソース電極 32 第2層ソース電極 179,180 pn接合ダイオード
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F038 AZ08 BH16 CA02 CA08 CD19 DF14 EZ01 EZ20 5F040 DA26 DB02 DC01 EC01 EC07 EE02 EF04 EF18 5F048 AA01 AB03 AB07 AB10 AC06 AC10 BA12 BB01 BB06 BB07 BB08 BC01 BC03 BC05 BD04 BD07 BE03 BF02
Claims (7)
- 【請求項1】 p型ポリシリコン領域およびn型ポリシ
リコン領域からなるpn接合ダイオードを温度検知素子
とし、該温度検知素子をパワー半導体素子の機能領域の
上部に配置したことを特徴とする半導体装置。 - 【請求項2】 前記パワー半導体素子は第1導電型ポリ
シリコンゲート電極を有し、 前記温度検知素子は第1導電型ポリシリコン領域と、第
1の第2導電型ポリシリコン領域とから少なくとも構成
され、 該ポリシリコンゲート電極と該第1導電型ポリシリコン
領域との間に、該ポリシリコンゲート電極と該第1導電
型ポリシリコン領域とに接して、第2の第2導電型ポリ
シリコン領域を有することを特徴とする請求項1記載の
半導体装置。 - 【請求項3】 前記パワー半導体素子は第1導電型の埋
込ドレイン領域と、該第1導電型の埋込ドレイン領域の
上部の第1導電型ウェルと、該ウェルの表面に形成され
た第2導電型ベース領域と、該ベース領域とは離間して
前記ウェル中に配置された第1導電型シンカーと、該ベ
ース領域の一部の上部および前記ウェルの一部の上部に
設けられたゲート絶縁膜と、該ゲート絶縁膜の上部に設
けられた前記ポリシリコンゲート電極とを少なくとも具
備し、 前記第1および第2の第2導電型ポリシリコン領域およ
び前記第1導電型ポリシリコン領域は前記ベース領域と
前記シンカーの間の前記ウェルの上方に配置されている
ことを特徴とする請求項2記載の半導体装置。 - 【請求項4】 前記温度検知素子は複数個あり、前記機
能領域の上部に分割配置されていることを特徴とする請
求項1乃至3のいずれか1に記載の半導体装置。 - 【請求項5】 前記複数個の温度検知素子は、それぞ
れ、互いに共通の第1の主電極、及び互いに独立な第2
の主電極を有することを特徴とする請求項4記載の半導
体装置。 - 【請求項6】 前記第1の第2導電型ポリシリコン領域
に隣接して前記第1導電型ポリシリコン領域とは異なる
他の第1導電型ポリシリコン領域、及び該他の第1導電
型ポリシリコン領域に隣接した第3の第2導電型ポリシ
リコン領域がさらに配置され、前記第1導電型ポリシリ
コン領域及び前記第1の第2導電型ポリシリコン領域と
共に前記温度検知素子を構成したことを特徴とする請求
項2記載の半導体装置。 - 【請求項7】 前記パワー半導体素子と同一チップ上
に、前記パワー半導体素子の駆動・制御回路と、前記温
度検知素子からの信号を入力する保護回路を搭載したこ
とを特徴とする請求項1乃至6のいずれか1に記載の半
導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10196200A JP2000031290A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10196200A JP2000031290A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000031290A true JP2000031290A (ja) | 2000-01-28 |
Family
ID=16353870
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10196200A Pending JP2000031290A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000031290A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2011155289A (ja) * | 2011-03-25 | 2011-08-11 | Renesas Electronics Corp | トレンチ型絶縁ゲート半導体装置及びその製造方法 |
JP2012156398A (ja) * | 2011-01-27 | 2012-08-16 | Toyota Motor Corp | 半導体装置 |
JP2014229653A (ja) * | 2013-05-20 | 2014-12-08 | 株式会社デンソー | 半導体装置 |
WO2015087483A1 (ja) * | 2013-12-12 | 2015-06-18 | 富士電機株式会社 | 半導体装置およびその製造方法 |
JP2015164159A (ja) * | 2014-02-28 | 2015-09-10 | トヨタ自動車株式会社 | 半導体装置 |
CN107112323A (zh) * | 2014-10-30 | 2017-08-29 | 罗伯特·博世有限公司 | 集成半导体电路 |
-
1998
- 1998-07-10 JP JP10196200A patent/JP2000031290A/ja active Pending
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
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DE112014005661B4 (de) | 2013-12-12 | 2023-01-12 | Fuji Electric Co., Ltd. | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
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JP2017535079A (ja) * | 2014-10-30 | 2017-11-24 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングRobert Bosch Gmbh | 半導体集積回路 |
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