JP2000012830A

JP2000012830A - 固体撮像素子及びその製造方法

Info

Publication number: JP2000012830A
Application number: JP10180704A
Authority: JP
Inventors: Yukiya Kawakami; 幸也川上; Akito Tanabe; 顕人田邊; Nobuhiko Muto; 信彦武藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-06-26
Filing date: 1998-06-26
Publication date: 2000-01-14

Abstract

(57)【要約】【課題】フォトダイオード面積の縮小によって、三次
元効果のため、蓄積電荷量は面積比から予測した場合の
蓄積電荷量よりも小さくなってしまう。次に、基板にパ
ルス電圧を印加することで電子を基板に排出する場合、
面積比で増加した素子分離領域のため基板シャッターの
パルス電圧は高くなってしまう。蓄積電荷量の確保、基
板シャッターパルス電圧増加の抑制、またはその両者を
同時に満たすことが課題である。【解決手段】蓄積電荷量を増加させる場合は、フォト
ダイオードの電荷蓄積領域であるＮ型層が素子分離領域
等とジャンクションをなす外周付近に、基板シャッター
パルス電圧を抑制する場合は、フォトダイオードのＮ型
層が素子分離領域となす外周付近から素子分離領域の方
向に向けて、新たにＮ型不純物の注入される領域を設け
れば良い。二つの領域を兼ねるようにマスクパターンを
用意すれば、蓄積電荷量の増加と基板シャッターパルス
電圧低下を同時に満たすことが出来る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は固体撮像素子に関す
る。

【０００２】

【従来の技術】インターライン型ＣＣＤイメージセンサ
等の固体撮像素子は、図３４に示すようなフォトダイオ
ードとＣＣＤ領域と素子分離領域と電荷読出し領域を有
する構造となっている。図３４において、ａは画素を上
から見た平面図であり、ｂはａのＡ、Ａ´での横断面で
ある。ＣＣＤ以外の固体撮像素子では、ＣＣＤ領域はト
ランジスタのドレイン領域となる。これらの固体撮像素
子は、フォトダイオードに入射した光信号を光電変換に
よって電荷の信号に置き換え、蓄積し、その電荷を絶縁
膜越しの転送電極に電圧を印加して読出し、電気信号と
して取り出すものである。そのためフォトダイオードは
光感度が良く、且つ蓄積電荷量が大きいことが望まし
い。次に、これらのフォトダイオードは基板にパルス電
圧を印加することで電子を基板に排出し蓄積電荷量を制
御して、基板シャッターと呼ばれる、露光制御＝電子シ
ャッターを行えるようになっている。一般的に、これら
の固体撮像素子では、低価格化のために面積の縮小化が
図られ、一方、高精細度化のために同一面積内での多画
素化が図られている。これらに共通するのは、画素１個
当たりの面積の縮小である。画素を縮小することは、フ
ォトダイオードの面積を縮小することになる。

【０００３】

【発明が解決しようとする課題】フォトダイオード面積
の縮小によって、幾つかの問題が生じる。面積が小さく
なると、周囲の素子分離領域の影響が大きくなり、フォ
トダイオードを深さ方向の一次元で扱えなくなる。この
いわゆる三次元効果のため、蓄積電荷量は面積比から予
測した場合の蓄積電荷量よりも小さくなってしまう。次
に、基板にパルス電圧を印加することで電子を基板に排
出する場合、面積比で増加した素子分離領域を空乏化さ
せながらフォトダイオードを空乏化させるため、基板シ
ャッターのパルス電圧は高くなってしまう。そこで、フ
ォトダイオードの電荷蓄積領域の不純物濃度を上げて蓄
積電荷量を確保しようとすれば、基板シャッターのパル
ス電圧が高くなりすぎて、携帯用機器が要求する最高印
加電圧を越えたり、消費電力が著しく増大することにな
る。従って、フォトダイオードの蓄積電荷量の増加と基
板シャッターパルス電圧増加抑制を同時に実現するのは
困難となる。

【０００４】本発明は、前記の問題点を解決するために
なされたものであり、フォトダイオード面積が縮小して
も、蓄積電荷量が確保でき、または基板シャッターのパ
ルス電圧を抑制でき、またはその両者を同時に満たすこ
とができる固体撮像素子及びその製造方法を提供するこ
とを目的とする。

【０００５】

【課題を解決するための手段】本発明は、前記目的を達
成するため、下記に示す固体撮像素子及びその製造方法
を提供する。（１）第１導電型の半導体基板に、第２導電型からなる
第１の層を形成し、該第１層の上に第１導電型からなる
電荷蓄積領域を形成し、該電荷蓄積領域の上に第２導電
型からなる第２の層を形成し、該第１層と該第２層とに
上下から挟まれた該電荷蓄積領域の周囲のうち、電荷を
読出す部位を除いて、第２導電型からなる素子分離領域
で囲まれてなるフォトダイオードを有する固体撮像素子
において、該電荷蓄積領域外周部に、第１導電型不純物
の注入される領域を有することを特徴とする固体撮像素
子。

【０００６】（２）前記電荷蓄積領域外周部のうち、フ
ォトダイオード間に形成された素子分離領域に隣接する
領域の少なくとも一部に第１導電型不純物の注入される
領域を有することを特徴とする（１）の固体撮像素子。

【０００７】（３）電荷蓄積領域外周部に、電荷読出し
部位に隣接する領域を除いて、第１導電型不純物の注入
される領域を有することを特徴とする（１）または
（２）の固体撮像素子。

【０００８】（４）電荷蓄積領域外周部に、電荷読出し
部位とは該電荷蓄積領域を挟んで反対側に位置する素子
分離領域に隣接する領域を除いて、第１導電型不純物の
注入される領域を有することを特徴とする（１）〜
（３）の固体撮像素子。

【０００９】（５）電荷蓄積領域と素子分離領域の形成
するジャンクション面を含まない、該電荷蓄積領域外周
部に、第１導電型不純物の注入される領域を有すること
を特徴とする（１）〜（４）の固体撮像素子。

【００１０】（６）電荷蓄積領域と素子分離領域の形成
するジャンクション面の少なくとも一部を含む、該電荷
蓄積領域外周部に、第１導電型不純物の注入される領域
を有することを特徴とする（１）〜（４）の固体撮像素
子。

【００１１】（７）第１導電型の半導体基板に、第２導
電型からなる第１の層を形成し、該第１層の上に第１導
電型からなる電荷蓄積領域を形成し、該電荷蓄積領域の
上に第２導電型からなる第２の層を形成し、該第１層と
該第２層とに上下から挟まれた該電荷蓄積領域の周囲の
うち、電荷を読出す部位を除いて、第２導電型からなる
素子分離領域で囲まれてなるフォトダイオードを有する
固体撮像素子において、該フォトダイオード間の素子分
離領域の一部あるいは全面に、第１導電型不純物の注入
される領域を有することを特徴とする固体撮像素子。

【００１２】（８）第１導電型の半導体基板に、第２導
電型からなる第１の層を形成し、該第１層の上に第１導
電型からなる電荷蓄積領域を形成し、該電荷蓄積領域の
上に第２導電型からなる第２の層を形成し、該第１層と
該第２層とに上下から挟まれた該電荷蓄積領域の周囲の
うち、電荷を読出す部位を除いて、第２導電型からなる
素子分離領域で囲まれてなるフォトダイオードを有する
固体撮像素子において、該フォトダイオード間の素子分
離領域の一部あるいは全面に、第１導電型不純物の注入
される領域を有することを特徴とすることを特徴とする
（１）〜（６）の固体撮像素子。

【００１３】（９）フォトダイオード間の素子分離領域
において、フォトダイオード間の中央付近を除いた領域
に、第１導電型不純物の注入される領域を有することを
特徴とする（７）または（８）の固体撮像素子。

【００１４】（１０）フォトダイオード間の素子分離領
域において、フォトダイオードの電荷蓄積領域と該素子
分離領域の形成するジャンクション面を形成する付近を
除いた領域に、第１導電型不純物の注入される領域を有
することを特徴とする（７）または（８）の固体撮像素
子。

【００１５】（１１）（８）〜（１０）の固体撮像素子
を製造するにあたって、前記電荷蓄積領域外周部への第
１導電型不純物の注入と、前記フォトダイオード間の素
子分離領域の一部あるいは全面への第１導電型不純物の
注入とが、同一の工程で同時に行われることを特徴とす
る固体撮像素子の製造法。

【００１６】（１２）（１）〜（１０）の固体撮像素子
を製造するにあたって、画素領域が絶縁膜だけに覆われ
た状態にフォトレジストによるマスクを形成して、第１
導電型不純物をイオン注入して電荷蓄積領域を形成す
る、その直前工程ないし直後工程に、フォトレジストに
よって該電荷蓄積領域形成用とは異なるマスクパターン
を形成して、追加用第１導電型不純物を注入する固体撮
像素子の製造法。

【００１７】（１３）（１）〜（１０）の固体撮像素子
を製造するにあたって、画素領域が絶縁膜だけに覆われ
た状態にフォトレジストによるマスクを形成して、後の
工程で形成される電荷蓄積領域よりも先に、追加用第１
導電型不純物を注入した後に、電極を形成する導電体膜
を成長させて、その導電体膜上にフォトレジストによる
マスクを形成して、選択的エッチングによって導電体膜
を開口させ、そのフォトレジストと該導電体をマスクと
して第１導電型不純物を注入することで、電荷蓄積領域
を形成することを特徴とする固体撮像素子の製造法。

【００１８】（１４）（５）の固体撮像素子を製造する
にあたって、電極を形成する導電体膜を成長させて、そ
の導電体膜上にフォトレジストによるマスクを形成し
て、選択的エッチングによって導電体膜を開口させ、そ
のフォトレジストと該導電体をマスクとして第１導電型
不純物を注入し、その直後工程で、フォトレジストによ
って該電荷蓄積領域形成用とは異なるマスクパターンを
形成して、追加用第１導電型不純物を注入する固体撮像
素子の製造法。

【００１９】（１５）第１導電型不純物の注入条件に対
して、エネルギーで５０％から１５０％の範囲、ドーズ
で１０％から３００％の範囲で、追加用第１導電型不純
物をイオン注入することを特徴とする（１２）〜（１
４）の固体撮像素子の製造法。

【００２０】（１６）追加用第１導電型不純物のフォト
レジストマスク形成、イオン注入のプロセスが少なくと
も２回以上行われる（１２）〜（１５）のいずれか１項
に記載の固体撮像素子の製造法。

【００２１】フォトダイオード面積が小さくなると、面
積比よりも電荷量が確保できないのは、フォトダイオー
ド中心付近と周辺では、電荷蓄積領域を構成する不純物
の濃度が異なり、周辺では濃度が薄くなり電荷が蓄積し
難くなるためである。そのためフォトダイオード周辺で
は、むしろ中心付近よりも不純物濃度を高くなければな
らない。従って、電荷蓄積領域が素子分離領域となすジ
ャンクション面の近傍に、電荷蓄積領域と同導電型の不
純物を追加注入する領域を設ければ、蓄積電荷量を増加
できる。

【００２２】次に、基板シャッターのパルス電圧が高く
なる理由は、基板からの電気力線が素子分離領域にも到
達し、素子分離領域を空乏化させながらフォトダイオー
ドを空乏化させるので、余分に基板に電圧を印加する必
要がある。従って、基板シャッターのパルス電圧の増大
を抑制するには、素子分離領域の影響を抑えれば良い。
具体的には、素子分離領域の下に反対導電型の不純物を
注入すれば良い。従って、電荷蓄積領域が素子分離領域
となすジャンクション面の近傍から、素子分離領域に向
けて、電荷蓄積領域と同導電型の不純物を追加注入する
領域を設ければ、電子シャッターパルスの電圧増加を抑
制することができる。

【００２３】前述の通り、フォトダイオードの蓄積電荷
量を稼ぐ場合も基板シャッターのパルス電圧を抑制する
場合も、従来のフォトダイオードの周辺に、電荷蓄積領
域と同導電型の不純物が追加注入される領域を設けてや
れば良いことになる。そこで、蓄積電荷量の増加を図っ
た不純物追加のマスクパターンとシャッターパルス電圧
増加抑制のマスクパターンを用意する、もしくは、フォ
トリソグラフィー工程の増加を抑えるため、二つの領域
を兼ねるようにマスクパターンを用意すれば、蓄積電荷
量の増加と基板シャッターパルス電圧増加の抑制を同時
に満たすことが出来る。

【００２４】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して詳細に説明する。図１は本発明
の第１の実施例を示す。ａは一画素を上から見たもの
で、ｂはａのＡ、Ａ´での断面である。上面図ａにおい
て、画素は１のフォトダイオード、２のＣＣＤ領域、３
の素子分離領域、４の電荷読出し領域からなる。１０の
Ｎ型不純物追加領域は、１のフォトダイオードと３の素
子分離領域のジャンクションを挟んで両方にまたがって
いる。断面図ｂにおいて、フォトダイオードは、５のＰ
＋層、６のＮ型層、７のＰ型層、８のＮ型基板からなっ
ている。また、図ではゲート電極をなす導電体膜や、そ
の上の保護膜等の構成物は省略している。フォトダイオ
ードの周囲は３の素子分離領域が囲み、上には９の絶縁
膜が乗っている。１０のＮ型不純物追加領域は、電荷読
出し領域に面した電荷蓄積領域の端及び、電荷蓄積領域
をなす６のＮ型層が素子分離領域となすジャンクション
面を含み、電荷蓄積領域と素子分離領域の異なる導電領
域にまたがっている。このようなセル構成にすること
で、蓄積電荷量を稼ぎ、シャッターパルス電圧増加の抑
制が行える。

【００２５】図２は本発明の第２の実施例を示す。第１
の実施例と異なる点は、１０のＮ型不純物追加領域は、
電荷読出し領域の周辺には無いことである。このような
セル構成にすることで、非電荷読出し時にフォトダイオ
ードから電荷読出し領域を通ってＣＣＤに電荷が溢れ出
すパンチスルー現象を防ぎつつ、蓄積電荷量を稼ぎ、シ
ャッターパルス電圧増加の抑制を行える。

【００２６】図３は本発明の第３の実施例を示す。第１
の実施例と異なる点は、１０のＮ型不純物追加領域は、
電荷蓄積領域をなす６のＮ型層が素子分離領域となすジ
ャンクション面のうち、電荷読出し部位とは電荷蓄積領
域を挟んで反対側に位置する部分の近傍には無いことで
ある。このようなセル構成にすることで、電荷蓄積領域
におけるポテンシャルの最深部は電荷読出し部近辺に偏
るため、電荷読出しゲート印加電圧下げつつ、蓄積電荷
量を稼ぎ、シャッターパルス電圧増加の抑制を行える。

【００２７】図４は本発明の第４の実施例を示す。第１
の実施例と異なる点は、１０のＮ型不純物追加領域は、
電荷読出し領域の周辺には無く、かつ、電荷蓄積領域を
なす６のＮ型層が素子分離領域となすジャンクション面
のうち、電荷読出し部位とは電荷蓄積領域を挟んで反対
側に位置する部分の近傍には無いことである。このよう
なセル構成にすることで、フォトダイオードから素子分
離領域を通って隣接するＣＣＤに電荷が溢れ出すパンチ
スルー現象を防ぎつつ、蓄積電荷量を稼ぎ、シャッター
パルス電圧増加の抑制を行える。

【００２８】図４の本発明の第４の実施例と従来例とを
シミュレーションによって比較したものが図３５であ
る。１０のＮ型不純物の注入条件は、６のＮ型層の注入
条件と同一とした。実施例の最大電荷量は従来例の約
１．８倍となっている。従来の条件で只ドーズを１０％
増加したのに比べて、蓄積電荷量は増加している上に、
電荷０になる基板電圧は、従来と同じで、只ドーズを増
加させた場合に比べて低く、基板シャッター電圧を抑制
していることが分かる。なお、１０のＮ型不純物の注入
条件は、必ずしも６のＮ型層の注入条件と同一にする必
要はない。イオン注入エネルギーを若干上げれば、基板
シャッターのパルス電圧を若干下げることができる。逆
にエネルギーを若干下げれば、蓄積電荷量が若干上が
る。イオンのドーズを上げれば、蓄積電荷量は増加する
が、上げすぎると所要の電圧では読出し不可能となる。
イオン注入のエネルギーやドーズは、６のＮ型層の注入
条件に対して、エネルギーで５０％から１５０％の範
囲、ドーズで１０％から３００％の範囲の設計上の可変
パラメータである。

【００２９】次に、本発明の第２の実施の形態について
図面を参照して詳細に説明する。図５は本発明の第５の
実施例を示す。ａは一画素を上から見たもので、ｂはａ
のＡ、Ａ´での断面である。上面図ａにおいて、画素は
図１のａとほぼ同じ構成で、違いは１０のＮ型不純物追
加領域が、１のフォトダイオード内の６のＮ型層の中に
止まっていることである。断面図ｂにおいて、フォトダ
イオードは、図１のｂとほぼ同じ構成で、違いは１０の
Ｎ型不純物追加領域は、１のフォトダイオード内の６の
Ｎ型層の中に止まっていることである。このようなセル
構成にすることで、蓄積電荷量を稼ぐことができる。

【００３０】図６は本発明の第６の実施例を示す。第５
の実施例と異なる点は、１０のＮ型不純物追加領域は、
電荷読出し領域の周辺には無いことである。このような
セル構成にすることで、非電荷読出し時にフォトダイオ
ードから電荷読出し領域を通ってＣＣＤに電荷が溢れ出
すパンチスルー現象を防ぎつつ、蓄積電荷量を稼ぐこと
ができる。

【００３１】図７は本発明の第７の実施例を示す。第５
の実施例と異なる点は、１０のＮ型不純物追加領域は、
電荷蓄積領域をなす６のＮ型層が素子分離領域となすジ
ャンクション面のうち、電荷読出し部位とは電荷蓄積領
域を挟んで反対側に位置する部分の近傍には無いことで
ある。このようなセル構成にすることで、電荷蓄積領域
におけるポテンシャルの最深部は電荷読出し部近辺に偏
るため、電荷読出しゲート印加電圧下げつつ、蓄積電荷
量を稼ぐことができる。

【００３２】図８は本発明の第８の実施例を示す。第５
の実施例と異なる点は、１０のＮ型不純物追加領域は、
電荷読出し領域の周辺には無く、かつ、電荷蓄積領域を
なす６のＮ型層が素子分離領域となすジャンクション面
のうち、電荷読出し部位とは電荷蓄積領域を挟んで反対
側に位置する部分の近傍には無いことである。このよう
なセル構成にすることで、フォトダイオードから素子分
離領域を通って隣接するＣＣＤに電荷が溢れ出すパンチ
スルー現象を防ぎつつ、蓄積電荷量を稼ぐことができ
る。

【００３３】次に、本発明の第３の実施の形態について
図面を参照して詳細に説明する。図９は本発明の第９の
実施例を示す。ａは一画素を上から見たもので、ｂはａ
のＡ、Ａ´での断面である。上面図ａにおいて、画素は
図１のａとほぼ同じ構成で、違いは１０のＮ型不純物追
加領域が、電荷蓄積領域をなす６のＮ型層が素子分離領
域となすジャンクション面のうち、電荷読出し部位とは
電荷蓄積領域を挟んで反対側に位置する部分では、電荷
蓄積領域の中にのみ存在することである。このようなセ
ル構成にすることで、フォトダイオードから素子分離領
域を通って隣接するＣＣＤに電荷が溢れ出すパンチスル
ー現象を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパル
ス電圧増加の抑制を行える。

【００３４】図１０は本発明の第１０の実施例を示す。
第５の実施例と異なる点は、１０のＮ型不純物追加領域
は、電荷読出し領域の周辺には無いことである。このよ
うなセル構成にすることで、非電荷読出し時にフォトダ
イオードから電荷読出し領域を通ってＣＣＤに電荷が溢
れ出すパンチスルー現象を防ぎつつ、蓄積電荷量を稼
ぎ、シャッターパルス電圧増加の抑制を行える。

【００３５】次に、本発明の第４の実施の形態について
図面を参照して詳細に説明する。図１１は本発明の第１
１の実施例を示す。ａは一画素を上から見たもので、ｂ
はａのＡ、Ａ´での断面である。上面図ａにおいて、画
素は図５のａとほぼ同じ構成で、違いは１０のＮ型不純
物追加領域が、電荷蓄積領域をなす６のＮ型層が素子分
離領域となすジャンクション面のうち、電荷読出し部位
とは電荷蓄積領域を挟んで反対側に位置する部分では、
素子分離領域まで延びていることである。このようなセ
ル構成にすることで、素子分離領域を介してフォトダイ
オードに隣接したＣＣＤにスミア（光学偽信号）の電荷
が入ることを防ぎながら、蓄積電荷量を稼ぐことができ
る。

【００３６】図１２は本発明の第１２の実施例を示す。
第１１の実施例と異なる点は、１０のＮ型不純物追加領
域は、電荷読出し領域の周辺には無いことである。この
ようなセル構成にすることで、素子分離領域を介してフ
ォトダイオードに隣接したＣＣＤにスミア（光学偽信
号）の電荷が入ることを防ぎながら、かつ、非電荷読出
し時にフォトダイオードから電荷読出し領域を通ってＣ
ＣＤに電荷が溢れ出すパンチスルー現象を防ぎつつ、蓄
積電荷量を稼ぐことができる。

【００３７】次に、本発明の第５の実施の形態について
図面を参照して詳細に説明する。図１３は本発明の第１
３の実施例を示す。ａは一画素を上から見たもので、ｂ
はａのＡ、Ａ´での断面である。上面図ａにおいて、画
素は１のフォトダイオード、２のＣＣＤ領域、３の素子
分離領域、４の電荷読出し領域からなる。１０のＮ型不
純物追加領域は、１のフォトダイオードと３の素子分離
領域のジャンクション面のうち、電荷読出し部位とは電
荷蓄積領域を挟んで反対側に部位を除いたジャンクショ
ン面から、素子分離領域に広がっている。断面図ｂにお
いて、フォトダイオードは、５のＰ＋層、６のＮ型層、
７のＰ型層、８のＮ型基板からなっている。また、図で
はゲート電極をなす導電体膜や、その上の保護膜等の構
成物は省略している。フォトダイオードの周囲は３の素
子分離領域が囲み、上には９の絶縁膜が乗っている。１
０のＮ型不純物追加領域は、電荷蓄積領域をなす６のＮ
型層が素子分離領域となすジャンクション面から、素子
分離領域に向かって広がっている。このようなセル構成
にすることで、シャッターパルス電圧の低下が図れる。

【００３８】図１４は本発明の第１４の実施例を示す。
ａは一画素を上から見たもので、ｂはａのＡ、Ａ´での
断面である。上面図ａにおいて、画素は１のフォトダイ
オード、２のＣＣＤ領域、３の素子分離領域、４の電荷
読出し領域からなる。１０のＮ型不純物追加領域は、１
のフォトダイオード間にある３の素子分離領域の中央部
ある。断面図ｂにおいて、１０のＮ型不純物追加領域
は、フォトダイオード間の素子分離領域の中央部にあ
る。このようなセル構成にすることで、マスク合わせ工
程において多少のずれが生じても、その影響が少ないセ
ルが構成でき、安定してシャッターパルス電圧の低下が
図れる。

【００３９】図１５は本発明の第１５の実施例を示す。
ａは一画素を上から見たもので、ｂはａのＡ、Ａ´での
断面である。上面図ａにおいて、画素は１のフォトダイ
オード、２のＣＣＤ領域、３の素子分離領域、４の電荷
読出し領域からなる。１０のＮ型不純物追加領域は、１
のフォトダイオード間にある３の素子分離領域全域に広
がっているある。断面図ｂにおいて、１０のＮ型不純物
追加領域は、フォトダイオード間の素子分離領域の全域
に広がっている。このようなセル構成にすることで、マ
スクパターンの最小寸法が大きく取れるので、微細化に
適している。また大幅にシャッターパルス電圧の低下が
図れる。

【００４０】図１５の本発明の第１５の実施例と従来例
とをシミュレーションによって比較したものが図３６で
ある。１０のＮ型不純物の注入条件は、６のＮ型層の注
入条件と同一とした。電荷０になる基板電圧は、従来に
比べて低く、基板シャッター電圧が低下していることが
分かる。なお、１０のＮ型不純物の注入条件は、必ずし
も６のＮ型層の注入条件と同一にする必要はない。イオ
ン注入エネルギーを若干上げるないし、ドーズを増加す
れば、基板シャッターのパルス電圧を若干下げることが
できる。イオン注入のエネルギーやドーズは、６のＮ型
層の注入条件に対して、エネルギーで５０％から１５０
％の範囲、ドーズで１０％から３００％の範囲の設計上
の可変パラメータである。

【００４１】次に、本発明の第６から第１０までの実施
の形態について説明する。基本的に、第１から第４まで
の実施の形態と、第５の実施の形態を合わせたものであ
る。二つの実施の形態を一つに合わせることで、両者の
機能や効果が得られる。

【００４２】まず、第６の実施の形態について図面を参
照して説明する。図１６は本発明の第１６の実施例を示
す。本発明の第１の実施の形態における第１の実施例
に、本発明の第５の実施の形態における第１４の実施例
を加えたものである。従って、このようなセル構成にす
ることで、蓄積電荷量を稼ぎ、シャッターパルス電圧低
下ができる。

【００４３】図１７は本発明の第１７の実施例を示す。
本発明の第１の実施の形態における第２の実施例に、本
発明の第５の実施の形態における第１４の実施例を加え
たものである。従って、このようなセル構成にすること
で、非電荷読出し時にフォトダイオードから電荷読出し
領域を通ってＣＣＤに電荷が溢れ出すパンチスルー現象
を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧
低下ができる。

【００４４】図１８は本発明の第１８の実施例を示す。
本発明の第１の実施の形態における第３の実施例に、本
発明の第５の実施の形態における第１４の実施例を加え
たものである。従って、このようなセル構成にすること
で、電荷蓄積領域におけるポテンシャルの最深部は電荷
読出し部近辺に偏るため、電荷読出しゲート印加電圧下
げつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。

【００４５】図１９は本発明の第１９の実施例を示す。
本発明の第１の実施の形態における第４の実施例に、本
発明の第５の実施の形態における第１４の実施例を加え
たものである。従って、このようなセル構成にすること
で、フォトダイオードから素子分離領域を通って隣接す
るＣＣＤに電荷が溢れ出すパンチスルー現象を防ぎつ
つ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。

【００４６】次に、第７の実施の形態について図面を参
照して説明する。図２０は本発明の第２０の実施例を示
す。本発明の第２の実施の形態における第５の実施例
に、本発明の第５の実施の形態における第１４の実施例
を加えたものである。従って、このようなセル構成にす
ることで、蓄積電荷量を稼ぎ、シャッターパルス電圧低
下ができる。

【００４７】図２１は本発明の第２１の実施例を示す。
本発明の第２の実施の形態における第６の実施例に、本
発明の第５の実施の形態における第１４の実施例を加え
たものである。従って、このようなセル構成にすること
で、非電荷読出し時にフォトダイオードから電荷読出し
領域を通ってＣＣＤに電荷が溢れ出すパンチスルー現象
を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧
低下ができる。

【００４８】図２２は本発明の第２２の実施例を示す。
本発明の第２の実施の形態における第７の実施例に、本
発明の第５の実施の形態における第１４の実施例を加え
たものである。従って、このようなセル構成にすること
で、電荷蓄積領域におけるポテンシャルの最深部は電荷
読出し部近辺に偏るため、電荷読出しゲート印加電圧下
げつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。

【００４９】図２３は本発明の第２３の実施例を示す。
本発明の第２の実施の形態における第８の実施例に、本
発明の第５の実施の形態における第１４の実施例を加え
たものである。従って、このようなセル構成にすること
で、フォトダイオードから素子分離領域を通って隣接す
るＣＣＤに電荷が溢れ出すパンチスルー現象を防ぎつ
つ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。

【００５０】次に、第８の実施の形態について図面を参
照して説明する。図２４は本発明の第２４の実施例を示
す。本発明の第３の実施の形態における第９の実施例
に、本発明の第５の実施の形態における第１４の実施例
を加えたものである。従って、このようなセル構成にす
ることで、フォトダイオードから素子分離領域を通って
隣接するＣＣＤに電荷が溢れ出すパンチスルー現象を防
ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。

【００５１】図２５は本発明の第２５の実施例を示す。
本発明の第３の実施の形態における第１０の実施例に、
本発明の第５の実施の形態における第１４の実施例を加
えたものである。従って、このようなセル構成にするこ
とで、非電荷読出し時にフォトダイオードから電荷読出
し領域を通ってＣＣＤに電荷が溢れ出すパンチスルー現
象を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電
圧低下ができる。

【００５２】次に、第９の実施の形態について図面を参
照して説明する。図２６は本発明の第２６の実施例を示
す。本発明の第４の実施の形態における第１１の実施例
に、本発明の第５の実施の形態における第１４の実施例
を加えたものである。このようなセル構成にすること
で、素子分離領域を介してフォトダイオードに隣接した
ＣＣＤにスミア（光学偽信号）の電荷が入ることを防ぎ
ながら、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。

【００５３】図２７は本発明の第２７の実施例を示す。
本発明の第４の実施の形態における第１２の実施例に、
本発明の第５の実施の形態における第１４の実施例を加
えたものである。このようなセル構成にすることで、素
子分離領域を介してフォトダイオードに隣接したＣＣＤ
にスミア（光学偽信号）の電荷が入ることを防ぎなが
ら、非電荷読出し時にフォトダイオードから電荷読出し
領域を通ってＣＣＤに電荷が溢れ出すパンチスルー現象
を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧
低下ができる。

【００５４】次に、本発明の第１０の実施の形態につい
て説明する。図２８は本発明の第２８の実施例を示す。
本発明の第１の実施の形態における第１の実施例に、本
発明の第５の実施の形態における第１５の実施例を加え
たものである。従って、このようなセル構成にすること
で、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。更に、合成したマスクパターンが大きくなるの
で、微細化に適している。

【００５５】図２９は本発明の第２９の実施例を示す。
本発明の第１の実施の形態における第２の実施例に、本
発明の第５の実施の形態における第１５の実施例を加え
たものである。従って、このようなセル構成にすること
で、非電荷読出し時にフォトダイオードから電荷読出し
領域を通ってＣＣＤに電荷が溢れ出すパンチスルー現象
を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧
低下ができる。更に、合成したマスクパターンが大きく
なるので、微細化に適している。

【００５６】図３０は本発明の第３０の実施例を示す。
本発明の第１の実施の形態における第３の実施例に、本
発明の第５の実施の形態における第１５の実施例を加え
たものである。従って、このようなセル構成にすること
で、電荷蓄積領域におけるポテンシャルの最深部は電荷
読出し部近辺に偏るため、電荷読出しゲート印加電圧下
げつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。更に、合成したマスクパターンが大きくなる
ので、微細化に適している。

【００５７】図３１は本発明の第３１の実施例を示す。
本発明の第１の実施の形態における第４の実施例に、本
発明の第５の実施の形態における第１５の実施例を加え
たものである。従って、このようなセル構成にすること
で、フォトダイオードから素子分離領域を通って隣接す
るＣＣＤに電荷が溢れ出すパンチスルー現象を防ぎつ
つ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。更に、合成したマスクパターンが大きくなるの
で、微細化に適している。

【００５８】図３１の本発明の第３１の実施例と従来例
とをシミュレーションによって比較したものが図３７で
ある。１０のＮ型不純物の注入条件は、６のＮ型層の注
入条件と同一とした。実施例の最大電荷量は従来例の約
２．２倍で、電荷を引抜く電圧は従来例と同等である。
従って、従来の場合で６のＮ型層のドーズを増加させる
場合に比べて、電子シャッターパルス電圧の増加が抑制
できていることが分かる。１０のＮ型不純物の注入条件
は、必ずしも６のＮ型層の注入条件と同一にする必要は
ない。イオン注入エネルギーを若干上げれば、基板シャ
ッターのパルス電圧を若干下げることができる。但し上
げすぎると、基板から逆に電荷が注入してしまう。イオ
ンのドーズを若干上げれば、基板シャッターのパルス電
圧を若干下げることができ、また蓄積電荷量を増加させ
られる。上げすぎると、所要の電圧では読出し不可能と
なったり、基板から逆に電荷が注入したり、６の素子分
離領域が機能を果たさないなどの弊害が生じる。イオン
注入のエネルギーやドーズは、６のＮ型層の注入条件に
対して、エネルギーで５０％から１５０％の範囲、ドー
ズで１０％から３００％の範囲の設計上の可変パラメー
タである。

【００５９】図３２は本発明の第３２の実施例を示す。
本発明の第２の実施の形態における第５の実施例に、本
発明の第５の実施の形態における第１５の実施例を加え
たものである。従って、このようなセル構成にすること
で、電荷蓄積領域におけるポテンシャルの最深部は電荷
読出し部近辺に偏るため、電荷読出しゲート印加電圧下
げつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。更に、合成したマスクパターンが大きくなる
ので、微細化に適している。

【００６０】図３３は本発明の第３３の実施例を示す。
本発明の第２の実施の形態における第６の実施例に、本
発明の第５の実施の形態における第１５の実施例を加え
たものである。従って、このようなセル構成にすること
で、フォトダイオードから素子分離領域を通って隣接す
るＣＣＤに電荷が溢れ出すパンチスルー現象を防ぎつ
つ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。更に、合成したマスクパターンが大きくなるの
で、微細化に適している。

【００６１】以降に、製造方法について述べる。まず、
本発明の第１１の実施の形態について図面を参照して詳
細に説明する。図３８〜図４３は、本発明の第３４の実
施例の、連続的に製造方法を示す図面である。ａは画素
の断面を示し、ｂは画素の上から見た様子を示す。図が
煩雑になるのを避け、本発明の主要な点のみを示すた
め、１１の半導体は、図１等に示した、８のＮ型基板に
３の素子分離領域、７のＰ型層が既に作り込まれたもの
とする。

【００６２】図３８において、フォトレジストをパター
ニングし、それをマスクとしてフォトダイオード形成用
Ｎ型不純物を注入する状況を示す。図３９において、フ
ォトレジストを剥離する。図４０において、フォトレジ
ストをパターニングし、それをマスクとしてＮ型不純物
を追加注入する状況を示す。図４１において、フォトレ
ジストを剥離する。図４２において、画素の上に導電体
膜による電極を形成し、その電極をマスクにしてＰ型不
純物をイオン注入する状況を示す。図４３において、実
施例４の素子が出来上がる。図４０でのフォトレジスト
のマスクパターンを変えることで、他の実施例の製造プ
ロセスともなる。また、図３８・図３９の連続プロセス
を図４０・図４１の連続プロセスと順序を入れ替えても
本質は変わらない。

【００６３】次に、本発明の第１２の実施の形態につい
て図面を参照して詳細に説明する。図４４〜図４９は、
本発明の第３５の実施例の、連続的に製造方法を示す図
面である。ａは画素の断面を示し、ｂは画素の上から見
た様子を示す。図が煩雑になるのを避け、本発明の主要
な点のみを示すため、１１の半導体は、図１等に示し
た、８のＮ型基板に３の素子分離領域、７のＰ型層が既
に作り込まれたものとする。

【００６４】図４４において、フォトレジストをパター
ニングし、それをマスクとしてＮ型不純物を追加注入す
る状況を示す。図４５において、フォトレジストを剥離
する。図４６において、導電体膜形成後にフォトレジス
ト塗布・パターニングし、それをマスクとして導電体膜
をエッチングし、このエッチングに用いたフォトレジス
ト乃至このフォトレジストを一度剥離した後、再度塗布
・パターニングしたフォトレジストと、その下の導電体
をマスクとしてフォトダイオード形成用Ｎ型不純物を注
入する状況を示す。図４７において、フォトダイオード
のＮ型層が形成されている状況を示す。図４８におい
て、フォトダイオード形成用Ｎ型不純物を注入する際に
マスクに用いたフォトレジストを再度マスクとして用い
て、Ｐ型不純物をイオン注入する状況を示す。場合によ
っては、画素上にフォレジストを置かずに、導電体膜を
マスクとしてＰ型不純物をイオン注入しても本質は変わ
らない。図４９において、実施例４の素子が出来上が
る。図４４でのフォトレジストのマスクパターンを変え
ることで、他の実施例の製造プロセスともなる。

【００６５】次に、本発明の第１３の実施の形態につい
て図面を参照して詳細に説明する。図５０〜図５５は、
本発明の第３６の実施例の、連続的に製造方法を示す図
面である。ａは画素の断面を示し、ｂは画素の上から見
た様子を示す。図が煩雑になるのを避け、本発明の主要
な点のみを示すため、１１の半導体は、図１等に示し
た、８のＮ型基板に３の素子分離領域、７のＰ型層が既
に作り込まれたものとする。

【００６６】図５０において、導電体膜形成後にフォト
レジスト塗布・パターニングし、それをマスクとして導
電体膜をエッチングし、このエッチングに用いたフォト
レジスト乃至このフォトレジストを一度剥離した後、再
度塗布・パターニングしたフォトレジストと、その下の
導電体をマスクとしてフォトダイオード形成用Ｎ型不純
物を注入する状況を示す。図５１において、フォトレジ
ストを剥離する。図５２において、フォトレジストをパ
ターニングし、それをマスクとして追加用Ｎ型不純物を
注入する状況を示す。図５３において、フォトレジスト
を剥離する。図５４において、電極をマスクにしてＰ型
不純物をイオン注入する状況を示す。図５５において、
実施例５の素子が出来上がる。図５２でのフォトレジス
トのマスクパターンを変えることで、他の実施例６〜８
の製造プロセスともなる。

【００６７】以上の製造プロセスにおいて、Ｎ型追加不
純物の注入のマスクパターンとそれに伴うイオン注入は
１度であったが、本発明はそれに限るわけではない。幾
つかのマスクパターンを用意して、それぞれＮ型追加不
純物のドーズやエネルギーを変える場合も、当然考えら
れる。

【００６８】以上は、電荷蓄積層がＮ型からなり、素子
分離領域がＰ型からなる場合を想定しているが、当然な
がらＮとＰが完全に入れ替わった場合でも同様である。

【００６９】

【発明の効果】以上説明したように、本発明によれば、
フォトダイオード面積が縮小しても、蓄積電荷量が確保
でき、または基板シャッターのパルス電圧を抑制でき、
またはその両者を同時に満たすことができる。

【図面の簡単な説明】

【図１】本発明による第１の実施例、素子の説明図であ
る。

【図２】本発明による第２の実施例、素子の説明図であ
る。

【図３】本発明による第３の実施例、素子の説明図であ
る。

【図４】本発明による第４実施例、素子の説明図であ
る。

【図５】本発明による第５の実施例、素子の説明図であ
る。

【図６】本発明による第６の実施例、素子の説明図であ
る。

【図７】本発明による第７の実施例、素子の説明図であ
る。

【図８】本発明による第８の実施例、素子の説明図であ
る。

【図９】本発明による第９の実施例、素子の説明図であ
る。

【図１０】本発明による第１０の実施例、素子の説明図
である。

【図１１】本発明による第１１の実施例、素子の説明図
である。

【図１２】本発明による第１２の実施例、素子の説明図
である。

【図１３】本発明による第１３の実施例、素子の説明図
である。

【図１４】本発明による第１４の実施例、素子の説明図
である。

【図１５】本発明による第１５の実施例、素子の説明図
である。

【図１６】本発明による第１６の実施例、素子の説明図
である。

【図１７】本発明による第１７の実施例、素子の説明図
である。

【図１８】本発明による第１８の実施例、素子の説明図
である。

【図１９】本発明による第１９の実施例、素子の説明図
である。

【図２０】本発明による第２０の実施例、素子の説明図
である。

【図２１】本発明による第２１の実施例、素子の説明図
である。

【図２２】本発明による第２２の実施例、素子の説明図
である。

【図２３】本発明による第２３の実施例、素子の説明図
である。

【図２４】本発明による第２４の実施例、素子の説明図
である。

【図２５】本発明による第２５の実施例、素子の説明図
である。

【図２６】本発明による第２６の実施例、素子の説明図
である。

【図２７】本発明による第２７の実施例、素子の説明図
である。

【図２８】本発明による第２８の実施例、素子の説明図
である。

【図２９】本発明による第２９の実施例、素子の説明図
である。

【図３０】本発明による第３０の実施例、素子の説明図
である。

【図３１】本発明による第３１の実施例、素子の説明図
である。

【図３２】本発明による第３２の実施例、素子の説明図
である。

【図３３】本発明による第３３の実施例、素子の説明図
である。

【図３４】従来例である。画素の上面と断面を示す。

【図３５】本発明の第４の実施例と従来例のシミュレー
ションによる比較である。

【図３６】本発明の第１５の実施例と従来例のシミュレ
ーションによる比較である。

【図３７】本発明の第３１の実施例と従来例のシミュレ
ーションによる比較である。

【図３８】本発明による第３４の実施例、製造法の説明
図である。

【図３９】本発明による第３４の実施例、製造法の説明
図である。

【図４０】本発明による第３４の実施例、製造法の説明
図である。

【図４１】本発明による第３４の実施例、製造法の説明
図である。

【図４２】本発明による第３４の実施例、製造法の説明
図である。

【図４３】本発明による第３４の実施例、製造法の説明
図である。

【図４４】本発明による第３５の実施例、製造法の説明
図である。

【図４５】本発明による第３５の実施例、製造法の説明
図である。

【図４６】本発明による第３５の実施例、製造法の説明
図である。

【図４７】本発明による第３５の実施例、製造法の説明
図である。

【図４８】本発明による第３５の実施例、製造法の説明
図である。

【図４９】本発明による第３５の実施例、製造法の説明
図である。

【図５０】本発明による第３６の実施例、製造法の説明
図である。

【図５１】本発明による第３６の実施例、製造法の説明
図である。

【図５２】本発明による第３６の実施例、製造法の説明
図である。

【図５３】本発明による第３６の実施例、製造法の説明
図である。

【図５４】本発明による第３６の実施例、製造法の説明
図である。

【図５５】本発明による第３６の実施例、製造法の説明
図である。

【符号の説明】

１…フォトダイオード２…ＣＣＤ領域３…素子分離領域４…電荷読出し領域５…Ｐ＋層６…Ｎ型層７…Ｐ型層８…Ｎ型基板９…絶縁膜１０…Ｎ型不純物追加領域１１…半導体１２…フォトレジスト１３…導電体膜１４…フォトダイオード用Ｎ型不純物イオン注入１５…追加用Ｎ型不純物イオン注入１６…Ｐ型不純物イオン注入

フロントページの続き (72)発明者武藤信彦東京都港区芝五丁目７番１号日本電気株式会社内Ｆターム(参考） 4M118 AA10 AB01 BA13 CA04 CA17 CA18 EA01 EA06 EA07 FA06 FA13 FA25 FA26 FA33 5C024 AA00 CA31 FA01 FA11 GA01 GA44

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板に、第２導電型
からなる第１の層を形成し、該第１層の上に第１導電型
からなる電荷蓄積領域を形成し、該電荷蓄積領域の上に
第２導電型からなる第２の層を形成し、該第１層と該第
２層とに上下から挟まれた該電荷蓄積領域の周囲のう
ち、電荷を読出す部位を除いて、第２導電型からなる素
子分離領域で囲まれてなるフォトダイオードを有する固
体撮像素子において、該電荷蓄積領域外周部に、第１導
電型不純物の注入される領域を有することを特徴とする
固体撮像素子。
【請求項２】前記電荷蓄積領域外周部のうち、フォト
ダイオード間に形成された素子分離領域に隣接する領域
の少なくとも一部に第１導電型不純物の注入される領域
を有することを特徴とする請求項１に記載の固体撮像素
子。
【請求項３】電荷蓄積領域外周部に、電荷読出し部位
に隣接する領域を除いて、第１導電型不純物の注入され
る領域を有することを特徴とする請求項１または２に記
載の固体撮像素子。
【請求項４】電荷蓄積領域外周部に、電荷読出し部位
とは該電荷蓄積領域を挟んで反対側に位置する素子分離
領域に隣接する領域を除いて、第１導電型不純物の注入
される領域を有することを特徴とする請求項１〜３のい
ずれか１項に記載の固体撮像素子。
【請求項５】電荷蓄積領域と素子分離領域の形成する
ジャンクション面を含まない、該電荷蓄積領域外周部
に、第１導電型不純物の注入される領域を有することを
特徴とする請求項１〜４のいずれか１項に記載の固体撮
像素子。
【請求項６】電荷蓄積領域と素子分離領域の形成する
ジャンクション面の少なくとも一部を含む、該電荷蓄積
領域外周部に、第１導電型不純物の注入される領域を有
することを特徴とする請求項１〜４のいずれか１項に記
載の固体撮像素子。
【請求項７】第１導電型の半導体基板に、第２導電型
からなる第１の層を形成し、該第１層の上に第１導電型
からなる電荷蓄積領域を形成し、該電荷蓄積領域の上に
第２導電型からなる第２の層を形成し、該第１層と該第
２層とに上下から挟まれた該電荷蓄積領域の周囲のう
ち、電荷を読出す部位を除いて、第２導電型からなる素
子分離領域で囲まれてなるフォトダイオードを有する固
体撮像素子において、該フォトダイオード間の素子分離
領域の一部あるいは全面に、第１導電型不純物の注入さ
れる領域を有することを特徴とする固体撮像素子。
【請求項８】第１導電型の半導体基板に、第２導電型
からなる第１の層を形成し、該第１層の上に第１導電型
からなる電荷蓄積領域を形成し、該電荷蓄積領域の上に
第２導電型からなる第２の層を形成し、該第１層と該第
２層とに上下から挟まれた該電荷蓄積領域の周囲のう
ち、電荷を読出す部位を除いて、第２導電型からなる素
子分離領域で囲まれてなるフォトダイオードを有する固
体撮像素子において、該フォトダイオード間の素子分離
領域の一部あるいは全面に、第１導電型不純物の注入さ
れる領域を有することを特徴とすることを特徴とする請
求項１〜６のいずれか１項に記載の固体撮像素子。
【請求項９】フォトダイオード間の素子分離領域にお
いて、フォトダイオード間の中央付近を除いた領域に、
第１導電型不純物の注入される領域を有することを特徴
とする請求項７または８に記載の固体撮像素子。
【請求項１０】フォトダイオード間の素子分離領域に
おいて、フォトダイオードの電荷蓄積領域と該素子分離
領域の形成するジャンクション面を形成する付近を除い
た領域に、第１導電型不純物の注入される領域を有する
ことを特徴とする請求項７または８に記載の固体撮像素
子。
【請求項１１】請求項８〜１０のいずれか１項に記載
の固体撮像素子を製造するにあたって、前記電荷蓄積領
域外周部への第１導電型不純物の注入と、前記フォトダ
イオード間の素子分離領域の一部あるいは全面への第１
導電型不純物の注入とが、同一の工程で同時に行われる
ことを特徴とする固体撮像素子の製造法。
【請求項１２】請求項１〜１０のいずれか１項に記載
の固体撮像素子を製造するにあたって、画素領域が絶縁
膜だけに覆われた状態にフォトレジストによるマスクを
形成して、第１導電型不純物をイオン注入して電荷蓄積
領域を形成する、その直前工程ないし直後工程に、フォ
トレジストによって該電荷蓄積領域形成用とは異なるマ
スクパターンを形成して、追加用第１導電型不純物を注
入する固体撮像素子の製造法。
【請求項１３】請求項１〜１０のいずれか１項に記載
の固体撮像素子を製造するにあたって、画素領域が絶縁
膜だけに覆われた状態にフォトレジストによるマスクを
形成して、後の工程で形成される電荷蓄積領域よりも先
に、追加用第１導電型不純物を注入した後に、電極を形
成する導電体膜を成長させて、その導電体膜上にフォト
レジストによるマスクを形成して、選択的エッチングに
よって導電体膜を開口させ、そのフォトレジストと該導
電体をマスクとして第１導電型不純物を注入すること
で、電荷蓄積領域を形成することを特徴とする固体撮像
素子の製造法。
【請求項１４】請求項５に記載の固体撮像素子を製造
するにあたって、電極を形成する導電体膜を成長させ
て、その導電体膜上にフォトレジストによるマスクを形
成して、選択的エッチングによって導電体膜を開口さ
せ、そのフォトレジストと該導電体をマスクとして第１
導電型不純物を注入し、その直後工程で、フォトレジス
トによって該電荷蓄積領域形成用とは異なるマスクパタ
ーンを形成して、追加用第１導電型不純物を注入する固
体撮像素子の製造法。
【請求項１５】第１導電型不純物の注入条件に対し
て、エネルギーで５０％から１５０％の範囲、ドーズで
１０％から３００％の範囲で、追加用第１導電型不純物
をイオン注入することを特徴とする請求項１２〜１４の
いずれか１項に記載の固体撮像素子の製造法。
【請求項１６】追加用第１導電型不純物のフォトレジ
ストマスク形成、イオン注入のプロセスが少なくとも２
回以上行われる請求項１２〜１５のいずれか１項に記載
の固体撮像素子の製造法。