JP2000010862A - Cache memory control method - Google Patents
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- Techniques For Improving Reliability Of Storages (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、キャッシュメモリ
を効率良く利用するためのキャッシュメモリ制御方法に
係り、特に、分散共有メモリ型のキャッシュメモリ制御
方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cache memory control method for efficiently using a cache memory, and more particularly to a distributed shared memory type cache memory control method.
【０００２】[0002]
【従来の技術】近年、計算機に対する処理要求は益々高
まり、より高速な計算機が必要とされている。しかし、
このような処理要求を単一プロセッサで行なうには限界
がある。そこで、プロセッサを単体で逐次的に使用する
のではなく、複数のプロセッサを並列に結合し動作させ
る並列計算機システムが注目され、研究されている。2. Description of the Related Art In recent years, processing demands on computers have increased, and higher-speed computers have been required. But,
There is a limit to performing such a processing request by a single processor. Therefore, a parallel computer system in which a plurality of processors are connected in parallel and operated, instead of using the processors sequentially, has attracted attention and is being studied.
【０００３】並列計算機システムでは、単一プロセッサ
の処理限度を大幅に越える計算が可能である。さらに、
要求される計算量に応じ、結合するプロセッサ数を増や
すことで、さらなる算能力の向上が期待できる。このよ
うに、並列計算機システムによれば、莫大な処理要求に
対応できるシステムを構築できる。しかし、プロセッサ
を複数結合することによって単一プロセッサシステムに
なかった問題が生じる。例えば、結合されたプセツサ間
の通信制御、各プロセッサで処理された内容の同期制
御、処理要求を均等に各プロセッサに分配する負荷分散
機構、などの問題である。特に、プロセッサ間の通信制
御は、使用するプロセッサの数が増えるに従って計算機
全体の通信量も増大するため、重要な問題となる。[0003] Parallel computer systems are capable of performing calculations that greatly exceed the processing limits of a single processor. further,
By increasing the number of processors to be connected in accordance with the required amount of calculation, a further improvement in computational power can be expected. Thus, according to the parallel computer system, it is possible to construct a system capable of responding to a huge processing request. However, combining a plurality of processors creates a problem not found in single processor systems. For example, there are problems such as communication control between coupled processors, synchronization control of the content processed by each processor, and a load distribution mechanism that evenly distributes processing requests to each processor. In particular, communication control between processors is an important problem because the communication amount of the entire computer increases as the number of processors used increases.
【０００４】このような特徴を持つ並列計算機システム
において、そのメモリ構成としては、拡張性や汎用性が
高いことから、分散配置された各プロセッサ毎にメモリ
を付属させ、この分散されたメモリを仮想的な同一メモ
リ空間として扱う分散共有メモ型が注目されている。分
散共有メモリ型の並列計算機システムにおいても、通信
遅延が大きな問題である。この通信遅延のほとんどを占
めるのがメモリアクセスである。そこで、メモリアクセ
スによる通信遅延を削減するために様々な手法が研究さ
れている。その中でキャッシュメモリシステムは、動作
させるソフトウェアに依存することなく実装することが
でき、実装が簡単な割に得られる通信延時間の削減効果
が大きい。これらのことから、キャッシュメモリシステ
ムはますます大規模化する並列計算機システムにおい
て、その効果が期待されている。In a parallel computer system having such features, the memory configuration is high in scalability and versatility. Therefore, a memory is attached to each processor arranged in a distributed manner, and this distributed memory is virtually Distributed shared memos, which are treated as the same memory space, are attracting attention. Even in a distributed shared memory type parallel computer system, communication delay is a major problem. Memory access accounts for most of the communication delay. Therefore, various techniques have been studied to reduce communication delay due to memory access. Among them, the cache memory system can be implemented without depending on the software to be operated, and the effect of reducing the communication delay time which is easy to implement is large. From these facts, the effect of the cache memory system is expected in an increasingly large-scale parallel computer system.
【０００５】ところが、並列計算機システムにおけるキ
ャッシュメモリシステムでは、複数のプロセッサのそれ
ぞれにキャッシュメモリが付属しているため、同一デー
タのコピーが複数存在し得る。そこで、複数のプロセッ
サに共有される同一データのコピー間おいてコンシステ
ンシ（一貫性）の管理が必要となる。このコンシステン
シ管理を行なうため、従来から様々なキャッシュプロト
コルが提案されている。However, in a cache memory system in a parallel computer system, since a plurality of processors are each provided with a cache memory, a plurality of copies of the same data may exist. Therefore, it is necessary to manage consistency between copies of the same data shared by a plurality of processors. Various cache protocols have been conventionally proposed to perform this consistency management.
【０００６】これら従来のキャッシュプロトコルは、
（１）複数のプロセッサに共有されるデータに対し書き
込みがあった場合、他のコピーを無効化することで一貫
性を保つ無効化型プロトコル、（２）書き込みの行なわ
れコピーと同じ内容に他のコピーを更新することで一貫
性を保つ更新型プロトコル、とに大別することができ
る。無効化型プロトコルについては、例えば特開平５−
２５３４号に開示された従来技術がある。[0006] These conventional cache protocols are:
(1) When a write is made to data shared by a plurality of processors, an invalidation type protocol that maintains consistency by invalidating other copies, and (2) Writes are performed to the same contents as the copy. Update protocols that maintain consistency by updating a copy of the protocol. Regarding the invalidation type protocol, see, for example,
There is a prior art disclosed in US Pat.
【０００７】しかしながら、無効化型プロトコルでは、
キャッシュメモリ上からデータが消え易いため、キャッ
シュメモリへのヒット率が低下するという問題がある。However, in the invalidation type protocol,
Since data easily disappears from the cache memory, there is a problem that the hit rate to the cache memory is reduced.
【０００８】一方、更新型プロトコルでは、同一データ
を持つキャッシュメモリが多くなり易く、無効化型プロ
トコルに比べてキャッシュへのヒット率は高くなるもの
の、不要になったデータも更新されてしまうことから、
ネットワークに対する負荷が高まり易いという問題があ
る。[0008] On the other hand, in the update type protocol, the number of cache memories having the same data tends to increase, and the cache hit rate becomes higher than in the invalidation type protocol. However, unnecessary data is also updated. ,
There is a problem that the load on the network tends to increase.
【０００９】従って、動作させるアプリケーションプロ
グラムのメモリアクセスの性質に応じて、無効化型プロ
トコルまたは更新型プロトコルを使い分けるのが効果的
なものと考えられる。Therefore, it is considered effective to selectively use the invalidation type protocol or the update type protocol depending on the nature of the memory access of the application program to be operated.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、従来に
おける分散共有メモリ型の並列計算機システムおいて
は、キャッシュメモリの一貫性を管理するためのキャッ
シュプロトコルを、無効化型プロトコルまたは更新型プ
ロトコルのいずれかに固定している。このため、その固
定されているプロトコルに適合したメモリアクセスの性
質を持つアプリケーションプログラムを動作させている
場合は効率良く処理を進めることが可能であるが、適合
しないメモリアクセスの性質を持つアプリケーションプ
ログラムを動作させている場合は処理効率が悪くなると
いう問題がある。換言すれば、分散共有メモリ型の並列
計算機において動作させているアプリケーションプログ
ラムのメモリアクセスの性質に依存してヒット率やネッ
トワークに対する負荷が変動してしまうという問題があ
る。However, in the conventional distributed shared memory type parallel computer system, the cache protocol for managing the coherency of the cache memory is either an invalidation type protocol or an update type protocol. It is fixed to. For this reason, when an application program having the property of memory access conforming to the fixed protocol is operated, it is possible to proceed efficiently. When operating, there is a problem that processing efficiency deteriorates. In other words, there is a problem that the hit ratio and the load on the network fluctuate depending on the nature of the memory access of the application program operated in the distributed shared memory type parallel computer.
【００１１】本発明は、このような問題を解決するため
になされたものであり、その目的は、分散共有メモリ型
の並列計算機システムにおいて動作させているアプリケ
ーションプログラムのメモリアクセスの性質に左右され
ることなく、キャッシュメモリの機能を充分に発揮さ
せ、効率的なデータ処理を進めることができるキャッシ
ュメモリ制御方法を提供することにある。The present invention has been made to solve such a problem, and its object is to be influenced by the nature of memory access of an application program operated in a distributed shared memory type parallel computer system. It is another object of the present invention to provide a cache memory control method that allows the function of the cache memory to be fully exhibited without causing any problem and efficient data processing can be advanced.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、キャッシュメモリを複数アドレスから成
る複数のキャッシュブロックに分割し、各キャッシュブ
ロックの更新頻度を計測し、その計測結果に基づいてデ
ータの一貫性を保つためのキャッシュプロトコルを更新
型から無効化型へ、または無効化型から更新型へ動的に
変化させるようにしたものである。In order to achieve the above object, the present invention divides a cache memory into a plurality of cache blocks consisting of a plurality of addresses, measures the update frequency of each cache block, and uses the measurement result as a result. The cache protocol for maintaining data consistency is dynamically changed from the update type to the invalidation type or from the invalidation type to the update type based on the data.
【００１３】具体的には、プロセッサ、メモリおよびキ
ャッシュメモリをそれぞれ備えた複数のノードを相互結
合網を介して結合し、各ノードのメモリは１つの共有メ
モリ空間で管理される分散共有メモリ型の並列計算機シ
ステムにおいて、各ノードのメモリを所定の管理単位で
複数のメモリブロックに分割すると共に、前記キャッシ
ュメモリを前記メモリと同じ管理単位で複数のキャッシ
ュブロックに分割し、前記メモリブロックには、当該メ
モリブロックのデータの写しが存在するキャッシュブロ
ックを特定する存在場所情報とそのキャッシュブロック
の一斉無効化を行なう上で基準となる閾値Ａの格納領域
を付加し、前記キャッシュブロックには、当該キャッシ
ュブロックの更新回数を格納するカウンタ領域を付加
し、同一ノード内のプロセッサによるキャッシュブロッ
クのデータの更新に際して、当該キャッシュブロックの
前記カウンタ領域の更新回数値を更新した後、その更新
回数値と当該キャッシュブロックに対応するメモリブロ
ックの閾値Ａとを比較し、更新回数値が閾値Ａ未満であ
れば、当該キャッシュブロックと同じデータの写しを格
納している他のキャッシュブロックの存在場所を前記存
在場所情報によって検出し、その検出したキャッシュブ
ロックのデータを前記プロセッサから更新を受けたキャ
ッシュブロックのデータと同一データに更新し、更新回
数値が閾値Ａ以上であれば、前記プロセッサから更新を
受けたキャッシュブロックのデータのみを更新し、かつ
当該キャッシュブロックと同じデータの写しを格納して
いる他のキャッシュブロックのデータを一斉に無効化す
ると共に、当該キャッシュブロックの元データを格納し
ているメモリブロックの閾値Ａを一斉無効化処理が少な
くなる傾向の値に更新する処理を、前記プロセッサによ
るキャッシュブロックのデータの更新操作毎に行ない、
更新型キャッシュプロトコルと一斉無効化型キャッシュ
プロトコルとを各キャッシュブロックへの更新頻度に応
じて動的に切り替えるようにしたことを特徴とする。More specifically, a plurality of nodes each having a processor, a memory, and a cache memory are connected via an interconnection network, and the memory of each node is a distributed shared memory type managed by one shared memory space. In the parallel computer system, the memory of each node is divided into a plurality of memory blocks in a predetermined management unit, and the cache memory is divided into a plurality of cache blocks in the same management unit as the memory. Location information for specifying a cache block in which a copy of the data of the memory block is present and a storage area for a threshold A serving as a reference for simultaneously invalidating the cache block are added to the cache block. Add a counter area to store the update count of When updating the data of the cache block by the processor, after updating the update count value of the counter area of the cache block, the update count value is compared with the threshold value A of the memory block corresponding to the cache block, and the update count value is calculated. Is smaller than the threshold value A, the location of another cache block storing a copy of the same data as the cache block is detected by the location information, and the data of the detected cache block is updated from the processor. When the update count value is equal to or greater than the threshold value A, only the data of the cache block updated by the processor is updated, and a copy of the same data as the cache block is updated. Other cache block data stored The process of simultaneously invalidating the cache block and updating the threshold A of the memory block storing the original data of the cache block to a value that tends to reduce the simultaneous invalidation process is performed by the processor. Every time,
An update type cache protocol and a simultaneous invalidation type cache protocol are dynamically switched according to the update frequency of each cache block.
【００１４】また、キャッシュブロックに当該キャッシ
ュブロックに対する自ノードまたは他ノードのメモリか
らの連続更新回数を格納する第２のカウンタ領域を付加
し、この第２のカウンタ領域の連続更新回数値を自ノー
ドまたは他ノードのメモリからのデータ更新要求毎に更
新した後、その連続更新回数値とメモリブロック別また
は全キャッシュブロック共通に定めた閾値Ｂと比較し、
参照回数値が閾値Ｂ以上であれば、当該キャッシュブロ
ックのデータを自己無効化し、かつ当該キャッシュブロ
ックの元データを格納しているメモリブロックの閾値Ａ
を一斉無効化処理が多くなる傾向の値に更新するように
したことを特徴とする。Further, a second counter area for storing the number of continuous updates of the cache block from the memory of the own node or another node is added to the cache block, and the value of the number of continuous updates of the second counter area is added to the own node. Or, after updating for each data update request from the memory of another node, the continuous update count value is compared with a threshold value B determined for each memory block or commonly for all cache blocks,
If the reference count value is equal to or greater than the threshold value B, the data of the cache block is self-invalidated, and the threshold value A of the memory block storing the original data of the cache block
Is updated to a value that tends to increase the simultaneous invalidation processing.
【００１５】[0015]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は、本発明のキャッシ
ュ制御方法を適用した並列計算機システムの実施形態を
示すブロック構成図であり、プロセッサを備えた複数の
ノードを相互結合網によって結合した構成になってい
る。図１では、１つのノード１０１の詳細構成のみを代
表して示している。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a parallel computer system to which a cache control method according to the present invention is applied, and has a configuration in which a plurality of nodes including processors are connected by an interconnection network. In FIG. 1, only the detailed configuration of one node 101 is shown as a representative.
【００１６】図１において、１つのノード１０１は、プ
ロセッサ１０２、キャッシュメモリ１０６を管理するキ
ャッシュコントローラ１０３、キャッシュメモリ１０６
およびメモリ１０８を管理するメモリ制御装置１０７、
メモリ１０８、他のノードとのデータのやり取りを相互
結合網１０５を介して行うネットワークインターフェー
ス１０４で構成されている。相互結合網１０５は、各ノ
ード１０１を接続するネットワークであり、バスやメッ
シュなどの形態がある。また、メモリ１０８は、他のノ
ードのメモリと１つの共有メモリ空間で管理される分散
共有メモリ型の構成となっている。In FIG. 1, one node 101 includes a processor 102, a cache controller 103 for managing a cache memory 106, and a cache memory 106.
And a memory control device 107 for managing the memory 108,
It comprises a memory 108 and a network interface 104 for exchanging data with other nodes via an interconnection network 105. The interconnection network 105 is a network that connects the nodes 101 and has a form such as a bus or a mesh. Further, the memory 108 has a configuration of a distributed shared memory type managed by a memory of another node and one shared memory space.
【００１７】図２はキャッシュメモリ１０６の構成、図
３はメモリ１０８の構成を示す図であり、メモリ１０８
とキャッシュメモリ１０６では、複数のワードをアクセ
ス単位とする１つのメモリブロックおよびキャッシュブ
ロックとして扱い、このブロック単位でアクセスを行う
ようになっている。すなわち、メモリ１０８とキャッシ
ュメモリ１０６は、データを格納する領域であるワード
３０２、２０２の複数個をアクセス単位として複数のメ
モリブロック３０１、キャッシュブロック２０１に分割
され、これらのブロック単位でアクセスを行うようにな
っている。ノード間では、このブロック単位のデータが
１つのデータパケットで送受される。FIG. 2 is a diagram showing the configuration of the cache memory 106, and FIG.
The cache memory 106 treats a plurality of words as one memory block and a cache block having an access unit, and performs access in units of the block. That is, the memory 108 and the cache memory 106 are divided into a plurality of memory blocks 301 and cache blocks 201 using a plurality of words 302 and 202, which are areas for storing data, as access units, and access is performed in units of these blocks. It has become. Between nodes, the data in block units is transmitted and received in one data packet.
【００１８】キャッシュメモリ１０６の１つのキャッシ
ュブロック２０１は、当該キャッシュブロック２０１の
状態を表す状態ビット２０３、当該キャッシュブロック
２０１に対する自ノード内のプロセッサ１０２からのデ
ータ更新回数をカウントするためのカウンタＡ２０４、
当該キャッシュブロック２０１に対する自ノードまたは
他ノードのメモリ１０８からのデータの連続更新回数を
カウントするためのカウンタＢ２０５が付加され、さら
に各キャッシュブロック共通に各キャッシュブロック２
０１の自己無効化を行なうか否かを判断するときの基準
となる閾値Ｂ２０６を格納する領域が付加されている。
なお、図２には示していないが、キャッシュブロック２
０１のそれぞれには、当該キャッシュブロック２０１の
データのコピー元のメモリアドレスを示すタグが付加さ
れ、プロセッサ１０２からキャッシュメモリ１０６をア
クセスした時に、プロセッサ１０２からのアドレス情報
と前記タグとを比較し、プロセッサ１０２が指定したア
ドレスのデータがキャッシュブロックのいずれかに存在
するか否か、すなわちキャッシュヒットするか否かを判
定するようになっている。このことについては、キャッ
シュメモリ制御技術において公知であるので、詳しい説
明は省略する。One cache block 201 of the cache memory 106 includes a status bit 203 indicating the status of the cache block 201, a counter A204 for counting the number of data updates for the cache block 201 from the processor 102 in its own node,
A counter B205 for counting the number of continuous updates of data from the memory 108 of the own node or the other node to the cache block 201 is added, and each cache block 2 is shared by each cache block.
An area for storing a threshold value B206 as a reference when determining whether to perform the self-invalidation of 01 is added.
Although not shown in FIG. 2, the cache block 2
01 is added with a tag indicating the memory address of the copy source of the data of the cache block 201. When the processor 102 accesses the cache memory 106, the address information from the processor 102 is compared with the tag, It is determined whether or not the data at the address specified by the processor 102 exists in any of the cache blocks, that is, whether or not a cache hit occurs. Since this is known in the cache memory control technology, detailed description will be omitted.
【００１９】一方、メモリ１０８の１つのメモリブロッ
ク３０１は、当該メモリブロック３０１のデータの写し
（コピー）が存在するキャッシュブロックを特定するた
めのディレクトリ（存在場所情報）３０３と、データの
写しが存在するキャッシュブロックの一斉無効化を行な
う上で基準となる閾値Ａ３０４の格納領域が付加されて
いる。On the other hand, one memory block 301 of the memory 108 has a directory (location information) 303 for specifying a cache block in which a copy of the data of the memory block 301 exists, and a copy of the data exists. A storage area for a threshold value A304, which is a reference for performing simultaneous invalidation of cache blocks to be executed, is added.
【００２０】状態ビット２０３とは、当該キャッシュブ
ロックがいずれかのメモリブロックのデータのコピーを
持つ唯一のキャッシュブロックであるのか、当該キャッ
シュブロックのデータが無効であるのかなどの状態を表
わす情報であり、この実施形態ではＭ、Ｏ、Ｅ、Ｓ、Ｉ
の５つの状態があり、図４に示すように３ビットの情報
で表わされる。Ｍ、Ｏ、Ｅ、Ｓ、Ｉは、Ｍｏｄｉｆｉｅ
ｄ、Ｏｗｎｅｄ、Ｅｘｃｌｕｓｉｖｅ、Ｓｈａｒｅｄ、
Ｉｎｖａｌｉｄの頭文字を表わし、Ｍｏｄｉｆｉｅｄと
は、コピーを持つキャッシュブロックが他に存在しない
オーナ（Ｏｗｎｅｒ）であることを意味し、Ｏｗｎｅｄ
とは、同じコピーを持つキャッシュブロックが他に存在
するかもしれないオーナであることを意味し、Ｅｘｃｌ
ｕｓｉｖｅとは、コピーを持つキャッシュブロックが他
に存在しないがオーナではないことを意味し、またＳｈ
ａｒｅｄとは、コピーを持つキャッシュブロックが他に
存在するかもしれないがオーナではないことを意味し、
Ｉｎｖａｌｉｄとは、当該のキャッシュブロックのデー
タが無効であることを意味する。なお、Ｍ，Ｏ，Ｅ，
Ｓ，Ｉの遷移の仕方については後述する。The status bit 203 is information indicating a status such as whether the cache block is the only cache block having a copy of the data of one of the memory blocks or whether the data of the cache block is invalid. , In this embodiment, M, O, E, S, I
And is represented by 3-bit information as shown in FIG. M, O, E, S, I are Modifier
d, Owned, Exclusive, Shared,
The abbreviation of Invalid is used, and “Modified” means that a cache block having a copy is an owner that does not exist elsewhere, and Owned.
Means that a cache block with the same copy may be the owner of another, and Excl
"usive" means that there is no other cache block with a copy but it is not the owner, and Sh
Ared means that there may be other cache blocks with copies, but they are not the owner,
"Invalid" means that the data of the cache block is invalid. Note that M, O, E,
The manner of transition between S and I will be described later.
【００２１】オーナは、メモリ１０８に対し書き戻しの
責任を持つキャッシュブロックであることを意味する。
本発明においてオーナは、この意味の他に、各キャッシ
ュブロックに対し主に書き込みを行っているキャッシュ
ブロックであるという意味を持つ。このオーナの切り替
わりは、カウンタＡ２０４によって自ノード内のプロセ
ッサ１０２からの連続書き込み回数（更新回数）をカウ
ントし、カウンタＡ２０４のカウント値が閾値Ａに到達
した時点で行われる。このオーナの切り替わりは、実行
中のアプリケーションプログラムのメモリアクセスパタ
ーンが更新型から無効化型へ切り替わったことを意味す
る。The owner means a cache block responsible for writing back to the memory 108.
In the present invention, in addition to this meaning, the owner has a meaning that it is a cache block that mainly writes data to each cache block. The switching of the owner is performed when the counter A204 counts the number of continuous writings (the number of updates) from the processor 102 in the own node, and when the count value of the counter A204 reaches the threshold value A. This switching of the owner means that the memory access pattern of the running application program has been switched from the update type to the invalidation type.
【００２２】すなわち、キャッシュメモリは、一度参照
されたデータは近いうちに再び参照される確率が高いと
いうメモリアクセスにおける局所性を利用したものであ
る。そのため、キャッシュメモリを有効に利用するため
には一度キャッシュブロックに読込んだデータはできる
だけ長くキャッシュブロック内に残しておき、更新型プ
ロトコルによってキャッシュブロックのデータを更新し
ながら利用する方がヒット率を向上させる上で望まし
い。そこで、本実施形態では、通常は更新型プロトコル
によってキャッシュブロックのデータを更新しながら使
用する。しかし、更新型プロトコルを使用し続けると、
同一データを共有するキャッシュブロックの数が増加
し、相互結合網１０５を介しての更新パケットの転送量
が増加し、ネットワークトラヒックが増大してしまう。
そこで、１つのキャッシュブロックに対するデータの更
新回数をカウンタＡ２０４によってカウントし、そのカ
ウント値が閾値Ａ以上に達した場合には、そのキャッシ
ュブロックにデータの更新権限限を移してオーナに切り
替え、他のキャッシュブロックは一斉に無効化し、同一
データを共有するキャッシュブロックの数を減らし、ネ
ットワークトラヒックの増大を未然に防ぐようにしてい
る。That is, the cache memory utilizes the locality in memory access, in which data once referenced is likely to be referenced again soon. Therefore, in order to use the cache memory effectively, it is better to leave the data once read into the cache block as long as possible in the cache block, and to use the data while updating the data in the cache block by using the update type protocol to reduce the hit rate. Desirable for improving. Therefore, in this embodiment, the cache block data is normally used while being updated by the update type protocol. However, if you continue to use the updated protocol,
The number of cache blocks sharing the same data increases, the transfer amount of update packets via the interconnection network 105 increases, and network traffic increases.
Therefore, the number of data updates for one cache block is counted by the counter A204, and when the count value reaches the threshold value A or more, the data update authority is transferred to the cache block and switched to the owner. The cache blocks are invalidated all at once, and the number of cache blocks sharing the same data is reduced to prevent an increase in network traffic.
【００２３】ここで、オーナ状態であるキャッシュブロ
ックに書き込みの時、またはオーナでない状態のキャッ
シュブロックのカウンタＡ２０４が閾値Ａに到達してい
ない書き込みの時は、同一データのコピーを持つ他のキ
ャッシュブロックを更新することで、ヒット率を高め
る。Here, when writing to the cache block in the owner state or when the counter A204 of the cache block in the non-owner state does not reach the threshold value A, another cache block having a copy of the same data is written. To increase the hit rate.
【００２４】カウンタＡ２０４は、キャッシュの振る舞
いを更新型プロトコルの振る舞いから無効化型プロトコ
ルの振る舞いに移す際の基準となる更新頻度（更新回
数）をカウントするためのものであり、キャッシュブロ
ック２０１にメモリ１０８の１つのメモリブロック３０
１から１ブロックのデータが読み込まれた時の初期値は
「０」で、自ノード内のプロセッサ１０２からデータが
書き込まれると「＋１」インクリメントされる。また、
メモリ１０８側からの更新通知を受けた時（詳しくはメ
モリ制御装置１０７からのメモリ更新通知を受けた時）
には、０クリアされる。このようにすることにより、自
ノード内のプロセッサ１０２からの連続した書き込み回
数をカウントすることができる。The counter A 204 is for counting the update frequency (the number of updates) which is a reference when the behavior of the cache is shifted from the behavior of the update type protocol to the behavior of the invalidation type protocol. 108 one memory block 30
The initial value when data of one to one block is read is “0”, and when data is written from the processor 102 in the own node, “+1” is incremented. Also,
When an update notification is received from the memory 108 (specifically, when a memory update notification is received from the memory control device 107).
Is cleared to 0. This makes it possible to count the number of consecutive writes from the processor 102 in the own node.
【００２５】カウンタＢ２０５は、メモリ１０８側から
のデータの連続更新回数をカウントするためのものであ
り、メモリ１０８の１つのメモリブロックからデータが
読み込まれた時の初期値は「０」で、自ノードまたは他
ノードのメモリ１０８側からのデータ更新通知を受け取
ると「＋１」インクリメントされる。また、自ノード内
のプロセッサ１０２からのデータ読込みまたは書き込み
があると０クリアされる。これによって、プロセッサ１
０２からの参照頻度に対する自ノードまたは他ノードの
メモリ１０８側からの連続更新通知の回数をカウントす
ることができる。The counter B205 is for counting the number of continuous updates of data from the memory 108 side. When data is read from one memory block of the memory 108, the initial value is "0". When a data update notification is received from the memory 108 side of the node or another node, “+1” is incremented. When data is read or written from the processor 102 in the own node, it is cleared to 0. Thereby, the processor 1
It is possible to count the number of continuous update notifications from the memory 108 of the own node or another node with respect to the reference frequency from 02.
【００２６】閾値Ｂ２０６は、メモリ１０８側からの更
新通知の連続回数をカウンタＢ２０５によってカウント
した結果、メモリ１０８側からの更新通知の連続回数が
多い場合に、そのキャッシュブロックは自ノード内では
参照回数が少なく、既に不要になったものであると見做
し、キャッシュ自身が当該キャッシュブロック２０１を
自己無効化する時の判断基準になるものである。自己無
効化とは、キャッシュブロック自身が当該キャッシュブ
ロック２０１を無効化することである。この閾値Ｂ２０
６は、複数の数キャッシュブロックに共通に設定されて
いる。なお、閾値Ｂ２０６は、各メモリブロック３０１
で管理し、動的に変更するように構成することも可能で
ある。閾値Ｂ２０６をメモリブロック３０１に持たせた
場合は、（１）キャッシュブロック２０１からの読み込
み要求の際に、ブロックデータと共にキャッシュブロッ
ク２０１に渡す、（２）メモリ側から更新データを送信
する際に、ブロックデータと共にキャッシュブロック２
０１に渡す、という方法によって各キャッシュブロック
別に閾値Ｂを管理することができる。As a result of counting the number of continuous update notifications from the memory 108 by the counter B205, if the number of continuous update notifications from the memory 108 is large, the threshold value B206 indicates that the cache block And the cache itself is regarded as unnecessary, and serves as a criterion when the cache itself invalidates the cache block 201 itself. The self-invalidation means that the cache block itself invalidates the cache block 201. This threshold B20
6 is set in common for a plurality of cache blocks. Note that the threshold value B206 is determined in each memory block 301.
, And can be configured to change dynamically. When the memory block 301 has the threshold value B206, (1) at the time of a read request from the cache block 201, the block data is transferred to the cache block 201, and (2) when the update data is transmitted from the memory side, Cache block 2 with block data
01, the threshold value B can be managed for each cache block.
【００２７】一方、メモリブロック３０１に設定されて
いる閾値Ａ３０４は、メモリブロック３０１のコピーを
持つキャッシュブロックに対し更新通知を送るか、一斉
無効化による無効化通知を送るかの判断に用いるもので
あり、この閾値Ａ３０４はメモリブロック毎に値を持
ち、一斉無効化、自己無効化によって値が変動する。こ
の実施形態では、いずれかのキャッシュブロックがオー
ナ状態に切り替わって一斉無効化が行われると、閾値Ａ
３０４を「＋１」インクリメントする。すなわち、一斉
無効化によって無効化されたキャッシュブロック２０１
の一斉無効化が少なくなる傾向の値に更新する。これ
は、一斉無効化によって無効化されたキャッシュブロッ
ク２０１の元データを格納しているメモリブロック３０
１のデータに対するアクセス要求が多いということは、
そのメモリブロック３０１に対する参照頻度が高いと見
做すことができるので、このメモリブロック３０１の閾
値Ａを高くすることで、次回の一斉無効化をされにくく
することを意味する。逆に、自己無効化が行われると閾
値Ａ３０４を「−１」デクリメントする。On the other hand, the threshold value A 304 set in the memory block 301 is used to determine whether to send an update notice to a cache block having a copy of the memory block 301 or to send an invalidation notice by simultaneous invalidation. The threshold A304 has a value for each memory block, and the value fluctuates due to simultaneous invalidation and self-invalidation. In this embodiment, when one of the cache blocks is switched to the owner state and the simultaneous invalidation is performed, the threshold A
304 is incremented by “+1”. That is, the cache block 201 invalidated by the simultaneous invalidation
Is updated to a value that tends to reduce simultaneous invalidation. This is because the memory block 30 storing the original data of the cache block 201 invalidated by the simultaneous invalidation is stored.
The fact that there are many access requests for 1 data means that
Since it can be considered that the frequency of reference to the memory block 301 is high, increasing the threshold A of the memory block 301 means that the next simultaneous invalidation becomes difficult. Conversely, when self-invalidation is performed, the threshold A304 is decremented by "-1".
【００２８】自己無効化は、キャッシュブロック２０１
に対する自ノード内のプロセッサ１０２からの参照頻度
が少なく、自ノードまたは他ノードのメモリ１０８側か
らの更新が連続し、閾値Ｂ２０６を超えた場合に行われ
る。そして、このメモリブロック３０１の閾値Ａ３０４
を低くすることで一斉無効化をされ易くする値に更新
し、プロセッサ１０２からの参照回数が少ないキャッシ
ュブロックの無効化を促進する。このようにすることに
より、無効化型プロトコル向きのメモリブロック３０１
の閾値Ａは低く、更新型プロトコル向きのメモリブロッ
ク３０１の閾値Ａは高くなり、メモリブロック３０１毎
に最適な値Ａを動的に持つことになり、どのようなメモ
リアクセスパターンにも対応できる。The self-invalidation is performed in the cache block 201
This is performed when the reference frequency from the processor 102 in the own node is low, and the update from the memory 108 side of the own node or another node is continuous and exceeds the threshold value B206. Then, the threshold A 304 of the memory block 301
Is updated to a value that facilitates simultaneous invalidation by lowering the value, and invalidation of a cache block with a small number of references from the processor 102 is promoted. By doing so, the memory block 301 for the invalidation type protocol can be used.
Is low, the threshold A of the memory block 301 for the update type protocol is high, and the optimum value A is dynamically provided for each memory block 301, so that any memory access pattern can be handled.
【００２９】メモリブロック３０１のディレクトリ３０
３は、当該メモリブロック３０１のデータの写しが存在
するキャッシュブロックを特定するための情報である
が、ディレクトリ３０３のデータ形式としては、図５お
よび図６に示すように、フルマップディレクトリ形式、
リミテッドポインタ形式、チェインディレクトリ形式な
ど、公知のデータ形式を用いることができる。The directory 30 of the memory block 301
Reference numeral 3 denotes information for specifying a cache block in which a copy of the data of the memory block 301 exists. As shown in FIGS. 5 and 6, the data format of the directory 303 is a full map directory format,
Known data formats such as a limited pointer format and a chain directory format can be used.
【００３０】フルマップディレクトリ形式とは、図５
（ａ）に示すように、ディレクトリ３０３にノードａ、
ｂ、……ｎにそれぞれ対応するビットを設け、メモリブ
ロック３０１のデータのコピーを持つノードに対応した
ビット位置には“１”、コピーを持たないノードに対応
したビット位置には“０”を設定することにより、コピ
ーを持つキャッシュブロックを特定するものである。リ
ミテッドポインタ形式とは、図５（ｂ）に示すように、
ディレクトリ３０３内に各ノードを一意に識別するポイ
ンタを設定し、コピーを持つキャッシュブロックを特定
するものである。チェインディレクトリ形式とは、図６
に示すように、ディレクトリ３０３にコピーを持つ先頭
のポインタを設定し、その先頭のポインタのキャッシュ
ブロックに次のポインタをタグとしてチェーン形式で順
次設定することにより、コピーを持つキャッシュブロッ
クを特定するものである。FIG. 5 shows the full map directory format.
As shown in (a), a directory a,
Bits corresponding to b,... n are provided, and “1” is set at a bit position corresponding to a node having a copy of data in the memory block 301 and “0” is set at a bit position corresponding to a node having no copy. By setting, a cache block having a copy is specified. The limited pointer format is, as shown in FIG.
A pointer for uniquely identifying each node is set in the directory 303, and a cache block having a copy is specified. Figure 6 shows the chain directory format.
As shown in (1), a cache block having a copy is specified by setting a first pointer having a copy in a directory 303 and sequentially setting a cache block of the first pointer in the form of a chain using the next pointer as a tag. It is.
【００３１】以上の構成において、まず、本発明のキャ
ッシュメモリ制御方法の概要について図７を参照して説
明する。In the above configuration, first, an outline of the cache memory control method of the present invention will be described with reference to FIG.
【００３２】まず、キャッシュブロック２０１に対して
自ノード内のプロセッサ１０２からデータの書き込み要
求があると、そのキャッシュブロック２０１の状態ビッ
ト２０３により当該キャッシュブロック２０１がオーナ
であるか、ノンオーナであるかを調べ、オーナであれ
ば、書き込み要求を受けたキャッシュブロック２０１は
当該キャッシュブロック２０１のデータを更新すると共
に、カウンタＡ２０４の値を「＋１」し、その元データ
を格納しているメモリブロック３０１に更新後のデータ
とカウンタＡ２０４の値を書き込み要求（Ｗｒｉｔｅ−
ｒｅｑ）として送信する。書き込み要求（Ｗｒｉｔｅ−
ｒｅｑ）を受けたメモリブロック３０１は、受信したデ
ータにより元データを更新し、さらに受信したカウンタ
Ａの値と当該メモリブロック３０１の閾値Ａとを比較
し、カウンタＡ２０４のカウント値＜閾値Ａであれば、
当該メモリブロック３０１のコピーを持つ他のキャッシ
ュブロック２０１−１、２０１−２に対し更新通知（ｕ
ｐｄａｔｅ）を送る。更新通知を受けた他のキャッシュ
ブロック２０１−１、２０１−２は、カウンタＡを０ク
リアする。First, when there is a data write request to the cache block 201 from the processor 102 in the own node, the status bit 203 of the cache block 201 determines whether the cache block 201 is the owner or the non-owner. The cache block 201 having received the write request updates the data of the cache block 201 and increments the value of the counter A 204 by “+1” to update the data to the memory block 301 storing the original data. Write request for the subsequent data and the value of the counter A204 (Write-
req). Write request (Write-
The memory block 301 receiving the req) updates the original data with the received data, compares the received value of the counter A with the threshold A of the memory block 301, and determines that the count value of the counter A204 <the threshold A. If
Update notification (u) to the other cache blocks 201-1 and 201-2 having a copy of the memory block 301.
pdate). The other cache blocks 201-1 and 201-2 that have received the update notification clear the counter A to 0.
【００３３】しかし、自ノード内のプロセッサ１０２か
らデータの書き込み要求があったキャッシュブロック２
０１がノンオーナであった場合、当該キャッシュブロッ
ク２０１のデータを更新した後、カウンタＡ２０４の値
を０クリアし、その元データを格納しているメモリブロ
ック３０１に更新後のデータとカウンタＡ２０４の値を
書き込み要求（Ｗｒｉｔｅ−ｒｅｑ）として送信する。
書き込み要求（Ｗｒｉｔｅ−ｒｅｑ）を受けたメモリブ
ロック３０１は、受信したデータにより元データを更新
し、さらに受信したカウンタＡの値と当該メモリブロッ
ク３０１の閾値Ａとを比較し、カウンタＡ２０４のカウ
ント値≧閾値Ａであれば、プロセッサ１０２からの書き
込み要求を受けたキャッシュブロック２０１の状態をノ
ンオーナからオーナに変更した後、そのデータのコピー
を持つ他のキャッシュブロック２０１−１、２０１−２
に対し無効化通知（Ｉｎｖａｌｉｄａｔｅ）を送る。無
効化通知を受けた他のキャッシュブロック２０１−１、
２０１−２は、該当するデータをを無効化し、さらにカ
ウンタＡ２０４を０クリアする。However, the cache block 2 that has received a data write request from the processor 102 in its own node
If 01 is the non-owner, after updating the data of the cache block 201, the value of the counter A204 is cleared to 0, and the updated data and the value of the counter A204 are stored in the memory block 301 storing the original data. It is transmitted as a write request (Write-req).
The memory block 301 that has received the write request (Write-req) updates the original data with the received data, compares the received value of the counter A with the threshold value A of the memory block 301, and counts the count value of the counter A204. If ≧ threshold A, after changing the state of the cache block 201 that has received the write request from the processor 102 from the non-owner to the owner, the other cache blocks 201-1 and 201-2 having a copy of the data
Sends an invalidation notification to the server. Other cache blocks 201-1 that have received the invalidation notification,
201-2 invalidates the corresponding data and clears the counter A204 to 0.
【００３４】以下、具体的な処理の流れをフローチャー
トを参照して説明する。図８は、いずれかのキャッシュ
ブロック２０１に対しプロセッサ１０２から書き込みが
生じた場合のキャッシュコントローラ１０３の処理手順
を示すフローチャートである。Hereinafter, a specific processing flow will be described with reference to a flowchart. FIG. 8 is a flowchart illustrating a processing procedure of the cache controller 103 when writing to any of the cache blocks 201 is performed by the processor 102.
【００３５】キャッシュブロック２０１に対しプロセッ
サ１０２からデータの書き込みが生じると、まず、プロ
セッサ１０２がアドレス情報で指定したキャッシュブロ
ック内にデータが存在するかチェックする（ステップ８
０１）。データが存在せず、ヒットしなければメモリ１
０８に対しデータの読み込み要求を行う（ステップ８０
２）。When data is written from the processor 102 to the cache block 201, the processor 102 first checks whether data exists in the cache block specified by the address information (step 8).
01). If there is no data and there is no hit, memory 1
08 is read (step 80).
2).
【００３６】この時の処理の流れを図９に示す。まず、
メモリ１０８に対しアドレス情報で指定される１ブロッ
ク分のデータの読み込み要求を送信し（ステップ９０
１）、１ブロック分のデータを受け取り（ステップ９０
２）、連続更新回数をカウントするカウンタＡ２０４を
０クリアする。そして、メモリ１０８から読み出した１
ブロック分のデータと同じコピーを持つキャッシュブロ
ック２０１の数を調べる（ステップ９０４）。コピーを
持つキャッシュブロックの数は、図５および図６で説明
したディレクトリ３０３を用いて検出することができ
る。FIG. 9 shows a processing flow at this time. First,
A request to read one block of data specified by the address information is transmitted to the memory 108 (step 90).
1) Receiving data for one block (step 90)
2) The counter A204 for counting the number of continuous updates is cleared to 0. Then, the 1 read from the memory 108
The number of cache blocks 201 having the same copy as the data of the block is checked (step 904). The number of cache blocks having a copy can be detected using the directory 303 described with reference to FIGS.
【００３７】コピー数が１つの場合、即ちプロセッサ１
０２が指定したメモリブロック３０１のコピーを持つキ
ャッシュブロック２０１が現在のキャッシュブロック２
０１のみであれば、そのキャッシュブロック２０１状態
ビット２０３をＥｘｃｌｕｓｉｖｅに設定する（ステッ
プ９０５）。しかし、コピー数が２つ以上の場合、即ち
メモリブロック３０１のコピーを複数のノードのキャッ
シュブロック２０１が共有しているのであれば、状態ビ
ット２０３をＳｈａｒｅｄに設定する。メモリ１０８か
らの読み込み処理はこれで終了する。When the number of copies is one, that is, the processor 1
02 is a cache block 201 having a copy of the memory block 301 designated by the current cache block 2
If it is only 01, the cache block 201 status bit 203 is set to Exclusive (step 905). However, if the number of copies is two or more, that is, if the cache block 201 of a plurality of nodes shares a copy of the memory block 301, the status bit 203 is set to Shared. The process of reading from the memory 108 ends here.
【００３８】一方、プロセッサ１０２がアドレス情報で
指定したキャッシュブロック２０１上に対象となる１ブ
ロック分のデータが存在した場合と、Ｉｎｖａｌｉｄで
読み込みが終了した時は、そのキャッシュブロック２０
１に対しプロセッサ１０２が出力しているデータの書き
込みを行い、当該キャッシュブロック２０１の更新を行
う（ステップ８０３）。そして、キャッシュブロック２
０１の状態ビット２０３に応じた処理を行う。すなわ
ち、キャッシュブロック２０１の状態がＳｈａｒｅｄで
あれば、カウンタＡ２０４をインクリメントした後（ス
テップ８０５）、そのデータの元データを格納している
メモリブロック３０１に対しデータの書き込み要求を行
う（ステップ８０８）。On the other hand, when one block of target data exists in the cache block 201 specified by the address information by the processor 102, and when reading is completed by Invalid, the cache block 20 is deleted.
The data output from the processor 102 is written to the cache block 201, and the cache block 201 is updated (step 803). And cache block 2
A process according to the status bit 203 of 01 is performed. That is, if the state of the cache block 201 is Shared, the counter A 204 is incremented (step 805), and then a data write request is made to the memory block 301 storing the original data of the data (step 808).
【００３９】この時の処理の流れを図１０に示す。メモ
リブロック３０１への書き込み要求時は、書き込み対象
の１ブロック分のデータとカウンタＡ２０４の値をメモ
リ制御装置１０７へ送信する（ステップ１００１）。書
き込み要求を受けたメモリ制御装置１０７は、図１１に
示す処理を行う（図１１の説明は後述する）。FIG. 10 shows the flow of the processing at this time. When a write request is made to the memory block 301, data for one block to be written and the value of the counter A204 are transmitted to the memory control device 107 (step 1001). Upon receiving the write request, the memory control device 107 performs the process shown in FIG. 11 (the description of FIG. 11 will be described later).
【００４０】メモリ１０８におけるデータの書き込み処
理が終了し、メモリ制御装置１０７から処理終了通知を
受け取ったならば（ステップ１００２）、データ更新対
象となったメモリブロック３０１への処理内容を確認す
る（ステップ１００３）。そして、メモリブロック３０
１に対し一斉無効化が行なわれたのであれば、そのコピ
ーを持つキャッシュブロック２０１は現在処理中のキャ
ッシュブロック２０１自身であるので、そのキャッシュ
ブロック２０１の状態ビット２０３をＭｏｄｉｆｉｅｄ
に設定し、自らが新しいオーナになり、プロセッサ１０
２からのデータの書き込み要求の処理を終える。しか
し、一斉無効化が行われなかった場合（更新処理が行な
われた場合）は、状態ビット２０３を更新せずに図８の
ステップ８１２に進む。When the data write processing in the memory 108 is completed and a processing end notification is received from the memory control device 107 (step 1002), the processing contents to the memory block 301 to be updated are confirmed (step 1002). 1003). Then, the memory block 30
If the block 1 has been invalidated at once, since the cache block 201 having the copy is the cache block 201 currently being processed, the status bit 203 of the cache block 201 is modified.
To be the new owner and the processor 10
Then, the processing of the data write request from 2 is completed. However, if the simultaneous invalidation has not been performed (the update processing has been performed), the process proceeds to step 812 in FIG. 8 without updating the status bit 203.
【００４１】一方、キャッシュブロック２０１の状態が
Ｏｗｎｅｄであった場合は、必ず更新処理が行われるよ
う、カウンタＡ２０４を０クリアし（ステップ８０
７）、メモリ１０８に対し書き込み要求を送り（ステッ
プ８０８）、図１０の説明と同様の処理を行なう。On the other hand, if the state of the cache block 201 is Owned, the counter A 204 is cleared to 0 so that the updating process is always performed (step 80).
7) A write request is sent to the memory 108 (step 808), and the same processing as described in FIG. 10 is performed.
【００４２】キャッシュブロック２０１の状態がＭｏｄ
ｆｉｅｄであれば（ステップ８０９）、状態ビット２０
３の変更やメモリ１０８への通知は行わず、当該キャッ
シュブロックに書き込むのみである。キャッシュブロッ
ク２０１の状態がＥｘｃｌｕｓｉｖｅであれば、他にコ
ピーを持つキャッシュブロック２０１は存在しないの
で、状態ビット２０３をＭｏｄｉｆｉｅｄに変更し（ス
テップ８１０）、新しくオーナになる。そして、メモリ
１０８にキャッシュブロック２０１の状態が変わったこ
とを通知する（ステップ８１１）。The state of the cache block 201 is Mod
If it is “feed” (step 809), the status bit 20
No change of 3 or notification to the memory 108 is made, but only writing to the cache block. If the status of the cache block 201 is Exclusive, there is no other cache block 201 having a copy, so the status bit 203 is changed to Modified (step 810), and the new owner is obtained. Then, the memory 108 is notified that the state of the cache block 201 has changed (step 811).
【００４３】キャッシュブロック２０１の状態別の処理
が終わると、カウンタＢ２０５を０クリアする（ステッ
プ８１２）。なお、カウンタＢ２０５はプロセッサ１０
２がキャッシュブロック２０１から読み出した時にも０
クリアされる。以上で、キャッシュブロック２０１に対
しプロセッサ１０２からデータの書き込みが生じた場合
の処理を終了する。When the processing for each state of the cache block 201 is completed, the counter B 205 is cleared to 0 (step 812). Note that the counter B205 is
2 is also 0 when read from the cache block 201
Cleared. Thus, the processing in the case where data is written from the processor 102 to the cache block 201 ends.
【００４４】図１１にキャッシュブロック２０１から書
き込み要求を受けたメモリ制御装置１０７の処理の流れ
を示す。メモリ制御装置１０７は、キャッシュブロック
２０１からデータの書き込み要求を受けると、まず対象
となるメモリブロック３０１をロックし、他のキャッシ
ュブロック２０１からの要求を受け取らないようにした
後（ステップ１１０１）、対象のメモリブロック３０１
の内容を書き込み要求により受信したデータに書き換え
る（ステップ１１０２）。FIG. 11 shows a processing flow of the memory control device 107 which has received a write request from the cache block 201. When receiving a data write request from the cache block 201, the memory control device 107 locks the target memory block 301 so as not to receive requests from other cache blocks 201 (step 1101). Memory block 301
Is rewritten to the data received in response to the write request (step 1102).
【００４５】次に、キャッシュブロック２０１から送ら
れたカウンタＡ２０４の値と閾値Ａを比較する（ステッ
プ１１０３）。カウンタＡ２０４の値が閾値Ａ以上であ
れば、主に書き込みを行っているキャッシュブロック２
０１が変わった、即ちメモリ１０８へのアクセスパター
ンが変わったと判断し、一斉無効化処理を行う（ステッ
プ１１０４〜１１１０）。Next, the value of the counter A 204 sent from the cache block 201 is compared with the threshold value A (step 1103). If the value of the counter A 204 is equal to or larger than the threshold value A, the cache block 2 mainly performing the writing
It is determined that 01 has changed, that is, the access pattern to the memory 108 has changed, and simultaneous invalidation processing is performed (steps 1104 to 1110).
【００４６】しかし、カウンタＡ２０４の値が閾値Ａ未
満であれば、各キャッシュブロック２０１上にデータを
残し、キャッシュブロック２０１へのヒット率を高める
ために、更新処理を行う（ステップ１１１１〜１１１
７）。However, if the value of the counter A 204 is less than the threshold value A, an update process is performed to leave data on each cache block 201 and increase the hit rate to the cache block 201 (steps 1111 to 111).
7).
【００４７】一斉無効化処理では、まず、閾値Ａをイン
クリメントする（ステップ１１０４）。これは、一斉無
効化によって無効化されたキャッシュブロック２０１が
再度同じブロックを参照するようなことがあると、この
ブロックに対する参照頻度が高いということが言えるの
で、閾値Ａをインクリメントすることにより、次回の一
斉無効化をされにくくする。In the simultaneous invalidation processing, first, the threshold value A is incremented (step 1104). This is because when the cache block 201 invalidated by the simultaneous invalidation sometimes refers to the same block again, it can be said that the frequency of reference to this block is high. Makes it hard to be invalidated all at once.
【００４８】次に、ディレクトリ３０３を参照し、コピ
ーを持つキャッシュブロック２０１に対し無効化通知を
送信する（ステップ１１０５）。そして、通知を行った
各キャッシュブロック２０１からの返信を待つ。無効化
通知を受け取ったキャッシュブロック２０１は、対象と
なるキャッシュブロック２０１の状態ビット２０３をＩ
ｎｖａｌｉｄに変更し、無効化を行った旨をメモリ制御
装置１０７に返信する。Next, referring to the directory 303, an invalidation notice is transmitted to the cache block 201 having a copy (step 1105). Then, it waits for a reply from each cache block 201 that has sent the notification. Upon receiving the invalidation notification, the cache block 201 sets the status bit 203 of the target cache block 201 to I
The setting is changed to nvalid, and the invalidation is returned to the memory control device 107.
【００４９】メモリ制御装置１０７は、キャッシュブロ
ック２０１からの返信を受け取ると（ステップ１１０
６）と、ディレクトリ３０３の中で「無効化を行ったキ
ャッシュブロックの存在場所の情報」を無効にする（ス
テップ１１０７）。全てのキャッシュブロック２０１か
ら返信を受け取ると（ステップ１１０８）と、メモリ１
０８に対して書き込み要求を行ったキャッシュブロック
２０１を、主に書き込みを行っているキャッシュブロッ
ク２０１であると判断し、新しいオーナに設定する（ス
テップ１１０９）。そして、このキャッシュブロック２
０１に対し、一斉無効化処理が終了した旨の通知を行う
（ステップ１１１０）。When the memory control unit 107 receives a reply from the cache block 201 (step 110)
6), and invalidates “information on the location of the invalidated cache block” in the directory 303 (step 1107). Upon receiving replies from all cache blocks 201 (step 1108), the memory 1
It is determined that the cache block 201 that has made a write request to the cache block 08 is the cache block 201 that is mainly writing, and the new owner is set (step 1109). And this cache block 2
01 is notified that the simultaneous invalidation processing has been completed (step 1110).
【００５０】一方、データの更新処理では、ディレクト
リ３０３を参照し、コピーを持つキャッシュブロック２
０１に対し更新通知として１ブロック分のデータを送信
する（ステップ１１１１）。更新通知を受け取ったキャ
ッシュブロック２０１は、図１２に示す処理を行う（図
１２の処理内容は後述する）。そして、通知を行った各
キャッシュブロック２０１からの返信を待つ。メモリ
は、キャッシュブロック２０１から返信を受け取ると
（ステップ１１１２）と、返信内容を確認する（ステッ
プ１１１３）。更新通知を受け取った旨の返信であれ
ば、そのまま他のキャッシュブロック２０１からの返信
を待つ。キャッシュブロック２０１から自己無効化を行
った旨の通知が返ってくると、ディレクトリ３０３の中
で自己無効化を行ったキャッシュブロックの存在場所の
情報を無効にする（ステップ１１１４）。On the other hand, in the data update processing, the cache block 2 having a copy is referred to by referring to the directory 303.
One block of data is transmitted to 01 as an update notification (step 1111). The cache block 201 that has received the update notification performs the processing illustrated in FIG. 12 (the processing content of FIG. 12 will be described later). Then, it waits for a reply from each cache block 201 that has sent the notification. Upon receiving the reply from the cache block 201 (step 1112), the memory checks the content of the reply (step 1113). If it is a reply indicating that the update notification has been received, it waits for a reply from another cache block 201 as it is. When the self-invalidating notification is returned from the cache block 201, the information on the location of the self-invalidating cache block in the directory 303 is invalidated (step 1114).
【００５１】自己無効化が行われたということはキャッ
シュブロック２０１に対するプロセッサ１０２の参照頻
度が低く、不要になってしまったキャッシュブロック２
０１に更新通知を送っていたという判断ができるので、
閾値Ａをデクリメント（ステップ１１１５）して一斉無
効化を行われ易くし、不要なキャッシュブロック２０１
が存在するのを防ぐ。全てのキャッシュブロック２０１
から返信を受け取る（ステップ１１１６）と、書き込み
要求を行ったキャッシュブロック２０１に、更新処理が
終了した旨の通知を行う（ステップ１１１７）。The fact that the self-invalidation is performed means that the processor 102 refers to the cache block 201 at a low frequency, and the cache block 2 is no longer needed.
Since it can be determined that the update notification has been sent to 01,
The threshold value A is decremented (step 1115) to make it easy to perform simultaneous invalidation, and unnecessary cache blocks 201 are used.
To prevent the presence of All cache blocks 201
(Step 1116), the cache block 201 that has made the write request is notified that the update processing has been completed (step 1117).
【００５２】一斉無効化処理または更新処理が終了する
と、ロックしてあったメモリブロック３０１をアンロッ
クし（ステップ１１１８）、キャッシュブロック２０１
からの書き込み要求に対する処理を終了する。When the simultaneous invalidation processing or update processing is completed, the locked memory block 301 is unlocked (step 1118), and the cache block 201 is unlocked.
Then, the process for the write request from is terminated.
【００５３】図１２に自ノードまたは他ノードのメモリ
１０８側から更新通知を受け取ったキャッシュブロック
２０１の処理の流れを示す。メモリ１０８側から更新通
知を受け取るということは、他のキャッシュブロック２
０１に書き込みがあったということであるので、自ノー
ド内のプロセッサ１０２からの連続更新回数をカウント
するためのカウンタＡ２０４を０クリアする（ステップ
１２０１）。そして、カウンタＢ２０５をインクリメン
トし（ステップ１２０２）、カウンタＢ２０５の値と閾
値Ｂ２０６とを比較する（ステップ１２０３）。カウン
タＢ２０５の値が閾値Ｂ２０６未満であれば、キャッシ
ュブロック２０１に対するプロセッサ１０２の参照が行
われていると判断し、そのキャッシュブロック２０１の
データの更新を行い（ステップ１２０４）、更新通知を
受け取った旨をメモリ１０８に返信する（ステップ１２
０５）。FIG. 12 shows a processing flow of the cache block 201 which has received the update notification from the memory 108 of the own node or another node. Receiving an update notification from the memory 108 side means that other cache blocks 2
Since the data has been written to 01, the counter A 204 for counting the number of continuous updates from the processor 102 in the own node is cleared to 0 (step 1201). Then, the counter B205 is incremented (step 1202), and the value of the counter B205 is compared with the threshold value B206 (step 1203). If the value of the counter B205 is less than the threshold value B206, it is determined that the processor 102 refers to the cache block 201, the data of the cache block 201 is updated (step 1204), and the update notification is received. Is returned to the memory 108 (step 12
05).
【００５４】しかし、カウンタＢ２０５の値が閾値Ｂ２
０６以上であれば、そのキャッシュブロック２０１に対
するプロセッサ１０２の参照頻度に比べ、自ノードまた
は他ノードのメモリ１０８側からの更新頻度の方が高
く、このキャッシュブロック２０１のデータは既に不要
になったものと見做すことができるので、自己無効化処
理を行ない、対象となるキャッシュブロック２０１の状
態ビット２０３をＩｎｖａｌｉｄにし（ステップ１２０
６）、自己無効化を行ったことをメモリ１０８側に返信
する（ステップ１２０７）。これでメモリ側から更新通
知を受け取ったキャッシュブロック２０１の処理は終了
する。However, when the value of the counter B205 is equal to the threshold B2
If the value is 06 or more, the update frequency from the memory 108 side of the own node or another node is higher than the reference frequency of the processor 102 with respect to the cache block 201, and the data of the cache block 201 has become unnecessary. Therefore, the self-invalidation process is performed, and the status bit 203 of the target cache block 201 is set to Invalid (step 120).
6), the self-invalidation is returned to the memory 108 side (step 1207). Thus, the processing of the cache block 201 that has received the update notification from the memory side ends.
【００５５】以上の図８〜図１２に示した流れを繰り返
し、一斉無効化、更新、自己無効化を動的に使い分ける
ことにより、各キャッシュブロック毎にアプリケーショ
ンプログラムのメモリアクセスパターンに適合した閾値
Ａを持つようになる。The above-described flow shown in FIGS. 8 to 12 is repeated, and the simultaneous invalidation, update, and self-invalidation are dynamically used, so that the threshold A suitable for the memory access pattern of the application program is provided for each cache block. To have
【００５６】図１３ないし図１５は、以上説明した処理
を分かり易く図示したものである。FIGS. 13 to 15 illustrate the above-described processing for easy understanding.
【００５７】図１３は、キャッシュブロック２０１に対
して自ノード内のプロセッサ１０２からのデータの書き
込みが生じ、更新処理が行われる場合の処理を図示した
ものである。なお、（ ）内の数字（１）、（２）等は
処理の順番号を表わすものである。FIG. 13 illustrates a process in which data is written to the cache block 201 from the processor 102 in the own node and an update process is performed. The numbers (1), (2) and the like in parentheses indicate the sequence numbers of the processing.
【００５８】自ノード内のプロセッサ１０２からキャッ
シュブロック２０１に対し書き込みがあると、カウンタ
Ｂ２０５を０クリア、カウンタＡ２０４をインクリメン
トし、当該キャッシュブロック２０１のコピー元のメモ
リブロック３０１のデータを更新すべく、メモリ１０８
に対し、プロセッサ１０２から書き込まれたブロックの
データとカウンタＡ２０４の値を書き込み要求として送
信する。メモリ１０８のメモリブロック３０１では、書
き込み要求を受け取ると、カウンタＡ２０４の値と閾値
Ａ３０４とを比較する。この例の場合、カウンタＡ２０
４の値は閾値Ａ３０４よりも小さいので、ディレクトリ
３０３を参照し、同一ブロックのデータを持つ他のキャ
ッシュブロック２０１−１、２０１−２に対し、更新通
知を送る。メモリから更新通知を受け取ったキャッシュ
ブロック２０１−１、２０１−２は、カウンタＡ２０４
を０クリア、カウンタＢ２０５をインクリメントし、カ
ウンタＢ２０５の値と閾値Ｂ２０６とを比較する。この
例の場合、更新通知を受け取ったキャッシュブロック２
０１−１、２０１−２のカウンタＢ２０５の値は、共に
閾値Ｂ２０６よりも小さいので、当該キャッシュブロッ
クの更新処理を行い、メモリ１０８のメモリブロック３
０１に対し更新通知を受け取ったことを返信する。メモ
リ１０８のメモリブロック３０１は更新通知を送った全
てのキャッシュブロック２０１−１、２０１−２から返
信があると、書き込み要求を行ったキャッシュブロック
２０１に処理が完了したことを返信する。When there is a write from the processor 102 in the own node to the cache block 201, the counter B 205 is cleared to 0, the counter A 204 is incremented, and the data in the memory block 301 of the copy source of the cache block 201 is updated. Memory 108
Then, the data of the block written from the processor 102 and the value of the counter A 204 are transmitted as a write request. Upon receiving the write request, the memory block 301 of the memory 108 compares the value of the counter A204 with the threshold A304. In this example, the counter A20
Since the value of 4 is smaller than the threshold value A304, the update notification is sent to the other cache blocks 201-1 and 201-2 having the data of the same block with reference to the directory 303. The cache blocks 201-1 and 201-2 that have received the update notification from the memory store the counter A204.
Is cleared to 0, the counter B205 is incremented, and the value of the counter B205 is compared with the threshold value B206. In the case of this example, the cache block 2 receiving the update notification
Since the values of the counters B205 of 01-1 and 201-2 are both smaller than the threshold value B206, the cache block is updated and the memory block 3 of the memory 108 is updated.
01 is notified that the update notification has been received. When there is a reply from all the cache blocks 201-1 and 201-2 that have sent the update notification, the memory block 301 of the memory 108 returns that the processing has been completed to the cache block 201 that has made the write request.
【００５９】図１４は、自ノード内のプロセッサ１０２
からキャッシュブロック２０１に対して書き込みが生
じ、さらにそのキャッシュブロックと同じデータのコピ
ーを持つキャッシュブロックの一斉無効化処理が行われ
た場合の処理を図示したものである。自ノード内のプロ
セッサ１０２からキャッシュブロック２０１に対し書き
込みがあると、当該キャッシュブロック２０１ではカウ
ンタＢ２０５を０クリア、カウンタＡ２０４をインクリ
メントし、さらに当該キャッシュブロック２０１コピー
元のメモリブロック３０１のデータを更新すべく、メモ
リ１０８に対し、プロセッサ１０２から書き込まれたキ
ャッシュブロック２０１のデータとカウンタＡ２０４の
値とを書き込み要求として送信する。メモリ１０８のメ
モリブロック３０１は、書き込み要求を受け取ると、カ
ウンタＡ２０４の値と閾値Ａ３０４を比較する。FIG. 14 shows the processor 102 in the own node.
2 illustrates a process in which a write occurs to the cache block 201 and a cache block having the same data copy as the cache block is simultaneously invalidated. When there is a write from the processor 102 in its own node to the cache block 201, the cache block 201 clears the counter B205 to 0, increments the counter A204, and updates the data in the memory block 301 of the copy source of the cache block 201. To this end, the data of the cache block 201 written from the processor 102 and the value of the counter A 204 are transmitted to the memory 108 as a write request. Upon receiving the write request, the memory block 301 of the memory 108 compares the value of the counter A204 with the threshold A304.
【００６０】この例の場合、カウンタＡ２０４の値は閾
値Ａ３０４以上となっているので、ディレクトリ３０３
を参照し、同一のデータを持つ他のキャッシュブロック
２０１−１、２０１−２に対し、無効化通知を送り、カ
ウンタＡ２０４をインクリメントする。これは、無効化
が行われたキャッシュブロック２０１から再度読み込み
要求があるということは、このブロックに対する参照頻
度が高いといえるので、閾値Ａを高くすることで次回の
一斉無効化をされにくくしている。メモリ１０８のメモ
リブロック３０１から無効化通知を受け取った他のキャ
ッシュブロック２０１−１、２０１−２は、対象のブロ
ックを無効化し、無効化通知を受け取ったことをメモリ
１０８に返信する。In this example, since the value of the counter A 204 is equal to or larger than the threshold value A 304,
, An invalidation notification is sent to the other cache blocks 201-1 and 201-2 having the same data, and the counter A204 is incremented. This is because the fact that there is a read request from the cache block 201 that has been invalidated means that the frequency of reference to this block is high. I have. The other cache blocks 201-1 and 201-2 that have received the invalidation notification from the memory block 301 of the memory 108 invalidate the target block, and return to the memory 108 that the invalidation notification has been received.
【００６１】メモリ１０８のメモリブロック３０１は、
更新通知を送った全てのキャッシュブロック２０１−
１、２０１−２から返信があると、書き込み要求を行っ
たキャッシュブロック２０１に処理が完了したことを返
信する。The memory block 301 of the memory 108 is
All the cache blocks 201-
When a reply is received from the server 1 or 201-2, the completion of the process is returned to the cache block 201 which has issued the write request.
【００６２】図１５は、自ノード内のプロセッサ１０２
からキャッシュブロック２０１に対して書き込みが生
じ、さらにメモリ１０８からの更新通知を受信した他の
キャッシュブロック２０１−２において自己無効化処理
が行われた場合の処理を図示したものである。FIG. 15 shows the processor 102 in the own node.
5 illustrates a process in which a write occurs to the cache block 201 and a self-invalidation process is performed in another cache block 201-2 that has received an update notification from the memory 108.
【００６３】プロセッサ１０２からキャッシュブロック
２０１に対し書き込みがあると、当該キャッシュブロッ
ク２０１ではカウンタＢ２０５を０クリア、カウンタＡ
２０４をインクリメントし、メモリ１０８に対し、書き
込まれたブロックのデータとカウンタＡ２０４の値を書
き込み要求として送信する。メモリ１０８のメモリブロ
ック３０１は、書き込み要求を受け取ると、カウンタＡ
２０４の値と閾値Ａ３０４とを比較する。この例の場
合、カウンタＡ２０４の値は閾値Ａ３０４よりも小さい
ので、ディレクトリ３０３を参照し、同一のデータを持
つ他のキャッシュブロック２０１−１、２０１−２に対
し、更新通知を送る。メモリ１０８のメモリブロック３
０１から更新通知を受け取った他のキャッシュブロック
２０１−１、２０１−２は、カウンタＡ２０４を０クリ
ア、カウンタＢ２０５をインクリメントし、カウンタＢ
２０５の値と閾値Ｂ２０６とを比較する。この例の場
合、更新通知を受け取ったキャッシュブロック２０１−
１のカウンタＢの値は、閾値Ｂ２０６よりも小さいの
で、当該キャッシュブロック２０１−１の更新処理を行
い、メモリ１０８に対し更新通知を受け取ったことを返
信する。しかし、キャッシュブロック２０１−２の場
合、そのカウンタＢ２０５の値は、閾値Ｂ２０６以上で
あるので、当該キャッシュブロック２０１−２を自己無
効化し、メモリ１０８に対した自己無効化通知を返信す
る。メモリ１０８のメモリブロック３０１は、自己無効
化通知を受け取った場合は、閾値Ａ３０４を「−１」す
る。そして、メモリブロック３０１は更新通知を送った
全てのキャッシュブロック２０１−１、２０１−２から
返信があると、書き込み要求を行ったキャッシュブロッ
ク２０１に処理が完了したことを返信する。When data is written from the processor 102 to the cache block 201, the counter B 205 is cleared to 0 and the counter A is
204 is incremented, and the data of the written block and the value of the counter A 204 are transmitted to the memory 108 as a write request. Upon receiving the write request, the memory block 301 of the memory 108
The value of 204 is compared with the threshold value A304. In this example, since the value of the counter A204 is smaller than the threshold value A304, the update notification is sent to the other cache blocks 201-1 and 201-2 having the same data by referring to the directory 303. Memory block 3 of the memory 108
The other cache blocks 201-1 and 201-2 that have received the update notification from the counter 01 clear the counter A204 to 0, increment the counter B205, and
The value of 205 and the threshold value B206 are compared. In the case of this example, the cache block 201-
Since the value of the counter B of 1 is smaller than the threshold value B206, the cache block 201-1 is updated, and the memory 108 is notified that the update notification has been received. However, in the case of the cache block 201-2, since the value of the counter B205 is equal to or larger than the threshold value B206, the cache block 201-2 is self-invalidated and a self-invalidation notification is returned to the memory 108. When receiving the self-invalidation notification, the memory block 301 of the memory 108 sets the threshold A 304 to “−1”. When there is a reply from all the cache blocks 201-1 and 201-2 that have sent the update notification, the memory block 301 returns a message indicating that the processing has been completed to the cache block 201 that has made the write request.
【００６４】図１３〜図１５の処理が繰り返されると、
無効化型プロトコル向きブロックの閾値Ａ３０４は低く
なり一斉無効化が行われ易く、更新型プロトコル向きブ
ロックの閾値Ａ３０４は高くなり更新処理が行われ易く
なる。すなわち、各キャッシュブロック毎に閾値Ａ３０
４は最適な値を自動的に持つようになる。When the processing of FIGS. 13 to 15 is repeated,
The threshold value A304 of the block for invalidation type protocol becomes low and the simultaneous invalidation is easily performed, and the threshold value A304 of the block for update type protocol becomes high and the update process is easily performed. That is, the threshold A30 is set for each cache block.
4 automatically has the optimal value.
【００６５】図１６は、キャッシュブロック２０１の状
態（Ｍ，Ｏ，Ｅ，Ｓ，Ｉ）別にプロセッサ１０２からデ
ータの書き込み要求を受けた場合の処理をまとめて示し
た図である。以下、各部分別に説明する。FIG. 16 is a diagram collectively showing processing when a data write request is received from the processor 102 for each state (M, O, E, S, I) of the cache block 201. Hereinafter, each part will be described.
【００６６】（１）プロセッサ１０２から書き込み要求
を受けたキャッシュブロックの説明 プロセッサ１０２から書き込み要求を受けたキャッシュ
ブロックは、キャッシュブロックがヒットしている（Ｍ
odified、Ｏwned、Ｅxclusive、Ｓhared）か、いない
（Invalid）かを判断する。キャッシュブロックがヒッ
トしていない場合は、メモリ１０８から１ブロック分の
データを読み込み、その後、読み込んだ時の状態に応じ
た処理を行う。(1) Write request from processor 102
Description of the received cache block The cache block that has received the write request from the processor 102 has a cache block hit (M
odified, Owned, Exclusive, Shared, or not (Invalid). If the cache block has not been hit, one block of data is read from the memory 108, and then processing is performed according to the state at the time of reading.
【００６７】キャッシュブロックがヒットしていない状
態でメモリからデータを読み込んだ後、またはキャッシ
ュブロックがヒットしている場合は下記の処理を行う。After data is read from the memory in a state where the cache block has not been hit, or when the cache block has been hit, the following processing is performed.
【００６８】（１−１）キャッシュブロックの状態に関
わらず、カウンタＢ２０５の値を０クリアする。(1-1) Regardless of the state of the cache block, the value of the counter B205 is cleared to zero.
【００６９】（１−２）キャッシュブロックの状態＝Ｍ
odifiedの場合は、コピーの数が１つで、オーナである
状態なので、状態の遷移は行なわない。キャッシュブロ
ックへの書き込みが終わると処理を終える。(1-2) State of cache block = M
In the case of odified, since the number of copies is one and the state is the owner, no state transition is performed. When the writing to the cache block is completed, the process ends.
【００７０】（１−３）キャッシュブロックの状態＝Ｏ
wnedの場合は、コピーの数が複数でオーナである状態で
あるので、更新処理を行うため、カウンタＡ２０４を０
クリアし、書き込んだデータとカウンタＡ２０４の値を
メモリ１０８に書き込み要求として送信し、メモリ１０
８からの返信を待つ。カウンタＡ２０４を０クリアする
こにより、メモリ１０８側でカウンタＡ２０４と閾値Ａ
３０４を比較した時、必ずカウンタＡ２０４の値は閾値
Ａの値よりも小さくなる。(1-3) State of cache block = O
In the case of wned, the number of copies is multiple and the owner is in the state.
The data that has been cleared and written and the value of the counter A 204 are transmitted to the memory 108 as a write request.
Wait for a reply from 8. By clearing the counter A204 to 0, the counter A204 and the threshold A
When comparing 304, the value of the counter A204 is always smaller than the value of the threshold value A.
【００７１】（１−４）キャッシュブロックの状態＝Ｅ
xclusiveの場合は、コピーの数が１つでオーナでない状
態にあるので、自らのキャッシュブロックが新しいオー
ナとなり、メモリ１０８にオーナになったことを通知
し、処理を終える。(1-4) State of cache block = E
In the case of xclusive, since the number of copies is one and the owner is not the owner, the own cache block becomes the new owner, notifies the memory 108 that the owner has become the owner, and ends the processing.
【００７２】（１−５）キャッシュブロックの状態＝Ｓ
haredの場合は、コピーの数が複数でオーナでない状態
であるので、更新処理を行うか、一斉無効化処理を行う
かはメモリ１０８が判断する。そのため、カウンタＡ２
０４をインクリメントし、書き込んだデータとカウンタ
Ａ２０４の値をメモリ１０８に書き込み要求として送信
し、メモリ１０８からの返信を待つ。(1-5) State of cache block = S
In the case of hared, since the number of copies is plural and not the owner, the memory 108 determines whether to perform the update process or the simultaneous invalidation process. Therefore, the counter A2
04 is incremented, the written data and the value of the counter A204 are transmitted to the memory 108 as a write request, and a reply from the memory 108 is waited for.
【００７３】（２）キャッシュブロックから書き込み要
求を受けたメモリの説明 （２−１）キャッシュブロックから書き込み要求を受け
たメモリ１０８は、受信したカウンタＡ２０４の値と閾
値Ａの値とを比較し、更新処理を行うか、一斉無効化処
理を行うか判断する。(2) Writing is required from the cache block
Description of the Requested Memory (2-1) The memory 108, which has received the write request from the cache block, compares the received value of the counter A204 with the value of the threshold value A, and performs update processing or simultaneous invalidation processing. Judge whether to do.
【００７４】（２−２）カウンタＡ２０４＜閾値Ａの場
合は、閾値Ａは変更せず、更新処理を行う。(2-2) When the counter A 204 <the threshold A, the threshold A is not changed and the updating process is performed.
【００７５】（２−３）カウンタＡ２０４≧閾値Ａの場
合は、書き込み要求を行ったキャッシュブロックが、主
に書き込みを行っているキャッシュブロックであると判
断し、このキャッシュブロックを新しいオーナにする。
このオーナの切り替わりに伴い、メモリアクセスパター
ンが変わったと判断できるので、コピーを持つ他のキャ
ッシュブロックを一斉無効化することで、不要なキャッ
シュブロックの共有を防ぐ。(2-3) When the counter A204 ≧ the threshold value A, it is determined that the cache block that has made the write request is the cache block that is mainly performing the write, and the cache block is set as a new owner.
Since it is possible to judge that the memory access pattern has changed in accordance with the change of the owner, the sharing of unnecessary cache blocks is prevented by invalidating other cache blocks having a copy at the same time.
【００７６】（３）メモリ１０８から更新通知を受け取
ったキャッシュブロックの説明 メモリ１０８から更新通知を受け取るということは、コ
ピーを持つキャッシュブロックの数が複数ある場合であ
るので、更新通知を受け取ったキャッシュブロックの状
態はＯwnedまたは、Ｓharedである。(3) Receive update notification from memory 108
Receiving an update notification from the memory block 108 means that there are a plurality of cache blocks having copies, and the status of the cache block that has received the update notification is Owned or Shared.
【００７７】（３−１）カウンタＡ２０４を０クリアす
る。(3-1) The counter A204 is cleared to 0.
【００７８】（３−２）更新通知を受け取ったキャッシ
ュブロックは、カウンタＢ２０５をインクリメントし、
閾値Ｂ２０６と比較する。(3-2) Upon receiving the update notification, the cache block increments the counter B205,
Compare with threshold value B206.
【００７９】（３−３）カウンタＢ＜閾値Ｂの場合は、
プロセッサ１０２からの参照頻度がまだあると判断でき
るので、キャッシュブロックの状態は変更せず、更新デ
ータを受け取り、メモリ１０８に更新完了通知を送る。(3-3) When Counter B <Threshold B,
Since it can be determined that there is still a reference frequency from the processor 102, the state of the cache block is not changed, the update data is received, and an update completion notification is sent to the memory 108.
【００８０】（３−２）カウンタＢ≧閾値Ｂの場合は、
プロセッサ１０２からの参照頻度が低くなっていると判
断できるので、キャッシュブロックを自己無効化（状態
をInvalidにする）し、メモリ１０８に自己無効化通知
を送る。(3-2) If counter B ≧ threshold B,
Since it can be determined that the reference frequency from the processor 102 is low, the cache block is self-invalidated (the state is set to Invalid) and a self-invalidation notification is sent to the memory 108.
【００８１】（４）メモリから無効化通知を受け取った
キャッシュブロックの説明 メモリから無効化通知を受け取るということは、コピー
を持つキャッシュブロックの数が複数ある場合なので、
前記（３）の場合と同じく、更新通知を受け取ったキャ
ッシュの状態はＯwnedまたはＳharedである。(4) Invalidation notification received from memory
Cache block description Receiving an invalidation notification from memory means that there are multiple cache blocks with copies,
As in the case of (3) above, the status of the cache that has received the update notification is Owned or Shared.
【００８２】（４−１）無効化通知を受け取ったキャッ
シュブロックは、当該キャッシュブロックを無効化（状
態をInvalidにする）し、メモリ１０８に無効化完了通
知を送る。(4-1) The cache block that has received the invalidation notification invalidates the cache block (changes the state to Invalid) and sends an invalidation completion notification to the memory 108.
【００８３】（５）キャッシュブロックから返信を受け
取ったメモリの説明 （５−１）各キャッシュブロックからの返信内容に応じ
て閾値Ａをデクリメントするか判断する。(5) Receiving a reply from the cache block
Description of the memory taken (5-1) It is determined whether or not the threshold value A is decremented according to the contents of a reply from each cache block.
【００８４】（５−２）返信内容が無効化完了通知の場
合、閾値Ａは変更しない。(5-2) If the reply content is an invalidation completion notification, the threshold value A is not changed.
【００８５】（５−３）返信内容が更新完了通知の場
合、閾値Ａは更新しない。(5-3) When the reply content is an update completion notification, the threshold A is not updated.
【００８６】（５−４）返信内容が自己無効化通知の場
合、プロセッサ１０２からの参照頻度は低く、不要にな
ったキャッシュブロックが更新されていたということで
ある。そこで閾値Ａをデクリメントし、一斉無効化をさ
れ易くする。(5-4) If the reply content is a self-invalidation notification, it means that the reference frequency from the processor 102 is low and unnecessary cache blocks have been updated. Therefore, the threshold value A is decremented to make it easy to invalidate all at once.
【００８７】（６）メモリから返信を受け取ったキャッ
シュブロックの説明 メモリ１０８へ書き込み要求を行うキャッシュブロック
２０１の状態はＯwnedかＳharedなので、メモリ１０８
からの返信を受け取るキャッシュブロックの状態もＯwn
edかＳharedとなる。(6) The cache receiving the reply from the memory
Description of shblock Since the state of the cache block 201 that issues a write request to the memory 108 is Owned or Shared,
The status of the cache block that receives the reply from the owner is also Own.
It becomes ed or Shared.
【００８８】（６−１）処理前の状態がＯwnedの場合、
書き込み要求を送信する時、カウンタＡ２０４を０にし
てあるので、メモリ１０８から一斉無効化終了通知を受
け取るということはありえない。メモリ１０８から更新
終了通知を受け取ると処理を終える。(6-1) When the state before the processing is Owned,
Since the counter A 204 is set to 0 when transmitting the write request, it is impossible to receive the simultaneous invalidation end notification from the memory 108. When the update completion notification is received from the memory 108, the process ends.
【００８９】（６−２）処理前の状態がＳharedで、メ
モリ１０８から一斉無効化終了通知を受け取った場合、
メモリ１０８側でオーナの切り替わりを判断したという
ことなので、このキャッシュブロックが新しいオーナ
（Ｍodified）になり、処理を終える。(6-2) When the state before the processing is Shared and the simultaneous invalidation end notification is received from the memory 108,
Since the change of the owner is determined on the memory 108 side, this cache block becomes the new owner (Modified), and the processing is completed.
【００９０】（６−３）処理前の状態がＳharedで、メ
モリ１０８から更新終了通知を受け取った場合、状態の
変更は無く、処理を終える。(6-3) When the state before the processing is Shared and the update completion notification is received from the memory 108, the state is not changed, and the processing ends.
【００９１】図１７は、図１６で説明した処理の中でキ
ャッシュブロックの状態Ｍ，Ｏ，Ｅ，Ｓ，Ｉの遷移のみ
を注目して図示したものであり、図中の実線矢印は、プ
ロセッサ１０２からの書き込みまたは読み出し要求、点
線矢印はネットワーク（相互結合網）を介したデータ更
新要求を示している。FIG. 17 shows only the transitions of the states M, O, E, S, and I of the cache block in the processing described with reference to FIG. 16, and the solid arrows in FIG. A write or read request from 102 and a dotted arrow indicate a data update request via a network (interconnection network).
【００９２】以上説明したように、本実施形態において
は、分散共有メモリ型の並列計算機システムにおいて、
各ノード１０１のメモリ１０８を所定の管理単位で複数
のメモリブロック３０１に分割すると共に、キャッシュ
メモリ１０６をメモリ１０８と同じ管理単位で複数のキ
ャッシュブロック２０１に分割し、メモリブロック３０
１には、当該メモリブロック３０１のデータの写しが存
在するキャッシュブロック２０１を特定するディレクト
リ３０３とそのキャッシュブロック２０１の一斉無効化
を行なう上で基準となる閾値Ａ３０４の格納領域を付加
し、キャッシュブロック２０１には、当該キャッシュブ
ロック２０１の更新回数を格納するカウンタＡ２０４を
付加し、同一ノード内のプロセッサ１０２によるキャッ
シュブロック２０１のデータの更新に際して、当該キャ
ッシュブロック２０１のカウンタＡ２０４の更新回数値
を更新した後、その更新回数値と当該キャッシュブロッ
ク２０１に対応するメモリブロック３０１の閾値Ａ３０
４とを比較し、更新回数値が閾値Ａ３０４未満であれ
ば、当該キャッシュブロック２０１と同じデータの写し
を格納している他のキャッシュブロックの存在場所をデ
ィレクトリ３０３によって検出し、その検出したキャッ
シュブロックのデータをプロセッサ１０２から更新を受
けたキャッシュブロック２０１のデータと同一データに
更新し、更新回数値が閾値Ａ３０４以上であれば、プロ
セッサ１０２から更新を受けたキャッシュブロック２０
１のデータのみを更新し、かつ当該キャッシュブロック
２０１と同じデータの写しを格納している他のキャッシ
ュブロックのデータを一斉に無効化すると共に、当該キ
ャッシュブロック２０１の元データを格納しているメモ
リブロック３０１の閾値Ａ３０４を一斉無効化処理が少
なくなる傾向の値に更新する処理を、プロセッサ１０２
によるキャッシュブロックのデータの更新操作毎に行な
い、更新型キャッシュプロトコルと一斉無効化型キャッ
シュプロトコルとを各キャッシュブロックへの更新頻度
に応じて動的に切り替えるようにしたため、更新型キャ
ッシュプロトコル向きのアプリケーションプログラムを
動作させた場合は、更新型キャッシュプロトコルが継続
し、無効化型キャッシュプロトコル向きのアプリケーシ
ョンプログラムを動作させた場合は、無効化型キャッシ
ュプロトコルが継続する。この結果、分散共有メモリ型
の並列計算機システムにおいて動作させているアプリケ
ーションプログラムのメモリアクセスの性質に左右され
ることなく、キャッシュメモリ１０６の機能を充分に発
揮させ、効率的なデータ処理を進めることができる。As described above, in this embodiment, in the distributed shared memory type parallel computer system,
The memory 108 of each node 101 is divided into a plurality of memory blocks 301 in a predetermined management unit, and the cache memory 106 is divided into a plurality of cache blocks 201 in the same management unit as the memory 108.
1, a directory 303 for specifying a cache block 201 in which a copy of the data of the memory block 301 is present and a storage area for a threshold A 304 serving as a reference for simultaneously invalidating the cache block 201 are added. 201, a counter A204 for storing the number of updates of the cache block 201 is added, and when the processor 102 in the same node updates the data of the cache block 201, the update count value of the counter A204 of the cache block 201 is updated. Then, the update count value and the threshold value A30 of the memory block 301 corresponding to the cache block 201 are updated.
If the update count value is less than the threshold value A304, the directory 303 detects the location of another cache block storing a copy of the same data as the cache block 201, and the detected cache block Is updated to the same data as the data of the cache block 201 updated from the processor 102, and if the update count value is equal to or larger than the threshold value A304, the cache block 20 updated from the processor 102 is updated.
A memory that updates only one data, invalidates data of other cache blocks storing a copy of the same data as the cache block 201 at the same time, and stores original data of the cache block 201. The processor 102 updates the threshold value A304 of the block 301 to a value that tends to reduce the simultaneous invalidation processing.
Is performed for each update operation of data in the cache block, and the update cache protocol and the simultaneous invalidation cache protocol are dynamically switched according to the update frequency of each cache block. When the program is operated, the update cache protocol is continued, and when the application program for the invalidated cache protocol is operated, the invalidated cache protocol is continued. As a result, the function of the cache memory 106 can be fully exhibited and efficient data processing can be advanced without being affected by the nature of memory access of an application program operated in the distributed shared memory type parallel computer system. it can.
【００９３】さらに、キャッシュブロック２０１のそれ
ぞれに当該キャッシュブロック２０１に対する自ノード
または他ノードのメモリ１０８からの連続更新回数を格
納するカウンタＢ２０５を付加し、このカウンタＢ２０
５の連続更新回数値を自ノードまたは他ノードのメモリ
１０８からのデータ更新要求毎に更新した後、その連続
更新回数値とキャッシュブロック共通に定めた閾値Ｂ２
０６と比較し、連続更新回数値が閾値Ｂ２０６以上であ
れば、当該キャッシュブロック２０１の元データを格納
しているメモリブロック３０１の閾値Ａ３０４を一斉無
効化処理が多くなる傾向の値に更新するようにしたた
め、更新型キャッシュプロトコルで動作が継続していた
としても、プロセッサ１０２からの更新頻度が少なくな
れば、閾値Ａがデクレメントされ、無効化型プロトコル
向きの振る舞いに戻るようになり、最終的には、アプリ
ケーションプログラムのメモリアクセスの状態に適した
キャッシュプロトコルで動作するようになる。Further, a counter B205 for storing the number of continuous updates from the memory 108 of the own node or another node to the cache block 201 is added to each of the cache blocks 201.
5 is updated for each data update request from the memory 108 of the own node or another node, and the continuous update count value and a threshold value B2 commonly set for the cache block.
Compared to 06, if the continuous update count value is equal to or greater than the threshold B206, the threshold A304 of the memory block 301 storing the original data of the cache block 201 is updated to a value that tends to increase the number of simultaneous invalidation processes. Therefore, even if the operation is continued with the update type cache protocol, if the update frequency from the processor 102 decreases, the threshold value A is decremented, and the behavior returns to the invalidation type protocol. In this case, an operation is performed using a cache protocol suitable for the state of memory access of the application program.
【００９４】また、プロセッサからの参照回数が少なく
なったキャッシュブロックが増加するのが防止され、更
新パケットの送受に伴うネットワーク負荷を軽減するこ
とが可能になる。Further, it is possible to prevent an increase in the number of cache blocks in which the number of references from the processor has been reduced, and to reduce the network load involved in sending and receiving update packets.
【００９５】なお、上記実施形態においては、閾値Ｂを
複数のキャッシュブロックに共通して設定しているが、
キャッシュブロック別に設定するようにしてもよい。こ
のようにすることにより、アプリケーションプログラム
のメモリアクセスの性質にさらに適したキャッシュプロ
トコルで動作させることが可能になる。In the above embodiment, the threshold value B is set in common for a plurality of cache blocks.
It may be set for each cache block. This makes it possible to operate with a cache protocol that is more suitable for the nature of memory access of the application program.
【００９６】また、キャッシュブロックの更新回数を格
納するカウンタＡ２０４は、各キャッシュブロック２０
１内に設けているが、メモリブロック３０１内に設ける
ことができる。カウンタＡ２０４をメモリブロック３０
１内に設ける場合、書き込みを行なっているキャッシュ
を判別するためのポインタを付加する。図１８は、カウ
ンタＡ２０４をメモリブロック３０１内に設けた場合の
動作の概要を示す図であり、プロセッサ１０２からキャ
ッシュブロック２０１にデータの書き込み要求があった
場合、キャッシュブロック２０１の当該データを更新す
ると共に、当該キャッシュブロック２０１に対応するメ
モリブロック３０１には、更新されたデータのみを書き
込み要求として送る。これに対し、書き込み要求を受け
たメモリブロック３０１は、書き込み要求を行なったキ
ャッシュブロック２０１がポインタ３０５に格納されて
いるキャッシュブロックと同じであるか否かをチェック
し、同じである場合は、ポインタ３０５の内容をそのま
まにしておき、カウンタＡ３０６をインクリメント
（「＋１」）し、閾値Ａと比較する。しかし、ポインタ
３０５に格納されているキャッシュブロックと書き込み
要求を行なったキャッシュブロックとが異なっている場
合は、ポインタ３０５の内容を書き込み要求を行なった
キャッシュブロックの識別子に変更し、カウンタＡ３０
６を「０」クリアしてから「１」にインクリメントし、
閾値Ａ３０４と比較する。ここで、カウンタＡ３０６
は、直接「１」にインクリメントしても構わない。ま
た、ポインタ３０５は、どのキャッシュブロックがコピ
ーデータを持つかを示す存在場所情報（ディレクトリ）
に含ませても構わない。The counter A 204 for storing the number of updates of the cache block is stored in each cache block 20.
1, but can be provided in the memory block 301. The counter A204 is stored in the memory block 30.
In the case where it is provided in 1, a pointer for determining the cache that is performing writing is added. FIG. 18 is a diagram showing an outline of the operation when the counter A 204 is provided in the memory block 301. When the processor 102 issues a data write request to the cache block 201, the data in the cache block 201 is updated. At the same time, only the updated data is sent to the memory block 301 corresponding to the cache block 201 as a write request. On the other hand, the memory block 301 that has received the write request checks whether the cache block 201 that has issued the write request is the same as the cache block stored in the pointer 305. The content of 305 is left as it is, and the counter A 306 is incremented (“+1”) and compared with the threshold value A. However, if the cache block stored in the pointer 305 is different from the cache block that made the write request, the contents of the pointer 305 are changed to the identifier of the cache block that made the write request, and the counter A30 is changed.
6 is cleared to "0" and then incremented to "1".
Compare with threshold A304. Here, the counter A306
May be directly incremented to “1”. The pointer 305 indicates location information (directory) indicating which cache block has copy data.
May be included.
【００９７】一方、前述の実施形態において、閾値Ａは
一斉無効化を行なうタイミング（カウンタＡ≧閾値Ａの
条件成立時）でインクリメントし、次回の一斉無効化を
行われにくくしている。これは、一斉無効化されたキャ
ッシュブロックが再度同一メモリブロックに対して参照
要求を行なうことは、このメモリブロックに対する参照
頻度が高いと推定しているからである。しかし、一斉無
効化されたキャッシュブロックが再度同一メモリブロッ
クを参照した場合でも、初めて参照要求を行なったキャ
ッシュブロックの場合でも、同じように閾値Ａはインク
リメントされてしまう。そこで、一斉無効化が行われた
キャッシュブロックが参照要求を行なった場合にのみ、
閾値Ａをインクリメントし、参照頻度の高いキャッシュ
ブロックからの参照要求とその他のキャッシュブロック
からの参照要求とを区別して扱う必要がある。On the other hand, in the above-described embodiment, the threshold value A is incremented at the timing of performing the simultaneous invalidation (when the condition of the counter A ≧ the threshold value A is satisfied), thereby making it difficult to perform the next simultaneous invalidation. This is because, when a cache block that has been invalidated simultaneously makes a reference request to the same memory block again, it is estimated that the frequency of reference to this memory block is high. However, the threshold value A is similarly incremented whether the simultaneously invalidated cache block refers to the same memory block again or the cache block for which the reference request has been made for the first time. Therefore, only when the cache block that has been invalidated makes a reference request,
It is necessary to increment the threshold value A so that a reference request from a cache block with high reference frequency and a reference request from another cache block are handled separately.
【００９８】図１９および図２０は、そのための方法を
示す概要図である。まず、図１９（ａ）に示すように、
メモリブロック３０１には当該メモリブロック３０１の
データ１９０１のコピーを持つキャッシュブロックのデ
ィレクトリ１９０２が設けられ、さらに、このディレク
トリ１９０２の複製１９０３と閾値Ａ３０４の格納領域
が設けられている。FIGS. 19 and 20 are schematic diagrams showing a method for that. First, as shown in FIG.
The memory block 301 is provided with a cache block directory 1902 having a copy of the data 1901 of the memory block 301, and further provided with a copy 1903 of the directory 1902 and a storage area for the threshold value A304.
【００９９】図１９（ａ）の状態は、メモリブロック３
０１のデータ１９０１のコピーをキャッシュブロック２
０１−１と２０１−３とが持っていることをディレクト
リ１９０２で示している。この状態で、一斉無効化が行
われた場合、図１９（ｂ）に示すように、キャッシュブ
ロック２０１−１と２０１−３のコピーデータは無効化
される。この時、ディレクトリ１９０２の内容をディレ
クトリ複製１９０３にコピーしておく。すなわち、一斉
無効化が行われると、ディレクトリ１９０２がクリアさ
れてしまい、どのキャッシュブロックがコピーを持って
いたかが分からなくなってしまうため、一斉無効化を行
なった際に、ディレクトリ１９０２のコピーをディレク
トリ複製１９０３として作成しておく。FIG. 19A shows the state of the memory block 3
01 is copied to cache block 2
The directory 1902 indicates that the files 01-1 and 201-3 have. When the simultaneous invalidation is performed in this state, the copy data of the cache blocks 201-1 and 201-3 is invalidated as shown in FIG. At this time, the contents of the directory 1902 are copied to the directory copy 1903. That is, when the simultaneous invalidation is performed, the directory 1902 is cleared, and it becomes impossible to know which cache block has the copy. Therefore, when the simultaneous invalidation is performed, the copy of the directory 1902 is copied to the directory copy 1903. Create it as
【０１００】この状態で、いずれかのキャッシュブロッ
クが図１９（ｂ）のメモリブロック３０１に対し参照要
求を出した場合、ディレクトリ複製１９０３を参照し、
参照要求を出したキャッシュブロックが前回コピーを持
っていないキャッシュブロックであれば、ディレクトリ
複製１９０３および閾値Ａはそのままにしておく。図２
０（ａ）に前回コピーを持っていないキャッシュブロッ
ク２０１−２が参照要求を出した場合を示している。し
かし、一斉無効化処理の後に参照要求を行なったキャッ
シュブロックが前回コピーを持っていたキャッシュブロ
ックであった場合（図１９の例では、キャッシュブロッ
ク２０１−１または２０１−３であった場合）、図２０
（ｂ）に示すように閾値Ａ３０４をインクリメントして
「２」に更新し、さらにディレクトリ１９０２を更新し
た後、ディレクトリ複製１９０３をクリアする。このよ
うにすることによって、参照頻度の高いキャッシュブロ
ックからの参照要求がある場合のみ、閾値Ａ３０４を上
げることができる。In this state, if any cache block issues a reference request to the memory block 301 in FIG.
If the cache block that issued the reference request is a cache block having no previous copy, the directory copy 1903 and the threshold A are left as they are. FIG.
0 (a) shows a case where the cache block 201-2 which has no previous copy has issued a reference request. However, if the cache block that made the reference request after the simultaneous invalidation processing is the cache block having the previous copy (in the example of FIG. 19, it is the cache block 201-1 or 201-3) FIG.
As shown in (b), the threshold A 304 is incremented and updated to “2”, and after the directory 1902 is updated, the directory copy 1903 is cleared. By doing so, the threshold A304 can be increased only when there is a reference request from a cache block with a high reference frequency.
【０１０１】[0101]
【発明の効果】本発明は、以上説明したように、キャッ
シュメモリを複数アドレスから成る複数のキャッシュブ
ロックに分割し、各キャッシュブロックの更新頻度をカ
ウントし、そのカウント結果に基づいてデータの一貫性
を保つためのキャッシュプロトコルを更新型向きから無
効化型向きへ、または無効化型向きから更新型向きへ動
的に変化させるように動的にキャッシュプロトコルを切
り替えるようにしたため、更新型キャッシュプロトコル
向きのアプリケーションプログラムを動作させた場合
は、更新型キャッシュプロトコルが継続し、無効化型キ
ャッシュプロトコル向きのアプリケーションプログラム
を動作させた場合は、無効化型キャッシュプロトコルが
継続する。この結果、分散共有メモリ型の並列計算機シ
ステムにおいて動作させているアプリケーションプログ
ラムのメモリアクセスの性質に左右されることなく、キ
ャッシュメモリの機能を充分に発揮させ、効率的なデー
タ処理を進めることができる。As described above, according to the present invention, the cache memory is divided into a plurality of cache blocks each having a plurality of addresses, the update frequency of each cache block is counted, and the data consistency is determined based on the count result. Cache protocol to dynamically change the cache protocol to keep the cache protocol from the update type to the invalidation type or from the invalidation type to the update type dynamically. When the application program is operated, the update cache protocol is continued, and when the application program suitable for the invalidation cache protocol is operated, the invalidation cache protocol is continued. As a result, the function of the cache memory can be fully exhibited and efficient data processing can be advanced without being affected by the nature of the memory access of the application program operated in the distributed shared memory type parallel computer system. .
【０１０２】また、更新型キャッシュプロトコルで動作
が継続していたとしても、プロセッサからの更新頻度が
少なくなれば、閾値Ａがデクレメントされ、無効化型プ
ロトコル向きの振る舞いに戻るようになり、最終的に
は、アプリケーションプログラムのメモリアクセスの状
態に適したキャッシュプロトコルで動作するようにな
り、プロセッサからの参照回数が少なくなったキャッシ
ュブロックが増加するのが防止され、更新パケットの送
受に伴うネットワーク負荷を軽減することが可能になる
などの効果が得られる。Even if the operation is continued by the update type cache protocol, if the update frequency from the processor decreases, the threshold value A is decremented, and the behavior returns to the invalidation type protocol. Specifically, it operates with a cache protocol suitable for the memory access state of the application program, prevents an increase in the number of cache blocks whose number of references from the processor has been reduced, and reduces the network load associated with sending and receiving update packets. The effect that it becomes possible to reduce is obtained.
【図１】本発明のキャッシュ制御方法を適用した並列計
算機システムの実施形態を示すブロック構成図である。FIG. 1 is a block diagram showing an embodiment of a parallel computer system to which a cache control method of the present invention is applied.
【図２】本発明で用いられるキャッシュメモリの構成を
示す図である。FIG. 2 is a diagram showing a configuration of a cache memory used in the present invention.
【図３】本発明で用いられるメモリの構成を示す図であ
る。FIG. 3 is a diagram showing a configuration of a memory used in the present invention.
【図４】キャッシュブロックの状態ビットとキャッシュ
ブロックの状態の関係を示す図である。FIG. 4 is a diagram illustrating a relationship between a cache block status bit and a cache block status;
【図５】メモリブロックのディレクトリの構成の例を示
す図である。FIG. 5 is a diagram illustrating an example of a configuration of a directory of a memory block.
【図６】メモリブロックのディレクトリの構成の他の例
を示す図である。FIG. 6 is a diagram showing another example of the configuration of the directory of the memory block.
【図７】本発明のキャッシュメモリ制御方法の概要を説
明する図である。FIG. 7 is a diagram illustrating an overview of a cache memory control method according to the present invention.
【図８】キャッシュブロックに対しプロセッサから書き
込み要求が発生したときの処理の流れを示すフローチャ
ートである。FIG. 8 is a flowchart showing a processing flow when a write request is issued from a processor to a cache block.
【図９】キャッシュブロックに対しプロセッサから読み
込み要求が発生したときの処理の流れを示すフローチャ
ートである。FIG. 9 is a flowchart showing a processing flow when a read request is issued from a processor to a cache block;
【図１０】メモリに対するキャッシュブロックからの書
き込みの処理の流れを示すフローチャートである。FIG. 10 is a flowchart showing a flow of processing of writing from a cache block to a memory.
【図１１】キャッシュブロックからの書き込み要求を受
けたメモリの処理の流れを示すフローチャートである。FIG. 11 is a flowchart showing the flow of processing of a memory that has received a write request from a cache block.
【図１２】メモリから更新通知を受けたキャッシュブロ
ックの処理の流れを示すフローチャートである。FIG. 12 is a flowchart illustrating a flow of processing of a cache block that has received an update notification from a memory;
【図１３】キャッシュブロックに対しデータの書き込み
要求が生じた場合の更新処理の概要を示す説明図であ
る。FIG. 13 is an explanatory diagram showing an outline of an update process when a data write request is issued to a cache block.
【図１４】キャッシュブロックに書き込みが生じ、メモ
リからの一斉無効化処理が行なわれた場合の説明図であ
る。FIG. 14 is a diagram illustrating a case where a write occurs in a cache block and a simultaneous invalidation process from a memory is performed;
【図１５】メモリからの更新通知を受けた場合にキャッ
シュブロックの自己無効化処理が行われる場合の説明図
である。FIG. 15 is an explanatory diagram of a case where a cache block self-invalidation process is performed when an update notification is received from a memory;
【図１６】キャッシュメモリの状態別の動作をまとめて
示した図である。FIG. 16 is a diagram collectively showing the operation of each state of the cache memory.
【図１７】キャッシュメモリの状態遷移を示す図であ
る。FIG. 17 is a diagram showing a state transition of the cache memory.
【図１８】カウンタＡをメモリブロック内に設ける場合
の説明図である。FIG. 18 is an explanatory diagram when a counter A is provided in a memory block.
【図１９】閾値Ａの更新の仕方の他の例を示す説明図で
ある。FIG. 19 is an explanatory diagram showing another example of how to update the threshold value A.
【図２０】図１９の続きを示す説明図である。FIG. 20 is an explanatory view showing a continuation of FIG. 19;
１０１…ノード、１０２…プロセッサ、１０３…キャッ
シュコントローラ、１０４…ネットワークインターフェ
ース、１０５…相互結合網、１０６…キャッシュメモ
リ、１０７…メモリ制御装置、１０８…メモリ、２０１
…キャッシュブロック、２０２…ワード、２０３…状態
ビット、２０４…カウンタＡ、２０５…カウンタＢ、２
０６…閾値Ｂ、３０１…メモリブロック、３０３…ディ
レクトリ、３０４…閾値Ａ。101: node, 102: processor, 103: cache controller, 104: network interface, 105: interconnection network, 106: cache memory, 107: memory controller, 108: memory, 201
... Cache block, 202 ... Word, 203 ... Status bit, 204 ... Counter A, 205 ... Counter B, 2
06: threshold B, 301: memory block, 303: directory, 304: threshold A
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 充 東京都足立区千住４丁目29番地13号 山本 荘８号室 (72)発明者 井上 直樹 神奈川県横浜市中区尾上町６丁目81番地 日立ソフトウェアエンジニアリング株式会 社内 Ｆターム(参考） 5B005 JJ13 KK02 KK13 KK22 MM01 NN31 NN43 NN45 PP21 UU41 VV02 VV21 5B045 DD02 DD12 DD13 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Mitsuru Sato 4-29-13 Senju, Adachi-ku, Tokyo Room 8 Room Sozo Yamamoto Room (72) Inventor Naoki 6-81 Onoecho, Naka-ku, Yokohama City, Kanagawa Prefecture Hitachi Software, Inc. Engineering Stock Association In-house F-term (reference) 5B005 JJ13 KK02 KK13 KK22 MM01 NN31 NN43 NN45 PP21 UU41 VV02 VV21 5B045 DD02 DD12 DD13
Claims (6)
モリをそれぞれ備えた複数のノードを相互結合網を介し
て結合し、各ノードのメモリは１つの共有メモリ空間で
管理される分散共有メモリ型の並列計算機システムにお
けるキャッシュメモリ制御方法であって、 前記メモリを所定の管理単位で複数のメモリブロックに
分割すると共に、前記キャッシュメモリを前記メモリと
同じ管理単位で複数のキャッシュブロックに分割し、 前記メモリブロックには、当該メモリブロックのデータ
の写しが存在するキャッシュブロックを特定する存在場
所情報とそのキャッシュブロックの一斉無効化を行なう
上で基準となる閾値Ａの格納領域を付加し、 前記キャッシュブロックには、当該キャッシュブロック
の更新回数を格納するカウンタ領域を付加し、 同一ノード内のプロセッサによるキャッシュブロックの
データの更新に際して、当該キャッシュブロックの前記
カウンタ領域の更新回数値を更新した後、その更新回数
値と当該キャッシュブロックに対応するメモリブロック
の閾値Ａとを比較し、 更新回数値が閾値Ａ未満であれば、当該キャッシュブロ
ックと同じデータの写しを格納している他のキャッシュ
ブロックの存在場所を前記存在場所情報によって検出
し、その検出したキャッシュブロックのデータを前記プ
ロセッサから更新を受けたキャッシュブロックのデータ
と同一データに更新し、 更新回数値が閾値Ａ以上であれば、前記プロセッサから
更新を受けたキャッシュブロックのデータのみを更新
し、かつ当該キャッシュブロックと同じデータの写しを
格納している他のキャッシュブロックのデータを一斉に
無効化すると共に、当該キャッシュブロックの元データ
を格納しているメモリブロックの閾値Ａを一斉無効化処
理が少なくなる傾向の値に更新する処理を、前記プロセ
ッサによるキャッシュブロックのデータの更新操作毎に
行ない、更新型キャッシュプロトコルと一斉無効化型キ
ャッシュプロトコルとを各キャッシュブロックへの更新
頻度に応じて動的に切り替えることを特徴とするキャッ
シュメモリ制御方法。1. A distributed shared memory type parallel computer system in which a plurality of nodes each having a processor, a memory, and a cache memory are connected via an interconnection network, and the memory of each node is managed by one shared memory space. Wherein the memory is divided into a plurality of memory blocks in a predetermined management unit, and the cache memory is divided into a plurality of cache blocks in the same management unit as the memory. A location area for specifying a cache block in which a copy of the data of the memory block exists, and a storage area for a threshold value A serving as a reference for simultaneously invalidating the cache block; Added a counter area to store the number of cache block updates When updating the data of the cache block by the processor in the same node, after updating the update count value of the counter area of the cache block, the update count value is compared with the threshold value A of the memory block corresponding to the cache block. If the update count value is less than the threshold value A, the location of another cache block storing a copy of the same data as that of the cache block is detected based on the location information, and the data of the detected cache block is detected. When the update count value is equal to or greater than the threshold value A, only the data of the cache block updated from the processor is updated, and the cache block is updated to the same data as the data of the cache block updated from the processor. Other caches containing a copy of the same data The process of simultaneously invalidating the data of the block and updating the threshold value A of the memory block storing the original data of the cache block to a value that tends to reduce the simultaneous invalidation process is performed by the processor. A cache memory control method which is performed for each data update operation and dynamically switches between an update cache protocol and a simultaneous invalidation cache protocol in accordance with the update frequency of each cache block.
ュブロックに対する自ノードまたは他ノードのメモリか
らの連続更新回数を格納する第２のカウンタ領域を付加
し、この第２のカウンタ領域の連続更新回数値を自ノー
ドまたは他ノードのメモリからのデータ更新要求毎に更
新した後、その連続更新回数値とメモリブロック別また
は全キャッシュブロック共通に定めた閾値Ｂと比較し、
参照回数値が閾値Ｂ以上であれば、当該キャッシュブロ
ックのデータを自己無効化し、かつ当該キャッシュブロ
ックの元データを格納しているメモリブロックの閾値Ａ
を一斉無効化処理が多くなる傾向の値に更新することを
特徴とする請求項１記載のキャッシュメモリ制御方法。2. A second counter area for storing the number of continuous updates of the cache block from the memory of the own node or another node is added to the cache block. After updating for each data update request from the memory of the node or another node, the continuous update count value is compared with a threshold value B defined for each memory block or common to all cache blocks,
If the reference count value is equal to or larger than the threshold value B, the data of the cache block is self-invalidated, and the threshold value A of the memory block storing the original data of the cache block is stored.
2. The cache memory control method according to claim 1, wherein is updated to a value that tends to increase the simultaneous invalidation processing.
ードおよび他のノードからの更新要求を受けた場合にク
リアすることを特徴とする請求項１または２記載のキャ
ッシュメモリ制御方法。3. The cache memory control method according to claim 1, wherein the update count value of the counter area is cleared when an update request is received from the same node and another node.
再び同一メモブロックに対して参照要求を行なった場合
にも、当該キャッシュブロックの元データを格納してい
るメモリブロックの閾値Ａを一斉無効化処理が少なくな
る傾向の値に更新することを特徴とする請求項１〜３記
載のいずれかのキャッシュメモリ制御方法。4. A process for simultaneously invalidating a threshold value A of a memory block storing original data of the cache block even when the simultaneously invalidated cache block makes a reference request to the same memo block again. 4. The cache memory control method according to claim 1, wherein the cache memory is updated to a value that tends to decrease.
納するカウンタ領域を、当該キャッシュブロックに対応
するメモリブロックに設けることを特徴とする請求項１
〜４記載のいずれかのキャッシュメモリ制御方法。5. The memory device according to claim 1, wherein a counter area for storing the number of updates of the cache block is provided in a memory block corresponding to the cache block.
5. The cache memory control method according to any one of claims 4 to 4.
値を、自ノードのプロセッサからの参照要求時にクリア
することを特徴とする請求項２記載のキャッシュメモリ
制御方法。6. The cache memory control method according to claim 2, wherein the continuous update count value of the second counter area is cleared upon a reference request from a processor of the own node.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10175473A JP2000010862A (en) | 1998-06-23 | 1998-06-23 | Cache memory control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10175473A JP2000010862A (en) | 1998-06-23 | 1998-06-23 | Cache memory control method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000010862A true JP2000010862A (en) | 2000-01-14 |
Family
ID=15996681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10175473A Pending JP2000010862A (en) | 1998-06-23 | 1998-06-23 | Cache memory control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000010862A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011078014A1 (en) * | 2009-12-21 | 2011-06-30 | ソニー株式会社 | Cache memory and cache memory control device |
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-
1998
- 1998-06-23 JP JP10175473A patent/JP2000010862A/en active Pending
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