JP2000172656A

JP2000172656A - Data consistency maintenance control method for multiprocessor system

Info

Publication number: JP2000172656A
Application number: JP2000009808A
Authority: JP
Inventors: Takeo Hosomi; 岳生細見
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-03-01
Filing date: 2000-01-19
Publication date: 2000-06-23
Anticipated expiration: 2016-03-01
Also published as: JP3678620B2

Abstract

PROBLEM TO BE SOLVED: To provide a data consistency maintenance control method, with which the time required for data consistency maintenance control is shortened when a cache error caused by reading occurs. SOLUTION: When a processor PRi performs write to the block of a shared state on a cache CMi, the update is reflected not only the cache CMi but also a memory MMi so that the latest block exists in the memory MMi as well. Thus, the latest block can be extracted from the memory MMi, when the cache error occurs on the other processor PRi, and it is not necessary to request write-back from the memory MMi to the cache Cmi which is the only one holding the latest block.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、各プロセッサがキ
ャッシュを備えたマルチプロセッサシステムにおける、
データ一貫性維持制御方法に関する。The present invention relates to a multiprocessor system in which each processor has a cache.
It relates to a data consistency maintenance control method.

【０００２】[0002]

【従来の技術】マルチプロセッサシステムでは、システ
ムに複数存在するキャッシュ上に、同一のアドレスのデ
ータが存在し得る。そのため、同一アドレスのデータを
保持するキャッシュ間でデータの一貫性を維持するため
の制御、データの一貫性維持制御が必要である。2. Description of the Related Art In a multiprocessor system, data at the same address may exist on a plurality of caches in the system. Therefore, control for maintaining data consistency between caches holding data of the same address and control for maintaining data consistency are required.

【０００３】このデータ一貫性維持制御は、各プロセッ
サがあるブロックに対して書き込みを行ったときにはそ
れを排他的に行うことができ、読み出し時には最新の値
が得られる、ということを保証するための制御である。
従って、まず、書き込みの対象となっているブロックが
どのキャッシュに存在しているかを特定することができ
なければならない。そして、読み出し時のミスの際に、
どこに最新のブロックが存在するかを特定できなければ
ならない。ここで、ブロックとはデータ管理の最小単位
であり、大きさは例えば６４バイトになる。[0003] This data consistency maintaining control is for ensuring that each processor can write exclusively to a certain block, and that the latest value can be obtained at the time of reading. Control.
Therefore, first, it must be possible to specify in which cache the block to be written exists. And, in the case of reading mistake,
You must be able to identify where the latest block is. Here, the block is the minimum unit of data management, and has a size of, for example, 64 bytes.

【０００４】例えば、文献（「ＡＮｅｗＳｏｌｕｔ
ｉｏｎｔｏＣｏｈｅｒｅｎｃｙＰｒｏｂｌｅｍｓ
ｉｎＭｕｌｔｉｃａｃｈｅＳｙｓｔｅｍｓ」ＬＵＣ
ＩＥＮＭ．ＣＥＮＳＩＥＲａｎｄＰＡＵＬＦＥ
ＡＵＴＲＩＥＲ，ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ
ｏｎＣｏｍｐｕｔｅｒｓ，ｐ１１１２−１１１８，Ｄ
ｅｃｅｍｂｅｒ１９７８）に開示されている方法は、
次の３つの特徴を持つ。まず第１の特徴は、キャッシュ
においてブロック単位にそのブロックが共有されている
かどうかの情報を保持することにある。また第２の特徴
は、メモリにおいてブロック単位にそのブロックを保持
しているキャッシュを特定する情報、およびメモリに最
新のブロックが存在するかどうかの情報、を保持するこ
とにある。また第３の特徴は、プロセッサが共有してい
るブロックに対して書き込みを行ったときに、他キャッ
シュのブロックを無効化して共有状態を解消し、当該キ
ャッシュにのみ最新のブロックが存在する状態とするこ
とにある。[0004] For example, in the literature ("A New Solut"
ion to CoherencyProblems
in Multisystems ”LUC
IEN M. CENSIER and PAUL FE
AUTORER, IEEETransactions
on Computers, p1112-1118, D
esber 1978), the method disclosed in
It has the following three features. First, the first feature resides in holding information on whether or not the block is shared in units of blocks in the cache. The second feature is that information for specifying a cache holding the block in the memory in units of blocks and information as to whether the latest block exists in the memory are stored. A third feature is that when writing is performed on a block shared by the processor, a block in another cache is invalidated to eliminate the shared state, and a state where the latest block exists only in the cache is set. Is to do.

【０００５】以降、この方法の動作を説明する。Hereinafter, the operation of this method will be described.

【０００６】図１を参照すると、従来および本発明に係
わるマルチプロセッサシステムは、命令を実行しメモリ
アクセスを行うプロセッサＰＲｉ、各プロセッサＰＲｉ
に接続されプロセッサＰＲｉがアクセスしたデータを一
時的に保持するキャッシュＣＭｉ、データを保持するメ
モリＭＭｉ、キャッシュＣＭｉおよびメモリＭＭｉを接
続する相互結合網１２からなる。図１に示したシステム
では、相互結合網１２は８つのポートを有しており、ポ
ート０にはキャッシュＣＭ１が、ポート１にはキャッシ
ュＣＭ２が、ポート２にはキャッシュＣＭ３が、ポート
３にはキャッシュＣＭ４が、ポート４にはメモリＭＭ１
が、ポート５にはメモリＭＭ２が、ポート６にはメモリ
ＭＭ３が、ポート７にはメモリＭＭ４が、それぞれ接続
されている。Referring to FIG. 1, a multiprocessor system according to the related art and the present invention includes a processor PRi for executing an instruction and performing memory access, and each processor PRi.
And a memory CMi for temporarily holding data accessed by the processor PRi, a memory MMi for holding data, and an interconnection network 12 for connecting the cache CMi and the memory MMi. In the system shown in FIG. 1, the interconnection network 12 has eight ports, a cache CM1 at port 0, a cache CM2 at port 1, a cache CM3 at port 2, and a cache CM3 at port 3. The cache CM4 has the memory MM1 in the port 4.
The port 5 is connected to the memory MM2, the port 6 is connected to the memory MM3, and the port 7 is connected to the memory MM4.

【０００７】以降、プロセッサＰＲ１がメモリＭＭ２の
データをアクセスした場合を例にとり、そのアクセスに
よって行われるデータ一貫性維持のための一連の動作を
説明する。Hereinafter, a series of operations for maintaining data consistency performed by the processor PR1 accessing data in the memory MM2 will be described with reference to an example.

【０００８】プロセッサＰＲ１があるブロックのデータ
に対してアクセスを行ったが、そのブロックがキャッシ
ュＣＭ１に存在しなかった場合（以降この場合をキャッ
シュミスと記す）の動作を説明する。この場合、まずキ
ャッシュＣＭ１からメモリＭＭ２に読み出し要求メッセ
ージが発行される。読み出し要求を受けたメモリＭＭ２
は、最新のブロックが当該メモリに存在するかどうかを
検査し、存在すれば当該ブロックを、キャッシュＣＭ１
に送信する。存在しなければ、最新のブロックを保持す
るキャッシュが唯一存在するので、そのキャッシュ、例
えばキャッシュＣＭ３に書き戻し要求メッセージを発行
する。書き戻し要求を受けたキャッシュＣＭ３は、メモ
リＭＭ２に対して当該ブロックの書き戻しを行う。メモ
リＭＭ２は、キャッシュＣＭ３から書き戻されたブロッ
クをキャッシュＣＭ１に送信する。ブロックを受けたキ
ャッシュＣＭ１は、再度、プロセッサＰＲ１が行ったメ
モリアクセスを評価し、データ一貫性維持のために必要
な処理を行う。The operation when the processor PR1 accesses data of a certain block but the block does not exist in the cache CM1 (hereinafter, this case is referred to as a cache miss) will be described. In this case, first, a read request message is issued from the cache CM1 to the memory MM2. Memory MM2 that has received the read request
Checks whether the latest block exists in the memory, and if so, stores the block in the cache CM1.
Send to If not, there is only one cache holding the latest block, and a write-back request message is issued to that cache, for example, the cache CM3. The cache CM3 that has received the write-back request writes the block back to the memory MM2. The memory MM2 transmits the block written back from the cache CM3 to the cache CM1. The cache CM1 that has received the block again evaluates the memory access performed by the processor PR1, and performs processing necessary for maintaining data consistency.

【０００９】上記の処理の結果、以前ブロックを保持し
ていたキャッシュに加えて、新たにキャッシュＣＭ１も
最新のブロックを保持することになる。また、メモリＭ
Ｍ２にも最新のブロックが存在する状態となる。As a result of the above processing, the cache CM1 newly holds the latest block in addition to the cache that previously held the block. Also, the memory M
The state is such that the latest block exists also in M2.

【００１０】次に、プロセッサＰＲ１があるブロックの
データに対して読み出しを行い、そのブロックがキャッ
シュＣＭ１に存在した場合（以降この場合をリードヒッ
トと記す）の動作を説明する。この場合、キャッシュＣ
Ｍ１はそのブロックのデータをプロセッサＰＲ１に渡す
ことで、処理は完了する。Next, the operation when the processor PR1 reads data of a certain block and the block exists in the cache CM1 (hereinafter, this case is referred to as a read hit) will be described. In this case, the cache C
M1 passes the data of the block to the processor PR1 to complete the processing.

【００１１】次に、プロセッサＰＲ１があるブロックの
データに対して書き込みを行い、そのブロックがキャッ
シュＣＭ１に存在しかつ共有状態にない場合（以降この
場合をライトヒットと記す）の動作を説明する。この場
合、キャッシュＣＭ１にプロセッサＰＲ１が行った書き
込みをキャッシュＣＭ１が保持するブロックに反映し、
書き込みが完了したことをプロセッサＰＲ１に通知する
ことで、処理は完了する。Next, the operation when the processor PR1 writes data in a certain block and the block exists in the cache CM1 and is not in a shared state (hereinafter, this case is referred to as a write hit) will be described. In this case, the write performed by the processor PR1 on the cache CM1 is reflected on the block held by the cache CM1,
The processing is completed by notifying the processor PR1 that the writing has been completed.

【００１２】次に、プロセッサＰＲ１があるブロックの
データに対して書き込みを行い、そのブロックがキャッ
シュＣＭ１に存在しかつ共有状態にある場合（以降この
場合をライトシェアードと記す）の動作を説明する。こ
の場合、キャッシュＣＭ１にプロセッサＰＲ１が行った
書き込みを反映し、またメモリＭＭ２に対して書き込み
要求メッセージが発行される。書き込み要求を受けたメ
モリＭＭ２は、例えばキャッシュＣＭ１以外にキャッシ
ュＣＭ３およびキャッシュＣＭ４がブロックを保持して
いたとすると、キャッシュＣＭ３およびキャッシュＣＭ
４に対して無効化要求メッセージを発行する。無効化要
求を受けたキャッシュＣＭ３およびキャッシュＣＭ４は
それぞれ当該ブロックを無効化し無効化完了メッセージ
をメモリＭＭ２に対して送信する。メモリＭＭ２は、キ
ャッシュＣＭ３およびキャッシュＣＭ４の両方から無効
化完了メッセージを受け取ると、完了応答メッセージを
キャッシュＣＭ１に対して送信する。キャッシュＣＭ１
は、完了応答メッセージを受け取ると、プロセッサＰＲ
１に対して書き込みが完了したことを通知し、処理を完
了する。上記の処理の結果、書き込みを行ったキャッシ
ュにのみが最新のブロックを保持しており、メモリには
最新のブロックが存在していない状態となる。Next, the operation when the processor PR1 writes data in a certain block and the block exists in the cache CM1 and is in a shared state (hereinafter, this case is referred to as write shared) will be described. In this case, the write performed by the processor PR1 is reflected in the cache CM1, and a write request message is issued to the memory MM2. The memory MM2 that has received the write request, for example, if the cache CM3 and the cache CM4 hold blocks other than the cache CM1, the cache CM3 and the cache CM
4 issues an invalidation request message. The cache CM3 and the cache CM4 receiving the invalidation request respectively invalidate the block and transmit an invalidation completion message to the memory MM2. When receiving the invalidation completion message from both the cache CM3 and the cache CM4, the memory MM2 transmits a completion response message to the cache CM1. Cache CM1
Receives the completion response message,
1 is notified that the writing has been completed, and the process is completed. As a result of the above processing, only the cache that has performed the writing holds the latest block, and the memory does not have the latest block.

【００１３】上記の処理の結果、キャッシュＣＭ１にの
み最新のブロックが存在することになり、他のキャッシ
ュＣＭｉおよびメモリＭＭ２には最新のブロックが存在
しない状態となる。As a result of the above processing, the latest block exists only in the cache CM1, and the other cache CMi and the memory MM2 do not have the latest block.

【００１４】以上の、データ一貫性維持のための動作の
説明では、例えばメモリＭＭ２が、キャッシュＣＭ１か
らの読み出し要求を受けキャッシュＣＭ３に対して書き
戻し要求を発行し、ブロックが書き戻されるのを待って
いる状態で、キャッシュＣＭ２から読み出し要求があっ
た場合の動作などが省略されている。In the above description of the operation for maintaining data consistency, for example, it is assumed that the memory MM2 receives a read request from the cache CM1, issues a writeback request to the cache CM3, and writes the block back. The operation when a read request is issued from the cache CM2 in the waiting state is omitted.

【００１５】[0015]

【発明が解決しようとする課題】第１の問題点は、プロ
セッサの読み出しによりキャッシュミスが発生した場合
に、キャッシュからプロセッサにデータが応答されるま
でにかかる時間が長いということである。A first problem is that when a cache miss occurs due to reading of a processor, it takes a long time until data is responded to the processor from the cache.

【００１６】例えば、キャッシュＣＭ１とキャッシュＣ
Ｍ３にメモリＭＭ２のブロックが存在し共有されている
状態で、プロセッサＰＲ１が書き込みを行い、次いでプ
ロセッサＰＲ４が読み出しを行った場合の動作を考え
る。プロセッサＰＲ１が書き込みを行うことで、キャッ
シュＣＭ１にのみ最新のブロックが存在する状態とな
り、メモリＭＭ２にも最新のデータは存在しなくなる。
次いでプロセッサＰＲ４が読み出しを行うと、キャッシ
ュＣＭ４にブロックが存在しないのでキャッシュミスと
なる。これにより、メモリＭＭ２に対して読み出し要求
メッセージが送信されるが、メモリＭＭ２にも最新のデ
ータは存在しないので、最新のデータを保持するキャッ
シュＣＭ１に対して書き戻しを要求することとなる。メ
モリＭＭ２はキャッシュＣＭ１からのブロックの書き戻
しを受け、その後ブロックをキャッシュＣＭ４に送信す
る。ブロックを受けたキャッシュＣＭ４は、再度、プロ
セッサＰＲ４が行った読み出しを評価し、ブロックが存
在するのでプロセッサＰＲ４にデータを渡し、処理を完
了する。For example, the cache CM1 and the cache C
Consider a case where the processor PR1 performs writing and then the processor PR4 performs reading in a state where the block of the memory MM2 exists and is shared by M3. When the processor PR1 writes, the latest block exists only in the cache CM1, and the latest data does not exist in the memory MM2.
Next, when the processor PR4 reads data, a cache miss occurs because no block exists in the cache CM4. As a result, a read request message is transmitted to the memory MM2, but since the latest data does not exist in the memory MM2, a write-back is requested to the cache CM1 holding the latest data. The memory MM2 receives the block write-back from the cache CM1, and thereafter transmits the block to the cache CM4. The cache CM4 that has received the block again evaluates the read performed by the processor PR4, passes the data to the processor PR4 because the block exists, and completes the processing.

【００１７】このように、上記問題の理由は、プロセッ
サが書き込みを行った後に、メモリに最新のブロックが
存在しなくなることにある。As described above, the reason for the above-mentioned problem is that the latest block does not exist in the memory after the processor performs writing.

【００１８】第２の問題点は、データ一貫性維持制御の
ためにキャッシュおよびメモリ間でやり取りされるメッ
セージが多いということである。A second problem is that many messages are exchanged between the cache and the memory for controlling data consistency.

【００１９】その理由は、プロセッサが書き込みを行っ
た後に、メモリに最新のブロックが存在しなくなること
にある。即ち、あるプロセッサが書き込みを行った後、
別のキャッシュにおいてキャッシュミスが発生した場合
に、メモリへの読み出し要求メッセージおよびキャッシ
ュへのブロック転送の他に、最新のデータを保持するキ
ャッシュに対する書き戻し要求メッセージおよびそのキ
ャッシュからのブロックの書き戻しが必要となるためで
ある。The reason is that after the processor has written, the latest block no longer exists in memory. That is, after a certain processor writes,
When a cache miss occurs in another cache, in addition to a read request message to the memory and a block transfer to the cache, a write-back request message to the cache holding the latest data and a block write-back from the cache are performed. It is necessary.

【００２０】本発明の目的は、読み出しによるキャッシ
ュミスが発生した場合のデータ一貫性維持制御に要する
時間を短縮した、データ一貫性維持制御方法を提供する
ことにある。An object of the present invention is to provide a data consistency maintaining control method which reduces the time required for data consistency maintaining control when a cache miss occurs due to reading.

【００２１】本発明の他の目的は、データ一貫性維持制
御によって生成されるメッセージの数の増加を防ぐデー
タ一貫性一方制御方法を提供することにある。It is another object of the present invention to provide a data consistency control method for preventing an increase in the number of messages generated by the data consistency maintenance control.

【００２２】[0022]

【課題を解決するための手段】本発明の第１のデータ一
貫性維持制御方法は、プロセッサが共有しているブロッ
クに対して書き込みを行ったときに、当該キャッシュお
よびメモリのブロックに対して書き込みを反映し、他キ
ャッシュのブロックに関しては無効化を行い、書き込み
が行われたキャッシュのブロックの状態を共有状態のま
まとする、データ一貫性維持制御をキャッシュおよびメ
モリにおいて行う手段（図２の２３と図３の４４）を有
する。According to a first data consistency maintaining control method of the present invention, when data is written to a block shared by a processor, the data is written to the cache and memory blocks. Means for performing data consistency maintenance control in the cache and the memory to invalidate the blocks of the other cache and to keep the state of the block of the cache in which the writing is performed in the shared state (23 in FIG. 2). And 44) in FIG.

【００２３】本発明の第２のデータ一貫性維持制御方法
は、プロセッサが共有しているブロックに対して書き込
みを行ったときに、当該キャッシュおよびメモリにのみ
最新のブロックが存在する状態であり他のキャッシュが
最新のブロックを保持していなければ、当該キャッシュ
およびメモリのブロックに対して書き込みを反映する
が、書き込みが行われたキャッシュのブロックの状態を
共有状態から非共有状態に遷移させる、データ一貫性維
持制御をキャッシュおよびメモリにおいて行う手段（図
２の２３と図３の４４）を有する。According to the second data consistency maintaining control method of the present invention, when data is written to a block shared by a processor, the latest block exists only in the cache and the memory. If the cache of the cache does not hold the latest block, the write is reflected to the cache and the block of the memory, but the state of the block of the cache where the write is performed is changed from the shared state to the non-shared state. It has means (23 in FIG. 2 and 44 in FIG. 3) for performing coherency maintenance control in the cache and the memory.

【００２４】本発明の第３のデータ一貫性維持制御方法
は、メモリにおいてブロック単位にカウンタを設け、ブ
ロックが新たにキャッシュに取り込まれたときはカウン
タの値を０に初期化し、プロセッサが共有しているブロ
ックに対して書き込みを行ったときはそのブロックのカ
ウンタの値をインクリメントし、またプロセッサが共有
しているブロックに対して書き込みを行ったときに、当
該キャッシュおよびメモリにのみ最新のブロックが存在
する状態であり他のキャッシュが最新のブロックを保持
しておらずまたカウンタの値がある値になっていれば、
当該キャッシュおよびメモリのブロックに対して書き込
みを反映するが、書き込みが行われたキャッシュのブロ
ックの状態を共有状態から非共有状態に遷移させる、デ
ータ一貫性維持制御をキャッシュおよびメモリにおいて
行う手段（図２の２３と図３の４４）を有する。According to the third data consistency maintaining control method of the present invention, a counter is provided for each block in a memory, and when a block is newly taken into a cache, the value of the counter is initialized to 0 and shared by the processors. When writing to a block that has been written, the counter value of that block is incremented, and when writing to a block shared by the processor, the latest block is stored only in the cache and memory. If it exists, the other cache does not hold the latest block, and the counter value is a certain value,
Means for performing data consistency maintenance control in the cache and the memory, which reflects the write to the cache and the memory block, but changes the state of the written cache block from the shared state to the non-shared state (FIG. 2 and 23 in FIG. 3).

【００２５】本発明の第１のデータ一貫性維持制御方法
におけるデータ一貫性維持制御手段は、プロセッサが共
有しているブロックに対して書き込みを行ったときに、
書き込みが行われたキャッシュおよびメモリに、最新の
ブロックが存在する状態とする。The data consistency maintaining control means in the first data consistency maintaining control method according to the present invention comprises the steps of:
It is assumed that the latest block exists in the cache and memory where the writing has been performed.

【００２６】本発明の第２のデータ一貫性維持制御方法
におけるデータ一貫性維持制御手段は、プロセッサが実
際に複数のキャッシュで共有されているブロックに対し
て連続して書き込みを行い、またその間他キャッシュが
アクセスを行わなかった場合に、最初の２回の書き込み
はメモリにも反映するが、２回目の書き込み後からブロ
ックの共有状態は解消され、３回目の書き込み以降は当
該キャッシュに対してのみ行われる。The data consistency maintaining control means in the second data consistency maintaining control method of the present invention is characterized in that the processor performs continuous writing to a block actually shared by a plurality of caches, When the cache does not access, the first two writes are also reflected in the memory, but after the second write, the block sharing state is canceled, and after the third write, only the cache is accessed. Done.

【００２７】本発明の第３のデータ一貫性維持制御方法
におけるデータ一貫性維持制御手段は、プロセッサが実
際に複数のキャッシュで共有されているブロックに対し
て連続して書き込みを行い、またその間他のキャッシュ
がアクセスを行わなかった場合に、一定回数の書き込み
はメモリにも反映するが、それ以降の書き込みは当該キ
ャッシュに対してのみ行われる。The data consistency maintaining control means in the third data consistency maintaining control method of the present invention is characterized in that the processor performs continuous writing to a block actually shared by a plurality of caches, When the cache does not access the memory, the writing for a certain number of times is reflected in the memory, but the writing thereafter is performed only for the cache.

【００２８】[0028]

【発明の実施の形態】次に、本発明について図面を用い
て説明する。Next, the present invention will be described with reference to the drawings.

【００２９】再び、図１を参照すると、本発明に関わる
マルチプロセッサシステムは、命令を実行しメモリアク
セスを行うプロセッサＰＲｉ、各プロセッサＰＲｉに接
続されプロセッサＰＲｉがアクセスしたデータを一時的
に保持するキャッシュＣＭｉ、データを保持するメモリ
ＭＭｉ、キャッシュＣＭｉおよびメモリＭＭｉを接続す
る相互結合網１２からなる。図１に示したシステムで
は、相互結合網１２は８つのポートを有しており、ポー
ト０にはキャッシュＣＭ１が、ポート１にはキャッシュ
ＣＭ２が、ポート２にはキャッシュＣＭ３が、ポート３
にはキャッシュＣＭ４が、ポート４にはメモリＭＭ１
が、ポート５にはメモリＭＭ２が、ポート６にはメモリ
ＭＭ３が、ポート７にはメモリＭＭ４が、それぞれ接続
されている。Referring again to FIG. 1, the multiprocessor system according to the present invention includes a processor PRi for executing an instruction and performing memory access, and a cache connected to each processor PRi for temporarily storing data accessed by the processor PRi. It comprises a CMi, a memory MMi holding data, a cache CMi, and an interconnection network 12 connecting the memories MMi. In the system shown in FIG. 1, the interconnection network 12 has eight ports, a cache CM1 at port 0, a cache CM2 at port 1, a cache CM3 at port 2, and a port CM3.
Is a cache CM4, and port 4 is a memory MM1.
The port 5 is connected to the memory MM2, the port 6 is connected to the memory MM3, and the port 7 is connected to the memory MM4.

【００３０】ここで、各キャッシュＣＭｉおよびメモリ
ＭＭｉには相互結合網１２に接続されたポート番号に対
応して３ビットの装置番号が付けられており、キャッシ
ュＣＭ１は‘０００’、キャッシュＣＭ２は‘００
１’、キャッシュＣＭ３は‘０１０’、キャッシュＣＭ
４は‘０１１’、メモリＭＭ１は‘１００’、メモリＭ
Ｍ２は‘１０１’、メモリＭＭ３は‘１１０’、メモリ
ＭＭ４は‘１１１’となっている。また、各メモリＭＭ
ｉは、アドレスの上位２ビットが自装置番号の下位２ビ
ットと一致する領域を管理している。例えばメモリＭＭ
２はアドレスの上位２ビットが‘０１’の領域を管理し
ている。Here, a 3-bit device number is assigned to each cache CMi and memory MMi corresponding to the port number connected to the interconnection network 12, and the cache CM1 is' 000 'and the cache CM2 is' 00
1 ', cache CM3 is'010', cache CM
4 is '011', memory MM1 is '100', memory M
M2 is '101', memory MM3 is '110', and memory MM4 is '111'. Also, each memory MM
i manages an area where the upper two bits of the address match the lower two bits of the own device number. For example, memory MM
2 manages the area where the upper two bits of the address are '01'.

【００３１】次に、図２を参照すると、本発明に関わる
キャッシュＣＭｉは、タグステート等のブロックに関す
る情報を保持するタグメモリ２２と、データをブロック
単位で保持するキャッシュメモリ２５と、プロセッサＰ
Ｒｉからのメモリアクセスを保持、管理するメモリアク
セス管理部２１と、相互結合網１２によって配送された
メッセージを受信する第１メッセージ受信部２６と、相
互結合網１２へのメッセージの送信を行う第１メッセー
ジ送信部２７と、キャッシュメモリ２５のアクセスを行
う第１データ制御部２４と、メモリアクセス管理部２１
で保持しているメモリアクセスおよび第１メッセージ受
信部２６で保持しているメッセージに関してデータ一貫
性維持制御のための処理を行うために、タグメモリ２２
に格納されている情報の読み出しおよび書き込みを行う
機能と、制御機能として、第１データ制御部２４に対し
てキャッシュメモリ２５のアクセスを指示する機能と、
第１メッセージ送信部２７にメッセージの送信を指示す
る機能とを有する第１一貫性維持制御部２３とから構成
される。Next, referring to FIG. 2, a cache CMi according to the present invention includes a tag memory 22 for holding information on blocks such as tag states, a cache memory 25 for holding data in units of blocks, a processor P
A memory access management unit 21 for holding and managing the memory access from Ri, a first message receiving unit 26 for receiving a message delivered by the interconnection network 12, and a first for transmitting a message to the interconnection network 12. A message transmission unit 27, a first data control unit 24 that accesses the cache memory 25, and a memory access management unit 21
In order to perform processing for maintaining data consistency with respect to the memory access held by the first message receiver 26 and the message held by the first message receiver 26, the tag memory 22
A function of reading and writing information stored in the cache memory; a function of instructing the first data control unit 24 to access the cache memory 25 as a control function;
The first consistency maintaining control unit 23 has a function of instructing the first message transmitting unit 27 to transmit a message.

【００３２】次に、図３を参照すると、本発明に関わる
メモリＭＭｉは、ディレクトリステートおよびディレク
トリマップ等のブロックに関する情報を保持するディレ
クトリメモリ４３と、データを保持するメインメモリ４
６と、相互結合網１２によって配送されたメッセージを
受信する第２メッセージ受信部４１と、相互結合網１２
へのメッセージの送信を行う第２メッセージ送信部４２
と、メインメモリ４６のアクセスを行う第１データ制御
部２４と、第２メッセージ受信部４１で保持しているメ
ッセージに関してデータ一貫性維持制御のための処理を
行うために、ディレクトリメモリ４３に格納されている
情報の読み出しおよび書き込みを行う機能と、制御機能
として、第２データ制御部４５に対してメインメモリ４
６のアクセスを指示する機能と、第２メッセージ送信部
４２にメッセージの送信を指示する機能とを有する第２
一貫性維持制御部４４とから構成される。Next, referring to FIG. 3, a memory MMi according to the present invention includes a directory memory 43 for holding information on blocks such as a directory state and a directory map, and a main memory 4 for holding data.
6, a second message receiving unit 41 for receiving a message delivered by the interconnection network 12,
Message transmitting unit 42 for transmitting a message to
The first data control unit 24 that accesses the main memory 46 and the data stored in the second message reception unit 41 are stored in the directory memory 43 in order to perform processing for maintaining data consistency. And a control function for reading and writing the stored information from the main memory 4 to the second data control unit 45.
No. 6 having a function of instructing access and a function of instructing the second message transmitting unit 42 to transmit a message.
And a consistency maintenance control unit 44.

【００３３】次に、第１の実施の形態におけるデータ一
貫性維持制御方法では、タグメモリ２２に保持されるタ
グステートは、キャッシュメモリ２５に格納されている
ブロックの状態を表すもので、Ｉ，Ｓ，Ｅ，Ｄの４つの
状態からなり、それぞれ次のような意味を持つ。Ｉ状態
は、最新のブロックが当該キャッシュメモリ２５に存在
しないことを表す。Ｓ状態は、最新のブロックが当該キ
ャッシュメモリ２５に存在し、また他のキャッシュメモ
リ２５にも存在する可能性、即ちブロックが共有されて
いる可能性を示唆する。Ｅ状態は、最新のブロックが当
該キャッシュメモリ２５に存在し、メインメモリ４６に
も最新のブロックが存在するが、他のキャッシュメモリ
２５には存在しないことを表す。Ｄ状態は、最新のブロ
ックが当該キャッシュメモリ２５に存在し、他のキャッ
シュメモリ２５にもメインメモリ４６にも最新のブロッ
クは存在しないことを表す。また、キャッシュメモリ２
５においてタグステートの初期値はＩとなり、キャッシ
ュメモリ２５に最新のブロックが存在しない状態とな
る。Next, in the data consistency maintaining control method according to the first embodiment, the tag state held in the tag memory 22 indicates the state of the block stored in the cache memory 25. It consists of four states, S, E, and D, each having the following meaning. The I state indicates that the latest block does not exist in the cache memory 25. The S state indicates that the latest block exists in the cache memory 25 and may also exist in another cache memory 25, that is, the block may be shared. The E state indicates that the latest block exists in the cache memory 25 and the main memory 46 has the latest block, but does not exist in the other cache memories 25. The state D indicates that the latest block exists in the cache memory 25, and the other blocks do not exist in the other cache memories 25 or the main memory 46. Also, the cache memory 2
At 5, the initial value of the tag state is I, and the cache memory 25 has no latest block.

【００３４】また、第１の実施の形態におけるデータ一
貫性維持制御方法では、ディレクトリメモリ４３に保持
されるディレクトリマップは、メインメモリ４６の該当
するブロックを保持しているキャッシュＣＭｉを表すも
ので、例えば文献（「ＡＮｅｗＳｏｌｕｔｉｏｎ
ｔｏＣｏｈｅｒｅｎｃｙＰｒｏｂｌｅｍｓｉｎＭ
ｕｌｔｉｃａｃｈｅＳｙｓｔｅｍｓ」ＬＵＣＩＥＮ
Ｍ．ＣＥＮＳＩＥＲａｎｄＰＡＵＬＦＥＡＵＴＲＩ
ＥＲ，ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＣｏ
ｍｐｕｔｅｒｓ，ｐ１１１２−１１１８，Ｄｅｃｅｍｂ
ｅｒ１９７８）に開示されている、フルマップ方式で
構成される。フルマップ方式は、各キャッシュＣＭｉに
対応するビットを設け、そのビットによりキャッシュＣ
Ｍｉがブロックを保持しているか保持していないかを示
すものであり、図１のシステムでは、ディレクトリマッ
プは４ビットで構成される。図４にディレクトリマップ
の値と、どのキャッシュＣＭｉがブロックを保持してい
るかの関係を示す。図４において、○は保持しているこ
とを示し、×は保持していないことを示す。図より明ら
かなように、ディレクトリマップの第０ビットが１の場
合キャッシュＣＭ１がブロックを保持していることを示
し、第１ビットが１の場合キャッシュＣＭ２が、第２ビ
ットが１の場合キャッシュＣＭ３が、第３ビットが１の
場合キャッシュＣＭ４がそれぞれブロックを保持してい
ることを示す。また、ディレクトリメモリ４３におい
て、ディレクトリマップの初期値は‘００００’とな
り、どのキャッシュＣＭｉもブロックを保持していない
状態となる。In the data consistency maintaining control method according to the first embodiment, the directory map held in the directory memory 43 represents the cache CMi holding the corresponding block of the main memory 46. For example, in the literature ("A New Solution
to Coherency Problems inM
multicache Systems ”LUCIEN
M. CENSIELAND PAUL FEAUTRI
ER, IEEE Transactionson Co
mputers, p1112-1118, Decemb
er 1978). In the full map method, a bit corresponding to each cache CMi is provided, and the bit
This indicates whether Mi holds a block or not, and in the system of FIG. 1, the directory map is composed of 4 bits. FIG. 4 shows the relationship between the value of the directory map and which cache CMi holds a block. In FIG. 4, ○ indicates that the image is held, and X indicates that the image is not held. As is clear from the figure, when the 0th bit of the directory map is 1, it indicates that the cache CM1 holds the block. When the 1st bit is 1, the cache CM2 is stored. When the 2nd bit is 1, the cache CM3 is stored. However, when the third bit is 1, it indicates that the cache CM4 holds each block. In the directory memory 43, the initial value of the directory map is “0000”, and no cache CMi holds a block.

【００３５】また、第１の実施の形態におけるデータ一
貫性維持制御方法では、ディレクトリメモリ４３に格納
されるディレクトリステートは、メインメモリ４６に格
納されている該当するブロックの状態を表すもので、
Ｃ，Ｍ，ＲＭＰ，ＷＳＰの４つの状態からなり、それぞ
れ次のような意味を持つ。Ｃ状態は、メインメモリ４６
に最新のブロックが存在し、ディレクトリマップで示さ
れるキャッシュＣＭｉがデータを保持している可能性を
示唆する。この状態の時、ディレクトリマップは図４に
示した１６種全ての値を取り得る。Ｍ状態は、メインメ
モリ４６に最新のブロックが存在しない可能性を示唆
し、ディレクトリマップで示されるただ１つのキャッシ
ュＣＭｉが最新のブロックを保持している可能性を示唆
する。この状態の時、ディレクトリマップは‘０００
１’，‘００１０’，‘０１００’，‘１０００’の４
種の値しか取り得ない。ＲＭＰ状態は、Ｍ状態の時に後
述するＲＭメッセージを受け取り、ディレクトリマップ
で示されたただ１つのキャッシュＣＭｉにＦＲメッセー
ジを発行して、そのキャッシュＣＭｉからのＦＤまたは
ＡＣＫメッセージが到着するのを待っていることを表
す。この状態の時、ディレクトリマップは‘０００
１’，‘００１０’，‘０１００’，‘１０００’の４
種の値しか取り得ない。ＷＳＰ状態は、Ｃ状態の時に後
述するＷＳメッセージを受け取り、ＷＳメッセージを発
行したキャッシュＣＭｉを除く、ディレクトリマップで
示されたデータを保持している可能性のあるキャッシュ
ＣＭｉ全てに対してＩＶメッセージを発行して、それら
キャッシュＣＭｉ全てからのＡＣＫメッセージが到着す
るのを待っていることを表す。この状態の時、ディレク
トリマップは‘００１１’または‘００１０’または
‘０００１’の３種類の値のみを取り得る。また、この
値は保持するキャッシュＣＭｉを表すものではなく、
‘００１１’は３個のＡＣＫの到着を待っていることを
表し、‘００１０’は２個のＡＣＫの到着を待っている
ことを表し、‘０００１’は１個のＡＣＫの到着を待っ
ていることを表す。また、ディレクトリメモリ４３にお
いてディレクトリステートの初期値はＣとなり、メイン
メモリ４６に最新のブロックが存在する状態となる。In the data consistency maintaining control method according to the first embodiment, the directory state stored in the directory memory 43 indicates the state of the corresponding block stored in the main memory 46.
It consists of four states, C, M, RMP, and WSP, and each has the following meaning. The C state is the main memory 46
, There is a possibility that the cache CMi indicated by the directory map holds data. In this state, the directory map can take all 16 values shown in FIG. The M state indicates that the latest block does not exist in the main memory 46, and indicates that only one cache CMi indicated by the directory map may hold the latest block. In this state, the directory map is' 000
4 of 1 ',' 0010 ',' 0100 ',' 1000 '
It can only take on some kind of value. The RMP state receives an RM message, which will be described later, in the M state, issues an FR message to only one cache CMi indicated by the directory map, and waits for an FD or ACK message from that cache CMi to arrive. To indicate that In this state, the directory map is' 000
4 of 1 ',' 0010 ',' 0100 ',' 1000 '
It can only take on some kind of value. In the WSP state, an IV message is sent to all the caches CMi that may hold the data indicated by the directory map, except for the cache CMi that has received the WS message described later in the C state and issued the WS message. Issued to indicate that it is waiting for ACK messages from all of those caches CMi to arrive. In this state, the directory map can take only three kinds of values of '0011', '0010' or '0001'. Also, this value does not represent the cache CMi to be held,
'0011' indicates waiting for three ACKs, '0010' indicates waiting for two ACKs, and '0001' indicates waiting for one ACK. It represents that. In the directory memory 43, the initial value of the directory state is C, and the main memory 46 has the latest block.

【００３６】また、第１の実施の形態におけるデータ一
貫性維持制御方法では、キャッシュＣＭｉとメモリＭＭ
ｉの間でやり取りされるメッセージには、ＲＭ，ＷＳ，
ＷＢ，ＦＲ，ＩＶ，ＦＤ，ＡＣＫ，ＳＤＲ，ＥＤＲ，Ｃ
Ｒ，ＮＣＲの１１種類のメッセージが存在し、それぞれ
次のような意味を持つ。In the data consistency maintaining control method according to the first embodiment, the cache CMi and the memory MM
The messages exchanged between i include RM, WS,
WB, FR, IV, FD, ACK, SDR, EDR, C
There are 11 types of messages, R and NCR, each having the following meaning.

【００３７】ＲＭメッセージは、キャッシュミスが発生
した場合に、キャッシュＣＭｉからメモリＭＭｉに対し
て発行される読み出し要求メッセージである。ＷＳメッ
セージは、ライトシェアードが発生した場合に、キャッ
シュＣＭｉからメモリＭＭｉに対して発行される書き込
み要求メッセージである。このＷＳメッセージには、プ
ロセッサが行った書き込みのデータが付加される。ＷＢ
メッセージは、置き換え対象となったブロックを書き戻
す場合に発せられる書き戻しメッセージである。このＷ
Ｂメッセージには、置き換え対象となったブロックが付
加される。ＦＲメッセージは、ＲＭメッセージを受信し
たメモリＭＭｉが、最新のブロックを保持するキャッシ
ュＣＭｉに対して発行する、書き戻し要求メッセージで
ある。ＩＶメッセージは、ＷＳメッセージを受信したメ
モリＭＭｉが、ブロックを保持するキャッシュＣＭｉに
対して発行する、無効化要求メッセージである。ＦＤメ
ッセージは、ＦＲメッセージを受信したキャッシュＣＭ
ｉが、メモリＭＭｉに対して発行する、書き戻しメッセ
ージである。このＦＤメッセージには、キャッシュＣＭ
ｉが保持していた最新のブロックが付加される。ＡＣＫ
メッセージは、ＦＲまたはＩＶメッセージを受信したキ
ャッシュＣＭｉが、メモリＭＭｉに対して発行する応答
メッセージである。ＳＤＲおよびＥＤＲメッセージは、
メモリＭＭｉが、ＲＭメッセージを発行したキャッシュ
ＣＭｉに対して、ＲＭメッセージのためのデータ一貫性
維持制御のための処理がメモリＭＭｉで完了したことを
通知する応答メッセージである。このＳＤＲおよびＥＤ
Ｒメッセージには、最新のブロックが付加される。ＣＲ
メッセージは、メモリＭＭｉが、ＷＳメッセージを発行
したキャッシュＣＭｉに対して、ＷＳメッセージのため
の処理がメモリＭＭｉで完了したことを通知する応答メ
ッセージである。ＮＣＲメッセージは、メモリＭＭｉに
おいて、ＲＭまたはＷＳメッセージを処理できなかった
場合に、ＲＭまたはＷＳメッセージを発行したキャッシ
ュＣＭｉに対してその旨を通知するメッセージである。The RM message is a read request message issued from the cache CMi to the memory MMi when a cache miss occurs. The WS message is a write request message issued from the cache CMi to the memory MMi when a write shared occurs. The data of the write performed by the processor is added to this WS message. WB
The message is a write-back message issued when writing back the block to be replaced. This W
A block to be replaced is added to the B message. The FR message is a write-back request message issued by the memory MMi that has received the RM message to the cache CMi holding the latest block. The IV message is an invalidation request message issued by the memory MMi that has received the WS message to the cache CMi holding the block. The FD message is the cache CM that received the FR message.
i is a write-back message issued to the memory MMi. This FD message includes a cache CM
The latest block held by i is added. ACK
The message is a response message issued to the memory MMi by the cache CMi that has received the FR or IV message. SDR and EDR messages are
The memory MMi is a response message notifying the cache CMi that has issued the RM message that the process for data consistency maintenance control for the RM message has been completed in the memory MMi. This SDR and ED
The latest block is added to the R message. CR
The message is a response message that notifies the cache CMi that has issued the WS message that the memory MMi has completed the processing for the WS message in the memory MMi. The NCR message is a message for notifying the cache CMi that has issued the RM or WS message when the MM or WS message cannot be processed in the memory MMi.

【００３８】また、メッセージはヘッダ部とデータ部と
で構成され、ＲＭ，ＦＲ，ＩＶ，ＡＣＫ，ＣＲ，ＮＣＲ
の６種類のメッセージはヘッダ部のみで構成される。ま
た、ＷＳメッセージは、ヘッダ部と、プロセッサが行っ
た書き込みのデータからなるデータ部とで構成される。
また、ＷＢ，ＦＤ，ＳＤＲ，ＥＤＲの４種類のメッセー
ジは、ヘッダ部とブロック単位のデータからなるデータ
部とで構成される。The message is composed of a header part and a data part, and includes RM, FR, IV, ACK, CR, NCR
Are composed of only a header part. The WS message includes a header section and a data section including data written by the processor.
The four types of messages, WB, FD, SDR, and EDR, are composed of a header part and a data part composed of data in block units.

【００３９】図５を参照しながら、メッセージヘッダ部
の構成を説明する。The structure of the message header will be described with reference to FIG.

【００４０】メッセージヘッダは、宛先装置番号、メッ
セージ識別子、アドレス、要求元装置番号の５つのフィ
ールドから構成される。宛先装置番号フィールドは、相
互結合網１２のどのポートに接続されたキャッシュＣＭ
ｉまたはメモリＭＭｉに配送するメッセージであるかを
示すもので、例えば‘１０１’の場合、ポート５に接続
されたメモリＭＭ２宛にメッセージが配送される。メッ
セージ識別子フィールドは、当該メッセージが１１種類
のメッセージの内どのメッセージであるかを示すもので
ある。１１種類のメッセージを識別する。アドレスフィ
ールドは、各メッセージがどのアドレスに対するメッセ
ージであるかを示すものである。要求元装置番号フィー
ルドは、各メッセージがどのプロセッサＰＲｉで行われ
たメモリアクセスに起源するものかを、そのプロセッサ
ＰＲｉに接続されているキャッシュＣＭｉの装置番号で
示すものである。例えば、プロセッサＰＲ１で行われた
メモリアクセスを起源とするメッセージであれば、その
メッセージの要求元装置番号は‘０００’となる。The message header is composed of five fields: a destination device number, a message identifier, an address, and a request source device number. The destination device number field indicates the cache CM connected to any port of the interconnection network 12.
Indicates whether the message is to be delivered to i or the memory MMi. For example, in the case of '101', the message is delivered to the memory MM2 connected to the port 5. The message identifier field indicates which of the 11 types of messages the message is. Eleven types of messages are identified. The address field indicates which address each message is for. The request source device number field indicates which processor PRi each message originates in the memory access performed by the device number of the cache CMi connected to the processor PRi. For example, if the message originates from a memory access performed by the processor PR1, the request source device number of the message is “000”.

【００４１】次に、第１の実施の形態におけるデータ一
貫性維持制御方法で、プロセッサＰＲ１がメモリＭＭ２
のデータをアクセスした場合を例にとり、そのアクセス
によって行われるデータ一貫性維持制御のための一連の
動作を図を参照しながら説明する。Next, in the data consistency maintaining control method according to the first embodiment, the processor PR1
A series of operations for data consistency maintenance control performed by the access will be described with reference to the drawings, taking as an example the case where the data is accessed.

【００４２】まず、プロセッサＰＲ１がメモリアクセス
を発行すると、メモリアクセス管理部２１はそのメモリ
アクセスを内部に取り込む。取り込まれるのは、読み出
しアクセスか書き込みアクセスかを識別するメモリアク
セスコマンド、アクセス対象を示すアドレス、書き込み
アクセスの場合はデータ、である。コマンドおよびアド
レスは第１一貫性維持制御部２３に供給され、データは
第１データ制御部２４に供給されている。First, when the processor PR1 issues a memory access, the memory access management unit 21 takes in the memory access internally. A memory access command for identifying a read access or a write access, an address indicating an access target, and data for a write access are taken in. The command and the address are supplied to the first consistency maintenance control unit 23, and the data is supplied to the first data control unit 24.

【００４３】第１一貫性維持制御部２３は、メモリアク
セス管理部２１にメモリアクセスが取り込まれたのを検
知し、メモリアクセス管理部２１に格納されているメモ
リアドレスから、対応するブロックのタグステートをタ
グメモリ２２から読み出し、その値によりどのような処
理をするかを判断する。The first consistency maintenance control unit 23 detects that the memory access has been taken into the memory access management unit 21, and, based on the memory address stored in the memory access management unit 21, reads the tag state of the corresponding block. Is read from the tag memory 22 and what kind of processing is performed is determined based on the value.

【００４４】まず、タグステートが‘Ｉ’であった場
合、即ちキャッシュミスの場合の動作を説明する。First, the operation when the tag state is "I", that is, in the case of a cache miss, will be described.

【００４５】この場合に、キャッシュメモリ２５にメモ
リアクセスのあったアドレスのブロックを取り込むため
の空きスペースが無かった場合、既にキャッシュメモリ
２５に存在する他のブロックと置き換える必要が生じ
る。置き換えの必要がなかった場合は、第１一貫性維持
制御部２３はアドレスから特定されるメモリＭＭｉ（こ
こではメモリＭＭ２である）に対してＲＭメッセージを
送信する処理から開始する。In this case, if there is no free space in the cache memory 25 for taking in the block at the address where the memory was accessed, it is necessary to replace the block with another block already existing in the cache memory 25. If the replacement is not necessary, the first consistency maintenance control unit 23 starts the process of transmitting an RM message to the memory MMi (here, the memory MM2) specified from the address.

【００４６】置き換えが必要であり、置き換えの対象と
なったブロックのタグステートが‘Ｄ’であった場合、
このブロックがシステムで唯一最新のブロックであるの
で、そのブロックを管理するメモリＭＭｉに対して書き
戻しの処理をまず行う必要がある。図６および図７にこ
の場合のシーケンスフローを示す。図は、置き換え対象
となったブロックがメモリＭＭ３で管理されているブロ
ックの場合を示している。If the tag needs to be replaced and the tag state of the block to be replaced is 'D',
Since this block is the only latest block in the system, it is necessary to first perform a write-back process on the memory MMi that manages the block. 6 and 7 show a sequence flow in this case. The figure shows a case where the replacement target block is a block managed by the memory MM3.

【００４７】第１一貫性維持制御部２３は、まずＷＢメ
ッセージのヘッダ部を生成し第１メッセージ送信部２７
に供給する。この時生成されるメッセージヘッダの宛先
装置番号はメモリＭＭ３を表す‘１１０’となり、メッ
セージ識別子はＷＢを表す識別子に、アドレスは置き換
えの対象となったブロックのアドレスに、要求元装置番
号は当該キャッシュＣＭ１の装置番号を表す‘０００’
になる。また、第１一貫性維持制御部２３は、第１デー
タ制御部２４に対してキャッシュメモリ２５から置き換
えの対象となったブロックを読み出すように指示し、読
み出されたブロックは第１メッセージ送信部２７にＷＢ
メッセージのデータ部として供給される。第１メッセー
ジ送信部２７は、第１一貫性維持制御部２３から供給さ
れるヘッダ部と第１データ制御部２４から供給されるデ
ータ部をあわせて、相互結合網１２にメッセージを送出
する。また、第１一貫性維持制御部２３は、タグメモリ
２２の書き込みを行い、置き換えの対象となったブロッ
クのタグステートを‘Ｉ’に更新する。The first consistency maintenance control section 23 first generates a header section of the WB message, and
To supply. The destination device number of the message header generated at this time is “110” representing the memory MM3, the message identifier is an identifier representing the WB, the address is the address of the block to be replaced, and the request source device number is the cache '000' indicating the device number of CM1
become. Further, the first consistency maintenance control unit 23 instructs the first data control unit 24 to read the block to be replaced from the cache memory 25, and the read block is the first message transmission unit. WB on 27
Supplied as the data part of the message. The first message transmission unit 27 sends the message to the interconnection network 12 together with the header supplied from the first consistency maintenance control unit 23 and the data supplied from the first data control unit 24. Further, the first consistency maintenance control unit 23 writes the tag memory 22, and updates the tag state of the replacement target block to “I”.

【００４８】送出されたＷＢメッセージは、相互結合網
１２によって配送され、メモリＭＭ３の第２メッセージ
受信部４１に取り込まれる。取り込まれたメッセージの
ヘッダ部は第２一貫性維持制御部４４に供給され、デー
タ部が第２データ制御部４５に供給されている。The transmitted WB message is delivered by the interconnection network 12, and is taken into the second message receiving section 41 of the memory MM3. The header part of the fetched message is supplied to the second consistency maintenance control unit 44, and the data part is supplied to the second data control unit 45.

【００４９】メモリＭＭ３の第２一貫性維持制御部４４
は、第２メッセージ受信部４１にＷＢメッセージが取り
込まれたのを検出し、第２メッセージ受信部４１に格納
されたヘッダ部のアドレスから、対応するブロックのデ
ィレクトリステートおよびディレクトリマップをディレ
クトリメモリ４３から読み出し、その値によりどのよう
な処理をするかを判断する。この時、ディレクトリステ
ートが取り得る値は、方法上‘Ｍ’または‘ＲＭＰ’に
限定される。The second consistency maintenance control unit 44 of the memory MM3
Detects that the WB message has been captured by the second message receiving unit 41, and from the address of the header portion stored in the second message receiving unit 41, stores the directory state and directory map of the corresponding block from the directory memory 43. It reads out and determines what processing to perform based on the value. At this time, the possible values of the directory state are limited to 'M' or 'RMP' in terms of method.

【００５０】ディレクトリステートがＭであった場合、
図６に示すシーケンスとなる。第２一貫性維持制御部４
４はディレクトリメモリ４３の書き込みを行い、ディレ
クトリステートをＣに、ディレクトリマップをどのキャ
ッシュＣＭｉもブロックを保持していないことを表す
‘００００’に更新する。また、第２一貫性維持制御部
４４は、第２データ制御部４５にＷＢメッセージに付加
されていたブロックをメインメモリ４６の対応するブロ
ックへ書き込ませる。When the directory state is M,
The sequence is as shown in FIG. Second consistency maintenance control unit 4
4 writes the directory memory 43, updates the directory state to C, and updates the directory map to '0000' indicating that no cache CMi holds a block. Further, the second consistency maintenance control unit 44 causes the second data control unit 45 to write the block added to the WB message to the corresponding block in the main memory 46.

【００５１】ディレクトリステートがＲＭＰであった場
合、図７に示すシーケンスとなる。第２一貫性維持制御
部４４は、第２データ制御部４５にＷＢメッセージに付
加されていたブロックをメインメモリ４６の対応するブ
ロックへ書き込ませるのみとし、ディレクトリメモリ４
３の更新は行わない。When the directory state is RMP, the sequence is as shown in FIG. The second consistency maintenance control unit 44 only causes the second data control unit 45 to write the block added to the WB message to the corresponding block of the main memory 46, and
3 is not updated.

【００５２】以上が、置き換えが必要であり、置き換え
の対象となったブロックのタグステートが‘Ｄ’であっ
た場合のシーケンスである。The above is the sequence when the replacement is necessary and the tag state of the block to be replaced is “D”.

【００５３】次に、置き換えが必要であり、置き換えの
対象となったブロックのタグステートが‘Ｄ’以外であ
った場合、第１一貫性維持制御部２３はタグメモリ２２
の書き込みを行い、書き換えの対象となったブロックの
タグステートを‘Ｉ’に更新する。Next, if replacement is necessary and the tag state of the block to be replaced is other than 'D', the first consistency maintenance control unit 23 sets the tag memory 22
To update the tag state of the block to be rewritten to “I”.

【００５４】第１一貫性維持制御部２３において、上記
置き換えのための処理が完了すると、第１一貫性維持制
御部２３はＲＭメッセージのヘッダ部を生成し第１メッ
セージ送信部２７に供給する。この時生成されるメッセ
ージヘッダの宛先装置番号はメモリＭＭ２を表す‘１０
１’となり、メッセージ長はＲＭメッセージの長さに、
メッセージ識別子はＲＭを表す識別子に、アドレスはメ
モリアクセス管理部２１に格納されているアドレスに、
要求元装置番号は当該キャッシュＣＭ１の装置番号を表
す‘０００’になる。第１メッセージ送信部２７は、第
１一貫性維持制御部２３から供給されるヘッダ部をメッ
セージとして相互結合網１２に送出する（図８，図９，
図１０，図１１，図１２に共通のシーケンス）。When the first coherence control unit 23 completes the process for replacement, the first coherence control unit 23 generates a header portion of the RM message and supplies it to the first message transmission unit 27. The destination device number of the message header generated at this time is “10” indicating the memory MM2.
1 'and the message length is the length of the RM message,
The message identifier is an identifier representing the RM, the address is an address stored in the memory access management unit 21,
The request source device number is “000” indicating the device number of the cache CM1. The first message transmission unit 27 sends the header part supplied from the first consistency maintenance control unit 23 to the interconnection network 12 as a message (FIGS. 8, 9, and 10).
Sequences common to FIGS. 10, 11, and 12).

【００５５】送出されたＲＭメッセージは、相互結合網
１２によって配送され、メモリＭＭ２の第２メッセージ
受信部４１に取り込まれる。取り込まれたメッセージの
ヘッダ部は第２一貫性維持制御部４４に供給されてい
る。The transmitted RM message is delivered by the interconnection network 12, and is taken into the second message receiving section 41 of the memory MM2. The header portion of the fetched message is supplied to the second consistency maintenance control unit 44.

【００５６】メモリＭＭ２の第２一貫性維持制御部４４
は、第２メッセージ受信部４１にＲＭメッセージが取り
込まれたのを検出し、第２メッセージ受信部４１に格納
されたヘッダ部のアドレスから、対応するブロックのデ
ィレクトリステートおよびディレクトリマップをディレ
クトリメモリ４３から読み出し、その値によりどのよう
な処理をするかを判断する。The second consistency maintenance control unit 44 of the memory MM2
Detects that the RM message has been taken into the second message receiving unit 41, and, based on the address of the header part stored in the second message receiving unit 41, stores the directory state and directory map of the corresponding block from the directory memory 43. It reads out and determines what processing to perform based on the value.

【００５７】ディレクトリステートがＣで、かつディレ
クトリマップの値がＲＭメッセージを発行したキャッシ
ュＣＭｉ（メッセージに付加されていた要求元装置番号
から特定され、この場合はキャッシュＣＭｉとなる）以
外にブロックを保持するキャッシュＣＭｉが存在しない
ことを表す場合（ここでは、ディレクトリマップが‘０
０００’または‘０００１’の場合である）図８に示す
シーケンスとなる。The directory state is C, and the value of the directory map is a block other than the cache CMi that issued the RM message (specified from the requesting device number added to the message, in this case, the cache CMi). Indicates that there is no cache CMi to be executed (here, the directory map is' 0
000 'or' 0001 ') is the sequence shown in FIG.

【００５８】第２一貫性維持制御部４４は、まずＥＤＲ
メッセージのヘッダ部を生成し第２メッセージ送信部４
２に供給する。この時生成されるメッセージヘッダの宛
先装置番号は、第２メッセージ受信部４１に格納されて
いうメッセージヘッダ部の要求元装置番号となり（この
場合は‘０００’である）、メッセージ識別子はＥＤＲ
を表す識別子に、アドレスおよび要求元装置番号は第２
メッセージ受信部４１に格納されているメッセージヘッ
ダ部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。また、第２一貫性維持制御部４４
は、第２データ制御部４５に対して、メインメモリ４６
から第２メッセージ受信部４１に格納されているメッセ
ージヘッダ部のアドレスで特定されるブロックの読み出
しを指示する。第２データ制御部４５は読み出したブロ
ックをＥＤＲメッセージのデータ部として第２メッセー
ジ送信部４２に供給する。第２メッセージ送信部４２
は、第２一貫性維持制御部４４から供給されるヘッダ部
と第２データ制御部４５から供給されるデータ部をあわ
せて、相互結合網１２にメッセージを送出する。また、
第２一貫性維持制御部４４は、ディレクトリメモリ４３
の書き込みを行い、ディレクトリステートをＭに、また
ディレクトリマップを‘０００１’に遷移させる。この
ディレクトリマップの値は、ＲＭメッセージを発行した
キャッシュＣＭ１に対応するビットを‘１’とし、他の
ビットを‘０’とする操作を行った結果得られる値であ
る。First, the second consistency maintenance control unit 44
Generates a message header and generates a second message transmitting unit 4
Feed to 2. The destination device number of the message header generated at this time is the request source device number of the message header part stored in the second message receiving unit 41 (in this case, it is “000”), and the message identifier is EDR.
The identifier and the requesting device number are the second
The address of the message header section stored in the message receiving section 41 and the requesting apparatus number (here, '00
0 '). Also, the second consistency maintenance control unit 44
Is provided to the second data control unit 45 by the main memory 46.
To read a block specified by the address of the message header section stored in the second message receiving section 41. The second data control unit 45 supplies the read block to the second message transmitting unit 42 as a data portion of the EDR message. Second message transmitting unit 42
Sends a message to the interconnection network 12 together with the header supplied from the second consistency maintenance controller 44 and the data supplied from the second data controller 45. Also,
The second consistency maintenance control unit 44 stores the directory memory 43
Is written, and the directory state is changed to M and the directory map is changed to '0001'. The value of this directory map is a value obtained as a result of performing an operation of setting the bit corresponding to the cache CM1 that has issued the RM message to “1” and setting the other bits to “0”.

【００５９】送出されたＥＤＲメッセージは相互結合網
１２によって配送され、キャッシュＣＭ１の第１メッセ
ージ受信部２６に取り込まれる。取り込まれたメッセー
ジのヘッダ部は第２一貫性維持制御部４４に供給され、
データ部は第１データ制御部２４に供給されている。The sent EDR message is delivered by the interconnection network 12, and is taken into the first message receiving section 26 of the cache CM1. The header portion of the fetched message is supplied to the second consistency maintenance control unit 44,
The data section is supplied to the first data control section 24.

【００６０】キャッシュＣＭ１の第１一貫性維持制御部
２３は、第１メッセージ受信部２６にＥＤＲメッセージ
が取り込まれたのを検出し、第１データ制御部２４に対
してキャッシュメモリ２５へのＥＤＲメッセージに付加
されていたブロックデータの取り込みを指示する。ま
た、第１一貫性維持制御部２３は、タグメモリ２２の書
き込みを行い、対応するブロックのタグステートを
‘Ｅ’に更新する。The first consistency maintaining control unit 23 of the cache CM 1 detects that the EDR message has been taken into the first message receiving unit 26, and instructs the first data control unit 24 to send the EDR message to the cache memory 25. Instructs to take in the block data added to. Further, the first consistency maintenance control unit 23 performs writing in the tag memory 22 and updates the tag state of the corresponding block to “E”.

【００６１】第１一貫性維持制御部２３はその後、再度
メモリアクセス管理部２１に格納されているメモリアク
セスを評価し、データ一貫性維持のために必要な処理を
行う。Thereafter, the first consistency maintenance control unit 23 evaluates again the memory access stored in the memory access management unit 21 and performs processing necessary for maintaining data consistency.

【００６２】次に、ＲＭメッセージを受け取ったメモリ
ＭＭ２の第２一貫性維持制御部４４が、ディレクトリメ
モリ４３の対応するブロックのディレクトリステートお
よびディレクトリマップを読み出した結果、ディレクト
リステートがＣで、かつディレクトリマップの値がＲＭ
メッセージを発行したキャッシュＣＭｉ（ここではキャ
ッシュＣＭ１である）以外にブロックを保持するキャッ
シュＣＭｉが存在することを表す場合（ここでは、キャ
ッシュＣＭ１がＲＭメッセージを発行しているので、デ
ィレクトリマップが‘００００’または‘０００１’以
外の場合である）、図９に示すシーケンスとなる。Next, the second consistency maintenance control unit 44 of the memory MM2 that has received the RM message reads the directory state and the directory map of the corresponding block of the directory memory 43, and as a result, the directory state is C and the directory state is C. Map value is RM
In a case where it indicates that there is a cache CMi holding a block other than the cache CMi that issued the message (here, the cache CM1) (here, since the cache CM1 has issued the RM message, the directory map is “0000”). 'Or' 0001 ')) is the sequence shown in FIG.

【００６３】第２一貫性維持制御部４４は、まずＳＤＲ
メッセージのヘッダ部を生成し第２メッセージ送信部４
２に供給する。この時生成されるメッセージヘッダの宛
先装置番号は、第２メッセージ受信部４１に格納されて
いるメッセージヘッダ部の要求元装置番号となり（この
場合は‘０００’である）、メッセージ識別子はＳＤＲ
を表す識別子に、アドレスおよび要求元装置番号は第２
メッセージ受信部４１に格納されているメッセージヘッ
ダ部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。また、第２一貫性維持制御部４４
は、第２データ制御部４５に対して、メインメモリ４６
から第２メッセージ受信部４１に格納されているメッセ
ージヘッダ部のアドレスで特定されるブロックの読み出
しを指示する。第２データ制御部４５は読み出したブロ
ックをＳＤＲメッセージのデータ部として第２メッセー
ジ送信部４２に供給する。第２メッセージ送信部４２
は、第２一貫性維持制御部４４から供給されるヘッダ部
と第２データ制御部４５から供給されるデータ部をあわ
せて、相互結合網１２にメッセージを送出する。また、
第２一貫性維持制御部４４は、ディレクトリメモリ４３
の書き込みを行い、ディレクトリステートをＣに、ディ
レクトリマップの値を‘１１０１’に遷移させる。この
ディレクトリマップの値は、ＲＭメッセージを受け取る
直前のディレクトリマップの値に対して、第２メッセー
ジ受信部４１に格納されている要求元装置番号から特定
されるキャッシュＣＭ１に対応するビットを‘１’にす
る操作を行った結果得られる値である。First, the second consistency maintenance control unit 44
Generates a message header and generates a second message transmitting unit 4
Feed to 2. The destination device number of the message header generated at this time is the requesting device number of the message header portion stored in the second message receiving unit 41 (in this case, “000”), and the message identifier is SDR
The identifier and the requesting device number are the second
The address of the message header section stored in the message receiving section 41 and the requesting apparatus number (here, '00
0 '). Also, the second consistency maintenance control unit 44
Is provided to the second data control unit 45 by the main memory 46.
To read a block specified by the address of the message header section stored in the second message receiving section 41. The second data control unit 45 supplies the read block to the second message transmitting unit 42 as a data part of the SDR message. Second message transmitting unit 42
Sends a message to the interconnection network 12 together with the header supplied from the second consistency maintenance controller 44 and the data supplied from the second data controller 45. Also,
The second consistency maintenance control unit 44 stores the directory memory 43
Is written, and the directory state is changed to C and the value of the directory map is changed to '1101'. The value of this directory map is a bit corresponding to the cache CM1 specified by the request source device number stored in the second message receiving unit 41, with respect to the value of the directory map immediately before receiving the RM message, set to “1”. Is a value obtained as a result of performing the operation of

【００６４】送出されたＳＤＲメッセージは相互結合網
１２によって配送され、キャッシュＣＭ１の第１メッセ
ージ受信部２６に取り込まれる。取り込まれたメッセー
ジのヘッダ部は第２一貫性維持制御部４４に供給され、
データ部は第１データ制御部２４に供給されている。The transmitted SDR message is delivered by the interconnection network 12, and is taken into the first message receiving section 26 of the cache CM1. The header portion of the fetched message is supplied to the second consistency maintenance control unit 44,
The data section is supplied to the first data control section 24.

【００６５】キャッシュＣＭ１の第１一貫性維持制御部
２３は、第１メッセージ受信部２６にＳＤＲメッセージ
が取り込まれたのを検出し、第１データ制御部２４に対
してキャッシュメモリ２５へのＳＤＲメッセージに付加
されていたブロックデータの取り込みを指示する。ま
た、第１一貫性維持制御部２３は、タグメモリ２２の書
き込みを行い、対応するブロックのタグステートを
‘Ｓ’に更新する。The first consistency maintaining control unit 23 of the cache CM 1 detects that the SDR message has been taken into the first message receiving unit 26, and instructs the first data control unit 24 to send the SDR message to the cache memory 25. Instructs to take in the block data added to. Further, the first consistency maintenance control unit 23 writes the data in the tag memory 22 and updates the tag state of the corresponding block to 'S'.

【００６６】第１一貫性維持制御部２３はその後、再度
メモリアクセス管理部２１に格納されているメモリアク
セスを評価し、データ一貫性維持のために必要な処理を
行う。Thereafter, the first consistency maintenance control unit 23 evaluates again the memory access stored in the memory access management unit 21 and performs processing necessary for maintaining data consistency.

【００６７】次に、ＲＭメッセージを受け取ったメモリ
ＭＭ２の第２一貫性維持制御部４４が、ディレクトリメ
モリ４３の対応するブロックのディレクトリステートお
よびディレクトリマップを読み出した結果、ディレクト
リステートがＭであった場合、図１０または図１１に示
すシーケンスとなる。この場合、ディレクトリマップに
より、最新のブロックを保持するキャッシュＣＭｉが唯
一定まる。図１０および図１１に示した例では、ディレ
クトリマップの値は‘０１００’であるので、キャッシ
ュＣＭ３が唯一最新のデータを保持していることが確認
できる。Next, when the second state maintenance control unit 44 of the memory MM2 that has received the RM message reads the directory state and the directory map of the corresponding block in the directory memory 43, and the directory state is M, , FIG. 10 or FIG. In this case, only the cache CMi holding the latest block is determined by the directory map. In the examples shown in FIGS. 10 and 11, since the value of the directory map is '0100', it can be confirmed that the cache CM3 holds only the latest data.

【００６８】第２一貫性維持制御部４４は、まずＦＲメ
ッセージのヘッダ部を生成し第２メッセージ送信部４２
に供給する。この時生成されるメッセージヘッダの宛先
装置番号は、最新のブロックを保持するキャッシュＣＭ
３を表す‘０１０’となり、メッセージ識別子はＦＲを
表す識別子に、アドレスおよび要求元装置番号は第２メ
ッセージ受信部４１に格納されているメッセージヘッダ
部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。第２メッセージ送信部４２は、第
２一貫性維持制御部４４から供給されるヘッダ部をメッ
セージとして、相互結合網１２に送出する。また、第２
一貫性維持制御部４４は、ディレクトリメモリ４３の書
き込みを行い、ディレクトリステートをＲＭＰに更新す
るが、ディレクトリマップはそのままとする。The second consistency maintenance control unit 44 first generates a header part of the FR message and generates the header part of the FR message.
To supply. The destination device number of the message header generated at this time is the cache CM holding the latest block.
3, the message identifier is an identifier representing the FR, and the address and the requesting device number are the address of the message header section stored in the second message receiving unit 41 and the requesting device number (here, '00').
0 '). The second message transmission unit 42 sends the header supplied from the second consistency maintenance control unit 44 to the interconnection network 12 as a message. Also, the second
The consistency maintenance control unit 44 writes the directory memory 43 and updates the directory state to RMP, but leaves the directory map unchanged.

【００６９】送出されたＦＲメッセージは相互結合網１
２によって配送され、キャッシュＣＭ３の第１メッセー
ジ受信部２６に取り込まれる。取り込まれたメッセージ
のヘッダ部は第２一貫性維持制御部４４に供給されてい
る。The transmitted FR message is transmitted to the interconnection network 1
2 and received by the first message receiving unit 26 of the cache CM3. The header portion of the fetched message is supplied to the second consistency maintenance control unit 44.

【００７０】キャッシュＣＭ３の第１一貫性維持制御部
２３は、第１メッセージ受信部２６にＦＲメッセージが
取り込まれたのを検出し、第１メッセージ受信部２６に
格納されているヘッダ部のアドレスから、対応するブロ
ックのタグステートをタグメモリ２２から読み出し、そ
の値によりどのような処理をするかを判断する。この
時、タグステートが取り得る値は、‘Ｉ’または‘Ｅ’
または‘Ｄ’であり、‘Ｓ’であることはあり得ない。The first consistency maintenance control unit 23 of the cache CM 3 detects that the FR message has been taken into the first message receiving unit 26, and determines from the address of the header part stored in the first message receiving unit 26. , The tag state of the corresponding block is read from the tag memory 22, and the type of processing is determined based on the read value. At this time, the possible values of the tag state are “I” or “E”.
Or it is 'D' and it cannot be 'S'.

【００７１】タグステートが‘Ｅ’または‘Ｄ’で最新
のブロックが存在した場合、図１０に示すシーケンスと
なる。When the tag state is “E” or “D” and the latest block exists, the sequence shown in FIG. 10 is performed.

【００７２】第１一貫性維持制御部２３は、まずＦＤメ
ッセージのヘッダ部を生成し第１メッセージ送信部２７
に供給する。この時生成されるメッセージヘッダの宛先
装置番号は第１メッセージ受信部２６に格納されている
ヘッダ部のアドレスから特定されるメモリＭＭｉを表す
装置番号となり（ここではアドレスからメモリＭＭ２が
特定され宛先装置番号は‘１０１’となる）、メッセー
ジ識別子はＦＤを表す識別子に、アドレスおよび要求元
装置番号は第２メッセージ受信部４１に格納されている
メッセージヘッダ部のアドレスおよび要求元装置番号
（ここでは‘０００’である）になる。また、第１一貫
性維持制御部２３は、第１データ制御部２４に対してキ
ャッシュメモリ２５から第１メッセージ受信部２６に格
納されているアドレスから特定されるブロックを読み出
すように指示し、読み出されたブロックは第１メッセー
ジ送信部２７にＦＤメッセージのデータ部として供給さ
れる。第１メッセージ送信部２７は、第１一貫性維持制
御部２３から供給されるヘッダ部と第１データ制御部２
４から供給されるデータ部をあわせて、相互結合網１２
にメッセージを送出する。また、第１一貫性維持制御部
２３は、タグメモリ２２の書き込みを行い、対応するブ
ロックのタグステートを‘Ｓ’に更新する。The first consistency maintenance control unit 23 first generates a header part of the FD message, and
To supply. The destination device number of the message header generated at this time is the device number indicating the memory MMi specified from the address of the header part stored in the first message receiving unit 26 (here, the memory MM2 is specified from the address and the destination device is specified). The message identifier is an identifier representing the FD, and the address and the requesting device number are the address of the message header section stored in the second message receiving unit 41 and the requesting device number (here, '101'). 000 '). Further, the first consistency maintenance control unit 23 instructs the first data control unit 24 to read the block specified from the address stored in the first message receiving unit 26 from the cache memory 25, The issued block is supplied to the first message transmitting section 27 as a data section of the FD message. The first message transmission unit 27 includes a header supplied from the first consistency maintenance control unit 23 and the first data control unit 2.
4 together with the data portion supplied from the interconnection network 12
Send a message to Further, the first consistency maintenance control unit 23 writes the data in the tag memory 22 and updates the tag state of the corresponding block to 'S'.

【００７３】送出されたＦＤメッセージは相互結合網１
２によって配送され、メモリＭＭ２の第２メッセージ受
信部４１に取り込まれる。取り込まれたメッセージのヘ
ッダ部は第２一貫性維持制御部４４に供給され、データ
部は第２データ制御部４５に供給される。The transmitted FD message is transmitted to the interconnection network 1
2 and received by the second message receiving unit 41 of the memory MM2. The header part of the fetched message is supplied to the second consistency maintenance control unit 44, and the data part is supplied to the second data control unit 45.

【００７４】メモリＭＭ２の第２一貫性維持制御部４４
は、第２メッセージ受信部４１にＦＤメッセージが取り
込まれたのを検出し、第２メッセージ受信部４１に格納
されたヘッダ部のアドレスから、対応するブロックのデ
ィレクトリステートおよびディレクトリマップをディレ
クトリメモリ４３から読み出す。この時、ディレクトリ
ステートが取り得る値は、方法上‘ＲＭＰ’に限定され
る。The second consistency maintenance control unit 44 of the memory MM2
Detects that the FD message has been captured by the second message receiving unit 41 and, from the address of the header part stored in the second message receiving unit 41, stores the directory state and directory map of the corresponding block from the directory memory 43. read out. At this time, the value that the directory state can take is limited to 'RMP' in terms of method.

【００７５】第２一貫性維持制御部４４は、まずＳＤＲ
メッセージのヘッダ部を生成し第２メッセージ送信部４
２に供給する。この時生成されるメッセージヘッダの宛
先装置番号は、第２メッセージ受信部４１に格納されて
いるメッセージヘッダ部の要求元装置番号となり（この
場合は‘０００’である）、メッセージ識別子はＳＤＲ
を表す識別子に、アドレスおよび要求元装置番号は第２
メッセージ受信部４１に格納されているメッセージヘッ
ダ部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。また、第２一貫性維持制御部４４
は、第２データ制御部４５に対して、ＦＤメッセージに
付加されていたブロックをメインメモリ４６の対応する
ブロックへ書き込ませる。第２データ制御部４５はメイ
ンメモリ４６への書き込みを行うと同時に、ＦＤメッセ
ージに付加されていたブロックをＳＤＲメッセージのデ
ータ部として第２メッセージ送信部４２にも供給する。
第２メッセージ送信部４２は、第２一貫性維持制御部４
４から供給されるヘッダ部と第２データ制御部４５から
供給されるデータ部をあわせて、相互結合網１２にメッ
セージを送出する。また、第２一貫性維持制御部４４
は、ディレクトリメモリ４３の書き込みを行い、ディレ
クトリステートをＣに、ディレクトリマップの値を‘１
１０１’に遷移させる。このディレクトリマップの値
は、ＦＤメッセージを受け取る直前のディレクトリマッ
プの値に対して、第２メッセージ受信部４１に格納され
ている要求元装置番号から特定されるキャッシュＣＭ１
に対応するビットを‘１’にする操作を行った結果得ら
れる値である。First, the second consistency maintenance control unit 44
Generates a message header and generates a second message transmitting unit 4
Feed to 2. The destination device number of the message header generated at this time is the requesting device number of the message header portion stored in the second message receiving unit 41 (in this case, “000”), and the message identifier is SDR
The identifier and the requesting device number are the second
The address of the message header section stored in the message receiving section 41 and the requesting apparatus number (here, '00
0 '). Also, the second consistency maintenance control unit 44
Causes the second data control unit 45 to write the block added to the FD message to the corresponding block in the main memory 46. The second data control unit 45 writes the data in the main memory 46 and, at the same time, supplies the block added to the FD message to the second message transmission unit 42 as a data portion of the SDR message.
The second message transmitting unit 42 includes the second consistency maintenance control unit 4
4 together with the data section supplied from the second data control section 45, and sends a message to the interconnection network 12. Also, the second consistency maintenance control unit 44
Writes the directory memory 43, sets the directory state to C, and sets the value of the directory map to '1'.
Transition to 101 '. The value of this directory map is different from the value of the directory map immediately before receiving the FD message by the cache CM1 specified from the request source device number stored in the second message receiving unit 41.
Is a value obtained as a result of performing an operation of setting the bit corresponding to “1” to “1”.

【００７６】送出されたＳＤＲメッセージは相互結合網
１２によって配送され、キャッシュＣＭ１の第１メッセ
ージ受信部２６に取り込まれる。取り込まれたメッセー
ジのヘッダ部は第１一貫性維持制御部２３に供給され、
データ部は第１データ制御部２４に供給される。The sent SDR message is delivered by the interconnection network 12, and is taken into the first message receiving section 26 of the cache CM1. The header portion of the fetched message is supplied to the first consistency maintenance control unit 23,
The data part is supplied to the first data control part 24.

【００７７】キャッシュＣＭ１の第１一貫性維持制御部
２３が、第１メッセージ受信部２６にＳＤＲメッセージ
が取り込まれたのを検出した場合の動作は、図９に示す
シーケンスでキャッシュＣＭ１がＳＤＲメッセージを受
け取った場合と同一である。When the first consistency maintenance control unit 23 of the cache CM 1 detects that the SDR message has been taken into the first message receiving unit 26, the cache CM 1 transmits the SDR message in the sequence shown in FIG. Same as received.

【００７８】次に、ＦＲメッセージを受け取ったキャッ
シュＣＭ３の第１一貫性維持制御部２３が、タグメモリ
２２の対応するブロックのタグステートを読み出した結
果、タグステートが‘Ｉ’であった場合、図１１に示す
シーケンスとなる。Next, when the first coherence maintaining control unit 23 of the cache CM 3 that has received the FR message reads the tag state of the corresponding block in the tag memory 22 and finds that the tag state is “I”, The sequence is as shown in FIG.

【００７９】第１一貫性維持制御部２３は、まずＡＣＫ
メッセージのヘッダ部を生成し第１メッセージ送信部２
７に供給する。この時生成されるメッセージヘッダの宛
先装置番号は第１メッセージ受信部２６に格納されてい
るヘッダ部のアドレスから特定されるメモリＭＭｉを表
す装置番号となり（ここではアドレスからメモリＭＭ２
が特定される宛先装置番号は‘１０１’となる）、メッ
セージ識別子はＡＣＫを表す識別子に、アドレスおよび
要求元装置番号は第２メッセージ受信部４１に格納され
ているメッセージヘッダ部のアドレスおよび要求元装置
番号（ここでは‘０００’である）になる。第１メッセ
ージ送信部２７は、第１一貫性維持制御部２３から供給
されるヘッダ部をメッセージとして相互結合網１２に送
出する。The first consistency maintenance control unit 23 first sets ACK
Generates a header part of a message and generates a first message transmission part 2
7 The destination device number of the message header generated at this time is a device number indicating the memory MMi specified from the address of the header portion stored in the first message receiving unit 26 (here, the address is used as the memory MM2).
Is specified as “101”), the message identifier is an identifier indicating ACK, the address and the requesting device number are the address of the message header stored in the second message receiving unit 41 and the requesting device number. This is the device number (here, '000'). The first message transmitter 27 sends the header supplied from the first consistency maintenance controller 23 to the interconnection network 12 as a message.

【００８０】送出されたＡＣＫメッセージは相互結合網
１２によって配送され、メモリＭＭ２の第２メッセージ
受信部４１に取り込まれる。取り込まれたメッセージの
ヘッダ部は第２一貫性維持制御部４４に供給される。The transmitted ACK message is delivered by the interconnection network 12 and is taken into the second message receiving unit 41 of the memory MM2. The header portion of the fetched message is supplied to the second consistency maintenance control unit 44.

【００８１】メモリＭＭ２の第２一貫性維持制御部４４
は、第２メッセージ受信部４１にＡＣＫメッセージが取
り込まれたのを検出し、第２メッセージ受信部４１に格
納されたヘッダ部のアドレスから、対応するブロックの
ディレクトリステートおよびディレクトリマップをディ
レクトリメモリ４３から読み出す。この時、ディレクト
リステートが取り得る値は、方法上‘ＷＳＰ’と‘ＲＭ
Ｐ’に限定されるが、ここでは図１１に示すシーケンス
でディレクトリステートが‘ＲＭＰ’の場合を記す。The second consistency maintenance control unit 44 of the memory MM2
Detects that the ACK message has been taken into the second message receiving unit 41, and, based on the address of the header part stored in the second message receiving unit 41, stores the directory state and directory map of the corresponding block from the directory memory 43. read out. At this time, the possible values of the directory state are 'WSP' and 'RM' according to the method.
Although it is limited to P ', the case where the directory state is'RMP' in the sequence shown in FIG. 11 is described here.

【００８２】第２一貫性維持制御部４４は、まずＥＤＲ
メッセージのヘッダ部を生成し第２メッセージ送信部４
２に供給する。この時生成されるメッセージヘッダの宛
先装置番号は、第２メッセージ受信部４１に格納されて
いるメッセージヘッダ部の要求元装置番号となり（この
場合は‘０００’である）、メッセージ識別子はＥＤＲ
を表す識別子に、アドレスおよび要求元装置番号は第２
メッセージ受信部４１に格納されているメッセージヘッ
ダ部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。また、第２一貫性維持制御部４４
は、第２データ制御部４５に対して、メインメモリ４６
から第２メッセージ受信部４１に格納されているメッセ
ージヘッダ部のアドレスで特定されるブロックの読み出
しを指示する。第２データ制御部４５は読み出したブロ
ックをＥＤＲメッセージのデータ部として第２メッセー
ジ送信部４２に供給する。第２メッセージ送信部４２
は、第２一貫性維持制御部４４から供給されるヘッダ部
と第２データ制御部４５から供給されるデータ部をあわ
せて、相互結合網１２にメッセージを送出する。また、
第２一貫性維持制御部４４は、ディレクトリメモリ４３
の書き込みを行い、ディレクトリステートをＭに、また
ディレクトリマップを‘０００１’に遷移させる。この
ディレクトリマップの値は、第２メッセージ受信部４１
に格納されているメッセージヘッダ部の要求元装置番号
で特定されるキャッシュＣＭｉ（ここではキャッシュＣ
Ｍ１である）に対応するビットを‘１’とし、他のビッ
トを‘０’とする操作を行った結果得られる値である。First, the second consistency maintenance control unit 44
Generates a message header and generates a second message transmitting unit 4
Feed to 2. The destination device number of the message header generated at this time is the request source device number of the message header portion stored in the second message receiving unit 41 (in this case, it is “000”), and the message identifier is EDR.
The identifier and the requesting device number are the second
The address of the message header section stored in the message receiving section 41 and the requesting apparatus number (here, '00
0 '). Also, the second consistency maintenance control unit 44
Is provided to the second data control unit 45 by the main memory 46.
To read a block specified by the address of the message header section stored in the second message receiving section 41. The second data control unit 45 supplies the read block to the second message transmitting unit 42 as a data portion of the EDR message. Second message transmitting unit 42
Sends a message to the interconnection network 12 together with the header supplied from the second consistency maintenance controller 44 and the data supplied from the second data controller 45. Also,
The second consistency maintenance control unit 44 stores the directory memory 43
Is written, and the directory state is changed to M and the directory map is changed to '0001'. The value of this directory map is stored in the second message receiving unit 41
CMi (in this case, the cache Ci) specified by the request source device number in the message header portion stored in the
M1) is a value obtained as a result of performing an operation of setting a bit corresponding to “1” and setting other bits to “0”.

【００８３】送出されたＥＤＲメッセージは相互結合網
１２によって配送され、キャッシュＣＭ１の第１メッセ
ージ受信部２６に取り込まれる。取り込まれたメッセー
ジのヘッダ部は第２一貫性維持制御部４４に供給され、
データ部は第１データ制御部２４に供給されている。The sent EDR message is delivered by the interconnection network 12, and is taken into the first message receiving section 26 of the cache CM1. The header portion of the fetched message is supplied to the second consistency maintenance control unit 44,
The data section is supplied to the first data control section 24.

【００８４】キャッシュＣＭ１の第１一貫性維持制御部
２３が、第１メッセージ受信部２６にＥＤＲメッセージ
が取り込まれたのを検出した場合の動作は、図８に示す
シーケンスでキャッシュＣＭ１がＥＤＲメッセージを受
け取った場合と同一である。When the first consistency maintenance control unit 23 of the cache CM 1 detects that the EDR message has been taken into the first message receiving unit 26, the cache CM 1 transmits the EDR message in the sequence shown in FIG. Same as received.

【００８５】次に、ＲＭメッセージを受け取ったメモリ
ＭＭ２の第２一貫性維持制御部４４が、ディレクトリメ
モリ４３の対応するブロックのディレクトリステートお
よびディレクトリマップを読み出した結果、ディレクト
リステートが‘ＲＭＰ’または‘ＷＳＰ’であった場
合、図１２に示すシーケンスとなる。Next, the second consistency maintenance control unit 44 of the memory MM2 that has received the RM message reads the directory state and the directory map of the corresponding block in the directory memory 43, and as a result, the directory state becomes “RMP” or “RMP”. If it is WSP ', the sequence is as shown in FIG.

【００８６】第２一貫性維持制御部４４は、まずＮＣＲ
メッセージのヘッダ部を生成し第２メッセージ送信部４
２に供給する。この時生成されるメッセージヘッダの宛
先装置番号は、第２メッセージ受信部４１に格納されて
いるメッセージヘッダ部の要求元装置番号となり（この
場合は‘０００’である）、メッセージ識別子はＮＣＲ
を表す識別子に、アドレスおよび要求元装置番号は第２
メッセージ受信部４１に供給されているメッセージヘッ
ダ部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。第２メッセージ送信部４２は、第
２一貫性維持制御部４４から供給されるヘッダ部をメッ
セージとして相互結合網１２に送出する。First, the second consistency maintenance control unit 44
Generates a message header and generates a second message transmitting unit 4
Feed to 2. The destination device number of the message header generated at this time is the requesting device number of the message header part stored in the second message receiving unit 41 (in this case, it is '000'), and the message identifier is NCR
The identifier and the requesting device number are the second
The address of the message header portion and the device number of the request source supplied to the message receiving portion 41 (here, '00
0 '). The second message transmission unit 42 sends the header supplied from the second consistency maintenance control unit 44 to the interconnection network 12 as a message.

【００８７】送出されたＮＣＲメッセージは相互結合網
１２によって配送され、キャッシュＣＭ１の第１メッセ
ージ受信部２６に取り込まれる。取り込まれたメッセー
ジのヘッダ部は第１一貫性維持制御部２３に供給され
る。The transmitted NCR message is delivered by the interconnection network 12, and is taken into the first message receiving section 26 of the cache CM1. The header portion of the fetched message is supplied to the first consistency maintenance control unit 23.

【００８８】キャッシュＣＭ１の第１一貫性維持制御部
２３は、第１メッセージ受信部２６にＮＣＲメッセージ
が取り込まれたのを検出し、再度メモリアクセス管理部
２１に格納されているメモリアクセスを評価し、データ
一貫性維持のために必要な処理を行う。The first consistency maintenance control unit 23 of the cache CM 1 detects that the first message receiving unit 26 has received the NCR message, and evaluates the memory access stored in the memory access management unit 21 again. Perform necessary processing to maintain data consistency.

【００８９】以上が、キャッシュミスの場合のデータ一
貫性維持のための動作である。The above is the operation for maintaining data consistency in the case of a cache miss.

【００９０】次に、メモリアクセス管理部２１にメモリ
アクセスが取り込まれたのを検知し、メモリアクセス管
理部２１に格納されているアクセスから、対応するブロ
ックのタグステートをタグメモリ２２から読み出した結
果、メモリアクセス管理部２１に取り込まれたメモリア
クセスが読み出しで、タグステートが‘Ｓ’または
‘Ｅ’または‘Ｄ’であった場合（リードヒットの場
合）の動作を説明する。Next, the memory access management unit 21 detects that the memory access has been fetched, and reads the tag state of the corresponding block from the tag memory 22 from the access stored in the memory access management unit 21. The operation when the memory access fetched by the memory access management unit 21 is read and the tag state is 'S', 'E', or 'D' (in the case of a read hit) will be described.

【００９１】第１一貫性維持制御部２３は、第１データ
制御部２４に対してキャッシュメモリ２５からメモリア
クセス管理部２１に格納されているアドレスで特定され
るデータを読み出せる。読み出されたデータはメモリア
クセス管理部２１に供給され、取り込まれる。メモリア
クセス管理部２１に取り込まれたデータはプロセッサＰ
Ｒ１に供給される。また、第１一貫性維持制御部２３は
プロセッサＰＲ１に対してメモリアクセスの完了応答を
行い、プロセッサＰＲ１にメモリアクセス管理部２１が
供給するデータの取り込みを行わせ、読み出しアクセス
を完了させる。The first consistency maintenance control unit 23 can read the data specified by the address stored in the memory access management unit 21 from the cache memory 25 to the first data control unit 24. The read data is supplied to the memory access management unit 21 and captured. The data taken into the memory access management unit 21 is the processor P
Supplied to R1. Further, the first consistency maintenance control unit 23 sends a completion response of the memory access to the processor PR1, causes the processor PR1 to take in the data supplied by the memory access management unit 21, and completes the read access.

【００９２】次に、メモリアクセス管理部２１にメモリ
アクセスが取り込まれたのを検知し、メモリアクセス管
理部２１に格納されているアドレスから、対応するブロ
ックのタグステートをタグメモリ２２から読み出した結
果、メモリアクセス管理部２１に取り込まれたメモリア
クセスが書き込みで、タグステートが‘Ｅ’または
‘Ｄ’であった場合の動作を説明する（ライトヒットの
場合）。Next, the memory access management unit 21 detects that the memory access has been fetched, and the tag state of the corresponding block is read from the tag memory 22 from the address stored in the memory access management unit 21. The operation when the memory access fetched by the memory access management unit 21 is writing and the tag state is “E” or “D” (in the case of a write hit) will be described.

【００９３】第１一貫性維持制御部２３は、第１データ
制御部２３に、キャッシュメモリ２５のメモリアクセス
管理部２１が出力するアドレスから特定されるデータ
を、メモリアクセス管理部２１が供給するデータに書き
換えさせる。また、第１一貫性維持制御部２３は、タグ
メモリ２２の書き込みを行い、タグステートを‘Ｄ’に
更新する。また、第１一貫性維持制御部２３はプロセッ
サＰＲ１に対してメモリアクセスの完了応答を行い、書
き込みアクセスを完了させる。The first consistency maintenance control unit 23 sends the data specified by the address output from the memory access management unit 21 of the cache memory 25 to the first data control unit 23 as the data supplied by the memory access management unit 21. To be rewritten. Further, the first consistency maintenance control unit 23 writes the data in the tag memory 22 and updates the tag state to “D”. Further, the first consistency maintaining control unit 23 sends a memory access completion response to the processor PR1 to complete the write access.

【００９４】次に、メモリアクセス管理部２１にメモリ
アクセスが取り込まれたのを検知し、メモリアクセス管
理部２１に格納されているアドレスから、対応するブロ
ックのタグステートをタグメモリ２２から読み出した結
果、メモリアドレス管理部２１に取り込まれたメモリア
クセスが書き込みで、タグステートが‘Ｓ’であった場
合の動作を説明する（ライトシェアードの場合）。Next, the memory access management unit 21 detects that the memory access has been fetched, and reads the tag state of the corresponding block from the tag memory 22 from the address stored in the memory access management unit 21. The operation when the memory access fetched by the memory address management unit 21 is a write and the tag state is 'S' will be described (in the case of write shared).

【００９５】第１一貫性維持制御部２３は、まずＷＳメ
ッセージのヘッダ部を生成し第１メッセージ送信部２７
に供給する。この時生成されるメッセージヘッダの宛先
装置番号はメモリＭＭ２を表す‘１０１’となり、メッ
セージ識別子はＷＳを表す識別子に、アドレスはメモリ
アクセス管理部２１に格納されているアドレスに、要求
元装置番号は当該キャッシュＣＭ１の装置番号を表す
‘０００’になる。また、第１一貫性維持制御部２３
は、第１データ制御部２４に、キャッシュメモリ２５の
メモリアクセス管理部２１が出力するアドレスから特定
されるデータを、メモリアクセス管理部２１が供給する
データに書き換えさせる。この時、第１データ制御部２
４はメモリアクセス管理部２１が供給するデータをキャ
ッシュメモリ２５に書き込むと同時に、第１メッセージ
送信部２７にも供給する。第１メッセージ送信部２７
は、第１一貫性維持制御部２３から供給されるヘッダ部
と第１データ制御部２４から供給されるデータ部を合わ
せて、相互結合網１２にメッセージを送出する。The first consistency maintenance control unit 23 first generates a header portion of the WS message, and generates the header portion of the WS message.
To supply. The destination device number of the message header generated at this time is “101” representing the memory MM2, the message identifier is an identifier representing WS, the address is an address stored in the memory access management unit 21, and the request source device number is It becomes “000” indicating the device number of the cache CM1. Also, the first consistency maintenance control unit 23
Causes the first data control unit 24 to rewrite data specified from the address output by the memory access management unit 21 of the cache memory 25 to data supplied by the memory access management unit 21. At this time, the first data control unit 2
4 writes the data supplied by the memory access management unit 21 to the cache memory 25 and simultaneously supplies the data to the first message transmission unit 27. First message transmission unit 27
Sends a message to the interconnection network 12 by combining the header supplied from the first consistency maintenance controller 23 and the data supplied from the first data controller 24.

【００９６】送出されたＷＳメッセージは相互結合網１
２によって配送され、メモリＭＭ２の第２メッセージ受
信部４１に取り込まれる。取り込まれたメッセージのヘ
ッダ部は第２一貫性維持制御部４４に供給され、データ
部は第２データ制御部４５に供給される。The transmitted WS message is transmitted to the interconnection network 1
2 and received by the second message receiving unit 41 of the memory MM2. The header part of the fetched message is supplied to the second consistency maintenance control unit 44, and the data part is supplied to the second data control unit 45.

【００９７】メモリＭＭ２の第２一貫性維持制御部４４
は、第２メッセージ受信部４１にＷＳメッセージが取り
込まれたのを検出し、第２メッセージ受信部４１に格納
されたヘッダ部のアドレスから、対応するブロックのデ
ィレクトリステートおよびディレクトリマップをディレ
クトリメモリ４３から読み出す。この時、ディレクトリ
ステートが取り得る値は、方法上‘Ｃ’または‘ＷＳ
Ｐ’に限定される。また、ディレクトリステートがＣの
場合は、ＷＳメッセージを発行したキャッシュＣＭ１に
対応するディレクトリマップのビットは必ず‘１’であ
る。The second consistency maintenance control unit 44 of the memory MM2
Detects that the WS message has been taken into the second message receiving unit 41, and from the address of the header part stored in the second message receiving unit 41, stores the directory state and directory map of the corresponding block from the directory memory 43. read out. At this time, the possible values of the directory state are “C” or “WS”
Limited to P '. When the directory state is C, the bit of the directory map corresponding to the cache CM1 that has issued the WS message is always "1".

【００９８】ディレクトリステートが‘Ｃ’で、かつデ
ィレクトリマップの値がＷＳメッセージを発行したキャ
ッシュＣＭｉ以外にブロックを保持するキャッシュＣＭ
ｉが存在しないことを表す場合（ここでは、キャッシュ
ＣＭ１がＷＳメッセージを発行しているので、ディレク
トリマップが‘０００１’の場合である）図１３に示す
シーケンスとなる。A cache CM that holds a block other than the cache CMi that has issued the WS message and whose directory state is “C” and the value of the directory map is “C”.
The sequence shown in FIG. 13 indicates that i does not exist (in this case, since the cache CM1 has issued the WS message, the directory map is “0001”).

【００９９】第２一貫性維持制御部４４は、まずＣＲメ
ッセージのヘッダ部を生成し第２メッセージ送信部４２
に供給する。この時生成されるメッセージヘッダの宛先
装置番号は、第２メッセージ受信部４１に格納されてい
るメッセージヘッダ部の要求元装置番号となり（この場
合は‘０００’である）、メッセージ識別子はＣＲを表
す識別子に、アドレスおよび要求元装置番号は第２メッ
セージ受信部４１に格納されているメッセージヘッダ部
のアドレスおよび要求元装置番号（ここでは‘０００’
である）となる。第２メッセージ送信部４２は、第２一
貫性維持制御部４４から供給されるヘッダ部をメッセー
ジとして相互結合網１２に送出する。また、第２一貫性
維持制御部４４は、第２データ制御部４５に、メインメ
モリ４６の第２メッセージ受信部４１が出力するアドレ
スから特定されるデータを、第２メッセージ受信部４１
が供給するデータに書き換えさせる。The second consistency maintenance control unit 44 first generates a header part of the CR message, and generates the header part of the CR message.
To supply. The destination device number of the message header generated at this time is the request source device number of the message header portion stored in the second message receiving unit 41 (in this case, it is '000'), and the message identifier indicates CR. In the identifier, the address and the requesting device number are the address of the message header portion stored in the second message receiving unit 41 and the requesting device number (here, '000').
). The second message transmission unit 42 sends the header supplied from the second consistency maintenance control unit 44 to the interconnection network 12 as a message. Further, the second consistency maintenance control unit 44 sends the data specified from the address output from the second message receiving unit 41 of the main memory 46 to the second data receiving unit 41,
Is rewritten to the data supplied by.

【０１００】送出されたＣＲメッセージは相互結合網１
２によって配送され、キャッシュＣＭ１の第１メッセー
ジ受信部２６に取り込まれる。取り込まれたメッセージ
のヘッダ部は第１一貫性維持制御部２３に供給される。The sent CR message is transmitted to the interconnection network 1
2 and received by the first message receiving unit 26 of the cache CM1. The header portion of the fetched message is supplied to the first consistency maintenance control unit 23.

【０１０１】キャッシュＣＭ１の第１一貫性維持制御部
２３は、第１メッセージ受信部２６にＣＲメッセージが
取り込まれたのを検出し、プロセッサＰＲ１に対してメ
モリアクセスの完了応答を行い、書き込みアクセスを完
了させる。The first consistency maintaining control unit 23 of the cache CM1 detects that the CR message has been taken into the first message receiving unit 26, sends a memory access completion response to the processor PR1, and executes the write access. Let it complete.

【０１０２】次に、ＷＳメッセージを受け取ったメモリ
ＭＭ２の第２一貫性維持制御部４４が、ディレクトリメ
モリ４３の対応するブロックのディレクトリステートお
よびディレクトリマップを読み出した結果、ディレクト
リステートがＣであり、かつディレクトリマップの値が
ＷＳメッセージを発行したキャッシュＣＭｉ以外にブロ
ックを保持するキャッシュのＣＭｉが存在することを表
す場合（ここでは、キャッシュＣＭ１がＷＳメッセージ
を発行しているので、ディレクトリマップの値が‘００
０１’以外の場合である）図１４に示すシーケンスとな
る。以降では、また図１４に示した例では、ＷＳメッセ
ージを受け取ったときのディレクトリマップの値が例え
ば‘１１０１’であった場合を説明する。Next, the second consistency maintenance control unit 44 of the memory MM2 that has received the WS message reads the directory state and directory map of the corresponding block in the directory memory 43, and as a result, the directory state is C, and When the value of the directory map indicates that there is a cache CMi holding a block other than the cache CMi that has issued the WS message (here, since the cache CM1 has issued the WS message, the value of the directory map is' 00
This is the sequence shown in FIG. 14. Hereinafter, in the example shown in FIG. 14, a case where the value of the directory map when the WS message is received is, for example, '1101' will be described.

【０１０３】第２一貫性維持制御部４４はまず、キャッ
シュＣＭ１が最新のブロックを保持しておりかつＷＳメ
ッセージを発行したキャッシュＣＭｉではないかどうか
を検査する。この時、キャッシュＣＭ１は、第２メッセ
ージ受信部４１に格納された要求元装置番号よりＷＳメ
ッセージを発行したキャッシュＣＭｉであるのでこの場
合は何も行わない。The second consistency maintenance control unit 44 first checks whether the cache CM1 holds the latest block and is not the cache CMi that issued the WS message. At this time, since the cache CM1 is the cache CMi that has issued the WS message from the request source device number stored in the second message receiving unit 41, nothing is performed in this case.

【０１０４】次に、第２一貫性維持制御部４４は、キャ
ッシュＣＭ２が最新のブロックを保持しておりかつＷＳ
メッセージを発行したキャッシュＣＭｉではないかどう
かを検査する。この時、ディレクトリマップの値‘１１
０１’より、キャッシュＣＭ２は最新のデータを保持し
ていないのでこの場合も何も行わない。Next, the second consistency maintenance control unit 44 determines whether the cache CM2 holds the latest block and the WS
It is checked whether it is the cache CMi that issued the message. At this time, the value of the directory map '11
Since 01 ', the cache CM2 does not hold the latest data, and therefore does nothing.

【０１０５】次に、第２一貫性維持制御部４４は、キャ
ッシュＣＭ３が最新のブロックを保持しておりかつＷＳ
メッセージを発行したキャッシュＣＭｉではないかどう
かを検査する。この時、キャッシュＣＭ３は最新のブロ
ックを保持しておりまたＷＳメッセージを発行したキャ
ッシュＣＭｉではないので、次のような処理をする。第
２一貫性維持制御部４４は、ＩＶメッセージのヘッダ部
を生成し第２メッセージ送信部４２に供給する。この時
生成されるメッセージヘッダの宛先装置番号は、キャッ
シュＣＭ３を表す‘０１０’となり、メッセージ識別子
はＩＶを表す識別子に、アドレスおよび要求元装置番号
は第２メッセージ受信部４１に格納されているメッセー
ジヘッダ部のアドレスおよび要求元装置番号（ここでは
‘０００’である）となる。第２メッセージ送信部４２
は、第２一貫性維持制御部４４から供給されるヘッダ部
をメッセージとして、相互結合網１２に送出する。Next, the second consistency maintenance control unit 44 determines whether the cache CM3 holds the latest block and the WS
It is checked whether it is the cache CMi that issued the message. At this time, since the cache CM3 holds the latest block and is not the cache CMi that has issued the WS message, the following processing is performed. The second consistency maintenance control unit 44 generates a header part of the IV message and supplies it to the second message transmission unit 42. The destination device number of the message header generated at this time is “010” indicating the cache CM3, the message identifier is an identifier indicating the IV, and the address and the requesting device number are the message stored in the second message receiving unit 41. The address of the header portion and the requesting device number (here, '000') are used. Second message transmitting unit 42
Sends the header section supplied from the second consistency maintenance control section 44 to the interconnection network 12 as a message.

【０１０６】次に、第２一貫性維持制御部４４は、キャ
ッシュＣＭ４が最新のブロックを保持しておりかつＷＳ
メッセージを発行したキャッシュＣＭｉではないかどう
かを検査する。この時、キャッシュＣＭ４は最新のブロ
ックを保持しておりまたＷＳメッセージを発行したキャ
ッシュＣＭｉではないので、前記したキャッシュＣＭ３
の場合と同じくＩＶメッセージのヘッダ部を生成する。
ただし、宛先装置番号はキャッシュＣＭ４を表す‘０１
１’となる。Next, the second consistency maintenance control unit 44 determines whether the cache CM4 holds the latest block and the WS
It is checked whether it is the cache CMi that issued the message. At this time, the cache CM4 holds the latest block and is not the cache CMi that has issued the WS message.
As in the case of (1), the header part of the IV message is generated.
However, the destination device number is “01” indicating the cache CM4.
1 '.

【０１０７】最後に、第２一貫性維持制御部４４は、第
２データ制御部４５に、メインメモリ４６の第２メッセ
ージ受信部４１が出力するアドレスから特定されるデー
タを、第２メッセージ受信部４１が供給するデータに書
き換えさせる。また、第２一貫性維持制御部４４は、デ
ィレクトリメモリ４３の書き込みを行い、ディレクトリ
ステートを‘ＷＳＰ’に、またディレクトリマップを
‘００１０’に遷移させる。このディレクトリマップの
値は、送信したＩＶメッセージの数を表すものである。Finally, the second consistency maintenance control unit 44 sends the data specified from the address output from the second message receiving unit 41 of the main memory 46 to the second data receiving unit 41 is rewritten to the data supplied. Further, the second consistency maintenance control unit 44 writes the directory memory 43, and changes the directory state to “WSP” and the directory map to “0010”. The value of this directory map represents the number of transmitted IV messages.

【０１０８】送出された２つのＩＶメッセージは相互結
合網１２によって配送され、それぞれキャッシュＣＭ３
およびキャッシュＣＭ４の第１メッセージ受信部２６に
取り込まれる。取り込まれたメッセージのヘッダ部は第
２一貫性維持制御部４４に供給され、データ部は第１デ
ータ制御部２４に供給されている。The two transmitted IV messages are delivered by the interconnection network 12, and each of the cache messages CM3
Then, it is taken into the first message receiving unit 26 of the cache CM4. The header part of the fetched message is supplied to the second consistency maintenance control unit 44, and the data part is supplied to the first data control unit 24.

【０１０９】キャッシュＣＭ３の第１一貫性維持制御部
２３は、第１メッセージ受信部２６にＩＶメッセージが
取り込まれたのを検出し、第１メッセージ受信部２６に
格納されているヘッダ部のアドレスから、対応するブロ
ックのタグステートをタグメモリ２２から読み出し、そ
の値によりどのような処理をするかを判断する。この
時、タグステートが取り得る値は、‘Ｉ’または‘Ｓ’
に限定される。The first coherence maintaining control unit 23 of the cache CM 3 detects that the IV message has been taken into the first message receiving unit 26, and determines from the address of the header part stored in the first message receiving unit 26. , The tag state of the corresponding block is read from the tag memory 22, and the type of processing is determined based on the read value. At this time, the possible values of the tag state are 'I' or 'S'.
Is limited to

【０１１０】タグステートが‘Ｉ’であった場合、第１
一貫性維持制御部２３は、まずＡＣＫメッセージのヘッ
ダ部を生成し第１メッセージ送信部２７に供給する。こ
の時生成されるメッセージヘッダの宛先装置番号は第１
メッセージ受信部２６に格納されているヘッダ部のアド
レスから特定されるメモリＭＭｉを表す装置番号となり
（ここではアドレスからメモリＭＭ２が特定され宛先装
置番号は‘１０１’となる）、メッセージ識別子はＡＣ
Ｋを表す識別子に、アドレスおよび要求元装置番号は第
２メッセージ受信部４１に格納されているメッセージヘ
ッダ部のアドレスおよび要求元装置番号（ここでは‘０
００’である）になる。第１メッセージ送信部２７は、
第１一貫性維持制御部２３から供給されるヘッダ部をメ
ッセージとして相互結合網１２に送出する。If the tag state is “I”, the first
First, the consistency maintaining control unit 23 generates a header part of the ACK message and supplies it to the first message transmitting unit 27. The destination device number of the message header generated at this time is the first
The device number indicates the memory MMi specified from the address of the header portion stored in the message receiving unit 26 (here, the memory MM2 is specified from the address and the destination device number is “101”), and the message identifier is AC.
In the identifier representing K, the address and the requesting device number are the address of the message header section stored in the second message receiving unit 41 and the requesting device number (here, '0').
00 '). The first message transmitting unit 27
The header section supplied from the first consistency maintenance control section 23 is sent to the interconnection network 12 as a message.

【０１１１】また、タグステートが‘Ｓ’であった場
合、第１一貫性維持制御部２３は、まずＡＣＫメッセー
ジのヘッダ部を生成し第１メッセージ送信部２７に供給
する。この時生成されるメッセージヘッダの宛先装置番
号は第１メッセージ受信部２６に格納されているヘッダ
部のアドレスから特定されるメモリＭＭｉを表す装置番
号となり（ここではアドレスからメモリＭＭ２が特定さ
れ宛先装置番号は‘１０１’となる）、メッセージ識別
子はＡＣＫを表す識別子に、アドレスおよび要求元装置
番号は第２メッセージ受信部４１に格納されているメッ
セージヘッダ部のアドレスおよび要求元装置番号（ここ
では‘０００’である）になる。第１メッセージ送信部
２７は、第１一貫性維持制御部２３から供給されるヘッ
ダ部をメッセージとして相互結合網１２に送出する。ま
た、第１一貫性維持制御部２３は、タグメモリ２２の書
き込みを行い、対応するブロックのタグステートを
‘Ｉ’に更新する。When the tag state is “S”, the first consistency maintenance control unit 23 first generates a header part of the ACK message and supplies it to the first message transmission unit 27. The destination device number of the message header generated at this time is the device number indicating the memory MMi specified from the address of the header part stored in the first message receiving unit 26 (here, the memory MM2 is specified from the address and the destination device is specified). The number is' 101 ', the message identifier is an identifier indicating ACK, the address and the requesting device number are the address of the message header section stored in the second message receiving unit 41 and the requesting device number (here,' 000 '). The first message transmitter 27 sends the header supplied from the first consistency maintenance controller 23 to the interconnection network 12 as a message. Further, the first consistency maintenance control unit 23 writes the data in the tag memory 22 and updates the tag state of the corresponding block to “I”.

【０１１２】送出されたＡＣＫメッセージは相互結合網
１２によって配送され、メモリＭＭ２の第２メッセージ
受信部４１に取り込まれる。取り込まれたメッセージの
ヘッダ部は第２一貫性維持制御部４４に供給される。The transmitted ACK message is delivered by the interconnection network 12, and is taken into the second message receiving section 41 of the memory MM2. The header portion of the fetched message is supplied to the second consistency maintenance control unit 44.

【０１１３】メモリＭＭ２の第２一貫性維持制御部４４
は、第２メッセージ受信部４１にＡＣＫメッセージが取
り込まれたのを検出し、第２メッセージ受信部４１に格
納されたヘッダ部のアドレスから、対応するブロックの
ディレクトリステートおよびディレクトリマップをディ
レクトリメモリ４３から読み出す。この時、ディレクト
リステートが取り得る値は、方法上‘ＷＳＰ’と‘ＲＭ
Ｐ’に限定されるが、ここでは図１４に示すシーケンス
でディレクトリステートが‘ＷＳＰ’の場合を記す。ま
た、この時、ディレクトリマップの値が‘０００１’で
あるかそうでないかにより異なる処理をする。The second consistency maintenance control unit 44 of the memory MM2
Detects that the ACK message has been taken into the second message receiving unit 41, and, based on the address of the header part stored in the second message receiving unit 41, stores the directory state and directory map of the corresponding block from the directory memory 43. read out. At this time, the possible values of the directory state are 'WSP' and 'RM' according to the method.
Although it is limited to P ', the case where the directory state is'WSP' in the sequence shown in FIG. 14 is described here. At this time, different processing is performed depending on whether the value of the directory map is '0001' or not.

【０１１４】ディレクトリステートが‘ＷＳＰ’で、デ
ィレクトリマップが‘０００１’でない場合（ここでは
‘００１０’とする。この場合は図１４に示すシーケン
スでキャッシュＣＭ３が発行したＡＣＫメッセージを受
け取った場合である）、第２一貫性維持制御部４４は、
ディレクトリメモリ４３の書き込みを行い、ディレクト
リステートはそのまま‘ＷＳＰ’とするが、ディレクト
リマップは、全ディレクトリマップの値をデクリメント
した値（ここでは‘０００１’である）に更新する。When the directory state is 'WSP' and the directory map is not '0001' (here, '0010'. In this case, the ACK message issued by the cache CM3 in the sequence shown in FIG. 14 is received. ), The second consistency maintenance control unit 44
The directory memory 43 is written, and the directory state is set to 'WSP' as it is, but the directory map is updated to a value obtained by decrementing the value of all directory maps (here, '0001').

【０１１５】次にディレクトリステートが‘ＷＳＰ’
で、ディレクトリマップの値が‘０００１’であった場
合（図１４に示すシーケンスでキャッシュＣＭ４が発行
したＡＣＫメッセージを受け取った場合である）、第２
一貫性維持制御部４４はまず、ＣＲメッセージのヘッダ
部を生成し第２メッセージ送信部４２に供給する。この
時生成されるメッセージヘッダの宛先装置番号は、第２
メッセージ受信部４１に格納されているメッセージヘッ
ダ部の要求元装置番号となり（この場合は‘０００’で
ある）、メッセージ識別子はＣＲを表す識別子に、アド
レスおよび要求元装置番号は第２メッセージ受信部４１
に格納されているメッセージヘッダ部のアドレスおよび
要求元装置番号（ここでは‘０００’である）となる。
第２メッセージ送信部４２は、第２一貫性維持制御部４
４から供給されるヘッダ部をメッセージとして相互結合
網１２に送出する。また、第２一貫性維持制御部４４
は、ディレクトリメモリ４３の書き込みを行い、ディレ
クトリステートをＭに、またディレクトリマップを‘０
００１’に遷移させる。このディレクトリマップの値
は、第２メッセージ受信部４１に格納されたヘッダ部の
要求元装置番号から特定されるキャッシュＣＭｉ（ここ
ではキャッシュＣＭ１である）に対応するビットを
‘１’とし、他のビットを‘０’とする操作を行った結
果得られる値である。Next, the directory state is "WSP".
If the value of the directory map is '0001' (this is a case where the ACK message issued by the cache CM4 in the sequence shown in FIG. 14 is received), the second
First, the consistency maintenance control unit 44 generates a header part of the CR message and supplies the header part to the second message transmission unit 42. The destination device number of the message header generated at this time is the second
The request source device number in the message header portion stored in the message receiving unit 41 is (000 in this case), the message identifier is an identifier indicating CR, and the address and the request source device number are the second message receiving unit. 41
Is the address of the message header part and the requesting device number (here, '000') stored in the message header.
The second message transmitting unit 42 includes the second consistency maintenance control unit 4
4 is sent to the interconnection network 12 as a message. Also, the second consistency maintenance control unit 44
Writes the directory memory 43, sets the directory state to M, and sets the directory map to '0'.
001 ′. The value of this directory map is such that the bit corresponding to the cache CMi (here, the cache CM1) specified from the request source device number in the header portion stored in the second message receiving unit 41 is “1”, and the other bits are “1”. This is the value obtained as a result of performing the operation of setting the bit to '0'.

【０１１６】送出されたＣＲメッセージは相互結合網１
２によって配送され、キャッシュＣＭ１の第１メッセー
ジ受信部２６に取り込まれる。取り込まれたメッセージ
のヘッダ部は第２一貫性維持制御部４４に供給され、デ
ータ部は第１データ制御部２４に供給されている。The transmitted CR message is transmitted to the interconnection network 1
2 and received by the first message receiving unit 26 of the cache CM1. The header part of the fetched message is supplied to the second consistency maintenance control unit 44, and the data part is supplied to the first data control unit 24.

【０１１７】キャッシュＣＭ１の第１一貫性維持制御部
２３が、第１メッセージ受信部２６にＣＲメッセージが
取り込まれたのを検出した場合の動作は、図１３に示す
シーケンスでキャッシュＣＭ１がＣＲメッセージを受け
取った場合と同一である。When the first consistency maintenance control unit 23 of the cache CM 1 detects that the CR message has been taken into the first message receiving unit 26, the operation is as follows. Same as received.

【０１１８】次に、ＷＳメッセージを受け取ったメモリ
ＭＭ２の第２一貫性維持制御部４４が、ディレクトリメ
モリ４３の対応するブロックのディレクトリステートお
よびディレクトリマップを読み出した結果、ディレクト
リステートが‘ＷＳＰ’であった場合、図１５に示すシ
ーケンスとなる。この時、同ブロックにおいて既に他の
キャッシュＣＭｉからのＷＳメッセージを受付け処理し
ている最中であり、そのＷＳメッセージを処理したとき
に、メモリＭＭ２はキャッシュＣＭ１に対してＩＶメッ
セージを送信している。これにより、キャッシュＣＭ１
においてタグメモリ２２に格納されている当該ブロック
のタグステートは‘Ｓ’から‘Ｉ’に更新されている。Next, the second consistency maintaining control unit 44 of the memory MM2 that has received the WS message reads the directory state and the directory map of the corresponding block in the directory memory 43, and as a result, the directory state is “WSP”. In this case, the sequence is as shown in FIG. At this time, in the same block, a WS message from another cache CMi is already being received and processed, and when the WS message is processed, the memory MM2 transmits an IV message to the cache CM1. . Thereby, the cache CM1
In, the tag state of the block stored in the tag memory 22 has been updated from 'S' to 'I'.

【０１１９】第２一貫性維持制御部４４は、まずＮＣＲ
メッセージのヘッダ部を生成し第２メッセージ送信部４
２に供給する。この時生成されるメッセージヘッダの宛
先装置番号は、第２メッセージ受信部４１に格納されて
いるメッセージヘッダ部の要求元装置番号となり（この
場合は‘０００’である）、メッセージ識別子はＮＣＲ
を表す識別子に、アドレスおよび要求元装置番号は第２
メッセージ受信部４１に格納されているメッセージヘッ
ダ部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。第２メッセージ送信部４２は、第
２一貫性維持制御部４４から供給されるヘッダ部をメッ
セージとして相互結合網１２に送出する。The second consistency maintenance control unit 44 first sets the NCR
Generates a message header and generates a second message transmitting unit 4
Feed to 2. The destination device number of the message header generated at this time is the requesting device number of the message header part stored in the second message receiving unit 41 (in this case, it is '000'), and the message identifier is NCR
The identifier and the requesting device number are the second
The address of the message header section stored in the message receiving section 41 and the requesting apparatus number (here, '00
0 '). The second message transmission unit 42 sends the header supplied from the second consistency maintenance control unit 44 to the interconnection network 12 as a message.

【０１２０】送出されたＮＣＲメッセージは相互結合網
１２によって配送され、キャッシュＣＭ１の第１メッセ
ージ受信部２６に取り込まれる。取り込まれたメッセー
ジのヘッダ部は第１一貫性維持制御部２３に供給され
る。The transmitted NCR message is delivered by the interconnection network 12, and is taken into the first message receiving section 26 of the cache CM1. The header portion of the fetched message is supplied to the first consistency maintenance control unit 23.

【０１２１】キャッシュＣＭ１の第１一貫性維持制御部
２３が、第１メッセージ受信部２６にＮＣＲメッセージ
が取り込まれたのを検出した場合の動作は、図１２に示
すシーケンスでキャッシュＣＭ１がＮＣＲメッセージを
受け取った場合と同一である。When the first consistency maintenance control unit 23 of the cache CM1 detects that the NCR message has been fetched into the first message receiving unit 26, the cache CM1 transmits the NCR message in the sequence shown in FIG. Same as received.

【０１２２】次に、本発明の第１の実施の形態の効果に
ついて説明する。Next, the effect of the first embodiment of the present invention will be described.

【０１２３】例えば、キャッシュＣＭ１とキャッシュＣ
Ｍ３にメモリＭＭ２のブロックが存在し共有されている
状態で、プロセッサＰＲ１が書き込みを行い、次いでプ
ロセッサＰＲ４が読み出しを行った場合の動作を考え
る。プロセッサＰＲ１が行った書き込みは、キャッシュ
ＣＭ１およびメモリＭＭ２に反映されるので、キャッシ
ュＣＭ１およびメモリＭＭ２に最新のデータが存在する
状態となる。For example, the cache CM1 and the cache C
Consider a case where the processor PR1 performs writing and then the processor PR4 performs reading in a state where the block of the memory MM2 exists and is shared by M3. Since the write performed by the processor PR1 is reflected in the cache CM1 and the memory MM2, the state where the latest data exists in the cache CM1 and the memory MM2 is set.

【０１２４】そのため、次いでプロセッサＰＲ４が読み
出しを行った場合、メモリＭＭ２に対して読み出し要求
メッセージが送信されるが、メモリＭＭ２に最新のデー
タが存在するため、メモリＭＭ２はすぐさまキャッシュ
ＣＭ１に対して最新のブロックを付加したメッセージを
送信することができる。このため、メモリＭＭ２におい
て最新のブロックを唯一保持するキャッシュＣＭｉに対
して書き戻しを要求してその応答を受け取る処理がなく
なり、プロセッサＰＲ４の読み出しに対してデータを応
答するまでの時間を短縮することができる。また、書き
戻しを要求する必要がなくなることから、データ一貫性
維持のためにキャッシュおよびメモリ間でやり取りされ
るメッセージ数を少なくすることができる。Therefore, when the processor PR4 reads next, a read request message is transmitted to the memory MM2. However, since the latest data exists in the memory MM2, the memory MM2 immediately stores the latest data in the cache CM1. Can be transmitted. Therefore, there is no need to perform a process of requesting a write back to the cache CMi holding only the latest block in the memory MM2 and receiving the response, thereby reducing the time required for responding to the data read by the processor PR4. Can be. Further, since it is not necessary to request a write-back, the number of messages exchanged between the cache and the memory for maintaining data consistency can be reduced.

【０１２５】次に第２の実施の形態におけるデータ一貫
性維持制御方法では、第１の実施の形態におけるデータ
一貫性維持制御方法と同様に、タグメモリ２２に格納さ
れるタグステートはＩ，Ｓ，Ｅ，Ｄの４状態からなる。
また、ディレクトリメモリ４３に格納されるディレクト
リマップも４ビットからなるフルマップ方式で構成され
る。またディレクトリステートもＣ，Ｍ，ＲＭＰ，ＷＳ
Ｐの４状態からなる。Next, in the data consistency maintaining control method according to the second embodiment, the tag states stored in the tag memory 22 are I and S, as in the data consistency maintaining control method according to the first embodiment. , E and D.
In addition, the directory map stored in the directory memory 43 is also configured by a full map system consisting of 4 bits. The directory state is C, M, RMP, WS
It consists of four states of P.

【０１２６】第２の実施の形態におけるデータ一貫性維
持制御方法で、キャッシュＣＭｉとメモリＭＭｉの間で
やり取りされるメッセージには、第１の実施の形態にお
けるデータ一貫性維持制御方法での、ＲＭ，ＷＳ，Ｗ
Ｂ，ＦＲ，ＩＶ，ＦＤ，ＡＣＫ，ＳＤＲ，ＥＤＲ，Ｃ
Ｒ，ＮＣＲの１１種類のメッセージに、新たにＥＣＲメ
ッセージが加えられ、１２種類のメッセージが存在す
る。ＥＣＲメッセージは、ＣＲメッセージ同様、メモリ
ＭＭｉがＷＳメッセージを発行したキャッシュＣＭｉに
対して、ＷＳメッセージのための処理がメモリＭＭｉで
完了したことを通知する応答メッセージである。In the data consistency maintaining control method according to the second embodiment, messages exchanged between the cache CMi and the memory MMi include RM in the data consistency maintaining control method according to the first embodiment. , WS, W
B, FR, IV, FD, ACK, SDR, EDR, C
An ECR message is newly added to 11 types of messages of R and NCR, and there are 12 types of messages. Like the CR message, the ECR message is a response message notifying the cache CMi to which the memory MMi has issued the WS message that the processing for the WS message has been completed in the memory MMi.

【０１２７】次に、第２の実施の形態におけるデータ一
貫性維持制御方法で、プロセッサＰＲ１がメモリＭＭ２
のデータをアクセスした場合を例にとり、そのアクセス
によって行われるデータ一貫性維持のための一連の動作
を、第１の実施の形態におけるデータ一貫性維持制御方
法と異なる点のみを示す。Next, in the data consistency maintaining control method according to the second embodiment, the processor PR1
In this example, a series of operations for maintaining data consistency performed by the access will be described only with respect to differences from the data consistency maintenance control method according to the first embodiment.

【０１２８】第２の実施の形態におけるデータ一貫性維
持制御方法で、第１の実施の形態におけるデータ一貫性
維持制御方法と動作を異にするのは、ＷＳメッセージを
受け取ったメモリＭＭ２の第２一貫性維持制御部４４
が、ディレクトリメモリ４３の対応するブロックのディ
レクトリステートおよびディレクトリマップを読み出し
た結果、ディレクトリステートがＣであり、かつディレ
クトリマップの値がＷＳメッセージを発行したキャッシ
ュＣＭｉ以外にブロックを保持するキャッシュＣＭｉが
存在しないことを表す場合（ここでは、キャッシュＣＭ
１がＷＳメッセージを発行しているので、ディレクトリ
マップの値が‘０００１’の場合である）である。即
ち、第１の実施の形態におけるデータ一貫性維持制御方
法では、図１３に示すシーケンスとなる場合である。The operation of the data consistency maintaining control method according to the second embodiment is different from the operation of the data consistency maintaining control method according to the first embodiment in that the second operation of the memory MM2 that has received the WS message is different. Consistency maintenance control unit 44
Read the directory state and directory map of the corresponding block in the directory memory 43. As a result, there is a cache CMi holding the block other than the cache CMi having the directory state C and the directory map value having issued the WS message. (In this case, the cache CM
1 issues a WS message, so the value of the directory map is “0001”). That is, in the data consistency maintenance control method according to the first embodiment, the sequence shown in FIG.

【０１２９】この場合、第２の実施の形態におけるデー
タ一貫性維持制御方法では図１６に示すシーケンスをと
る。In this case, the data consistency maintaining control method according to the second embodiment employs the sequence shown in FIG.

【０１３０】第２一貫性維持制御部４４は、まずＥＣＲ
メッセージのヘッダ部を生成し第２メッセージ送信部４
２に供給する。この時生成されるメッセージヘッダの宛
先装置番号は、第２メッセージ受信部４１に格納されて
いるメッセージヘッダ部の要求元装置番号となり（この
場合は‘０００’である）、メッセージ識別子はＥＣＲ
を表す識別子に、アドレスおよび要求元装置番号は第２
メッセージ受信部４１に格納されているメッセージヘッ
ダ部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。第２メッセージ送信部４２は、第
２一貫性維持制御部４４から供給されるヘッダ部をメッ
セージとして相互結合網１２に送出する。また、第２一
貫性維持制御部４４は、第２データ制御部４５に、メイ
ンメモリ４６の第２メッセージ受信部４１が出力するア
ドレスから特定されるデータを、第２メッセージ受信部
４１が供給するデータに書き換えさせる。また、第２一
貫性維持制御部４４は、ディレクトリメモリ４３の書き
込みを行い、ディレクトリステートをＭに、またディレ
クトリマップを‘０００１’に遷移させる。このディレ
クトリマップの値は、ＲＭメッセージを発行したキャッ
シュＣＭ１に対応するビットを‘１’とし、他のビット
を‘０’とする操作を行った結果得られる値である。First, the second consistency maintenance control unit 44 executes the ECR
Generates a message header and generates a second message transmitting unit 4
Feed to 2. The destination device number of the message header generated at this time is the request source device number of the message header portion stored in the second message receiving unit 41 (in this case, it is "000"), and the message identifier is ECR
The identifier and the requesting device number are the second
The address of the message header section stored in the message receiving section 41 and the requesting apparatus number (here, '00
0 '). The second message transmission unit 42 sends the header supplied from the second consistency maintenance control unit 44 to the interconnection network 12 as a message. Further, the second consistency maintenance control unit 44 supplies the second data control unit 45 with the data specified from the address output from the second message reception unit 41 of the main memory 46 by the second message reception unit 41. Rewrite to data. Further, the second consistency maintenance control unit 44 writes the directory memory 43, and changes the directory state to M and the directory map to '0001'. The value of this directory map is a value obtained as a result of performing an operation of setting the bit corresponding to the cache CM1 that has issued the RM message to “1” and setting the other bits to “0”.

【０１３１】送出されたＥＣＲメッセージは相互結合網
１２によって配送され、キャッシュＣＭ１の第１メッセ
ージ受信部２６に取り込まれる。取り込まれたメッセー
ジのヘッダ部は第２一貫性維持制御部４４に供給され、
データ部は第１データ制御部２４に供給されている。The sent ECR message is delivered by the interconnection network 12, and is taken into the first message receiving section 26 of the cache CM1. The header portion of the fetched message is supplied to the second consistency maintenance control unit 44,
The data section is supplied to the first data control section 24.

【０１３２】キャッシュＣＭ１の第１一貫性維持制御部
２３は、タグメモリ２２の書き込みを行い、対応するブ
ロックのタグステートを‘Ｓ’から‘Ｅ’に更新する。
また、第１一貫性維持制御部２３は、プロセッサＰＲ１
に対してメモリアクセスの完了応答を行い、書き込みア
クセスを完了させる。The first consistency maintenance control unit 23 of the cache CM1 writes the data in the tag memory 22, and updates the tag state of the corresponding block from “S” to “E”.
Further, the first consistency maintenance control unit 23 includes the processor PR1
Of the memory access, and completes the write access.

【０１３３】次に、本発明の第２の実施の形態の効果に
ついて説明する。Next, the effect of the second embodiment of the present invention will be described.

【０１３４】例えば、キャッシュＣＭ１のブロックの状
態が共有状態でありキャッシュＣＭ１とメモリＭＭ２に
のみ最新のブロックが存在する状態で、プロセッサＰＲ
１が連続して書き込みを行い、その間他のプロセッサＰ
Ｒｉがアクセスを行わなかった場合を考える。この場
合、第１の実施の形態におけるデータ一貫性維持制御方
法では、書き込みの度に書き込み要求メッセージがキャ
ッシュＣＭ１からメモリＭＭ２に発行され、この場合の
データ一貫性維持制御のためのメッセージ数が増加する
という問題がある。For example, when the state of the block of the cache CM1 is a shared state and the latest block exists only in the cache CM1 and the memory MM2, the processor PR
1 writes continuously, while the other processors P
Consider the case where Ri did not access. In this case, in the data consistency maintaining control method according to the first embodiment, a write request message is issued from the cache CM1 to the memory MM2 every time writing is performed, and the number of messages for data consistency maintaining control in this case increases. There is a problem of doing.

【０１３５】第２の実施の形態におけるデータ一貫性維
持制御方法では、上記のような場合に、最初の２回の書
き込みに関してはキャッシュＣＭ１からメモリＭＭ２に
対して書き込み要求メッセージが発行されるが、続く３
回目からの書き込みに関してはデータ一貫性維持制御の
ためのメッセージは発行されず、この場合のメッセージ
の増加を防ぐことができる。In the data consistency maintaining control method according to the second embodiment, in the above case, a write request message is issued from the cache CM1 to the memory MM2 for the first two write operations. The following three
No message for data consistency maintenance control is issued for the writing from the second time, so that an increase in the number of messages in this case can be prevented.

【０１３６】次に第３の実施の形態におけるデータ一貫
性維持制御方法では、第２の実施の形態におけるデータ
一貫性維持制御方法と同様に、タグメモリ２２に格納さ
れるタグステートはＩ，Ｓ，Ｅ，Ｄの４状態からなる。
また、ディレクトリメモリ４３に格納されるディレクト
リマップも４ビットからなるフルマップ方式で構成され
る。またディレクトリステートもＣ，Ｍ，ＲＭＰ，ＷＳ
Ｐの４状態からなる。Next, in the data consistency maintaining control method according to the third embodiment, the tag states stored in the tag memory 22 are I and S, as in the data consistency maintaining control method according to the second embodiment. , E and D.
In addition, the directory map stored in the directory memory 43 is also configured by a full map system consisting of 4 bits. The directory state is C, M, RMP, WS
It consists of four states of P.

【０１３７】第３の実施の形態におけるデータ一貫性維
持制御方法では、ディレクトリステートおよびディレク
トリマップに加えて、更新頻度値がブロックに関する情
報としてディレクトリメモリ４３に保持される。更新頻
度値は、ある１つのキャッシュＣＭｉとメモリＭＭｉが
最新のブロックを保持している状態で、メモリＭＭｉ
が、他のキャッシュＣＭｉからのＲＭメッセージを受け
取るまでに、何回最新のブロックを保持するキャッシュ
ＣＭｉからＷＳメッセージを受け取ったかをカウントし
た値である。In the data consistency maintaining control method according to the third embodiment, in addition to the directory state and the directory map, an update frequency value is held in the directory memory 43 as information on blocks. The update frequency value indicates that the memory MMi is in a state where one cache CMi and the memory MMi hold the latest block.
Is a value obtained by counting how many times the WS message has been received from the cache CMi holding the latest block until the RM message from another cache CMi is received.

【０１３８】また、第３の実施の形態におけるデータ一
貫性維持制御方法では、新たにパラメータとして更新頻
度上限値が定義される。In the data consistency maintenance control method according to the third embodiment, an update frequency upper limit is newly defined as a parameter.

【０１３９】また、第３の実施の形態におけるデータ一
貫性維持制御方法で、キャッシュＣＭｉとメモリＭＭｉ
の間でやり取りされるメッセージには、第２の実施の形
態におけるデータ一貫性維持制御方法でのメッセージ同
様、ＲＭ，ＷＳ，ＷＢ，ＦＲ，ＩＶ，ＦＤ，ＡＣＫ，Ｓ
ＤＲ，ＥＤＲ，ＣＲ，ＮＣＲ，ＥＣＲの１２種類のメッ
セージが存在する。In the data consistency maintaining control method according to the third embodiment, the cache CMi and the memory MMi
The messages exchanged between the RM, WS, WB, FR, IV, FD, ACK, and S are the same as those in the data consistency control method according to the second embodiment.
There are 12 types of messages, DR, EDR, CR, NCR, and ECR.

【０１４０】次に、第３の実施の形態におけるデータ一
貫性維持制御方法で、プロセッサＰＲ１がメモリＭＭ２
のデータをアクセスした場合を例にとり、そのアクセス
によって行われるデータ一貫性維持のための一連の動作
を説明する。Next, in the data consistency maintaining control method according to the third embodiment, the processor PR1
A series of operations for maintaining data consistency performed by the access will be described by taking a case where the data is accessed as an example.

【０１４１】第３の実施の形態におけるデータ一貫性維
持制御方法でのキャッシュＣＭｉの動作は、第２の実施
の形態におけるデータ一貫性維持制御方法でのキャッシ
ュＣＭｉの動作と同一であるので、ここではその説明を
省略する。以降第３の実施の形態におけるデータ一貫性
維持制御方法でのメモリＭＭｉの動作を、ＲＭ，ＷＳ，
ＷＢ，ＦＤ，ＡＣＫの５種類のメッセージを受け取った
場合の順に説明する。The operation of the cache CMi in the data coherence control method in the third embodiment is the same as the operation of the cache CMi in the data coherence control method in the second embodiment. Then, the description is omitted. Hereinafter, the operation of the memory MMi in the data consistency maintaining control method according to the third embodiment is described as RM, WS,
Description will be made in the order of receiving five types of messages, WB, FD, and ACK.

【０１４２】メモリＭＭ２の第２一貫性維持制御部４４
は、第２メッセージ受信部４１にＲＭメッセージが取り
込まれたのを検出すると、第２メッセージ受信部４１に
格納されたヘッダ部のアドレスから、対応するブロック
のディレクトリステートおよびディレクトリマップおよ
び更新頻度値をディレクトリメモリ４３から読み出し、
その値によりどのような処理をするかを判断する。The second consistency maintenance control unit 44 of the memory MM2
When detecting that the RM message is captured by the second message receiving unit 41, the directory state and the directory map of the corresponding block and the update frequency value are determined from the address of the header part stored in the second message receiving unit 41. Read from the directory memory 43,
It is determined what processing is to be performed based on the value.

【０１４３】ディレクトリステートがＣで、かつディレ
クトリマップの値がＲＭメッセージを発行したキャッシ
ュＣＭｉ（メッセージに付加されていた要求元装置番号
から特定され、この場合はキャッシュＣＭ１となる）以
外にブロックを保持するキャッシュＣＭｉが存在しない
ことを表す場合（ここでは、ディレクトリマップが‘０
０００’または‘０００１’の場合である）、更新頻度
値の値に関わらず、図１７に示すシーケンスで、メモリ
ＭＭ２がキャッシュＣＭ１からのＲＭメッセージを受け
取った場合の処理をする。The directory state is C, and the value of the directory map is a block other than the cache CMi that issued the RM message (specified from the request source device number added to the message, in this case, the cache CM1). Indicates that there is no cache CMi to be executed (here, the directory map is' 0
000 'or' 0001 '), regardless of the value of the update frequency value, the process shown in FIG. 17 is performed when the memory MM2 receives the RM message from the cache CM1.

【０１４４】第２一貫性維持制御部４４は、まずＥＤＲ
メッセージのヘッダ部を生成し第２メッセージ送信部４
２に供給する。この時生成されるメッセージヘッダの宛
先装置番号は、第２メッセージ受信部４１に格納されて
いるメッセージヘッダ部の要求元装置番号となり（この
場合は‘０００’である）、メッセージ識別子はＥＤＲ
を表す識別子に、アドレスおよび要求元装置番号は第２
メッセージ受信部４１に格納されているメッセージヘッ
ダ部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。また、第２一貫性維持制御部４４
は、第２データ制御部４５に対して、メインメモリ４６
から第２メッセージ受信部４１に格納されているメッセ
ージヘッダ部のアドレスで特定されるブロックの読み出
しを指示する。第２データ制御部４５は読み出したブロ
ックをＥＤＲメッセージのデータ部として第２メッセー
ジ送信部４２に供給する。第２メッセージ送信部４２
は、第２一貫性維持制御部４４から供給されるヘッダ部
と第２データ制御部４５から供給されるデータ部をあわ
せて、相互結合網１２にメッセージを送出する。また、
第２一貫性維持制御部４４は、ディレクトリメモリ４３
の書き込みを行い、ディレクトリステートをＭに、また
ディレクトリマップを‘０００１’に、更新頻度値を
‘０’に更新する。このディレクトリマップの値は、Ｒ
Ｍメッセージを発行したキャッシュＣＭ１に対応するビ
ットを‘１’とし、他のビットを‘０’とする操作を行
った結果得られる値である。First, the second consistency maintenance control unit 44
Generates a message header and generates a second message transmitting unit 4
Feed to 2. The destination device number of the message header generated at this time is the request source device number of the message header portion stored in the second message receiving unit 41 (in this case, it is “000”), and the message identifier is EDR.
The identifier and the requesting device number are the second
The address of the message header section stored in the message receiving section 41 and the requesting apparatus number (here, '00
0 '). Also, the second consistency maintenance control unit 44
Is provided to the second data control unit 45 by the main memory 46.
To read a block specified by the address of the message header section stored in the second message receiving section 41. The second data control unit 45 supplies the read block to the second message transmitting unit 42 as a data portion of the EDR message. Second message transmitting unit 42
Sends a message to the interconnection network 12 together with the header supplied from the second consistency maintenance controller 44 and the data supplied from the second data controller 45. Also,
The second consistency maintenance control unit 44 stores the directory memory 43
To update the directory state to M, the directory map to '0001', and the update frequency value to '0'. The value of this directory map is R
This is a value obtained as a result of performing an operation of setting the bit corresponding to the cache CM1 that issued the M message to “1” and setting the other bits to “0”.

【０１４５】ディレクトリステートがＣで、かつディレ
クトリマップの値がＲＭメッセージを発行したキャッシ
ュＣＭｉ（ここではキャッシュＣＭ１である）以外にブ
ロックを保持するキャッシュＣＭｉが存在することを表
す場合（ここでは、キャッシュＣＭ１がＲＭメッセージ
を発行しているので、ディレクトリマップが‘０００
０’または‘０００１’以外の場合である）、更新頻度
値の値に関わらず、図１８に示すシーケンスで、メモリ
ＭＭ２がキャッシュＣＭ１からのＲＭメッセージを受け
取った場合の処理をする。In the case where the directory state is C and the value of the directory map indicates that there is a cache CMi holding a block other than the cache CMi that issued the RM message (here, the cache CM1) (here, the cache CMi). Since the CM1 has issued the RM message, the directory map is “000”.
This is a case other than 0 'or' 0001 '), and the process shown in FIG. 18 is performed when the memory MM2 receives the RM message from the cache CM1 regardless of the update frequency value.

【０１４６】第２一貫性維持制御部４４は、まずＳＤＲ
メッセージのヘッダ部を生成し第２メッセージ送信部４
２に供給する。この時生成されるメッセージヘッダの宛
先装置番号は、第２メッセージ受信部４１に格納されて
いるメッセージヘッダ部の要求元装置番号となり（この
場合は‘０００’である）、メッセージ識別子はＳＤＲ
を表す識別子に、アドレスおよび要求元装置番号は第２
メッセージ受信部４１に格納されているメッセージヘッ
ダ部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。また、第２一貫性維持制御部４４
は、第２データ制御部４５に対して、メインメモリ４６
から第２メッセージ受信部４１に格納されているメッセ
ージヘッダ部のアドレスで特定されるブロックの読み出
しを指示する。第２データ制御部４５は読み出したブロ
ックをＳＤＲメッセージのデータ部として第２メッセー
ジ送信部４２に供給する。第２メッセージ送信部４２
は、第２一貫性維持制御部４４から供給されるヘッダ部
と第２データ制御部４５から供給されるデータ部をあわ
せて、相互結合網１２にメッセージを送出する。また、
第２一貫性維持制御部４４は、ディレクトリメモリ４３
の書き込みを行い、ディレクトリステートをＣに、ディ
レクトリマップの値を‘１１０１’に、更新頻度値を
‘０’に更新する。このディレクトリマップの値は、Ｒ
Ｍメッセージを受け取る直前のディレクトリマップの値
に対して、第２メッセージ受信部４１に格納されている
要求元装置番号から特定されるキャッシュＣＭ１に対応
するビットを‘１’にする操作を行った結果得られる値
である。The second consistency maintenance control unit 44 first sets the SDR
Generates a message header and generates a second message transmitting unit 4
Feed to 2. The destination device number of the message header generated at this time is the requesting device number of the message header portion stored in the second message receiving unit 41 (in this case, “000”), and the message identifier is SDR
The identifier and the requesting device number are the second
The address of the message header section stored in the message receiving section 41 and the requesting apparatus number (here, '00
0 '). Also, the second consistency maintenance control unit 44
Is provided to the second data control unit 45 by the main memory 46.
To read a block specified by the address of the message header section stored in the second message receiving section 41. The second data control unit 45 supplies the read block to the second message transmitting unit 42 as a data part of the SDR message. Second message transmitting unit 42
Sends a message to the interconnection network 12 together with the header supplied from the second consistency maintenance controller 44 and the data supplied from the second data controller 45. Also,
The second consistency maintenance control unit 44 stores the directory memory 43
And updates the directory state to C, the directory map value to “1101”, and the update frequency value to “0”. The value of this directory map is R
As a result of performing an operation of setting the bit corresponding to the cache CM1 specified by the request source device number stored in the second message receiving unit 41 to “1” for the value of the directory map immediately before receiving the M message The value obtained.

【０１４７】ディレクトリステートがＭであった場合、
更新頻度値の値に関わらず、図１９および図２０に示す
シーケンスで、メモリＭＭ２がキャッシュＣＭ１からの
ＲＭメッセージを受け取った場合の処理をする。この場
合、ディレクトリマップより、最新のブロックを保持す
るキャッシュＣＭｉが唯一定まる。図１９および図２０
に示した例では、ディレクトリマップの値は‘０１０
０’であるので、キャッシュＣＭ３が唯一最新のデータ
を保持していることが確認できる。If the directory state is M,
Regardless of the value of the update frequency value, the process is performed when the memory MM2 receives the RM message from the cache CM1 in the sequence shown in FIGS. In this case, only the cache CMi holding the latest block is determined from the directory map. FIG. 19 and FIG.
In the example shown in, the value of the directory map is' 010
Since it is 0 ', it can be confirmed that the cache CM3 holds only the latest data.

【０１４８】第２一貫性維持制御部４４は、まずＦＲメ
ッセージのヘッダ部を生成し第２メッセージ送信部４２
に供給する。この時生成されるメッセージヘッダの宛先
装置番号は、最新のブロックを保持するキャッシュＣＭ
３を表す‘０１０’となり、メッセージ識別子はＦＲを
表す識別子に、アドレスおよび要求元装置番号は第２メ
ッセージ受信部４１に格納されているメッセージヘッダ
部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。第２メッセージ送信部４２は、第
２一貫性維持制御部４４から供給されるヘッダ部をメッ
セージとして、相互結合網１２に送出する。また、第２
一貫性維持制御部４４は、ディレクトリメモリ４３の書
き込みを行い、ディレクトリステートをＲＭＰに、更新
頻度値を‘０’に更新するが、ディレクトリマップはそ
のままとする。The second consistency maintenance control section 44 first generates a header section of the FR message and generates the header section of the FR message.
To supply. The destination device number of the message header generated at this time is the cache CM holding the latest block.
3, the message identifier is an identifier representing the FR, and the address and the requesting device number are the address of the message header section stored in the second message receiving unit 41 and the requesting device number (here, '00').
0 '). The second message transmission unit 42 sends the header supplied from the second consistency maintenance control unit 44 to the interconnection network 12 as a message. Also, the second
The consistency maintenance control unit 44 writes the directory memory 43 to update the directory state to RMP and the update frequency value to “0”, but leave the directory map as it is.

【０１４９】ディレクトリステートが‘ＲＭＰ’または
‘ＷＳＰ’であった場合、ディレクトリマップおよび更
新頻度値の値に関わらず、図２１に示すシーケンスで、
メモリＭＭ２がキャッシュＣＭ１からのＲＭメッセージ
を受け取った場合の処理をする。When the directory state is “RMP” or “WSP”, regardless of the values of the directory map and the update frequency value, the sequence shown in FIG.
Processing is performed when the memory MM2 receives the RM message from the cache CM1.

【０１５０】第２一貫性維持制御部４４は、まずＮＣＲ
メッセージのヘッダ部を生成し第２メッセージ送信部４
２に供給する。この時生成されるメッセージヘッダの宛
先装置番号は、第２メッセージ受信部４１に格納されて
いるメッセージヘッダ部の要求元装置番号となり（この
場合は‘０００’である）、メッセージ識別子はＮＣＲ
を表す識別子に、アドレスおよび要求元装置番号は第２
メッセージ受信部４１に格納されているメッセージヘッ
ダ部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。第２メッセージ送信部４２は、第
２一貫性維持制御部４４から供給されるヘッダ部をメッ
セージとして相互結合網１２に送出する。The second consistency maintenance control unit 44 first sets the NCR
Generates a message header and generates a second message transmitting unit 4
Feed to 2. The destination device number of the message header generated at this time is the requesting device number of the message header part stored in the second message receiving unit 41 (in this case, it is '000'), and the message identifier is NCR
The identifier and the requesting device number are the second
The address of the message header section stored in the message receiving section 41 and the requesting apparatus number (here, '00
0 '). The second message transmission unit 42 sends the header supplied from the second consistency maintenance control unit 44 to the interconnection network 12 as a message.

【０１５１】次に、メモリＭＭ２の第２一貫性維持制御
部４４が、第２メッセージ受信部４１にＷＳメッセージ
が取り込まれたのを検出した場合、第２メッセージ受信
部４１に格納されたヘッダ部のアドレスから、対応する
ブロックのディレクトリステートおよびディレクトリマ
ップおよび更新頻度値をディレクトリメモリ４３から読
み出し、その値によりどのような処理をするかを判断す
る。Next, when the second consistency maintenance control unit 44 of the memory MM2 detects that the WS message has been taken into the second message reception unit 41, the header unit stored in the second message reception unit 41 , The directory state, the directory map, and the update frequency value of the corresponding block are read from the directory memory 43, and what kind of processing is performed is determined based on the read value.

【０１５２】ディレクトリステートが‘Ｃ’で、かつデ
ィレクトリマップの値がＷＳメッセージを発行したキャ
ッシュＣＭｉ以外にブロックを保持するキャッシュＣＭ
ｉが存在しないことを表し（ここでは、キャッシュＣＭ
１がＷＳメッセージを発行しているので、ディレクトリ
マップが‘０００１’の場合である）、更新頻度値が更
新頻度上限値と一致しなかった場合、図２２に示すシー
ケンスで、メモリＭＭ２がキャッシュＣＭ１からのＷＳ
メッセージを受け取った場合の処理をする。A cache CM that holds a block other than the cache CMi that has issued the WS message and has a directory state of “C” and a directory map value of
i does not exist (here, the cache CM
1 issues a WS message, so the directory map is '0001'.) If the update frequency value does not match the update frequency upper limit value, the memory MM2 stores the cache CM1 in the sequence shown in FIG. WS from
Perform processing when a message is received.

【０１５３】第２一貫性維持制御部４４は、まずＣＲメ
ッセージのヘッダ部を生成し第２メッセージ送信部４２
に供給する。この時生成されるメッセージヘッダの宛先
装置番号は、第２メッセージ受信部４１に格納されてい
るメッセージヘッダ部の要求元装置番号となり（この場
合は‘０００’である）。メッセージ識別子はＣＲを表
す識別子に、アドレスおよび要求元装置番号は第２メッ
セージ受信部４１に格納されているメッセージヘッダ部
のアドレスおよび要求元装置番号（ここでは‘０００’
である）となる。第２メッセージ送信部４２は、第２一
貫性維持制御部４４から供給されるヘッダ部をメッセー
ジとして相互結合網１２に送出する。また、第２一貫性
維持制御部４４は、第２データ制御部４５に、メインメ
モリ４６の第２メッセージ受信部４１が出力するアドレ
スから特定されるデータを、第２メッセージ受信部４１
が供給するデータに書き換えさせる。また、第２一貫性
維持制御部４４は、ディレクトリメモリ４３の書き込み
を行い、ディレクトリステートおよびディレクトリマッ
プはそのままとし、更新頻度値は１足した値に更新す
る。図２２に示すシーケンスでは、更新頻度値は‘０’
から‘１’に更新されている。The second consistency maintenance control unit 44 first generates a header portion of the CR message, and generates the header portion of the CR message.
To supply. The destination device number of the message header generated at this time is the request source device number of the message header portion stored in the second message receiving unit 41 (in this case, it is '000'). The message identifier is an identifier indicating a CR, and the address and the requesting device number are the address of the message header stored in the second message receiving unit 41 and the requesting device number (here, “000”).
). The second message transmission unit 42 sends the header supplied from the second consistency maintenance control unit 44 to the interconnection network 12 as a message. Further, the second consistency maintenance control unit 44 sends the data specified from the address output from the second message receiving unit 41 of the main memory 46 to the second data receiving unit 41,
Is rewritten to the data supplied by. Further, the second consistency maintenance control unit 44 writes the directory memory 43, keeps the directory state and the directory map as they are, and updates the update frequency value to a value obtained by adding one. In the sequence shown in FIG. 22, the update frequency value is '0'
Has been updated to '1'.

【０１５４】ディレクトリステートが‘Ｃ’で、かつデ
ィレクトリマップの値がＷＳメッセージを発行したキャ
ッシュＣＭｉ以外にブロックを保持するキャッシュＣＭ
ｉが存在しないことを表し（ここでは、キャッシュＣＭ
１がＷＳメッセージを発行しているので、ディレクトリ
マップが‘０００１’の場合である）、更新頻度値が更
新頻度上限値と一致した場合、図２３に示すシーケンス
で、メモリＭＭ２がキャッシュＣＭ１からのＷＳメッセ
ージを受け取った場合の処理をする。図２３に示したシ
ーケンスは、更新頻度上限値を‘２’に設定した場合で
ある。A cache CM that holds a block other than the cache CMi that has issued the WS message and has a directory state of “C” and a directory map value of
i does not exist (here, the cache CM
1 issues a WS message, so that the directory map is “0001”.) When the update frequency value matches the update frequency upper limit value, the memory MM2 reads the cache CM1 from the cache CM1 in the sequence shown in FIG. Processing when a WS message is received is performed. The sequence shown in FIG. 23 is a case where the update frequency upper limit is set to “2”.

【０１５５】第２一貫性維持制御部４４は、まずＥＣＲ
メッセージのヘッダ部を生成し第２メッセージ送信部４
２に供給する。この時生成されるメッセージヘッダの宛
先装置番号は、第２メッセージ受信部４１に格納されて
いるメッセージヘッダ部の要求元装置番号となり（この
場合は‘０００’である）、メッセージ識別子はＥＣＲ
を表す識別子に、アドレスおよび要求元装置番号は第２
メッセージ受信部４１に格納されているメッセージヘッ
ダ部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。第２メッセージ送信部４２は、第
２一貫性維持制御部４４から供給されるヘッダ部をメッ
セージとして相互結合網１２に送出する。また、第２一
貫性維持制御部４４は、第２データ制御部４５に、メイ
ンメモリ４６の第２メッセージ受信部４１が出力するア
ドレスから特定されるデータを、第２メッセージ受信部
４１が供給するデータに書き換えさせる。また、第２一
貫性維持制御部４４は、ディレクトリメモリ４３の書き
込みを行い、ディレクトリステートをＭに、またディレ
クトリマップを‘０００１’に、更新頻度値を‘０’に
更新する。このディレクトリマップの値は、ＲＭメッセ
ージを発行したキャッシュＣＭ１に対応するビットを
‘１’とし、他のビットを‘０’とする操作を行った結
果得られる値である。The second consistency maintenance control unit 44 first sets the ECR
Generates a message header and generates a second message transmitting unit 4
Feed to 2. The destination device number of the message header generated at this time is the request source device number of the message header portion stored in the second message receiving unit 41 (in this case, it is "000"), and the message identifier is ECR
The identifier and the requesting device number are the second
The address of the message header section stored in the message receiving section 41 and the requesting apparatus number (here, '00
0 '). The second message transmission unit 42 sends the header supplied from the second consistency maintenance control unit 44 to the interconnection network 12 as a message. Further, the second consistency maintenance control unit 44 supplies the second data control unit 45 with the data specified from the address output from the second message reception unit 41 of the main memory 46 by the second message reception unit 41. Rewrite to data. Further, the second consistency maintenance control unit 44 writes the directory memory 43 to update the directory state to M, the directory map to “0001”, and the update frequency value to “0”. The value of this directory map is a value obtained as a result of performing an operation of setting the bit corresponding to the cache CM1 that has issued the RM message to “1” and setting the other bits to “0”.

【０１５６】ディレクトリステートがＣであり、かつデ
ィレクトリマップの値がＷＳメッセージを発行したキャ
ッシュＣＭｉ以外にブロックを保持するキャッシュＣＭ
ｉが存在することを表す場合（ここでは、キャッシュＣ
Ｍ１がＷＳメッセージを発行しているので、ディレクト
リマップの値が‘０００１’以外の場合である）、更新
頻度値に関わらず、図２４に示すシーケンスで、メモリ
ＭＭ２がキャッシュＣＭ１からのＷＳメッセージを受け
取った場合の処理をする。以降では、また図２４に示し
た例では、ＷＳメッセージを受け取ったときのディレク
トリマップの値が例えば‘１１０１’であった場合を説
明する。A cache CM whose directory state is C and whose directory map value is other than the cache CMi that issued the WS message,
i indicates that it exists (here, cache C
Since the M1 issues the WS message, the value of the directory map is other than '0001'.) Regardless of the update frequency value, the memory MM2 transmits the WS message from the cache CM1 in the sequence shown in FIG. Perform processing when received. Hereinafter, in the example shown in FIG. 24, a case will be described in which the value of the directory map when the WS message is received is, for example, '1101'.

【０１５７】第２一貫性維持制御部４４はまず、キャッ
シュＣＭ１が最新のブロックを保持しておりかつＷＳメ
ッセージを発行したキャッシュＣＭｉではないかどうか
を検査する。この時、キャッシュＣＭ１は、第２メッセ
ージ受信部４１に格納された要求元装置番号よりＷＳメ
ッセージを発行したキャッシュＣＭｉであるのでこの場
合は何も行わない。The second consistency maintenance control unit 44 first checks whether the cache CM1 holds the latest block and is not the cache CMi that issued the WS message. At this time, since the cache CM1 is the cache CMi that has issued the WS message from the request source device number stored in the second message receiving unit 41, nothing is performed in this case.

【０１５８】次に、第２一貫性維持制御部４４は、キャ
ッシュＣＭ２が最新のブロックを保持しておりかつＷＳ
メッセージを発行したキャッシュＣＭｉではないかどう
かを検査する。この時、ディレクトリマップの値‘１１
０１’より、キャッシュＣＭ２は最新のデータを保持し
ていないのでこの場合も何も行わない。Next, the second consistency maintenance control unit 44 determines whether the cache CM2 holds the latest block and the WS
It is checked whether it is the cache CMi that issued the message. At this time, the value of the directory map '11
Since 01 ', the cache CM2 does not hold the latest data, and therefore does nothing.

【０１５９】次に、第２一貫性維持制御部４４は、キャ
ッシュＣＭ３が最新のブロックを保持しておりかつＷＳ
メッセージを発行したキャッシュＣＭｉではないかどう
かを検査する。この時、キャッシュＣＭ３は最新のブロ
ックを保持しておりまたＷＳメッセージを発行したキャ
ッシュＣＭｉではないので、次のような処理をする。第
２一貫性維持制御部４４は、ＩＶメッセージのヘッダ部
を生成し第２メッセージ送信部４２に供給する。この時
生成されるメッセージヘッダの宛先装置番号は、キャッ
シュＣＭ３を表す‘０１０’となり、メッセージ識別子
はＩＶを表す識別子に、アドレスおよび要求元装置番号
は第２メッセージ受信部４１に格納されているメッセー
ジヘッダ部のアドレスおよび要求元装置番号（ここでは
‘０００’である）となる。第２メッセージ送信部４２
は、第２一貫性維持制御部４４から供給されるヘッダ部
をメッセージとして、相互結合網１２に送出する。Next, the second consistency maintenance control unit 44 determines whether the cache CM3 holds the latest block and the WS
It is checked whether it is the cache CMi that issued the message. At this time, since the cache CM3 holds the latest block and is not the cache CMi that has issued the WS message, the following processing is performed. The second consistency maintenance control unit 44 generates a header part of the IV message and supplies it to the second message transmission unit 42. The destination device number of the message header generated at this time is “010” indicating the cache CM3, the message identifier is an identifier indicating the IV, and the address and the requesting device number are the message stored in the second message receiving unit 41. The address of the header portion and the requesting device number (here, '000') are used. Second message transmitting unit 42
Sends the header section supplied from the second consistency maintenance control section 44 to the interconnection network 12 as a message.

【０１６０】次に、第２一貫性維持制御部４４は、キャ
ッシュＣＭ４が最新のブロックを保持しておりかつＷＳ
メッセージを発行したキャッシュＣＭｉではないかどう
かを検査する。この時、キャッシュＣＭ４は最新のブロ
ックを保持しておりまたＷＳメッセージを発行したキャ
ッシュＣＭｉではないので、前記したキャッシュＣＭ３
の場合と同じくＩＶメッセージのヘッダ部を生成する。
ただし、宛先装置番号はキャッシュＣＭ４を表す‘０１
１’となる。Next, the second consistency maintenance control unit 44 determines whether the cache CM4 holds the latest block and the WS
It is checked whether it is the cache CMi that issued the message. At this time, the cache CM4 holds the latest block and is not the cache CMi that has issued the WS message.
As in the case of (1), the header part of the IV message is generated.
However, the destination device number is “01” indicating the cache CM4.
1 '.

【０１６１】最後に、第２一貫性維持制御部４４は、第
２データ制御部４５に、メインメモリ４６の第２メッセ
ージ受信部４１が出力するアドレスから特定されるデー
タを、第２メッセージ受信部４１が供給するデータに書
き換えさせる。また、第２一貫性維持制御部４４は、デ
ィレクトリメモリ４３の書き込みを行い、ディレクトリ
ステートを‘ＷＳＰ’に、またディレクトリマップを
‘００１０’に、更新頻度値を‘０’に更新する。この
ディレクトリマップの値は、送信したＩＶメッセージの
数を表すものである。Finally, the second consistency maintaining control unit 44 sends the data specified from the address output by the second message receiving unit 41 of the main memory 46 to the second data receiving unit 41 is rewritten to the data supplied. Further, the second consistency maintenance control unit 44 writes the directory memory 43 and updates the directory state to “WSP”, the directory map to “0010”, and the update frequency value to “0”. The value of this directory map represents the number of transmitted IV messages.

【０１６２】ディレクトリステートが‘ＷＳＰ’であっ
た場合、ディレクトリマップおよび更新頻度値に関わら
ず、図２５に示すシーケンスで、メモリＭＭ２がキャッ
シュＣＭ１からのＷＳメッセージを受け取った場合の処
理をする。When the directory state is 'WSP', the process shown in FIG. 25 is performed when the memory MM2 receives the WS message from the cache CM1 regardless of the directory map and the update frequency value.

【０１６３】第２一貫性維持制御部４４は、まずＮＣＲ
メッセージのヘッダ部を生成し第２メッセージ送信部４
２に供給する。この時生成されるメッセージヘッダの宛
先装置番号は、第２メッセージ受信部４１に格納されて
いるメッセージヘッダ部の要求元装置番号となり（この
場合は‘０００’である）、メッセージ識別子はＮＣＲ
を表す識別子に、アドレスおよび要求元装置番号は第２
メッセージ受信部４１に格納されているメッセージヘッ
ダ部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。第２メッセージ送信部４２は、第
２一貫性維持制御部４４から供給されるヘッダ部をメッ
セージとして相互結合網１２に送出する。First, the second consistency maintenance control unit 44
Generates a message header and generates a second message transmitting unit 4
Feed to 2. The destination device number of the message header generated at this time is the requesting device number of the message header part stored in the second message receiving unit 41 (in this case, it is '000'), and the message identifier is NCR
The identifier and the requesting device number are the second
The address of the message header section stored in the message receiving section 41 and the requesting apparatus number (here, '00
0 '). The second message transmission unit 42 sends the header supplied from the second consistency maintenance control unit 44 to the interconnection network 12 as a message.

【０１６４】次に、メモリＭＭ２の第２一貫性維持制御
部４４が、第２メッセージ受信部４１にＷＢメッセージ
が取り込まれたのを検出した場合、第２メッセージ受信
部４１に格納されたヘッダ部のアドレスから、対応する
ブロックのディレクトリステートおよびディレクトリマ
ップおよび更新頻度値をディレクトリメモリ４３から読
み出し、その値によりどのような処理をするかを判断す
る。この時、ディレクトリステートが取り得る値は、方
法上‘Ｍ’または‘ＲＭＰ’に限定される。Next, when the second consistency maintenance control unit 44 of the memory MM2 detects that the WB message has been taken into the second message receiving unit 41, the header unit stored in the second message receiving unit 41 , The directory state, the directory map, and the update frequency value of the corresponding block are read from the directory memory 43, and what kind of processing is performed is determined based on the read value. At this time, the possible values of the directory state are limited to 'M' or 'RMP' in terms of method.

【０１６５】ディレクトリステートが‘Ｍ’の場合、更
新頻度値の値に関わらず、図２６に示すシーケンスで、
メモリＭＭ３がキャッシュＣＭ１からのＷＢメッセージ
を受け取った場合の処理をする。第２一貫性維持制御部
４４はディレクトリメモリ４３の書き込みを行い、ディ
レクトリステートをＣに、ディレクトリマップをどのキ
ャッシュＣＭｉもブロックを保持していないことを表す
‘００００’に、更新頻度値を‘０’に更新する。ま
た、第２一貫性維持制御部４４は、第２データ制御部４
５にＷＢメッセージに付加されていたブロックをメイン
メモリ４６の対応するブロックへ書き込ませる。When the directory state is “M”, regardless of the value of the update frequency value, the sequence shown in FIG.
The process is performed when the memory MM3 receives the WB message from the cache CM1. The second consistency maintenance control unit 44 writes the directory memory 43, sets the directory state to C, sets the directory map to “0000” indicating that no cache CMi holds a block, and sets the update frequency value to “0”. Update to '. Further, the second consistency maintenance control unit 44 includes the second data control unit 4.
5 causes the block added to the WB message to be written to the corresponding block in the main memory 46.

【０１６６】ディレクトリステートがＲＭＰであった場
合、ディレクトリマップおよび更新頻度値の値に関わら
ず、図２７に示すシーケンスで、メモリＭＭ３がキャッ
シュＣＭ１からのＷＢメッセージを受け取った場合の処
理をする。第２一貫性維持制御部４４は、第２データ制
御部４５にＷＢメッセージに付加されていたブロックを
メインメモリ４６の対応するブロックへ書き込ませるの
みとし、ディレクトリメモリ４３の更新は行わない。When the directory state is RMP, regardless of the values of the directory map and the update frequency value, the process shown in FIG. 27 is performed when the memory MM3 receives the WB message from the cache CM1. The second consistency maintenance control unit 44 only causes the second data control unit 45 to write the block added to the WB message to the corresponding block in the main memory 46, and does not update the directory memory 43.

【０１６７】次に、メモリＭＭ２の第２一貫性維持制御
部４４が、第２メッセージ受信部４１にＦＤメッセージ
が取り込まれたのを検出した場合、第２メッセージ受信
部４１に格納されたヘッダ部のアドレスから、対応する
ブロックのディレクトリステートおよびディレクトリマ
ップおよび更新頻度値をディレクトリメモリ４３から読
み出し、更新頻度値に関わらず、図１９に示すシーケン
スで、メモリＭＭ２がキャッシュＣＭ３からのＦＤメッ
セージを受け取った場合の処理をする。この時、ディレ
クトリステートが取り得る値は、方法上‘ＲＭＰ’に限
定される。Next, when the second consistency maintenance control unit 44 of the memory MM2 detects that the FD message has been taken into the second message receiving unit 41, the header unit stored in the second message receiving unit 41 , The directory state, the directory map, and the update frequency value of the corresponding block are read from the directory memory 43 from the address, and the memory MM2 receives the FD message from the cache CM3 in the sequence shown in FIG. 19 regardless of the update frequency value. Do the processing in case. At this time, the value that the directory state can take is limited to 'RMP' in terms of method.

【０１６８】第２一貫性維持制御部４４は、まずＳＤＲ
メッセージのヘッダ部を生成し第２メッセージ送信部４
２に供給する。この時生成されるメッセージヘッダの宛
先装置番号は、第２メッセージ受信部４１に格納されて
いるメッセージヘッダ部の要求元装置番号となり（この
場合は‘０００’である）、メッセージ識別子はＳＤＲ
を表す識別子に、アドレスおよび要求元装置番号は第２
メッセージ受信部４１に格納されているメッセージヘッ
ダ部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。また、第２一貫性維持制御部４４
は、第２データ制御部４５に対して、ＦＤメッセージに
付加されていたブロックをメインメモリ４６の対応する
ブロックへ書き込ませる。第２データ制御部４５はメイ
ンメモリ４６への書き込みを行うと同時に、ＦＤメッセ
ージに付加されていたブロックをＳＤＲメッセージのデ
ータ部として第２メッセージ送信部４２にも供給する。
第２メッセージ送信部４２は、第２一貫性維持制御部４
４から供給されるヘッダ部と第２データ制御部４５から
供給されるデータ部をあわせて、相互結合網１２にメッ
セージを送出する。また、第２一貫性維持制御部４４
は、ディレクトリメモリ４３の書き込みを行い、ディレ
クトリステートをＣに、ディレクトリマップの値を‘１
１０１’に、更新頻度値を‘０’に更新する。このディ
レクトリマップの値は、ＦＤメッセージを受け取る直前
のディレクトリマップの値に対して、第２メッセージ受
信部４１に格納されている要求元装置番号から特定され
るキャッシュＣＭ１に対応するビットを‘１’にする操
作を行った結果得られる値である。First, the second consistency maintenance control unit 44
Generates a message header and generates a second message transmitting unit 4
Feed to 2. The destination device number of the message header generated at this time is the requesting device number of the message header portion stored in the second message receiving unit 41 (in this case, “000”), and the message identifier is SDR
The identifier and the requesting device number are the second
The address of the message header section stored in the message receiving section 41 and the requesting apparatus number (here, '00
0 '). Also, the second consistency maintenance control unit 44
Causes the second data control unit 45 to write the block added to the FD message to the corresponding block in the main memory 46. The second data control unit 45 writes the data in the main memory 46 and, at the same time, supplies the block added to the FD message to the second message transmission unit 42 as a data portion of the SDR message.
The second message transmitting unit 42 includes the second consistency maintenance control unit 4
4 together with the data section supplied from the second data control section 45, and sends a message to the interconnection network 12. Also, the second consistency maintenance control unit 44
Writes the directory memory 43, sets the directory state to C, and sets the value of the directory map to '1'.
At 101 ', the update frequency value is updated to' 0 '. The value of this directory map is set to a bit corresponding to the cache CM1 specified by the request source device number stored in the second message receiving unit 41 by “1” with respect to the value of the directory map immediately before receiving the FD message. Is a value obtained as a result of performing the operation of

【０１６９】次に、メモリＭＭ２の第２一貫性維持制御
部４４が、第２メッセージ受信部４１にＡＣＫメッセー
ジが取り込まれたのを検出した場合、第２メッセージ受
信部４１に格納されたヘッダ部のアドレスから、対応す
るブロックのディレクトリステートおよびディレクトリ
マップおよび更新頻度値をディレクトリメモリ４３から
読み出し、その値によりどのような処理をするかを判断
する。この時、ディレクトリステートが取り得る値は、
方法上‘ＷＳＰ’または‘ＲＭＰ’に限定される。Next, when the second consistency maintaining control unit 44 of the memory MM2 detects that the ACK message has been taken into the second message receiving unit 41, the header unit stored in the second message receiving unit 41 , The directory state, the directory map, and the update frequency value of the corresponding block are read from the directory memory 43, and what kind of processing is performed is determined based on the read value. At this time, the possible values of the directory state are
Methodically limited to 'WSP' or 'RMP'.

【０１７０】ディレクトリステートが‘ＲＭＰ’の場
合、更新頻度値に関わらず、図２０に示すシーケンス
で、メモリＭＭ２がキャッシュＣＭ３からのＡＣＫメッ
セージを受け取った場合の処理をする。When the directory state is 'RMP', the process shown in FIG. 20 is performed when the memory MM2 receives the ACK message from the cache CM3 regardless of the update frequency value.

【０１７１】第２一貫性維持制御部４４は、まずＥＤＲ
メッセージのヘッダ部を生成し第２メッセージ送信部４
２に供給する。この時生成されるメッセージヘッダの宛
先装置番号は、第２メッセージ受信部４１に格納されて
いるメッセージヘッダ部の要求元装置番号となり（この
場合は‘０００’である）、メッセージ識別子はＥＤＲ
を表す識別子に、アドレスおよび要求元装置番号は第２
メッセージ受信部４１に格納されているメッセージヘッ
ダ部のアドレスおよび要求元装置番号（ここでは‘００
０’である）となる。また、第２一貫性維持制御部４４
は、第２データ制御部４５に対して、メインメモリ４６
から第２メッセージ受信部４１に格納されているメッセ
ージヘッダ部のアドレスで特定されるブロックの読み出
しを指示する。第２データ制御部４５は読み出したブロ
ックをＥＤＲメッセージのデータ部として第２メッセー
ジ送信部４２に供給する。第２メッセージ送信部４２
は、第２一貫性維持制御部４４から供給されるヘッダ部
と第２データ制御部４５から供給されるデータ部をあわ
せて、相互結合網１２にメッセージを送出する。また、
第２一貫性維持制御部４４は、ディレクトリメモリ４３
の書き込みを行い、ディレクトリステートをＭに、また
ディレクトリマップを‘０００１’に、更新頻度値を
‘０’に更新する。このディレクトリマップの値は、第
２メッセージ受信部４１に格納されているメッセージヘ
ッダ部の要求元装置番号で特定されるキャッシュＣＭｉ
（ここではキャッシュＣＭ１である）に対応するビット
を‘１’とし、他のビットを‘０’とする操作を行った
結果得られる値である。The second consistency maintenance control unit 44 first sets the EDR
Generates a message header and generates a second message transmitting unit 4
Feed to 2. The destination device number of the message header generated at this time is the request source device number of the message header portion stored in the second message receiving unit 41 (in this case, it is “000”), and the message identifier is EDR.
The identifier and the requesting device number are the second
The address of the message header section stored in the message receiving section 41 and the requesting apparatus number (here, '00
0 '). Also, the second consistency maintenance control unit 44
Is provided to the second data control unit 45 by the main memory 46.
To read a block specified by the address of the message header section stored in the second message receiving section 41. The second data control unit 45 supplies the read block to the second message transmitting unit 42 as a data portion of the EDR message. Second message transmitting unit 42
Sends a message to the interconnection network 12 together with the header supplied from the second consistency maintenance controller 44 and the data supplied from the second data controller 45. Also,
The second consistency maintenance control unit 44 stores the directory memory 43
To update the directory state to M, the directory map to '0001', and the update frequency value to '0'. The value of this directory map is stored in the cache CMi specified by the request source device number in the message header stored in the second message receiver 41.
This is a value obtained as a result of performing an operation of setting the bit corresponding to (here, the cache CM1) to “1” and setting the other bits to “0”.

【０１７２】ディレクトリステートが‘ＷＳＰ’で、デ
ィレクトリマップが‘０００１’でない場合、更新頻度
値の値に関わらず、図２４に示すシーケンスでメモリＭ
Ｍ２がキャッシュＣＭ３が発行したＡＣＫメッセージを
受け取った場合の処理をする。When the directory state is “WSP” and the directory map is not “0001”, the memory M is processed in the sequence shown in FIG. 24 regardless of the update frequency value.
A process is performed when M2 receives the ACK message issued by the cache CM3.

【０１７３】第２一貫性維持制御部４４は、ディレクト
リメモリ４３の書き込みを行い、ディレクトリステート
はそのままの‘ＷＳＰ’とするが、ディレクトリマップ
は前ディレクトリマップの値をデクリメントした値（こ
こでは‘０００１’である）に、更新頻度値は‘０’に
更新する。The second consistency maintaining control unit 44 writes the directory memory 43 and keeps the directory state as “WSP”, but the directory map is a value obtained by decrementing the value of the previous directory map (here, “0001”). '), The update frequency value is updated to' 0 '.

【０１７４】次にディレクトリステートが‘ＷＳＰ’
で、ディレクトリマップの値が‘０００１’であった場
合、更新頻度値の値に関わらず、図２４に示すシーケン
スでメモリＭＭ２がキャッシュＣＭ４が発行したＡＣＫ
メッセージを受け取った場合の処理をする。Next, the directory state is set to 'WSP'.
If the value of the directory map is '0001', the memory MM2 issues an ACK issued by the cache CM4 in the sequence shown in FIG. 24 regardless of the value of the update frequency value.
Perform processing when a message is received.

【０１７５】第２一貫性維持制御部４４はまず、ＣＲメ
ッセージのヘッダ部を生成し第２メッセージ送信部４２
に供給する。この時生成されるメッセージヘッダの宛先
装置番号は、第２メッセージ受信部４１に格納されてい
るメッセージヘッダ部の要求元装置番号となり（この場
合は‘０００’である）、メッセージ識別子はＣＲを表
す識別子に、アドレスおよび要求元装置番号は第２メッ
セージ受信部４１に格納されているメッセージヘッダ部
のアドレスおよび要求元装置番号（ここでは‘０００’
である）となる。第２メッセージ送信部４２、第２一貫
性維持制御部４４から供給されるヘッダ部をメッセージ
として相互結合網１２に送出する。また、第２一貫性維
持制御部４４は、ディレクトリメモリ４３の書き込みを
行い、ディレクトリステートをＭに、またディレクトリ
マップを‘０００１’に、更新頻度値は‘０’に更新す
る。このディレクトリマップの値は、第２メッセージ受
信部１に格納されたヘッダ部の要求元装置番号から特定
されるキャッシュＣＭｉ（ここではキャッシュＣＭ１で
ある）に対応するビットを‘１’とし、他のビットを
‘０’とする操作を行った結果得られる値である。First, the second consistency maintenance control unit 44 generates a header part of the CR message and generates the header part of the CR message.
To supply. The destination device number of the message header generated at this time is the request source device number of the message header portion stored in the second message receiving unit 41 (in this case, it is '000'), and the message identifier indicates CR. In the identifier, the address and the requesting device number are the address of the message header portion stored in the second message receiving unit 41 and the requesting device number (here, '000').
). The header part supplied from the second message transmission unit 42 and the second consistency maintenance control unit 44 is sent to the interconnection network 12 as a message. Further, the second consistency maintenance control unit 44 writes the directory memory 43, and updates the directory state to M, the directory map to “0001”, and the update frequency value to “0”. The value of this directory map is such that the bit corresponding to the cache CMi (here, the cache CM1) specified from the requesting device number in the header portion stored in the second message receiving unit 1 is “1”, and the other bits are “1”. This is a value obtained as a result of performing an operation of setting a bit to “0”.

【０１７６】次に、本発明の第３の実施の形態の効果に
ついて説明する。Next, the effect of the third embodiment of the present invention will be described.

【０１７７】例えば、キャッシュＣＭ１のブロックの状
態が共有状態でありキャッシュＣＭ１とメモリＭＭ２に
のみ最新のブロックが存在する状態で、プロセッサＰＲ
１が連続して書き込みを行い、その間他のプロセッサＰ
Ｒｉがアクセスを行わなかった場合を考える。この場
合、第１の実施の形態におけるデータ一貫性維持制御方
法では、書き込みの度に書き込み要求メッセージがキャ
ッシュＣＭ１からメモリＭＭ２に発行される。そのた
め、この場合のデータ一貫性維持制御のためのメッセー
ジ数が増加するという問題がある。また、第２の実施の
形態におけるデータ一貫性維持制御方式では、最初の２
回の書き込みはメモリにも反映されるが、３回目以降の
書き込みはメモリに反映されない。そのため実質上２回
目の書き込み以降はメモリＭＭ２に最新のブロックが存
在しない状態となる。そのため、その後に他のプロセッ
サＰＲｉがアクセスを行った場合に、メモリＭＭ２に最
新のブロックが存在しないので、この場合、キャッシュ
ミスが発生してからプロセッサにデータが応答されるま
でにかかる時間が長くなる。For example, in a state where the block state of the cache CM1 is a shared state and the latest block exists only in the cache CM1 and the memory MM2, the processor PR
1 writes continuously, while the other processors P
Consider the case where Ri did not access. In this case, in the data consistency maintaining control method according to the first embodiment, a write request message is issued from the cache CM1 to the memory MM2 every time a write is performed. Therefore, there is a problem that the number of messages for data consistency maintenance control in this case increases. Further, in the data consistency maintaining control method according to the second embodiment, the first 2
The first write is reflected in the memory, but the third and subsequent writes are not reflected in the memory. Therefore, after the second writing, the latest block does not exist in the memory MM2. Therefore, when another processor PRi makes an access thereafter, the latest block does not exist in the memory MM2. In this case, the time required from the occurrence of a cache miss to the response of data to the processor is long. Become.

【０１７８】第３の実施の形態におけるデータ一貫性維
持制御方法では、パラメータである更新頻度上限値をＮ
に設定した場合、最初のＮ＋１回の書き込みはメモリＭ
Ｍ２にも反映される。そのためＮ＋１回の書き込みが行
われるまで、最新のブロックがメモリＭＭ２に存在する
状態となる。そのため、その間に他のプロセッサＰＲｉ
がアクセスを行った場合、最新のブロックがメモリＭＭ
２に存在するので、キャッシュミスが発生してからプロ
セッサにデータが応答されるまでにかかる時間を短縮で
きる。また、その間アクセスがなかった場合、Ｎ＋２回
目からは書き込みはメモリＭＭ２に反映されない。その
ため、この場合のメッセージの増加を防ぐことができ
る。In the data consistency maintenance control method according to the third embodiment, the update frequency upper limit value
, The first N + 1 write operations are performed in the memory M
It is also reflected in M2. Therefore, the latest block remains in the memory MM2 until N + 1 times of writing are performed. Therefore, other processors PRi
Access, the latest block is the memory MM
2, the time required from the occurrence of a cache miss to the response of data to the processor can be reduced. If no access is made during that time, the writing is not reflected in the memory MM2 from the (N + 2) th time. Therefore, an increase in the number of messages in this case can be prevented.

【０１７９】[0179]

【発明の効果】第１の効果は、プロセッサの読み出しに
よりキャッシュミスが発生した場合に、キャッシュから
プロセッサにデータが応答されるまでにかかる時間を短
縮できることにある。The first effect is that when a cache miss occurs due to the reading of the processor, the time required for the cache to return data to the processor can be reduced.

【０１８０】その理由は、プロセッサが共有しているブ
ロックに対して書き込みを行ったときに、メモリにも書
き込みを反映し最新のブロックが存在する状態としてい
るためである。The reason is that, when writing is performed on a block shared by the processor, the writing is reflected on the memory and the latest block exists.

【０１８１】第２の効果は、プロセッサの読み出しによ
りキャッシュミスが発生した場合に生成されるデータ一
貫性維持制御のためのメッセージを削減できることにあ
る。The second effect is that the number of messages for maintaining data consistency control generated when a cache miss occurs due to the reading of the processor can be reduced.

【０１８２】その理由は、プロセッサが共有しているブ
ロックに対して書き込みを行ったときに、メモリにも書
き込みを反映し最新のブロックが存在する状態としてい
るためである。The reason is that when writing is performed on a block shared by the processor, the writing is reflected in the memory and the latest block exists.

【０１８３】第３の効果は、プロセッサの書き込みによ
り発生するメッセージの数の増加を抑えることができる
ことにある。A third effect is that an increase in the number of messages generated by writing by the processor can be suppressed.

【０１８４】その理由は、プロセッサが実際に複数のキ
ャッシュで共有されているブロックに対して連続して書
き込みを行い、またその間他のキャッシュがアクセスを
行わなかった場合に、書き込みをメモリに反映するのを
途中で打ち切るためである。The reason is that when the processor actually writes continuously to a block shared by a plurality of caches, and the other cache does not access during that time, the write is reflected in the memory. In order to terminate the process.

【０１８５】第４の効果は、第１および第２の効果を強
くするか、第３の効果を強くするかを調整できることに
ある。The fourth effect is that it is possible to adjust whether the first and second effects are strengthened or the third effect is strengthened.

【０１８６】その理由は、プロセッサが実際に複数のキ
ャッシュで共有されているブロックに対して連続して書
き込みを行い、またその間他キャッシュがアクセスを行
わなかった場合に、書き込みをメモリに反映するのを何
回で打ち切るかパラメータで設定できるためである。The reason is that if the processor actually writes continuously to a block shared by a plurality of caches and the other cache does not access during that time, the write is reflected in the memory. The number of times to terminate can be set by a parameter.

【図面の簡単な説明】[Brief description of the drawings]

【図１】従来および本発明に関わるマルチプロセッサシ
ステムの構成説明図である。FIG. 1 is an explanatory diagram of a configuration of a multiprocessor system according to the related art and the present invention.

【図２】本発明に関わるキャッシュの構成説明図であ
る。FIG. 2 is an explanatory diagram of a configuration of a cache according to the present invention.

【図３】本発明に関わるメモリの構成説明図である。FIG. 3 is an explanatory diagram of a configuration of a memory according to the present invention.

【図４】ディレクトリマップの値と保持しているキャッ
シュの関係を表す図。FIG. 4 is a diagram showing a relationship between a value of a directory map and a held cache.

【図５】第１の実施の形態におけるデータ一貫性維持制
御方法のメッセージヘッダの構成を説明する図。FIG. 5 is an exemplary view for explaining the configuration of a message header in the data consistency maintaining control method according to the first embodiment;

【図６】第１の実施の形態におけるデータ一貫性維持制
御方法でキャッシュミスの場合に置き換えの対象となっ
たブロックをメモリに書き戻す場合のシーケンスフロー
である。FIG. 6 is a sequence flow in a case where a block to be replaced is written back to a memory in the case of a cache miss in the data coherence maintaining control method according to the first embodiment.

【図７】第１の実施の形態におけるデータ一貫性維持制
御方法でキャッシュミスの場合に置き換えの対象となっ
たブロックをメモリに書き戻す場合のシーケンスフロー
である。FIG. 7 is a sequence flow in a case where a block to be replaced is written back to a memory in the case of a cache miss in the data coherence maintaining control method according to the first embodiment.

【図８】第１の実施の形態におけるキャッシュミスの場
合にキャッシュとメモリの間でやり取りされるメッセー
ジのシーケンスフローである。FIG. 8 is a sequence flow of a message exchanged between a cache and a memory in the case of a cache miss in the first embodiment.

【図９】第１の実施の形態におけるキャッシュミスの場
合にキャッシュとメモリの間でやり取りされるメッセー
ジのシーケンスフローである。FIG. 9 is a sequence flow of a message exchanged between a cache and a memory in the case of a cache miss in the first embodiment.

【図１０】第１の実施の形態におけるキャッシュミスの
場合にキャッシュとメモリの間でやり取りされるメッセ
ージのシーケンスフローである。FIG. 10 is a sequence flow of a message exchanged between a cache and a memory in the case of a cache miss in the first embodiment.

【図１１】第１の実施の形態におけるキャッシュミスの
場合にキャッシュとメモリの間でやり取りされるメッセ
ージのシーケンスフローである。FIG. 11 is a sequence flow of a message exchanged between a cache and a memory in the case of a cache miss in the first embodiment.

【図１２】第１の実施の形態におけるキャッシュミスの
場合にキャッシュとメモリの間でやり取りされるメッセ
ージのシーケンスフローである。FIG. 12 is a sequence flow of a message exchanged between a cache and a memory in the case of a cache miss in the first embodiment.

【図１３】第１の実施の形態におけるライトシェアード
の場合にキャッシュとメモリの間でやり取りされるメッ
セージのシーケンスフローである。FIG. 13 is a sequence flow of a message exchanged between a cache and a memory in the case of write sharing in the first embodiment.

【図１４】第１の実施の形態におけるライトシェアード
の場合にキャッシュとメモリの間でやり取りされるメッ
セージのシーケンスフローである。FIG. 14 is a sequence flow of a message exchanged between a cache and a memory in the case of write sharing in the first embodiment.

【図１５】第１の実施の形態におけるライトシェアード
の場合にキャッシュとメモリの間でやり取りされるメッ
セージのシーケンスフローである。FIG. 15 is a sequence flow of a message exchanged between a cache and a memory in the case of write sharing in the first embodiment.

【図１６】第２の実施の形態におけるデータ一貫性維持
制御方法の動作を説明する図。FIG. 16 is a view for explaining the operation of a data consistency maintaining control method according to the second embodiment;

【図１７】第３の実施の形態におけるキャッシュミスの
場合にキャッシュとメモリの間でやり取りされるメッセ
ージのシーケンスフローである。FIG. 17 is a sequence flow of a message exchanged between a cache and a memory in the case of a cache miss in the third embodiment.

【図１８】第３の実施の形態におけるキャッシュミスの
場合にキャッシュとメモリの間でやり取りされるメッセ
ージのシーケンスフローである。FIG. 18 is a sequence flow of a message exchanged between a cache and a memory in the case of a cache miss in the third embodiment.

【図１９】第３の実施の形態におけるキャッシュミスの
場合にキャッシュとメモリの間でやり取りされるメッセ
ージのシーケンスフローである。FIG. 19 is a sequence flow of a message exchanged between a cache and a memory in the case of a cache miss in the third embodiment.

【図２０】第３の実施の形態におけるキャッシュミスの
場合にキャッシュとメモリの間でやり取りされるメッセ
ージのシーケンスフローである。FIG. 20 is a sequence flow of a message exchanged between a cache and a memory in the case of a cache miss in the third embodiment.

【図２１】第３の実施の形態におけるキャッシュミスの
場合にキャッシュとメモリの間でやり取りされるメッセ
ージのシーケンスフローである。FIG. 21 is a sequence flow of a message exchanged between a cache and a memory in the case of a cache miss in the third embodiment.

【図２２】第３の実施の形態におけるライトシェアード
の場合にキャッシュとメモリの間でやり取りされるメッ
セージのシーケンスフローである。FIG. 22 is a sequence flow of a message exchanged between a cache and a memory in the case of write sharing in the third embodiment.

【図２３】第３の実施の形態におけるライトシェアード
の場合にキャッシュとメモリの間でやり取りされるメッ
セージのシーケンスフローである。FIG. 23 is a sequence flow of a message exchanged between a cache and a memory in the case of write sharing in the third embodiment.

【図２４】第３の実施の形態におけるライトシェアード
の場合にキャッシュとメモリの間でやり取りされるメッ
セージのシーケンスフローである。FIG. 24 is a sequence flow of a message exchanged between a cache and a memory in the case of write sharing in the third embodiment.

【図２５】第３の実施の形態におけるライトシェアード
の場合にキャッシュとメモリの間でやり取りされるメッ
セージのシーケンスフローである。FIG. 25 is a sequence flow of a message exchanged between a cache and a memory in the case of write sharing in the third embodiment.

【図２６】第３の実施の形態におけるデータ一貫性維持
方法でキャッシュミスの場合に置き換えの対象となった
ブロックをメモリに書き戻す場合のシーケンスフローで
ある。FIG. 26 is a sequence flow in a case where a block to be replaced is written back to a memory in the case of a cache miss in the data consistency maintaining method according to the third embodiment.

【図２７】第３の実施の形態におけるデータ一貫性維持
方法でキャッシュミスの場合に置き換えの対象となった
ブロックをメモリに書き戻す場合のシーケンスフローで
ある。FIG. 27 is a sequence flow for writing back a block to be replaced in a memory in the case of a cache miss in the data consistency maintaining method according to the third embodiment.

【符号の説明】[Explanation of symbols]

ＰＲｉプロセッサＣＭｉキャッシュＭＭｉメモリ１２相互結合網２１メモリアクセス管理部２２タグメモリ２３第１一貫性維持制御部２４第１データ制御部２５キャッシュメモリ２６第１メッセージ受信部２７第１メッセージ送信部４１第２メッセージ受信部４２第２メッセージ送信部４３ディレクトリメモリ４４第２一貫性維持制御部４５第２データ制御部４６メインメモリ PRi Processor CMi Cache MMi Memory 12 Interconnection Network 21 Memory Access Manager 22 Tag Memory 23 First Consistency Maintainer 24 First Data Controller 25 Cache Memory 26 First Message Receiver 27 First Message Transmitter 41 Second Message receiving unit 42 Second message transmitting unit 43 Directory memory 44 Second consistency maintenance control unit 45 Second data control unit 46 Main memory

Claims

【特許請求の範囲】[Claims]

【請求項１】キャッシュを備えたプロセッサとメモリが
複数相互結合網で接続されたマルチプロセッサシステム
におけるディレクトリ方式のデータ一貫性維持制御方法
において、キャッシュにおいて、保持しているブロックが複数のプ
ロセッサのキャッシュに保持されている共有状態にある
のか当該プロセッサのキャッシュにのみ存在する非共有
状態にあるのかブロック毎に管理し、メモリにおいて、どのプロセッサがブロックを保持して
いるか、最新のデータがメモリに存在するかどうかブロ
ック毎に管理し、プロセッサがキャッシュのあるブロックに対して書き込
みを行った際に、当該キャッシュのブロックの状態が非共有状態にある場
合は当該キャッシュのブロックに書き込みを反映し、当該キャッシュのブロックの状態が共有状態にある場合
は、当該キャッシュおよびメモリのブロックに書き込み
を反映し、他プロセッサのキャッシュにあるブロックを
無効化し、書き込みを行ったプロセッサのキャッシュに
あるブロックの状態を共有状態のままとすることを特徴
とするデータ一貫性維持制御方法。1. A directory type data coherence control method in a multiprocessor system in which a processor having a cache and a memory are connected by a plurality of interconnection networks, wherein a cache holds a cache of a plurality of processors. It manages for each block whether it is in a shared state held in the cache or in a non-shared state that exists only in the cache of the processor, and in the memory, which processor holds the block and the latest data exists in the memory If the processor writes to a block in the cache and the state of the block in the cache is in a non-shared state, the write is reflected in the block in the cache and the Cache block status is shared In this case, the writing is reflected in the cache and the memory block, the block in the cache of the other processor is invalidated, and the state of the block in the cache of the writing processor remains in the shared state. Data consistency maintenance control method.

【請求項２】キャッシュを備えたプロセッサとメモリが
複数相互結合網で接続されたマルチプロセッサシステム
におけるディレクトリ方式のデータ一貫性維持制御方法
において、キャッシュにおいて、保持しているブロックが複数のプ
ロセッサのキャッシュに保持されている共有状態にある
のか当該プロセッサのキャッシュにのみ存在する非共有
状態にあるのかブロック毎に管理し、メモリにおいて、どのプロセッサがブロックを保持して
いるか、最新のデータがメモリに存在するかどうかブロ
ック毎に管理し、プロセッサがキャッシュのあるブロックに対して書き込
みを行った際に、当該キャッシュのブロックの状態が非
共有状態の場合は当該キャッシュのブロックに書き込み
を反映し、当該キャッシュのブロックの状態が共有状態にあり、メ
モリで管理している情報が他のプロセッサのキャッシュ
がブロックを保持していることを示している場合、当該
キャッシュおよびメモリのブロックに書き込みを反映
し、他のプロセッサのキャッシュがブロックを保持して
いた場合のブロックを無効化し、書き込みが行われたキ
ャッシュのブロックの状態を共有状態のままとし、当該キャッシュのブロックの状態が共有状態にあり、メ
モリで管理している情報が他のプロセッサのキャッシュ
がブロックを保持していないことを示している場合、当
該キャッシュおよびメモリのブロックに書き込みを反映
し、書き込みが行われたキャッシュのブロックの状態を
非共有状態に遷移させることを特徴とするデータ一貫性
維持制御方法。2. A directory-based data coherence control method in a multiprocessor system in which a processor having a cache and a memory are connected by a plurality of interconnection networks, wherein a cache holds a cache of a plurality of processors. It manages for each block whether it is in a shared state held in the cache or in a non-shared state that exists only in the cache of the processor, and in the memory, which processor holds the block and the latest data exists in the memory If the processor writes to a certain block in the cache and the state of the block in the cache is in a non-shared state, the write is reflected in the block in the cache and the Block status is shared If the information managed in the memory indicates that the cache of another processor holds the block, the write is reflected in the cache and the block of the memory, and the cache of the other processor holds the block. If the block is invalidated, the state of the block in the cache where the write was performed remains in the shared state, the state of the block in the cache is in the shared state, and the information managed in the memory is stored in another processor. When the cache indicates that the block does not hold the block, the write is reflected in the cache and the block of the memory, and the state of the block of the cache where the write is performed is changed to the non-shared state. Data consistency maintenance control method.

【請求項３】キャッシュを備えたプロセッサとメモリが
複数相互結合網で接続されたマルチプロセッサシステム
におけるディレクトリ方式のデータ一貫性維持制御方法
において、キャッシュにおいて、保持しているブロックが複数のプ
ロセッサのキャッシュに保持されている共有状態にある
のか当該プロセッサのキャッシュにのみ存在する非共有
状態にあるのかブロック毎に管理し、メモリにおいて、どのプロセッサがブロックを保持して
いるか、最新のデータがメモリに存在するかどうか、更
新頻度値、をブロック毎に管理し、前記更新頻度値は、メモリで管理している情報がある１
プロセッサのキャッシュがブロックを保持し最新のデー
タがメモリに存在することを示している場合にブロック
をキャッシュに保持する当該プロセッサから書き込みの
反映が行われた回数を記録し、他のプロセッサからアク
セスがあった場合は回数を０に戻し、当該キャッシュのブロックの状態が非共有状態の場合は
当該キャッシュのブロックに書き込みを反映し、当該キャッシュのブロックの状態が共有状態にあり、メ
モリで管理している情報が他のプロセッサのキャッシュ
がブロックを保持していることを示している場合は、当
該キャッシュおよびメモリのブロックに書き込みを反映
し、他のプロセッサのキャッシュがブロックを保持して
いた場合のブロックを無効化し、書き込みが行われたキ
ャッシュのブロックの状態を共有状態のままとし、当該キャッシュのブロックの状態が共有状態にあり、メ
モリで管理している情報が他のプロセッサのキャッシュ
がブロックを保持していないことを示し、更新頻度値が
ある一定値より小さい場合は、当該キャッシュおよびメ
モリのブロックに書き込みを反映し、更新頻度値をイン
クリメントし、書き込みが行われたキャッシュのブロッ
クの状態を共有状態のままとし、当該キャッシュのブロックの状態が共有状態にあり、メ
モリで管理している情報が他のプロセッサのキャッシュ
がブロックを保持していないことを示し、更新頻度値が
ある一定値と一致する場合は、当該キャッシュおよびメ
モリのブロックに書き込みを反映し、書き込みが行われ
たキャッシュのブロックの状態を非共有状態に遷移させ
る、ことを特徴とするデータ一貫性維持制御方法。3. A directory type data coherence control method in a multiprocessor system in which a processor having a cache and a memory are connected by a plurality of interconnection networks, wherein a cache holds a cache of a plurality of processors. It manages for each block whether it is in a shared state held in the cache or in a non-shared state that exists only in the cache of the processor, and in the memory, which processor holds the block and the latest data exists in the memory The update frequency value is managed for each block, and the update frequency value includes information managed in a memory.
If the cache of the processor holds the block and indicates that the latest data is present in the memory, the number of times that the write is reflected from the processor that holds the block in the cache is recorded. If there is, the count is returned to 0. If the status of the cache block is non-shared, the write is reflected in the cache block. The status of the cache block is shared and managed by the memory. If the information indicates that the cache of another processor holds the block, the write is reflected in the cache and the block of the memory, and the block when the cache of the other processor holds the block. Invalidates the state of the block in the cache where the If the status of the block in the cache is in the shared state, the information managed in the memory indicates that the cache of another processor does not hold the block, and the update frequency value is smaller than a certain value, The cache and the block of the memory reflect the write, the update frequency value is incremented, the state of the block of the cache where the write is performed remains in the shared state, the state of the block of the cache is the shared state, and the memory is Indicates that the cache of another processor does not hold the block, and if the update frequency value matches a certain value, the write is reflected in the cache and the memory block, and the write is Data that changes the state of a cache block that has been performed to a non-shared state. Transmural of maintaining control method.