ITVA960022A1 - Stringa potenziometrica mos-resistiva compensata e convertitore digitale/analogico impiegante tale stringa - Google Patents

Description

“STRINGA POTENZIO METRICA MOS-RESISTIVA COMPENSATA E CONVERTITORE DIGITALE/ANALOGICO IMPIEGANTE TALE STRINGA”

La presente invenzione concerne in generale i circuiti integrati ed in particolare i convertitori digitale/analogico e analogico-digitale.

Le stringhe potenziometriche integrate sono' comunemente impiegate per realizzare circuiti di conversione digitale/analogica e analogica/digitale. La stringa potenziometrica resistiva essendo impiegata per discretizzare una tensione applicata ai capi della stringa potenziometrica.

Per realizzare convertitori con un numero di bit fino ad 8 la forma di realizzazione della stringa potenziometrica resistiva comunemente usata è quella impiegante 2<n >resistenze collegate in serie e quindi integrate sotto forma di un’unica stringa resistiva. Nei casi in cui sia necessario un numero di bit superiore, la dimensione lineare della resistenza integrata diverrebbe troppo grande con il conseguente insorgere di problemi di occupazione d’aria di silicio, ma soprattutto di difficoltà nel mantenere sotto controllo parametri essenziali quali la linearità differenziale ed integrale della stringa potenziometrica. In questi casi, l’approccio comunemente usato è quello di suddividere il convertitore (DAC) in due strutture connesse in cascata tra loro. Il primo DAC è realizzato mediante una prima stringa resistiva che consente la conversione dei primi p bit più significativi. Una seconda stringa resistiva è quindi connessa in cascata alla precedente per consentire la conversione dei restanti m bit meno significativi (p+m=n).

Le diverse architetture note differiscono essenzialmente nel modo in

cui le due stringhe resistive sono connesse tra di loro. Nelle Figure 1a, 1b

e 1c sono schematizzate le soluzioni più comunemente adottate. Queste

soluzioni note pur alleviando i problemi connessi ad una altrimenti

eccessiva lunghezza di un’unica stringa potenziometrica integrata,

richiedono comunque una notevole area di silicio per la loro integrazione e

comportano pesanti requisiti di compensazione dei mismatch tra i distinti

valori di resistenza.

Scopo primario della presente invenzione è di fornire una struttura di

stringa potenziometrica per realizzare DAC ad elevato numero di bit che

offra una consistente riduzione dell’area di silicio occupata e faciliti la

compensazione dei mismatch.

Questo obiettivo è pienamente raggiunto dalla struttura oggetto della

presente invenzione caratterizzata dal fatto che comprende una prima

stringa resistiva per realizzare un primo DAC per la conversione di un

primo numero di bit più significativi e da una seconda stringa

potenziometrica funzionalmente connessa in cascata alla prima composta

da transistori MOS.

La struttura dell’invenzione consente di connettere tra loro i due DAC

in cascata sfruttando gli stessi transistori MOS che compongono la seconda stringa potenziometrica ovvero il secondo DAC, evitando l'introduzione di interruttori o amplificatori operazionali che costituiscono essi stessi fonti di errori. Inoltre la struttura dell’invenzione si presta in modo eccellente al’implementazione di circuiti di compensazione degli . errori di linearità differenziale ed integrale.

I diversi aspetti e vantaggi del circuito dei l’invenzione risulteranno ancor più evidenti attraverso la seguente descrizione di alcune importanti forme di realizzazione e facendo riferimento ai disegni allegati, nei quali: le Figure 1a, 1b e 1c mostrano come già menzionato, altrettanti schemi di realizzazione delle stringhe potenziostatiche resistive di due DAC in cascata per elevato numero di bit;

la Figura 2 mostra uno schema di principiò di un convertitore DAC realizzato secondo la presente invenzione;

la Figura 3 è uno schema elettrico parziale che mette in risalto la resistenza serie degli interruttori costituente un elemento di errore;

la Figura 3b è uno schema parziale che evidenzia la duplice funzione dei transistori MOS della seconda stringa potenziometrica MOS-resistiva dello schema dei DAC dell’invenzione;

la Figura 4 è uno schema semplificato che mostra la peculiarità del funzionamento del convertitore dell’invenzione;

la Figura 5 è uno schema funzionale di un circuito convertitore dell’invenzione secondo una forma preferita di realizzazione che include dispositivi di compensazione;

la Figura 6 mostra in forma schematica il circuito equivalente del DAC della Figura 5;

la Figura 7 è uno schema parziale che mette in evidenza il circuito di compensazione dello schema della Figura 5.

Lo schema di principio di un DAC realizzato secondo la presente invenzione può essere analizzato facendo riferimento allo scema esemplificativo della Fig.2, per un DAC a n=p+m bits. Teoricamente non esistono limitazioni alla scelta dei valori da assegnare alle variabili m e p e sia la descrizione che segue sia gli schemi delle figure devono essere intesi come puramente illustrativi e non limitativi deH’ambito di tutela della presente invenzione come definito nelle rivendicazioni.

Come facilmente osservabile dallo schema della Fig.2, il circuito si compone di 2<P >resistenze in serie che, per motivi di precisione, possono essere normalmente realizzate sottoforma di uria <'>ùnica striscia (strip) resistiva fornita di 2<P>+1 prese di contatto (denomineremo qui di seguito la resistenza totale con R1). Da queste prese (taps) e’ possibile derivare 2<P>+1 livelli di tensione accurati.

I restanti m bit del DAC vengono implementati realizzando un secondo DAC in cascata al precedente.

Secondo un primo e fondamentale aspetto dell'invenzione, quest’ultimo è realizzato collegando ad ogni presa di contatto dell'array resistivo (ovvero della striscia resistiva continua) R1 un primo terminale di corrente (nell’esempio illustrato il drain) di un transistore MOS opportunamente pilotato in gate. Nello schema della Fig.2, questi transistori MOS sono rappresentati dai transistori MO, M1 .... M2<P>, l’altro terminale di corrente dei quali (nell’esempio illustrato i source) è alternatamente collegato a due nodi comuni A e B, tra i quali è quindi collegata una serie di 2<m>-2 transistori MOS dello stesso tipo e dimensioni dei precedenti, denominati M1’, M2’ . M2<m>-2’.

Comandando opportunamente i transistori (MO, M1 .... M2<P>), come sarà più dettagliatamente illustrato in seguito, si ottiene l'effetto di una strip resistiva realizzata con 2<m >transistori MOS, la quale è spostabile (posizionabile) lungo l’array resistivo principale R1. In questo modo si ottengono i seguenti vantaggi:

1 ) il secondo DAC a m bit è costituito da 2<m >elementi in serie mobili lungo il DAC principale a p bit e non da una matrice di 2<m >* 2<P >elementi come nelle classiche strutture di “subranging" utilizzate negli schemi noti (vedi Fig.1 ); ;2) realizzando la resistenza serie del DAC a m bit con transistori MOS è possibile "far scorrere” il secondo DAC a m bit lungo il DAC principale a p bit senza necessita’ di introdurre degli appositi interruttori di collegamento tra il DAC a m bit e la resistenza principale R1 . essendo questa funzione intrinsecamente realizzata dagli stessi transistori MOS (MO, M1 .... M2<P>) che fanno parte integrante di tale secondo DAC a m bit. ;Questa importante distinzione è evidenziata nelle Figure 3a e 3b che pongono a confronto uno schema di tipo noto della Fig. 3a, impiegante un secondo DAC a m bit realizzato con resistenze, con uno schema dell’invenzione della Fig. 3b impiegante un secondo DAC realizzato con transistori MOS. Nel primo caso infatti, occorre introdurre nel circuito due interruttori 11 e I2 in serie al secondo DAC a m bit, al fine di permettere il suo scorrimento lungo la resistenza R1 del primo DAC resistivo, e la resistenza serie degli interruttori 11 e I2 costituisce un elemento di errore nella misura. ;Al contrario, nello schema dell' invenzione della Fig. 3b, i MOS (MO, M1 .... M2<P>) svolgono il compito di interruttori, ma sono parte integrante della struttura DAC a m bit e come tali hanno un effetto uniforme nelle diverse configurazioni. ;La vantaggiosa architettura dell'invenzione è qui di seguito analizzata nelle sue peculiarità per metterne in risalto i fattori di criticità e di errore e per indicare i modi per minimizzare le imprecisioni nonché per illustrare una forma preferita di realizzazione che include anche un apposito circuito di compensazione. ;Un generico .DAC a m bit che si muova lungo la resistenza R1 introduce nel sistema DAC globale delle non linearità. Osservando Fig. 4 (in cui è schematizzato per semplicità un DAC con p=3) si nota che l'aggiunta del secondo DAC a m bit in cascata da luogo ad un prelievo di corrente attraverso la resistenza R1. Questo fa si che i livelli di tensione ai nodi A, . ,G varino a seconda della posizione lungo R1 del secondo DAC a m bit. ;Questo fatto, nella particolare architettura dell’invenzione, può dar luogo al seguente fenomeno: ;- essendo il DAC a m bit realizzato mediante transistori MOS, muovendolo lungo R1 si ha una modulazione della resistenza dei transistori MOS stessi dovuta essenzialmente a problemi di effetto body. Infatti essendo le regioni di body di tutti i transistori MOS accoppiate al potenziale Vneg (vedi Fig.2, 4 e 5), la tensione di soglia dei MOS stessi può variare in modo non trascurabile al variare della loro posizione lungo la resistenza R1. ;Per ovviare al sopra detto effetto, è possibile modificare la struttura base del DAC nel modo illustrato in Fig. 5 ( ancora una volta, per semplicità di disegno, è riportato lo schema di un DAC a n=p+m bit ed in cui p=3 e m=2). ;Il valore delle resistenze Ra ....Rh dovrà essere tale da soddisfare la relazione: ;Ra=Rb= . =Rh=2<m >* Rmos

ove Rmos è la resistenza di ogni singolo transistore MOS del DAC a m bit.

I transistori Ma . Mh dovranno avere dimensioni teli da rendere la loro resistenza trascurabile nei confronti delle rispettive resistenze Ra .... Rh.

Questi transistori Ma . Mh funzionano da interruttori al fine di consentire l’esclusione delle resistenze Ra...Rh nel connettere la serie di MOS costituenti il DAC a m bit.

Per ogni possibile posizione del DAC a m bit avremo quindi un circuito equivalente del tipo illustrato in Fig. 6 (p=3)

In linea di principio le resistenze Ra .... Rh potrebbero essere realizzate ancora mediante l’uso di transistori MOS, in modo da avere un buon grado di accoppiamento con la resistenza Rm del DAC a m bit, complicando però il circuito.

Secondo la forma di realizzazione illustrata in Fig. 7, tali resistenze sono realizzate sottoforma di resistenze diffuse.

Essendo lo “spread" di tali resistenze Ra...Rh pressoché scorrelato dallo "spread" dei transistori MOS è stato introdotto un circuito di compensazione come mostrato in Fig. 7 (circuito già evidenziato anche nello schema generale della Fig. 5).

La resistenza Rx e il transistore Mx sono rispettivamente dello stesso tipo e dimensioni delle resistenze (Ra ... Rh) e dei MOS (Ma ... Mh) descritti in Fig. 4, mentre il transistore Mr è tale da presentare una resistenza equivalente ajla resistenza della serie dei 2<m >transistori costituenti il DAC a m bit.

Iniettando la stessa corrente sulla serie Rx, Mx e sul transistore Mr si ha che l'amplificatore operazionale piloterà la gate del transistore Mr in modo da eguagliare le due tensioni V1 e V2.

Di conseguenza: . .

La tensione di uscita dell'amplificatore operazionale (Vgate) può quindi essere utilizzata per pilotare la gate dei MOS costituenti il DAC a m bit.

In questo modo si assicura una buona correlazione tra il valore delle resistenze Ra .... Rh e la resistenza RM ( vedi Fig. 6). Infine, collegando la tensione Vpol (Fig. 7) al punto centrale del DAC a m bit mediante il buffer B1 (Fig. 5), il transistore Mr risentirà dello stesso effetto body dei transistori MOS del DAC a m bit. In questo modo la tensione Vgate applicata ai transistori MOS stessi terra’ conto, compensandoli, anche degli effetti di modulazione dovuti alla variazione della tensione applicata ai capi del DAC a m bit. La struttura del convertitore digitale analogico secondo la presente invenzione risulta essere molto compatta dal punto di vista di layout, conseguendo una non trascurabile riduzione d’area di silicio occupata. A ciò si accompagnano buone prestazioni in termini di errori di linearità differenziale e integrale.

Claims (4)

1. RIVENDICAZIONI 1. Circuito di conversione digitale/analogica ad elevato numero di nbit costituito da un primo circuito di conversione digitale/analogica a stringa potenziometrica resistiva composta da un numero 2<P>+1 resistenze in serie con 2<P >prese, per la conversione di un primo numero p di bit più significativi e da un secondo circuito di conversione digitale/analogica, accoppiato in cascata al primo per la conversione del restante numero m di bit (p+m=n) meno significativi, caratterizzato dal fatto che detto secondo circuito di conversione digitale/analogica a m bit e composto da un primo insieme di 2<P >transistori MOS, ciascuno dei quali ha i propri terminali di corrente l’uno collegato ad una rispettiva presa di detta stringa resistiva del primo circuito convertitore e l’altro accoppiato alternatamente ad un primo nodo comune A e ad un secondo nodo comune B del circuito, e da un secondo insieme di 2<m>-2 transistori MOS, identici ai transistori MOS di detto primo insieme e collegati in serie tra loro tra detti nodi comuni A e B; ciascun MOS di detto primo insieme essendo pilotato individualmente attraverso una gate da un circuito di controllo; tutti i MOS di detto secondo insieme aventi le rispettive gate connesse in comune ad una certa tensione di polarizzazione.
2. 2. Circuito di conversione come definito nella rivendicazione 1, in cui detto secondo circuito di conversione è accoppiabile selettivamente tra due di dette 2<P >prese di detto primo circuito di conversione, la relativa posizione di accoppiamento di detto secondo insieme di transistori MOS di detto secondo circuito di conversione tra due prese selezionate di detto primo circuito di conversione, essendo realizzate mediante due transistori MOS di detto primo insieme funzionanti da interruttori di accoppiamento e da transistori terminali delle serie comprendente detto secondo insieme di transistori MOS in serie tra loro.
3. 3. Circuito secondo la rivendicazione 2, caratterizzato dal fatto che detti mezzi comprende inoltre un numero 2<P>+1 di resistenze di valore equivalente alla resistenza serie di ciascuno di detti transistori MOS di detto primo e secondo insieme e di altrettanti interruttori in serie ad una rispettiva resistenza, ciascuna coppia resistenza-interruttore essendo collegata elettricamente in parallelo a dette 2<P>+1 resistenze in serie di detta prima stringa potenziometrica resistiva e, detti interruttori essendo controllati dallo stesso circuito di controllo di detti 2<m >transistori MOS di detto primo insieme di transistori; detti interruttori avendo una resistenza serie sostanzialmente trascurabile rispetto a detto valore di resistenza.
4. 4. Circuito secondo la rivendicazione 3, caratterizzato dal fatto che comprende inoltre uno stadio differenziale, un primo ramo del quale comprende un primo transistore MOS elettricamente equivalente a uno di detti interruttori e da una resistenza dello stesso valore di dette resistenze ed un secondo ramo comprendente un secondo transistore identico a detto primo transistore; detto primo transistore avente una gate accoppiata ad un nodo di alimentazione e detto secondo transistore avente una gate accoppiata aH’uscita di un amplificatore operazionale pilotato dai nodi di uscita di detto stadio differenziale; mezzi atti ad accoppiare un nodo comune di source di detti primo e secondo transistore di detto stadio differenziale al potenziale del punto centrale di detto secondo circuito di conversione; l'uscita di detto amplificatore operazionale essendo accoppiata alle gate connesse in comune di detto secondo insieme di transistori MOS.