ITMI980766A1 - Procedimento per diminuire il tasso di errore di quadro in trasmissione di dati nella forma di quadri di dati - Google Patents

Description

DESCRIZIONE

La presente invenzione riguarda un procedimento secondo il preambolo della rivendicazione allegata 1, per diminuire il tasso o frequenza di errore di quadro in un sistema di trasmissione di dati in cui informazione è trasmessa nella forma di quadro di dati. L’invenzione riguarda inoltre un sistema di trasmissione di dati secondo il procedimento e una stazione mobile secondo il preambolo della rivendicazione allegata 11.

Nella trasmissione di dati nella forma di quadro di dati, l’informazione che deve essere trasmessa à divisa in quadri di dati solitamente di lunghezza regolare. Oltre all’informazione primaria, i quadri di dati possono contenere anche informazione di titolo e altra informazione richiesta nella trasmissione di quadro di dati. I quadri di dati sono trasmessi dal trasmettitore al ricevitore tramite un canale di trasmissione che può comprendere per esempio il canale radio o un altro canale di trasmissione senza filo. Il canale di trasmissione è esposto a disturbi, quali interferenza di accensione provocata da dispositivi elettrici e dall’altra parte a interferenza provocata da altri dispositivi di tipo similare usati in trasmissioni di dati senza filo quali trasmettitori radio. Ancora un'altra causa di considerevole disturbo, particolarmente in dispositivi trasmettitori/ricevitori mobili è il fatto che il segnale che deve essere ricevuto può entrare nel ricevitore tramite diversi percorsi di lunghezze differenti, distorcendo quindi il segnale che deve essere ricevuto. Quindi, per eliminare errori di trasmissione, dati di correzione di errore o almeno dati di rivelazione di errore sono solitamente aggiunti ai quadri di dati. Un procedimento per aggiungere dati di correzione di errore è l'utilizzo di cosiddetti codici convoluzionali, cioè l'informazione che deve essere trasmessa è codificata usando un codice convoluzionale adatto, e l'informazione codificata in modo convoluzionale è trasmessa al canale di trasmissione di dati. In corrispondenza dello stadio di ricezione, l'operazione è invertita per separare 1'informazione trasmessa dalla corrente di trasmissione di dati ricevuti. I dati di rivelazione di errore usati sono in modo più comune dati di verifica di parità che sono calcolati dall'informazione che deve essere trasmessa o almeno da parte di essa. Un tale procedimento di verifica di parità noto, è la cosiddetta verifica di ridondanza ciclica (CR.C). Quindi, in corrispondenza della estremità di ricezione, l'informazione ricevuta è soggetta all’operazione corrispondente, e i dati di verifica di parità formati in corrispondenza della estremità di ricezione sono confrontati con i dati di verifica di parità ricevuti. Se i dati sono equivalenti, il dispositivo di ricezione conclude che il dato è stato ricevuto correttamente. Se i dati di parità calcolati e ricevuti non sono equivalenti, il dispositivo di ricezione conclude che il quadro di dati ricevuto era almeno parzialmente non corretto. Dopo di questo è possibile richiedere ritrasmissione o tentare di codificare il quadro non corretto per esempio tramite interpolazione.

Usando procedimenti di correzione di errore, è possibile correggere almeno alcuni degli errori di trasmissione potenziali, in cui la ritrasmissione è necessaria in tutte le situazioni di errore. Tuttavia, quando è usato un procedimento di verifica di errore, è rivelata solamente correttezza o non correttezza e la ritrasmissione è richiesta in una situazione di errore, ritardando quindi la trasmissione di dati. Questi codici possono anche essere chiamati un codice esterno e un codice interno. La codifica esterna è condotta prima della codifica interna. Quindi, i dati di codifica formati tramite codifica esterna sono inoltre soggetti a codifica interna, migliorando quindi l'affidabilità della trasmissione. Il codice esterno è solitamente un codice di rivelazione di errore e il codice interno è un codice di correzione di errore, ma questi possono anche essere invertiti. La codifica può inoltre concatenare più di due codici.

In sistemi di comunicazione mobili digitali correnti, anche il parlato è trasmesso nella forma di quadri di dati. Per esempio, nel sistema di comunicazione mobile GSM (sistema globale per comunicazioni mobili) nel canale di comunicazione di parlato a frequenza massima, una maggioranza delle informazioni digitali formate dal segnale audio è protetta tramite codifica di correzione di errore. Nel codificatore di parlato, 260 bit di parametri di parlato sono formati per ciascuna sequenza di parlato di 20 millisecondi. Di questi 260 bit, 182 bit che con significato soggettivamente maggiore sono protetti con una correzione di codifica di errore. Questi 182 bit sono soggetti a codifica convoluzionale ad una frequenza di codifica di 1/2, cioè 2 bit che devono essere trasmessi al canale di trasmissione sono formati per ciascun bit di informazione. I rimanenti 78 bit sono trasmessi con nessuna protezione, cioè possibili errori in essi non sono rivelati in corrispondenza dello stadio di ricezione.

Il rapporto di errore di bit (simbolo) dei quadri di dati ricevuti può a volte superare la capacità di correzione di errore del procedimento di correzione di errore usato nella trasmissione dei quadri di dati. Come risultato, tutti gli errori non possono essere corretti, in cui la procedura maggiormente comune è richiedere ritrasmissione di tali quadri di dati o, per esempio nella codifica di parlato, tentare di formare un quadro di dati sintetizzato in base a quadri di dati precedentemente ricevuti. La sintetizzazione di quadri di dati può essere usata ad un certo grado nella trasmissione di segnali audio e video, ma per esempio nella trasmissione di segnali di dati non è possibile usare un quadro di dati sintetizzato.

Quando la capacità di correzione di errore del ricevitore è superata, è importante rivelare quegli errori che sono ancora rimasti dopo la correzione di errore. Tale informazione non corretta non dovrebbe essere usata nel ricevitore quando si ricostruisce l'informazione trasmessa. Per esempio nel canale di traffico a capacità massima nel sistema GSM, la rivelazione di errori non corretti è condotta tramite codifica CRC formando 3 bit di verifica e parità. Quando si formano questi bit di verifica di parità, sono usati 50 bit da ciascun quadro di dati che sono quelli maggiormente significativi per l'informazione che deve essere trasmessa. Quindi questi 50 bit di quadro di dati sono soggetti all'operazione corrispondente nel ricevitore, e i bit di verifica di parità sono confrontati con i bit di verifica di parità trasmessi con il quadro dei dati, in cui cambiamenti possibili indicano che vi è un errore nella trasmissione di dati.

Nel sistema GSM, la decodifica di parlato respingerà o rifiuterà tutti i quadri di dati in cui non era possibile correggere tutti gli errori. Questi quadri di dati sono sostituiti da un quadro di dati formato in base a quadri di dati accettabili precedentemente ricevuti. Se il numero di quadri di dati non corretti ò relativamente piccolo, i quadri di dati sostituiti non danneggia significativamente la qualità del segnale di parlato decodificato. Tuttavia, se il numero di quadri di dati non corretti aumenta, il suo effetto può essere gradualmente chiaramente udibile nel segnale di parlato. Questo può persino portare la fatto che il segnale di parlato decodificato non è più intelligibile.

La figura la à uno schema a blocchi mostrante un sistema di codifica di parlato secondo la tecnica nota. Questo è un esempio del sistema di codifica di parlato a capacità massima del sistema GSM. La figura la è uno schema a blocchi mostrante codifica di parlato, addizione di bit di verifica di parità e codifica convoluzionale. La figura 4 è un diagramma di flusso mostrante questa codifica di canale usata nella trasmissione di un segnale di parlato del sistema di comunicazione mobile GSM secondo la tecnica nota. Nel seguito, l'operazione di codifica di canale è mostrata con riferimento all'apparecchiatura della figura la e del diagramma di flusso della figura 4.

Il segnale di parlato è diviso in quadri o intervalli temporali di certa lunghezza, che in questo sistema è 20 millisecondi. Ciascun quadro è codificato separatamente. Quindi ciascun quadro di segnale di parlato di 20 millisecondi produce un gruppo di parametri di parlato in forma digitale. I campioni di parlato digitali 100 formati dal segnale di parlato sono codificati nel codificatore di parlato 101 allo scopo di formare un quadro di parametri di parlato. Il codificatore di parlato comprime il parlato in una corrente di bit di 13,0 kbit/s. Di ciascun quadro di parlato di 20 millisecondi, il codificatore forma 260 bit di parametri di parlato che costituiscono il quadro 102 di parametri di parlato (stadio 401).

Questo quadro 102 di parametri di parlato è inoltre trasmesso ad un codificatore di canale 104 per raggruppare i bit, per esempio in bit che devono essere protetti con codifica di correzione di errore e in bit che devono essere lasciati non protetti. Inoltre, il codificatore di canale è usato per formare informazioni di rivelazione di errore, in cui alcuni dei parametri di parlato sono usati per il suo calcolo.

Nel quadro 102 di parametri di parlato, i bit per ciascun parametro sono disposti in ordine di importanza decrescente, cioè i bit maggiormente significativi sono più vicini all’inizio del quadro di dati. Dopo di ciò, i bit sono disposti nel blocco di raggruppamento 103 dapprima in un ordine di importanza così che i bit maggiormente significativi per tutti i bit nel quadro 102 di parametri di parlato siano posizionati all'inizio (sul lato a sinistra) del quadro di dati e i bit meno significativi siano posizionati all'estremità (sul lato destro). Inoltre, i bit sono divisi in tre gruppi: il primo gruppo include i 50 bit maggiormente significativi che saranno protetti tramite codifica di canale ad uno stadio successivo e che saranno usati per formazione dei bit di verifica di parità, i 132 bit del secondo gruppo sono protetti tramite codifica di canale ma questi non saranno usati nella formazione dei bit di verifica di parità, e i 78 bit del terzo gruppo sono trasmessi nel canale di trasmissione di dati senza protezione da parte di codifica di canale.

Poi, il blocco 103 di raggruppamento di bit divide i bit di parametri di parlato in due classi separate, di cui la classe I comprende detti bit del primo (classe la) e secondo (classe Ib) gruppo, e la classe II comprende i bit del terzo gruppo. I 182 bit della classe I con il significato soggettivamente più importante sono trasmessi al blocco 107 per codificare l'informazione di verifica di errore. Tuttavia, i 78 bit della classe II non sono protetti affatto. Poi, 3 bit di verifica di parità (CRC) e i 50 bit maggiormente significativi sono calcolati nel blocco 105 di formazione di parità (stadio 403). Poi, i bit sono disposti nel primo blocco di disposizione 106, cosicché i bit più significativi per parlato nei parametri di parlata sono collocati nella parte meglio protetta nella codifica convoluzionale (rapporto di errore di bit migliore) cioè all'inizio e alla fine della parte del quadro di dati che deve essere protetto (stadio 404). I bit meno significativi e i 3 bit di verifica di parità sono collocati nel mezzo di quella parte, dove il rapporto di errore di bit è più scarso. Questa situazione è illustrata nella figura 3a, in cui le lettere S indicano bit fortemente protetti nell'informazione di verifica di errore, e lettere W indicano bit debolmente protetti nell'informazione di verifica di errore, e le lettere N indicano bit debolmente protetti che non sono usati nella formazione dell'informazione di verifica di errore, vi è inoltre una curva tracciata nella stessa figura 3a per illustrare la probabilità di errore di bit in ciascun bit, mostrante quali parti del quadro di dati sono meglio protette e quali parti sono protette più debolmente.

Al termine del quadro di dati, 4 bit di coda sono aggiunti (stadio 405) per portare il codificatore di canale infine ad uno stato noto. A questo stadio, il quadro di dati che deve essere codificato a canale e avente 189 bit (50+3+132+4) è trasferito al codificatore di canale 107 con il rapporto di bit 1/2 (stadio 406), fornendo quindi un quadro di dati codificato a canale con 37Θ bit.

Anche i bit CRC sono soggetti a codifica di correzione di errore 107 per garantire che l'informazione di correzione di errore sia fornita con affidabilità massima nella trasmissione di dati. Nel canale di parlato a capacità massima del sistema GSM la codifica di correzione di errore implica codifica convoluzionale con il rapporto di bit 1/2 e addizione di 4 bit di coda. La codifica convoluzionale genera 2 bit di ciascuno dei 182 bit di parametri di parlato e 2 bit di ciascuno dei 4 bit di coda, come pure di ciascuno dei 3 bit CRC. un totale di 456 bit di ciascun quadro di parlato di 20 millisecondi sono generati in corrispondenza dell'uscita 111 dal trasmettitore. Di questi, 78 bit non bit non protetti di classe II e 378 bit sono formati tramite codifica convoluzionale 107. I bit uscenti 108 della codifica convoluzionale e i bit non protetti 109 sono combinati in un blocco multiplatore 110 in cui l'uscita del blocco multiplatore 110 fornisce una rappresentazione di 456 bit dal quadro di segnale di parlato di 20 millisecondi (stadio 407). Il tasso o frequenza di bit di questa corrente di bit 111 è 22,8 kbit/s.

Nel ricevitore, le operazioni contrarie alle suddette operazioni sono eseguite principalmente in ordine inverso. La figura lb mostra un esempio di un tale ricevitore della tecnica nota. Il ricevitore è inteso per essere usato come un ricevitore del canale di parlato a capacità massima del sistema GSM. Il quadro di dati ricevuti 112, cioè la stringa di bit di 456 bit, è trasferito ad un blocco 113 di riordinamento di bit, dove la parte 114 codificata di canale e la parte 123 non codificata a o di canale del quadro di dati sono separate l'una dall'altra. La parte codificata a canale è trasferita al decodificatore di canale 115, dove dapprima ha luogo la decodifica della parte codificata a canale nel blocco di decodifica 116. A questo stadio, alcuni dei bit eventualmente non corretti possono essere corretti, poiché il numero di errori sia entro la capacità di correzione di errore del codice di correzione di errore. 11 quadro di dati decodificati 117 è trasferito al secondo blocco 188 di riordinamento di bit, dove l'ordine dei bit è ridisposto nell'ordine di collocamento tramite il codificatore di parlato, cioè i bit più significativi per parlato sono collocati sul lato sinistro del quadro di dati.

Successivamente a questo, il blocco 119 di verifica di parità verifica se il quadro di dati decodificato è nell'ordine per i bit entro la verifica di parità. Il blocco di verifica di parità genera un segnale di selezione 120 con un valore di o vero {per esempio stato logico 0) o falso {per esempio stato logico 1) secondo se il quadro di dati e nell'ordine (vero) o non corretto (falso). Inoltre, il blocco 119 di verifica di parità trasporta il quadro di dati decodificato a canale alla seconda uscita 121 del blocco di verifica di parità, da cui il quadro di dati è trasmesso al primo ingresso del secondo multiplatore 122. L'operazione del blocco 119 di verifica di parità dipende per esempio dal procedimento di verifica di parità usato, ed è tecnica nota per un esperto nel campo.

La parte non codificata a canale o non protetta 123 del quadro di dati ricevuto è trasferita al secondo ingresso del secondo multiplatore 122, in cui l’uscita del secondo multiplatore ha un quadro 125 di parametri di parlato che quindi nella trasmissione di dati corretta corrisponde al quadro 102 di parametri di parlato generato dal codificatore di parlato 101. Dall'uscita del multiplatore, il quadro 125 di parametri di parlato è trasferito al primo ingresso di un selettore 126. L'uscita di un blocco di sintetizzazione 124 è condotta al secondo ingresso del selettore 126. All'ingresso di controllo del settore 126 è trasportato il segnale di selezione 120 generato dal blocco 119 di verifica di parità, in base al quale segnale di selezione il selettore 126 collega all'uscita del selettore 126 o all'uscita del secondo multiplatore 122, se il valore del segnale di selezione 120 è vero, o l'uscita del blocco di sintetizzazione 124, se il valore del segnale di selezione 120 e falso. Dall'uscita del selettore, il quadro di parametri di parlato o il quadro di dati sintetizzati è trasferito ad un decodificatore di parlato 127 per generare un segnale di parlato 128.

Nel sistema sopra esposto, tutti i bit protetti non hanno un'uguale probabilità di errore di bit dopo che il quadro di dati è stato soggetto a correzione di errore. Questa situazione è tipica con codici convoluzionali che iniziano e terminano in uno stato noto. I bit dell’inizio e della fine del quadro di dati codificato convoluzionale hanno una probabilità di errore più piccola dei bit posizionati nella parte intermedia del quadro di dati. E' noto che il tasso o frequenza di errore di quadro non può essere più piccolo (migliore) dei dati di errore massimi (più scarsi) dei bit protetti tramite correzione di errore. Come conseguenza, se un errore è rivelato nella ricezione di qualche bit protetto tramite correzione di errore, questo quadro di dati à respinto complessivamente anche se i bit meglio protetti entro la verifica di parità sono stati ricevuti correttamente. Quindi l'efficienza di correzione di errore è diminuita in queste situazioni quando si utilizzano procedimenti attualmente noti.

Errori nella corrente di bit decodificata in modo convoluzionale (117) sono spesso trovati in impulsi, cioè diversi errori sorgono entro un breve intervallo di tempo che può essere seguito da un periodo più lungo con nessun errore. Ancora, il numero medio di errori può essere relativamente piccolo. Questo può risultare nel rifiuto dell’intero quadro di dati, sebbene il ciclo contenente l'errore di tipo impulsivo sia collocato solamente in una piccola parte di bit protetti coperti da verifica di parità.

Lo scopo della presente invenzione è eliminare gli inconvenienti sopra menzionati ad un grado elevato e fornire un procedimento più efficiente per trasmissione di informazioni nella forma di quadri di dati. L'invenzione è basata sull'idea di regolare il tasso o frequenza di errore per essere sostanzialmente uguale tra i bit coperti da correzione di errore e verifica di parità. Il procedimento dell'invenzione è caratterizzato da ciò che sarà presentato nella parte caratterizzante della allegata rivendicazione 1. Il sistema di trasmissione di dati dell'invenzione è caratterizzato da ciò che sarà presentato nella parte caratterizzante della allegata rivendicazione 8. La stazione mobile dell'invenzione è caratterizzata da ciò che sarà presentato nella parte caratterizzante della allegata rivendicazione 11. In altre parole, l'invenzione riguarda muovere la capacità di protezione di errore per bit coperti da correzione di errore dai bit meglio protetti ai bit protetti più debolmente. Questo significa principalmente che la probabilità di errore di quadro è diminuita sebbene la ceparità di correzione di errore complessiva non sia incrementata. Il tasso o frequenza di errore di quadro è uno dei fattori più importanti particolarmente nella trasmissione di un segnale di parlato. L'intelligibilità del parlato diminuirà rapidamente quando il tasso di errore di quadro è crescente.

L'invenzione fornisce vantaggi significativi. Quando si utilizza codifica secondo l'invenzione, la probabilità di errore di quadro medio è migliore di quella utilizzando procedimenti attualmente noti. Come risultato, per esempio, la qualità di parlato è migliorata particolarmente sotto condizioni di interferenza, in cui l'utilizzabilità di questo tipo di un sistema di comunicazione mobile è pure migliorata. In sistemi di trasmissione utilizzanti le trasmissioni di quadro di dati contenenti errori, la necessità di trasmissione è ridotta, in cui anche caricamento non necessario del canale di comunicazione è ridotto e la prestazione del canale di trasmissione di dati è migliorata.

L'invenzione sarà descritta più strettamente nel seguito con riferimento agli allegati disegni in cui,

la figura la è uno schema a blocchi ridotto illustrante codifica di parlato secondo tecniche note,

La figura lb è uno schema a blocchi ridotto illustrante decodifica di parlato secondo tecniche note;

la figura 2a è uno schema a blocchi ridotto mostrante una forma di realizzazione vantaggiosa di codifica di parlato secondo l'invenzione, la figura 2b è uno schema a blocchi ridotto mostrante una forma di realizzazione vantaggiosa di decodifica di parlato secondo l'invenzione, la figura 2c è uno schema a blocchi ridotto mostrante una forma di realizzazione vantaggiosa del codificatore convoluzionale secondo l'invenzione,

la figura 3a mostra un quadro di dati codificato secondo tecniche note,

la figura 3b mostra un quadro di dati codificato secondo una forma di realizzazione vantaggiosa dell'invenzione,

la figura 4 ò un diagramma di flusso ridotto mostrante codifica secondo una tecnica nota, e

la figura 5 è un diagramma di flusso ridotto mostrante codifica secondo una forma di realizzazione vantaggiosa dell'invenzione.

La figura 2a è uno schema a blocchi ridotto mostrante un dispositivo che è usato per trasmissione di un segnale di parlato nel sistema di comunicazione mobile GSM e in cui può essere applicata vantaggiosamente l'invenzione. Il dispositivo è per esempio il trasmettitore del canale di parlato di una stazione mobile. Nel seguito, sarà descritto il funzionamento del procedimento secondo l'invenzione con riferimento al diagramma di flusso della figura 5 e al dispositivo della figura 2a. La codifica di correlazione di errore usata in questo esempio è la codifica convoluzionale, e la codifica di verifica di errore è calcolo di parità (CRC). Si dovrebbe anche menzionare che i valori numerici forniti in questa descrizione sono solamente esempi, ma l'invenzione può pure essere applicata in altri sistemi di trasmissione di dati implicanti codifica di correzione di errore e codifica di verifica di errore.

In un modo noto di per sè, il segnale di parlato è stato convertito in quadri di parlato 200 di 20 ms per essere trasportato ad un codificatore di parlato 201. Di ciascun quadro di parlato di 20 millisecondi, il codificatore di parlato 201 genera 260 bit di parametri di parlato che formano un quadro 202 di parametri di parlato (stadio 501). Per ciascun parametro, i bit sono disposti in un ordine di importanza decrescente, cioè i bit più significativi sono in questa forma di realizzazione vantaggiosa più vicina all'inizio del quadro di dati che non i bit meno significativi. Nel sistema di trasmissione di dati secondo l'invenzione, non vi sono differenze significative nei rapporti di valore di bit di quei bit della parte protetta dei propri dati che saranno usati nella codifica di derivazione di errore. Conseguentemente, questi bit non richiedono di essere disposti in ordine di importanza. Quindi, è possibile usare l'ordine in cui i bit erano-nel quadro 202 di parametri di parlato che lascia il codificatore di parlato 201.

Inoltre, i bit sono divisi in tre gruppi, il primo gruppo consiste nei 50 bit più significativi che saranno protetti da codifica di canale ad uno stadio successivo e in base a cui per esempio bit di verifica di parità sono generati, il secondo gruppo consiste in 132 bit che non saranno usati nel calcolo di bit di verifica di parità ma che sono protetti da codifica di canale, e i 78 bit del terzo gruppo devono essere trasmessi nel canale di trasmissione di dati senza protezione tramite codifica di canale Un blocco 203 di raggruppamento di bit divide i bit di parametri di parlato in due classi differenti in un modo corrispondente a quello descritto in precedenza in questa descrizione in connessione con la descrizione del funzionamento di un dispositivo della tecnica nota. I 182 bit soggettivamente più significativi della classe I sono condotti ai blocchi di codifica 205, 206 di correzione di errore e rivelazione, ma i 78 bit della classe II non saranno protetti affatto. I 3 bit di verifica di parità sono calcolati nel blocco 205 di generazione di parità per i 50 bit più significativi della classe I (stadio 503).

Nel diagramma di flusso della figura 5, gli stadi da 501 a 503 corrispondono alla procedura secondo la tecnica nota come descritto in precedenza, in altre parole, la formazione di un quadro di parametri di parlato (stadio 501), la divisione dei bit in tre gruppi (stadio 502), e la generazione di bit di verifica di parità (stadio 503). Inoltre la figura 2a, i blocchi 201 e 203 del dispositivo corrisponde sostanzialmente ai blocchi 101 e 103 nella figura 2a, tranne il fatto che nel blocco 203 di raggruppamento dei bit non è necessario disporre quei bit che saranno usati in codifica di rivelazione di errori nell'ordine di importanza, in cui il blocco 203 di raggruppamento dei bit può essere più semplice del blocco 103 di raggruppamento di bit di dispositivi della tecnica nota. D'altra parte, i bit possono essere disposti come entità più grandi, per esempio l’ordine di parametri di parlato può essere cambiato in un quadro di dati. Poi (stadio 504), i bit del gruppo 1 e del gruppo 2 sono combinati in un quadro di dati che deve essere codificato a canale, in un modo che il collocamento di bit non è cambiato secondo l'ordine di importanza. L’ordine dei bit è quindi lo stesso come in precedenza, nel quadro di dati formato allo stadio 501. I bit di parità sono pure collocati nella parte protetta, non successivamente immediatamente i bit di informazione. Inoltre, 4 bit di coda sono aggiunti al termine del quadro di dati per essere codificati a canale (stadio 505). In questo esempio di forma di realizzazione, la codifica a canale applica ad un codificatore di canale 206 un codice di frequenza 1/3 (stadio 506), in cui oltre ai due polinomi di generazione è richiesto un terzo polinomio di generazione, come sarà descritto in seguito, poiché il codificatore convoluzionale di 1/3 genera un quadro di dati 207 consistente in 567 bit invece di 378 bit (= 3+ (50+3+132+4)), alcuni dei bit codificati convoluzionali devono essere eliminati prima della formazione del quadro di dati che deve essere trasmesso al canale di trasmissione di dati. La rimozione di bit supplementari ha luogo in un blocco di sagomatura 208 (stadio 507), il cui funzionamento sarà descritto in maggior dettaglio in seguito in questa descrizione in relazione alla descrizione del funzionamento del codificatore di canale.

E ' ovvio che 1'invenzione non è limitata unicamente a codifica convoluzionale nel codice di tasso o frequenza di 1/3 ma possono essere usati anche altri codici di frequenza. L'invenzione può anche essere applicata in sistemi in cui quella parte del quadro di dati che deve essere trasmessa al canale di trasmissione di dati e protetta con codifica di correzione di errore è codificata con codifica convoluzionale diversa dal codice di tasso o frequenza di 1/2.

Il quadro di dati 212 che deve essere trasmesso al canale di trasmissione di dati è generato in un multiplatore 211 (stadio 508) per combinare il quadro di dati codificato convoluzionale, con alcuni dei bit ritardati e i 78 bit del terzo gruppo 210 che devono essere trasmessi senza codifica di canale. Questo procedimento può quindi essere usato per livellare il tasso o frequenza di errore di bit di bit protetti, in cui la probabilità di trasmissione di dati più corretti è incrementata, o il tasso di errore di quadro è ridotto.

La figura 3b mostra tassi di errore di bit del quadro di dati 212 per differenti bit. Le lettere M indicano bit con protezione media e coperti da informazioni di correzione di errore e le lettere N indicano bit con la protezione più debole che non sono usati nella generazione di informazioni di verifica di errore. La stessa figura 3b mostra anche una curva tracciata per illustrare il tasso di errore di bit per ciascun bit. La curva indica in corrispondenza di quali parti del quadro di dati la protezione è migliore e in corrispondenza di quali parti essa ò più debole.

La figura 2c è uno schema a blocchi ridotto mostrante il codificatore di canale 206. L'ingresso IN à collegato all'ingresso di un primo registrò a scorrimento Di e al primo ingresso di sommatori SUMl, SUM2, SUM3. L'uscita del primo registro a scorrimento Di è collegata all’ingresso del secondo registro a scorrimento D2, all'ingresso del secondo sommatore SUM2 e al secondo ingresso del terzo sommatore SUM3. L'uscita del secondo registro a scorrimento D2 è collegata all'ingesso del terzo registro a scorrimento D3 e al terzo ingesso del terzo sommatore SUM3. L'uscita del terzo registro a scorrimento D3 è collegata all'ingesso del quarto registro a scorrimento D4, al secondo ingresso del primo sommatore SUMl e al terzo ingresso del secondo sommatore SUM2. Inoltre, l'uscita del quarto registro a scorrimento D4 è collegata al terzo ingresso del primo sommatore SUMl, al quarto ingresso del secondo sommatore SUM2 e al quarto ingresso del terzo sommatore SUM3. L’uscita 0UT1 del primo sommatore, l'uscita 0UT2 del secondo sommatore e l'uscita OUT3 del terzo sommatore sono collegate agli ingressi di un selettore MUX, in cui l'uscita del selettore MUX forma l'uscita OUT del codificatore di canale 206. Lo stato del primo sommatore SUMl dipende dallo stato dell 'ingresso IN secondo la formula a(D)(1+D2+D<4>), in cui a(D) indica che l'informazione deve essere trasmessa all'ingresso In e 1+D2+D<4 >è il primo polinomio di generazione Gl. In un modo corrispondente, lo stato dell'uscita del secondo sommatore dipende dallo stato dell'ingresso IN secondo la formula a{D)(1+D+D^+D<4>), in cui 1+D+D3+D<4 >è il secondo polinomio di generazione G2. Nella codifica di canale secondo l'invenzione, preferibilmente è usato anche un terzo polinomio di generazione G3, che è per esempio 1+D+D2+D<4>, cioè lo stato dell'uscita del terzo sommatore dipende dallo stato dell'ingresso IN secondo la formula a(D)(1+D+D2+D<4>). Nei polinomi di generazione G1, G2, G3, l'indice D indica lo stato dell'ingresso IN al momento t-1 (= lo stato dell'uscita del primo registro a scorrimento 01), D indica lo stato dell'ingresso IN ad un momento t-2 (= lo stato dell'uscita del secondo registro a scorrimento 02), D indica lo stato dell'ingresso IN ad un momento t-3 (= lo stato dell'uscita del terzo registro a scorrimento D3), e D<4 >indica lo stato dell'ingresso IN ad un momento t-4 (=.lo stato dell'uscita del quarto registro a scorrimento D4). L'uscita del sommatore SUMl, SUM2, SUM3 è uno stato 1 quando vi sono un numero dispari di stati 1 negli ingressi dei sommatori SUMl, SUM2, SUM3. In altri casi, l'uscita dei seminatori SUM1, SUM2, SUM3 è nello stato 0.

Conseguentemente, il codificatore di canale è un tipo di macchina a stati, in cui l'uscita del codificatore di canale è influenzata non solamente dal bit che deve essere codificato al momento ma anche da alcuni de1li stati di bit precedentemente codificati.

Inoltre, lo schema a blocchi della figura 2c mostra un circuito di temporizzazione CLK per esempio per trasferire le informazioni in ingresso di ciascun registro a scorrimento Di, D2, D3, D4 all'uscita dei registri a scorrimento Di, D2, D3, D4 come pure per generare segnali di controllo SELl1 SEL2, tramite i quali il selettore MUX seleziona all'uscita OUT il segnale del primo, secondo e terzo ingresso nel selettore MUX, cioè ,lo stato dell'uscita del primo sommatore SUMl, del secondo sommatore SUM2, o del terzo sommatore SUM3. Per esempio quando il primo segnale di controllo SEL1 e il secondo segnale di controllo SEL2 del selettore sono nello stato o, cioè espresso più brevemente il segnale di selezione SEL1, SEL2 è nello stato 00, l'uscita del selettore MUX è nello stato del primo sommatore SUMl . Quando il primo segnale di controllo SELl del selettore nello stato 1 e il secondo segnale di controllo SEL2 nello stato 0, cioè espresso più brevemente il segnale di selezione SEL1, SEL2 è nello stato 10, l'uscita del selettore MUX è nello stato del secondo sommatore SUM2. Quando il primo segnale di controllo SELl del selettore nello stato 0 e il secondo segnale di controllo SEL2 è nello stato 1, cioè espresso più brevemente il segnale di selezione SEL11 SEL2 è nello stato 01, l'uscita del selettore MUX è nello stato del terzo sommatore SUM3. I segnali di controllo SELl, SEL2, sono formati per esempio collegando due divisori per due DIVI, DIV2, noti come tali, in un modo che all’ingresso del primo divisore DIVI, sia trasmessa preferibilmente una sequenza di impulsi la cui frequenza è tre volte la frequenza del segnale di innesco K dei registri a scorrimento DI, D2, D3, D4, l’uscita del primo divisore DIV1, sia collegata all'ingresso del secondo divisore DIV2, e i divisori siano impostati al loro stato iniziale dopo ogni terzo impulso di orologio. Nell'accoppiamento di esempio della figura 2, questo è implementato in un modo in cui l’uscita del circuito di temporizzazione CLK è collegata all'ingresso di controllo del selettore MUX e all'ingresso del primo divisore DIVI. L’uscita del secondo divisore DIV2 è collegata agli ingressi di innesco dei registri a scorrimento Di, D2, D3, D4. La temporizzazione può pure essere implementata in altri procedimenti di per sè noti agli esperti del ramo, per esempio utilizzando un programma di applicazione di un microprocessore.

L'operazione del codificatore di canale 206 è ulteriormente descritto usando come esempio il quadro di dati a(D), le cui informazioni sono la sequenza di bit 0101 e la stringa di bit di coda è 0000, in cui 0 indica lo stato logico 0, e 1 indica lo stato logico 1. In applicazioni pratiche, lo stato logico 0 è più usualmente un valore di tensione di circa 0 V e lo stato logico 1 è in un modo corrispondente approssimativamente la tensione operativa, per esempio 3,3 V. La sequenza di bit e dimostrata cronologicamente procedere da sinistra a destra, cosicché il primo bit è 0. L'informazione a(D) è trasmessa all'ingresso IN del codificatore di canale 206. Quindi, l'uscita OUT1 del primo sommatore è nello stato 0 e l'uscita degli altri seminatori OUT2, 0UT3 è pure nello stato 0, presumendo che i registri a scorrimento D1, D2, D3, D4 siano inizialmente nello stato 0. Durante lo stato 00, lo stato 10 e lo stato 01 del segnale di selezione SELl, SEL2, l'uscita del selettore MUX è nello stato 0, in cui la sequenza di bit 000 è generata nell'uscita del codificatore di canale 206. Il successivo bit in ingresso è 1, e i registri a scorrimento Di, D2, D3, D4, sono nello stato 0, in cui l'uscita OUT1, OUT2, OUT3 di ciascun sommatore è nello stato 1. Quindi, durante gli stati differenti del segnale di selezione SSL, l'uscita del selettore MUX è nello stato 1, in cui la sequenza di bit 111 è generata nell'uscita del codificatore di canale 206. Il successivo bit è 0, il primo registro a scorrimento DI è nello stato 1, e il secondo D2, il terzo D3 e il quarto registro a scorrimento D4 sono allo stato 0. Quindi, la sequenza di bit 011 è generata nell'uscita di codificatore di canale 206. Il quarto bit è 1, il primo registro a scorrimento Di è nello stato 0, il secondo registro a scorrimento D2 è nello stato 1, il terzo registro a scorrimento D3 è nello stato 0, il quarto registro a scorrimento D4 e nello stato 0. Quindi, la sequenza di bit 110 è generata nell'uscita del codificatore di canale 206. Con i bit della parte di coda, l'uscita comprende la sequenza di bit 101110110110. Il significato della parte di coda è qui per esempio che anche l'ultimo bit di informazione è passato attraverso il registro a scorrimento Di, D2, D3, D4 del codificatore di canale. Per ottenere questo, i registri a scorrimento Di, D2, D3, D4 del codificatore di canale sono variati a gradini almeno quattro volte dopo l'ultimo bit di informazione, in cui la lunghezza della parte di coda dovrebbe essere almeno quattro. Conseguentemente, in questi esempi il quadro di dati a(D) 01010000 è codificato nella sequenza . di bit 000111011110101110110110.

Nel codificatore convoluzionale 206 con il codice di tasso o frequenza di 1/3 come presentato in precedenza, tre bit di uscita sono quindi generati per ciascun bit di ingresso. La lunghezza del quadro di dati che deve essere trasmesso al canale di trasmissione di dati dovrebbe, tuttavia, essere uguale alla codifica secondo la tecnica nota; conseguentemente, alcuni dei bit che devono essere formati tramite codifica convoluzionale devono essere rimossi prima che il quadro di dati possa essere trasmesso al canale di trasmissione di dati. Un procedimento di selezione è mostrato nella Tabella 1, in cui il numero 1 indica l'inclusione di detto bit nel quadro di dati e il numero 0 indica repulsione del bit corrispondentemente. I numeri sono raggruppati in gruppi di tre, in cui il primo numero indica l'uscita del primo sommatore SUMl, il secondo numero indica l'uscita del secondo sommatore SUM2 e il terzo numero indica l'uscita del terzo sommatore SUM3. In questo esempio, vi sono 189 gruppi, cioè 182+3+4 {182 bit che devono essere protetti, e bit di verifica di parità calcolati dai 50 bit più significativi che devono essere protetti, e 4 bit di coda). Per esempio nei quattro primi gruppi, solamente l'uscita del primo sommatore SUM1 è selezionata, nei successivi cinque gruppi l'uscita del primo sommatore SUM1 e del secondo sommatore SUM2 sono selezionate, nel decimo gruppo sono selezionate le uscite di tutti i tre sommatori SUM1, SUM2, SUM3 eccetera. Il numero di numeri 1 nella Tabella è 378, in cui il risultato finale fornisce un quadro di dati della stessa lunghezza del quadro di dati codificato secondo procedimenti della tecnica nota, che utilizza una trasmissione di un segnale di parlato nel sistema GSM. In questo esempio, la Tabella è formata in un modo in cui il numero di numeri 1, cioè il numero di bit che devono essere inclusi, è maggiore all’inizio che alla fine. Come risultato, la capacità di correzione di errore è migliore all'inizio che alla fine del quadro di dati.

Nel quadro di dati, la selezione di bit che devono essere trasmessi può essere implementata per esempio in un modo che il segnale di uscita OUT del multiplatore è condotto ad un blocco di selezione 231, in cui una selezione è effettuata in gruppi di tre, quale di questi tre valori, cioè le uscite OUT1, OUT2, OUT3 dei soramatori è incluso al quadro di dati che deve essere trasmesso. Nel blocco di selezione 231, la Tabella può essere compilata per esempio nella memoria di sola lettura (ROM) o può essere scritto un programma in cui à programmata la regola di selezione. L'implementazione della Tabella ROM ha luogo per esempio in un modo in cui ciascun gruppo di tre è collocato in indirizzo proprio, in cui un bit corrisponde ad un numero nel gruppo per esempio in un modo in cui il bit 0 corrisponde al primo numero del gruppo, il bit 1 al secondo numero, il bit 2 al terzo numero. Circuiti di ROM hanno solitamente la larghezza di otto bit, cioè un byte avente la larghezza di otto bit può essere memorizzato in un indirizzo. Quindi, in questa forma di realizzazione, la memoria di sola lettura usata dovrebbe avere uno spazio di memoria di almeno 567 byte. La lettura della Tabella è vantaggiosamente controllata da un microprocessore il cui soft di applicazione include le operazioni sopra menzionate per leggere e confrontare la Tabella che è tecnica nota per un tecnico del ramo.

Nel ricevitore, le operazioni inverse all'operazione menzionata in precedenza sono compiute principalmente nell’ordine inverso. La figura 2b mostra un esempio di un tale ricevitore secondo una forma di realizzazione vantaggiosa dell'invenzione. Il ricevitore e inteso come un ricevitore del canale di parlato a capacità massima nel sistema GSM e corrisponde nelle sue funzioni principalmente al ricevitore della figura 1b. Il ricevitore è per esempio il ricevitore del canale di parlato di una stazione mobile. Il funzionamento del ricevitore della figura 2b sarà descritto nel seguito.

Il quadro di dati ricevuto 213, cioè la sequenza di bit di 456 bit, è passata ad un blocco 214 di raggruppamento di bit, in cui la parte codificata a canale 215 e la parte non codificata a canale 225 sono separate l'una dall'altra nel quadro di dati. La parte codificata a canale è passata al decodificatore di canale 219, dove i bit corrispondenti ai bit rimossi nel blocco di sagomatore 208 in corrispondenza dello stadio di trasmissione sono aggiunti alla parte codificata a canale in un blocco di risagomatura 216. I valori dei bit rimossi non sono noti nel ricevitore, ma questi possono essere sostituiti per esempio impostando il valore dei bit a 0,5 che è neutro per il decodificatore.

Il blocco di risagomatura 216 contiene una Tabella con un contenuto similare a quello del blocco di sagomatura 208, in cui il blocco di risagomatura 216 sa in corrispondenza di quale punto devono essere aggiunti i bit mancanti. L'implementazione della Tabella può anche nel ricevitore essere basata per esempio su una Tabella ROM.

Quindi il blocco di decodifica 218 conduce la decodifica del quadro di dati 217 ricostruito dal blocco di risagomatura 216, cioè nella parte codificata a canale a cui sono stati aggiunti i bit mancanti. A questo stadio, è possibile correggere alcuni degli errori di trasmissione di dati possibili, purché il numero di errori sia entro la capacità di correzione di errore del codice di correzione di errore. Nel quadro di dati decodificati 220 l'ordine dei bit corrisponde a quello collocato dal codificatore di parlato, cioè i bit più significativi per il parlato sono sul lato sinistro del quadro di dati. Quindi non sarà richiesta alcuna riorganizzazione di bit come in un dispositivo secondo la tecnica nota.

Successivamente a questo, il blocco 221 di verifica di parità verifica se il quadro di dati decodificato a canale 220 è nell'ordine per i bit coperti da verifica di parità. Il blocco di verifica di parità genera un segnale di selezione 222 il cui valore è o vero (per esempio stato logico 0) o falso (per esempio stato logico 1) secondo se il quadro di dati è nell'ordine (vero) o non corretto (falso). Inoltre, il blocco 221 di veicolo di parità trasmette il quadro di dati decodificato a canale alla seconda uscita 223 del blocco di verifica di parità, da cui il quadro di dati è passato al primo ingresso del secondo multiplatore 224.

Al secondo ingresso del secondo multiplatore 224 è passata la parte non codificata a canale o non protetta 225 del quadro di dati ricevuto, in cui l'uscita del secondo multiplatore contiene un quadro di parametri di parlato 227 che quindi nella trasmissione di dati corretta corrisponde al quadro 202 di parametri di parlato formato dal codificatore di parlato 201. Dall'uscita del multiplatore, il quadro 227 di parametri di parlato è condotto al primo ingresso di un selettore 228. L'uscita di un blocco di sintetizzazione 226 è passata al secondo ingresso del selettore 228. All'ingresso di controllo del selettore 228 è condotto il segnale di selezione 222 generato dal blocco 221 di verifica di parità, in base a cui il selettore 228 collega all'uscita del selettore 228 o l'uscita del secondo multiplatore 224, se il valore del segnale di selezione 222 è vero, o l'uscita del blocco di sintetizzazione 226, se il valore del segnale di seleziona 222 è falso. Dall'uscita del selettore, il quadro di parametri di parlato o il quadro di dati sintetizzato è condotto ad un decodificatore di parlato 229 per formazione di un segnale di parlato 230.

Nel procedimento secondo l’invenzione, i bit che devono essere protetti da codifica di correzione di errore e usati nella correzione di errori sono vantaggiosamente collocati o all'inizio o alla fine del quadro di dati. Preferibilmente alle immediate vicinanze di questi bit è collocata l’informazione di regolazione di errore, quali i bit di verifica di parità generati dallo stadio 503. Questa disposizione ridurrà la probabilità che un errore di tipo impulsivo all'inizio o alla fine renda l'intero quadro di dati inutilizzabile. Un numero sufficiente di bit più significativi possono essere corretti, in cui è possibile usarli per generare un quadro di dati quasi corrispondente all'originale.

Sebbene 1'invenzione sia stata descritta in precedenza in connessione con il canale di parlato a capacità massima del sistema di comunicazione mobile GSM, l'invenzione è limitata unicamente alle forme di realizzazione presentate in precedenza ma essa può essere modificata entro l'ambito delle allegate rivendicazioni. E' vantaggioso applicare l'invenzione in sistemi a trasmissione di dati in cui i quadri di dati che devono essere trasmessi sono soggetti a codifica di correzione di errore, in cui il rapporto di errore di bit non è uguale nell'intero quadri di dati, e anche parte dell'informazione che deve essere trasmessa è usata nella formazione dell'informazione di rivelazione di errore.

Claims (11)

1. RIVENDICAZIONI 1. Procedimento per diminuire il tasso di errore di quadro di informazioni che devono essere trasmesse nella forma di quadro di dati in un sistema di trasmissione di dati, in cui: - l'informazione che deve essere trasmessa è divisa in quadri di dati (102, 202), il quadro di dati (102, 202) è addizionato con dati di rivelazione di errore generati usando parte dell'informazione che deve essere trasferita, almeno parte dell'informazione che deve essere usata nella generazione di dati di rivelazione di errore è protetta da codifica di correzione di errore (107, 206), tramite cui un quadro di dati codificato a correzione di errore (111, 212) è ottenuto, in cui almeno alcune parti hanno tassi di errore differente (BER), e - i quadri di dati codificati a correzione di errore (111, 212) sono trasferiti nel canale di trasmissione di dati dal trasmettitore al ricevitore, caratterizzato dal fatto che i tassi di errore di almeno una parte del-1 'informazione protetta sono livellati sagomando in corrispondenza dello stadio di trasmissione almeno parte di quella parte di informazione (207) che è protetta da codifica di correzione di errore che è usata nella generazione dei dati di regolazione di errore.
2. 2. Procedimento secondo la rivendicazione 1, in cui l'informazione che deve essere trasmessa è in forma binaria, in cui i quadri di dati (102, 202) consistono in bit, caratterizzato dal fatto che i tassi di errore dei bit in detta parte di informazione (207) sono regolati per essere sostanzialmente uguali in corrispondenza dello stadio di trasmissione.
3. 3. Procedimento secondo la rivendicazione 1 o 2, in cui 1'informazione che deve essere trasmessa è in forma binaria, in cui i quadri di dati (102, 202) consistono in bit, caratterizzato dal fatto che alcuni dei bit nel quadro di dati codificati a correzione di errore (207) sono rimossi durante la sagomatura.
4. 4. Procedimento secondo la rivendicazione 3, caratterizzato dal fatto che la codifica a correzione di errore è codifica convoluzionale e la codifica di rivelazione di errore è codifica di verifica di parità (CRC).
5. 5. Procedimento secondo la rivendicazione 4, caratterizzato dal fatto che la codifica convoluzionale è codifica convoluzionale di 1/3, e che un terzo dei quadri di dati codificato convoluzionale è rimosso durante la sagomatura.
6. 6. Procedimento secondo la rivendicazione 4 o 5, caratterizzato dal fatto che la parte di informazione (207) che deve essere usata nella generazione di dati di rivelazione di errore è collocato all'inizio o alla fine della parte di informazione protetta nel quadro di dati (212) che deve essere trasmesso al canale di trasmissione di dati.
7. 7. Procedimento secondo una qualunque delle rivendicazioni da 2 a 6, caratterizzato dal fatto che l'ordine mutuo di bit nella parte del quadro di dati che contiene quei bit che devono essere protetti tramite codifica di correzione di errore che devono essere usati nella codifica di rivelazione di errore, può essere collocato in detta parte del quadro di dati liberamente, indipendentemente dall'ordine mutuo di importanza di detti bit.
8. 8. Sistema di trasmissione di dati, in cui informazioni sono trasmesse nella forma di quadro di dati, il sistema di trasmissione di dati comprendendo: - mezzi (101, 201) per distribuire le informazioni che devono essere trasmesse in quadri di dati (102, 202), - mezzi (105, 205) per sommare dati di rivelazione di errore nel quadro di dati (102, 202), e - mezzi (107, 206) per proteggere almeno parte delle informazioni che devono essere usate nella generazione di dati di rivelazione di errare con codifica di correzione di errore allo scopo di conseguire un quadro di dati codificato a correzione di errore (108, 207), in cui almeno alcune par-' ti abbiano differenti tassi di errore (BER), caratterizzato dal fatto che il sistema di trasmissione di dati comprende inoltre mezzi (208) per livellare tassi di errori di almeno una parte dell'informazione protetta.
9. 9. Sistema di trasmissione di dati secondo la rivendicazione 8, caratterizzato dal fatto che i mezzi (208) per livellare tassi di errori di almeno una parte dell'informazione protetta comprendono mezzi (208) per sagomare in corrispondenza dello stadio di trasmissione almeno parte della parte di informazione (207) protetta con codifica di correzione di errore e che e usato nella generazione dei dati di rivelazione di errore.
10. 10. Sistema di trasmissione di dati secondo la rivendicazione 8 o 9, caratterizzato dal fatto che il sistema di trasmissione di dati è un sistema di comunicazione mobile GSM, e che l'informazione che deve essere trasmessa à l'informazione del canale di parlato.
11. 11. Stazione mobile comprendente: mezzi (101, 201) per dividere 1’informazione che deve essere trasmessa in quadri di dati (102, 202), - mezzi (105, 205) per sommare dati di correzione di errore nel quadro di dati (102, 202), e - mezzi (107, 206) per proteggere almeno parte dell'informazione che deve essere usata nella generazione di dati di rivelazione di errore .con codifica di correzione di errore allo scopo di ottenere un quadro di dati codificato a correzione di errore (108, 207), in cui almeno alcune parti abbiano differenti tassi di errore (BER.), caratterizzato dal fatto che la stazione mobile comprende inoltre mezzi (208) per livellare tassi di errore di almeno una parte dell'informazione protetta.