FR3139234A1 - Protection contre des décharges électrostatiques - Google Patents

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Abstract

Protection contre des décharges électrostatiques La présente description concerne un dispositif électronique (200) comprenant un substrat semiconducteur (101) dopé d’un premier type de conductivité et dans lequel s’étendent, depuis une face (101T) du substrat (101) : – un premier caisson (201) dopé d’un deuxième type de conductivité, opposé au premier type de conductivité ; – un deuxième caisson (103) dopé du premier type de conductivité et situé dans le premier caisson (201) ; – un troisième caisson (105) électriquement isolant et situé dans le deuxième caisson (103) ; – un quatrième caisson (109) dopé du premier type de conductivité et situé dans le troisième caisson (105) ; et – des première, deuxième et troisième régions (113, 115, 117) dopées du premier type de conductivité et situées respectivement dans le substrat (101), dans le deuxième caisson (103) et dans le quatrième caisson (109). Figure pour l’abrégé : Fig. 2B

Description

Protection contre des décharges électrostatiques
La présente description concerne de façon générale les dispositifs électroniques. La présente description concerne plus particulièrement des dispositifs de protection de circuits intégrés contre des décharges électrostatiques.
Un circuit intégré non protégé peut subir, en cas de décharge électrostatique, des détériorations irréversibles susceptibles de causer des dysfonctionnements importants du circuit. Pour pallier cet inconvénient, les circuits intégrés actuels sont généralement équipés de protections contre les décharges électrostatiques.
Il existe un besoin d’améliorer les dispositifs existants de protection des circuits intégrés contre les décharges électrostatiques.
Il serait en particulier souhaitable de réaliser des dispositifs de protection des circuits intégrés contre les décharges électrostatiques qui soient compatibles avec des tensions d’alimentation des circuits supérieures à plusieurs volts, voire à plusieurs dizaines de volts, et présentant un encombrement minimal.
Un mode de réalisation pallie tout ou partie des inconvénients des dispositifs connus de protection des circuits intégrés contre les décharges électrostatiques.
Pour cela, un mode de réalisation prévoit un dispositif électronique comprenant un substrat semiconducteur dopé d’un premier type de conductivité et dans lequel s’étendent, depuis une face du substrat :
– un premier caisson dopé d’un deuxième type de conductivité, opposé au premier type de conductivité ;
– un deuxième caisson dopé du premier type de conductivité et situé dans le premier caisson ;
– un troisième caisson électriquement isolant et situé dans le deuxième caisson ;
– un quatrième caisson dopé du premier type de conductivité et situé dans le troisième caisson ; et
– des première, deuxième et troisième régions dopées du premier type de conductivité et situées respectivement dans le substrat, dans le deuxième caisson et dans le quatrième caisson.
Selon un mode de réalisation, les première et deuxième régions présentent chacune, vue de dessus, une forme annulaire entourant la troisième région.
Selon un mode de réalisation, le premier caisson présente, vu de dessus, une forme annulaire entourant la deuxième région.
Selon un mode de réalisation, les première et troisième régions sont destinées à être connectées respectivement à un premier nœud d’application d’un potentiel de référence, de préférence la masse, et à un deuxième nœud d’application d’un potentiel d’alimentation.
Selon un mode de réalisation, le potentiel d’alimentation est supérieur à 10 V, de préférence supérieur à 20 V, plus préférentiellement égal à environ 25 V.
Selon un mode de réalisation, la deuxième région est destinée à être laissée à un potentiel flottant.
Selon un mode de réalisation, le dispositif comprend en outre un premier élément résistif reliant la première région à la deuxième région et un deuxième élément résistif reliant la deuxième région à la troisième région.
Selon un mode de réalisation, le deuxième élément résistif présente une résistance environ deux fois supérieure à celle du premier élément résistif.
Selon un mode de réalisation, le premier caisson comprend des puits verticaux revêtant tous les flancs du deuxième caisson et un puits horizontal revêtant un fond du deuxième caisson opposé à ladite face du substrat.
Selon un mode de réalisation, le troisième caisson comprend une couche d’oxyde interposée verticalement entre le deuxième caisson et le quatrième caisson et au moins une tranchée d’isolation s’étendant depuis ladite face du substrat jusqu’à la couche d’oxyde.
Selon un mode de réalisation, le premier type de conductivité est P et le deuxième type de conductivité est N.
Un mode de réalisation prévoit un dispositif de protection contre des décharges électrostatiques comprenant au moins un dispositif électronique tel que décrit.
Un mode de réalisation prévoit un capteur d’images comprenant un dispositif de protection tel que décrit et une pluralité de pixels comportant chacun au moins une diode photosensible.
Selon un mode de réalisation, les pixels sont formés dans et sur un autre substrat semiconducteur situé sur et en contact avec ladite face.
Ces caractéristiques et avantages, ainsi que d’autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la est une vue de dessus, schématique et partielle, d’un exemple de dispositif de protection contre des décharges électrostatiques ;
la est une vue en coupe, selon le plan AA de la , du dispositif de la ;
la est une vue de dessus, schématique et partielle, d’un dispositif de protection contre des décharges électrostatiques selon un premier mode de réalisation ;
la est une vue en coupe, selon le plan AA de la , du dispositif de la ;
la est une vue en coupe, schématique et partielle, d’un dispositif de protection contre des décharges électrostatiques selon un deuxième mode de réalisation ; et
la est une vue de côté, schématique et partielle, d’un capteur d’images comportant un dispositif de protection contre des décharges électrostatiques.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les composants électroniques ou les circuits intégrés à protéger contre les décharges électrostatiques ne seront pas détaillés, les modes de réalisation décrits étant compatibles avec les composants et circuits traditionnellement protégés contre les décharges électrostatiques.
Sauf précision contraire, lorsque l’on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l’on fait référence à deux éléments reliés (en anglais « coupled ») entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l’intermédiaire d’un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l’on fait référence à des qualificatifs de position absolue, tels que les termes « avant », « arrière », « haut », « bas », « gauche », « droite », etc., ou relative, tels que les termes « dessus », « dessous », « supérieur », « inférieur », etc., ou à des qualificatifs d’orientation, tels que les termes « horizontal », « vertical », etc., il est fait référence, sauf précision contraire, à l’orientation des figures.
Sauf précision contraire, les expressions « environ », « approximativement », « sensiblement », et « de l’ordre de » signifient à 10 % près, de préférence à 5 % près.
La est une vue de dessus, schématique et partielle, d’un exemple de dispositif 100 de protection contre des décharges électrostatiques. La est une vue en coupe, selon le plan AA de la , du dispositif 100 de la .
Dans l’exemple représenté, le dispositif 100 est formé dans un substrat semiconducteur 101 (PSUB). Le substrat 101 est par exemple une plaquette ou un morceau de plaquette en un matériau semiconducteur, par exemple le silicium. À titre d’exemple, le substrat 101 est dopé d’un premier type de conductivité, par exemple le type P. Afin de ne pas surcharger le dessin, un seul dispositif 100 a été illustré en figures 1A et 1B étant entendu que le substrat 101 peut, en pratique, comporter un nombre quelconque de dispositifs 100.
Dans l’exemple illustré, le dispositif 100 comprend un caisson 103 (PW), ou puits, s’étendant verticalement dans l’épaisseur du substrat semiconducteur 101 depuis une face 101T du substrat 101 (la face supérieure du substrat 101, dans l’orientation de la ). Le caisson 103 présente une hauteur ou profondeur, c’est-à-dire une dimension mesurée selon une direction orthogonale à la face 101T du substrat 101, inférieure à l’épaisseur du substrat 101. En d’autres termes, le caisson 103 ne débouche pas du côté d’une face 101B du substrat 101 (la face inférieure du substrat 101, dans l’orientation de la ) opposée à la face 101T. Le caisson 103 du dispositif 100 est dopé du premier type de conductivité (le type P, dans cet exemple) et présente un niveau de dopage supérieur à celui du substrat 101.
Dans l’exemple représenté, le dispositif 100 comprend en outre un autre caisson 105 s’étendant verticalement dans l’épaisseur du substrat semiconducteur 101 depuis la face 101T du substrat 101. Le caisson 105 est plus précisément situé à l’intérieur du caisson 103 et présente une hauteur, ou profondeur, inférieure à celle du caisson 103. Dans cet exemple, le caisson 103 revêt tous les flancs, ou parois latérales, et une face du caisson 105 opposée à la face 101T (le fond du caisson 105). Le caisson 105 du dispositif 100 est par exemple en un matériau électriquement isolant, par exemple un oxyde, par exemple le dioxyde de silicium (SiO2).
Dans cet exemple, le caisson 103 présente, vu de dessus, une forme annulaire entourant le caisson 105.
Dans l’exemple représenté, le dispositif 100 comprend en outre encore un autre caisson 109 s’étendant verticalement dans l’épaisseur du substrat semiconducteur 101 depuis la face 101T du substrat 101. Le caisson 109 est plus précisément situé à l’intérieur du caisson 105 et présente une hauteur, ou profondeur, inférieure à celle du caisson 105. Dans cet exemple, le caisson 105 revêt tous les flancs, ou parois latérales, et une face du caisson 109 opposée à la face 101T (le fond du caisson 109). Le caisson 109 est par exemple dopé du premier type de conductivité (le type P, dans cet exemple) et présente un niveau de dopage sensiblement identique à celui du substrat 101.
Dans l’exemple illustré en figures 1A et 1B, le caisson 105 comprend plus précisément une couche électriquement isolante 107 (BOX) s’étendant horizontalement sous la face 101T du substrat 101 et séparée de la face 101T par le caisson 109. Dans cet exemple, le caisson 109 est interposé entre la couche électriquement isolante 107 et la face 101T du substrat 101. La couche 107 présente une épaisseur comprise entre 50 nm et 2 µm, par exemple égale à environ 1,5 µm.
À titre d’exemple, le substrat semiconducteur 101 est de type silicium sur isolant (« Silicon On Insulator » - SOI, en anglais). Un substrat SOI comprend typiquement une couche support en un matériau semiconducteur revêtue d’une autre couche électriquement isolante, par exemple une couche d’oxyde enterré (« Buried OXide » - BOX, en anglais), elle-même revêtue d’encore une autre couche en un matériau semiconducteur. Dans le cas où le substrat 101 est du type SOI, la couche 107 correspond par exemple à la couche électriquement isolante et le caisson 109 est par exemple formé dans la couche semiconductrice revêtant la couche isolante.
Dans cet exemple, le caisson 105 comprend en outre une tranchée d’isolation 111 (STI) s’étendant depuis la face 101T du substrat 101 jusqu’à la couche électriquement isolante 107. À titre d’exemple, la tranchée 111 est une tranchée d’isolation peu profonde (« Shallow Trench Isolation » - STI, en anglais). Dans l’exemple illustré en figures 1A et 1B, la tranchée 111 présente, vue de dessus, une forme annulaire bordant, ou délimitant, tous les flancs du caisson 109. Plus précisément, la tranchée 111 revêt tous les flancs du caisson 109.
Dans l’exemple représenté, le dispositif 100 comporte en outre des régions 113 (P+), 115 (P+), 116 (N+) et 117 (P+) s’étendant verticalement dans l’épaisseur du substrat semiconducteur 101 depuis la face 101T. Les régions 113 et 115 sont situées respectivement dans le substrat 101 et dans le caisson 103. Les régions 116 et 117 sont situées dans le caisson 109.
Dans l’exemple représenté, la région 113 présente, vue de dessus, une forme annulaire entourant le caisson 103. Tous les flancs internes de la région 113, c’est-à-dire des flancs de la région 113 situés en regard de la région 115, sont, dans cet exemple, séparés du caisson 103 par une partie du substrat 101 plus faiblement dopée que la région 113. À titre de variante, la région 113 pourrait être électriquement isolée du caisson 103 par une tranchée d’isolation annulaire entourant le caisson 103 et interposée entre les flancs internes de la région 113 et le caisson 103.
Dans l’exemple illustré, la région 115 présente, vue de dessus, une forme annulaire entourant le caisson 105. Dans cet exemple, tous les flancs externes de la région 115, c’est-à-dire des flancs de la région 115 situés en regard de la région 113, sont séparés du substrat 101 par une partie du caisson 103 et tous les flancs internes de la région 115, c’est-à-dire des flancs de la région 115 situés en regard de la région 117, sont séparés du caisson 105 par une autre partie du caisson 103. À titre de variante, la région 115 pourrait être électriquement isolée du substrat 101 par une tranchée d’isolation annulaire entourant la région 115 et interposée entre les flancs externes de la région 115 et le substrat 101. En outre, la région 115 pourrait être électriquement isolée du caisson 105 par une autre tranchée d’isolation annulaire entourant le caisson 105 et interposée entre les flancs internes de la région 115 et le caisson 105.
Dans l’exemple représenté, la région 116 formée dans le caisson 109 est en contact, par l’une de ses faces (la face inférieure de la région 116, dans l’orientation de la ), opposée à la face 101T du substrat 101, avec la couche électriquement isolante 107 du caisson 105. Dans l’exemple illustré, la région 116 présente, vue de dessus, une forme annulaire entourant la région 117. Les flancs externes de la région 116 sont séparés de la tranchée d’isolation 111 par des parties du caisson 109 présentant un niveau de dopage par exemple sensiblement égal à celui du substrat 101.
Dans l’exemple représenté, la région 117 formée dans le caisson 109 est en contact, par l’une de ses faces (la face inférieure de la région 117, dans l’orientation de la ), opposée à la face 101T du substrat 101, avec la couche électriquement isolante 107 du caisson 105. Les flancs de la région 117 sont par exemple en contact avec les flancs internes de la région 116.
Dans l’exemple représenté, la région 113 est située à la périphérie du caisson 103, la région 115 est située à la périphérie du caisson 105 et la tranchée d’isolation 111 est située à la périphérie du caisson 109. Dans cet exemple, les régions 113, 115, 116 et 117 sont concentriques, la région 117 étant entourée par la région 116 elle-même entourée par la région 115, la région 115 étant elle-même entourée par la région 113.
Les régions 113, 115 et 117 sont dopées du premier type de conductivité (le type P, dans cet exemple) et présentent chacune un niveau de dopage supérieur à celui du substrat semiconducteur 101. La région 116 est dopée du deuxième type de conductivité (le type N, dans cet exemple) et présente un niveau de dopage supérieur à celui du substrat semiconducteur 101, par exemple sensiblement égal à celui des régions 113, 115 et 117.
Les régions 113 et 115 sont par exemple destinées à être connectées à un nœud 119 d’application d’un potentiel de référence, par exemple la masse (GND). La région 116 est par exemple flottante, c’est-à-dire qu’elle n’est destinée à être connectée à aucun nœud d’application d’un potentiel. La région 117 est par exemple destinée à être connectée à un nœud 121 d’application d’un potentiel d’alimentation (VHV).
Les caissons 103 et 105 ainsi que les régions 113, 115, 116 et 117 sont par exemple formés dans le substrat 101 par implantation ionique depuis la face 101T du substrat 101.
À des fins de simplification, les figures 1A et 1B illustrent un cas dans lequel seule les régions 116 et 117, dopées respectivement du deuxième et du premier type de conductivité, sont formées dans le caisson 109. Toutefois, en pratique, une ou plusieurs autres régions dopées du premier et/ou du deuxième type de conductivité peuvent en outre être formées dans le caisson 109. Ces régions peuvent notamment être disposées de sorte à former une ou plusieurs jonctions P-N permettant par exemple de réaliser un ou plusieurs composants électroniques choisis parmi une diode, un triac, un thyristor, etc., de préférence un triac ou un thyristor. De manière générale, la personne du métier est capable de prévoir, dans le caisson 109 du dispositif 100, le ou les composants électroniques adaptés à l’application visée.
Les nœuds 119 et 121 du dispositif 100 de protection contre des décharges électrostatiques des figures 1A et 1B sont par exemple destinés à être connectés à des plots (non représentés) d’un circuit intégré. Afin de pouvoir supporter le potentiel d’alimentation VHV appliqué au nœud 121, le composant électronique choisi peut être associé en série avec un ou plusieurs composants de même type ou de types différents.
En cas de décharge électrostatique du côté du nœud 121, le potentiel VHV augmente jusqu’à provoquer un phénomène d’avalanche au sein du ou des composants que comporte le dispositif 100 dans le caisson 109. Le courant résultant de la décharge traverse alors le dispositif 100, depuis le nœud 121, et est évacué par le nœud 119 d’application du potentiel de référence GND. En cas de décharge électrostatique du côté du nœud 119, le dispositif 100 présente un fonctionnement analogue à celui décrit précédemment dans le cas d’une décharge électrostatique du côté du nœud 121, à la différence que le courant est alors évacué depuis le nœud 119 vers le nœud 121.
De manière générale, le dispositif 100 permet, en cas de décharge électrostatique du côté du nœud 121 d’application du potentiel d’alimentation VHV, d’évacuer des électrons depuis la région 117 vers les régions 113 et 115. Cela permet notamment d’éviter que des électrons ne s’accumulent au nœud 121 sous l’effet de la décharge électrostatique, donc d’éviter de causer des dommages irréversibles à des composants ou circuits connectés entre les nœuds 119 et 121. Le dispositif 100 permet en outre, en cas de décharge électrostatique du côté du nœud 119 d’application du potentiel de référence GND, d’évacuer des électrons depuis les régions 113 et 115 vers la région 117. Cela permet notamment d’éviter que des électrons ne s’accumulent au nœud 119 sous l’effet de la décharge électrostatique, donc d’éviter de causer des dommages irréversibles aux composants ou circuits connectés entre les nœuds 119 et 121.
Un inconvénient du dispositif 100 tient au fait que le caisson 105, et plus précisément la couche 107, présente une tension de claquage de l’ordre de quelques volts. Cela ne permet pas de mettre en œuvre le dispositif 100 dans un cas où le potentiel VHV, appliqué à la région 117 par l’intermédiaire du nœud 121, est supérieur à une dizaine de volts, par exemple égale à environ 25 V. Pour pallier cet inconvénient, une augmentation de l’épaisseur de la couche 107 aurait pu être envisagée. Cela aurait toutefois entraîné une augmentation indésirable de l’encombrement du dispositif 100 et une complexification du procédé de fabrication du dispositif 100.
La est une vue de dessus, schématique et partielle, d’un dispositif 200 de protection contre des décharges électrostatiques selon un premier mode de réalisation. La est une vue en coupe, selon le plan AA de la , du dispositif 200 de la .
Le dispositif 200 des figures 2A et 2B comprend des éléments communs avec le dispositif 100 des figures 1A et 1B. Ces éléments communs ne seront pas détaillés à nouveau ci-après. Le dispositif 200 des figures 2A et 2B diffère du dispositif 100 des figures 1A et 1B en ce que le dispositif 200 comprend en outre encore un autre caisson 201.
Selon un mode de réalisation, le caisson 201 s’étend verticalement dans l’épaisseur du substrat 101 (PSUB) depuis la face 101T du substrat 101. Le caisson 201 présente une hauteur inférieure à l’épaisseur du substrat 101. En d’autres termes, le caisson 201 ne débouche pas du côté de la face 101B du substrat 101 opposée à la face 101T. Le caisson 201 du dispositif 200 est dopé du deuxième type de conductivité (le type N, dans cet exemple). Dans l’exemple représenté, le caisson 201 présente une forme annulaire entourant le caisson 103 (PW) dopé du premier type de conductivité (le type P, dans cet exemple).
Le caisson 201 revêt intégralement toutes les faces latérales et la face du caisson 103 opposée à la face 101T (le fond du caisson 103). Plus précisément, le caisson 201 comprend des parties latérales 201L (NW) revêtant les flancs, ou parois latérales, du caisson 103 et une partie inférieure 201B (DNW) revêtant le fond du caisson 103. À titre d’exemple, les parties latérales 201L du caisson 201 correspondent à des puits verticaux et la partie inférieure 201B du caisson 201, qui s’étend sous et en contact avec le caisson 103 sus-jacent, correspond à un puits horizontal, par exemple un puits dit profond (« deep well », en anglais).
Dans l’exemple représenté, la région 113 (P+) du dispositif 200 présente, vue de dessus, une forme annulaire entourant le caisson 201. Tous les flancs internes de la région 113 sont, dans cet exemple, séparés du caisson 201 par une partie du substrat 101 plus faiblement dopée que la région 113. À titre de variante, la région 113 pourrait être électriquement isolée du caisson 201 par une tranchée d’isolation annulaire entourant le caisson 201 et interposée entre les flancs internes de la région 113 et le caisson 201.
Les caissons 105 (STI, BOX) et 109 du dispositif 200 sont par exemple analogues ou identiques aux caissons 105 et 109 du dispositif 100.
Dans cet exemple, tous les flancs externes de la région 115 (P+) sont séparés du caisson 201 par une partie du caisson 103. À titre de variante, la région 115 pourrait être électriquement isolée du caisson 201 par une tranchée d’isolation annulaire entourant la région 115 et interposée entre les flancs externes de la région 115 et le caisson 201.
Dans le dispositif 200, la région 115 formée dans le caisson 103 est destinée à être laissée à un potentiel flottant. En d’autres termes, le dispositif 200 est dépourvu d’éléments d’application d’un potentiel de polarisation de la région 115, donc du caisson 103.
Dans le dispositif 200, les caissons 103 et 201 forment une hétérojonction symbolisée, en , par une diode D1. Dans le cas où les caissons 103 et 201 sont dopés respectivement de type P et de type N, la diode D1 comporte une anode située côté caisson 103 et une cathode située côté caisson 201.
En outre, dans le dispositif 200, le substrat 101 et le caisson 201 forment une autre hétérojonction symbolisée, en , par une autre diode D2. Dans le cas où le substrat 101 et le caisson 201 sont dopés respectivement de type P et de type N, la diode D2 comporte une anode située côté substrat 101 et une cathode située coté caisson 201. La diode D2 présente une tension inverse (« Back Voltage » - BV, en anglais), également appelée tension d’avalanche ou de claquage, permettant d’isoler électriquement la région 117 de la région 113.
Le caisson 201 permet au dispositif 200 des figures 2A et 2B de présenter une tension inverse, entre le substrat 101 et la région 117 formée dans le caisson 109, environ deux fois supérieure à celle du dispositif 100 des figures 1A et 1B. En outre, le caisson 201 permet de soumettre la couche électriquement isolante 107 (BOX) à un champ électrique moins intense que dans le cas du dispositif 100.
La présence du caisson 201, et plus particulièrement de l’hétérojonction symbolisée par la diode D2, permet avantageusement de rendre le dispositif 200 compatible avec des cas d’utilisation dans lesquels le potentiel VHV appliqué au nœud 121 est supérieur à 10 V, de préférence supérieur à 20 V, plus préférentiellement égal à environ 25 V.
La est une vue en coupe, schématique et partielle, d’un dispositif 300 de protection contre des décharges électrostatiques selon un deuxième mode de réalisation. Le dispositif 300 de la comprend des éléments communs avec le dispositif 200 des figures 2A et 2B. Ces éléments communs ne seront pas détaillés à nouveau ci-après.
Le dispositif 300 de la diffère du dispositif 200 des figures 2A et 2B en ce que le dispositif 300 comporte un élément résistif R1 reliant la région 113 (P+) à la région 115 (P+) et un autre élément résistif R2 reliant la région 115 à la région 117 (P+). L’élément résistif R2 présente une résistance environ deux fois supérieure à celle de l’élément résistif R1. Cela permet de réaliser un pont diviseur de tension appliquant, à la région 115, un potentiel égal environ au tiers du potentiel d’alimentation VHV appliqué à la région 117. À titre d’exemple, les éléments résistifs R1 et R2 sont formés sur le substrat 101, du côté de la face 101T du substrat 101.
Le dispositif 300 présente des avantages analogues à ceux du dispositif 200 des figures 2A et 2B. Le fait de prévoir les éléments résistifs R1 et R2 permet avantageusement de maîtriser la valeur du potentiel appliqué à la région 115, donc de fixer la valeur d’un potentiel de polarisation du caisson 103 (PW).
Le dispositif 300 présente, vu de dessus et en coupe, une structure analogue à celle du dispositif 200 illustrée en figures 2A et 2B.
La est une vue de côté, schématique et partielle, d’un capteur d’images 400.
Dans l’exemple représenté, le capteur d’images 400 comprend un substrat semiconducteur 401 (IMG) dans et sur lequel sont formés une pluralité de pixels, non détaillés en . Chaque pixel du capteur 400 comporte au moins une diode photosensible, ou photodétecteur, par exemple de type diode à avalanche à photon unique (« Single-Photon Avalanche Diode » - SPAD, en anglais). Les pixels du capteur d’images 400 sont, dans l’orientation de la , destinés à être illuminés par la face supérieure du substrat 401.
Dans cet exemple, le capteur 400 comprend en outre le substrat semiconducteur 101 dans lequel est formé un dispositif 403 (ESD PROTECTION) de protection contre les décharges électrostatiques. Le dispositif de protection 403 comprend un ou plusieurs dispositifs unitaires de protection contre les décharges électrostatiques du type du dispositif 200 ou du dispositif 300 précédemment décrits en relation avec les figures 2A, 2B et 3.
Dans l’orientation de la , le substrat 401 est en contact, par sa face inférieure, avec la face supérieure 101T du substrat 101 sous-jacent. À titre d’exemple, les substrats 101 et 401 sont collés par collage moléculaire de sorte à obtenir une structure tridimensionnelle, ou 3D.
À titre d’exemple, un dispositif 200 ou 300 est relié ou connecté à chaque photodétecteur, par exemple chaque diode à avalanche à photon unique, du substrat 401. Dans cet exemple, les photodétecteurs du capteur d’images 400 sont alimentés par le potentiel VHV et les dispositifs 200 ou 300 du dispositif 403 permettent de protéger les photodétecteurs du substrat 401 contre les décharges électrostatiques pouvant survenir dans le capteur 400.
Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, bien que l’on ait détaillé ci-dessus le cas dans lequel le premier type de conductivité est P et le deuxième type de conductivité est N, les modes de réalisation décrits sont transposables par la personne du métier au cas où le premier type de conductivité est N et le deuxième type de conductivité est P. Dans ce cas, il convient par exemple que le potentiel VHV, appliqué à la région 117 par l’intermédiaire du nœud 121, présente une valeur négative, par exemple de l’ordre de - 25 V.
En outre, bien que les régions 113, 115 et la tranchée d’isolation 111 des dispositifs 200 et 300 précédemment décrits en relation avec les figures 2A, 2B et 3 présentent, vues de dessus, une forme annulaire, les régions 113, 115 et la tranchée d’isolation 111 pourraient, à titre de variante, présenter chacune une forme différente. À titre d’exemple, les régions 113, 115 et la tranchée d’isolation 111 pourraient présenter chacune, vue de dessus, la forme d’une bande s’étendant latéralement le long d’une direction orthogonale au plan AA de la , ou d’un « U » dont la barre horizontale s’étendrait le long d’une direction orthogonale au plan AA de la et donc les barres verticales s’étendraient le long de directions parallèles au plan AA et à la face 101T du substrat 100. Dans ce cas, les régions 113, 115 et la tranchée d’isolation 111 seraient par exemple situées d’un même côté de la région 117, de sorte que la région 115 et la tranchée d’isolation 111 soient interposées entre les régions 113 et 117.
Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. En particulier, la personne du métier est en mesure de prévoir les niveaux de dopage du substrat 101, des caissons 201, 103, 105 et 109 et des régions 113, 115 et 117. En outre, la personne du métier est capable de prévoir et de former dans le caisson 109, outre la région 117, une ou plusieurs autres régions dopées du premier type de conductivité et une ou plusieurs régions dopées du deuxième type de conductivité de sorte à former au moins une jonction P-N.

Claims (14)

  1. Dispositif électronique (200 ; 300) comprenant un substrat semiconducteur (101) dopé d’un premier type de conductivité et dans lequel s’étendent, depuis une face (101T) du substrat (101) :
    – un premier caisson (201) dopé d’un deuxième type de conductivité, opposé au premier type de conductivité ;
    – un deuxième caisson (103) dopé du premier type de conductivité et situé dans le premier caisson (201) ;
    – un troisième caisson (105) électriquement isolant et situé dans le deuxième caisson (103) ;
    – un quatrième caisson (109) dopé du premier type de conductivité et situé dans le troisième caisson (105) ; et
    – des première, deuxième et troisième régions (113, 115, 117) dopées du premier type de conductivité et situées respectivement dans le substrat (101), dans le deuxième caisson (103) et dans le quatrième caisson (109).
  2. Dispositif selon la revendication 1, dans lequel les première et deuxième régions (113, 115) présentent chacune, vue de dessus, une forme annulaire entourant la troisième région (117).
  3. Dispositif selon la revendication 1 ou 2, dans lequel le premier caisson (201) présente, vu de dessus, une forme annulaire entourant la deuxième région (115).
  4. Dispositif selon l’une quelconque des revendications 1 à 3, dans lequel les première et troisième régions (113, 117) sont destinées à être connectées respectivement à un premier nœud (119) d’application d’un potentiel de référence, de préférence la masse (GND), et à un deuxième nœud (121) d’application d’un potentiel d’alimentation (VHV).
  5. Dispositif selon la revendication 4, dans lequel le potentiel d’alimentation (VHV) est supérieur à 10 V, de préférence supérieur à 20 V, plus préférentiellement égal à environ 25 V.
  6. Dispositif (200) selon l’une quelconque des revendications 1 à 5, dans lequel la deuxième région (115) est destinée à être laissée à un potentiel flottant.
  7. Dispositif (300) selon l’une quelconque des revendications 1 à 5, comprenant en outre un premier élément résistif (R1) reliant la première région (113) à la deuxième région (115) et un deuxième élément résistif (R2) reliant la deuxième région (115) à la troisième région (117).
  8. Dispositif (300) selon la revendication 7, dans lequel le deuxième élément résistif (R2) présente une résistance environ deux fois supérieure à celle du premier élément résistif (R1).
  9. Dispositif selon l’une quelconque des revendications 1 à 8, dans lequel le premier caisson (201) comprend des puits verticaux (201L) revêtant tous les flancs du deuxième caisson (103) et un puits horizontal (201B) revêtant un fond du deuxième caisson (103) opposé à ladite face (101T) du substrat (101).
  10. Dispositif selon l’une quelconque des revendications 1 à 9, dans lequel le troisième caisson (105) comprend une couche d’oxyde (107) interposée verticalement entre le deuxième caisson (103) et le quatrième caisson (109) et au moins une tranchée d’isolation (111) s’étendant depuis ladite face (101T) du substrat (101) jusqu’à la couche d’oxyde (107).
  11. Dispositif selon l’une quelconque des revendications 1 à 10, dans lequel le premier type de conductivité est P et le deuxième type de conductivité est N.
  12. Dispositif (403) de protection contre des décharges électrostatiques comprenant au moins un dispositif (200 ; 300) selon l’une quelconque des revendications 1 à 11.
  13. Capteur d’images (400) comprenant un dispositif (403) selon la revendication 12 et une pluralité de pixels comportant chacun au moins une diode photosensible.
  14. Capteur selon la revendication 13, dans lequel les pixels sont formés dans et sur un autre substrat semiconducteur (401) situé sur et en contact avec ladite face (101T).
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140376133A1 (en) * 2013-06-19 2014-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Esd protection circuit cell
US20170330899A1 (en) * 2016-04-26 2017-11-16 Nxp Usa, Inc. Semiconductor on insulator (soi) block with a guard ring
US20180182751A1 (en) * 2016-12-26 2018-06-28 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device
US20180315702A1 (en) * 2017-04-28 2018-11-01 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US10861847B2 (en) * 2016-12-14 2020-12-08 Sony Semiconductor Solutions Corporation Semiconductor device and protection element

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140376133A1 (en) * 2013-06-19 2014-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Esd protection circuit cell
US20170330899A1 (en) * 2016-04-26 2017-11-16 Nxp Usa, Inc. Semiconductor on insulator (soi) block with a guard ring
US10861847B2 (en) * 2016-12-14 2020-12-08 Sony Semiconductor Solutions Corporation Semiconductor device and protection element
US20180182751A1 (en) * 2016-12-26 2018-06-28 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device
US20180315702A1 (en) * 2017-04-28 2018-11-01 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof

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