FR3115158A1 - Pixel à SPAD - Google Patents

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Abstract

Pixel à SPAD La présente description concerne un procédé de fabrication d'un dispositif électronique (20) comprenant un empilement d'un premier niveau (102) comprenant une SPAD, d'un deuxième niveau (104) comprenant un circuit d'extinction adapté à ladite SPAD, et d'un troisième niveau (106) comprenant un circuit de traitement d'informations générées par ladite SPAD, le procédé comprenant : a) la formation du premier niveau (102) ; b) la fixation, sur le premier niveau, par collage moléculaire, d'un empilement de couches comprenant une couche semiconductrice ; et c) la formation du circuit d'extinction du deuxième niveau dans la couche semiconductrice. Figure pour l'abrégé : Fig. 2

Description

Pixel à SPAD
La présente description concerne de façon générale les dispositifs électroniques et plus particulièrement les dispositifs comprenant des pixels à base de SPAD et leurs procédés de fabrication.
Une photodiode est un composant semiconducteur ayant la capacité de capter un rayonnement du domaine optique et de le transformer en signal électrique.
Les diodes à effet d'avalanche déclenchée par un photon individuel ou SPAD (Single Photon Avalanche Diode) sont des photodiodes. Les SPAD sont des photodiodes à avalanche opérées au-dessus de la tension de claquage et un photon atteignant la région de multiplication peut à lui seul déclencher une avalanche et entraîner le claquage de la jonction.
Il existe un besoin pour des pixels à SPAD ayant une surface inférieure aux pixels à SPAD actuels.
Un mode de réalisation pallie tout ou partie des inconvénients des pixels à SPAD connus.
Un mode de réalisation prévoit un procédé de fabrication d'un dispositif électronique comprenant un empilement d'un premier niveau comprenant une SPAD, d'un deuxième niveau comprenant un circuit d'extinction adapté à ladite SPAD, et d'un troisième niveau comprenant un circuit de traitement d'informations générées par ladite SPAD, le procédé comprenant : a) la formation du premier niveau ; b) la fixation, sur le premier niveau, par collage moléculaire, d'un empilement de couches comprenant une couche semiconductrice ; et c) la formation du circuit d'extinction du deuxième niveau dans la couche semiconductrice.
Selon un mode de réalisation, les deuxième et troisième niveaux sont fixés par collage hybride.
Selon un mode de réalisation, la couche semiconductrice est gravée, après l'étape b) de manière à former plusieurs régions distinctes.
Selon un mode de réalisation, le procédé comprend une étape de formation du troisième niveau, cette étape comprenant la formation de transistors dans et sur un substrat, la formation d'un premier réseau d'interconnexion et la formation de premiers plots métalliques découverts.
Selon un mode de réalisation, le procédé comprend, après l'étape c), une étape de formation d'un deuxième réseau d'interconnexion sur le circuit d'extinction, et la formation de deuxièmes plots métalliques découverts du côté du deuxième niveau opposé au premier niveau.
Selon un mode de réalisation, les premiers et deuxièmes plots sont adaptés à être mis en contact lors de la fixation des deuxième et troisième niveaux.
Selon un mode de réalisation, une face du premier niveau est recouverte d'une première couche en un matériau isolant et la formation de l'empilement de couches comprend une étape de formation, sur une structure SOI, d'une deuxième couche en ledit matériau isolant, le collage moléculaire étant effectué en mettant en contact les première et deuxième couches isolantes.
Selon un mode de réalisation, le procédé comprend la formation, entre la structure SOI et la deuxième couche isolante, d'une couche conductrice formant un plan de masse.
Un autre mode de réalisation prévoit un dispositif électronique comprenant un empilement d'un premier niveau comprenant une SPAD, d'un deuxième niveau comprenant un circuit d'extinction adapté à ladite SPAD, et d'un troisième niveau comprenant un circuit de traitement des informations générées par ladite SPAD, dans lequel, le premier niveau est fixé au deuxième niveau par collage moléculaire et le deuxième niveau est fixé au troisième niveau par collage hybride.
Selon un mode de réalisation, le premier niveau comprend une unique SPAD.
Selon un mode de réalisation, le premier niveau ne comprend pas de composant électroniques autres que la SPAD.
Selon un mode de réalisation, le deuxième niveau comprend uniquement un circuit d'extinction.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la représente un exemple de pixel à SPAD ;
la représente, de manière très schématique, un mode de réalisation d'un pixel à SPAD ;
la représente un exemple d'une partie d'un pixel à SPAD ;
la est une vue en coupe illustrant schématiquement un mode de réalisation d'un pixel à SPAD ;
la est une vue en coupe illustrant schématiquement un autre mode de réalisation d'un pixel à SPAD ;
la représente une étape d'un procédé de fabrication du mode de réalisation de la ;
la représente une autre étape d'un procédé de fabrication du mode de réalisation de la ;
la représente une autre étape d'un procédé de fabrication du mode de réalisation de la ;
la représente une autre étape d'un procédé de fabrication du mode de réalisation de la ;
la représente une autre étape d'un procédé de fabrication du mode de réalisation de la ;
la représente une autre étape d'un procédé de fabrication du mode de réalisation de la ;
la représente une autre étape d'un procédé de fabrication du mode de réalisation de la ; et
la représente une autre étape d'un procédé de fabrication du mode de réalisation de la .
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
La représente un exemple de pixel 10 à SPAD.
Le pixel 10 comprend un circuit 102 de SPAD configuré pour entrer en avalanche lors de la détection d'un photon. Le circuit 102 comprend de préférence une unique SPAD.
Le pixel 10 comprend, de plus, un circuit 104 (QU) d'extinction ou d'étouffement ("Quench" en anglais). Le circuit 104 est configuré pour détecter le courant traversant la photodiode et l'éteindre en abaissant la polarisation de la jonction sous la tension de claquage. Le circuit 104 recharge ensuite la jonction en réappliquant la tension initiale permettant la détection d’un nouveau photon.
Le circuit 104 comprend des composants analogiques. Le circuit 104 comprend ainsi, des composants tels que des transistors, des éléments résistifs, des éléments capacitifs, etc.
Le pixel 10 comprend, en outre, un circuit 106 (DIG), par exemple un circuit de traitement de l'information générée par la SPAD. Le circuit est de préférence un circuit numérique comprenant des transistors, de préférence étant composé uniquement de transistors.
La composition du circuit 104, qui est un circuit analogique, rend sa miniaturisation plus complexe que la miniaturisation du circuit 106. Ainsi, la diminution de la surface du pixel 10 est limitée, en particulier par la somme des dimensions, autrement dit la surface, de la SPAD et du circuit 104.
La représente, de manière très schématique, un mode de réalisation d'un pixel 20 à SPAD.
Le pixel comprend, comme le pixel 10 de la , le circuit 102 de SPAD, le circuit 104 (QU) d'extinction et le circuit 106 (DIG) de traitement de l'information obtenue.
Dans le mode de réalisation de la , le circuit 102 de SPAD et les circuits 104 et 106 sont empilés les uns sur les autres. Ainsi, le circuit 102 repose sur le circuit 104 et le circuit 104 repose sur le circuit 106.
Le pixel 20 comprend donc trois niveaux empilés. Le niveau supérieur de l'empilement est le niveau comprenant, de préférence uniquement, le circuit de SPAD 102. Le niveau inférieur est le niveau comprenant, de préférence uniquement, le circuit 106 de traitement des informations générées par la SPAD. Le niveau intermédiaire, situé entre les niveaux supérieur et inférieur, comprend, de préférence uniquement, le circuit 104 d'extinction. Ainsi, les composants du circuit d'extinction ne sont pas situés dans le niveau supérieur 102 ou dans le niveau inférieur 106. De même, les éléments du circuit 106 ne sont pas situés dans le niveau supérieur ou dans le niveau intermédiaire.
De préférence, le niveau supérieur comprend une unique SPAD. De préférence, le niveau supérieur ne comprend pas de composants électroniques, en particulier, pas de transistor, pas de condensateur, pas de résistance, etc. De préférence, le niveau intermédiaire comprend un unique circuit d'extinction, configuré pour fonctionner avec l'unique SPAD du niveau supérieur. De préférence, le niveau inférieur comprend un circuit de traitement de données configuré pour traiter uniquement des données générées par l'unique SPAD du niveau supérieur. De préférence, le pixel 20, c’est-à-dire le circuit SPAD 102, le circuit d'extinction 104 et le circuit logique 106 de traitement de l'information obtenue, comprend uniquement des éléments liés à la SPAD. Autrement dit, aucun élément électronique, par exemple aucun circuit électronique, ne concernant pas la SPAD n'est situé dans le pixel 20.
La surface du pixel 20 est ainsi limitée uniquement par le circuit ayant la surface la plus élevée parmi les circuits 102, 104 et 106.
La représente un exemple d'une partie d'un pixel à SPAD. Plus précisément, la représente un exemple d'un circuit 102 à SPAD et un exemple d'un circuit 104 d'extinction.
Le circuit 102 comprend, dans l'exemple de la , une diode de protection 122 et une photodiode SPAD 124. La diode 122 est une diode dite de "Pull up". La diode 122 est reliée, de préférence connectée, entre un noeud d'application d'une tension VP et un noeud 126. La cathode de la diode 122 est reliée, de préférence connectée, au noeud 126 et l'anode de la diode 122 est reliée, de préférence connectée, au noeud d'application de la tension VP. La diode 122 est une diode de désactivation, qui permet au noeud d'anode de la SPAD 124 d'être maintenu à un potentiel par exemple égal à 7 V lorsque la diode SPAD 124 est désactivée par un transistor 132. La tension de désactivation VP a par exemple une valeur supérieure d'au moins 2 V à la tension de dépassement appliquée à la diode SPAD au-delà de la tension de claquage.
La SPAD 124 est reliée, de préférence connectée, entre le noeud 126 et un noeud 128. La cathode de la SPAD 128 est reliée, de préférence connectée, au noeud 128 et l'anode de la cathode 124 est reliée, de préférence connectée, au noeud 126. Le circuit 102 comprend, en outre, une résistance 130, reliée, de préférence connectée, entre le noeud 128 et un noeud d'application d'une tension VH.
Le circuit 104, correspondant au circuit d'extinction, comprend le transistor 132 et un transistor 134 reliés, de préférence connectés, en série entre un noeud 136 et un noeud d'application d'une tension VL, par exemple la masse. Plus précisément, le transistor 132 est relié, de préférence connecté, par ses bornes de conduction (par exemple source et drain) entre le noeud 136 et un noeud 138, le transistor 134 étant relié, de préférence connecté, par ses bornes de conduction entre le noeud 138 et le noeud d'application de la tension VL.
Les transistors 132 et 134 sont de préférence des transistors à effet de champs (MOS) de type N.
Le circuit 104 comprend, en outre, un transistor 140 relié, de préférence connecté, par ses bornes de conduction entre un noeud 142 et un noeud d'application d'une tension d'alimentation VDD. Le transistor 140 est de préférence un transistor à effet de champ de type P. Le circuit 104 comprend, de plus, des éléments capacitifs, ou condensateurs, 144 et 146. Le condensateur 144 est relié, de préférence connecté, entre le noeud 142 et un noeud 148. Le condensateur 146 est relié, de préférence connecté, entre le noeud 142 et un noeud d'application de la tension VL. Le circuit 104 comprend aussi un circuit inverseur 150 relié, de préférence connecté, entre le noeud 142 et un noeud 152.
Le circuit 102 est situé sur le niveau supérieur et le circuit 104 est situé dans le niveau intermédiaire du pixel 20 de la . Le noeud 128, du niveau supérieur est relié, de préférence connecté, au noeud 148 du niveau intermédiaire. Le noeud 152 est de préférence relié, de préférence connecté, à un noeud non représenté du niveau inférieur. Le noeud 126 du niveau supérieur est relié, de préférence connecté, au noeud 136 du niveau intermédiaire. Les liaisons entre les noeuds 126 et 128 avec, respectivement, les noeuds 136 et 148 correspondent à des connexions entre niveaux, par exemple effectuée par l'intermédiaire de pistes conductrices, de vias conducteurs et de plots de contact. Les liaisons entre les différents niveaux seront décrites plus en détail dans les modes de réalisation des figures 4 et 5.
La est une vue en coupe illustrant schématiquement un mode de réalisation d'un pixel 20A à SPAD. Le pixel 20A comprend, comme le pixel 20 décrit en relation avec la , un empilement :
- d'un niveau supérieur constitué du circuit 102 de SPAD, ou niveau 102 ;
- d'un niveau intermédiaire constitué du circuit 104 d'extinction, ou niveau 104 ; et
- d'un niveau inférieur constitué du circuit de traitement 106, ou niveau 106.
Le niveau 106 comprend un substrat 200. Le substrat 200 est de préférence en un matériau semiconducteur, par exemple en silicium. Des transistors 202 sont formés dans et sur le substrat 200. Les transistors 202 sont représentés, en , par des blocs reposant sur une face 204 du substrat 200 et correspondant aux grilles des transistors 202.
Le circuit 106 est un circuit numérique de traitement des information générées par la SPAD. Les composants électroniques compris dans le circuit 106 sont de préférence majoritairement des transistors, de préférence exclusivement des transistors.
Une couche isolante 206 recouvre la face 204 du substrat 200 et recouvre ainsi les transistors 202. Des vias conducteurs 207 traversent la couche 206.
Un empilement 208 de couches isolantes recouvre la couche 206. Des pistes conductrices 210 sont situées dans l'empilement 208, reliées les unes aux autres par des vias conducteurs 212. L'empilement 208, ainsi que les pistes conductrices 210 et les vias 212 conducteurs forment un réseau d'interconnexion permettant d'interconnecter les composants du circuit 106, par l'intermédiaire des vias 207.
Le circuit 106 comprend, de plus, des plots métalliques 214. Les plots métalliques sont situés dans l'empilement 208, au niveau de la face supérieure de l'empilement 208. Autrement dit, les plots métalliques 214 sont situés de manière à être enterrés dans l'empilement 208 à l'exception d'une face de chaque plot affleurant au niveau de la face supérieure de l'empilement 208, c’est-à-dire la face la plus éloignée du substrat 200.
De préférence, au moins certains plots 214 sont reliés à des pistes conductrices 210 par des vias conducteurs 212. Ainsi, des composants électroniques, par exemple des transistors, peuvent être reliés à des éléments externes au circuit 106 par l'intermédiaire des vias 207, du réseau d'interconnexion et des plots 214.
Le circuit 104 comprend une couche 223 comprenant des régions 224 en un matériau semiconducteur, par exemple en silicium. Des composants électroniques sont formés dans et sur les régions semiconductrices 224. En , seuls des transistors 226 sont représentés dans et sur les régions 224, cependant, des composants analogiques autres que des transistors sont formés dans au moins certaines des régions 224. Les transistors 226 sont situés dans et sur les régions 224. Plus précisément, les transistors 226 sont formés dans les régions 224 et sur une face 228 de la couche 223. La couche 223 comprend en outre des régions 229 en un matériau isolant séparant les régions 224 les unes des autres. La couche 223 est ainsi composée des régions 224 et des régions 229.
La face 228 de la couche 223 est recouverte d'une couche isolante 230. La couche 230 recouvre ainsi les transistors 226 et d'autres composants non représentés formés sur la face 228. Des vias conducteurs 232 traversent la couche 230.
La face de la couche 230 la plus éloignée de la couche 223 est recouverte par un réseau d'interconnexion, plus précisément, par un empilement 216 de couches isolantes, des pistes conductrices 218 situées dans l'empilement 216 et des vias conducteurs 220 reliant les pistes conductrices 218 entre elles et aux vias 232.
Le circuit 104 comprend, en outre des plots métalliques 222, affleurant la face de l'empilement 216 la plus éloignée des régions 224.
Les circuits 106 et 104 sont fixés l'un à l'autre par collage hybride. Plus précisément, les empilements 208 et 216 sont en contact l'un avec l'autre de telle manière que chaque plot 214 soit en contact avec un plot 222.
La face de la couche 223 opposée à la face 228 est recouverte d'une couche isolante 227. Le circuit 102 est fixé à la couche 227. Plus précisément, le circuit 102 est fixé à la face de la couche 227 opposée à la face de la couche 227 en contact avec la couche 223.
Le circuit 102 comprend un substrat 250. Une SPAD 252 est formée dans le substrat 250. De préférence la SPAD 252 est en contact avec le level 104. Le substrat 250 peut par exemple comprendre des murs isolants non représentés.
De préférence, le circuit 102 comprend une unique SPAD 252. De préférence, le circuit 102 ne comprend pas d'autres composants électroniques tels que des transistors, des résistances, des condensateurs, etc. Eventuellement, des filtres optiques ou des lentilles, non représentés, peuvent être situés sur le substrat 250.
Le substrat 250, et plus particulièrement la SPAD 252, peuvent être reliés au circuit 104, et plus particulièrement au réseau d'interconnexion du circuit 104, par des vias conducteurs 254. Les vias 254 traversent au moins les couches 227, 223 et 230, de manière à atteindre, au niveau d'une extrémité, une piste métallique 218. L'autre extrémité du vias 254 affleure par exemple la face de la couche 227 en contact avec le circuit 102, de manière à connecter ladite piste métallique 218 au circuit 102, par exemple à une borne de la SPAD 252. D'autres vias 254, non représentés, peuvent s'étendre dans le circuit 102, par exemple de manière à atteindre l'autre borne de la SPAD 252.
La est une vue en coupe illustrant schématiquement un autre mode de réalisation d'un pixel 20B à SPAD.
Le pixel 20B diffère du pixel 20A en ce que chaque région semiconductrice 224 est séparée de la couche 227 par une région isolante 260 et un plan de masse 262. Plus précisément, une face de la région 224 repose sur une face d'une région 260, par exemple en le même matériau que les régions 229. La face opposée de la couche 260 repose sur une région conductrice 262, polarisée à la masse. La région 262 repose sur la couche 227.
Les régions 260 situées en regard de chaque région 224 sont séparées les unes les autres par les régions 229. De préférence, les régions 260 et 262 ont des dimensions horizontales supérieures aux dimensions horizontales des régions 224 en regard desquelles elles sont situées.
De préférence, les régions 262 sont reliées à un noeud d'application d'une tension de référence, de préférence la masse, par l'intermédiaire de vias non représentés reliant les régions 262 à des pistes conductrices 218 du réseau d'interconnexion du circuit 104.
A titre de variante, au moins certaines couches 262 sont séparées les unes des autres par les régions 229. Autrement dit, au moins certaines couches 262 ne sont pas séparées les unes des autres par les régions 229. De préférence, au moins certaines couches 262 s'étendent entre les régions 224 de manière à être reliées entre elles. Les couches 262 sont de préférence reliées à la masse.
Les figures 6A, 6B et 6B représentent des étapes de fabrication du pixel 20B de la . Plus précisément, les figures 6A, 6B et 6C sont des vues en coupe selon un plan vertical. Ces étapes peuvent être effectuées les unes après les autres ou parallèlement.
La représente une étape d'un procédé de fabrication du mode de réalisation de la . Plus précisément, la représente la formation du circuit 102.
Au cours de cette étape, la SPAD 252 est formée dans le substrat 250. La SPAD peut être une SPAD verticale, c’est-à-dire que la jonction PN de la SPAD a une direction verticale, ou horizontale, c’est-à-dire que la jonction PN de la SPAD a une direction horizontale. Les murs isolants non représentés sont formés dans le substrat 250.
De plus, une couche isolante 300 est formée sur la face du substrat 250 qui est destinée à être la plus proche du niveau 104. De préférence, la couche 300 recouvre entièrement ladite face du substrat.
La couche 300 est en le matériau de la couche 227 ( ). La couche 300 est par exemple en oxyde de silicium. La couche 300 a une épaisseur inférieure à la couche 227.
De préférence, des vias conducteurs non représentés peuvent aussi être formés, de manière à relier les deux faces opposées du substrat 250.
La représente une autre étape d'un procédé de fabrication du mode de réalisation de la . Plus précisément, la représente une étape de formation du niveau 104.
La structure résultant de cette étape comprend un empilement de couche ayant sensiblement les mêmes dimensions horizontales, c’est-à-dire les dimensions en vue de dessus. La structure comprend un substrat semiconducteur 302, recouvert d'une couche isolante 304, la couche isolante 304 étant recouverte d'une couche 306 en un matériau semiconducteur, de préférence le même matériau que le substrat 302, par exemple du silicium. Le substrat 302 et les couches 304 et 306 constitue une structure 307 de type semiconducteur sur isolant ou SOI ("Semiconductor on Insulator"). La couche 304 constitue donc une couche de type oxyde enterré, ou BOX ("Burried Oxide"). De préférence, la structure 307 est une structure de type semiconducteur entièrement appauvri sur isolant ou FDSOI ("Fully Depleted Semiconductor On Insulator "). La couche 304 recouvre entièrement le substrat 302. La couche 306 recouvre entièrement la couche 304.
La couche 306 en matériau semiconducteur est recouverte d'une couche isolante 308. La couche isolante 308 recouvre entièrement la couche 306 semiconductrice.
La couche isolante 308 est recouverte d'une couche conductrice 310. La couche conductrice 310 recouvre entièrement la couche isolante 308. La couche conductrice 310 est de préférence en silicium polycristallin dopé.
La couche conductrice 310 est recouverte d'une couche isolante 312. La couche isolante 312 recouvre entièrement la couche conductrice 310. La couche isolante 312 est de préférence en le même matériau que la couche 300 de la . L'épaisseur de la couche 312 est inférieure à l'épaisseur de la couche 227 de la . La somme des épaisseurs des couches 300 ( ) et 312 est sensiblement égale à l'épaisseur de la couche 227.
La représente une autre étape d'un procédé de fabrication du mode de réalisation de la . Plus précisément, la représente la formation du circuit 106. Ainsi, la représente la formation des transistors 202 sur le substrat 200 et la formation du réseau d'interconnexion.
Plus précisément, l'étape de fabrication de la comprend :
- la formation des transistors 202 dans et sur le substrat 200 ;
- la formation de la couche isolante 206 sur le substrat 200 et sur les transistors 202 ;
- la formation des vias 207 traversant la couche 206 de manière à atteindre, par exemple, les bornes de conduction et de commande des transistors 202 ;
- la formation du réseau d'interconnexion, comprenant la formation des couches isolantes de l'empilement 208, des pistes conductrices 210 et des vias conducteurs 212 ; et
- la formation des plots métalliques 214 adaptés au collage hybride, les plots 214 affleurant la face supérieure de l'empilement 208, c’est-à-dire la face la plus éloignée du substrat 200.
Les figures 6D, 6E, 6F, 6G et 6H représentent des étapes de fabrication, de préférence successives, du pixel 20B de la . Les étapes des figures 6D, 6E, 6F, 6G et 6H sont effectuées après les étapes des figures 6A, 6B et 6C. Plus précisément, les figures 6D, 6E et 6F sont des vues en coupe selon un plan vertical.
La représente une autre étape d'un procédé de fabrication du mode de réalisation de la .
Au cours de cette étape, la structure décrite en relation avec la et la structure décrite en relation avec la , c’est-à-dire le circuit 102, sont fixées l'une à l'autre par les couches 300 et 312. Plus précisément, les couches 300 et 312 sont fixées l'une à l'autre par collage moléculaire. La couche 300 et la couche 312 constituent la couche isolante 227 de la .
L'étape de la comprend de plus le retrait de la couche 304 et du substrat 302 ( ). La couche 302 constitue ainsi une poignée permettant le déplacement de la structure de la avant sa fixation à la structure de la figue 6A. La couche 304 constitue ainsi une couche d'arrêt de gravure lors du retrait de la couche 302.
Avant le collage des deux structures durant l'étape de la , aucun composant électronique n'a été formé dans la couche 306. De préférence, aucune étape de dopage n'a été effectuée sur la couche 306. Ainsi, la couche 306 est une couche uniforme, en un unique matériau.
De plus, aucune étape de structuration n'a été effectuée sur les couches de la structure de la . Autrement dit, chacune des couches de la structure de la a, de préférence, une épaisseur sensiblement égale sur l'ensemble de sa surface. Aucune étape de gravure n'a, de préférence, été effectuée de manière à graver certaines régions d'une ou plusieurs des couches de la structure de la et de ne pas graver d'autres régions de la ou des mêmes couches. Chacune des couches 300, 312, 310, 308 et 306 s'étend de manière continue en regard de l'ensemble du substrat 250 et des éléments formés dans le substrat 250, tels que la SPAD et, le cas échéant, sur les murs isolants non représentés.
La représente une autre étape d'un procédé de fabrication du mode de réalisation de la .
Au cours de cette étape, la couche 306 est gravée de manière à former les régions 224 de matériau semiconducteur. De préférence, seule la couche 306 est gravée lors de cette étape. En particulier, la couche 310 conductrice n'est de préférence pas gravée lors de cette étape.
En outre, les composants électroniques du circuit 104 sont formés sur les régions 224. En , deux transistors 226 sont représentés, chacun étant situé dans et sur une région 224. Plus généralement, les différents composants analogiques formant le circuit d'extinction sont formés sur les régions 224. Ainsi, des composants, tels que des condensateurs, des résistances, etc. sont formés dans et sur les régions 224.
La formation des composants après la fixation des structures permet de s'assurer de l'alignement correct des composants. En effet, le déplacement de la couche 306, lors de la fixation, peut entrainer des distorsions de la couche 306. Former les composants une fois la couche 306 fixée au circuit 102 permet d'éviter que ces distorsions entrainent des déplacements parmi les composants.
La représente une autre étape d'un procédé de fabrication du mode de réalisation de la .
Au cours de cette étape, les couches 308 et 310 sont gravées de manière à former les régions 260 et 262, situées en regard des régions 224. De préférence, chaque région 224 est en regard d'une région 260 et d'une région 262, séparées des régions 260 et 262 situées en regard des autres régions 224. De préférence, les dimensions horizontales de chaque région 262 sont supérieures aux dimensions horizontales de la région 224 en regard de laquelle ladite région 262 est située. Ainsi, au moins une partie de chaque région 262 n'est pas couverte par la région 224 correspondante.
De préférence, les dimensions horizontales des régions 260 sont sensiblement égales aux dimensions horizontales des régions 262 sur lesquelles elles reposent.
La représente une autre étape d'un procédé de fabrication du mode de réalisation de la .
Au cours de cette étape, une couche 270 en un matériau isolant est formée sur la structure de la . Plus précisément, la couche 270 s'étend sur l'ensemble de la couche 227 et recouvre les empilements comprenant les régions 260, 262, 224 et les composants électroniques.
Les vias conducteurs 254 et 232, par exemple en tungstène, sont formés dans la couche 270. Les vias 232 s'étendent depuis la face supérieure de la couche 270, c’est-à-dire la face la plus éloignée de la couche 227, et atteignent les composants formés dans et sur les régions 224. Les vias 254 s'étendent à travers la couche 270 et à travers la couche 227 de manière à atteindre le circuit 102, par exemple de manière à atteindre une première borne de la SPAD. Certains vias 254 peuvent atteindre des vias non représentés ayant été formés précédemment dans le substrat 250 de manière à pouvoir relier la face supérieure de la couche 270 à une deuxième borne de la SPAD.
Des vias non représentés peuvent être formés de manière à traverser la couche 270 et atteindre les régions 262.
La représente une autre étape d'un procédé de fabrication du mode de réalisation de la .
Au cours de cette étape, le réseau d'interconnexion du circuit 104 est formée sur la couche 270. Plus précisément, la formation du réseau d'interconnexion comprend la formation des couches isolantes de l'empilement 216, des pistes conductrices 218 et des vias conducteurs 220. L'étape de la comprend de plus la formation des plots métalliques 222 adaptés au collage hybride, affleurant la face supérieure de l'empilement 216, c’est-à-dire la face la plus éloignée de la couche 270.
Au cours d'une étape ultérieure à l'étape de la , le circuit 106, c’est-à-dire la structure décrite en relation avec la , est fixé au circuit 104, c’est-à-dire à la structure décrite en relation avec la . Plus précisément, la face découverte de l'empilement 208 du circuit 106 est fixée à la face découverte de l'empilement 216. Autrement dit, l'empilement 216 du circuit 104 est fixé à l'empilement 208 du circuit 106. Autrement dit, le circuit 106 est fixé au circuit 104 par collage hybride, en mettant en contact les plots 214 du circuit 106 et les plots 222 du circuit 104. Les emplacements des plots 222 et 214 sont de préférence choisis de telle manière que, lorsque les circuits 104 et 106 sont fixés l'un à l'autre, chaque plot 222 est en contact avec un plot 214.
Une étape de formation de filtres optiques et/ou de lentilles peut par exemple être effectuée lors de l'étape de la , ou après l'étape de la .
Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, la couche 223, c’est-à-dire les régions 224 et les régions 229, peut être remplacées par une unique couche continue en un matériau semiconducteur, s'étendant sur l'ensemble de la couche 227, dans laquelle sont formés tous les composants du circuit 104.
Dans le mode de réalisation de la , la couche remplaçant la couche 223 du mode de réalisation de la est séparées de la couche 227 par les couches 310 et 308 n'ayant pas été gravées. En effet, lors du procédé de fabrication, les étapes de gravure des couches 306, 308 et 310 ne sont pas effectuées.
Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus.

Claims (12)

  1. Procédé de fabrication d'un dispositif électronique (20, 20A, 20B) comprenant un empilement d'un premier niveau (102) comprenant une SPAD, d'un deuxième niveau (104) comprenant un circuit d'extinction adapté à ladite SPAD, et d'un troisième niveau (106) comprenant un circuit de traitement d'informations générées par ladite SPAD, le procédé comprenant :
    a) la formation du premier niveau (102) ;
    b) la fixation, sur le premier niveau, par collage moléculaire, d'un empilement de couches (302, 304, 306, 308, 310, 312) comprenant une couche semiconductrice (306) ; et
    c) la formation du circuit d'extinction du deuxième niveau dans la couche semiconductrice (306).
  2. Procédé selon la revendication 1, dans lequel les deuxième (104) et troisième (106) niveaux sont fixés par collage hybride.
  3. Procédé selon la revendication 1 ou 2, dans lequel la couche semiconductrice (306) est gravée, après l'étape b) de manière à former plusieurs régions (224) distinctes.
  4. Procédé selon l'une quelconque des revendications 1 à 3, comprenant une étape de formation du troisième niveau (106), cette étape comprenant la formation de transistors (202) dans et sur un substrat (200), la formation d'un premier réseau d'interconnexion (208, 210, 212) et la formation de premiers plots métalliques (214) découverts.
  5. Procédé selon l'une quelconque des revendications 1 à 4, comprenant, après l'étape c), une étape de formation d'un deuxième réseau d'interconnexion (216, 218, 220) sur le circuit d'extinction, et la formation de deuxièmes plots métalliques (222) découverts du coté du deuxième niveau opposé au premier niveau.
  6. Procédé selon les revendications 4 et 5, dans lequel les premiers (214) et deuxièmes (222) plots sont adaptés à être mis en contact lors de la fixation des deuxième et troisième niveaux.
  7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel une face du premier niveau (102) est recouverte d'une première couche (300) en un matériau isolant et dans lequel la formation de l'empilement de couches comprend une étape de formation, sur une structure SOI (307), d'une deuxième couche (312) en ledit matériau isolant, le collage moléculaire étant effectué en mettant en contact les première (300) et deuxième (312) couches isolantes.
  8. Procédé selon la revendication 7, comprenant la formation, entre la structure SOI (307) et la deuxième couche isolante (312), d'une couche conductrice (310) formant un plan de masse.
  9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel le premier niveau (102) comprend une unique SPAD.
  10. Procédé selon l'une quelconque des revendications 1 à 9, dans lequel le premier niveau (102) ne comprend pas de composant électroniques autres que la SPAD.
  11. Procédé selon l'une quelconque des revendications 1 à 10, dans lequel le deuxième niveau (104) comprend uniquement un circuit d'extinction.
  12. Dispositif électronique (20, 20A, 20B) comprenant un empilement d'un premier niveau (102) comprenant une SPAD, d'un deuxième niveau (104) comprenant un circuit d'extinction adapté à ladite SPAD, et d'un troisième niveau (106) comprenant un circuit de traitement des informations générées par ladite SPAD, dans lequel, le premier niveau est fixé au deuxième niveau par collage moléculaire et le deuxième niveau est fixé au troisième niveau par collage hybride.
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