FR3118286A1 - STACKING OF THREE OR MORE CHIPS - Google Patents
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Abstract
EMPILEMENT D’AU MOINS TROIS PUCES ÉLECTRONIQUES L’invention concerne un empilement de puces électroniques comprenant une première puce (10), une deuxième puce (20) et une troisième puce (30), chacune des première, deuxième et troisième puces comprenant une première face (10a, 20a, 30a) et une deuxième face (10b, 20b, 30b) opposée à la première face, la première face (10a) de la première puce (10) étant collée à la première face (20a) de la deuxième puce (20) par collage hybride et la deuxième face (20b) de la deuxième puce (20) étant collée à la première face (30a) de la troisième puce (30) par collage hybride, la deuxième puce comprenant un substrat (21) et une pluralité de via traversants (27) s’étendant à travers le substrat (21). Figure de l’abrégé : Figure 3STACK OF AT LEAST THREE ELECTRONIC CHIPS The invention relates to a stack of electronic chips comprising a first chip (10), a second chip (20) and a third chip (30), each of the first, second and third chips comprising a first face (10a, 20a, 30a) and a second face (10b, 20b, 30b) opposite the first face, the first face (10a) of the first chip (10) being glued to the first face (20a) of the second chip (20) by hybrid bonding and the second face (20b) of the second chip (20) being bonded to the first face (30a) of the third chip (30) by hybrid bonding, the second chip comprising a substrate (21) and a plurality of through vias (27) extending through the substrate (21). Abstract Figure: Figure 3
Description
La présente invention est relative aux circuits intégrés en trois dimensions (3D IC) et concerne plus particulièrement un empilement d’au moins trois puces électroniques permettant d’obtenir une forte densité d’intégration.The present invention relates to three-dimensional integrated circuits (3D IC) and relates more particularly to a stack of at least three electronic chips making it possible to obtain a high integration density.
ÉTAT DE LA TECHNIQUESTATE OF THE ART
L’intégration tridimensionnelle (3D) consiste à empiler plusieurs puces électroniques (aussi appelées circuits intégrés) et à les relier électriquement entre elles, par exemple par une technique de collage. Cette approche permet notamment de réduire l’encombrement des systèmes dits « hétérogènes » qui sont composés de circuits appartenant à des générations différentes d’une même technologie de dispositifs semiconducteurs ou de circuits appartenant à des technologies différentes, par exemple un capteur d’images comprenant une matrice de photodiodes et un circuit CMOS de traitement d’images comprenant des circuits logiques. L’intégration 3D permet également d’augmenter la densité de transistors par unité de surface sans réduire leurs dimensions, de diminuer la consommation électrique et/ou d’augmenter la vitesse de fonctionnement d’un système, en remplaçant de longues interconnexions horizontales par de courtes interconnexions verticales.Three-dimensional (3D) integration consists of stacking several electronic chips (also called integrated circuits) and connecting them electrically to each other, for example by a bonding technique. This approach makes it possible in particular to reduce the size of so-called "heterogeneous" systems which are composed of circuits belonging to different generations of the same technology of semiconductor devices or of circuits belonging to different technologies, for example an image sensor comprising a photodiode array and a CMOS image processing circuit comprising logic circuits. 3D integration also makes it possible to increase the density of transistors per unit area without reducing their dimensions, to reduce power consumption and/or to increase the operating speed of a system, by replacing long horizontal interconnects with short vertical interconnects.
Un circuit 3D peut adopter plusieurs architectures d’empilement 3D en fonction notamment de la manière dont sont empilées les puces, de l’orientation des puces et du type de collage.A 3D circuit can adopt several 3D stacking architectures depending in particular on the way the chips are stacked, the orientation of the chips and the type of bonding.
L’empilement peut être réalisé selon différentes approches : de plaque à plaque (pour « wafer-to-wafer » en anglais), de puce à plaque (« die-to-wafer ») ou encore de puce à puce (« die-to-die »). La technique d’empilement plaque à plaque est la plus rapide en nombre de puces collées par heure, car il s’agit d’un collage collectif à l’échelle des plaques de silicium. Elle est également la plus précise pour une vitesse de collage donnée. En revanche, à la différence des deux autres techniques, elle n’offre pas la possibilité de n’assembler que les puces fonctionnelles (dites « Known Good Dies »), sélectionnées après une série de tests et la découpe des plaques. Le rendement après assemblage obtenu par la technique plaque à plaque est donc inférieur au rendement de la technique puce à plaque ou au rendement de la technique puce à puce dès que le rendement technologique de fabrication des plaques est inférieur à 100 %. Cette dernière technique est naturellement la plus longue à mettre en œuvre, car les puces sont collées entre elles deux par deux après la découpe des plaques.Stacking can be carried out according to different approaches: from plate to plate (for "wafer-to-wafer" in English), from chip to plate ("die-to-wafer") or even from chip to chip ("die- to-die”). The plate-to-plate stacking technique is the fastest in terms of the number of chips bonded per hour, because it is a collective bonding at the scale of the silicon wafers. It is also the most accurate for a given bonding speed. On the other hand, unlike the other two techniques, it does not offer the possibility of assembling only the functional chips (known as “Known Good Dies”), selected after a series of tests and the cutting of the plates. The yield after assembly obtained by the plate-to-plate technique is therefore lower than the yield of the chip-to-plate technique or the yield of the chip-to-chip technique as soon as the technological yield for manufacturing the wafers is less than 100%. This last technique is naturally the longest to implement, because the chips are glued together two by two after the plates have been cut.
Lorsque les puces (ou les plaques) sont orientées dans le même sens, la face avant d’une puce est collée à la face arrière d’une autre puce (ce mode d’assemblage est appelé « face-to-back »). Inversement, lorsque les puces (ou les plaques) sont assemblées après retournement de l’une d’entre elles, les puces sont collées face avant contre face avant (« face-to-face ») ou face arrière contre face arrière (« back-to-back »).When the chips (or the plates) are oriented in the same direction, the front face of a chip is glued to the back face of another chip (this assembly mode is called “face-to-back”). Conversely, when the chips (or the plates) are assembled after turning one of them over, the chips are glued front face against front face (“face-to-face”) or rear face against rear face (“back -to-back”).
La figure 1 illustre un exemple de circuit 3D intégrant une première puce 100a et une deuxième puce 100b dans un boîtier composé d’un substrat 110 et d’un capot 120. La première puce 100a, dite puce supérieure, est empilée sur la deuxième puce 100b, appelée puce inférieure. Chaque puce comprend, de la face arrière BS à la face avant FS, un substrat en silicium 101, un premier bloc fonctionnel 102 (ou ensemble de niveaux technologiques) appelé FEOL (« Front End Of Line ») qui regroupe les composants actifs (ex. transistors) de la puce, et un deuxième bloc fonctionnel 103 appelé BEOL (« Back End Of Line ») qui regroupe les composants passifs (ex. résistances, inductances, capacités) et les interconnexions entre les transistors (ou les blocs de transistors) de la puce. Les interconnexions du bloc BEOL 103 sont typiquement réparties en plusieurs niveaux de métal.FIG. 1 illustrates an example of a 3D circuit integrating a first chip 100a and a second chip 100b in a package composed of a substrate 110 and a cover 120. The first chip 100a, called the upper chip, is stacked on the second chip 100b, called lower chip. Each chip comprises, from the rear face BS to the front face FS, a silicon substrate 101, a first functional block 102 (or set of technological levels) called FEOL (“Front End Of Line”) which groups the active components (ex . transistors) of the chip, and a second functional block 103 called BEOL (“Back End Of Line”) which groups together the passive components (e.g. resistors, inductors, capacitors) and the interconnections between the transistors (or blocks of transistors) of the chip. The interconnects of the BEOL block 103 are typically distributed in several levels of metal.
Les puces 100a-100b sont dans cet exemple assemblées face avant contre face avant (« face-to-face ») par une technique de collage direct de type hybride. La surface de collage de chaque puce est composée de plots d’interconnexion 104 en métal (typiquement du cuivre) et d’un matériau diélectrique 105 (typiquement du dioxyde de silicium) qui entoure les plots d’interconnexion 104. Les plots d’interconnexion 104 de la première puce 100a sont en contact direct avec les plots d’interconnexion 104 de la deuxième puce 100b, de façon à coupler électriquement les deux puces 100a-100b. Les plots d’interconnexion participent au collage des deux puces et acheminent des signaux électriques d’une puce à l’autre.The chips 100a-100b are in this example assembled front face against front face (“face-to-face”) by a hybrid-type direct bonding technique. The bonding surface of each chip is composed of metal (typically copper) interconnect pads 104 and a dielectric material 105 (typically silicon dioxide) that surrounds the interconnect pads 104. The interconnect pads 104 of the first chip 100a are in direct contact with the interconnect pads 104 of the second chip 100b, so as to electrically couple the two chips 100a-100b. The interconnect pads participate in the bonding of the two chips and carry electrical signals from one chip to the other.
Des via traversants 106 désignés par l'acronyme TSV (de l'anglais « Through Substrate Via » ou « Through Silicon Via ») s’étendent en outre à travers la puce inférieure 100b, et plus particulièrement du premier niveau de métal (M1) du bloc BEOL jusqu’à la face arrière BS. Ces via traversants 106 servent à acheminer les signaux électriques depuis la face avant FS de la puce 100b jusqu’à sa face arrière BS. Le substrat 101 de la puce inférieure 100b est aminci spécialement pour permettre la réalisation de ces via.Through vias 106 designated by the acronym TSV (from the English "Through Substrate Via" or "Through Silicon Via") also extend through the lower chip 100b, and more particularly the first metal level (M1) from the block BEOL to the rear face BS. These through vias 106 are used to route the electrical signals from the front face FS of the chip 100b to its rear face BS. The substrate 101 of the lower chip 100b is specially thinned to allow the production of these vias.
Les signaux sont ensuite répartis (ou redistribués) sur la face arrière BS de la puce inférieure 100b, à l'aide d'une couche de redistribution 107 dite RDL (« redistribution layer »). Le rôle de cette couche RDL 107 est de relier électriquement chacun des TSV 106 à une zone de reprise de contact, à partir de laquelle les signaux sont acheminés vers l'extérieur du boîtier.The signals are then distributed (or redistributed) on the rear face BS of the lower chip 100b, using a redistribution layer 107 called RDL (“redistribution layer”). The role of this RDL layer 107 is to electrically connect each of the TSVs 106 to a contact recovery zone, from which the signals are routed to the exterior of the case.
L’article [« Hybrid bonding for 3D stacked image sensors: impact of pitch shrinkage on interconnect robustness » ; J. Jourdon et al., 2018 IEEE International Electron Devices Meeting (IEDM), pp. 7.3.1-7.1.4, 2018] décrit un autre exemple d’empilement 3D comprenant deux puces électroniques assemblées face avant contre face avant (« face-to-face ») par collage hybride (Cu/SiO2). La puce supérieure est un capteur d’images éclairé en face arrière (BSI) et la puce inférieure est un circuit logique de traitement d’images fabriqué en technologie CMOS. Les plots d’interconnexion (aussi appelés « plots HBM » pour « Hybrid Bonding Metal pads » en anglais) présentent un pas de répétition compris entre 1,44 µm et 8,8 µm.The article [“Hybrid bonding for 3D stacked image sensors: impact of pitch shrinkage on interconnect robustness”; J. Jourdon et al., 2018 IEEE International Electron Devices Meeting (IEDM), p. 7.3.1-7.1.4, 2018] describes another example of a 3D stack comprising two electronic chips assembled front face to front face (“face-to-face”) by hybrid bonding (Cu/SiO 2 ). The top chip is a back side illuminated image sensor (BSI) and the bottom chip is an image processing logic circuit made in CMOS technology. The interconnection pads (also called “HBM pads” for “Hybrid Bonding Metal pads” in English) have a repetition pitch of between 1.44 μm and 8.8 μm.
La figure 2 représente schématiquement un circuit intégré 3D décrit dans le document [« Pixel/DRAM/logic 3-layer stacked CMOS image sensor technology » ; H. Tsugawa et al., 2017 IEEE International Electron Devices Meeting (IEDM), pp. 3.2.1-3.2.4, 2017]. Ce circuit 3D comprend un empilement de trois puces électroniques (aussi appelées « couches ») : un capteur d’images 200a comprenant une matrice de pixels, un circuit logique 200b de traitement d’images et un circuit mémoire 200c comprenant une matrice de cellules mémoire. Le circuit mémoire 200c est disposé entre le capteur d’images 200a et le circuit logique 200b de traitement d’images.FIG. 2 schematically represents a 3D integrated circuit described in the document [“Pixel/DRAM/logic 3-layer stacked CMOS image sensor technology”; H. Tsugawa et al., 2017 IEEE International Electron Devices Meeting (IEDM), pp. 3.2.1-3.2.4, 2017]. This 3D circuit comprises a stack of three electronic chips (also called "layers"): an image sensor 200a comprising a matrix of pixels, an image processing logic circuit 200b and a memory circuit 200c comprising a matrix of memory cells . The memory circuit 200c is placed between the image sensor 200a and the logic circuit 200b for image processing.
Le circuit logique 200b et le circuit mémoire 200c sont d’abord assemblés, face avant FS contre face avant FS (« face-to-face »), par collage direct oxyde-oxyde. Le substrat en silicium 201c du circuit mémoire 200c est aminci jusqu’à 3 µm. Puis, des TSV 206c et des pistes de redistribution 207 sont formés simultanément en face arrière BS du circuit mémoire 200c. Une partie des TSV 206c s’étendent à travers le substrat aminci 201c et les blocs FEOL et BEOL du circuit mémoire 200c jusqu’au premier niveau de métal M1 du circuit logique 200b afin de connecter le circuit mémoire 200c au circuit logique 200b. La face avant FS du capteur d’images 200a est ensuite collée à la face arrière BS du circuit mémoire 200c (« face-to-back ») par collage direct oxyde-oxyde. Les pistes de redistribution 207 sont enfouies dans une couche de matériau diélectrique 208 et ne participent donc pas au collage des puces 200a et 200c. Des TSV 206a sont formés depuis la face arrière du capteur d’images 200a après amincissement du substrat 201a. Une partie des TSV 206a s’étendent à travers le substrat aminci 201a et les blocs FEOL et BEOL du capteur d’images 200a jusqu’aux pistes de redistribution 207 du circuit mémoire 200c, reliant ainsi électriquement le capteur d’images 200a au circuit mémoire 200c.The logic circuit 200b and the memory circuit 200c are first assembled, front face FS against front face FS (“face-to-face”), by direct oxide-oxide bonding. The silicon substrate 201c of the memory circuit 200c is thinned down to 3 μm. Then, TSVs 206c and redistribution tracks 207 are formed simultaneously on the rear face BS of memory circuit 200c. A portion of the TSVs 206c extend through the thinned substrate 201c and the FEOL and BEOL blocks of the memory circuit 200c to the first metal level M1 of the logic circuit 200b in order to connect the memory circuit 200c to the logic circuit 200b. The front face FS of the image sensor 200a is then bonded to the rear face BS of the memory circuit 200c (“face-to-back”) by direct oxide-oxide bonding. The redistribution tracks 207 are buried in a layer of dielectric material 208 and therefore do not participate in the bonding of the chips 200a and 200c. TSVs 206a are formed from the rear face of image sensor 200a after thinning of substrate 201a. A portion of the TSVs 206a extend through the thinned substrate 201a and the FEOL and BEOL blocks of the image sensor 200a to the redistribution tracks 207 of the memory circuit 200c, thereby electrically connecting the image sensor 200a to the memory circuit 200c.
Les TSV 206a et 206c présentent un diamètre de 2,5 µm et un pas de répétition de 6,3 µm. Ils sont situés dans une zone périphérique à la zone dite « active » de l’empilement contenant les pixels du capteur d’images 200a, les cellules mémoire du circuit mémoire 200c et les transistors du circuit logique 200b. Ils réduisent donc de manière considérable la surface de puce disponible pour ces composants actifs. La longueur des connexions entre les pixels, les cellules mémoires et les transistors est importante, étant donné que les connexions comprennent les TSV de la zone périphérique. Il en résulte que le circuit 3D de la figure 2 présente une vitesse de fonctionnement limitée (malgré l’intégration de la puce mémoire au sein de l’empilement) et un encombrement important.The TSVs 206a and 206c have a diameter of 2.5 μm and a repetition pitch of 6.3 μm. They are located in a zone peripheral to the so-called “active” zone of the stack containing the pixels of the image sensor 200a, the memory cells of the memory circuit 200c and the transistors of the logic circuit 200b. They therefore considerably reduce the chip surface available for these active components. The length of the connections between the pixels, the memory cells and the transistors is important, since the connections include the TSVs of the peripheral zone. As a result, the 3D circuit of Figure 2 has a limited operating speed (despite the integration of the memory chip within the stack) and a large size.
Il existe un besoin de prévoir un empilement de puces électroniques pouvant accueillir un plus grand nombre de composants actifs à surface de puce constante (ou moins encombrant à nombre de composants constant) et présentant une vitesse de fonctionnement plus élevée.There is a need to provide a stack of electronic chips that can accommodate a greater number of active components with a constant chip surface (or less bulky with a constant number of components) and exhibiting a higher operating speed.
Selon un aspect de l’invention, on tend à satisfaire ce besoin en prévoyant un empilement de puces électroniques comprenant une première puce, une deuxième puce et une troisième puce, chacune des première, deuxième et troisième puces comprenant une première face et une deuxième face opposée à la première face, la première face de la première puce étant collée à la première face de la deuxième puce et la deuxième face de la deuxième puce étant collée à la première face de la troisième puce, empilement dans lequel :
- la première puce comprend une pluralité de premiers plots d’interconnexion débouchant sur la première face de la première puce ;
- la deuxième puce comprend :
- un substrat ;
- un ensemble de niveaux d’interconnexion disposé sur une première face du substrat ;
- une pluralité de deuxièmes plots d’interconnexion reliés à l’ensemble de niveaux d’interconnexion et débouchant sur la première face de la deuxième puce ;
- une pluralité de troisièmes plots d’interconnexion disposés sur une deuxième face opposée du substrat et débouchant sur la deuxième face de la deuxième puce ;
- une pluralité de via traversants s’étendant à travers le substrat et reliant une partie au moins des troisièmes plots d’interconnexion à l’ensemble de niveaux d’interconnexion ;
- la troisième puce comprend une pluralité de quatrièmes plots d’interconnexion débouchant sur la première face de la troisième puce ;
- the first chip comprises a plurality of first interconnect pads emerging on the first face of the first chip;
- the second chip includes:
- a substrate;
- a set of interconnection levels arranged on a first face of the substrate;
- a plurality of second interconnect pads connected to the set of interconnect levels and leading to the first face of the second chip;
- a plurality of third interconnection pads arranged on a second opposite face of the substrate and emerging on the second face of the second chip;
- a plurality of through vias extending through the substrate and connecting at least a portion of the third interconnect pads to the set of interconnect levels;
- the third chip comprises a plurality of fourth interconnect pads emerging on the first face of the third chip;
Ainsi, l’empilement selon le premier aspect de l’invention présente deux interfaces de collage hybride, l’une entre les premières faces des première et deuxième puces, l’autre entre la deuxième face de la deuxième puce et la première face de la troisième puce. Une telle configuration permet à la première puce et/ou à la troisième puce d’accueillir davantage de composants actifs (à surface de puce constante) ou de réduire la surface de la puce (à nombre de composants constant). En effet, les via traversants sont limités à une zone située entre les troisièmes plots d’interconnexion et l’ensemble de niveaux d’interconnexion de la deuxième puce et n’occupent donc pas d’espace dans les première et troisième puces.Thus, the stack according to the first aspect of the invention has two hybrid bonding interfaces, one between the first faces of the first and second chips, the other between the second face of the second chip and the first face of the third chip. Such a configuration allows the first chip and/or the third chip to accommodate more active components (at a constant chip area) or to reduce the area of the chip (at a constant number of components). Indeed, the through-vias are limited to an area located between the third interconnect pads and the set of interconnect levels of the second chip and therefore do not occupy space in the first and third chips.
Par ailleurs, la longueur des connexions entre les composants actifs est réduite car les connexions s’effectuent essentiellement de façon verticale, et non plus de façon déportée vers une zone périphérique de l’empilement comme dans le circuit 3D de l’art antérieur. L’empilement de puces électroniques bénéficie alors d’une vitesse de fonctionnement accrue et/ou d’une consommation réduite.Furthermore, the length of the connections between the active components is reduced because the connections are made essentially vertically, and no longer offset towards a peripheral zone of the stack as in the 3D circuit of the prior art. The stack of electronic chips then benefits from an increased operating speed and/or reduced consumption.
Dans un mode de réalisation préférentiel de l’empilement, la première face de la première puce, la première face de la deuxième puce et la première face de la troisième puce sont des faces avant et la deuxième face de la première puce, la deuxième face de la deuxième puce et la deuxième face de la troisième puce sont des faces arrière.In a preferred embodiment of the stack, the first face of the first chip, the first face of the second chip and the first face of the third chip are front faces and the second face of the first chip, the second face of the second chip and the second face of the third chip are rear faces.
De préférence, la première puce et/ou la troisième puce comprend en outre des composants actifs situés à l’aplomb d’une partie au moins des via traversants.Preferably, the first chip and/or the third chip also comprises active components located directly above at least part of the through-vias.
Avantageusement, une partie au moins des via traversants présentent un premier pas de répétition compris entre 0,3 µm et 200 µm, de préférence entre 0,4 µm et 4 µm, dans une première direction et un deuxième pas de répétition compris entre 0,3 µm et 200 µm, de préférence entre 0,4 µm et 4 µm, dans une deuxième direction perpendiculaire à la première direction. Le premier pas de répétition peut être égal au deuxième pas de répétition.Advantageously, at least part of the through vias have a first repetition pitch comprised between 0.3 μm and 200 μm, preferably between 0.4 μm and 4 μm, in a first direction and a second repetition pitch comprised between 0, 3 μm and 200 μm, preferably between 0.4 μm and 4 μm, in a second direction perpendicular to the first direction. The first repetition step may be equal to the second repetition step.
L’empilement selon le premier aspect de l’invention peut également présenter une ou plusieurs des caractéristiques ci-dessous, considérées individuellement ou selon toutes les combinaisons techniquement possibles :
- les via traversants présentent une première dimension comprise entre 0,1 µm et 100 µm, de préférence entre 0,2 µm et 2 µm, dans la première direction et une deuxième dimension comprise entre 0,1 µm et 100 µm, de préférence entre 0,2 µm et 2 µm, dans la deuxième direction ;
- le substrat présente une épaisseur inférieure ou égale à 10 µm, de préférence comprise entre 3 µm et 10 µm ;
- le substrat présente une variation totale d’épaisseur (TTV) inférieure à 2 µm, de préférence inférieure à 0,5 µm, par exemple comprise entre 0,2 µm et 0,4 µm ;
- le substrat est en silicium ; et
- la première puce est un capteur d’images, la deuxième puce est un circuit logique de traitement d’images et la troisième puce est un circuit mémoire.
- the through vias have a first dimension comprised between 0.1 μm and 100 μm, preferably between 0.2 μm and 2 μm, in the first direction and a second dimension comprised between 0.1 μm and 100 μm, preferably between 0 .2 μm and 2 μm, in the second direction;
- the substrate has a thickness less than or equal to 10 μm, preferably between 3 μm and 10 μm;
- the substrate has a total thickness variation (TTV) of less than 2 μm, preferably less than 0.5 μm, for example between 0.2 μm and 0.4 μm;
- the substrate is made of silicon; And
- the first chip is an image sensor, the second chip is an image processing logic circuit and the third chip is a memory circuit.
Un deuxième aspect de l’invention concerne un procédé de fabrication d’un empilement de puces électroniques, comprenant les étapes suivantes :
- fournir une première puce et une deuxième puce, la première puce comprenant une pluralité de premiers plots d’interconnexion débouchant sur une première face de la première puce et la deuxième puce comprenant :
- un substrat ;
- un ensemble de niveaux d’interconnexion disposé sur une première face du substrat ; et
- une pluralité de deuxièmes plots d’interconnexion reliés à l’ensemble de niveaux d’interconnexion et débouchant sur une première face de la deuxième puce ;
- coller la première face de la première puce avec la première face de la deuxième puce, en disposant une partie au moins des premiers plots d’interconnexion en contact avec une partie au moins des deuxièmes plots d’interconnexion ;
- former une pluralité de via traversants s’étendant à travers le substrat jusqu’à l’ensemble de niveaux d’interconnexion ;
- former, sur une deuxième face opposée du substrat, une pluralité de troisièmes plots d’interconnexion de sorte qu’une partie au moins des troisièmes plots d’interconnexion soient reliés à l’ensemble de niveaux d’interconnexion par les via traversants et que les troisièmes plots d’interconnexion débouchent sur une deuxième face de la deuxième puce ;
- fournir une troisième puce comprenant une pluralité de quatrièmes plots d’interconnexion débouchant sur une première face de la troisième puce ; et
- coller la deuxième face de la deuxième puce avec la première face de la troisième puce, en disposant une partie au moins des troisièmes plots d’interconnexion en contact avec une partie au moins des quatrièmes plots d’interconnexion.
- providing a first chip and a second chip, the first chip comprising a plurality of first interconnect pads opening onto a first face of the first chip and the second chip comprising:
- a substrate;
- a set of interconnection levels arranged on a first face of the substrate; And
- a plurality of second interconnect pads connected to the set of interconnect levels and leading to a first face of the second chip;
- bonding the first face of the first chip with the first face of the second chip, by arranging at least part of the first interconnection pads in contact with at least part of the second interconnection pads;
- forming a plurality of through-vias extending through the substrate to the set of interconnect levels;
- forming, on a second opposite face of the substrate, a plurality of third interconnection pads so that at least part of the third interconnection pads are connected to the set of interconnection levels by the through-vias and that the third interconnect pads open onto a second face of the second chip;
- providing a third chip comprising a plurality of fourth interconnect pads opening onto a first face of the third chip; And
- bonding the second face of the second chip with the first face of the third chip, by arranging at least part of the third interconnection pads in contact with at least part of the fourth interconnection pads.
Dans un mode de mise en œuvre préférentiel, le procédé comprend en outre une étape d’amincissement du substrat avant l’étape de formation des via traversants. L’étape d’amincissement du substrat est avantageusement accomplie après l’étape de collage de la première face de la première puce avec la première face de la deuxième puce.In a preferred mode of implementation, the method further comprises a step of thinning the substrate before the step of forming the through vias. The step of thinning the substrate is advantageously carried out after the step of bonding the first face of the first chip with the first face of the second chip.
L’étape d’amincissement du substrat peut comprendre une première opération de broyage (ou « grinding » en anglais) grossier et une deuxième opération de broyage fin. L’étape d’amincissement du substrat peut être également réalisée par gravure sèche ou gravure humide.The substrate thinning step may comprise a first coarse grinding operation and a second fine grinding operation. The step of thinning the substrate can also be carried out by dry etching or wet etching.
BRÈVE DESCRIPTION DES FIGURESBRIEF DESCRIPTION OF FIGURES
D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est donnée ci-dessous, à titre indicatif et nullement limitatif, en référence aux figures suivantes.Other characteristics and advantages of the invention will emerge clearly from the description which is given below, by way of indication and in no way limiting, with reference to the following figures.
Pour plus de clarté, les éléments identiques ou similaires sont repérés par des signes de référence identiques sur l’ensemble des figures.For greater clarity, identical or similar elements are identified by identical reference signs in all the figures.
DESCRIPTION DÉTAILLÉEDETAILED DESCRIPTION
La figure 3 est une vue en coupe partielle et schématique d’un empilement de puces électroniques selon un mode de réalisation préférentiel de l’invention.FIG. 3 is a partial and schematic sectional view of a stack of electronic chips according to a preferred embodiment of the invention.
L’empilement comprend au moins trois puces électroniques, une première puce 10 dite puce supérieure, une deuxième puce 20 dite puce intermédiaire et une troisième puce 30 dite puce inférieure. Chacune des première, deuxième et troisième puces 10, 20, 30 comprend un substrat 11, 21, 31, des composants actifs 12, 22, 32 formés dans le substrat et un ou plusieurs niveaux d’interconnexion métalliques 13, 23, 33 reliant les composants actifs. Les substrats 11, 21 et 31 comprennent une couche de matériau semi-conducteur, par exemple le silicium. Les composants actifs 12, 22, 32 d’une même puce appartiennent à un premier bloc fonctionnel (ou ensemble de niveaux technologiques) appelé « Front End Of Line » ou FEOL, tandis que les niveaux d’interconnexion métalliques 13, 23, 33 d’une même puce appartiennent à un deuxième bloc fonctionnel appelé « Back End Of Line » ou BEOL. Selon le type de puce (ou circuit) électronique, les composants actifs 12, 22, 32 peuvent être des transistors, des photodiodes, des cellules mémoires…The stack comprises at least three electronic chips, a first chip 10 called upper chip, a second chip 20 called intermediate chip and a third chip 30 called lower chip. Each of the first, second and third chips 10, 20, 30 comprises a substrate 11, 21, 31, active components 12, 22, 32 formed in the substrate and one or more metal interconnect levels 13, 23, 33 connecting the active components. Substrates 11, 21 and 31 comprise a layer of semiconductor material, for example silicon. The active components 12, 22, 32 of the same chip belong to a first functional block (or set of technological levels) called "Front End Of Line" or FEOL, while the metal interconnection levels 13, 23, 33 d he same chip belong to a second functional block called “Back End Of Line” or BEOL. Depending on the type of electronic chip (or circuit), the active components 12, 22, 32 can be transistors, photodiodes, memory cells, etc.
A titre d’exemple, la première puce 10 est un capteur d’images comprenant une matrice de pixels, chaque pixel comprenant une ou plusieurs photodiodes 12 formées dans le substrat 11, la deuxième puce 20 est un circuit logique de traitement d’images comprenant une pluralité de transistors 22 et la troisième puce 30 est un circuit mémoire comprenant une matrice de cellules mémoire 32, par exemple des cellules de mémoire vive dynamique (DRAM).By way of example, the first chip 10 is an image sensor comprising a matrix of pixels, each pixel comprising one or more photodiodes 12 formed in the substrate 11, the second chip 20 is an image processing logic circuit comprising a plurality of transistors 22 and the third chip 30 is a memory circuit comprising an array of memory cells 32, for example dynamic random access memory (DRAM) cells.
Chacune des première, deuxième et troisième puces 10, 20, 30 présente une première face 10a, 20a, 30a et une deuxième face 10b, 20b, 30b opposée à la première face. Comme illustré sur la figure 3, la première face 10a de la première puce 10 est collée à la première face 20a de la deuxième puce 20 et la deuxième face 20b de la deuxième puce 20 est collée à la première face 30a de la troisième puce 30. Les puces 10, 20, 30 sont assemblées entre elles par une technique de collage direct (c.-à-d. sans introduire de composé intermédiaire − tel qu'un adhésif, une cire ou un alliage à faible point de fusion − au niveau de l'interface de collage) de type hybride métal-diélectrique.Each of the first, second and third chips 10, 20, 30 has a first face 10a, 20a, 30a and a second face 10b, 20b, 30b opposite the first face. As illustrated in FIG. 3, the first face 10a of the first chip 10 is glued to the first face 20a of the second chip 20 and the second face 20b of the second chip 20 is glued to the first face 30a of the third chip 30 The chips 10, 20, 30 are assembled together by a direct bonding technique (ie without introducing any intermediate compound − such as an adhesive, a wax or a low melting point alloy − at the level of the bonding interface) of the hybrid metal-dielectric type.
Dans ce mode de réalisation préférentiel, la première face 10a, 20a, 30a de chacune des puces est une face avant et la deuxième face 10b, 20b, 30b de chacune des puces est une face arrière. La face avant d’une puce désigne la face sous laquelle se situe le bloc BEOL comprenant les niveaux d’interconnexion (viennent ensuite le bloc FEOL et enfin le substrat). Les faces avant et arrière d’une puce peuvent être également définies par rapport aux deux faces opposées du substrat à partir duquel la puce est fabriquée, la face avant de la puce correspondant à la face avant du substrat sur laquelle sont formés successivement les composants actifs (FEOL) et les niveaux d’interconnexion métalliques (BEOL), et la face arrière de la puce correspondant à la face arrière du substrat. Deux faces sont dites ici « correspondantes » lorsqu’elles sont confondues ou en vis-à-vis l’une de l’autre.In this preferred embodiment, the first face 10a, 20a, 30a of each of the chips is a front face and the second face 10b, 20b, 30b of each of the chips is a rear face. The front face of a chip designates the face under which is located the BEOL block comprising the interconnection levels (then comes the FEOL block and finally the substrate). The front and rear faces of a chip can also be defined with respect to the two opposite faces of the substrate from which the chip is made, the front face of the chip corresponding to the front face of the substrate on which the active components are successively formed. (FEOL) and the metal interconnect levels (BEOL), and the rear face of the chip corresponding to the rear face of the substrate. Two faces are said here to be “corresponding” when they are merged or facing each other.
Ainsi, les première et deuxième puces 10-20 sont ici collées selon le mode d’assemblage face avant contre face avant (« face-to-face », ou F2F) et les deuxième et troisième puces 20-30 sont collées selon le mode d’assemblage face avant contre face arrière (« face-to-back », ou F2B).Thus, the first and second chips 10-20 are glued here according to the front face-to-front face (“face-to-face”, or F2F) assembly mode and the second and third chips 20-30 are glued according to the mode face-to-back, or F2B assembly.
Aux fins de collage, la première puce 10 comprend une pluralité de premiers plots d’interconnexion 14 débouchant sur sa première face 10a et la deuxième puce 20 comprend une pluralité de deuxièmes plots d’interconnexion 24a débouchant sur sa première face 20a. Une partie au moins des premiers plots d’interconnexion 14 de la première puce 10 sont en contact (direct) avec une partie au moins des deuxièmes plots d’interconnexion 24a de la deuxième puce 20 afin de coupler électriquement les première et deuxième puces 10, 20.For bonding purposes, the first chip 10 includes a plurality of first interconnect pads 14 opening onto its first face 10a and the second chip 20 includes a plurality of second interconnect pads 24a opening onto its first face 20a. At least part of the first interconnection pads 14 of the first chip 10 are in (direct) contact with at least part of the second interconnection pads 24a of the second chip 20 in order to electrically couple the first and second chips 10, 20.
Les premiers plots d’interconnexion 14 sont distincts et contenus dans une première couche diélectrique 15, formée par un premier matériau électriquement isolant. Les premiers plots d’interconnexion 14 et la première couche diélectrique 15 forment, au niveau de la première face 10a de la première puce 10, une première surface de collage dite mixte (car composée de métal et de matériau diélectrique). De même, les deuxièmes plots d’interconnexion 24a sont distincts et contenus dans une deuxième couche diélectrique 25a, constituée du premier matériau électriquement isolant. Les deuxièmes plots d’interconnexion 24a et la deuxième couche diélectrique 25a forment au niveau de la première face 20a de la deuxième puce 10 une deuxième surface de collage mixte.The first interconnection pads 14 are distinct and contained in a first dielectric layer 15, formed by a first electrically insulating material. The first interconnection pads 14 and the first dielectric layer 15 form, at the level of the first face 10a of the first chip 10, a first so-called mixed bonding surface (because it is composed of metal and of dielectric material). Likewise, the second interconnection pads 24a are distinct and contained in a second dielectric layer 25a, made up of the first electrically insulating material. The second interconnection pads 24a and the second dielectric layer 25a form at the level of the first face 20a of the second chip 10 a second mixed bonding surface.
Les premiers plots d’interconnexion 14 et les deuxièmes plots d’interconnexion 24a sont constitués d’un même métal, par exemple le cuivre (Cu), l’aluminium (Al), le tungstène (W), le titane (Ti) ou le nitrure de titane (TiN). Le premier matériau électriquement isolant, commun aux première et deuxième couches diélectriques 15, 25a, est par exemple le dioxyde de silicium (SiO2). Il enrobe les premiers plots d’interconnexion 14 et les deuxièmes plots d’interconnexion 24a. Le métal et le premier matériau électriquement isolant participent tous deux au collage des première et deuxième puces 10, 20.The first interconnection pads 14 and the second interconnection pads 24a are made of the same metal, for example copper (Cu), aluminum (Al), tungsten (W), titanium (Ti) or titanium nitride (TiN). The first electrically insulating material, common to the first and second dielectric layers 15, 25a, is for example silicon dioxide (SiO 2 ). It coats the first interconnect pads 14 and the second interconnect pads 24a. The metal and the first electrically insulating material both participate in the bonding of the first and second chips 10, 20.
La première puce 10 comprend en outre une pluralité de premiers via 16 reliant une partie au moins des premiers plots d’interconnexion 14 au bloc BEOL de la première puce 10 (autrement dit à l’ensemble de niveaux d’interconnexion), et préférentiellement au dernier niveau de métal Mx du bloc BEOL (c.-à-d. le niveau de métal le plus éloigné du substrat 11). De même, la deuxième puce 20 comprend en outre une pluralité de deuxièmes via 26 reliant une partie au moins des deuxièmes plots d’interconnexion 24a au bloc BEOL de la deuxième puce 20, et préférentiellement au dernier niveau de métal My du bloc BEOL.The first chip 10 further comprises a plurality of first vias 16 connecting at least part of the first interconnection pads 14 to the BEOL block of the first chip 10 (in other words to the set of interconnection levels), and preferentially to the last metal level Mx of the block BEOL (i.e. the metal level farthest from the substrate 11). Similarly, the second chip 20 further comprises a plurality of second vias 26 connecting at least part of the second interconnection pads 24a to the BEOL block of the second chip 20, and preferably to the last metal level My of the BEOL block.
A l’instar des premiers et deuxièmes plots d’interconnexion 14, 24, les premiers et deuxièmes via 16, 26 sont enrobés d’un matériau électriquement isolant (identique ou différent du premier matériau électriquement isolant). Les premiers et deuxièmes via 16, 26 sont de préférence formés du même métal que les premiers et deuxièmes plots d’interconnexion 14, 24.Like the first and second interconnection pads 14, 24, the first and second vias 16, 26 are coated with an electrically insulating material (identical to or different from the first electrically insulating material). The first and second vias 16, 26 are preferably formed from the same metal as the first and second interconnect pads 14, 24.
La deuxième puce 20 comprend en outre une pluralité de troisièmes plots d’interconnexion 24b débouchant sur sa deuxième face 20b et la troisième puce 30 comprend une pluralité de quatrièmes plots d’interconnexion 34 débouchant sur sa première face 30a. Une partie au moins des troisièmes plots d’interconnexion 24b de la deuxième puce 20 sont en contact (direct) avec une partie au moins des quatrièmes plots d’interconnexion 34 de la troisième puce 30 afin de coupler électriquement les deuxième et troisième puces 20, 30.The second chip 20 further comprises a plurality of third interconnect pads 24b opening onto its second face 20b and the third chip 30 comprises a plurality of fourth interconnect pads 34 opening onto its first face 30a. At least part of the third interconnection pads 24b of the second chip 20 are in (direct) contact with at least part of the fourth interconnection pads 34 of the third chip 30 in order to electrically couple the second and third chips 20, 30.
Les troisièmes plots d’interconnexion 24b sont distincts et contenus dans une troisième couche diélectrique 25b, formée par un deuxième matériau électriquement isolant. Les troisièmes plots d’interconnexion 24b et la troisième couche diélectrique 25b forment, au niveau de la deuxième face 20b de la deuxième puce 20, une troisième surface de collage mixte. De même, les quatrièmes plots d’interconnexion 34 sont distincts et contenus dans une quatrième couche diélectrique 35, constituée du deuxième matériau électriquement isolant. Les quatrièmes plots d’interconnexion 34 et la quatrième couche diélectrique 35 forment au niveau de la première face 30a de la troisième puce 30 une quatrième surface de collage mixte.The third interconnection pads 24b are distinct and contained in a third dielectric layer 25b, formed by a second electrically insulating material. The third interconnection pads 24b and the third dielectric layer 25b form, at the level of the second face 20b of the second chip 20, a third mixed bonding surface. Likewise, the fourth interconnection pads 34 are distinct and contained in a fourth dielectric layer 35, made up of the second electrically insulating material. The fourth interconnection pads 34 and the fourth dielectric layer 35 form at the level of the first face 30a of the third chip 30 a fourth mixed bonding surface.
Les troisièmes plots d’interconnexion 24b et les quatrièmes plots d’interconnexion 34 sont constitués d’un même métal, choisi par exemple parmi le cuivre (Cu), l’aluminium (Al), le tungstène (W), le titane (Ti) et le nitrure de titane (TiN). Le deuxième matériau électriquement isolant peut être identique au premier matériau électriquement isolant (ex. SiO2). Il enrobe les troisièmes plots d’interconnexion 24b et les quatrièmes plots d’interconnexion 34.The third interconnection pads 24b and the fourth interconnection pads 34 are made of the same metal, chosen for example from copper (Cu), aluminum (Al), tungsten (W), titanium (Ti ) and titanium nitride (TiN). The second electrically insulating material may be identical to the first electrically insulating material (eg SiO 2 ). It coats the third interconnect pads 24b and the fourth interconnect pads 34.
La troisième puce 30 comprend en outre une pluralité de troisièmes via 36 reliant une partie au moins des quatrièmes plots d’interconnexion 34 au bloc BEOL de la troisième puce 30, et préférentiellement au dernier niveau de métal Mz du bloc BEOL. Les troisièmes via 36 sont de préférence formés du même métal que les troisièmes et quatrièmes plots d’interconnexion 24b, 34. Ils sont également enrobés d’un matériau électriquement isolant (identique ou différent du deuxième matériau électriquement isolant).The third chip 30 further comprises a plurality of third vias 36 connecting at least part of the fourth interconnection pads 34 to the BEOL block of the third chip 30, and preferably to the last metal level Mz of the BEOL block. The third vias 36 are preferably formed from the same metal as the third and fourth interconnection pads 24b, 34. They are also coated with an electrically insulating material (identical to or different from the second electrically insulating material).
Les plots d’interconnexion, aussi appelés plots de collage hydride (ou plots HBM, pour « Hybrid Bonding Metal » en anglais), la couche diélectrique qui les entourent et les éventuels via auxquels sont reliés les plots d’interconnexion, appelés via de collage hybride (HBV, pour « Hybrid Bonding Via »), forment un niveau de collage hybride (HBL, pour « Hybrid Bonding Level ») disposé sur le bloc BEOL de chacune des première, deuxième et troisième puces 10, 20, 30.The interconnection pads, also called hybrid bonding pads (or HBM pads, for "Hybrid Bonding Metal" in English), the dielectric layer that surrounds them and any vias to which the interconnection pads are connected, called bonding vias (HBV, for “Hybrid Bonding Via”), form a hybrid bonding level (HBL, for “Hybrid Bonding Level”) arranged on the BEOL block of each of the first, second and third chips 10, 20, 30.
Les surfaces de collage sont sensiblement planes, leur topologie ne dépassant généralement pas 15 nm. Il n’existe alors aucun espace entre les puces après leur collage, à la différence d’autres technologies d’assemblage (typiquement par microbilles ou micro-piliers), qui présentent une topologie importante (de l’ordre de quelques µm) et nécessitent l’introduction d’un polymère entre les puces.The bonding surfaces are substantially planar, their topology generally not exceeding 15 nm. There is then no space between the chips after their bonding, unlike other assembly technologies (typically by microbeads or micro-pillars), which have a large topology (of the order of a few µm) and require the introduction of a polymer between the chips.
Un ou plusieurs plots d’interconnexion de la première puce, de la deuxième puce et/ou de la troisième puce peuvent ne pas être en contact avec un autre plot d’interconnexion (appartenant à une puce adjacente). Ces plots d’interconnexion, appelés « dummies » anglais, ont essentiellement pour but d’augmenter la densité de métal de la surface de collage, afin de faciliter l’obtention d’une surface plane par polissage mécano-chimique (CMP). Ils n’ont pas de fonction électrique mais participent de manière indirecte au collage des puces.One or more interconnect pads of the first chip, the second chip and/or the third chip may not be in contact with another interconnect pad (belonging to an adjacent chip). These interconnection pads, called "dummies", are essentially intended to increase the metal density of the bonding surface, in order to facilitate obtaining a flat surface by chemical-mechanical polishing (CMP). They have no electrical function but participate indirectly in the bonding of chips.
Enfin, la deuxième puce 20 comprend une pluralité de via traversants 27 reliant tout ou partie des troisièmes plots d’interconnexion 24b au bloc BEOL de la deuxième puce 20, de préférence au premier niveau de métal M1 du bloc BEOL. Contrairement aux premiers, deuxièmes et troisièmes via 16, 26, 36, les via traversants 27 s’étendent à travers un substrat, celui de la deuxième puce 20. Ils peuvent donc être qualifiés de TSV. Les TSV 27 s’étendent depuis les troisièmes plots d’interconnexion 24b jusqu’au bloc BEOL, de préférence selon une direction perpendiculaire aux première et deuxième faces 20a-20b de la deuxième puce 20.Finally, the second chip 20 comprises a plurality of through vias 27 connecting all or part of the third interconnection pads 24b to the BEOL block of the second chip 20, preferably to the first metal level M1 of the BEOL block. Unlike the first, second and third vias 16, 26, 36, the through vias 27 extend through a substrate, that of the second chip 20. They can therefore be qualified as TSVs. The TSVs 27 extend from the third interconnect pads 24b to the BEOL block, preferably in a direction perpendicular to the first and second faces 20a-20b of the second chip 20.
Grâce aux TSV 27 et au niveau de collage hybride supplémentaire formé sur la deuxième face du substrat 21, une connexion électrique essentiellement verticale peut être réalisée entre les trois puces de l’empilement. L’empilement est notamment dépourvu de couches de redistribution (distinctes des niveaux de métal du BEOL) s’étendant parallèlement aux première et deuxième faces des puces. Cette configuration réduit la longueur des interconnexions entre les composants actifs des différentes puces. L’empilement forme ainsi un circuit 3D bénéficiant d’une vitesse de fonctionnement élevée et/ou d’une consommation électrique faible.Thanks to the TSVs 27 and to the additional hybrid bonding level formed on the second face of the substrate 21, an essentially vertical electrical connection can be made between the three chips of the stack. The stack is notably devoid of redistribution layers (distinct from the metal levels of the BEOL) extending parallel to the first and second faces of the chips. This configuration reduces the length of the interconnections between the active components of the different chips. The stack thus forms a 3D circuit benefiting from high operating speed and/or low power consumption.
Par ailleurs, les TSV 27 étant localisés uniquement dans la partie inférieure de la deuxième puce 20, entre la deuxième face 20b du substrat 21 et le bloc BEOL, ils ne limitent aucunement la place disponible pour les composants actifs de la première puce et/ou de la troisième puce (contrairement aux TSV 206a de la figure 2, qui réduisent la surface disponible pour les photodiodes). Des composants actifs de la première puce 10 et/ou de la troisième puce 30 sont avantageusement disposés à l’aplomb des TSV 27 (respectivement au-dessus et/ou au-dessous selon l’orientation de la figure 3).Furthermore, the TSVs 27 being located only in the lower part of the second chip 20, between the second face 20b of the substrate 21 and the BEOL block, they in no way limit the space available for the active components of the first chip and/or of the third chip (unlike the TSVs 206a of Figure 2, which reduce the area available for the photodiodes). Active components of the first chip 10 and/or of the third chip 30 are advantageously placed directly above the TSVs 27 (respectively above and/or below according to the orientation of FIG. 3).
De préférence, chaque TSV 27 relie un unique plot d’interconnexion 24b au bloc BEOL de la deuxième puce 20. Une partie des troisièmes plots d’interconnexion 24b peuvent ne pas être connectés à des TSV, comme cela est illustré sur la figure 3.Preferably, each TSV 27 connects a single interconnect pad 24b to the BEOL block of the second chip 20. A part of the third interconnect pads 24b may not be connected to TSVs, as shown in Figure 3.
Dans un plan parallèle aux première et deuxième faces 20a-20b de la deuxième puce 20, une partie au moins des TSV 27 sont avantageusement agencés en lignes et en colonnes, sous la forme d’une matrice. Autrement dit, ces TSV sont régulièrement espacés les uns des autres, à la fois dans la direction des lignes et dans la direction des colonnes. D’autres TSV 27, comme celui situé à gauche de la figure 3, peuvent être au contraire isolés.In a plane parallel to the first and second faces 20a-20b of the second chip 20, at least part of the TSVs 27 are advantageously arranged in rows and columns, in the form of a matrix. In other words, these TSVs are regularly spaced from each other, both in the direction of the rows and in the direction of the columns. Other TSVs 27, such as the one on the left in Figure 3, can on the contrary be isolated.
Les TSV 27 organisés en matrice présentent ainsi un premier pas de répétition PXdans une première direction X et un deuxième pas de répétition PYdans une deuxième direction Y perpendiculaire à la première direction X.The TSVs 27 organized in a matrix thus have a first repetition pitch P X in a first direction X and a second repetition pitch P Y in a second direction Y perpendicular to the first direction X.
Avantageusement, le premier pas de répétition PXest compris entre 0,3 µm et 200 µm, de préférence compris entre 0,4 µm et 4 µm, et le deuxième pas de répétition PYest compris entre 0,3 µm et 200 µm, de préférence compris entre 0,4 µm et 4 µm. Ainsi, une forte densité d’interconnexions peut être atteinte et il devient possible d’adresser les composants actifs (typiquement les photodiodes du capteur d’images) de façon individuelle. Les pas de répétition PXet PYsont de préférence égaux.Advantageously, the first repetition pitch P X is between 0.3 μm and 200 μm, preferably between 0.4 μm and 4 μm, and the second repetition pitch P Y is between 0.3 μm and 200 μm , preferably between 0.4 μm and 4 μm. Thus, a high density of interconnections can be achieved and it becomes possible to address the active components (typically the photodiodes of the image sensor) individually. The repetition pitches P X and P Y are preferably equal.
Dans une variante de réalisation, les TSV 27 ne sont pas disposés en matrice et ne présentent aucun pas de répétition.In a variant embodiment, the TSVs 27 are not arranged in a matrix and have no repetition pitch.
La section des TSV 27 (dans un plan parallèle aux première et deuxième faces 20a-20b de la deuxième puce 20) peut être de forme quelconque, par exemple rectangulaire, ronde, ellipsoïdale ou octogonale.The section of the TSVs 27 (in a plane parallel to the first and second faces 20a-20b of the second chip 20) can be of any shape, for example rectangular, round, ellipsoidal or octagonal.
Les TSV 27 présentent des dimensions selon les directions X et Y, notées respectivement DXet DY, qui peuvent être comprises entre 0,1 µm et 100 µm, de préférence compris entre 0,2 µm et 2 µm. De préférence, la dimension DXen X des TSV 27 est égale au premier pas de répétition Pxdivisée par 2 (DX= Px/2) et la dimension DYen Y est égale au deuxième pas de répétition PYdivisée par 2 (DY= PY/2). Les TSV 27 sont par exemple des cylindres circulaires droits de diamètre DX= Px/2.The TSVs 27 have dimensions in the X and Y directions, denoted respectively by D X and D Y , which can be between 0.1 μm and 100 μm, preferably between 0.2 μm and 2 μm. Preferably, the dimension D X in X of the TSVs 27 is equal to the first repetition pitch P x divided by 2 (D X = P x /2) and the dimension D Y in Y is equal to the second repetition pitch P Y divided by 2 (D Y = P Y /2). The TSVs 27 are, for example, straight circular cylinders of diameter D X =P X /2.
Les premiers plots d’interconnexion 14 présentent avantageusement, dans chacune des directions X et Y, un pas de répétition identique à celui des deuxièmes plots d’interconnexion 24a. Les pas de répétition en X et en Y des premiers et deuxièmes plots d’interconnexion 14, 24a peuvent être compris entre 500 nm et 10 µm. De même, les troisièmes plots d’interconnexion 24b présentent avantageusement, dans chacune des directions X et Y, un pas de répétition identique à celui des quatrièmes plots d’interconnexion 34, et de préférence à celui des TSV 27. Les pas de répétition en X et en Y des troisièmes et quatrièmes plots d’interconnexion 24b, 34 peuvent être compris entre 0,3 µm et 200 µm, de préférence compris entre 0,4 µm et 4 µm.The first interconnection pads 14 advantageously have, in each of the X and Y directions, a repetition pitch identical to that of the second interconnection pads 24a. The repetition pitches in X and in Y of the first and second interconnection pads 14, 24a can be between 500 nm and 10 μm. Similarly, the third interconnection pads 24b advantageously have, in each of the X and Y directions, a repetition pitch identical to that of the fourth interconnection pads 34, and preferably to that of the TSVs 27. The repetition pitches in X and Y of the third and fourth interconnection pads 24b, 34 can be between 0.3 μm and 200 μm, preferably between 0.4 μm and 4 μm.
Les figures 4A à 4F représentent schématiquement des étapes S1 à S6 d’un procédé de fabrication d’un empilement de puces électroniques, tel que celui illustré par la figure 3.FIGS. 4A to 4F schematically represent steps S1 to S6 of a method for manufacturing a stack of electronic chips, such as that illustrated by FIG. 3.
Les plots d’interconnexion 14, 24a et les via 16, 26 peuvent être formés sensiblement de la même façon que les niveaux d’interconnexion métalliques 13, 23, par exemple par un procédé de type simple damascene ou dual damascene. Ce type de procédé comprend notamment une étape de dépôt d’une ou plusieurs couches diélectriques (par exemple dépôt matériau diélectrique (SiOxou SiCN ou autre)/SiN/TEOS, des étapes de photolithographie et de gravure pour former des cavités dans la (ou les) couche(s) diélectrique(s), de préférence une étape de recuit pour le séchage du matériau diélectrique (par exemple TEOS) suivi optionnellement d’une étape de dépôt d’une couche barrière et/ou d’une couche de germination métallique au fond et contre les parois latérales des cavités, le remplissage des cavités par un métal tel que le cuivre (par exemple par dépôt électrochimique) et une étape de polissage mécano-chimique (CMP) de la couche de métal jusqu’à obtenir une surface de collage mixte sensiblement plane.The interconnection pads 14, 24a and the vias 16, 26 can be formed substantially in the same way as the metallic interconnection levels 13, 23, for example by a process of the simple damascene or dual damascene type. This type of process comprises in particular a step of depositing one or more dielectric layers (for example depositing dielectric material (SiO x or SiCN or other)/SiN/TEOS, photolithography and etching steps to form cavities in the ( or the) dielectric layer(s), preferably an annealing step for drying the dielectric material (for example TEOS) optionally followed by a step of depositing a barrier layer and/or a layer of metallic seeding at the bottom and against the side walls of the cavities, the filling of the cavities with a metal such as copper (for example by electrochemical deposition) and a step of mechanical-chemical polishing (CMP) of the layer of metal until obtaining a substantially planar mixed bonding surface.
Le collage des première et deuxième puces 10-20, ainsi que le collage de la troisième puce 30 décrit ultérieurement, s’effectuent de préférence à l’échelle des plaques (« wafers »), autrement dit selon l’approche « plaque à plaque » (« wafer-to-wafer »). Ainsi, une première plaque comprenant une pluralité de premières puces 10 est collée à une deuxième plaque comprenant une pluralité de deuxièmes puces 20.The bonding of the first and second chips 10-20, as well as the bonding of the third chip 30 described later, are preferably carried out on the scale of the plates (“wafers”), in other words according to the “plate to plate” approach. (“wafer-to-wafer”). Thus, a first plate comprising a plurality of first chips 10 is glued to a second plate comprising a plurality of second chips 20.
Alternativement, un ou plusieurs collages de puces peuvent être réalisés selon l’approche puce à plaque (« die-to-wafer »).Alternatively, one or more chip bondings can be made using the die-to-wafer approach.
Les premiers plots d’interconnexion 14 peuvent ne pas être parfaitement alignés avec les deuxièmes plots d’interconnexion 24a, comme cela est illustré sur la figure 4B. Le désalignement entre les plots d’interconnexion obtenu en collage plaque à plaque est typiquement inférieur à 100 nm (valeur 3σ).The first interconnect pads 14 may not be perfectly aligned with the second interconnect pads 24a, as shown in Figure 4B. The misalignment between the interconnection pads obtained in plate-to-plate bonding is typically less than 100 nm (3σ value).
Le substrat 11 de la première puce 10 (ex. capteur d’images) peut être aminci, par broyage ou gravure, après le collage des première et deuxième puces 10-20.The substrate 11 of the first chip 10 (eg image sensor) can be thinned, by grinding or etching, after the bonding of the first and second chips 10-20.
L’amincissement du substrat 21 est accompli avant la formation des TSV 27 de la deuxième puce 20, et de préférence après le collage des première et deuxième puces 10, 20 (étape S2 ; Fig.4B). On évite ainsi l’utilisation d’un substrat temporaire appelé poignée pour amincir le substrat 21 et coller la deuxième puce 20 à la première puce 10.The thinning of the substrate 21 is accomplished before the formation of the TSVs 27 of the second chip 20, and preferably after the bonding of the first and second chips 10, 20 (step S2; Fig.4B). This avoids the use of a temporary substrate called a handle to thin the substrate 21 and stick the second chip 20 to the first chip 10.
Le substrat 21 de la deuxième puce 20 présente initialement une épaisseur qui peut être comprise entre 500 µm et 800 µm. Il est avantageusement aminci jusqu’à obtenir une épaisseur inférieure ou égale à 10 µm, et de préférence comprise entre 3 µm et 10 µm. L’amincissement du substrat 21 facilite grandement la fabrication de TSV de faibles dimensions en X et en Y (typiquement entre 0,2 µm et 2 µm), en raison d’un facteur de forme plus faible, mais également l’alignement des TSV 27 sur le niveau de métal du bloc BEOL.The substrate 21 of the second chip 20 initially has a thickness which can be between 500 μm and 800 μm. It is advantageously thinned to obtain a thickness less than or equal to 10 μm, and preferably between 3 μm and 10 μm. The thinning of the substrate 21 greatly facilitates the manufacture of TSVs of small dimensions in X and in Y (typically between 0.2 μm and 2 μm), due to a smaller form factor, but also the alignment of the TSVs 27 on the metal level of the BEOL block.
Cet amincissement rend également possible l’utilisation d’un substrat massif (« bulk ») en silicium comme substrat de la deuxième puce 20, plutôt qu’un substrat silicium sur isolant (SOI) plus coûteux. En effet, dans les procédés de l’art antérieur, des substrats SOI sont généralement utilisés car ils sont plus faciles à amincir comparativement à un substrat massif (la couche d’oxyde enterré du substrat SOI sert de couche d’arrêt à une étape de gravure).This thinning also makes it possible to use a bulk silicon substrate as the substrate of the second chip 20, rather than a more expensive silicon-on-insulator (SOI) substrate. Indeed, in the processes of the prior art, SOI substrates are generally used because they are easier to thin compared to a solid substrate (the buried oxide layer of the SOI substrate serves as a stop layer at a step of engraving).
Le substrat 21 peut être aminci par broyage (« grinding » en anglais). De préférence, l’étape d’amincissement du substrat 21 comprend deux opérations de broyage : une première opération de broyage grossier, puis une deuxième opération de broyage fin. Par exemple, le broyage grossier est accompli en utilisant une première roue diamantée comprenant des grains de diamant synthétique d’environ 40 µm en taille (mesh size #320), tandis que le broyage fin est accompli en utilisant une deuxième roue diamantée comprenant des grains de diamant synthétique d’environ 2 à 4 µm en taille (mesh size #8000). Les grains de la première roue diamantée sont enrobés d’un premier matériau polymère (liant) et les grains de la deuxième roue diamantée sont enrobés d’un deuxième matériau polymère, différent du premier matériau polymère Le broyage grossier diminue l’épaisseur du substrat 21 jusqu’à une valeur intermédiaire comprise entre 100 µm et 300 µm, par exemple 200 µm, puis le broyage fin diminue l’épaisseur du substrat 21 jusqu’à une valeur inférieure ou égale à 10 µm environ.The substrate 21 can be thinned by grinding. Preferably, the step of thinning the substrate 21 comprises two grinding operations: a first coarse grinding operation, then a second fine grinding operation. For example, coarse grinding is accomplished using a first diamond wheel comprising grains of synthetic diamond approximately 40 µm in size (mesh size #320), while fine grinding is accomplished using a second diamond wheel comprising grains of synthetic diamond approximately 2 to 4 µm in size (mesh size #8000). The grains of the first diamond wheel are coated with a first polymer material (binder) and the grains of the second diamond wheel are coated with a second polymer material, different from the first polymer material Coarse grinding decreases the thickness of the substrate 21 to an intermediate value between 100 μm and 300 μm, for example 200 μm, then the fine grinding reduces the thickness of the substrate 21 to a value less than or equal to approximately 10 μm.
Un ajustement automatique de la variation totale d’épaisseur (ou TTV, pour « Total Thickness Variation » en anglais) peut être effectué au cours de la première opération de broyage et/ou de la deuxième opération de broyage. L’ajustement automatique du TTV améliore la précision sur l’épaisseur finale du substrat 21. A la fin de l’étape d’amincissement S3, la variation totale d’épaisseur du substrat 21 est avantageusement inférieure à 2 µm, de préférence inférieure à 0,5 µm, par exemple comprise entre 0,2 µm et 0,4 µm.An automatic adjustment of the total thickness variation (or TTV, for "Total Thickness Variation" in English) can be carried out during the first grinding operation and/or the second grinding operation. The automatic adjustment of the TTV improves the precision on the final thickness of the substrate 21. At the end of the thinning step S3, the total variation in thickness of the substrate 21 is advantageously less than 2 μm, preferably less than 0.5 μm, for example between 0.2 μm and 0.4 μm.
La deuxième opération de broyage (broyage fin) peut en outre être suivie d’une opération de polissage mécano-chimique (CMP), afin d’éliminer la zone écrouie générée par la roue diamanté et obtenir une surface plane. L’épaisseur du substrat 21 est par exemple réduite de 400 nm par CMP.The second grinding operation (fine grinding) can also be followed by a chemical-mechanical polishing (CMP) operation, in order to eliminate the hardened zone generated by the diamond wheel and obtain a flat surface. The thickness of the substrate 21 is for example reduced by 400 nm by CMP.
Le substrat 21 peut être également aminci par une opération de gravure sèche ou humide, seule ou en combinaison avec une ou plusieurs opérations de broyage. A cet effet, le substrat peut présenter des niveaux de dopage différents afin de contrôler plus précisément la gravure.The substrate 21 can also be thinned by a dry or wet etching operation, alone or in combination with one or more grinding operations. For this purpose, the substrate may have different doping levels in order to control the etching more precisely.
L’étape S4 de formation des TSV 27 peut notamment comprendre les opérations suivantes :
- dépôt d’un masque dur 28 (par exemple en TEOS et d’épaisseur comprise entre 500 nm et 2,5 µm) sur la deuxième face 20b du substrat 21 ;
- photolithographie et gravure du substrat 21 à travers le masque dur 28 de façon à former des cavités, puis gravure partielle au fond des cavités de la couche diélectrique intermédiaire 29 séparant le niveau de métal du substrat 21 ;
- formation d’une couche électriquement isolante (par exemple en TEOS) contre les parois latérales des cavités ;
- gravure de la couche diélectrique intermédiaire 29 restante jusqu’à déboucher sur le niveau d’interconnexion 23 ;
- dépôt au fond et contre les parois latérales des cavités d’une couche barrière (ex. Ti/TiN), de préférence par MOCVD (« Metal Organic Chemical Vapor Deposition » en anglais), et/ou d’une première couche de germination métallique (ex. Cu), de préférence par dépôt électrochimique, et d’une deuxième couche de germination EG-seed (par électro-greffage) pour avoir un remplissage total de métal (c.-à-d. sans vide) ;
- remplissage des cavités par un métal tel que le cuivre (Cu), l’aluminium (Al), le tungstène (W) ou le titane (Ti), par exemple par dépôt électrochimique (Cu, W) ou dépôt et gravure (Al, Ti) ; et
- polissage mécano-chimique (CMP) pour éliminer l’excès de métal ainsi que la couche barrière et/ou la couche de germination à la surface du masque dur 28.
- deposition of a hard mask 28 (for example made of TEOS and with a thickness of between 500 nm and 2.5 μm) on the second face 20b of the substrate 21;
- photolithography and etching of substrate 21 through hard mask 28 so as to form cavities, then partial etching at the bottom of the cavities of intermediate dielectric layer 29 separating the metal level from substrate 21;
- formation of an electrically insulating layer (for example of TEOS) against the side walls of the cavities;
- etching of the remaining intermediate dielectric layer 29 until it leads to the interconnection level 23;
- deposition at the bottom and against the side walls of the cavities of a barrier layer (e.g. Ti/TiN), preferably by MOCVD (“Metal Organic Chemical Vapor Deposition”), and/or of a first metallic seed layer (eg Cu), preferably by electrochemical deposition, and a second EG-seed seed layer (by electro-grafting) to have a total filling of metal (ie without voids);
- filling of the cavities with a metal such as copper (Cu), aluminum (Al), tungsten (W) or titanium (Ti), for example by electrochemical deposition (Cu, W) or deposition and etching (Al, Ti); And
- chemical-mechanical polishing (CMP) to eliminate the excess metal as well as the barrier layer and/or the seed layer on the surface of the hard mask 28.
Les troisièmes plots d’interconnexion 24b sont formés de sorte à être reliés au niveau d’interconnexion métallique 23 par les TSV 27, et de préférence selon un procédé identique à celui utilisé pour former les deuxièmes plots d’interconnexion 24b de la deuxième puce 20 ou les premiers plots d’interconnexion 14 de la première puce 10 (procédé de type damascene décrit en relation avec la figure 4A).The third interconnect pads 24b are formed so as to be connected to the metal interconnect level 23 by the TSVs 27, and preferably according to a method identical to that used to form the second interconnect pads 24b of the second chip 20 or the first interconnect pads 14 of the first chip 10 (damascene type process described in relation to FIG. 4A).
De nombreuses variantes et modifications de l’empilement de puces électroniques et de son procédé de fabrication apparaîtront à l’homme du métier. L’empilement peut notamment comprendre plus de trois puces électroniques. Par exemple, les étapes d’amincissement (S3), de formation des TSV (S4) et de formation d’un deuxième niveau de collage hybride (S5) peuvent être reproduites avec le substrat de la première puce 10 ou le substrat de la troisième puce 30 afin de venir y coller la première face d’une quatrième puce. Par ailleurs, l’empilement peut être réalisé de puce à plaque (« die-to-wafer ») ou de puce à puce (« die-to-die »), plutôt que plaque à plaque.Many variations and modifications of the stack of electronic chips and of its method of manufacture will occur to those skilled in the art. The stack may in particular comprise more than three electronic chips. For example, the steps of thinning (S3), of forming the TSVs (S4) and of forming a second level of hybrid bonding (S5) can be reproduced with the substrate of the first chip 10 or the substrate of the third chip 30 in order to stick the first side of a fourth chip there. Furthermore, the stack can be made from chip to plate (“die-to-wafer”) or from chip to chip (“die-to-die”), rather than plate to plate.
Enfin, d’autres modes d’assemblage que ceux décrits précédemment sont possibles pour le collage des première, deuxième et troisième puces. Le premier collage hybride pourra être réalisé entre la face arrière de la première puce (ex. capteur d’images) et la face avant de la deuxième puce (ex. circuit logique) (mode d’assemblage F2B). Le deuxième collage hybride pourra être réalisé entre la face arrière de la deuxième puce et la face arrière de la troisième puce (mode d’assemblage B2B). D’autres TSVs sont alors formés dans le substrat de la première puce et/ou celui de la troisième puce pour relier les plots d’interconnexion du niveau de collage hybride au bloc fonctionnel BEOL.
Finally, assembly modes other than those described above are possible for bonding the first, second and third chips. The first hybrid bonding may be carried out between the rear face of the first chip (eg image sensor) and the front face of the second chip (eg logic circuit) (F2B assembly mode). The second hybrid bonding may be carried out between the rear face of the second chip and the rear face of the third chip (B2B assembly mode). Other TSVs are then formed in the substrate of the first chip and/or that of the third chip to connect the interconnection pads of the hybrid bonding level to the functional block BEOL.
Claims (15)
- la première puce (10) comprend une pluralité de premiers plots d’interconnexion (14) débouchant sur la première face (10a) de la première puce ;
- la deuxième puce (20) comprend :
- un substrat (21) ;
- un ensemble (BEOL) de niveaux d’interconnexion (23) disposé sur une première face du substrat (21) ;
- une pluralité de deuxièmes plots d’interconnexion (24a) reliés à l’ensemble (BEOL) de niveaux d’interconnexion (23) et débouchant sur la première face (20a) de la deuxième puce (20) ;
- une pluralité de troisièmes plots d’interconnexion (24b) disposés sur une deuxième face opposée du substrat (21) et débouchant sur la deuxième face (20b) de la deuxième puce (20) ; et
- une pluralité de via traversants (27), s’étendant à travers le substrat (21) et reliant une partie au moins des troisièmes plots d’interconnexion (24b) à l’ensemble (BEOL) de niveaux d’interconnexion (23) ;
- la troisième puce (30) comprend une pluralité de quatrièmes plots d’interconnexion (34) débouchant sur la première face (30a) de la troisième puce ;
- the first chip (10) comprises a plurality of first interconnect pads (14) emerging on the first face (10a) of the first chip;
- the second chip (20) comprises:
- a substrate (21);
- a set (BEOL) of interconnection levels (23) arranged on a first face of the substrate (21);
- a plurality of second interconnection pads (24a) connected to the set (BEOL) of interconnection levels (23) and emerging on the first face (20a) of the second chip (20);
- a plurality of third interconnection pads (24b) arranged on a second opposite face of the substrate (21) and emerging on the second face (20b) of the second chip (20); And
- a plurality of through-vias (27), extending through the substrate (21) and connecting at least part of the third interconnection pads (24b) to the set (BEOL) of interconnection levels (23);
- the third chip (30) comprises a plurality of fourth interconnect pads (34) opening onto the first face (30a) of the third chip;
- fournir (S1) une première puce (10) et une deuxième puce (20), la première puce (10) comprenant une pluralité de premiers plots d’interconnexion (14) débouchant sur une première face (10a) de la première puce et la deuxième puce (20) comprenant :
- un substrat (21) ;
- un ensemble (BEOL) de niveaux d’interconnexion (23) disposé sur une première face du substrat (21) ; et
- une pluralité de deuxièmes plots d’interconnexion (24a) reliés à l’ensemble (BEOL) de niveaux d’interconnexion (23) et débouchant sur une première face (20a) de la deuxième puce (20) ;
- coller (S2) la première face (10a) de la première puce (10) avec la première face (20a) de la deuxième puce (20), en disposant une partie au moins des premiers plots d’interconnexion (14) en contact avec une partie au moins des deuxièmes plots d’interconnexion (24a) ;
- former (S4) une pluralité de via traversants (27) s’étendant à travers le substrat (21) jusqu’à l’ensemble (BEOL) de niveaux d’interconnexion (23) ;
- former (S5), sur une deuxième face opposée du substrat (21), une pluralité de troisièmes plots d’interconnexion (24b) de sorte qu’une partie au moins des troisièmes plots d’interconnexion soient reliés à l’ensemble (BEOL) de niveaux d’interconnexion (23) par les via traversants (27) et que les troisièmes plots d’interconnexion (24b) débouchent sur une deuxième face (20b) de la deuxième puce (20) ;
- fournir une troisième puce (30) comprenant une pluralité de quatrièmes plots d’interconnexion (34) débouchant sur une première face (30a) de la troisième puce ; et
- coller (S6) la deuxième face (20b) de la deuxième puce (20) avec la première face (30a) de la troisième puce (30), en disposant une partie au moins des troisièmes plots d’interconnexion (24b) en contact avec une partie au moins des quatrièmes plots d’interconnexion (34).
- providing (S1) a first chip (10) and a second chip (20), the first chip (10) comprising a plurality of first interconnect pads (14) opening onto a first face (10a) of the first chip and the second chip (20) comprising:
- a substrate (21);
- a set (BEOL) of interconnection levels (23) arranged on a first face of the substrate (21); And
- a plurality of second interconnection pads (24a) connected to the set (BEOL) of interconnection levels (23) and emerging on a first face (20a) of the second chip (20);
- bonding (S2) the first face (10a) of the first chip (10) with the first face (20a) of the second chip (20), by arranging at least part of the first interconnection pads (14) in contact with at least part of the second interconnect pads (24a);
- forming (S4) a plurality of through-vias (27) extending through the substrate (21) to the set (BEOL) of interconnect levels (23);
- forming (S5), on a second opposite face of the substrate (21), a plurality of third interconnection pads (24b) so that at least part of the third interconnection pads are connected to the assembly (BEOL) of interconnection levels (23) by the through vias (27) and that the third interconnection pads (24b) open onto a second face (20b) of the second chip (20);
- providing a third chip (30) comprising a plurality of fourth interconnect pads (34) opening onto a first face (30a) of the third chip; And
- bonding (S6) the second face (20b) of the second chip (20) with the first face (30a) of the third chip (30), by arranging at least part of the third interconnection pads (24b) in contact with at least part of the fourth interconnect pads (34).
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