FR3094562A1 - Co-intégration de contacts sur des semiconducteurs différents - Google Patents

Co-intégration de contacts sur des semiconducteurs différents Download PDF

Info

Publication number
FR3094562A1
FR3094562A1 FR1903132A FR1903132A FR3094562A1 FR 3094562 A1 FR3094562 A1 FR 3094562A1 FR 1903132 A FR1903132 A FR 1903132A FR 1903132 A FR1903132 A FR 1903132A FR 3094562 A1 FR3094562 A1 FR 3094562A1
Authority
FR
France
Prior art keywords
regions
layer
portions
region
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1903132A
Other languages
English (en)
Other versions
FR3094562B1 (fr
Inventor
Willy LUDURCZAK
Philippe Rodriguez
Abdelkader Aliane
Jean-Louis Ouvrier-Buffet
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to FR1903132A priority Critical patent/FR3094562B1/fr
Publication of FR3094562A1 publication Critical patent/FR3094562A1/fr
Application granted granted Critical
Publication of FR3094562B1 publication Critical patent/FR3094562B1/fr
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/105—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PIN type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Co-intégration de contacts sur des semiconducteurs différents La présente description concerne un procédé de fabrication d'un dispositif électronique, comprenant : a) former, sur une région (106) d'un substrat (100) située entre des régions semiconductrices (102, 104) en des matériaux semiconducteurs différents, une région isolante (114) ayant des faces latérales (116) ; b) former des portions métalliques en un même métal sur les régions semiconductrices (102, 104), les faces latérales (116) dépassant au-dessus des portions métalliques ; et c) former, à partir des portions métalliques et des régions semiconductrices (102, 104), des zones intermétalliques (302, 304) comprenant des intermétalliques différents. Figure pour l'abrégé : Fig. 3

Description

Co-intégration de contacts sur des semiconducteurs différents
La présente description concerne de façon générale les dispositifs électroniques, plus particulièrement des composants électroniques comprenant plusieurs semiconducteurs différents, et notamment un procédé de fabrication de contacts sur des semiconducteurs différents.
Dans certains dispositifs électroniques, des composants électroniques, tels que des transistors, des diodes, etc., sont connectés entre eux pour former des circuits. Les connexions sont constituées de conducteurs en contact avec des régions semiconductrices des composants. Ces régions semiconductrices peuvent être constituées de semiconducteurs différents, par exemple une région en silicium et une région en germanium. Le contact électrique des conducteurs avec les régions semiconductrices est assuré par des zones de contact, ou prises de contact. Des procédés connus permettent de réaliser ces prises de contact avec les semiconducteurs différents.
Il existe un besoin de réduire les résistances et/ou d'augmenter la fiabilité des prises de contact avec des semiconducteurs différents.
Il existe un besoin de simplifier les procédés connus de réalisation, dans un même dispositif, de prises de contact avec des semiconducteurs différents.
Un mode de réalisation pallie tout ou partie des inconvénients des dispositifs électroniques connus.
Un mode de réalisation pallie tout ou partie des inconvénients des prises de contact connues avec des semiconducteurs différents.
Un mode de réalisation pallie tout ou partie des inconvénients des procédés connus de réalisation, dans un même dispositif, de prises de contact avec des semiconducteurs différents.
Un mode de réalisation permet de réaliser simultanément, dans un même dispositif, des prises de contact avec des semiconducteurs différents.
Un mode de réalisation prévoit un procédé de fabrication d'un dispositif électronique, comprenant : a) former, sur une région d'un substrat située entre des régions semiconductrices en des matériaux semiconducteurs différents, une région isolante ayant des faces latérales ; b) former des portions métalliques en un même métal sur les régions semiconductrices, les faces latérales dépassant au-dessus des portions métalliques ; et c) former, à partir des portions métalliques et des régions semiconductrices, des zones intermétalliques comprenant des intermétalliques différents.
Selon un mode de réalisation, le procédé comprend, à l'étape b), le dépôt non-conforme d'une couche métallique, lesdites portions métalliques étant des portions de la couche métallique.
Selon un mode de réalisation, la région isolante a une épaisseur supérieure à celle de la couche métallique.
Selon un mode de réalisation, le procédé comprend, une étape de retrait d'une partie de la couche métallique située sur la région isolante.
Selon un mode de réalisation, le retrait est effectué par polissage mécano-chimique.
Selon un mode de réalisation, le procédé comprend, avant l'étape c), la formation, sur lesdites portions métalliques, d'une couche de protection, de préférence en nitrure de titane.
Selon un mode de réalisation, lesdites régions semiconductrices affleurent une face du substrat.
Selon un mode de réalisation, le procédé comprend, à l'étape c), une seule étape de traitement thermique, de préférence en présence d'un gaz inerte.
Selon un mode de réalisation, les portions métalliques comprennent du nickel.
Selon un mode de réalisation, les portions métalliques comprennent en outre du platine et/ou du cobalt.
Selon un mode de réalisation, au moins une desdites zones intermétalliques comprend du germanium.
Selon un mode de réalisation, au moins une desdites zones intermétalliques comprend du silicium.
Selon un mode de réalisation, la température du traitement thermique est comprise entre 370°C et 450°C, de préférence entre 390°C et 420°C.
Selon un mode de réalisation, lesdites zones intermétalliques sont recouvertes de régions électriquement conductrices, de préférence métalliques.
Un mode de réalisation prévoir une diode de type PIN comprenant un dispositif obtenu par un procédé tel que défini ci-dessus.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1 est une vue en coupe, partielle et schématique, représentant une étape d'un mode de réalisation d'un procédé de fabrication de prises de contact avec des semiconducteurs différents ;
la figure 2 est une vue en coupe, partielle et schématique, représentant une autre étape d'un mode de réalisation d'un procédé de fabrication de prises de contact avec des semiconducteurs différents ;
la figure 3 est une vue en coupe, partielle et schématique, représentant une autre étape d'un mode de réalisation d'un procédé de fabrication de prises de contact avec des semiconducteurs différents ;
la figure 4 est une vue en coupe, partielle et schématique, représentant une autre étape d'un mode de réalisation d'un procédé de fabrication de prises de contact avec des semiconducteurs différents ;
la figure 5 est une vue en coupe, partielle et schématique, représentant une autre étape d'un mode de réalisation d'un procédé de fabrication de prises de contact avec des semiconducteurs différents ; et
la figure 6 est une vue en coupe, partielle et schématique, représentant une étape d'une variante d'un procédé de fabrication de prises de contact avec des semiconducteurs différents.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs électriques, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
Les figures 1 à 5 sont des vues en coupe, partielles et schématiques, représentant des étapes successives d'un mode de réalisation d'un procédé de fabrication, dans un même dispositif électronique, de contacts entre des conducteurs et des semiconducteurs différents. Le dispositif électronique est typiquement une puce électronique de circuit intégré. Une telle puce est définie par une portion de tranche semiconductrice et des éléments, tels que des composants électroniques, intégralement situés dans et sur la tranche semiconductrice.
A l'étape de la figure 1, on prévoit un substrat semiconducteur 100, de préférence en silicium ou en germanium. Le substrat 100 peut être constitué par une portion de tranche semiconductrice. Le substrat 100 peut également être constitué par une couche recouvrant la face supérieure d'un support tel que, par exemple, une tranche semiconductrice. Des régions semiconductrices 102 et 104 sont situées en partie supérieure du substrat 100, c'est-à-dire du côté d'une face avant du dispositif.
Les régions semiconductrices 102 et 104 comprennent, de préférence sont constituées par, des matériaux semiconducteurs différents, c'est-à-dire des semiconducteurs de compositions différentes. De préférence, l'une des régions 102 et 104, par exemple la région 104, est en germanium. La région 102 est alors préférentiellement en silicium. Ceci n'est pas limitatif, et les régions 102 et 104 peuvent être en n'importe quels semiconducteurs différents, par exemple l'une des régions 102 et 104 est en silicium ou en germanium, tandis que l'autre des régions 102 et 104 est en silicium-germanium, c'est-à-dire un composé de silicium et de germanium. Les régions 102 et 104 peuvent aussi être des composés comprenant des pourcentages différents de silicium de germanium. En outre, chacune des régions 102 et 104 peut être monocristalline ou, par exemple, polycristalline.
Par ailleurs, bien que seulement deux régions 102 et 104 soient représentées, le dispositif peut comprendre plus de deux régions semiconductrices. Dans ce cas, l'ensemble de ces régions semiconductrices comprend au moins deux semiconducteurs différents, chacun constituant une ou plusieurs des régions semiconductrices.
De préférence, les régions 102 et 104 sont séparées par une région 106 du substrat 100. De préférence, le substrat 100 est en semiconducteur intrinsèque, c'est-à-dire un semiconducteur ayant un niveau de dopage inférieur à 1016atomes/cm3et, de préférence, non volontairement dopé.
Dans un exemple préféré, le substrat 100 est en germanium, la région 106 est en germanium intrinsèque, la région 102 est en silicium dopé, et la région 104 est en germanium dopé. Dans cet exemple, la région 102 surmonte une région, non représentée, en germanium dopé. La région 102 peut alors résulter du remplissage, préférentiellement par épitaxie, d'une cavité préalablement gravée dans le substrat 100. Dans cet exemple, les régions 102 et 104 sont dopées de types N et P différents, et définissent alors des zones dopées d'électrode d'une diode de type PIN. Une telle diode est définie par une région dopée de type P et une région dopée de type N séparées par une région intrinsèque. Le dopage de la région 102 peut être réalisé in situ lors de la formation de la région 102. Le dopage de la région 104 peut être obtenu par implantation ionique dans le substrat de germanium. Le dopage de la région 104 en germanium est préférentiellement de type N, par exemple par du phosphore. Un avantage de la diode de type PIN est qu'elle permet la détection de rayonnements optiques, notamment dans la gamme de longueurs d'onde allant de 0,9 µm à 1,5 µm, et peut donc constituer une photodiode. Dans la photodiode de type PIN, la distance entre les régions dopées 102 et 104 est de préférence supérieure à 2 µm, par exemple de l'ordre de 4 µm. Cette distance permet d'optimiser les propriétés électriques et optiques de la photodiode.
L'exemple préféré ci-dessus d'un dispositif comprenant une diode de type PIN, n'est pas limitatif. En particulier, la région 106 peut comprendre plusieurs régions semiconductrices dopées différemment. En variante, les régions 102 et 104 appartiennent à des composants distincts du dispositif. Ainsi, la région 106 peut comprendre des isolants, par exemple séparant des composants électroniques voisins. En outre, bien que, dans l'exemple représenté, les régions 104 et 102 affleurent une face supérieure 108 du substrat, ceci n'est pas limitatif. Ainsi, l'une et/ou l'autre des régions 102 et 104 peuvent avoir un niveau supérieur situé au-dessus ou en-dessous de la face supérieure du substrat. La face supérieure du substrat et/ou de la région 106 peuvent également présenter des variations de niveau.
De préférence, on dépose une couche électriquement isolante 110 sur la face supérieure du substrat 100 et des régions 102 et 104. La couche isolante 110 est préférentiellement en un diélectrique tel qu'un oxyde de silicium ou un nitrure de silicium. L'épaisseur de la couche 110 est de préférence supérieure à 100 nm. On réalise ensuite des ouvertures 112 traversant la couche 110 de part en part au-dessus des régions 102 et 104. La réalisation des ouvertures 112 est compatible avec les procédés usuels de photolithographie et de gravure. Ainsi, chaque région 102, 104 a une partie de sa face supérieure accessible à travers l'ouverture 112 correspondante. De préférence, après la formation des ouvertures 112, la région 106 reste intégralement recouverte par la couche 110.
La couche 110 constitue une région électriquement isolante 114 qui laisse libre, c'est-à-dire ne recouvre pas, au moins une partie de chacune des régions 102 et 104. Les parois des ouvertures 112 définissent des parois latérales, ou faces latérales, de la région isolante 114. Les faces latérales 116 s'étendent ici verticalement au-dessus du substrat 100. Autrement dit, les faces latérales 116 sont de préférence orthogonales à la face avant du dispositif, et situées, par rapport au substrat 100, du côté de la face avant. En variante, l'ouverture peut être moins large en haut qu'en bas, autrement dit, l'ouverture a une largeur plus faible dans une partie éloignée du substrat que dans partie proche du substrat. Les faces latérales présentent alors un surplomb au-dessus du substrat.
Le cas préféré d'une région isolante 114 constituée d'une couche comprenant des ouvertures n'est pas limitatif. Les modes de réalisation décrits sont compatibles avec toute région isolante 114 s'étendant sur au moins la région 106 du substrat 100 et ayant une face latérale 116 du côté de chaque région semiconductrice 102 et 104. Les modes de réalisation décrits sont compatibles avec tout procédé usuel de formation d'une telle région isolante 114. De préférence, la région isolante 114 est en contact avec la région 106.
A l'étape de la figure 2, on forme une couche métallique 200 sur la surface supérieure de la structure obtenue à l'étape de la figure 1. De préférence, la couche 200 a une épaisseur comprise entre 7 nm et 50 nm. De préférence, la couche métallique 200 comprend du nickel, par exemple est sensiblement ou essentiellement constituée de nickel, par exemple est constituée de nickel.
La couche métallique 200 comprend des portions métalliques 202, 204 sur et en contact avec les régions respectives 102, 104. L'épaisseur de la couche métallique 200 est inférieure à celle de la région isolante 114, et la couche 200 est déposée de manière non-conforme, c'est-à-dire que le dépôt est directionnel, ou anisotrope, et que le métal déposé provient d'une direction verticale. Autrement dit, le métal est déposé selon une direction orthogonale à la face avant du dispositif, préférentiellement parallèlement aux faces latérales 116. De ce fait, après le dépôt, les faces latérales 116 de la région isolante 114 dépassent au-dessus du niveau des portions métalliques 202 et 204, c'est-à-dire que les faces latérales 116 ont des parties supérieures non recouvertes par la couche métallique 200. Autrement dit, les faces latérales présentent, du côté des portions 202 et 204 opposé au substrat, des parties accessibles, c'est-à-dire non revêtues de la couche 200. Le dépôt est préférentiellement effectué par dépôt physique en phase vapeur (PVD, "Physical Vapor Deposition"), typiquement par évaporation ou par pulvérisation non-conforme. En variante, les portions 202 et 204 peuvent résulter de tout procédé usuel permettant de former des portions métalliques 202 et 204 de part et d'autre de la région 114 sur les régions 102 et 104, sans recouvrir des parties supérieures des faces latérales 116.
De préférence, avant le dépôt de la couche 200, on a préalablement procédé à une préparation de la surface supérieure de la structure obtenue à l'étape de la figure 1. L'étape de préparation de surface comprend par exemple un traitement en phase liquide à base d'acide fluorhydrique, puis un traitement par plasma. Le plasma peut être à base d'argon, ou, par exemple, de type connu sous le nom commercial SiconiTM. Le traitement par plasma et le dépôt de la couche 200 sont alors réalisés successivement sans rupture de vide, par exemple dans un même équipement. Ceci permet d'éviter la présence d'impuretés entre les portions 202 et 204 et les régions 102 et 104, notamment en évitant une oxydation. De telles impuretés pourraient provenir d'une exposition à l'air après l'étape de la figure 1. Les modes de réalisation décrits sont compatibles avec tout procédé de préparation de surface, destiné en particulier à enlever d'éventuels oxydes qui pourraient se trouver sur les faces supérieures des régions 102 et 104.
De préférence, après la formation de la couche 200, on forme une couche électriquement conductrice 210, préférentiellement métallique, sur la couche 200. Les couches 200 et 210 sont préférentiellement déposées dans un même équipement, sans exposition à l'air entre ces deux dépôts. De préférence, la couche 210 est en nitrure de titane. Des portions 212 et 214 de la couche 200 sont situées sur les portions respectives 202 et 204. De préférence, la couche 210 est formée par dépôt non-conforme, et la somme des épaisseurs des couches 200 et 210 est inférieure à l'épaisseur de la région isolante 114. De ce fait, les faces latérales 116 dépassent au-dessus des portions 212 et 214. Les portions 212 et 214 permettent de protéger les portions 202 et 204 de l'oxydation, notamment dans le cas où la structure obtenue à l'étape de la figure 2 est ensuite exposée à l'air. La formation de la couche 210 peut être remplacée par tout procédé permettant d'obtenir, sur les régions 202 et 204, des régions respectives 212 et 214 électriquement conductrices et protectrices contre l'oxydation.
A l'étape de la figure 3, on effectue un traitement thermique de la structure obtenue à l'étape de la figure 2. Plus précisément, le traitement thermique correspond à un recuit. Le traitement thermique est effectué à une température et pendant une durée permettant simultanément, d'une part, au métal de la portion 202 et au semiconducteur de la région 102 de réagir ensemble, et, d'autre part, au métal de la portion 204 et au semiconducteur de la région 104 de réagir ensemble. Le traitement thermique résulte en des zones 302 et 304 conductrices situées respectivement sur les régions 102 et 104. Les zones 302 et 304 constituent des zones de contact électrique avec les régions 102 et 104.
Chacune des zones 302 et 304 comprend, de préférence est constituée par, un intermétallique, ou composé intermétallique, c'est-à-dire un alliage d'un ou plusieurs éléments métalliques et d'un ou plusieurs éléments pouvant entrer dans la composition d'un semiconducteur. Le ou les éléments pouvant entrer dans la composition d'un semiconducteur sont par exemple des métalloïdes, de préférence sont parmi le silicium et le germanium. Dans les zones 302 et 304, les éléments proviennent des régions respectives 102 et 104 et des portions respectives 202 et 204. Ainsi, les régions semiconductrices 102 et 104 comprennent, de préférence sont constituées par, un ou des éléments entrant dans la composition des zones intermétalliques respectives 302 et 304.
Les intermétalliques des zones de contact 302 et 304 ainsi obtenues sont différents, c'est-à-dire ont des compositions différentes. De préférence, les portions 202 et 204 comprennent un même métal, et il en résulte que les intermétalliques des zones 302 et 304 comprennent ce même métal. Ainsi, les intermétalliques des zones 302 et 304 comprennent préférentiellement du nickel ou un même alliage comprenant du nickel, par exemple un alliage de nickel et de cobalt tel que Ni0 ,9Co0,1ou un alliage de nickel et de platine tel que Ni0,9Pt0,1. De préférence, dans les intermétalliques des zones 302 et 304, les éléments pouvant entrer dans la composition d'un semiconducteur sont différents ou sont en des proportions différentes.
Dans l'exemple préféré de régions semiconductrices 102 et 104 respectivement en silicium et en germanium, et de portions 202 et 204 comprenant du nickel, la température du traitement thermique est préférentiellement comprise entre 370°C et 450°C, plus préférentiellement comprise entre 390°C et 420°C. Cette température permet au nickel de la portion 202 de réagir avec le silicium de la région 102, et la zone 302 comprend alors, de préférence est constituée par, du siliciure de nickel. Cette température permet également de faire réagir le nickel de la portion 204 avec le germanium de la région 104, et la zone 302 comprend alors, de préférence est constituée par, du germaniure de nickel. Ainsi, cette température permet d'obtenir simultanément la zone 302 en siliciure de nickel et la zone 304 en germaniure de nickel.
Plus précisément, dans cet exemple, la température du traitement thermique comprise entre 370°C et 450°C permet que le siliciure de nickel de la zone 302 comprenne les mêmes proportions atomiques de nickel et de silicium (NiSi), et que le germanium de la zone 304 comprenne les mêmes proportions atomiques de germanium et de nickel (NiGe). Les zones de contact 302 et 304 respectivement en NiSi et NiGe ont des résistances électriques inférieures à celles de zones de contact qui seraient en des siliciure et germaniure comportant des proportions atomiques métal/semiconducteur différentes.
La température du traitement thermique comprise entre 370°C et 450°C n'est pas limitée à l'exemple ci-dessus de régions 102 et 104 respectivement en silicium et germanium. En particulier, ces températures s'appliquent lorsque l'une des régions 102 et 104 est en silicium-germanium, et l'autre des régions 102 et 104 est en silicium ou en germanium. Ces températures s'appliquent également lorsque l'une des régions 102 et 104 est en un premier silicium-germanium, et l'autre des régions 102 et 104 est en un deuxième silicium-germanium de composition différente de celle du premier silicium-germanium.
De préférence, le traitement thermique est effectué en présence d'un gaz inerte, tel que l'hélium, l'argon ou, plus préférentiellement, le diazote. Le gaz inerte peut aussi être un mélange de ces gaz. De préférence, la pression de ce gaz inerte est de l'ordre de la pression atmosphérique ou supérieure à la pression atmosphérique de moins d'environ 1 bar. Le traitement thermique est effectué pendant une durée typiquement inférieure à 10 mn, de préférence comprise entre 10 secondes et 5 minutes, plus préférentiellement entre 30 secondes et 120 secondes, encore plus préférentiellement d'environ 30 secondes, par exemple de 30 secondes. Le traitement thermique peut être un recuit thermique rapide de type RTA ("Rapid Thermal Anneal") ou RTP ("Rapid Thermal Process").
De préférence, la couche 200 comprend du platine et/ou du cobalt en plus du nickel. Les portions 202 et 204 obtenues sont ainsi en nickel enrichi de platine et/ou cobalt. Dans un exemple préféré, le métal de la couche 200 comprend, de préférence est constitué par, du nickel et un pourcentage atomique de 5 à 20 % de cobalt. Dans un autre exemple préféré, le métal de la couche 200 comprend, de préférence est constitué par, du nickel et un pourcentage atomique de 5 à 15 % de platine. Ceci permet de stabiliser les intermétalliques des zones 302 et 304, et ainsi d'améliorer la fiabilité des contacts obtenus. La réalisation des portions 202 et 204 en nickel enrichi de platine et/ou cobalt est compatible avec tout procédé usuel permettant de former des portions métalliques ayant une telle composition.
On aurait pu penser former des zones de contact intermétalliques sur les régions 102 et 104 en l'absence de la région isolante 114 ou avec des faces latérales 116 totalement recouvertes par la couche 200, par exemple par un dépôt conforme de la couche 200. Au cours du traitement thermique, le semiconducteur de la région 102 et/ou 104 aurait alors risqué de diffuser à l'intérieur de la couche 200. Ceci peut se produire notamment pour une région semiconductrice 102, 104 en germanium. Il en aurait résulté des portions intermétalliques conductrices s'étendant latéralement dans la couche 200 à partir des emplacements des régions 102 et 104. Ces portions intermétalliques auraient été la cause de courts circuits ou de conductions électriques parasites entre les zones de contact.
En l'absence de la région isolante 114 ou avec des faces latérales 116 totalement recouvertes par la couche 200, on aurait alors pu penser éloigner les zones de contact l'une de l'autre pour éviter les courts circuits. Cependant, ceci aurait présenté l'inconvénient de réduire la densité de composants. Pour éviter les courts circuits sans éloigner les zones de contact et pour éviter des problèmes de fiabilité ou de résistance des régions semiconductrices, on aurait aussi pu penser obtenir les zones de contact par successivement :
- un premier traitement thermique faisant réagir partiellement la couche 200 avec les semiconducteurs, tout en limitant la diffusion des semiconducteurs dans la couche 200 ;
- un retrait sélectif des parties de la couche 200 n'ayant pas réagi ; et
- un deuxième traitement thermique pour former les zones de contact.
Par comparaison, la prévision d'une région isolante 114 et de faces latérales 116 ayant leurs parties supérieures non recouvertes par la couche 200, permet donc de rapprocher les régions 102 et 104, d'éviter les problèmes de fiabilité et/ou de résistance des régions 102 et 104, d'effectuer un seul traitement thermique, et d'éviter une étape de retrait sélectif de parties de la couche 200.
Du fait que l'on peut rapprocher les contacts, on peut diminuer les dimensions du dispositif et/ou augmenter la densité de composants dans le dispositif.
Du fait qu'il n'y a qu'un seul traitement thermique, la réalisation des zones de contacts 302 et 304 est plus simple qu'en l'absence de la région isolante 114 ou que si les faces latérales 116 étaient recouvertes de la couche 200.
Du fait que l'on évite l'étape de retrait sélectif de parties de la couche 200, on évite le risque de détériorer les matériaux des futures zones de contact au cours de cette étape. Ceci permet d'éviter des problèmes de fiabilité et/ou de résistance des zones de contact finalement obtenues. En particulier, lorsqu'une des régions 102, 104 est en germanium, on évite le risque d'oxyder le germanium par une solution de gravure chimique et de dissoudre une partie de l'oxyde de germanium dans la solution. Les zones de contact 302 et 304 ont ainsi une résistance et une fiabilité améliorées par rapport à des zones de contacts qui seraient obtenus sans la région isolante 114 ou avec des faces latérales 116 recouvertes de la couche 200.
Le fait d'éviter l'étape de retrait sélectif permet en outre de protéger les portions 202 et 204 par les portions 212 et 214, ce qui contribue à améliorer la résistance et la fiabilité des zones de contact 302 et 304.
Le fait que l'on évite les problèmes de fiabilité et/ou de résistance des régions semiconductrices 102 et 104 s'ajoute à l'amélioration susmentionnée de la fiabilité et de la résistance des zones 302 et 304, pour résulter en des prises de contact particulièrement fiables et à résistance particulièrement faible.
A l'étape de la figure 4, on recouvre la structure obtenue à l'étape de la figure 3 d'une couche 400 électriquement conductrice, de préférence métallique. La couche 400 peut être en cuivre, en aluminium, en un alliage de cuivre et d'aluminium, en titane, en nitrure de titane, en or, ou encore, par exemple, en siliciure d'aluminium. La couche 400 peut être en tungstène formé par dépôt chimique en phase vapeur (CVD, "Chemical Vapor Deposition") ou par exemple en cuivre formé par dépôt électrochimique (ECD, "ElectroChemical Deposition"). Les parties de la couche 400 situées dans les ouvertures 112 forment des bornes 402 et 404 du composant électronique, par exemple l'anode et la cathode de la diode PIN. Ces bornes permettent de connecter électriquement les régions 102 et 104 à d'autres composants du dispositif électronique, ou à un dispositif extérieur.
De préférence, préalablement au dépôt de la couche 400, on effectue une préparation de la surface de la structure obtenue à l'étape de la figure 3. La préparation de surface comprend par exemple un traitement par plasma. Le plasma peut être à base d'argon, ou, par exemple, de type connu sous le nom commercial SiconiTM. Ce traitement permet de retirer d'éventuelles impuretés, en particulier des oxydes, qui pourraient résulter d'une exposition à l'air de la structure obtenue à la figure 3. Ce traitement permet donc d'améliorer la fiabilité et la résistance entre les zones de contact 302 et 304 et la couche 400.
A l'étape de la figure 5, on retire, par exemple par gravure, une portion de la couche 400 située sur la région isolante 114. De préférence, on retire également des portions des couches 200 et 210 situées sur la région isolante 114. Ceci, combiné au fait que la région 114 est électriquement isolante, permet d'éviter un court-circuit ou une résistance parasite entre les bornes 402 et 404. Ce retrait est compatible avec les procédés usuels permettant le retrait de portions de couches telles que les couches 400, 210 et 200, par exemple par photolithographie suivie éventuellement d'une étape de gravure chimique et/ou ionique.
La figure 6 représente une étape d'une variante de réalisation du procédé des figures 1 à 5. Plus précisément, l'étape de la figure 6 remplace l'étape de la figure 5.
A l'étape de la figure 6, dans la structure obtenue à l'étape de la figure 4, on retire tous les éléments situés au-dessus du niveau supérieur de la région isolante 114. Ce retrait est effectué par polissage mécanochimique. On a ainsi évité un court-circuit ou une résistance parasite entre les bornes 402 et 404. Le polissage mécanochimique présente l'avantage d'être plus simple que la mise en oeuvre de l'étape de la figure 5, en particulier du fait qu'elle ne n'implique pas d'aligner des parties à graver par rapport à la région isolante 114. Cette variante est mise en oeuvre typiquement lorsque la couche 400 est en tungstène déposé par CVD ou en cuivre déposé par ECD.
Divers modes de réalisation et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaitront à l’homme de l’art.
Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l’homme du métier à partir des indications fonctionnelles données ci-dessus.

Claims (15)

  1. Procédé de fabrication d'un dispositif électronique, comprenant :
    a) former, sur une région (106) d'un substrat (100) située entre des régions semiconductrices (102, 104) en des matériaux semiconducteurs différents, une région isolante (114) ayant des faces latérales (116) ;
    b) former des portions métalliques en un même métal (202, 204) sur les régions semiconductrices (102, 104), les faces latérales (116) dépassant au-dessus des portions métalliques (202, 204) ; et
    c) former, à partir des portions métalliques (202, 204) et des régions semiconductrices (102, 104), des zones intermétalliques (302, 304) comprenant des intermétalliques différents.
  2. Procédé selon la revendication 1, comprenant, à l'étape b), le dépôt non-conforme d'une couche métallique (200), lesdites portions métalliques (202, 204) étant des portions de la couche métallique (200).
  3. Procédé selon la revendication 2, dans lequel la région isolante (114) a une épaisseur supérieure à celle de la couche métallique (200).
  4. Procédé selon la revendication 2 ou 3, comprenant une étape de retrait d'une partie de la couche métallique (200) située sur la région isolante (114).
  5. Procédé selon la revendication 4, dans lequel le retrait est effectué par polissage mécano-chimique.
  6. Procédé selon l'une quelconque des revendications 1 à 5, comprenant, avant l'étape c), la formation, sur lesdites portions métalliques, d'une couche (210) de protection, de préférence en nitrure de titane.
  7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel lesdites régions semiconductrices affleurent une face du substrat.
  8. Procédé selon l'une quelconque des revendications 1 à 7, comprenant, à l'étape c), une seule étape de traitement thermique, de préférence en présence d'un gaz inerte.
  9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel les portions métalliques (202, 204) comprennent du nickel.
  10. Procédé selon la revendication 9, dans lequel les portions métalliques (202, 204) comprennent en outre du platine et/ou du cobalt.
  11. Procédé selon l'une quelconque des revendications 1 à 10, dans lequel au moins une desdites zones intermétalliques (302, 304) comprend du germanium.
  12. Procédé selon l'une quelconque des revendications 1 à 11, dans lequel au moins une desdites zones intermétalliques (302, 304) comprend du silicium.
  13. Procédé selon les revendications 11 et 12 dans leur rattachement à la revendication 8, dans lequel la température du traitement thermique est comprise entre 370°C et 450°C, de préférence entre 390°C et 420°C.
  14. Procédé selon l'une quelconque des revendications 1 à 13, dans lequel lesdites zones intermétalliques (302, 304) sont recouvertes de régions électriquement conductrices (212, 214, 402, 404), de préférence métalliques.
  15. Diode de type PIN comprenant un dispositif obtenu par un procédé selon l'une quelconque des revendications 1 à 14.
FR1903132A 2019-03-26 2019-03-26 Co-intégration de contacts sur des semiconducteurs différents Expired - Fee Related FR3094562B1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR1903132A FR3094562B1 (fr) 2019-03-26 2019-03-26 Co-intégration de contacts sur des semiconducteurs différents

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1903132A FR3094562B1 (fr) 2019-03-26 2019-03-26 Co-intégration de contacts sur des semiconducteurs différents
FR1903132 2019-03-26

Publications (2)

Publication Number Publication Date
FR3094562A1 true FR3094562A1 (fr) 2020-10-02
FR3094562B1 FR3094562B1 (fr) 2021-09-03

Family

ID=67742618

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1903132A Expired - Fee Related FR3094562B1 (fr) 2019-03-26 2019-03-26 Co-intégration de contacts sur des semiconducteurs différents

Country Status (1)

Country Link
FR (1) FR3094562B1 (fr)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2333820A2 (fr) * 2009-12-10 2011-06-15 Commissariat à l'Énergie Atomique et aux Énergies Alternatives Procédé de formation de matériaux métalliques comportant des semi-conducteurs
US20150311287A1 (en) * 2014-04-24 2015-10-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Fabrication method of a transistor with improved field effect
US9934977B1 (en) * 2017-01-27 2018-04-03 International Business Machines Corporation Salicide bottom contacts

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2333820A2 (fr) * 2009-12-10 2011-06-15 Commissariat à l'Énergie Atomique et aux Énergies Alternatives Procédé de formation de matériaux métalliques comportant des semi-conducteurs
US20150311287A1 (en) * 2014-04-24 2015-10-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Fabrication method of a transistor with improved field effect
US9934977B1 (en) * 2017-01-27 2018-04-03 International Business Machines Corporation Salicide bottom contacts

Also Published As

Publication number Publication date
FR3094562B1 (fr) 2021-09-03

Similar Documents

Publication Publication Date Title
EP0325808B1 (fr) Procédé pour établir une structure d'interconnexion électrique sur un dispositif semiconducteur au silicium
EP0143700A2 (fr) Procédé de fabrication de circuit intégré avec connexions de siliciure de tantale et circuit intégré réalisé selon ce procédé
FR2907259A1 (fr) Realisation d'une barriere metallique dans un circuit electronique integre
FR3100377A1 (fr) Prise de contact sur du germanium
EP0601901B1 (fr) Procédé de gravure d'une hétérostructure de matériaux du groupe III-V
EP3629380A1 (fr) Structure de diode
EP1406307A1 (fr) Circuit intégré à couche enterrée fortement conductrice
EP0414618B1 (fr) Transistor MOS en couche mince avec la zone de canal reliée à la source et son procédé de fabrication
FR3082050A1 (fr) Via interne avec contact ameliore pour couche semi-conductrice superieure d'un circuit 3d
FR3094562A1 (fr) Co-intégration de contacts sur des semiconducteurs différents
EP1650796A2 (fr) Procédé de prise de contact sur une région d'un circuit intégré, en particulier sur les électrodes d'un transistor
EP4006996B1 (fr) Dispositif quantique et procédé de réalisation
EP3716314A1 (fr) Prise de contact sur du germanium
FR2864345A1 (fr) Realisation de la peripherie d'une diode schottky a tranchees mos
FR2765396A1 (fr) Dispositif a semiconducteurs avec une structure d'isolation et procede de fabrication
EP3961689A1 (fr) Procédé de fabrication de composants microélectroniques
WO2022069506A1 (fr) Dispositif optoelectronique
EP0933812B1 (fr) Electroplacage d'éléments conducteurs dans un circuit intégré
FR3098014A1 (fr) Composé intermétallique
FR3117663A1 (fr) Procédé de fabrication d'un condensateur
FR3094560A1 (fr) Prise de contact sur du germanium
EP0387143B1 (fr) Procédé de dépôt électrolytique sur un substrat semiconducteur
FR2789803A1 (fr) Procede de realisation d'une connexion metallique verticale dans un circuit integre
EP4135007A1 (fr) Procédé de fabrication de composants radiofréquence
FR3073977A1 (fr) Transistors de circuit 3d a grille retournee

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20201002

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

ST Notification of lapse

Effective date: 20231105