FR3085541A1

FR3085541A1 - Pixel à obturateur global en mode de tension

Info

Publication number: FR3085541A1
Application number: FR1857694A
Authority: FR
Inventors: Josep Segura Puchades
Original assignee: Commissariat a lEnergie Atomique CEA; Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Current assignee: Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date: 2018-08-28
Filing date: 2018-08-28
Publication date: 2020-03-06
Also published as: WO2020043534A1

Abstract

La présente description concerne un circuit de lecture de pixel comprenant : un condensateur de fixation de niveau (114) ayant une première borne couplée à un nœud de sortie d'un circuit de pixel ; des premier et deuxième chemins de lecture (RO1, RO2) comprenant chacun un transistor de sélection (TS1, TS2) et un condensateur de lecture (C_SH1, C_SH2) pour mémoriser un niveau de tension capturé par le circuit de pixel ; et un transistor à source suiveuse (302) ayant son nœud de commande couplé à une deuxième borne du condensateur de fixation de niveau (114), un premier de ses nœuds de conduction principaux couplé à un premier rail de tension d'alimentation (VDD, GND) et un deuxième de ses nœuds de conduction principaux couplé aux premier et deuxième chemins de lecture (RO1, RO2).

Description

DESCRIPTION

TITRE : PIXEL A OBTURATEUR GLOBAL EN MODE DE TENSION

Domaine de l'invention [0001] La présente description concerne de façon générale le domaine des capteurs d'image, et en particulier un circuit de pixel d'un capteur d'image et son procédé de fabrication.

Exposé de l'art antérieur [0002] Les capteurs d'image capables de réaliser un fonctionnement à obturateur global comprennent en général des circuits de pixels qui mémorisent localement un ou plusieurs signaux capturés par une ou plusieurs photodiodes jusqu'à ce que les signaux puissent être lus. La mémorisation desdits un ou plusieurs signaux dans chaque circuit de pixel peut en général être obtenue en utilisant soit un mode de tension soit un mode de charge. Dans le mode de charge, les signaux capturés sont représentés par des quantités de charge stockées sur des condensateurs dans chaque circuit de pixel. Dans le mode de tension, les signaux capturés sont représentés par des tensions présentes aux bornes de condensateurs dans chaque circuit de pixel. La mémorisation en mode de tension présente des avantages en ce qui concerne la dynamique du signal et la sensibilité à la lumière parasite.

[0003] La non-uniformité de la photo-réponse (PRNU) dans une matrice de pixels est une mesure de la non-uniformité non souhaitable entre les pixels d'un capteur d'image, et en particulier de la non-uniformité du gain entre la puissance optique reçue et la tension de sortie résultante générée par un chemin de lecture de chaque pixel. Par exemple, le PRNU peut être calculé comme étant l'écart type du gain, exprimé sous forme d'un

B17244 pourcentage par rapport à la plage dynamique totale du signal de sortie des pixels.

[0004] Il serait souhaitable de prévoir un capteur d'image comprenant des pixels en mode de tension ayant des chemins de lecture ayant un PRNU relativement faible.

Résumé de l'invention [0005] Un objet de modes de réalisation de la présente description est de répondre au moins partiellement à un ou plusieurs problèmes de l'art antérieur.

[0006] Selon un aspect, on prévoit un circuit de lecture de pixel comprenant un condensateur de fixation de niveau ayant une première borne couplée à un nœud de sortie d'un circuit de pixel ; un premier chemin de lecture comprenant un premier transistor de sélection et un premier condensateur de lecture pour mémoriser un premier niveau de tension capturé par le circuit de pixel ; un deuxième chemin de lecture comprenant un deuxième transistor de sélection et un deuxième condensateur de lecture pour mémoriser un deuxième niveau de tension capturé par le circuit de pixel ; et un transistor à source suiveuse ayant son nœud de commande couplé à une deuxième borne du condensateur de fixation de niveau, un premier de ses nœuds de conduction principaux couplé à un premier rail de tension d'alimentation, et un deuxième de ses nœuds de conduction principaux couplé aux premier et deuxième chemins de lecture.

[0007] Selon un mode de réalisation, le circuit de lecture de pixel comprend en outre un troisième transistor couplant la deuxième borne du condensateur de fixation de niveau à un deuxième rail de tension d'alimentation.

[0008] Selon un mode de réalisation, le circuit de lecture de pixel comprend en outre une source de courant couplée entre le deuxième nœud de conduction principal du transistor à source suiveuse et le deuxième rail de tension d'alimentation.

[0009] Selon un mode de réalisation, le condensateur de fixation de niveau est d'un premier type, et chacun des premier

B17244 et deuxième condensateurs de lecture est d'un deuxième type différent du premier type.

[0010] Selon un mode de réalisation, le condensateur de fixation de niveau est un condensateur métal-isolant métal.

[0011] Selon un mode de réalisation, les premier et deuxième condensateurs de lecture sont des condensateurs à tranchées capacitives.

[0012] Selon un mode de réalisation, le premier chemin de lecture comprend en outre un transistor à source suiveuse ayant son nœud de commande couplé à un premier nœud de mémorisation connecté à une première borne du premier condensateur de lecture, le transistor à source suiveuse du premier chemin de lecture ayant l'un de ses nœuds de conduction principaux couplé à une ligne de colonne par l'intermédiaire d'un premier transistor de lecture ; et le deuxième chemin de lecture comprend en outre un transistor à source suiveuse ayant son nœud de commande couplé à un deuxième nœud de mémorisation connecté à une première borne du deuxième condensateur de lecture, le transistor à source suiveuse du deuxième chemin de lecture ayant l'un de ses nœuds de conduction principaux couplé à la ligne de colonne par l'intermédiaire d'un deuxième transistor de lecture.

[0013] Selon un mode de réalisation, le circuit de lecture de pixel comprend en outre un ou plusieurs autres chemins de lecture couplés au deuxième nœud de conduction principal du transistor à source suiveuse.

[0014] Selon un autre aspect, on prévoit un capteur d'image comprenant un premier niveau comprenant une matrice de circuits de pixels agencée pour fonctionner dans un mode d'obturateur global, et un deuxième niveau comprenant, pour chaque circuit de pixel, au moins une partie du circuit de lecture de pixel susmentionné.

[0015] Selon un mode de réalisation, le deuxième niveau comprend, pour chaque circuit de pixel, le circuit de lecture de pixel susmentionné, chaque circuit de lecture de pixel étant couplé au nœud de sortie de l'un correspondant des circuits de

B17244 pixels par l'intermédiaire d'une connexion inter-niveau correspondante.

[0016] Selon un mode de réalisation, les premier et deuxième condensateurs de lecture font partie du premier niveau, le premier condensateur de lecture étant couplé à une partie d'un circuit de lecture correspondant par l'intermédiaire d'une première connexion inter-niveau et le deuxième condensateur de lecture étant couplé à une partie d'un circuit de lecture correspondant par l'intermédiaire d'une deuxième connexion interniveau.

[0017] Selon un mode de réalisation, le deuxième niveau comprend en outre un autre transistor à source suiveuse ayant sa grille couplée au nœud de lecture du circuit de pixel et l'une de ses bornes de conduction principales couplée à la première borne du condensateur de fixation de niveau.

[0018] Selon un autre aspect, on prévoit un procédé de lecture d'une valeur de pixel en utilisant un circuit de lecture de pixel, le procédé comprenant : contrôler un premier transistor de sélection d'un premier chemin de lecture du circuit de lecture de pixel pour coupler un nœud de lecture d'un circuit de pixel à un premier condensateur de lecture du premier chemin de lecture par l'intermédiaire d'un condensateur de fixation de niveau et par l'intermédiaire d'un transistor à source suiveuse ayant son nœud de commande couplé à une borne du condensateur de fixation de niveau ; et contrôler un deuxième transistor de sélection d'un deuxième chemin de lecture du circuit de lecture de pixel pour coupler un nœud de lecture du circuit de pixel à un deuxième condensateur de lecture du deuxième chemin de lecture par l'intermédiaire du condensateur de fixation de niveau et du transistor à source suiveuse.

Brève description des dessins [0019] Les caractéristiques et avantages susmentionnés aussi bien que d'autres seront décrits en détail dans la description détaillée suivante de modes de réalisation, donnés à

B17244 titre d'illustration et non de limitation, en faisant référence aux dessins joints dans lesquels :

[0020] [Figure 1] La figure 1 est un schéma de circuit illustrant un exemple d'une partie d'un capteur d'image ;

[0021] [Figure 2] La figure 2 est un chronogramme représentant un exemple de signaux dans le circuit de la figure 1 ;

[0022] [Figure 3] La figure 3 est un schéma d'un circuit de lecture de pixels d'un capteur d'image selon un exemple de réalisation de la présente description ;

[0023] [Figure 4] La figure 4 est un schéma de circuit d'un rapport de condensateurs dans le circuit de la figure 1 ;

[0024] [Figure 5] La figure 5 est un schéma de circuit d'un rapport de condensateurs dans le circuit de la figure 3 ;

[0025] [Figure 6] La figure 6 est une vue en coupe d'un condensateur de fixation de niveau et d'une partie du circuit de lecture de la figure 3 selon un exemple de réalisation ;

[0026] [Figure 7] La figure 7 est un schéma de circuit illustrant une partie d'un capteur d'image selon un exemple de réalisation de la présente description ;

[0027] [Figure 8] La figure 8 est une vue en coupe d'un pixel d'un capteur d'image ; et [0028] [Figure 9] La figure 9 est un graphique représentant un exemple de mesures de gain dans les circuits des figures 1 et 3.

Description détaillée [0029] Des éléments similaires ont été désignés par des références similaires dans les diverses figures. En particulier, les éléments structurels et/ou fonctionnels qui sont communs dans les divers modes de réalisation peuvent avoir les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.

[0030] Sauf mention contraire, lorsqu'il est fait référence à deux éléments connectés entre eux, cela signifie qu' il y a une connexion directe sans éléments intermédiaires autres que

B17244 des conducteurs, et lorsqu'il est fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés directement, ou peuvent être connectés par l'intermédiaire d'un ou plusieurs autres éléments.

[0031] Dans la description suivante, sauf mention contraire, lorsqu'il est fait référence à des qualificatifs de position absolue, comme les termes avant, arrière, haut, bas, gauche, droite, etc., ou à des qualificatifs de position relative, comme les termes au-dessus, en dessous, supérieur, inférieur, etc., ou à des qualificatifs d'orientation, comme horizontal, vertical, etc., il est fait référence à l'orientation représentée dans les figures.

[0032] Sauf mention contraire, les expressions autour de, approximativement, sensiblement et de l'ordre de signifient à 10 % près, et de préférence à 5 % près.

[0033] La figure 1 est un schéma de circuit d'une partie d'un capteur d'image selon un exemple.

[0034] Dans l'exemple de la figure 1, le capteur d'image est mis en œuvre dans deux niveaux Tl et T2 d'un circuit 3D. Le niveau Tl, qui est par exemple un niveau supérieur du capteur d'image, comprend une matrice de circuits de pixels 100, dont l'un est représenté en figure 1. Le niveau T2, qui est par exemple un niveau inférieur du capteur d'image, comprend par exemple une matrice de circuits de lecture 102, dont l'un est représenté en figure 1, un circuit de lecture 102 étant prévu pour chaque circuit de pixel 100.

[0035] Le circuit de pixel 100 dans l'exemple de la figure 1 comprend quatre photodiodes PDI, PD2, PD3 et PD4, ces photodiodes étant par exemple des photodiodes pincées (de l'anglais pinned photodiode) ayant leur anode couplée à un rail de masse (GND) , et leur cathode couplée à un nœud de détection correspondant DN1, DN2, DN3, DN4. Chacun des nœuds de détection a une capacité, représentée par des condensateurs C_PD1, C_PD2, C_PD3 et C_PD4 respectivement, qui peuvent correspondre à des

B17244 capacités parasites et/ou à des condensateurs effectifs formés au niveau de ces nœuds.

[0036] Les nœuds de détection DN1 à DN4 sont couplés respectivement à un nœud de lecture SN du circuit de pixel 100 par l'intermédiaire de portes de transfert Tgl, Tg2, Tg3 et Tg4, contrôlées respectivement par des signaux de porte de transfert TGI, TG2, TG3 et TG4.

[0037] Bien sûr, bien qu'il soit prévu en figure 1 un exemple de circuit de pixel comportant quatre photodiodes, dans des variantes de réalisation il pourrait y avoir une pluralité quelconque de photodiodes, chacune couplée au nœud de lecture SN par l'intermédiaire d'une porte de transfert correspondante.

[0038] Le nœud de lecture SN comporte par exemple une capacité représentée par un condensateur C_SN, qui résulte par exemple de capacités parasites ou pourrait être mis en œuvre par un condensateur couplé entre le nœud de lecture SN et le rail de masse.

[0039] Le nœud de lecture SN est par exemple couplé à un rail de tension de réinitialisation VRST par l'intermédiaire d'un transistor de réinitialisation 104 contrôlé par un signal de réinitialisation RST. Le nœud de lecture SN est en outre couplé au nœud de commande d'un transistor à source suiveuse 106, ayant ses nœuds de conduction principaux couplés respectivement à un rail de tension d'alimentation VSF et à un nœud de sortie 108 du circuit de pixel 100. Dans certains modes de réalisation, le transistor à source suiveuse 106 est polarisé par un transistor 110 contrôlé par un signal BIAS et couplé entre le nœud de sortie 108 et le rail de masse.

[0040] Le nœud de sortie 108 est par exemple couplé au circuit de lecture correspondant 102 par l'intermédiaire d'une connexion inter-niveau 3D 112, qui est par exemple un via ou une connexion à liaison hybride Cu-Cu.

[0041] Le niveau Tl comprend en outre par exemple un circuit de commande (CTRL) 113 générant les signaux de commande TGI à TG4, RST et BIAS.

B17244 [0042] Le circuit de lecture 102 comprend par exemple un condensateur de fixation de niveau 114 ayant l'une de ses bornes couplée au nœud de sortie 108 du circuit de pixel 100 par l'intermédiaire de la connexion inter-niveau 112, et son autre borne couplée à un nœud commun 116 du circuit de lecture. Le nœud commun 116 est par exemple couplé à un rail de tension de référence VREF par l'intermédiaire d'un transistor 118, contrôlé au niveau de son nœud de commande par un signal CLAMP. Le nœud commun 116 est en outre couplé à quatre chemins de lecture ROI, RO2, RO3 et RO4. De manière plus générale, le nombre de chemins de lecture est par exemple égal au nombre de photodiodes dans le circuit de pixel 100.

[0043] Chaque chemin de lecture ROI à RO4 comprend par exemple respectivement un transistor de sélection TS1 à TS4 couplant le nœud commun 116 à un nœud de mémorisation STN1 à STN4 de chaque chemin de lecture ROI à RO4 respectivement, les transistors TS1 à TS4 étant contrôlés respectivement par des signaux de commande SH1 à SH4. Chaque nœud de mémorisation STN1 à STN4 a une capacité assurée par un condensateur de lecture respectif C_SH1 à C_SH4, chaque condensateur de lecture ayant par exemple l'une de ses bornes couplée à la masse. Les nœuds de mémorisation STN1 à STN4 sont en outre couplés à des bornes de commande de transistors à source suiveuse SF1 à SF4 des chemins de lecture ROI à RO4, respectivement. Les transistors SF1 à SF4 ont chacun l'un de leurs nœuds de conduction principaux couplé à un rail de tension d'alimentation VDD, et leur autre nœud de conduction principal couplé, par l'intermédiaire d'un transistor de lecture correspondant TRI à TR4 des chemins de lecture ROI à RO4, à une ligne de colonne de sortie COL_n, ou n est le numéro de colonne, avec par exemple deux ou plusieurs colonnes dans la matrice. La ligne de colonne COL_n fournit un signal de tension de sortie Vx. Les transistors de lecture TRI à TR4 sont contrôlés par des signaux de commande RDI à RD4 respectivement.

[0044] Bien que cela ne soit pas illustré en figure 1, le circuit de lecture 102 peut en outre comprendre un circuit de

B17244 commande pour générer des signaux de commande CLAMP, SH1 à SH4 et RDI à RD4.

[0045] Les transistors du circuit de pixel 100 et du circuit de lecture 102 sont par exemple tous des transistors NMOS. Toutefois, dans des variantes de réalisation, il serait également possible de mettre en œuvre le circuit de pixel et/ou le circuit de lecture 102 en utilisant seulement des transistors PMOS, ou un mélange de transistors NMOS et PMOS.

[0046] L'avantage de positionner le condensateur de fixation de niveau 114 entre le circuit de pixel 100 et le circuit de lecture 102 est qu'il peut être utilisé afin de réaliser un double échantillonnage du circuit de pixel, connu aussi dans la technique sous le nom d'échantillonnage double corrélé, comme cela apparaîtra clairement dans la description suivante du fonctionnement du circuit de pixel 100 et du circuit de lecture 102 faite en référence à la figure 2.

[0047] La figure 2 est un chronogramme illustrant des exemples des signaux de la figure 1 TGI, RST, Vpx au niveau du nœud de sortie 108, CLAMP, SH1 et Vshl au niveau du nœud STN1 selon un exemple de réalisation.

[0048] Les signaux TGI, RST et CLAMP sont initialement à l'état haut, ce qui provoque la réinitialisation du nœud de détection DN1 à la tension de réinitialisation du rail d'alimentation VRST et amène les nœuds 108 et 116 à des tensions hautes. Une période d'intégration INT1 démarre à un instant tl lorsque le signal TGI passe à l'état bas, isolant le nœud de détection DN1 du nœud de lecture SN1.

[0049] À un instant t2, le signal de réinitialisation RST passe à l'état bas, ce qui provoque, en raison d'un couplage capacitif, une légère chute de la tension Vpx à un niveau VBLK correspondant à une tension de référence du nœud de lecture SN. Cela correspond par conséquent à un échantillonnage du niveau de référence du nœud de lecture SN. Le nœud 116 étant couplé à la tension VREF via le transistor 118, le condensateur 114 est chargé à une tension VBLK-VREF.

B17244 [0050] À un instant t3, le signal SH1 passe à l'état haut, ce qui amène la tension Vshl sur le nœud STN1 à être mise à la tension de référence VREF.

[0051] À un instant t4, le signal CLAMP passe à l'état bas, et le signal TGI passe à l'état haut peu de temps après pour lancer une phase de transfert TRSF1, ce qui provoque le transfert de la charge au niveau du nœud DN1 vers le nœud de lecture SN. Cela provoque une diminution de la tension au niveau du nœud de lecture SN, et provoque aussi une chute correspondante de la tension Vpx au niveau du nœud de sortie 108, et une chute correspondante de la tension au niveau du nœud commun 116 et une chute correspondante de la tension Vshl au niveau du nœud de mémorisation STN1. Cela correspond à un deuxième échantillonnage du nœud de lecture SN, cette fois après que le signal de tension capturé a été transféré vers le nœud de lecture. Ainsi le nœud 108 tombe à un niveau VSIG, et le nœud STN1 tombe à un niveau VI. Puisque le condensateur 114 était précédemment chargé à VBLK-VREF et le condensateur d'échantillonnage C_SH1 chargé à VREF, la tension résultante VI présente sur le nœud de mémorisation STN1 est égale à VREF moins la différence entre les tensions VBLK et VSIG, atténuée par le rapport de capacités ACL. Ainsi la tension VI est par exemple égale à VREF-(VSIG-VBLK)*ACL, où le rapport de capacités ACL est par exemple égal à C_CL/ (C_CL+C_SH1) , où C_CL est la capacité du condensateur 114.

[0052] À un instant t5, le signal TGI passe de nouveau à l'état bas. À un instant t6, les signaux RST et CLAMP sont amenés à l'état haut. À un instant t7 le signal SH1 est amené à l'état bas, de sorte que la tension VI est mémorisée au niveau du nœud de mémorisation STN1. La séquence de lecture entre les instants t2 et t7 est ensuite par exemple répétée pour la photodiode PD2, et de nouveau pour la photodiode PD3 et puis encore pour la photodiode PD4. Les périodes d'intégration pour les photodiodes PD2, PD3 et PD4 commencent chacune par exemple avec un décalage choisi de telle façon que les périodes d'intégration pour chacune des photodiodes du circuit de pixel

B17244 aient sensiblement la même durée. La tension VI mémorisée au niveau de chacun des nœuds de mémorisation STN1 à STN4 est ensuite par exemple lue séquentiellement par l'intermédiaire de la ligne de colonne commune COL_n et des transistors à sources suiveuses SF1 à SF4, chacun activé par son transistor de lecture respectif TRI à TR4. Une double lecture classique peut être réalisée afin de soustraire VREF de VI. La deuxième opération de lecture est par exemple utilisée pour obtenir VREF en activant le signal CLAMP et le signal respectif SH1 à SH4. Ainsi on mesure :

[0053]

VREF-V1=VREF- (VREF- (VSIG-VBLK) *ACL) = (VSIG-VBLK) *ACL [0054] On notera que même si l'intégration dans chaque circuit de pixel 100 et la lecture par chaque circuit de lecture 102 correspond à un type de fonctionnement d'obturateur en rouleau, l'intervalle de temps entre les lectures de chaque pixel va être très court. En outre, les périodes d'intégration pour la photodiode PDI de chaque circuit de pixel 100 de la matrice sont par exemple synchronisées entre elles, et de même pour les photodiodes PD2, pour les photodiodes PD3 et pour les photodiodes PD4. Ainsi, le fonctionnement correspond à celui d'un obturateur global.

[0055] Le présent inventeur a trouvé que le circuit de lecture 102 de la figure 1 amène un PRNU relativement élevé, par exemple supérieur à 1 pourcent, résultant des variations de processus entre le condensateur 114 et chacun des condensateurs C_SH1 à C_SH4. Ce problème est particulièrement notable lorsque le condensateur 114 est d'un type différent de celui des condensateurs C_SH1 à C_SH4. En effet, dans un tel cas, les variations de processus de fabrication entre les condensateurs vont être non corrélées. Étant donné que le condensateur 114 devra généralement être choisi considérablement supérieur à chacun des condensateurs C_SH1 à C_SH4 afin d'obtenir un facteur d'atténuation ACL relativement élevé, il serait souhaitable que le condensateur 114 soit un condensateur MIM (métal-isolantmétal) , alors que les condensateurs C_SH1 à C_SH4 sont par exemple

B17244 mis en œuvre par la grille de transistors MOS ayant leurs sources et leurs drains connectés entre eux, ou par des condensateurs à tranchées capacitives comme cela est décrit plus en détail ciaprès. Ainsi le rapport entre la capacité du condensateur 114 et celle de chacun des condensateurs C_SH1 à C_SH4 va être variable, ce qui conduit à un gain de pixel à pixel non uniforme dans un même circuit de lecture.

[0056] La figure 3 est un schéma d'un circuit de lecture 300 selon un exemple de réalisation de la présente description. Ce circuit de lecture 300 remplace par exemple le circuit de lecture 102 de la figure 1, et est par exemple mis en œuvre dans une matrice d'un niveau T2 d'un capteur d'image, comme le circuit 102. Un avantage de mettre en œuvre le capteur d'image sur deux niveaux est que la technologie de transistors utilisée dans chaque niveau peut être différente. Par exemple, les circuits de pixels 100 (non représentés en figure 3) peuvent être mis en œuvre dans la technologie de transistors connue dans la technique sous le nom de GO2, appelée aussi à oxyde épais, en raison des oxydes de grille plus épais des transistors par rapport à ceux du niveau T2. La technologie GO2 est compatible avec des tensions d'alimentation relativement élevées couramment utilisées pour des technologies de photodiodes pincées, par exemple jusqu'à sensiblement 3 V. Grâce à la présence du condensateur en série 114, les circuits de lecture 300 peuvent être mis en œuvre dans la technologie de transistors connue dans la technique sous le nom de GO1, qui est compatible avec des tensions d'alimentation relativement faibles par exemple jusqu'à sensiblement 1,2 V. Dans des variantes de réalisation, le circuit de lecture 300 pourrait être mis en œuvre dans un capteur d'image 2D ou à un seul niveau.

[0057] Le circuit de lecture 300 comporte de nombreux éléments communs avec le circuit de lecture 102 de la figure 1, et ces éléments portent les mêmes références numériques et ne seront pas décrits de nouveau en détail. Par rapport au circuit de lecture 102, le circuit 300 comprend en plus un autre transistor 302 ayant son nœud de commande couplé à un nœud 304, qui à son

B17244 tour est connecté à une borne du condensateur de fixation de niveau 114. Le transistor 302 est couplé par ses nœuds de conduction principaux entre le rail d'alimentation VDD et le nœud commun 116. Dans certains modes de réalisation, une source de courant, par exemple mise en œuvre par un autre transistor 306, est couplée entre le nœud 116 et le rail de masse, et contrôlée par une tension de polarisation BIAS'. Cette tension amène par exemple le transistor 306 à laisser passer un courant qui sature le transistor 302 et ainsi amène le transistor 302 à fonctionner dans sa région de fonctionnement linéaire.

[0058] Dans l'exemple de la figure 3, les transistors du circuit de lecture 300 sont tous des transistors NMOS. De façon plus générale, chacun des transistors du circuit de lecture 300 pourrait être mis en œuvre par un transistor NMOS ou un transistor PMOS, exceptés les transistors 302 et 306, qui sont par exemple tous les deux mis en œuvre par des transistors NMOS, ou tous les deux mis en œuvre par des transistors PMOS.

[0059] Un circuit de commande (CTRL) 308 génère par exemple le signal CIAMP, les signaux de commande SH1 à SH4 et RDI à RD4, et le signal de polarisation BIAS', ces signaux étant par exemple communs pour une rangée de circuits de lecture.

[0060] Le fonctionnement du circuit de lecture 300 est par exemple similaire à celui du circuit de lecture 102 décrit précédemment, et le chronogramme de la figure 2 s'applique par exemple également au circuit de la figure 3.

[0061] En particulier, un procédé de lecture d'une valeur de pixel utilisant le circuit de lecture de pixel 300 implique par exemple les opérations suivantes :

- mémorisation d'un premier niveau de tension capturé par le circuit de pixel sur le condensateur de lecture C_SH1 par l'intermédiaire du condensateur de fixation de niveau 114, du transistor 302 et du transistor de sélection TS1 du chemin de lecture ROI ; et

- mémorisation d'un deuxième niveau de tension capturé par le circuit de pixel sur le condensateur de lecture C_SH2 par

B17244 l'intermédiaire du condensateur de fixation de niveau 114, du transistor 302 et du transistor de sélection TS2 du chemin de lecture RO2.

[0062] Un avantage de prévoir le transistor 302 dans une configuration à source suiveuse entre le condensateur de fixation de niveau 114 et le nœud commun 116 est que cela amène une amélioration significative du PRNU, comme on va le décrire maintenant en faisant référence aux figures 4 et 5.

[0063] La figure 4 est un schéma de circuit d'un rapport de condensateurs dans le circuit de la figure 1 entre le condensateur de fixation de niveau 114 et le condensateur de lecture C_SH1. Si on appelle C_CL la capacité du condensateur 114 et C_SH la capacité du condensateur C_SH1, le gain est égal à C_CL/(C_CL+C_SH).

[0064] La figure 5 est un schéma de circuit d'un rapport de condensateurs dans le circuit de la figure 3. Le gain de ce circuit est maintenant basé sur le rapport entre la capacité du condensateur de fixation de niveau 114 et la capacité parasite du transistor 302. Si on appelle C_GS cette dernière capacité, le gain devient égal à ASF*C_CL/ (C_CL+C_GS) , où ASF est l'atténuation introduite par la configuration à source suiveuse, typiquement égale à environ 0,9. La capacité C_GS étant typiquement nettement plus petite que la capacité C_SH, cela conduit à une forte augmentation du gain. En outre, le gain ne dépend plus de la capacité C_SH, ce qui signifie qu'il ne varie plus avec les variations des capacités entre les condensateurs de lecture.

[0065] La figure 6 est une vue en coupe d'une partie du circuit de lecture 300 comprenant le condensateur 114 selon un exemple de réalisation dans lequel le condensateur est un condensateur MIM.

[0066] La structure comprend par exemple un substrat 602 sur lequel est formée une couche de dispositifs 604 comprenant des dispositifs de transistors 605. L'un de ces dispositifs correspond par exemple au transistor à source suiveuse 302 du circuit de lecture 300. Une couche d'interconnexion métallique

B17244

606 est formée sur la couche de dispositifs 604, et comprend des couches 608 de métal interconnectées par des vias 610 par exemple en cuivre. Le condensateur MIM 114 est par exemple formé au-dessus de la couche d'interconnexion métallique 606, et comprend par exemple des plaques métalliques 612 et 614 prenant en sandwich une couche isolante 616 constituée par exemple d'oxyde. La plaque métallique 614 est par exemple connectée, par un via 618 formé dans une couche d'interconnexion supérieure 620, à la connexion inter-niveau 112, qui est par exemple une liaison en cuivre de tranche à tranche.

[0067] Un avantage de la configuration de circuit de la figure 3 est que la connexion inter-niveau 112 est connectée directement au condensateur MIM, sans descendre d'abord vers la surface du substrat. Cela rend possible une mise en œuvre comme celle de la figure 6, dans laquelle la couche d'interconnexion métallique 606 n'est pas utilisée pour connecter l'interconnexion 112 au condensateur MIM 114, évitant ainsi une perte de surface et permettant au condensateur MIM 114 d'être relativement gros.

[0068] La figure 7 est un schéma de circuit d'une partie d'un capteur d'image selon un autre exemple de réalisation. Le circuit de la figure 7 met en œuvre un circuit de pixel similaire au circuit 100 de la figure 1 et un circuit de lecture similaire au circuit de la figure 3. Toutefois, il y a une distribution différente des composants entre les niveaux Tl et T2, comme on va le décrire maintenant plus en détail (pour faciliter l'illustration, les capacités des photodiodes C_PD1 à C_PD4 et les circuits de commande 113 et 308 ne sont pas représentés en figure 7) .

[0069] Le circuit de la figure 7 est par exemple fabriqué en utilisant une disposition en couches séquentielle 3D, cette technique étant décrite plus en détail ci-après en référence à la figure 8.

[0070] La figure 8 est une vue en coupe d'un pixel d'un capteur d'image et reproduit sensiblement la figure 4 du brevet US publié sous le numéro US 7 417 2 68 au nom de STMicroelectronics

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SA. Bien que le circuit de ce pixel ne soit pas le même que celui de la figure 7, le processus utilisé pour former le capteur d'image de la figure 8 peut être appliqué au circuit de la figure 7.

[0071] Le capteur d'image de la figure 8 comprend un substrat semi-conducteur inférieur 800 et un substrat semiconducteur supérieur 801 séparés entre eux par une couche isolante intermédiaire 802. Les deux substrats sont par exemple dopés de type P et connectés à la masse GND. Le pixel comprend une photodiode 803 et une porte de transfert 804 formées dans un niveau Tl, et trois transistors de lecture formés dans un niveau T2. La photodiode 803 comprend une région de type P fortement dopée 805 disposée au niveau de la surface du substrat inférieur

800, et une région enterrée dopée de type N 806 disposée en dessous de la région P+ 805. Une région de contact de type N fortement dopée 821 est disposée sur un côté de la porte de transfert 804. La région de contact 821 est connectée à une région de source/drain de l'un des transistors du niveau T2 par l'intermédiaire d'une connexion inter-niveau formée par une métallisation 850 comprenant une portion passant à travers une ouverture dans la couche isolante 802 et dans le substrat supérieur 801, et une portion formée dans une couche isolante 860 couvrant le substrat supérieur

801, cette portion correspondant par exemple à une partie d'une couche métallique standard.

[0072] Bien que cela ne soit pas représenté, une ligne de rangée RL connectée à la porte de transfert 804 est par exemple couplée à une couche métallique du niveau T2 par l'intermédiaire d'une métallisation similaire à la métallisation 850.

[0073] Pour augmenter la sensibilité d'un capteur d'image, une région de type P fortement dopée 870 au niveau de la surface inférieure du substrat inférieur 800 peut être prévue. En outre, des portions de filtrage 880 qui autorisent des photons incidents dans les plages de longueurs d'onde verte, bleue ou rouge, peuvent être placées contre la région P+ 870 sur la surface inférieure du substrat inférieur 800.

B17244 [0074] Un capteur d'image comprenant des pixels comme celui représenté en figure 8 peut être obtenu selon le procédé de fabrication suivant.

[0075] Les portes de transfert et les photodiodes sont d'abord formées au-dessus d'un substrat inférieur. Une implantation ionique d'éléments dopants de type N est réalisée pour former des régions enterrées de type N 806 des photodiodes. Des entretoises isolantes peuvent être formées sur les côtés de la porte de transfert selon un procédé classique. Une implantation ionique d'éléments dopants de type P est ensuite réalisée pour former au niveau de la surface du substrat inférieur des régions de type P fortement dopées 805 du substrat inférieur. Une implantation ionique d'éléments dopants de type N est ensuite réalisée pour former au niveau de la surface du substrat des régions de contact de type N fortement dopées 821. Le substrat inférieur et les portes de transfert sont ensuite recouverts d'une couche isolante sur laquelle une couche semiconductrice est déposée pour former un substrat supérieur. Le substrat supérieur peut être obtenu par le dépôt d'une couche de liaison semiconductrice, par exemple en silicium, sur la couche isolante intermédiaire, puis par croissance épitaxiale d'une couche semiconductrice sur cette couche de liaison dans un four d'épitaxie.

[0076] Les transistors de lecture sont ensuite formés de façon classique dans et au-dessus du substrat supérieur. Finalement, le substrat supérieur et les transistors de lecture sont recouverts de la couche isolante supérieure 860.

[0077] Les métallisations connectant les transistors d'accès et le transistor de lecture peuvent être formées de diverses façons. Une façon comprend, après les étapes décrites précédemment, la formation d'ouvertures dans la couche isolante supérieure, dans le substrat supérieur et dans la couche isolante intermédiaire séparant les deux substrats, et le remplissage des ouvertures avec un matériau conducteur. En variante, les métallisations pourraient être formées dans des étapes à la suite

B17244 de la formation de chacun de la couche isolante 802, du substrat 801 et de la couche isolante 860.

[0078] Une fois que la couche isolante supérieure a été déposée, le substrat inférieur peut être aminci, par exemple, suivant un procédé de polissage mécano-chimique. Une région de type P fortement dopée est ensuite formée par implantation ionique sur le côté de la face inférieure du substrat inférieur, après quoi un dépôt de filtres selon un procédé classique est réalisé.

[0079] Un processus 3D séquentiel est aussi décrit plus en détail dans la publication de Perceval Coudrain et al. intitulée Investigation of a Sequential Three-Dimensional Process for Back-Illuminated CMOS Image Sensors With Miniaturized Pixels, IEEE Transactions on Electron Devices, Vol. 56, No. 11, Novembre 2009.

[0080] En faisant de nouveau référence à la figure 7, le niveau Tl du capteur comprend seulement des portes de transfert, des photodiodes et des condensateurs, les transistors 104, 106 et 110 ayant été déplacés vers le niveau T2. En outre, les condensateurs C_SH1 à C_SH4 du circuit de lecture 300 sont par exemple mis en œuvre dans le niveau Tl.

[0081] Dans l'exemple de la figure 7, il y a quatorze connexions inter-niveaux 701 à 714, qui sont par exemple formées par des métallisations similaires à la métallisation 850 de la figure 8. Les connexions inter-niveaux 701 à 704 couplent respectivement les portes de transfert Tgl à Tg4 du niveau de capteur au niveau de lecture T2. Les connexions inter-niveaux 705 à 708 fournissent respectivement les signaux de commande TGI à TG4 aux portes de transfert Tgl à Tg4. En effet, dans le mode de réalisation de la figure 7, le circuit de commande 113 est par exemple mis en œuvre dans le niveau T2. Les connexions interniveaux 709 à 712 connectent respectivement les nœuds de mémorisation STN1 à STN4 aux condensateurs correspondants C_SH1 à C_SH4. Les connexions inter-niveaux 713 et 714 sont par exemple utilisées pour connecter le substrat du niveau Tl à une source de

B17244 tension fixe ou à la masse pour assurer un collecteur ou une source de drain pour l'évacuation de porteurs libres.

[0082] Dans l'exemple de la figure 7, les transistors 106, 110, 302 et 306 sont mis en œuvre par des transistors PMOS, mais pourraient être des transistors NMOS dans des variantes de réalisation.

[0083] Un avantage de former les condensateurs C_SH1 à C_SH4 dans le niveau Tl est que la technologie utilisée dans ce niveau permet par exemple de former une densité de condensateurs relativement élevée, par exemple du type CDTI (isolation par tranchées profondes capacitives). En outre, grâce à la technologie d'empilement séquentielle, les vias mettant en œuvre les connexions inter-niveaux peuvent par exemple être de dimensions notablement plus petites par rapport à l'interconnexion 112 de la figure 1, par exemple de l'ordre de 90 nm à comparer à environ 2 pm dans le cas de l'interconnexion 112.

[0084] La figure 9 est un graphique représentant un exemple de mesures de gain simulées dans les circuits des figures 1 et 3. La performance du circuit de la figure 7 est similaire à celle de la figure 3. L'axe x représente la tension d'entrée VIN, correspondant à la tension présente sur le nœud de lecture SN, tandis que l'axe y représente la tension de sortie VOUT, correspondant à la tension mémorisée sur le nœud de mémorisation. Une région 902 dans graphique représente des mesures simulées dans le circuit de la figure 1, tandis qu'une région 904 représente des mesures simulées dans le circuit de la figure 3. On peut voir que la région 904 ne correspond pas seulement à des gains plus élevés par rapport à ceux de la région 902, mais aussi que la dispersion 906 du gain dans la région 904 pour une tension d'entrée donnée est notablement inférieure à la dispersion 908 du gain dans la région 902 pour la tension d'entrée correspondante. La quantité de dispersion de gain est une mesure du PRNU, et ainsi le circuit de la figure 3 conduit à un PRNU notablement inférieur à celui du circuit de la figure 1.

B17244 [0085] Divers modes de de réalisation et diverses variantes ont été décrits. L'homme de l'art comprendra que certains éléments de ces modes de réalisation peuvent être combinés et d'autres variantes apparaîtront facilement à l'homme de l'art. Par exemple, il apparaîtra clairement à l'homme de l'art que bien qu'on ait décrit des circuits mis en œuvre en utilisant la technologie de transistors MOS, dans des variantes de réalisation on pourrait utiliser d'autres technologies de transistors. En outre, un ou plusieurs des transistors NMOS dans les divers circuits pourraient être mis en œuvre par des transistors PMOS dans des variantes de réalisation, et un ou plusieurs des transistors PMOS dans les divers modes de réalisation pourraient être mis en œuvre par des transistors NMOS.

[0086] Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits ici est dans les capacités de l'homme de l'art sur la base de la description fonctionnelle susmentionnée. En particulier, l'homme de l'art saura comment mettre en œuvre le circuit de pixel 100, et en particulier il saura comment mettre en œuvre des photodiodes et des portes de transfert appropriées pour capturer et transférer des lectures de pixels.

Claims

REVENDICATIONS

1. Circuit de lecture de pixel, comprenant :

- un condensateur de fixation de niveau (114) ayant une première borne couplée à un nœud de sortie (108) d'un circuit de pixel (100) ;

- un premier chemin de lecture (ROI) comprenant un premier transistor de sélection (TS1) et un premier condensateur de lecture (C_SH1) pour mémoriser un premier niveau de tension capturé par le circuit de pixel (100) ;

- un deuxième chemin de lecture (RO2) comprenant un deuxième transistor de sélection (TS2) et un deuxième condensateur de lecture (C_SH2) pour mémoriser un deuxième niveau de tension capturé par le circuit de pixel (100) ; et

- un transistor à source suiveuse (302) ayant son nœud de commande couplé à une deuxième borne du condensateur de fixation de niveau (114), un premier de ses nœuds de conduction principaux couplé à un premier rail de tension d'alimentation (VDD, GND), et un deuxième de ses nœuds de conduction principaux couplé aux premier et deuxième chemins de lecture (ROI, RO2).
2. Circuit de lecture de pixel selon la revendication 1, comprenant en outre un troisième transistor (118) couplant la deuxième borne du condensateur de fixation de niveau (114) à un deuxième rail de tension d'alimentation (GND, VDD).
3. Circuit de lecture de pixel selon la revendication 1 ou 2, comprenant en outre une source de courant (306) couplée entre le deuxième nœud de conduction principal du transistor à source suiveuse (302) et le deuxième rail de tension d'alimentation (GND, VDD).
4. Circuit de lecture de pixel selon l'une quelconque des revendications 1 à 3, dans lequel le condensateur de fixation de niveau (114) est d'un premier type, et chacun des premier et deuxième condensateurs de lecture (C_SH1, C_SH2) est d'un deuxième type différent du premier type.

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5. Circuit de lecture de pixel selon la revendication 4, dans lequel le condensateur de fixation de niveau (114) est un condensateur métal-isolant métal (MIM).
6. Circuit de lecture de pixel selon la revendication 4 ou 5, dans lequel les premier et deuxième condensateurs de lecture (C_SH1, C_SH2) sont des condensateurs à tranchées capacitives.
7. Circuit de lecture de pixel selon l'une quelconque des revendications 1 à 6, dans lequel :

- le premier chemin de lecture (ROI) comprend en outre un transistor à source suiveuse (SF1) ayant son nœud de commande couplé à un premier nœud de mémorisation (STN1) connecté à une première borne du premier condensateur de lecture (C_SH1), le transistor à source suiveuse (SF1) du premier chemin de lecture ayant l'un de ses nœuds de conduction principaux couplé à une ligne de colonne (COL_n) par l'intermédiaire d'un premier transistor de lecture (TRI) ; et

- le deuxième chemin de lecture (RO2) comprend en outre un transistor à source suiveuse (SF2) ayant son nœud de commande couplé à un deuxième nœud de mémorisation (STN2) connecté à une première borne du deuxième condensateur de lecture (C_SH2), le transistor à source suiveuse (SF2) du deuxième chemin de lecture ayant l'un de ses nœuds de conduction principaux couplé à la ligne de colonne (COL_n) par l'intermédiaire d'un deuxième transistor de lecture (TR2).
8. Circuit de lecture de pixel selon l'une quelconque des revendications 1 à 7, comprenant en outre un ou plusieurs autres chemins de lecture (ROI, RO2) couplés au deuxième nœud de conduction principal (304) du transistor à source suiveuse (302).
9. Capteur d'image comprenant :

- un premier niveau (Tl) comprenant une matrice de circuits de pixels (100) agencée pour fonctionner dans un mode d'obturateur global ; et

- un deuxième niveau (T2) comprenant, pour chaque circuit de pixel (100), au moins une partie du circuit de lecture de pixel (102) de l'une quelconque des revendications 1 à 8.

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10. Capteur d'image selon la revendication 9, dans lequel le deuxième niveau comprend, pour chaque circuit de pixel (100), le circuit de lecture de pixel (102) de l'une quelconque des revendications 1 à 8, chaque circuit de lecture de pixel étant couplé au nœud de sortie (108) de l'un correspondant des circuits de pixels (100) par l'intermédiaire d'une connexion inter-niveau correspondante (112) .
11. Capteur d'image selon la revendication 9, dans lequel les premier et deuxième condensateurs de lecture (C_SH1, C_SH2) font partie du premier niveau (Tl), le premier condensateur de lecture (C_SH1) étant couplé à une partie d'un circuit de lecture correspondant (102) par l'intermédiaire d'une première connexion inter-niveau (709) et le deuxième condensateur de lecture (C_SH2) étant couplé à une partie d'un circuit de lecture correspondant (102) par l'intermédiaire d'une deuxième connexion inter-niveau (710) .
12. Capteur d'image selon la revendication 9 ou 11, dans lequel le deuxième niveau comprend en outre un autre transistor à source suiveuse (106) ayant sa grille couplée au nœud de lecture du circuit de pixel (100) et l'une de ses bornes de conduction principales couplée à la première borne du condensateur de fixation de niveau.
13. Procédé de lecture d'une valeur de pixel en utilisant un circuit de lecture de pixel (300), le procédé comprenant :

- contrôler un premier transistor de sélection (TS1) d'un premier chemin de lecture (ROI) du circuit de lecture de pixel (300) pour coupler un nœud de lecture (SN) d'un circuit de pixel (100) à un premier condensateur de lecture (C_SH1) du premier chemin de lecture (ROI) par l'intermédiaire d'un condensateur de fixation de niveau (114) et par l'intermédiaire d'un transistor à source suiveuse (302) ayant son nœud de commande couplé à une borne du condensateur de fixation de niveau (114) ; et

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- contrôler un deuxième transistor de sélection (TS2) d'un deuxième chemin de lecture (R02) du circuit de lecture de pixel (300) pour coupler un nœud de lecture (SN) du circuit de pixel (100) à un deuxième condensateur de lecture (C_SH2) du

5 deuxième chemin de lecture (RO2) par l'intermédiaire du condensateur de fixation de niveau (114) et du transistor à source suiveuse (302) .