FR3095720A1 - Pixels de capteur d’image présentant un pas réduit - Google Patents

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Jeff M. RAYNOR
Frederic LaLanne
Pierre Malinge
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STMicroelectronics Crolles 2 SAS
STMicroelectronics Research and Development Ltd
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Abstract

Pixels de capteur d’image présentant un pas réduit La présente description concerne un capteur d’image comprenant des premier et second pixels (PIX#1, PIX#2), dans lequel un ou plusieurs transistors (M11, M21, M31) du premier pixel partagent une région active (406) avec un ou plusieurs transistors (M12, M22, M32) du second pixel. Figure pour l'abrégé : Fig. 4

Description

Pixels de capteur d’image présentant un pas réduit
La présente description concerne d’une façon générale le domaine des capteurs d’image, et plus particulièrement les pixels de capteurs d’image.
Dans le domaine des capteurs d’image CMOS, les pixels peuvent être conçus comme des pixels à obturateur déroulant ("rolling shutter") ou des pixels à obturateur global ("global shutter").
Les pixels à obturateur déroulant sont lus, rangée par rangée, directement après une période d’intégration de chacun des pixels et il n'y a donc pas de stockage local de la valeur de pixel captée dans chaque pixel.
Les pixels à obturateur global présentent davantage de transistors que les pixels à obturateur déroulant et offrent un stockage local pour stocker la valeur de pixel captée dans chaque pixel jusqu’à ce qu’elle puisse être lue. Le pas entre pixels des pixels à obturateur global est supérieur à celui séparant les pixels à obturateur déroulant, généralement d’un facteur d’au moins quatre.
On souhaite constamment dans la technique réduire le pas entre pixels des pixels à obturateur déroulant comme des pixels à obturateur global, ce qui permettrait d'obtenir des capteurs d'image de plus petite taille et/ou des capteurs d'image présentant un nombre accru de pixels à former.
Selon un aspect, on prévoit un capteur d’image comprenant des premier et second pixels, dans lequel un ou plusieurs transistors du premier pixel partagent une région active avec un ou plusieurs transistors du second pixel.
Selon un mode de réalisation, la région active est une bande de matériau semiconducteur entourée d’une première tranchée isolante.
Selon un mode de réalisation, le premier pixel comprend une première photodiode et le second pixel comprend une seconde photodiode.
Selon un mode de réalisation, les première et seconde photodiodes sont au moins partiellement séparées l'une de l’autre par une deuxième tranchée isolante.
Selon un mode de réalisation, le capteur d’image comprend en outre une troisième tranchée isolante s’étendant entre la première photodiode et la région active et une quatrième tranchée isolante s’étendant entre la seconde photodiode et la région active.
Selon un mode de réalisation, la deuxième tranchée isolante présente une profondeur supérieure à celle de la première tranchée isolante.
Selon un mode de réalisation, les un ou plusieurs transistors du premier pixel comprennent un transistor à source suiveuse présentant un nœud de commande couplé à la première photodiode et les un ou plusieurs transistors du second pixel comprennent un transistor à source suiveuse présentant un nœud de commande couplé à la seconde photodiode.
Selon un mode de réalisation, un premier des un ou plusieurs transistors du premier pixel partage une source ou un drain commun avec un premier des un ou plusieurs transistors du second pixel, la source ou le drain commun étant connecté à une ligne de colonne du capteur d’image.
Selon un mode de réalisation, le premier transistor du premier pixel est couplé entre la source d’un second transistor du premier pixel et la ligne de colonne et le premier transistor du second pixel est couplé entre la source d’un second transistor du second pixel et la ligne de colonne.
Selon un mode de réalisation, les premier et second transistors du premier pixel font partie d’un premier chemin de lecture du premier pixel, le premier pixel comprenant deux chemins de lecture, et les premier et second transistors du second pixel font partie d’un second chemin de lecture du second pixel, le second pixel comprenant deux chemins de lecture.
Selon un mode de réalisation, les un ou plusieurs transistors du premier pixel et les un ou plusieurs transistors du second pixel sont des transistors MOS à canal n et la région active est de type p, des régions de type n formant les sources et les drains des un ou plusieurs transistors du premier pixel et des un ou plusieurs transistors du second pixel.
Selon un autre aspect, on prévoit un procédé de fabrication d'un capteur d’image, comprenant : la formation d’une région active ; et la formation d’un ou plusieurs transistors d’un premier pixel du capteur d’image et d’un ou plusieurs transistors d’un second pixel du capteur d’image, dans la région active.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1 illustre schématiquement un pixel 4T à obturateur déroulant selon un exemple de réalisation ;
la figure 2 est une vue de dessus illustrant l’agencement de deux pixels 4T adjacents correspondant chacun au pixel de la figure 1 selon un exemple de réalisation ;
la figure 3 illustre schématiquement un pixel à obturateur déroulant 4T selon un exemple de réalisation ;
la figure 4 est une vue de dessus illustrant l’agencement de deux pixels 4T adjacents correspondant chacun au pixel de la figure 3 selon un exemple de réalisation de la présente invention ;
la figure 5 est une vue en coupe des pixels adjacents de la figure 4 selon un exemple de réalisation ;
la figure 6 est une vue de dessus illustrant l’agencement de deux pixels 4T adjacents correspondant chacun au pixel de la figure 3 selon un autre exemple de réalisation de la présente invention ;
la figure 7 est une vue de dessus illustrant l’agencement de deux pixels 4T adjacents correspondant chacun au pixel de la figure 3 selon un autre exemple de réalisation de la présente invention ;
la figure 8 est une vue de dessus illustrant l’agencement de deux pixels 4T adjacents correspondant chacun au pixel de la figure 3 selon encore un autre exemple de réalisation de la présente invention ;
la figure 9 est une vue de dessus illustrant l’agencement de deux pixels 4T adjacents correspondant chacun au pixel de la figure 3 selon encore un autre exemple de réalisation de la présente invention ;
la figure 10 est une vue de dessus illustrant l’agencement de deux pixels 4T adjacents correspondant chacun au pixel de la figure 3 selon encore un autre exemple de réalisation de la présente invention ;
la figure 11 illustre schématiquement un pixel à obturateur global dans le domaine des tensions selon un exemple de réalisation ;
la figure 12 est une vue de dessus illustrant un agencement du pixel de la figure 11 selon un exemple de réalisation de la présente invention ;
la figure 13 illustre schématiquement deux pixels adjacents à obturateur global dans le domaine des tensions selon un exemple de réalisation de la présente invention ;
la figure 14 est une vue de dessus illustrant un agencement de deux pixels adjacents de la figure 13 selon un exemple de réalisation de la présente invention ;
la figure 15 illustre schématiquement un circuit de sortie de colonne d’un capteur d’image selon un exemple de réalisation de la présente invention ;
la figure 16 est une vue de dessus illustrant un agencement de deux pixels adjacents de la figure 13 selon une variante du mode de réalisation de la figure 14 ;
la figure 17 est une vue de dessus illustrant l’agencement de six pixels adjacents correspondant aux pixels de la figure 13 selon un exemple de réalisation de la présente invention ;
la figure 18 est un chronogramme représentant des phases de fonctionnement d’un capteur d’image formé de pixels à obturateur global selon un exemple de réalisation ; et
la figure 19 est un chronogramme représentant des signaux lors du fonctionnement d’un capteur d’image formé des pixels à obturateur global de la figure 13 selon un exemple de réalisation.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Les différents agencements représentés dans les figures comprennent des contacts pour réaliser des connexions électriques entre des régions des pixels et des rails de tension ou autres contacts. Il apparaîtra à l’homme de l’art que, bien que cela ne soit pas représenté sur les figures, ces connexions sont par exemple mises en œuvre par l’intermédiaire d’une ou plusieurs couches métalliques surjacentes.
Sauf indication contraire, on utilise le terme "connecté" pour désigner une connexion électrique directe entre éléments de circuit, tandis que l’on utilise le terme "relié" ou "couplé" pour désigner une connexion électrique entre éléments de circuit qui peut être directe ou s’effectuer par l’intermédiaire d’un ou plusieurs éléments.
Dans la description qui suit, sauf indication contraire, lorsque l’on se réfère à des qualificatifs de position absolue tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc. ou à des qualificatifs de position relative tels que les termes "au-dessus", "au-dessous", "supérieur", "inférieur", etc. ou à des qualificatifs d’orientation tels qu’"horizontal", "vertical", etc., on se réfère à l’orientation représentée dans les figures.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement" et "de l’ordre de" signifient à 10% près, de préférence à 5% près.
La figure 1 illustre schématiquement un pixel à obturateur déroulant 4T 100 selon un exemple de réalisation. Le pixel 100 fait par exemple partie d’une matrice de pixels formée de rangées et de colonnes, avec par exemple des centaines ou même des milliers de pixels dans chaque rangée et dans chaque colonne.
Le pixel 100 comprend une photodiode PD, consistant par exemple en une photodiode enterrée, totalement appauvrie, dont l’anode est reliée à un rail de masse. La cathode de la photodiode PD délivre une tension de photodiode VPD et est par exemple couplée à un nœud de lecture SN par l’intermédiaire d’une grille de transfert représentée par un transistor M4 à la figure 1. La grille du transistor M4 est commandée par un signal TG. Le nœud de lecture SN, parfois également appelé nœud de diffusion flottant, assure le stockage de charges dans le pixel 100 sur un condensateur CFD et stocke une tension VSN. Le nœud de lecture SN est couplé par l’intermédiaire d’un transistor M2 à un rail de tension de réinitialisation VRTPIX. La grille du transistor M2 est par exemple couplée à un rail RST. Le nœud de lecture SN est également par exemple couplé à la grille d’un transistor supplémentaire M1, disposé en configuration de source suiveuse. En particulier, le drain du transistor M1 est couplé à un rail de tension d’alimentation supplémentaire VRTSF et sa source est couplée à une ligne de colonne de pixels VX, par l’intermédiaire d’un transistor supplémentaire M3. Le nœud de commande du transistor M3 est couplé à un rail READ.
Les rails VRTPIX, VRTSF, READ, RST et TG, ainsi que le rail de masse (non représenté) sont par exemple communs à une rangée de pixels dans la matrice de pixels. La ligne de colonne de pixels VX est par exemple commune à une colonne de pixels dans la matrice de pixels. La ligne de colonne de pixels VX est par exemple couplée à la masse au bas de chaque colonne de pixels par l’intermédiaire d’une source de courant 102.
Le pixel 100 est appelé pixel 4T car il comprend 4 transistors M1 à M4 pour une seule photodiode PD.
La figure 2 est une vue de dessus illustrant un exemple d’agencement de deux pixels 4T adjacents PIX#1, PIX#2, chacun correspondant au pixel 100 de la figure 1.
Dans l’exemple de la figure 2, chaque pixel PIX#1, PIX#2 est entouré d’une tranchée isolante continue 202, correspondant par exemple à une tranchée d’isolation profonde DTI ou à une tranchée CDTI (tranchée DTI capacitive). La tranchée 202 entourant chaque pixel est rectangulaire dans l’exemple de la figure 2 et comprend une partie 204 commune avec les deux pixels adjacents et séparant ceux-ci l’un de l’autre.
Les transistors M1, M2 et M3 sont tous par exemple des transistors MOS à canal n. A la figure 2, les références de ces transistors portent le suffixe "1" dans le pixel PIX#1 et le suffixe "2" dans le pixel PIX#2. Chaque pixel PIX#1, PIX#2 comprend par exemple une région active continue 206 dans laquelle sont formés ces transistors M1, M2 et M3 et une région active 208 formant les photodiodes PD#1, PD#2 des pixels.
Les photodiodes PD#1, PD#2 sont positionnées du côté gauche de chaque pixel dans l’exemple de la figure 2. Les régions actives 208 sont sensiblement rectangulaires, avec une excroissance 210 de leur côté droit, dans laquelle est formé un contact avec le nœud de lecture correspondant SN, désigné par SN1 dans le pixel PIX#1 et par SN2 dans le pixel SN#2.
Les grilles de transfert M41 du pixel PIX#1 et M42 du pixel PIX#2 sont représentées par des rectangles en traits tiretés. Chaque grille de transfert M41, M42 chevauche partiellement la région active 208, y compris une partie de l’excroissance 210 de chaque photodiode PD#1, PD#2, à l’exception du contact SN1, SN2 correspondant. Bien que cela n’apparaisse pas sur la figure 2, un contact de grille est par exemple formé près du centre de chaque grille de transfert M41, M42.
La région active 206 de chaque pixel PIX#1, PIX#2 est formée du côté droit du pixel dans l’exemple de la figure 2. La région active 206 correspond par exemple à une bande continue de matériau semiconducteur, par exemple en silicium, cette bande étant par exemple entourée d’une tranchée d’isolation profonde (STI).
On utilise les termes "tranchée d’isolation profonde", "DTI" ou "CDTI" et par "tranchée d’isolation peu profonde" ou "STI" pour désigner des profondeurs relatives des tranchées isolantes, les tranchées d’isolation profondes ayant par exemple une profondeur supérieure à celle des tranchées d’isolation peu profondes. Dans certains exemples, les tranchées d’isolation profondes sont d’une profondeur supérieure d’au moins 20 pourcent à celle des tranchées d’isolation peu profondes. Dans d’autres modes de réalisation, les tranchées d’isolation profondes s’étendent à travers toute la profondeur du substrat, tandis que les tranchées d’isolation peu profondes ne descendent que partiellement à travers le substrat.
Les transistors M11, M21 et M31 sont formés dans et sur la région active 206 du pixel PIX#1 et, de même, les transistors M12, M22 et M32 sont formés dans et sur la région active 206 du pixel PIX#2.
Une connexion de substrat 212 est par exemple prévue dans chaque pixel, permettant l’application d’une tension à un substrat du pixel (non représenté à la figure 2). Dans un exemple, les transistors de chaque pixel sont des transistors MOS à canal n et le substrat est de type p.
La région active 206 comprend, dans le pixel PIX#1, et de haut en bas dans l’exemple de la figure 2 : un contact avec le rail VRTPIX ; le transistor M21, ayant une grille représentée par un rectangle en traits tiretés traversant la région active 206 et comprenant un contact de grille couplé au rail RST ; un contact couplé au nœud de lecture SN1 ; le transistor M11 ayant une grille représentée par un rectangle en traits tiretés traversant la région active 206 et comprenant un contact de grille couplé au nœud de lecture SN1 ; le transistor M31 présentant une grille représentée par un rectangle en traits tiretés traversant la région active 206 et comprenant un contact de grille couplé au rail de lecture READ pour recevoir un signal de lecture correspondant READ1 ; et un contact couplé à la ligne de colonne VX.
De même, la région active 206 comprend, dans le pixel PIX#2, et de haut en bas dans l’exemple de la figure 2 : un contact avec le rail VRTPIX ; le transistor M22, ayant une grille représentée par un rectangle en traits tiretés traversant la région active 206 et comprenant un contact de grille couplé au rail RST ; un contact couplé au nœud de lecture SN2 ; le transistor M12 ayant une grille représentée par un rectangle en traits tiretés traversant la région active 206 et comprenant un contact de grille couplé au nœud de lecture SN2 ; le transistor M32 ayant une grille représentée par un rectangle en traits tiretés traversant la région active 206 et comprenant un contact de grille couplé au rail de lecture READ pour recevoir un signal de lecture correspondant READ2 ; et un contact couplé à la ligne de colonne VX.
Bien que les agencements de pixels de la figure 2 entraînent une matrice de pixels relativement compacte, il serait souhaitable de réduire davantage l’empreinte de chaque pixel pour fournir des capteurs d’image de plus petite taille et/ou des capteurs d’image présentant un nombre accru de pixels.
La figure 3 illustre schématiquement un pixel à obturateur déroulant 4T 300 selon un autre exemple de réalisation. Le pixel 300 est le même que le pixel 100 de la figure 1, à la différence que le rail VRTSF est supprimé et que le drain du transistor M1 est couplé, à la place, au rail VRT. Ceci implique l’utilisation un même niveau de tension d’alimentation pour les opérations de réinitialisation et de lecture.
La figure 4 est une vue de dessus illustrant l’agencement de deux pixels 4T adjacents PIX#1, PIX#2 correspondant chacun au pixel 300 de la figure 3 selon un exemple de réalisation de la présente invention. Les pixels PIX#1, PIX#2 sont par exemple des pixels partageant une même colonne d’une matrice de pixels. La matrice de pixels comprend par exemple au moins certains pixels formés selon l’agencement de la figure 4 et est préférablement formée uniquement de pixels formés selon cet agencement, ce qui est par exemple possible quand il y a un nombre pair de rangées dans la matrice.
Dans le mode de réalisation de la figure 4, le couple de pixels est entouré d’une tranchée isolante continue 402 qui, comme la tranchée 202 de la figure 2, est par exemple une tranchée DTI ou CDTI. Toutefois, plutôt que de comprendre une partie 204 séparant complètement les pixels, la tranchée 402 comprend une partie 404 entre les pixels et séparant seulement partiellement les pixels, la partie 404 comprenant une ouverture permettant à une région active commune 406 de s’étendre entre les deux pixels.
Comme les pixels PIX#1, PIX#2 de la figure 2, les pixels de la figure 4 comprennent des régions actives 208 formant les photodiodes PD#1, PD#2 des pixels, y compris les excroissances 210, qui ne seront pas décrites à nouveau en détail.
La région active commune 406 est par exemple formée du côté droit des pixels PIX#1, PIX#2. Dans l’exemple de la figure 4, cette région active 406 est partagée par les transistors M11, M21, M31, M12, M22 et M32 des pixels adjacents PIX#1, PIX#2.
Les pixels PIX#1 et PIX#2 se trouvent par exemple dans une même colonne, et sont ainsi tous deux couplés à une ligne de colonne de pixels commune VX. Dans l’exemple de la figure 4, un seul contact VX est par exemple positionné à une frontière entre les deux pixels PIX#1, PIX#2, sensiblement au centre de la région active 406, et est partagé par les deux pixels PIX#1, PIX#2.
La région active 406 correspond à une bande continue de matériau semiconducteur, tel que du silicium. Dans le cas où les transistors de chaque pixel sont des transistors NMOS, la région active 406 est par exemple une partie d’un substrat de type p autour duquel a été formée une tranchée d’isolation peu profonde (non représentée à la figure 4). Des transistors et des contacts sont formés de façon linéaire sur la longueur de cette région active 406, des régions de source/drain communes étant par exemple prévues entre chaque couple adjacent des transistors, comme on va le décrire à présent plus en détail.
Dans le pixel PIX#1, le transistor M31 est par exemple adjacent au contact VX de telle sorte que sa source est couplée à la ligne de colonne VX. La grille du transistor M31, représentée par un rectangle en traits tiretés, est couplée par un contact au rail READ pour recevoir le signal READ1. Le transistor M11 est formé de manière adjacente au transistor M31 dans la région active 406 de sorte qu’il partage une source/un drain commun avec le transistor M31. La grille du transistor M11, représentée par un rectangle en traits tiretés, est couplée par un contact au nœud de lecture SN1. Un contact avec le rail VRT est par exemple formé dans la région active 406 de manière adjacente au transistor M11 et est ainsi par exemple couplé au drain du transistor M11 Le transistor M21 est par exemple formé de manière adjacente au contact VRT de telle sorte que son drain est couplé au rail VRT et il partage une source/un drain commun avec le transistor M11. La grille du transistor M21, représentée par un rectangle en traits tiretés, est couplée par un contact au rail RST. Un contact du nœud de lecture SN1 est par exemple formé dans la région active 406 de manière adjacente au transistor M21 et à proximité d’une extrémité de la région active 406 dans le pixel PIX#1, couplant ainsi la source du transistor M21 au nœud de lecture SN1.
De même, dans le pixel PIX#2, le transistor M32 est par exemple formé de manière adjacente au contact VX de manière à ce que sa source soit couplée à la ligne de colonne VX et cette source est une source commune partagée par les transistors M31 et M32 des pixels adjacents. La grille du transistor M32, représentée par un rectangle en traits tiretés, est couplée par un contact au rail READ pour recevoir le signal READ2. Le transistor M12 est formé de manière adjacente au transistor M32 dans la région active 406 de telle sorte qu’il partage une source/un drain commun avec le transistor M32. La grille du transistor M12, représentée par un rectangle en traits tiretés, est couplée par un contact au nœud de lecture SN2. Un contact avec le rail VRT est par exemple formé dans la région active 406 de manière adjacente au transistor M12 et est ainsi par exemple couplé au drain du transistor M12. Le transistor M22 est par exemple formé de manière adjacente au contact VRT de telle sorte que son drain est couplé au rail VRT, et il partage un nœud de source/drain commun avec le transistor M12. La grille du transistor M22, représentée par un rectangle en traits tiretés, est couplée par un contact au rail RST. Un contact du nœud de lecture SN2 est par exemple formé dans la région active 406 de manière adjacente au transistor M22 et à proximité d’une extrémité de la région active 406 dans le pixel PIX#2, couplant ainsi la source du transistor M22 au nœud de lecture SN2.
Etant donnée l’ouverture dans la tranchée isolante entre les pixels PIX#1, PIX#2, ces pixels partagent un même substrat. En conséquence, dans certains modes de réalisation, les connexions de substrat 212 des pixels de la figure 2 sont remplacées à la figure 4 par une seule connexion de substrat 412 dans l’un de ces pixels. Dans l’exemple de la figure 4, cette connexion de substrat 412 est proche du bord supérieur du pixel PIX#1, bien que d’autres emplacements soient possibles.
La figure 5 est une vue en coupe des pixels de la figure 4 selon une ligne A-A’ s’étendant le long de la région active 406 selon un exemple de réalisation.
Dans l’exemple de la figure 5, le dispositif comprend un substrat de type p 500. Par exemple, le substrat 500 est un substrat faiblement dopé de type p. A titre de variante, ce pourrait être un substrat non dopé et/ou un substrat épitaxié. La tranchée isolante 402 est par exemple une tranchée CDTI de pleine profondeur formée d’une couche d’isolant 502 tapissant la tranchée et d’un noyau conducteur 504 formé, par exemple, de métal ou de silicium polycristallin. Dans l’exemple de la figure 5, un contact de tranchée CDTI 506 est formé dans la partie gauche représentée à la figure 5 de la tranchée isolante 402, permettant l’application d’une tension au noyau conducteur 504. Bien entendu, ce contact pourrait être positionné n’importe où autour de la tranchée.
La région active 406 est par exemple une bande de silicium de type p délimitée de tous côtés par une tranchée isolante. Dans l’exemple de la figure 5, la région active 406 est délimitée par une tranchée d’isolation peu profonde 507, visible à chaque extrémité de la région active 406 sur la vue de la figure 5. Toutefois, dans des variantes de réalisation, la région active pourrait s’étendre vers le bord de la tranchée isolante 402 et la tranchée 507 pourrait être omise, au moins de certains côtés de la région active 406.
La région active 406 comprend également des zones dopées de type n (N+) 508 à la surface de la région active 406, formant les sources et les drains des transistors. Ces zones N+ 508 sont par exemple présentes à travers la région 406, sauf sous les empilements de grille des six transistors des pixels PIX#1, PIX#2 formés sur/dans la région active 406. En effet, les zones N+ 508 ont par exemple été formées par implantation de la région active 406 après la formation des empilements de grille, de manière à ce que les sources et les drains soient automatiquement alignés avec les empilements de grille.
Les six transistors sont représentés à la figure 5. Un empilement de grille de chaque transistor comprend par exemple un conducteur de grille en silicium polycristallin 510 formé sur la couche isolante 512, qui est à son tour formée à la surface du substrat de type p 500. Les couches isolantes 512 sont par exemple en oxyde de silicium. Dans certains modes de réalisation, chaque empilement de grille comprend des espaceurs 514 formés de chaque côté de celui-ci.
Un avantage de l’utilisation de la région active commune 406 telle que représentées aux figures 4 et 5 est que les dimensions des pixels peuvent être réduites. Ceci est partiellement dû au fait qu’un seul contact VX est partagé entre deux pixels adjacents. En outre, quand deux régions actives sont séparées par une ou plusieurs tranchées isolantes, telles que des tranchées STI et/ou DTI, un espacement relativement large devrait généralement être maintenu entre les bords des régions actives et chaque tranchée isolante. En supprimant les tranchées isolantes et en faisant se rejoindre les régions actives pour créer la région active commune 406, cet espacement est ainsi évité.
On notera que l’ouverture dans la tranchée isolante entre les pixels et la région active commune 406 pourrait se traduire par une augmentation de la charge photo-générée passant d’une photodiode à l’autre. Ceci sera toutefois limité par les nœuds d’impédance relativement faible et de potentiel VRT élevé de chaque pixel formés dans la région active 406.
On notera par ailleurs que, dans le mode de réalisation des figures 4 et 5, le pixel PIX#2 est retourné pour former une image en miroir du pixel PIX#1. L’inversion résultante du courant de direction physique entre les transistors à source suiveuse M11, M12 et les transistors de réinitialisation M21, M22 pourrait entraîner un écart entre les performances des deux pixels, mais ceci sera largement compensé si un double échantillonnage ou un double échantillonnage corrélé est réalisé dans la chaîne de lecture (décrite plus en détail ci-dessous). En outre, dans le cas où les pixels PIX#1, PIX#2 ont des filtres de couleurs différentes, comme par exemple si l'on utilise un réseau de Bayer, tout écart entre leurs sensibilités sera largement compensé par une opération de matriçage de couleurs qui peut être appliquée aux images de sortie, de façon connue de l’homme de l’art.
Les figures 4 et 5 illustrent un exemple de la forme de la tranchée isolante 402 comprenant une partie 404 s’étendant partiellement le long de la frontière entre les deux pixels adjacents. Ceci n’est qu’un exemple. Des formes alternatives de la tranchée d’isolation 402 seraient possibles, comme on va à présent le décrire en référence aux figures 6 à 10.
Les figures 6 à 10 sont des vues planes illustrant l’agencement de deux pixels 4T adjacents correspondant chacun au pixel de la figure 3. Dans chacune de ces figures, les agencements sont semblables en de nombreux aspects à l’agencement de la figure 4. On a utilisé les mêmes références pour désigner les mêmes caractéristiques qu’à la figure 4, ces caractéristiques n’étant pas décrites à nouveau. On notera également que certaines références sont omises aux figures 6 à 10 pour faciliter l’illustration. Seules les différences de chaque mode de réalisation par rapport à la figure 4 seront décrites en détail.
Dans le mode de réalisation 600 de la figure 6, la partie 404 de la tranchée isolante 402, s’étendant partiellement le long de la frontière entre les deux pixels, n’est plus présente. Ceci est susceptible d’entraîner une diaphonie accrue entre les pixels PIX#1, PIX#2, mais peut être acceptable pour certaines applications.
Dans le mode de réalisation 700 de la figure 7, la partie 404 de la tranchée isolante 402 est présente, comme à la figure 4, et est prolongée par une partie 704 s’étendant dans le pixel PIX#1 entre la photodiode PD#1 et le transistor M31 et par une partie 706 s’étendant dans le pixel PIX#2 entre la photodiode PD#2 et le transistor M32. Les parties 402, 704 et 706 forment ainsi par exemple une forme en "T". La partie 704 s’arrête par exemple avant l’excroissance 210 de la photodiode PD#1 et, de même, la partie 706 s’arrête par exemple avant l’excroissance 210 de la photodiode PD#2.
L’avantage de prévoir les parties 704 et 706 est qu’elles assurent une isolation supplémentaire entre les photodiodes PD#1, PD#2, réduisant encore le risque de diaphonie.
Le mode de réalisation 800 de la figure 8 est semblable au mode de réalisation de la figure 7, à la différence que les parties 704 et 706 sont remplacées par des parties plus longues 804 et 806. La partie 804 s’étend par exemple entre la photodiode PD#1 et les trois transistors M31, M11 et M21, mais une ouverture est maintenue entre une extrémité de la partie 804 et la partie de la tranchée 402 qui s’étend le long du sommet du pixel PIX#1. La connexion de substrat 404 est par exemple formée dans cette ouverture. De même, la partie 806 s’étend par exemple entre la photodiode PD#2 et les trois transistors M32, M12 et M22, mais une ouverture est maintenue entre une extrémité de la partie 806 et la partie de la tranchée 402 qui s’étend le long du bas du pixel PIX#2.
Le mode de réalisation 900 de la figure 9 est semblable au mode de réalisation de la figure 8, à la différence que les parties 804 et 806 sont remplacées par des parties 904 et 906. La partie 904 s’étend par exemple de la partie 404 jusqu’à la partie de la tranchée 402 qui s’étend le long du sommet du pixel PIX#1. De même, la partie 906 s’étend par exemple de la partie 404 jusqu’à la partie de la tranchée 402 qui s’étend le long du bas du pixel PIX#2. Cette disposition est ainsi divisée par la tranchée isolante 402 en trois régions isolées, l’une contenant chaque photodiode PD#1, PD#2, et la troisième formant une zone de lecture 908 comprenant la région active 406 et les six transistors des pixels PIX#1, PIX#2.
Les substrats des régions de la figure 9 étant divisés par les tranchées isolantes, une connexion de substrat est par exemple formée dans chaque région. Par exemple, une connexion de substrat 910 est formée dans la région de chaque photodiode PD#1, PD#2. Dans l’exemple de la figure 9, pour éviter de réduire la surface des photodiodes, les connexions de substrat 910 chevauchent au moins partiellement les photodiodes correspondantes. Les pixels sont par exemple éclairés par leur face arrière (BSI) et un tel chevauchement ne réduit ainsi par significativement la sensibilité. Une connexion de substrat 912 est également par exemple formée dans la zone de lecture 908.
Le mode de réalisation 1000 de la figure 10 est semblable à celui de la figure 9, à la différence que, dans l’exemple de la figure 10, la zone de lecture 908 est remplacée par une zone de lecture 1002 qui est ouverte sur le dessus et/ou en bas, assurant de la sorte un substrat continu par rapport aux zones de lecture d’un ou plusieurs pixels au-dessus du pixel PIX#1 de la colonne et/ou d’un ou plusieurs pixels au-dessous du pixel PIX#2 de la colonne. La suppression de la tranchée d’isolation séparant les zones de lecture des pixels adjacents permet par exemple de réduire la taille des pixels. Cependant, dans le mode de réalisation de la figure 10, la région active 406 n’est pas partagée avec les pixels avoisinants. En effet, les contacts aux extrémités de la région active 406 aux figures 4 à 10 sont les contacts des nœuds de stockage SN1, SN2 qui ne doivent pas être rendus communs entre les pixels adjacents.
La figure 11 illustre schématiquement un pixel à obturateur global 1100 dans le domaine des tensions selon un exemple de réalisation. Ce circuit est par exemple décrit plus en détail dans la demande de brevet des Etats-Unis d’Amérique US 10021334.
Le pixel 1100 comprend par exemple une photodiode PD, qui est par exemple une photodiode enterrée, totalement appauvrie, dont l’anode est reliée à un rail de masse. La cathode de la photodiode PD délivre une tension de photodiode VPD et est par exemple couplée à un nœud de détection SN par l’intermédiaire d’une grille de transfert représentée par un transistor M4 à la figure 11. La grille du transistor M4 est commandée par un signal TG. Le nœud de lecture SN est couplé par l’intermédiaire d’un transistor M2 à un rail de tension de réinitialisation VRTPIX. La grille du transistor M2 est par exemple couplée à un rail de réception d’un signal de commande RST. Le nœud de lecture SN, qui stocke une tension VSN sur un condensateur CFD, est également par exemple couplé au nœud de commande d’un autre transistor M1, disposé selon une configuration à source suiveuse. Par exemple, le transistor M1 a son drain couplé au rail VRTPIX et sa source couplée à un rail VSINK par l’intermédiaire d’un transistor de polarisation M3 du pixel. La grille du transistor M3 est commandée par un signal de commande VBIAS délivré sur un rail correspondant.
La source du transistor M1 fournit un nœud d’accès commun VSF par l’intermédiaire duquel la tension VSN peut être transférée à l’un de deux nœuds de stockage interne VST1, VST2 du pixel. Le nœud de stockage VST1 est par exemple utilisé pour stocker un photosignal généré par la photodiode PD, et le nœud de stockage VST2 est par exemple utilisé pour stocker un signal de référence à la suite de la réinitialisation du nœud de lecture SN. Bien entendu, les rôles des nœuds de stockage VST1, VST2 pourraient être inversés. D’autres utilisations de ces nœuds de stockage sont par exemple décrites dans le brevet des Etats-Unis d’Amérique US 9813631.
Le nœud VSF est par exemple couplé au nœud de stockage VST1 par l’intermédiaire des nœuds de conduction principaux d’un transistor M5. Le nœud de stockage VST1 est couplé à un condensateur C1, par exemple formé d’une tranchée CDTI, référencé par rapport à une tension VCDTI. Dans des variantes de réalisation, différents types de condensateurs pourraient être utilisés. Le nœud de stockage VST1 est également couplé à la grille d’un transistor M6 couplé selon une configuration à source suiveuse. Par exemple, un drain du transistor M6 est couplé à un rail d’alimentation VRTSF et la source du transistor M6 est couplée à une ligne de colonne de pixels VXA par l’intermédiaire des nœuds de conduction principaux d’un autre transistor M7. La ligne de colonne VXA est par exemple couplée au bas de la colonne à une source de courant 1102 qui polarise le transistor à source suiveuse M6 pendant une opération de lecture. Le transistor M5 est par exemple commandé au niveau de sa grille par un signal S1 délivré sur un rail correspondant et le transistor M7 est par exemple commandé au niveau de sa grille par un signal de lecture READ1 délivré sur un rail READ.
Le nœud VSF est également couplé au nœud de stockage VST2 par l’intermédiaire des nœuds de conduction principaux d’un transistor M8. Le nœud de stockage VST2 est couplé à un condensateur C2, par exemple formé d’une tranchée CDTI, référencé par rapport à une tension VCDTI. Dans des variantes de réalisation, différents types de condensateurs pourraient être utilisés. Le nœud de stockage VST2 est également couplé à la grille d’un transistor M9 couplé selon une configuration à source suiveuse. Par exemple, un drain du transistor M9 est couplé à un rail d’alimentation VRTSF et la source du transistor M9 est couplée à une ligne de colonne de pixels VXB par l’intermédiaire des nœuds de conduction principaux d’un autre transistor M10. La ligne de colonne VXB est par exemple couplée au bas de la colonne à une source de courant 1104 qui polarise le transistor à source suiveuse M9 pendant une opération de lecture. Le transistor M8 est par exemple commandé au niveau de sa grille par un signal S2 délivré sur un rail correspondant et le transistor M10 est par exemple commandé au niveau de sa grille par le signal de lecture READ2 délivré sur le rail READ.
Les rails VRTPIX, VRTSF, READ, S2, S1, RST, TG, VBIAS et VSINK, ainsi que le rail de masse (non représenté), sont par exemple communs à une rangée de pixels dans la matrice de pixels. Les lignes de colonne de pixels VXA, VXB sont par exemple communes à une colonne de pixels dans la matrice de pixels.
La figure 12 est une vue plane illustrant un agencement 1200 du pixel 1100 de la figure 11 selon un exemple de réalisation de la présente invention.
L’agencement 1200 comprend par exemple des tranchées isolantes 1202 qui sont par exemple des tranchées DTI ou CDTI. Les tranchées 1202 délimitent par exemple une région de photodiode 1204 et deux régions contenant respectivement les condensateurs C1 et C2 du pixel 1100. Comme dans le mode de réalisation de la figure 10, une zone de lecture 1206 est par exemple ouverte au sommet et/ou au bas du pixel pour qu’une région active commune 1208 puisse être partagée avec un ou plusieurs pixels adjacents de la colonne.
La photodiode PD#1 du pixel de la figure 12 est positionnée du côté gauche de la région 1204 et comprend une région active 1210. La région active 1210 est par exemple sensiblement rectangulaire, avec une excroissance 1212 du côté droit, dans laquelle est formé un contact avec le nœud SN. La grille de transfert M4 du pixel 1100 est représentée par un rectangle en traits tiretés et chevauche partiellement la région active 1210, y compris une partie de l’excroissance 1212 de la photodiode PD#1, à l’exclusion du contact SN.
Une connexion de substrat 1214 est par exemple prévue dans la région 1204, permettant l’application d’une tension à un substrat (non représenté à la figure 12) de la région 1204. Dans un exemple, les transistors du pixel 1100 sont des transistors MOS à canal n et le substrat est de type p.
La région 1204 comprend également une région active continue 1216 dans et sur laquelle sont formés les transistors M1, M2 et M3. Cette région active 1216 comprend par exemple, de haut en bas dans l’exemple de la figure 12 : un contact pour le nœud de lecture SN ; le transistor M2, une grille du transistor M2 étant représentée par un rectangle en traits tiretés traversant la région active 1216 et comprenant un contact de grille couplé au rail RST ; un contact connecté au rail VRTPIX ; le transistor M1 ayant une grille représentée par un rectangle en traits tiretés traversant la région active 1216 et comprenant un contact de grille couplé au nœud de lecture SN ; un contact connecté au nœud VSF ; le transistor M3 ayant une grille représentée par un rectangle en traits tiretés traversant la région active 1216 et comprenant un contact de grille couplé au rail VBIAS ; et un contact couplé au rail de tension VSINK.
La région 1204 comprend en outre une région active continue 1218 dans et sur laquelle sont formés les transistors M5 et M8. Cette région active 1218 comprend par exemple, de gauche à droite dans l’exemple de la figure 12 : un contact pour le nœud de contact VST1 ; le transistor M5, ayant une grille représentée par un rectangle en traits tiretés traversant la région active 1218 et comprenant un contact de grille couplé au rail S1 ; un contact couplé au nœud VSF ; le transistor M8 ayant une grille représentée par un rectangle en traits tiretés traversant la région active 1218 et comprenant un contact de grille couplé au rail S2 ; et un contact couplé au nœud de stockage VST2.
Les transistors M10, M9, M6 et M7 sont par exemple formés dans et sur la région active 1208. Cette région active 1208 comprend par exemple, de haut en bas dans l’exemple de la figure 12 :
- un contact avec la ligne de colonne de pixels VXB ;
- le transistor M10, ayant une grille représentée par un rectangle en traits tiretés traversant la région active 1208 et comprenant un contact de grille couplé au rail READ pour recevoir le signal de lecture READ2 ;
- le transistor M9 partageant une région de source/drain commune avec le transistor M10 et ayant une grille représentée par un rectangle en traits tiretés traversant la région active 1208 et comprenant un contact de grille couplé au nœud de stockage VST2 ;
- un contact connecté au rail VRTSF ;
- le transistor M6 ayant une grille représentée par un rectangle en traits tiretés traversant la région active 1208 et comprenant un contact de grille couplé au nœud de stockage VST1 ;
- le transistor M7 partageant une région de source/drain commune avec le transistor M6 et ayant une grille représentée par un rectangle en traits tiretés traversant la région active 1208 et comprenant un contact de grille couplé au rail READ pour recevoir le signal de lecture READ1 ; et
- un contact couplé à la ligne de colonne de pixels VXA.
On notera qu’à la figure 12, les contacts du pixel 1100 formés au sommet et au bas de la région active 1208 dans le pixel sont des contacts VXB et VXA, qui peuvent être partagés avec des pixels adjacents, comme on le décrira à présent plus en détail en référence aux figures 13 à 17.
La figure 13 illustre schématiquement deux pixels adjacents à obturateur global dans le domaine des tensions PIX#1, PIX#2 selon un exemple de mode de réalisation de la présente invention.
Le pixel PIX#1 de la figure 13 est le même que le pixel 1100 des figures 11 et 12. On ajoute aux transistors et aux nœuds de ce pixel le suffixe "1" ou "_1" par rapport aux références des figures 11 et 12 pour indiquer qu’ils appartiennent au pixel PIX#1 de la figure 13.
Le pixel PIX#2 de la figure 13 est pratiquement le même que le pixel 1100 des figures 11 et 12. On ajoute aux transistors et aux nœuds de ce pixel le suffixe "2" ou "_2" par rapport aux références des figures 11 et 12 pour indiquer qu’ils appartiennent au pixel PIX#2 de la figure 13. Par rapport au pixel 1100, le pixel PIX#2 de la figure 13 a son transistor M7_2 couplé à la ligne de colonne de pixels VXB plutôt qu’à la ligne de colonne de pixels VXA et son transistor M10_2 couplé à la ligne de colonne de pixels VXA plutôt qu’à la ligne de colonne de pixels VXB. Ceci est par exemple répété tout au long de la colonne de pixels, avec des pixels alternés présentant la configuration du pixel PIX#1 et les autres pixels présentant la configuration du pixel PIX#2. De la sorte, l’ordre des transistors le long de la région active 1208 de la figure 12 peut être le même pour chaque pixel, réduisant les écarts entre pixels et en particulier le bruit PRNU ("photo-response non-uniformity", de réponse photonique non-uniforme).
La figure 14 est une vue de dessus illustrant un agencement de deux pixels adjacents PIX#1, PIX#2 de la figure 13 selon un exemple de réalisation de la présente invention. Cette disposition correspond à la configuration de la figure 12, répétée pour les deux pixels de la figure 13. La tranchée isolante des pixels PIX#2 est désignée par 1202’. On observe qu’une bande continue de la région active 1208 est utilisée pour mettre en œuvre les transistors M6, M7, M9 et M10 des deux pixels PIX#1 et PIX#2.
En se référant à nouveau à la figure 13, la commutation des connexions aux lignes de colonne de sortie VXA, VXB peut par exemple être corrigée d’un certain nombre de façons différentes.
Dans un mode de réalisation, on pourrait intervertir les signaux S1 and S2 sur des rangées alternées. En d’autres termes, pour des rangées de pixels dans lesquelles le transistor M7 est couplé à la ligne de colonne VXB, le signal S1 reçu par le transistor M5 pourrait être remplacé par le signal S2, soit par couplage de la grille du transistor M5 au rail S2, soit en appliquant au rail S1 de cette rangée le signal S2. De même, dans ces rangées, le signal S2 reçu par le transistor M8 pourrait être remplacé par le signal S1, soit en couplant la grille du transistor M8 au rail S1, soit en appliquant au rail S2 de cette rangée le signal S1.
Une solution alternative est d’intervertir les signaux de sortie de rangées alternées, comme on va à présent le décrire plus en détail en référence à la figure 15.
La figure 15 illustre schématiquement un circuit de sortie de colonne 1500 d’un capteur d’image selon un exemple de réalisation de la présente invention. Le circuit 1500 est par exemple positionné au bas de chaque colonne d’un capteur d’image comprenant les pixels de la figure 13.
La ligne de colonne de pixels VXA est par exemple couplée par l’intermédiaire d’une grille de transmission 1502 à l’entrée d’un convertisseur analogique-numérique ADC#1 qui délivre une valeur de sortie sur n bits DP. La ligne de colonne de pixels VXB est par exemple couplée par l’intermédiaire d’une grille de transmission 1504 à l’entrée d’un convertisseur analogique-numérique ADC#1.
La ligne de colonne de pixels VXA est également couplée par l’intermédiaire d’une grille de transmission 1506 à l’entrée d’un convertisseur analogique-numérique ADC#2 qui fournit une valeur de sortie sur n bits DB. La ligne de colonne de pixels VXB est par exemple couplée par l’intermédiaire d’une grille de transmission 1508 à l’entrée d’un convertisseur analogique-numérique ADC#2.
Le signal DP correspond par exemple au photosignal lu dans un pixel et le signal DB correspond par exemple au signal de référence, ou donnée de noir de référence, lu dans un pixel.
Les grilles de transmission 1502 et 1506 sont par exemple activées par un signal d’activation EN, tandis que les grilles de transmission 1504 et 1508 sont par exemple activées par l’inverse NEN du signal de validation EN. Le signal de validation EN est inversé pour des rangées alternées pendant l’opération de lecture de la matrice de pixels. Par exemple, le signal de validation correspond au bit de poids faible de l’adresse Y (de rangée) pendant l’opération de lecture généré par un décodeur de rangée (ROW DECODER) 1510.
Par exemple, quand les rangées paires de la matrice de pixel sont lues, la ligne de colonne de pixels VXA fournit le photosignal et est couplée au convertisseur ADC#1 et la ligne de colonne de pixels VXB fournit le signal de référence et est couplée au convertisseur ADC#2. Le traitement d’image effectué sur les signaux de sortie de n bits DP et DB implique par exemple le calcul de DP-DB, correspondant au signal lu par l'intermédiaire de VXA moins le signal lu par l’intermédiaire de VXB.
Quand les rangées impaires de la matrice de pixel sont lues, la ligne de colonne de pixels VXB fournit le photosignal et est couplée au convertisseur ADC#1 et la ligne de colonne de pixels VXA fournit le signal de référence et est couplé au convertisseur ADC#2. Le traitement d’image effectué sur les signaux de sortie de n bits DP et DB implique par exemple à nouveau le calcul de DP-DB, qui correspond cette fois-ci au signal lu par l'intermédiaire de VXB moins le signal lu par l’intermédiaire de VXA.
La figure 16 est une vue de dessus illustrant un agencement de deux pixels adjacents de la figure 13 selon une variante de réalisation par rapport à celle de la figure 14. L’agencement de la figure 16 est le même que celui de la figure 14 à la différence que, dans le mode de réalisation de la figure 16, les tranchées isolantes 1202, 1202’ entourant chaque région de pixel 1204 de chaque pixel PIX#1, PIX#2 comprennent une ouverture 1602 du côté de la zone de lecture 1206. Cette ouverture présente par exemple une largeur w comprise entre 100 et 750 nm.
La zone de lecture 1206 dans l’exemple de la figure 14 comprend par exemple une connexion de substrat (non représentée à la figure 14) pour pouvoir appliquer une tension au substrat des transistors formés dans cette zone. Une telle connexion de substrat peut être omise dans le mode de réalisation de la figure 16 étant données les ouvertures 1602, qui permettent aux connexions 1214 dans les régions de photodiode 1204 de desservir à la fois les régions 1204 et la zone de lecture 1206.
La figure 17 est une vue de dessus illustrant l’agencement de six pixels adjacents selon l’agencement de la figure 16. En particulier, alors que les figures 16 illustrent une seule colonne de pixels, la figure 17 illustre le fait que cette colonne peut être répétée pour créer une matrice de pixels de deux ou plusieurs colonnes et deux ou plusieurs rangées. A la figure 17, les références ont été modifiées pour utiliser le suffixe "10" pour le pixel d’une rangée 1 et une colonne 0 de la matrice, le suffixe "20" pour le pixel d’une rangée 2 et d’une colonne 0 de la matrice, le suffixe "11" pour le pixel d’une rangée 1 et d’une colonne 1 de la matrice, et le suffixe "21" pour le pixel d’une rangée 2 et d’une colonne 1 de la matrice.
La figure 18 est un chronogramme représentant des phases de fonctionnement d’un capteur d’image formé de pixels à obturateur global selon un exemple de réalisation. La séquence temporelle représentée dans cette figure s’applique par exemple aux pixels des figures 11 à 17 et pourrait également s’appliquer aux pixels des figures 3 à 10 dans le cas où ces pixels sont utilisés en pixels à obturateur global plutôt qu’en pixels à obturateur déroulant.
Dans le chronogramme de la figure 18, les rangées de la matrice de pixels sont représentées sur l’axe des y. Deux périodes de trame (FRAME PERIOD#1, FRAME PERIOD#2) sont représentées à la figure 18. Pendant chaque période de trame, on trouve une période de réinitialisation initiale (RESET) pendant laquelle les tensions au niveau des nœuds de lecture et/ou de stockage des pixels sont réinitialisées par application du signal de réinitialisation RST. Ensuite, pendant une période d’intégration globale (INT.), une charge est photogénérée par les photodiodes de la matrice de pixels. Pendant une période d’échantillonnage suivante (SAMPLING), les tensions de référence et de photosignal sont stockées dans chaque pixel. Ensuite, pendant une phase de lecture (READOUT), les tensions de stockage (STORAGE) sont lues rangée par rangée, jusqu’à ce que les tensions de référence et de photosignal aient été lues dans tous les pixels de toutes les rangées de la matrice.
La figure 19 est un chronogramme représentant plus en détail une seule période de trame de la figure 18 pour le cas particulier des pixels des figures 11 à 17.
La figure 19 représente en particulier les tensions internes de pixel (INT. PIXEL VOLTAGES) VPD, VSN, VST1 et VST2, les signaux de commande de rangée (ROW CTRL) RST, TG, S1, S2, VBIAS<Y> d’une rangée Y, VBIAS<Y+1> d’une rangée Y+1 et READ<Y> de la rangée Y, les signaux numériques de commande YGA<10:0> indiquant l’adresse de la rangée à activer, 11 bits dans cet exemple impliquant 2048 rangées, et les signaux de sortie DP et DB.
Une phase de réinitialisation (RESET) et une phase d’échantillonnage (SAMPLE) sont par exemple des opérations globales (GLOBAL) réalisées en parallèle sur tous les pixels de la matrice, et des phases de lecture et d’étalonnage (READ SIG., CALIB) sont par exemple des opérations déroulantes (ROLLING) réalisées rangée par rangée.
La phase de réinitialisation (RESET, R1, R2, R3) comprend par exemple deux sous-phases (Φ#) R1 et R2 cadencées par un compteur approprié. Pendant la sous-phase R1, le signal RST est appliqué, suivi du signal TG, de sorte que la tension VSN est réinitialisée à un niveau VSNa. Le signal TG passé alors à l’état bas au début de la phase R2, débutant la période d’intégration PD INT. des pixels, et le signal RST passe alors à l’état bas.
La phase d’échantillonnage se produit près de la fin de la période d’intégration et implique par exemple les sous-phases s1 à s7. Pendant la sous-phase s1, la tension VSN augmente jusqu’à un niveau VSNc, proche du niveau de VSNa, avec une variation provoquée par exemple par les fronts descendants des signaux RST et TG. Au début de la sous-phase s2, les signaux VBIAS et RST sont appliqués, activant le transistor à source suiveuse M2 de chaque pixel et provoquant une légère baisse du signal VSN jusqu’au niveau VSNd. Les signaux S1 et S2 sont également appliqués pendant la sous-phase s2 et les signaux VST1 et VST2 augmentent. Ceci entraîne le stockage de la tension de réinitialisation, y compris du bruit thermique associé aux capacités (en anglais "kTC noise") en provenance des nœuds de lecture, dans C1 et C2. Au début de la sous-phase s3, le signal de réinitialisation RST est mis à l’état bas, entraînant une légère modification du signal VST2 du fait du bruit thermique associé aux capacités au niveau du nœud de lecture. Au début de la sous-phase s4, le signal S2 est mis à l’état bas, de sorte que le condensateur C2 stocke le niveau de réinitialisation. Ainsi, la tension VST1 diminue, sur la base du nouveau niveau de la tension VSN. Au début de la sous-phase s5, le signal TG est appliqué. Le signal VSN baisse alors d’une chute de tension dépendant du produit de la charge photogénérée Qphoto accumulée pendant la période d’intégration et de la capacité CSN au niveau du nœud de lecture SN. Le signal TG est remis à l’état bas au début de la sous-phase s6, entraînant une augmentation légère de la tension VST1 à un niveau VST1a. Au début de la sous-phase s7, le signal S2 passe à l’état bas, puis les signaux VBIAS<Y> et VBIAS<Y+1> passent également à l’état bas.
Les phases de lecture et d’étalonnage de la rangée Y impliquent par exemple les sous-phases T1 à T4. Pendant les sous-phases T1 et T2, le signal READ<Y> est appliqué. Le signal DP constitue la conversion numérique du signal de pixel VST1 et le signal DB constitue la conversion numérique du signal de référence VST2. Au début de la sous-phase T3, les signaux S1, S2 et RST sont appliqués pour la rangée Y, réinitialisant les tensions VST1 et VST2 aux niveaux respectifs VST1b et VST2b, permettant la lecture des niveaux d’étalonnage (CALIB. VT1, CALIB VT2) des tensions VST1, VST2 à lire. Ces phases T1 à T4 sont alors répétées pour la rangée Y+1 et jusqu’à ce que toutes les rangées aient été lues.
Un exemple de la tension VSN pendant les phases de lecture et d’étalonnage est également représenté à la figure 19 à titre d’exemple.
Un avantage des modes de réalisation décrits ici est que, en fournissant une région active commune partagée par deux ou plusieurs pixels adjacents, la taille de pixel peut être au moins partiellement réduite dans au moins une dimension.
Divers modes de réalisation et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces modes de réalisation peuvent être combinées et d’autres variantes apparaîtront à l’homme de l’art. Par exemple, on a décrit des modes de réalisation dans lesquels les pixels sont formés de transistors NMOS formés dans un substrat de type p, mais il apparaîtra à l’homme de l’art que ces principes pourraient également être appliqués à d’autres types de transistors ou de technologies.
Il apparaîtra en outre à l’homme de l’art que, même si plusieurs architectures spécifiques de pixel ont été décrites, ce ne sont que des exemples, et les principes décrits ici pourraient être appliqués à de nombreuses autres architectures de pixel, y compris à un pixel semblable à celui de la figure 11, mais avec un seul chemin de lecture.

Claims (12)

  1. Capteur d’image comprenant des premier et second pixels (PIX#1, PIX#2), dans lequel un ou plusieurs transistors (M11, M21, M31, M6_1, M7_1, M9_1, M10_1) du premier pixel partagent une région active (406, 1208) avec un ou plusieurs transistors (M12, M22, M32, M6_2, M7_2, M9_2, M10_2) du second pixel.
  2. Capteur d’image selon la revendication 1, dans lequel la région active (406, 1208) est une bande de matériau semiconducteur entourée d’une première tranchée isolante (507, 402).
  3. Capteur d’image selon la revendication 2, dans lequel le premier pixel (PIX#1) comprend une première photodiode (PD#1) et le second pixel (PIX#2) comprend une seconde photodiode (PD#2).
  4. Capteur d’image selon la revendication 3, dans lequel les première et seconde photodiodes (PD#1, PD#2) sont au moins partiellement séparées l'une de l’autre par une deuxième tranchée isolante (404, 1202).
  5. Capteur d’image selon la revendication 4, comprenant en outre une troisième tranchée isolante (704, 804, 904, 1202) s’étendant entre la première photodiode (PD#1) et la région active (406, 1208) et une quatrième tranchée isolante (706, 806, 906, 1202) s’étendant entre la seconde photodiode (PD#2) et la région active (406, 1208).
  6. Capteur d’image selon la revendication 4 ou 5, dans lequel la deuxième tranchée isolante (404, 1202) présente une profondeur supérieure à celle de la première tranchée isolante (507).
  7. Capteur d’image selon l’une quelconque des revendications 3 à 6, dans lequel les un ou plusieurs transistors du premier pixel comprennent un transistor à source suiveuse (M11, M6_1, M9_1) présentant un nœud de commande couplé à la première photodiode (PD#1) et les un ou plusieurs transistors du second pixel comprennent un transistor à source suiveuse (M12, M6_2, M9_2) présentant un nœud de commande couplé à la seconde photodiode (PD#2).
  8. Capteur d’image selon l’une quelconque des revendications 1 à 7, dans lequel un premier (M3_1, M10_1, M7_1) des un ou plusieurs transistors du premier pixel (PIX#1) partage une source ou un drain commun avec un premier (M3_2, M10_2, M7_2) des un ou plusieurs transistors du second pixel (PIX#2), la source ou le drain commun étant connecté à une ligne de colonne (VX, VXA, VXB) du capteur d’image.
  9. Capteur d’image selon la revendication 8, dans lequel le premier transistor (M3_1, M10_1, M7_1) du premier pixel (PIX#1) est couplé entre la source d’un second transistor (M1_1, M9_1, M6_1) du premier pixel et la ligne de colonne (VX, VXA, VXB), et le premier transistor (M3_2, M10_2, M7_2) du second pixel (PIX#2) est couplé entre la source d’un second transistor (M1_2, M9_2, M6_2) du second pixel et la ligne de colonne (VX, VXA, VXB).
  10. Capteur d’image selon la revendication 9, dans lequel les premier et second transistors du premier pixel (PIX#1) font partie d’un premier chemin de lecture du premier pixel, le premier pixel comprenant deux chemins de lecture, et les premier et second transistors du second pixel (PIX#2) font partie d’un second chemin de lecture du second pixel, le second pixel comprenant deux chemins de lecture.
  11. Capteur d’image selon l’une quelconque des revendications 1 à 10, dans lequel les un ou plusieurs transistors (M11, M21, M31, M6_1, M7_1, M9_1, M10_1) du premier pixel (PIX#1) et les un ou plusieurs transistors (M12, M22, M32, M6_2, M7_2, M9_2, M10_2) du second pixel (PIX#2) sont des transistors MOS à canal n et la région active (406, 1208) est de type p, des régions (508) de type n formant les sources et les drains des un ou plusieurs transistors du premier pixel et des un ou plusieurs transistors du second pixel.
  12. Procédé de fabrication d’un capteur d’image, comprenant :
    - la formation d’une région active (406, 1208) ; et
    - la formation d’un ou plusieurs transistors (M11, M21, M31, M6_1, M7_1, M9_1, M10_1) d’un premier pixel (PIX#1) du capteur d’image et d’un ou plusieurs transistors (M12, M22, M32, M6_2, M7_2, M9_2, M10_2) d’un second pixel (PIX#2) du capteur d’image, dans la région active.
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