FR3081613A1 - Transistor a haute mobilite electronique en mode enrichissement - Google Patents

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Abstract

L'invention concerne un transistor (100) à haute mobilité électronique en mode enrichissement comprenant : • Une structure (10) comportant un empilement (1) en matériaux semi-conducteurs de type III-V définissant une interface (2) et apte à former une couche de conduction (3) sous forme d'une couche de gaz d'électrons à deux dimensions, • Une électrode de source (20) et une électrode de drain (30) formant un contact électrique avec la couche de conduction (3), • Une électrode de grille (40) disposée sur la structure (10), entre l'électrode de source (20) et l'électrode de drain (30). La structure (10) comprend un barreau (4) disposé sous l'électrode de grille (40) et traversant l'interface (2) de l'empilement (1). Ledit barreau (4) comprend deux portions semiconductrices de type de dopage opposé, définissant une jonction PN à proximité de l'interface (2).

Description

TRANSISTOR A HAUTE MOBILITE ELECTRONIQUE EN MODE ENRICHISSEMENT
DOMAINE DE L'INVENTION
La présente invention concerne le domaine des transistors à hétérojonction à base de matériaux III-V. Elle concerne en particulier un transistor à haute mobilité électronique de type normalement bloqué.
ARRIERE PLAN TECHNOLOGIQUE DE L'INVENTION
Les transistors HEMT (transistors à haute mobilité électronique) élaborés sur des matériaux semi-conducteurs III-N sont classiquement de type normalement passant (« normally on ») , c'est-à-dire qu'ils peuvent conduire le courant avec une tension de grille à 0V. Ces composants sont également appelés composants en mode déplétion (« depletion mode » ou « D-mode » selon la terminologie anglo-saxonne). Afin d'éviter qu'une défaillance de la qrille ne bascule le composant en mode passant, il est préférable pour les applications d'électronique de puissance d'avoir des dispositifs de type normalement bloqué (« normally off ») , c'est-à-dire qui ne peuvent pas conduire le courant lorsque la tension de grille est à 0V ; ces composants sont communément appelés composants en mode enrichissement (« Emode ») .
Une première approche connue pour la fabrication de composants E-mode est la mise en œuvre d'une électrode de grille en renfoncement (« recessed-gate ») dans les couches III-N. Typiquement, dans le cas d'un HEMT basé sur un empilement
AlGaN/GaN, la tranchée de renfoncement dans laquelle sera déposé le métal de grille traverse l'interface AlGaN/GaN, et en particulier, la couche de gaz d'électrons à deux dimensions (2DEG pour « 2-dimensions electron gas ») formée juste endessous de ladite interface. On obtient ainsi un composant en mode enrichissement, la conduction électrique entre la source et le drain étant coupée lorsque la tension de grille est à 0V. L'application d'une tension sur la grille permet d'attirer des électrons dans la couche GaN inférieure, à proximité de la frontière avec la grille, et de rétablir la continuité de conduction électrique de la couche 2DEG.
Un exemple de structure avec grille en renfoncement est décrit par W.Saito et al (« Recessed-gate structure approach toward normally off high-Voltage AlGaN/GaN HEMT for power electronics applications », IEEE Transactions on Electron Devices, Volume 53, 2/2/2006), ou encore par D. Marcon et al dans le document « Direct comparison of GaN-based e-mode architectures (recessed MISHEMT and p-GaN HEMTs) processed on 200mm GaN-on-Si with Au-free technology », Gallium Nitride Materials and Devices X, Proc, of SPIE Vol. 9363, 2015.
Cette première approche permet d'obtenir de faibles courants de fuite de grille et met en œuvre des procédés classiques d'intégration. Par contre, elle présente l'inconvénient d'augmenter la résistance du composant car la conduction dans la couche GaN est bien moins efficace que dans la couche 2DEG.
Une deuxième approche connue pour la fabrication de composants E-mode est la mise en œuvre d'une électrode de grille avec une région présentant un dopage de type P. Une tranchée est gravée dans la couche AlGaN pour ne laisser qu'une faible épaisseur de ladite couche au-dessus de l'interface AlGaN/GaN. Une couche de matériau semi-conducteur de dopage P (par exemple du GaN dopé p) est déposée dans la tranchée.
Le matériau de type P à proximité de la couche 2DEG va créer une zone de charges d'espace, déplétant la couche 2DEG sous la grille et coupant ainsi la conduction entre la source et le drain : le composant est en mode enrichissement. L'application d'une tension positive à la grille permet de repeupler la couche 2DEG en porteurs libres et ainsi de rétablir la continuité de conduction électrique de la couche 2DEG.
Un exemple particulier de structure présentant une grille avec région p-GaN est décrite dans le document « Currentcollapse-free Operation up to 850 V by GaN-GIT utilizing Hole Injection from Drain », S. Kaneko et al, Proceedings of the 27th ISPSD 2015.
La résistance du composant, avec cette deuxième approche, peut être maintenue à des valeurs acceptables. Par contre, les procédés d'intégration sont complexes et la fuite de grille est plus importante.
OBJET DE L'INVENTION
L'invention vise à remédier à tout ou partie des inconvénients précités en proposant une solution alternative aux approches de l'état de la technique. Un objet de l'invention est un transistor à haute mobilité électronique en mode enrichissement.
BREVE DESCRIPTION DE L'INVENTION
L'invention concerne un transistor à haute mobilité électronique en mode enrichissement comprenant :
• Une structure comportant un empilement en matériaux semi-conducteurs de type III-V définissant une interface et apte à former une couche de conduction sous forme d'une couche de gaz d'électrons à deux dimensions, sensiblement sous ladite interface, • Une électrode de source et une électrode de drain, chacune en contact électrique avec la couche de conduction, • Une électrode de grille disposée sur la structure, entre l'électrode de source et l'électrode de drain.
La structure comprend un barreau disposé sous l'électrode de grille et traversant l'interface de l'empilement. Le barreau comprend deux portions semi-conductrices de type de dopage opposé, respectivement en matériaux dopés P et N, définissant une jonction PN à proximité de l'interface.
Selon des caractéristiques avantageuses du transistor à haute mobilité électronique en mode enrichissement selon l'invention, prises seules ou en combinaison :
• le barreau comprend une première portion semi-conductrice essentiellement située en-dessous de l'interface, et une deuxième portion semi-conductrice, essentiellement située au-dessus de l'interface, celle des deux portions semiconductrices en matériau dopé N étant située de part et d'autre de l'interface ;
• au moins une portion semi-conductrice comporte deux couches de matériaux de même type de dopage mais de niveaux de dopage différents, la couche la moins dopée de la au moins une portion semi-conductrice formant la jonction PN avec l'autre portion semi-conductrice ;
• tout ou partie du barreau est isolé électriquement d'une couche canal de l'empilement ;
• les matériaux dopés P ou N du barreau présentent des niveaux de dopage compris entre lE15/cm3 et lE21/cm3 ;
• le matériau de type P du barreau est du nitrure de gallium dopé magnésium ou carbone ;
• le matériau de type N du barreau est du nitrure de gallium dopé silicium ou germanium ;
• le barreau présente une largeur comprise entre 0,25 et 5 microns et une longueur, la largeur et la longueur étant parallèles au plan de l'interface, la largeur s'étendant selon un axe transversal reliant l'électrode de source à l'électrode de drain et la longueur s'étendant selon un axe longitudinal orthogonal à l'axe transversal ;
• l'empilement est formé en matériaux semi-conducteurs de type III-N, en particulier en AlGaN et GaN.
BREVE DESCRIPTION DES DESSINS
D'autres caractéristiques et avantages de l'invention ressortiront de la description détaillée de l'invention qui va suivre en référence aux figures annexées sur lesquelles :
• les figures la, 1b et le présentent des vues en coupe et en perspective d'un transistor conforme à l'invention, • les figures 2a et 2b présentent un transistor selon un premier mode de réalisation de l'invention, • les figures 3a et 3b présentent un transistor selon un deuxième mode de réalisation de l'invention, • les figures 4a et 4b présentent un transistor selon un troisième mode de réalisation de l'invention, • les figures 5a à 5e présentent des étapes de fabrication d'un transistor conforme à l'invention.
DESCRIPTION DETAILLEE DE L'INVENTION
Les figures sont des représentations schématiques de dispositifs en coupe ou en perspective, dans lesquelles les proportions et dimensions latérales ou verticales peuvent ne pas être respectées. Les mêmes références sur les figures pourront être utilisées pour des éléments de même nature.
L'invention concerne un transistor 100 à haute mobilité électronique (HEMT) en mode enrichissement.
Comme illustré sur les figures la, 1b et le, le transistor 100 est formé à partir d'une structure 10 comportant un empilement 1 en matériaux semi-conducteurs du groupe III-V et en particulier, en matériaux semi-conducteurs du groupe III-N. L'empilement 1 comprend au moins une couche barrière la disposée sur une couche canal 1b et définit, entre ces deux couches, une interface 2. Lesdites couches la,1b et l'interface 2 s'étendent dans des plans parallèles à un plan principal (x,y).
Les matériaux semi-conducteurs du groupe III-V pourront notamment être choisis parmi le nitrure de gallium (GaN), le nitrure d'aluminium (AIN) et leurs alliages ternaires AlxGai_xN, ou parmi l'arséniure de gallium (GaAs) et ses composés (AlGaAs, InGaAs). A titre d'exemple, une couche barrière la pourra être élaborée à base d'AlGaN et la couche canal 1b à base de GaN.
Un tel empilement 1 est apte à former une couche de gaz d'électrons à deux dimensions (2DEG pour « 2-dimensional electron gaz ») située juste en-dessous de l'interface 2 entre la couche barrière la et la couche canal 1b. La couche 2DEG constitue la couche de conduction 3 du transistor 100.
Le transistor 100 comporte une électrode de source 20 et une électrode de drain 30 en contact électrique avec la couche de conduction 3. Rappelons que différents types de contacts électriques sont connus pour connecter électriquement les électrodes de sources 20 et de drain 30 à la couche de conduction 3 : en particulier, des contacts ohmiques, tunnel ou Schottky.
La couche de conduction 3 assure la conduction du courant entre ces deux électrodes 20,30 lorsque le transistor 100 est dans un état passant.
Le transistor 100 comprend également une électrode de grille 40, disposée sur la structure 10 entre les électrodes de source 20 et de drain 30. L'électrode de grille 40 est disposée selon un axe longitudinal x sur toute l'étendue (dimension selon l'axe x) de la couche de conduction 3, de manière à contrôler la conduction du courant entre l'électrode de source 20 et l'électrode de drain 30 (figure 1b).
Dans l'exemple des figures la à le, l'électrode de grille 40 est isolée de la couche active 1 par une couche isolante 50 ou un empilement de couches isolantes. Bien-sur d'autres configurations d'électrodes de grille existent et pourront indifféremment être mises en œuvre pour la fabrication du transistor 100.
La structure 10 du transistor 100 selon l'invention comprend en outre un barreau 4 disposé sous l'électrode de grille 40 (figures la & 1b). Le barreau 4 présente une largeur 1 et une longueur L dans un plan parallèle au plan principal (x,y) de l'interface 2 (et donc de la couche de conduction 3) : la longueur L est la dimension du barreau 4 s'étendant selon l'axe longitudinal x et la largeur 1 est la dimension s'étendant selon l'axe transversal y, orthogonal à l'axe longitudinal x.
La longueur L du barreau 4 (selon l'axe longitudinal x) coïncide avec l'étendue de l'électrode de grille 40 le long de l'axe longitudinal x, laquelle correspond à l'étendue de la couche de conduction 3. La largeur du barreau 4 (selon l'axe transversal y) pourra être du même ordre de grandeur que la dimension de l'électrode de grille 40 selon l'axe transversal y, axe reliant la source 20 et le drain 30.
A titre d'exemple, la largeur 1 d'un barreau 4 pourra être comprise entre 0,25 pm et 5 pm ; sa longueur L va dépendre de la taille du transistor (contraintes en courant ou en résistance à l'état passant).
En outre, le barreau 4 traverse au moins en partie l'empilement 1, orthogonalement au plan principal (x,y). Il traverse en particulier l'interface 2 de l'empilement 1, interrompant ainsi la couche de conduction 3 sur toute son étendue selon l'axe longitudinal x.
Le barreau 4 comprend deux portions semi-conductrices 4a,4b de type de dopage opposé, définissant une jonction PN 4c à proximité de l'interface 2 et disposée dans le plan de l'interface 2 ou dans un plan parallèle sensiblement au-dessus ou en-dessous du plan de l'interface 2 (figure la) . En d'autres termes, le barreau 4 comprend une première portion 4a en matériau semi-conducteur, essentiellement située en-dessous de l'interface 2 et une deuxième portion 4b en matériau semiconducteur, essentiellement située au-dessus de l'interface 2 : l'une des portions semi-conductrices présente un dopage de type P et l'autre présente un dopage de type N de manière à créer une jonction PN 4c s'étendant dans un plan sensiblement parallèle et proche du plan de l'interface 2.
Par matériau de type P, on entend un matériau comprenant un excès de porteurs de charges positives (trous) . Par matériau de type N, on entend un matériau comprenant un excès de porteurs de charges négatives (électrons).
Une zone de charge d'espace 4d va s'étendre, depuis la jonction PN 4c, dans chacune des portions semi-conductrices 4a, 4b sur une certaine épaisseur e dans le barreau 4 (figure le) . En effet, l'excès de porteurs de charges négatives de la portion semi-conductrice de type N va être compensé par l'excès de porteurs de charges positives de la portion semi-conductrice de type P, dans une certaine épaisseur de part et d'autre de la jonction PN ; cette compensation va se faire dans l'extension e de la zone de charge d'espace 4d. La zone de charge d'espace 4d permet de couper la couche de conduction 3, lorsque le potentiel de l'électrode de grille 40 est à 0V, mettant ainsi le transistor 100 à l'état bloqué. De fait, le transistor 100 se trouve être de type normalement bloqué ou en mode enrichissement car la conduction entre l'électrode de source 20 et l'électrode de drain 30 est coupée lorsque le potentiel de la grille est à 0V.
La polarisation de l'électrode de grille 40 va modifier l'extension e de la zone de charge d'espace 4d ; à une tension donnée de polarisation de la grille 40, la zone de charge d'espace 4d va disparaître et la présence de porteurs de charges dans le barreau 4, dans le plan de la couche de conduction 3, va permettre de rétablir la conduction à travers le barreau 4 selon l'axe transversal y, et ainsi, entre l'électrode de source 20 et l'électrode de drain 30. Le transistor 100 bascule alors dans l'état passant.
L'extension e de la zone de charge d'espace 4d va dépendre des niveaux de dopage des deux portions semiconductrices 4a, 4b du barreau 4. Notons que plus l'extension e de la zone de charge d'espace 4d sera grande, plus la tension de polarisation de la grille 40 nécessaire pour annuler ladite zone de charge d'espace 4d sera importante.
Pour limiter les fuites éventuelles de courant, le barreau 4 comprend préférentiellement une couche diélectrique 4e qui l'isole, en tout ou partie, de la couche canal 1b de l'empilement 1. Cette couche diélectrique 4e devra être suffisamment fine pour ne pas bloquer le courant au niveau de la couche de conduction 3, quand le transistor 100 est dans l'état passant, mais seulement empêcher une conduction parasite drain/source à travers le barreau 4.
Selon un premier mode de réalisation, illustré sur les figures 2a et 2b, la première portion semi-conductrice 4a du barreau 4 est essentiellement située en-dessous de l'interface 2 et est formée en au moins un matériau dopé N. La première portion 4a doit au moins être en face de la couche de conduction 3 afin que la conduction puisse s'y établir à l'état passant. Elle pourra comprendre une partie s'étendant sensiblement audessus de l'interface 2, positionnant la jonction PN 4c sensiblement au-dessus de l'interface 2, comme illustré sur la figure 2a. Comme évoqué précédemment, pour limiter les fuites de courant, le barreau 4 comprend une couche diélectrique 4e qui isole la première portion 4a de la couche canal 1b de l'empilement 1. La couche diélectrique 4e est suffisamment fine pour ne pas bloquer le courant au niveau de la couche de conduction 3.
A titre d'exemple, ledit matériau sera du GaN dopé en un élément donneur (type N) tel que le silicium ou le germanium. Selon d'autres exemples, le matériau de type N du barreau pourra être du silicium dopé avec du phosphore, du germanium dopé avec du phosphore, ou tout autre matériau comprenant un excès de porteurs de charges négatives.
La deuxième portion semi-conductrice 4b du barreau 4, disposée sur la première portion 4a, est située au-dessus de l'interface 2. Elle est formée en au moins un matériau dopé P.
A titre d'exemple, ledit matériau sera du GaN dopé en un élément accepteur (type P) tel que le magnésium ou le carbone. Selon d'autres exemples, le matériau de type P du barreau 4 pourra être du silicium dopé avec du bore, du germanium dopé avec du bore, ou tout autre matériau comprenant un excès de porteurs de charges positives.
Avantageusement, le matériau de type P est fortement dopé (soit dopé P+) . On parlera d'un matériau dopé P+ dans le cas d'une concentration en dopants dans le matériau semi-conducteur supérieure à lE18/cm3. Le niveau de dopage P+ est préférentiellement compris entre 1E19 à lE21/cm3.
Avantageusement, le matériau de type N est faiblement dopé (soit dopé N-) . On parlera d'un matériau dopé N- dans le cas d'une concentration en dopants dans le matériau semiconducteur inférieure ou égale à lE16/cm3. La différence de niveaux de dopage des matériaux P et N assure que l'extension la plus importante de charge d'espace se fera dans le matériau de type N et interrompra ainsi efficacement la couche de conduction 3 .
Dans tous les cas, le positionnement de la jonction PN 4c vis-à-vis du plan de l'interface 2 de l'empilement 1 ainsi que le niveau de dopage des première 4a et deuxième 4b portions semi-conductrices seront choisis de sorte que la zone de charge d'espace 4d présente une extension e suffisante pour couper le chemin de conduction, dans le plan de la couche de conduction 3 (sensiblement sous l'interface 2) de l'empilement 1 (figure 2b).
La tension de seuil du transistor 100 est la tension à appliquer à l'électrode de grille 40 pour basculer le transistor 100 à l'état passant. Dans ce premier mode de réalisation, une tension positive appliquée à l'électrode de grille 40 va, par effet électrostatique, venir repeupler la zone de charge d'espace qui s'étend dans la première portion semi-conductrice 4a de type N. La conduction de courant selon l'axe transversal y est alors rétablie, le transistor 100 est dans l'état passant.
Selon un deuxième mode de réalisation, illustré sur les figures 3a et 3b, la première portion semi-conductrice 4a du barreau 4 est située en-dessous de l'interface 2, et est formée en au moins un matériau dopé P.
A titre d'exemple, ledit matériau sera du GaN dopé en un élément accepteur (type P) tel que le magnésium ou le carbone. Selon d'autres exemples, le matériau de type P du barreau 4 pourra être du silicium dopé avec du bore, du germanium dopé avec du bore, ou tout autre matériau comprenant un excès de porteurs de charges positives.
La deuxième portion semi-conductrice 4b du barreau 4 est formée en au moins un matériau dopé N. La deuxième portion semiconductrice 4b est essentiellement située au-dessus de l'interface 2. La deuxième portion 4b doit également être en face de la couche de conduction 3 afin que la conduction puisse s'y établir à l'état passant. Pour cela, elle comprend une partie s'étendant sensiblement en-dessous de l'interface 2, positionnant ainsi la jonction PN 4c sensiblement en-dessous de l'interface 2, comme illustré sur la figure 3a.
A titre d'exemple, ledit matériau sera du GaN dopé en un élément donneur (type N) tel que le silicium ou le germanium. Selon d'autres exemples, le matériau de type N du barreau pourra être du silicium dopé avec du phosphore, du germanium dopé avec du phosphore, ou tout autre matériau comprenant un excès de porteurs de charges négatives.
Comme évoqué précédemment, pour limiter les fuites de courant, le barreau 4 comprend également une couche diélectrique 4e qui isole la première portion 4a de la couche canal 1b de l'empilement 1.
Avantageusement, le matériau de type P est fortement dopé (soit dopé P+) . On parlera d'un matériau dopé P+ dans le cas d'une concentration en dopants dans le matériau semi-conducteur supérieure à lE18/cm3. Le niveau de dopage P+ est préférentiellement compris entre 1E19 à lE21/cm3. Le matériau de type N est faiblement dopé (soit dopé N-) . On parlera d'un matériau dopé N- dans le cas d'une concentration en dopants dans le matériau semi-conducteur inférieure ou égale à lE16/cm3. La différence de niveaux de dopage des matériaux P et N assure que l'extension la plus importante de charge d'espace se fera dans le matériau de type N et interrompra ainsi efficacement la couche de conduction 3.
Dans tous les cas, le positionnement de la jonction PN 4c vis-à-vis du plan de l'interface 2 de l'empilement 1 ainsi que la niveau de dopage des première 4a et deuxième 4b portions semi-conductrices seront choisis de sorte que la zone de charge d'espace 4d présente une extension e suffisante pour couper le chemin de conduction, dans le plan de la couche de conduction 3 (sensiblement sous l'interface 2) de l'empilement 1 (figure 3b).
Dans ce deuxième mode de réalisation, une tension négative appliquée à l'électrode de grille 40 va permettre de repeupler la zone de charge d'espace et ainsi permettre la conduction de courant selon l'axe transversal y, le transistor 100 est dans l'état passant.
Dans les premier et deuxième modes de réalisation, on décrit un mode de conduction dans les portions semi-conductrices de type N. Selon des variantes de ces modes de réalisation, il est possible de réaliser des transistors 100 dans lesquels la conduction s'établit dans les portions semi-conductrices de type P :
• en adaptant les niveaux de dopages (P+ devient P- et Ndevient N+), • en modifiant la position de la jonction PN 4c par rapport à l'interface 2, le matériau de type P étant requis en face de la couche de conduction 3 afin que la conduction puisse s'établir dans ledit matériau de type P à l'état passant.
Selon un troisième mode de réalisation, illustré sur les figures 4a et 4b, la première portion semi-conductrice 4a du barreau 4 est essentiellement située en-dessous de l'interface 2, et elle est formée en au moins un matériau dopé N. Les exemples de matériaux dopés N énoncés dans les premier et deuxième modes de réalisation s'appliquent ici également.
La première portion semi-conductrice 4a comporte deux couches 4a' , 4a' ' de matériaux de même type de dopage (N dans le cas présent) mais de niveaux de dopage différents. Typiquement, la couche inférieure 4a' (appelée par la suite première couche inférieure 4a' car relative à la première portion 4a) est fortement dopée (N+), et la couche supérieure 4a'' (appelée par la suite première couche supérieure 4a' ' car relative à la première portion 4a) est faiblement dopée (N-) . Comme évoqué précédemment, pour limiter les fuites éventuelles de courant, la première portion semi-conductrice 4a est en outre isolée de la couche canal 1b de l'empilement 1 par une couche diélectrique
4e. La couche diélectrique 4e est suffisamment fine pour ne pas bloquer le courant au niveau de la couche de conduction 3.
La deuxième portion semi-conductrice 4b du barreau 4 est située au-dessus de l'interface 2 et elle est formée en au moins un matériau dopé P. Les exemples de matériaux dopés P énoncés dans les premier et deuxième modes de réalisation s'appliquent ici également.
La deuxième portion semi-conductrice 4b comporte également deux couches 4b' , 4b' ' de matériau de même type de dopage (P dans le cas présent) mais de niveaux de dopage différents. Typiquement, la couche inférieure 4b' (appelée par la suite deuxième couche inférieure 4b' ) est faiblement dopée (P-), et la couche supérieure 4b'' (appelée par la suite deuxième couche supérieure 4b'') est fortement dopée (P+).
Le positionnement de la jonction PN 4c vis-à-vis du plan de l'interface 2 de l'empilement 1 ainsi que le niveau de dopage de la première couche supérieure 4a'' et de la deuxième couche inférieure 4b' sont choisis de sorte que la zone de charge d'espace 4d présente une extension suffisante pour couper le chemin de conduction, dans le plan de la couche de conduction 3 (sensiblement sous l'interface 2) de l'empilement 1 (figure 4b). Dans ce troisième mode de réalisation, l'extension de la zone de charge d'espace se fait dans les matériaux N- et P-.
La première couche inférieure 4a' dopée N+ et la deuxième couche supérieure 4b'' dopée P+ pourront être polarisées indépendamment pour agir sur l'extension e de la zone de charge d'espace 4d. La transconductance du transistor 100 pourra être ajustée en fonction des niveaux de tensions de commande. L'application d'une tension positive sur la deuxième couche supérieure 4b'' (P+) et négative sur première couche inférieure
4a' (N+) permettra de rétablir la conduction de courant selon l'axe transversal y : le transistor 100 est alors dans l'état passant.
Avantageusement, la polarisation de l'électrode de grille 40 est directement appliquée à la deuxième couche supérieure 4b'' (dopée P+), comme illustré sur les figures 4a,4b ; une tension de polarisation indépendante est appliquée à la première couche inférieure 4a' (dopée N+).
Alternativement, une électrode de grille 40 de type MIS (métal/isolant/semi-conducteur), isolée du barreau 4, comme illustrée dans les premier et deuxième modes de réalisation, pourra être mise en œuvre dans le troisième mode de réalisation.
Selon une variante de ce troisième mode de réalisation, la première portion semi-conductrice 4a ne comporte pas les deux couches 4a' , 4a' ' de matériaux de niveaux de dopage différents, mais est similaire à la première portion 4a décrite dans le premier mode de réalisation.
Selon une autre variante, la deuxième portion semiconductrice 4b ne comporte pas les deux couches 4b' , 4b' ' de matériaux de niveaux de dopage différents, mais comprend uniquement un matériau dopé P-.
Selon encore une autre variante du troisième mode de réalisation les types de dopage pourront être inversés (N+ devient P+ et
N- devient P-, et réciproquement) , pour un mode de conduction dans une portion semi-conductrice de type P.
Exemple de réalisation:
L'empilement 1 de couches de la structure 10 est habituellement fabriqué par croissance épitaxiale sur un substrat support tel que par exemple le silicium, le saphir, le carbure de silicium ou autre support compatible. Avantageusement, une couche tampon est intercalée entre le substrat support et la couche canal 1b, afin de limiter les désaccords de maille entre eux.
Considérons à titre d'exemple une couche barrière la à base d'Alo^Gao.sN de l'ordre de 20nm d'épaisseur, et une couche canal 1b, à base de GaN. Une couche isolante 51 de protection, préférentiellement du S13N4 ou SiO2, sera déposée à la surface de la couche la.
Le barreau 4 est élaboré préalablement à la formation des électrodes 20,30,40 par étapes successives de gravure et de dépôt. Une gravure locale de la zone de l'empilement 1 destinée à accueillir le barreau 4 est effectuée par exemple sur une profondeur de 60nm, pour former une tranchée 5 traversant l'interface 2 (figure 5a) . Une couche aux propriétés isolantes (par exemple, oxyde de silicium, nitrure d'aluminium ou encore alumine...) , appelée couche diélectrique 4e, destinée à isoler la première portion semi-conductrice 4a de la couche canal 1b est déposée dans la tranchée 5, sur ses parois et sur l'empilement 1 (figure 5b) . Cette couche diélectrique 4e pourra par exemple présenter une épaisseur de quelques nanomètres.
Une couche 400a de matériau destiné à former la première portion semi-conductrice 4a du barreau 4 (par exemple du GaN dopé P+ selon le deuxième mode de réalisation) est déposée sur la couche diélectrique 4e (figure 5c). Avantageusement, une technique de dépôt conforme est mise en œuvre, pour éviter de créer des cavités (« voids ») lors du remplissage de la tranchée
5.
La couche 400a est ensuite gravée, par gravure sèche ou humide pour ne laisser que l'épaisseur souhaitée de couche dans la tranchée 5 et former la première portion semi-conductrice 4a (figure 5d) . A titre d'exemple, l'épaisseur visée (selon l'axe z) de la première portion 4a sera de 35 nm, soit environ 5 nm en dessous de l'interface 2. La couche diélectrique 4e est elle aussi gravée et ne subsiste que localement, pour isoler la première portion semi-conductrice 4a de la couche canal 1b de l'empilement 1 (figure 5d) .
La deuxième portion semi-conductrice 4b est élaborée de façon similaire, par dépôt puis gravure d'une couche (par exemple du GaN dopé N-, selon le deuxième mode de réalisation) jusqu'à l'épaisseur souhaitée (exemple figure 5e).
Après retrait de la couche de protection 51, la couche de passivation 50, les électrodes de source 20, drain 30 et grille 40 peuvent ensuite être élaborées selon les procédés classiques.
Avec une première portion 4a du barreau 4 dopée P+ à un niveau autour de lE20/cm3, et une deuxième portion 4b dopée N- à un niveau autour de lE15/cm3, on attend une épaisseur de déplétion e de la zone de charge d'espace 4d de l'ordre de 70 nm dans le matériau de type N- du barreau 4 ; une telle configuration mène à la déplétion totale de la deuxième portion 4b du barreau 4.
La zone de charge d'espace 4d s'étend dans le barreau 4 au niveau du plan de la couche de conduction 3 de l'empilement 1, permettant ainsi de couper toute conduction entre la source 20 et le drain 30 et mettant le transistor à l'état bloqué.
L'application d'une tension à l'électrode de grille 40 pourra permettre d'éliminer la zone de charge d'espace 4d et de rétablir la conduction à travers le barreau 4, dans le plan de la couche de conduction 3, basculant le transistor à l'état passant.
Bien entendu, l'invention n'est pas limitée aux modes de réalisation décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications.

Claims (9)

  1. REVENDICATIONS
    1. Transistor (100) à haute mobilité électronique en mode enrichissement comprenant :
    • Une structure (10) comportant un empilement (1) en matériaux semi-conducteurs de type III-V définissant une interface (2) et apte à former une couche de conduction (3) sous forme d'une couche de gaz d'électrons à deux dimensions, sensiblement sous ladite interface (2), • Une électrode de source (20) et une électrode de drain (30), chacune en contact électrique avec la couche de conduction ( 3), • Une électrode de grille (40) disposée sur la structure (10), entre l'électrode de source (20) et l'électrode de drain (30),
    Le transistor (100) étant caractérisé en ce que :
    • la structure (10) comprend un barreau (4) disposé sous l'électrode de grille (40) et traversant l'interface (2) de l'empilement (1), • le barreau (4) comprend deux portions semi-conductrices (4a,4b) de type de dopage opposé, respectivement en matériaux dopés P et N, définissant une jonction PN (4c) à proximité de l'interface (2).
  2. 2. Transistor (100) à haute mobilité électronique en mode enrichissement selon la revendication précédente, dans lequel le barreau (4) comprend une première portion semi-conductrice (4a) essentiellement située en-dessous de l'interface (2), et une deuxième portion semi-conductrice (4b), essentiellement située au-dessus de l'interface (2), celle des deux portions semi-conductrices (4a,4b) en matériau dopé N étant située de part et d'autre de l'interface (2).
  3. 3. Transistor (100) à haute mobilité électronique en mode enrichissement selon la revendication précédente, dans lequel au moins une portion semi-conductrice (4a,4b) comporte deux couches de matériaux de même type de dopage mais de niveaux de dopage différents, la couche la moins dopée de la au moins une portion semi-conductrice (4a,4b) formant la jonction PN (4c) avec l'autre portion semi-conductrice (4a,4b).
  4. 4. Transistor (100) à haute mobilité électronique en mode enrichissement selon l'une des revendications précédentes, dans lequel tout ou partie du barreau (4) est isolé électriquement d'une couche canal (1b) de l'empilement (1).
  5. 5. Transistor (100) à haute enrichissement selon l'une dans lequel les matériaux présentent des niveaux de lE21/cm3.
    mobilité électronique en mode des revendications précédentes, dopés P ou N du barreau (4) dopage compris entre lE15/cm3 et
  6. 6. Transistor (100) à haute mobilité électronique en mode enrichissement selon la revendication précédente, dans lequel le matériau de type P du barreau (4) est du nitrure de gallium dopé magnésium ou carbone.
  7. 7. Transistor (100) à haute mobilité électronique en mode enrichissement selon la revendication 6, dans lequel le matériau de type N du barreau (4) est du nitrure de gallium dopé silicium ou germanium.
  8. 8. Transistor (100) à haute mobilité électronique en mode enrichissement selon l'une des revendications précédentes, dans lequel le barreau (4) présente une largeur (1) comprise entre 0,25 et 5 microns et une longueur (L) , la largeur (1) et la longueur (L) étant parallèles au plan de l'interface (2), la largeur (1) s'étendant selon un axe transversal (y) reliant l'électrode de source (20) à l'électrode de drain (30) et la longueur (L) s'étendant selon un axe longitudinal (x) orthogonal à l'axe transversal (y).
  9. 9. Transistor (100) à haute mobilité électronique en mode enrichissement selon l'une des revendications précédentes, dans lequel l'empilement (1) est formé en matériaux semiconducteurs de type III-N, en particulier en AlGaN et GaN.
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