FR3069377A1 - Transistor mos a double blocs de grille a tension de claquage augmentee - Google Patents

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Abstract

Circuit intégré comportant au moins un transistor MOS (T1) situé dans et sur un substrat semi-conducteur (SB) et ayant une région de drain (11), une région de source (13) et une région de grille (14), la région de grille comportant une première région (16) isolée de et située au-dessus du substrat et une deuxième région (18) isolée de et située au-dessus de la première région, la première région (16) ayant une première longueur (L16) comptée dans la direction drain source et la deuxième région (18) ayant une deuxième longueur (L18) comptée dans la direction drain source, la première longueur (L16) étant plus grande que la deuxième longueur (L18), la première région (16) débordant longitudinalement dans la direction drain source au moins d'un côté de la deuxième région (18) au-dessus d'au moins l'une des régions de source et de drain.

Description

Transistor MOS à double blocs de grille à tension de claquage augmentée
Des modes de réalisation de l’invention concernent les circuits intégrés, et notamment les transistors à effet de champ connus dans l’état de la technique sous l’acronyme de langue anglaise « MOS » (« Métal Oxyde Semiconductor », « MOS » en anglais) à double blocs de grille incorporés dans les circuits intégrés. Les modes de réalisation de l’invention visent particulièrement l’amélioration de certaines performances électriques de ce type de transistor.
Des transistors à double blocs de grille sont par exemple utilisés dans des cellules de mémoire non volatile.
Une cellule mémoire non volatile, par exemple du type électriquement effaçable et programmable connu dans l’état de la technique sous l’acronyme de langue anglaise « EEPROM » (« Electrically-Erasable Programmable Read-Only Memory » EEPROM, en anglais) comporte un transistor d’état à double blocs de grille (un bloc de grille flottant et un bloc de grille de commande) sélectionnable par l’intermédiaire d’un transistor de sélection connecté en série avec le transistor d’état.
Pour des raisons de simplification du procédé de fabrication de la cellule mémoire, il est plus aisé de réaliser un transistor de sélection comprenant un transistor à double blocs de grille dont les deux blocs de grille sont de préférence connectés entre eux de sorte à ne former qu’une seule grille.
La figure 1 illustre schématiquement un circuit intégré CI comprenant un transistor MOS à double blocs de grille T.
Le transistor T est réalisé dans et sur une zone active 1 d’un substrat semi-conducteur, délimitée par une région isolante 10, par exemple du type tranchée peu profonde (STI : Shallow Trench Isolation).
La zone active 1 comprend deux régions distinctes 2, 3 dopées, la région 2 formant le drain D du transistor et la région 3 formant la source S du transistor. La zone active 1 est recouverte partiellement par une couche d’oxyde de silicium 4 (oxyde de grille). Une région 5 comprenant du polysilicium ou une matière métallique forme la grille à double blocs G du transistor et surmonte la couche d’oxyde de grille. La grille G comporte de façon classique sur ses flancs des régions latérales isolantes ou « espaceurs » 6 (« spacers », en anglais).
La grille G a une longueur L, comptée dans la direction sourcedrain.
La grille à double blocs G comprend une première région de polysilicium 9 et une seconde région de polysilicium 7 située audessus de la première région.
Les deux régions 7 et 9 sont séparées par une couche 8, par exemple une couche d’oxyde de silicium ou une couche oxyde - nitrure - oxyde connu par l’homme du métier sous l’acronyme ONO.
Une longueur de canal Leffr sépare les régions de drain 2 et source 3.
La figure 2 montre la grille à double blocs G comprenant les deux régions de polysilicium 7 et 9 connectées entre elles.
La deuxième région de polysilicium 7 a une largeur W1 comptée transversalement à la direction source-drain supérieure ou égale à la largeur de la zone active et inférieure à la largeur W2 de la première région 9.
En théorie seule la première région 9 nécessite d’être polarisée. Cela étant, en pratique, afin d’éviter de laisser une région flottante, il est préférable que les deux régions 7 et 9 soient reliées entre elles par une liaison électrique contenant par exemple des contacts C et une métallisation M située dans le premier niveau de métal de la partie d’interconnexion (connue par l’homme du métier sous l’acronyme anglo-saxon « BEOL »: Back End Of Line) du circuit intégré.
Le transistor de sélection est soumis, notamment sur son drain, à de hautes tensions, par exemple des tensions de l’ordre de 13 volts. Il doit donc avoir une tension de claquage supérieure à ces niveaux de tension. La tension de claquage est connue dans l’état de la technique sous l’acronyme de langue anglaise « BV» (« Breakdown Voltage » BV, en anglais).
Cependant, suite à des évolutions technologiques, des modifications de la géométrie de la zone active de ce type de transistor ont entraîné une diminution de la tension de claquage BV du transistor et une augmentation du courant de fuite Ioff du transistor, ce qui rend ces paramètres électriques incompatibles avec certaines applications envisagées.
Les caractéristiques électriques intrinsèques d’un transistor, notamment la tension de claquage BV, peuvent être modifiées, par exemple en modifiant le schéma de dopage (« implants schemes », en anglais) des régions de drain et de source.
Cependant, de telles modifications de dopage, notamment sur les régions de drain et de source, sont complexes à mettre en œuvre et économiquement très onéreuses.
Il existe un besoin d’améliorer les caractéristiques électriques des transistors à double blocs de grille, notamment la tension de claquage et le courant de fuite de ces transistors, sans modifier le schéma de dopage habituellement utilisé.
Selon des modes de réalisation et de mise en œuvre, il est avantageusement proposé une modification structurelle de la grille à double blocs prévoyant de faire déborder la région, ou bloc, du bas de la grille d’au moins un coté de la région du haut de la grille, préférentiellement du côté drain, et ainsi modifier certaines caractéristiques électriques du transistor, notamment augmenter la valeur de la tension de claquage et diminuer la valeur du courant Ioff.
Selon un aspect, il est proposé un circuit intégré comportant au moins un transistor MOS situé dans et sur un substrat semi-conducteur et ayant une région de drain, une région de source et une région de grille. La région de grille comporte une première région isolée de et située au-dessus du substrat et une deuxième région isolée de et située au-dessus de la première région. La première région a une première longueur comptée dans la direction drain source et la deuxième région a une deuxième longueur comptée dans la direction drain source. La première longueur est plus grande que la deuxième longueur, la première région débordant longitudinalement dans la direction drain source au moins d’un côté de la deuxième région au-dessus d’au moins l’une des régions de source et de drain.
La première région a préférentiellement une hauteur uniforme, ce qui notamment facilite le procédé de fabrication.
Cela étant il serait possible que la hauteur de la première région ne soit pas uniforme et que, par exemple, la première région possède une zone centrale ayant la deuxième longueur et au moins une marche saillant de la zone centrale, la somme de la longueur de la zone centrale et de la longueur de la marche étant égale à la première longueur.
Si un débordement d’un seul côté est envisagé, il est préférable que la première région déborde du côté de la région de drain.
Dans le cas par exemple d’un transistor monté en inverseur, la source du transistor est reliée à la masse. La région de drain sera soumise à la plus importante élévation de tension, par exemple 13V dans le cas d’un transistor de sélection. En d’autres termes, la région de drain doit avoir une bonne tenue à la haute tension. C’est la raison pour laquelle il est préférable que la première région déborde du côté de la région de drain
Cela étant, notamment pour simplifier le procédé de fabrication, il est avantageux que la première région déborde du côté de la région de source et du côté de la région de drain.
Les parties débordantes de la première région sont préférentiellement dimensionnellement identiques, mais pourraient être dimensionnellement différentes.
La région de grille comporte sur ses flancs des régions latérales isolantes recouvrant la première région et la deuxième région.
Selon un mode de réalisation, la première région déborde, au moins d’un côté, d’une longueur de débordement, et la distance entre l’extrémité du profil de dopage de la région de source ou de drain située sous la première région et l’extrémité de la région débordante de la première région est supérieure à ladite longueur de débordement.
En d’autres termes, la longueur effective de canal est réduite par rapport à celle d’un transistor à double blocs de grille classique ayant deux régions de grille de même longueur.
Les deux régions sont avantageusement connectées entre elles, de façon à ne pas laisser la deuxième région flottante.
Le transistor précédemment défini peut être avantageusement un transistor de sélection d’une cellule-mémoire non volatile, par exemple une cellule du type EEPROM.
Ainsi selon un mode de réalisation, le circuit intégré peut comprendre en outre au moins un point-mémoire, comprenant au moins une cellule-mémoire comportant un transistor d’état ayant une grille flottante et une grille de commande, un transistor de sélection de ligne de bit connecté au transistor d’état et configuré pour être couplé à une ligne de bit et un transistor de sélection de grille de commande connecté à la grille de commande et configuré pour être couplé à une ligne de commande de grille. L’un au moins des transistors de sélection est avantageusement ledit transistor MOS ayant ladite première région débordant de ladite deuxième région.
Selon un autre aspect, il est proposé un procédé de réalisation d’un transistor MOS, dans et sur un substrat semi-conducteur, comprenant une formation au-dessus du substrat d’une région de grille isolée comportant une première région isolée et une deuxième région isolée située au-dessus de la première région, la première région débordant au moins d’un côté de la deuxième région, et une implantation tiltée de dopants dans le substrat à travers la région de grille de façon à former des régions de source et de drain du transistor.
Selon un mode de mise en œuvre, la formation de la région de grille comporte une formation sur le substrat d’une première couche diélectrique, une formation sur la première couche diélectrique d’une première couche de matériau de grille, une gravure au moins partielle de la première couche de matériau de grille de façon à former la première région, une formation d’une deuxième couche de diélectrique sur la structure obtenue à l’étape précédente, une formation sur la structure obtenue à l’étape précédente d’une deuxième couche de matériau de grille, et une gravure de la deuxième couche de matériau de grille de façon à former la deuxième région.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : les figures 1 et 2, précédemment décrites, illustrent un transistor MOS à double blocs de grille selon l’état de la technique ;
les figures 3 à 12 illustrent différents modes de réalisation et de mise en œuvre de l’invention.
On se réfère aux figures 3 et 4 qui représentent schématiquement un exemple de mode de réalisation d’un circuit intégré Cil comprenant un exemple de transistor MOS Tl à double blocs de grille.
Le transistor MOS Tl est situé dans et sur une zone active ZA d’un substrat semi-conducteur SB.
La zone active ZA est entourée par une région isolante 10, par exemple du type tranchée peu profonde (« Shallow Trench Isolation », STI en anglais).
La zone active ZA comporte une région dopée de drain 11 et une région dopée de source 13 séparées par une région de canal 12 de longueur Leff-ri, ménagées dans le substrat semi-conducteur SB.
Le substrat SB peut être un substrat massif ou bien un caisson semi-conducteur, ou encore un film semi-conducteur d’un substrat de type silicium sur isolant (« Silicon On Isolator », SOI en anglais).
Dans le cas d’un transistor NMOS, les régions de drain et de source sont dopées N. Elles sont dopées P pour un transistor PMOS.
De façon classique les régions de drain et de source sont siliciurées pour permettre des prises de contact CTS côté région de source et, CTD côté région de drain.
Les références 110 et 130 désignent les parties siliciurées des régions de drain 11 et de source 13.
Le transistor Tl comporte également une région de grille 14 isolée de la zone active par une couche d’oxyde de grille 15.
La région de grille 14 comporte une première région (ou premier bloc) 16 située au-dessus du substrat SB, de longueur L16 comptée dans la direction drain source, et de largeur W16 comptée transversalement à la longueur L16. La région 14 comporte également une deuxième région (ou deuxième bloc) 18 de longueur L18 comptée dans la direction drain source et de largeur W18 comptée transversalement à la longueur L18 située au-dessus de la première région 16 et isolée de celle-ci par une autre couche d’oxyde de grille
17.
La première longueur L16 est plus grande que la deuxième longueur L18.
La première largeur W16 est généralement plus grande que la largeur de la zone active et avantageusement plus grande que la deuxième largeur W18, de façon à permettre comme on le verra plus en détail ci-après une connexion électrique des deux régions 16 et 18.
La première région 16 possède une zone centrale 21 ayant la deuxième longueur L18 et deux parties 20 débordant de la zone centrale 21. La somme de la longueur L18 de la zone centrale et de deux fois la longueur L20 des parties débordantes 20 est égale à la première longueur L16.
Les parties débordantes 20 sont ici de dimensions identiques.
Dans cet exemple, la première région 16 déborde longitudinalement des deux côtés de la deuxième région 18 au-dessus des régions de source 13 et de drain 11 de la longueur de débordement L20. Cela étant il serait possible comme indiqué ci-après que la première région 16 ne déborde que d’un seul côté.
Selon un exemple non limitatif, L16 est égale à 800 nm, L18 est égale à 600 nm, et L20 est égale à 100 nm.
La partie supérieure de la région 18 est siliciurée (cette partie siliciurée n’étant pas représentée sur les figures).
Les régions 16 et 20 sont ici de matériau identique, par exemple en polysilicium.
La première région 16 a ici une hauteur H uniforme, par exemple 100 nm.
Comme on le verra en détail ci-après, ces parties débordantes 20 vont permettre lors du dopage des régions de drain et de source, de modifier le profil de dopage de ces régions et ainsi modifier les caractéristiques électriques du transistor Tl, notamment sa tension de claquage car la partie débordante 20 forme une épaisseur supplémentaire à traverser pour les dopants.
Le profil de dopage PFI de la région de source 13 ou de drain 11 est situé en partie sous la partie débordante 20 et déborde de part et d’autre de cette partie débordante. La distance D entre l’extrémité EPFI du profil de dopage PFI située sous la zone centrale 21 de la première région de grille 16, et l’extrémité E20 de la partie débordante 20, est supérieure à la longueur de débordement L20 de la partie débordante 20. D est par exemple égale à 200 nm.
La longueur de canal Leffridu transistor MOS Tl est ainsi inférieure à la longueur de canal Leffr d’un transistor classique tel que celui illustré sur les figures 1 et 2, dont les deux régions de grille sont de même longueur.
La région de grille 14 comporte sur ses flancs des régions latérales isolantes ou espaceurs 19 (« spacers » en anglais) recouvrant la première région 16 et la deuxième région 18.
Les deux régions 16 et 18 sont préférentiellement connectées entre elles par des contacts Cl et une métallisation Ml située dans le premier niveau de métal de la partie d’interconnexion (BEOL : Back End Of Line) du circuit intégré Cil.
L’homme du métier saura ajuster les dimensions des parties débordantes 20 en fonction des améliorations souhaitées, notamment de la tension de claquage.
A titre d’exemple pour L18 égale à 730 nm et une longueur L20 des parties débordantes égale à 100 nm et une distance D de 200 nm et une hauteur H égale à 100 nm, la tension de claquage BV du transistor est augmentée de IV, et le courant de fuite Ioff est divisé par 3.
Bien que le mode de réalisation décrit aux figures 3 et 4 montre des parties débordantes 20 s’étendant de part et d’autre de la région de grille 14, on pourrait comme illustrer à la figure 5 prévoir de ne réaliser qu’une seule partie débordante 20.
Cette unique partie débordante 20 s’étend alors de préférence du côté de la région du drain 11. En effet la région de drain 11 est polarisée différemment du substrat SB et est destinée à recevoir la haute tension. Et c’est la jonction PN côté drain qui va le plus impacter la tension de claquage.
Un exemple de procédé de fabrication d’un transistor MOS est à présent décrit en se référant plus particulièrement aux figures 6 à 11. Dans cet exemple la première région de la région de grille du transistor MOS a une longueur L16 de 800 nm et la seconde région de la grille à double blocs du transistor MOS a une longueur L18 de 600 nm. Par conséquent chaque partie débordante a une longueur de débordement L20 de 100 nm. Les première et seconde régions de grille sont ici en polysilicium.
Les éléments identiques à ceux décrits précédemment en référence aux figures 3 à 5 sont identifiés par les mêmes références numériques.
Comme illustré sur la figure 6, on forme de façon classique et connue sur le substrat SB surmonté d’une première couche diélectrique, par exemple du dioxyde de silicium, 25, une couche de polysilicium 26 généralement surmontée d’une couche de masque dur (non représentée ici à des fins de simplification). On forme au-dessus de la couche 26 un bloc de résine 230 obtenu de façon classique et connue par photolithographie, insolation et développement d’une couche de résine. Le bloc de résine 230 a une dimension CD1 égale à 800 nm.
Dans une autre étape illustrée à la figure 7, on réalise une première gravure classique GR1 en utilisant le bloc de résine 230 puis le reliquat correspondant de masque dur comme masque de gravure. La première couche de polysilicium 26 est gravée au plasma de telle sorte que la région de polysilicium obtenue s’étende sur la largeur W16 (comptée transversalement à la longueur L16 égale à CD1). On obtient la première région de polysilicium 16 de la région de grille 14.
Puis comme illustré à la figure 8, on recouvre la surface de l’ensemble obtenu d’une deuxième couche diélectrique, par exemple du dioxyde de silicium, 17, elle-même recouverte d’une deuxième couche de polysilicium 29.
On réalise ensuite de façon classique et d’une façon analogue à ce qui a été décrit en référence à la figure 6 un second bloc de résine 231 ayant une dimension CD2 de 600 nm qui deviendra la longueur de la seconde région de la grille à double blocs.
Puis comme illustré à la figure 9, on réalise une gravure au plasma GR2 de la deuxième couche de polysilicium de telle sorte que la région 18 obtenue s’étend sur la largeur W18 (comptée transversalement à la longueur W18 égale à CD2). On obtient la grille 14 comprenant la première région de polysilicium 16 comprenant les parties débordantes 20 de longueur L20 égale à 100 nm, surmontée de la couche d’oxyde de silicium 17 surmontée de la deuxième région 18.
Comme illustré à la figure 10, une implantation tiltée de dopants IMP, par exemple d’angle 20° et d’énergie 90 keV, est réalisée de façon à obtenir les régions de source 13 et de drain 11 avec le profil de dopants PFI. On retrouve la distance D et la longueur de canal Leffn.
Puis on forme de façon classique les espaceurs 19 et les zones siliciurées de drain et de source 110 et 130 ainsi que la zone siliciurée de grille de façon à obtenir le transistor Tl de la figure 3.
Avantageusement, la ou les parties débordant d’un côté ou de part et d’autre du pied de la grille à double blocs modifient la répartition des dopants dans les régions de drain et de source lors de l’étape de dopage du procédé de fabrication des transistors.
Cette modification du profil de dopage entraîne une modification des propriétés électriques du transistor Tl, notamment sa tension de seuil de claquage BV et du courant de fuite Ioff.
Bien que les modes de réalisation précédents décrivent une première région 16 de hauteur H uniforme de la région de grille 14, on pourrait comme illustré à la figure 11 prévoir une première région 16 de hauteur H variable. La figure 11 montre la région 16 comprenant une zone centrale 22 de longueur égale à la longueur L18 de la seconde région 18 et au moins une marche 23, de hauteur h23 différente de H, saillant de la zone centrale 22.
La somme de la longueur L18 et de deux fois la longueur de débordement L20 est égale à la longueur L16.
Comme illustré sur la figure 12, le transistor Tl précédemment décrit peut être avantageusement un transistor de sélection d’une cellule-mémoire non volatile, par exemple une cellule du type EEPROM.
Plus précisément dans l’exemple illustré, le point-mémoire PTM comporte ici une cellule-mémoire CEL comportant un transistor d’état TGF ayant une grille de commande CG et une grille flottante GF. La cellule CEL est connectée à la masse GND et à une ligne de bit BL par l’intermédiaire d’un transistor de sélection de ligne de bit TSBL.
La cellule CEL comporte par ailleurs un transistor de sélection de grille de commande TSCG connecté entre une ligne de commande de grille CGT et la grille de commande CG du transistor à grille flottante TGF.
Les grilles des transistors TSCG et TSBL sont reliées à une ligne de mots WL s’étendant classiquement perpendiculairement à la ligne de bit BL.
Il convient de noter que dans certains cas le point mémoire peut comporter deux cellules mémoire par bit logique connectées respectivement à deux lignes de bits par l’intermédiaire de deux transistors de sélection de lignes de bits.
Le transistor de sélection de grille de commande TSCG et/ou le transistor de sélection de ligne de bit TSBL peuvent être un ou des 5 transistors Tl précédemment décrits.
Bien entendu le transistor Tl pourra être utilisé dans une autre application haute tension.

Claims (12)

  1. REVENDICATIONS
    1. Circuit intégré comportant au moins un transistor MOS (Tl) situé dans et sur un substrat semi-conducteur (SB) et ayant une région de drain (11), une région de source (13) et une région de grille (14), la région de grille comportant une première région (16) isolée de et située au-dessus du substrat et une deuxième région (18) isolée de et située au-dessus de la première région, la première région (16) ayant une première longueur (L16) comptée dans la direction drain source et la deuxième région (18) ayant une deuxième longueur (L18) comptée dans la direction drain source, la première longueur (L16) étant plus grande que la deuxième longueur (L18), la première région (16) débordant longitudinalement dans la direction drain source au moins d’un côté de la deuxième région (18) au-dessus d’au moins l’une des régions de source et de drain.
  2. 2. Circuit intégré selon la revendication 1, dans lequel la première région (16) a une hauteur uniforme.
  3. 3. Circuit intégré selon la revendication 1, dans lequel la première région (16) possède une zone centrale (22) ayant la deuxième longueur (L18) et au moins une marche (23) saillant de la zone centrale (22), la somme de la longueur de la zone centrale (22) et de la longueur (L20) de la marche étant égale à la première longueur (L16).
  4. 4. Circuit intégré selon l’une des revendications précédentes, dans lequel la première région (16) déborde du côté de la région de drain.
  5. 5. Circuit intégré selon l’une des revendications précédentes, dans lequel la première région (16) déborde du côté de la région de source et du côté de la région de drain.
  6. 6. Circuit intégré selon la revendication 5, dans lequel les parties débordantes de la première région (16) sont dimensionnellement identiques.
  7. 7. Circuit intégré selon l’une quelconque des revendications précédentes, dans lequel la région de grille (14) comporte sur ses flancs des régions latérales isolantes (19) recouvrant la première région (16) et la deuxième région (18).
  8. 8. Circuit intégré selon l’une quelconque des revendications précédentes, dans lequel la première région (16) déborde au moins d’un côté d’une longueur de débordement (L20), et la distance (D) entre l’extrémité (EPFI) du profil de dopage (PFI) de la région de source (13) ou de drain (11) située sous la première région (16) et l’extrémité (E20) de la partie débordante (20) de la première région est supérieure à ladite longueur de débordement (L20).
  9. 9. Circuit intégré selon l’une quelconque des revendications précédentes, dans lequel les deux régions (16, 18) sont connectées entre elles.
  10. 10. Circuit intégré selon l’une des revendications précédentes, comprenant en outre au moins un point-mémoire, comprenant au moins une cellule-mémoire (CEL) comportant un transistor d’état (TGF) ayant une grille flottante (GF) et une grille de commande (CG), un transistor de sélection de ligne de bit (TSBL) connecté au transistor d’état et configuré pour être couplé à une ligne de bit et un transistor de sélection de grille de commande (TSCG) connecté à la grille de commande et configuré pour être couplé à une ligne de commande de grille (CGT), dans lequel l’un au moins des transistors de sélection est ledit transistor MOS ayant ladite première région (16) débordant de ladite deuxième région (18).
  11. 11. Procédé de réalisation d’un transistor MOS, dans et sur un substrat semi-conducteur (SB), comprenant une formation au-dessus du substrat d’une région de grille (14) isolée comportant une première région (16) isolée et une deuxième région (18) isolée située au-dessus de la première région, la première région (16) débordant au moins d’un côté de la deuxième région (18) et une implantation tiltée de dopants (IMP) dans le substrat (SB) à travers la région de grille (14) de façon à former des régions de source (13) et de drain (11) du transistor.
  12. 12. Procédé de réalisation d’un transistor MOS selon la revendication 11, dans lequel la formation de la région de grille (14) comporte une formation sur le substrat d’une première couche diélectrique (25), une formation sur la première couche diélectrique d’une première couche de matériau de grille (26), une gravure (GR1) au moins partielle de la première couche de matériau de grille de façon à former la première région (16), une formation d’une deuxième couche de diélectrique (17) sur la structure obtenue à l’étape précédente, une formation sur la structure obtenue à l’étape précédente 5 d’une deuxième couche de matériau de grille (29), et une gravure (GR2) de la deuxième couche de matériau de grille de façon à former la deuxième région (18).
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