FR3064399A1 - Transistor quantique vertical - Google Patents

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Abstract

L'invention concerne un transistor vertical comprenant deux portions (18) d'un conducteur de grille s'étendant dans une couche (6) d'isolant entre un drain (17) et une source (2), de part et d'autre d'une région de canal (14) formée par des épitaxies, l'épaisseur des portions (18) de conducteur de grille diminuant au voisinage de la région de canal (14).

Description

(54) TRANSISTOR QUANTIQUE VERTICAL (ff) L'invention concerne un transistor vertical comprenant deux portions (18) d'un conducteur de grille s'étendant dans une couche (6) d'isolant entre un drain (17) et une source (2), de part et d'autre d'une région de canal (14) formée par des épitaxies, l'épaisseur des portions (18) de conducteur de grille diminuant au voisinage de la région de canal (14).
FR 3 064 399 - A1
Figure FR3064399A1_D0001
B15741 - 16-GR3-0699
TRANSISTOR QUANTIQUE VERTICAL
Domaine
La présente demande concerne les composants de circuits intégrés et leurs procédés de fabrication, et plus particulièrement les transistors.
Exposé de l'art antérieur
Un objet de recherche dans l'industrie électronique est la diminution des dimensions des composants de circuits intégrés, en particulier les dimensions de transistors. Il est aujourd'hui possible de fabriquer des transistors dont les dimensions sont égales à celles de quelques atomes. On parle alors de transistors quantiques. Cette diminution des dimensions provoque divers problèmes. En particulier, des erreurs de fabrication, par exemple des erreurs ou imprécisions de dimensionnement, ont un impact beaucoup plus important lors de la fabrication de transistors quantiques, la marge de manoeuvre étant significativement réduite.
Il y a donc besoin d'un procédé de fabrication permettant de former avec précision les éléments d'un transistor quantique fiable.
Résumé
Ainsi, un mode de réalisation prévoit un transistor vertical comprenant deux portions d'un conducteur de grille s'étendant dans une couche d'isolant entre un drain et une source,
B15741 - 16-GR3-0699 de part et d'autre d'une région de canal formée par épitaxie, l'épaisseur des portions de conducteur de grille diminuant au voisinage de la région de canal.
Selon un mode de réalisation, l'épaisseur de chaque portion de conducteur de grille est sensiblement comprise entre 3,5 et 7 nm et est réduite à une valeur sensiblement comprise entre 0,5 et 2 nm au voisinage de la région de canal.
Selon un mode de réalisation, la longueur du canal est comprise entre 1 et 5 nm.
Selon un mode de réalisation, la largeur du canal est comprise entre 7 et 13 nm.
Un mode de réalisation prévoit un procédé de fabrication d'un transistor vertical comprenant : implanter dans un substrat une source ou un drain ; déposer une première couche d'isolant ; déposer un conducteur de grille ; déposer une deuxième couche d'isolant ; déposer une troisième couche d'isolant ; graver une première cavité dans les troisième et deuxième couches d'isolant jusqu'à atteindre le conducteur de grille ; déposer une quatrième couche d'isolant ; former des espaceurs sur les flancs de la cavité ; graver les parties des deuxième et quatrième couches d'isolant non recouvertes par les espaceurs et la troisième couche d'isolant ; oxyder le conducteur de grille entre les espaceurs ; graver une deuxième cavité entre les espaceurs jusqu'à atteindre le substrat ; former le canal dans la deuxième cavité par épitaxie ; et former le drain ou la source sur la structure.
Selon un mode de réalisation, les première, deuxième et quatrième couches d'isolant sont en oxyde de silicium.
Selon un mode de réalisation, le conducteur de grille est en silicium polycristallin dopé.
Selon un mode de réalisation, la troisième couche d'isolant et les espaceurs sont en nitrure de silicium.
Selon un mode de réalisation, la formation du canal comprend : former par épitaxie une première couche dopée de type N ; former par épitaxie une première couche dopée de type P ; former par épitaxie une couche non dopée ; former par épitaxie
B15741 - 16-GR3-0699 une seconde couche dopée de type P ; former par épitaxie une seconde couche dopée de type N ; et effectuer un recuit.
Selon un mode de réalisation, les couches dopées de type N sont des couches de silicium dopée par des atomes d'arsenic.
Selon un mode de réalisation, les couches dopées de type P sont des couches de silicium dopées par des atomes de bore et contenant du carbone.
Selon un mode de réalisation, la couche non dopée est une couche de silicium enrichie par des atomes de carbone.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1 est une vue en coupe d'un mode de réalisation d'un transistor vertical ;
les figures 2A à 2G sont des vues en coupe représentant des étapes d'un mode de réalisation d'un procédé de fabrication d'un transistor vertical ; et la figure 3 représente un exemple d'empilement de couches formées par épitaxies qui résulte en un canal illustré en figures 1 et 2G.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les contacts de grille, de drain et de source ne sont ni représentés ni décrits.
Dans la description qui suit, lorsque l'on fait référence à des termes tels que dessus, horizontal, vertical, etc., il est fait référence à l'orientation des éléments concernés dans les figures. Sauf précision contraire,
B15741 - 16-GR3-0699 les expressions approximativement, sensiblement, environ et de l'ordre de signifient à 10 % près, de préférence à 5 % près.
La figure 1 est une vue en coupe d'un mode de réalisation d'un transistor MOS vertical ayant des dimensions nanométriques le classant dans la catégorie des transistors quantiques. Un tel transistor est désigné par le sigle QVMOS, de l'anglais Quantic Vertical MOS.
On appelle ici transistor vertical un transistor dont les zones de source et de drain sont formées à partir de couches s'étendant l'une au-dessus de l'autre, parallèlement à une face principale d'un substrat semiconducteur.
Le transistor QVMOS comprend une zone de source 2 constituée d'une région fortement dopée de type N, formée sur ou dans un substrat semiconducteur 3, par exemple en silicium massif ou de type SOI (de l'anglais Silicon on Insulator). La zone de source 2 est recouverte d'une couche 6 d'isolant, par exemple de l'oxyde de silicium. Une ouverture 10 traverse la couche 6 d'isolant. L'ouverture 10 est remplie de matériau semiconducteur, par exemple du silicium, et comprend trois régions : une région 12 dopée N, une région 14 faiblement dopée P ou N, et une région 16 dopée N. Les régions 12 et 16 correspondent aux régions dites LDD (de l'anglais Low Drain Diffusion) dans un transistor MOS classique. La région 14, dopée P, constitue le canal proprement dit du transistor QVMOS représenté.
Les régions 12, 14 et 16 résultent d'épitaxies successives, ce qui permet de bien contrôler le niveau de dopage de la région 14 et de former des jonctions abruptes entre cette région 14 et les régions 12 et 16. La région 14 est quasiintrinsèque, c'est-à-dire, en fait, faiblement dopée de type P ou de type N, à un niveau de dopage inférieur à 10^-6 atomes/cm^. Les régions 12 et 16 sont par exemple dopées avec des atomes d'arsenic, à une concentration variant par exemple entre 10^-7 et 10^0 atomes/cm^.
Une zone de drain 17 en un matériau semiconducteur dopé de type N, par exemple en silicium, recouvre la structure et est
B15741 - 16-GR3-0699 en contact avec la région dopée N 16. Cette zone de drain 17 résulte d'une épitaxie et est monocristalline au niveau de son contact avec la région 16 et polycristalline ailleurs. Les zones de drain 17 et de source 2 sont par exemple dopées à l'arsenic, par exemple à une concentration par exemple supérieure à 10^9 atomes/cm^.
Deux portions 18 d'une couche de silicium polycristallin, dopé N à un niveau de dopage supérieur à 5.10^ atomes/cnhb s'étendent à l'intérieur de l'isolant 6, de chaque côté du canal. Le transistor QVMOS représenté ici est dit gateall-around, signifiant que son canal est au moins partiellement entouré de grilles. Chaque portion 18 constitue un conducteur de grille. Chaque portion 18 de conducteur de grille est séparée du canal 14 par une partie de la couche 6 constituant un isolant de grille. Chaque portion de grille 18 est isolée des zones de source 2 et de drain 17 par des parties de la couche 6 d'isolant. Les portions de grille 18 s'étendent suffisamment pour que des contacts soient pris au niveau de chaque grille, ces contacts étant normalement interconnectés.
Les portions de grille 18 ont par exemple une épaisseur inférieure à 7 nm, par exemple comprise entre 3,5 et 7 nm, cette épaisseur diminuant par exemple jusqu'à une valeur comprise entre 0,5 et 2 nm au voisinage du canal. La distance entre l'extrémité de chaque portion 18 de conducteur de grille et le canal, qui correspond à l'épaisseur de l'isolant de grille, est par exemple comprise entre 1 et 3 nm, par exemple 2,5 nm. Les parties de l'isolant 6 séparant les portions de grille 18 des zones de source et de drain, ont par exemple une épaisseur comprise entre 7 et 15 nm, par exemple 10 nm.
L'ouverture 10 traversant la couche 6 peut avoir une largeur, aussi appelée largeur de canal, comprise entre 7 et 13 nm, par exemple 10 nm. La longueur de canal, qui correspond à l'épaisseur de la région 14, est comprise entre 1 et 5 nm, par exemple environ 3 nm.
B15741 - 16-GR3-0699
Un tel transistor possède divers avantages. Un avantage de ce transistor est que le profil aminci des portions 18 de conducteurs de grille au voisinage du canal permet un excellent contrôle de ce canal et du nombre de charges qui le traversent quand la grille est commandée.
Un avantage de la formation du canal par épitaxies successives est que ceci permet un excellent contrôle des dimensions et du dopage du canal.
Les figures 2A à 2G sont des vues en coupe illustrant des étapes d'un mode de réalisation d'un procédé de fabrication d'un transistor QVMOS tel que celui illustré en figure 1.
La figure 2A représente le résultat d'étapes initiales de fabrication. Au cours de ces étapes initiales, une région 20 d'un substrat 22 semiconducteur, par exemple en silicium, est fortement dopée (à plus de 10^0 atomes/cm^) de manière à former une zone de source. La région 20 est recouverte des couches successives suivantes :
- une couche 24 d'isolant, par exemple de l'oxyde de silicium, d'épaisseur comprise par exemple entre 7 et 15 nm, par exemple 10 nm ;
- une couche conductrice 26, en silicium polycristallin dopé, d'épaisseur par exemple inférieure à 7 nm, par exemple comprise entre 3,5 et 7 nm ;
une couche 28 d'isolant, par exemple de 1'oxyde de silicium ;
et
une couche 30 d'isolant, par exemple du nitrure de silicium,
1 'isolant 30 étant sélectivement gravable par rapport à
l'isolant 28.
A l'étape dont le résultat est illustré en figure 2B, une cavité 32 a été creusée dans les couches d'isolants 30 et 28, de manière à atteindre la couche conductrice 26. L'ensemble de la structure est ensuite recouvert de façon conforme d'une couche 34 d'isolant. L'isolant 34 est par exemple de l'oxyde de silicium.
A l'étape dont le résultat est illustré en figure 2C, une couche intermédiaire d'isolant, par exemple du nitrure de
B15741 - 16-GR3-0699 silicium, est formée sur la structure. Des espaceurs 36, d'une hauteur approximativement égale à l'épaisseur de la couche 28 d'oxyde de silicium, sont formés sur les flancs de la cavité 32 par gravure anisotrope de la couche intermédiaire d'isolant. La couche 34 d'oxyde de silicium est ensuite éliminée, à l'exception des portions de cette couche 34 recouvertes par les espaceurs 36. Ainsi, une portion de la couche 26 de silicium polycristallin située entre les deux espaceurs 36 est découverte.
L'épaisseur de la couche intermédiaire de nitrure de silicium, l'épaisseur de la couche d'isolant 28, les dimensions de la cavité 32 ainsi que les dimensions des espaceurs 36 sont prévues de telle sorte que les espaceurs 36 soient séparés, au fond de la cavité 32, d'une distance comprise entre 7 et 13 nm, par exemple 10 nm.
A l'étape dont le résultat est illustré en figure 2D, la portion de la couche 26 de silicium polycristallin ayant été découverte à 1'étape précédente est gravée sur une partie de son épaisseur pour y former un évidement 38.
A l'étape dont le résultat est illustré en figure 2E, une oxydation thermique est effectuée. Dans l'évidement 38, l'oxydation se produit de manière isotrope. Le silicium polycristallin sous l'évidement 38 devient progressivement de l'oxyde de silicium. Cet oxyde de silicium s'étend jusqu'à rejoindre la couche d'oxyde de silicium 24, de manière à diviser la couche conductrice 26 en deux portions 18 qui constituent les conducteurs de grille du transistor QVMOS. Dans le même temps, l'oxydation se produit aussi de manière latérale, d'abord à partir des bords de l'évidement 38 et ensuite, au fur et à mesure de l'oxydation, sur toute la hauteur de la couche 26.
Après l'oxydation, l'épaisseur des portions 18 a diminué, par exemple jusqu'à une valeur comprise entre 0,5 et 2 nm, au voisinage de la zone d'oxydation, comme cela est représenté schématiquement, et les portions 18 sont en retrait par rapport à l'extrémité des espaceurs d'une distance comprise entre 1 et 3 nm, par exemple 2,5 nm. De plus, l'oxydation entraîne
B15741 - 16-GR3-0699 une augmentation du volume de la zone oxydée. L'oxyde de silicium remplit donc approximativement l'évidement 38 et atteint approximativement le fond de la cavité 32.
A l'étape dont le résultat est illustré en figure 2F, une cavité 40 atteignant la zone de source 20 est creusée dans l'oxyde en utilisant les espaceurs 36 comme masque de gravure. L'oxyde séparant l'ouverture 40 des portions de conducteur de grille 18 constitue l'isolant de grille du transistor QVMOS.
A l'étape dont le résultat est illustré en figure 2G, une couche 12 dopée de type N, une couche 14 dopée de type P, et une couche 16 dopée de type N, sont formées par des épitaxies successives dans l'ouverture 40 et par un recuit. Les régions 12 et 16 sont dopées de type N et constituent l'équivalent de régions dites LDD. Les régions 12 et 16 sont, de plus, séparées par la région 14 formant le canal proprement dit du transistor QVMOS. La région 14 est dopée de type P avec une concentration par exemple comprise entre ÎO^ et 10^-6 atomes/cm^.
Les espaceurs 36 et la couche 30 de nitrure de silicium sont ensuite retirés. La structure est recouverte d'une zone de drain 41 constituée par exemple de silicium fortement dopé de type N.
La figure 3 représente une façon particulière de réaliser les couches 12, 14 et 16.
Une première épitaxie est effectuée de manière à former une couche 42 de silicium dopée de type N, à l'arsenic. L'épaisseur de cette couche est comprise entre 4 et 8 nm, par exemple 6 nm. La concentration en atomes d'arsenic est sensiblement comprise entre ΙΟ^θ et 10^ atomes/cm^.
Une deuxième épitaxie est effectuée de manière à former une couche 44 de silicium dopée de type P, au bore, et comprenant du carbone. L'épaisseur de cette couche est comprise entre 1 et 3 nm, par exemple 2 nm. La concentration en atomes de bore est sensiblement comprise entre Ι.ΙΟ^θ et 5.1θ1θ atomes/cm^, par exemple 4.1θ1θ atomes/cm^ et la concentration en atomes de carbone est de l'ordre de 10^0 atomes/cm^.
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Une troisième épitaxie est effectuée de manière à former une couche 4 6 de silicium enrichi avec des atomes de carbone. L'épaisseur de cette couche est comprise entre 10 et 15 nm, par exemple 13 nm. La concentration en atomes de carbone est de l'ordre de 10^0 atomes/cm^.
Une quatrième épitaxie est effectuée de manière à former une couche 48 de silicium dopée de type P, au bore, et comprenant du carbone. L'épaisseur de cette couche est comprise entre 2 et 4 nm, par exemple 3 nm. La concentration en atomes de bore est sensiblement comprise entre Ι.ΙΟ^θ et 5.10^θ atomes/cm^, par exemple 4.10^θ atomes/cm^ et la concentration en atomes de carbone est de l'ordre de 10^0 atomes/cm^.
Une cinquième épitaxie est effectuée de manière à former une couche 50 de silicium dopée de type N, à l'arsenic. L'épaisseur de cette couche est comprise entre 4 et 8 nm, par exemple 6 nm. La concentration en atomes d'arsenic est sensiblement comprise entre 10^θ et 10^ atomes/cndU
Un recuit est par la suite effectué de manière à obtenir les régions 12, 14 et 16 décrites précédemment.
Un avantage du mode de réalisation présenté est qu'il présente un budget thermique similaire au budget thermique correspond à la réalisation de transistors MOS et bipolaires usuels. Ainsi, il est possible de fabriquer, sur une même tranche, ces différents types de transistors.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, il est possible d'inverser tous les types de dopage décrits.
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Claims (12)

  1. REVENDICATIONS
    1. Transistor vertical comprenant des portions (18) d'un conducteur de grille s'étendant dans une couche (6) d'isolant entre un drain (17 ; 41) et une source (2), de part et d'autre d'une région de canal (14) formée par épitaxie, l'épaisseur des portions (18) de conducteur de grille diminuant au voisinage de la région de canal (14).
  2. 2. Transistor vertical selon la revendication 1, dans lequel l'épaisseur de chaque portion (18) de conducteur de grille est sensiblement comprise entre 3,5 et 7 nm et est réduite à une valeur sensiblement comprise entre 0,5 et 2 nm au voisinage de la région de canal.
  3. 3. Transistor vertical selon la revendication 1 ou 2, dans lequel la longueur du canal est comprise entre 1 et 5 nm.
  4. 4. Transistor vertical selon l'une quelconque des revendications 1 à 3, dans lequel la largeur du canal est comprise entre 7 et 13 nm.
  5. 5. Procédé de fabrication d'un transistor vertical comprenant :
    implanter dans un substrat (22) une source ou un drain (20) ;
    déposer une première couche d'isolant (24) ;
    déposer un conducteur de grille (26) ;
    déposer une deuxième couche d'isolant (28) ;
    déposer une troisième couche d'isolant (30) ;
    graver une première cavité (32) dans les troisième (30) et deuxième (28) couches d'isolants jusqu'à atteindre le conducteur de grille (26) ;
    déposer une quatrième couche d'isolant (34) ;
    former des espaceurs (36) sur les flancs de la cavité (32) ;
    graver les parties des deuxième (28) et quatrième couches (34) d'isolant non recouvertes par les espaceurs (36) et la troisième couche d'isolant (30) ;
    B15741 - 16-GR3-0699 oxyder le conducteur de grille (26) entre les espaceurs (36) ;
    graver une deuxième cavité (40) entre les espaceurs (36) jusqu'à atteindre le substrat (22) ;
    former le canal (14) dans la deuxième cavité (40) par épitaxie ; et former le drain ou la source (41) sur la structure.
  6. 6. Procédé selon la revendication 5, dans lequel les première (24), deuxième (28) et quatrième couches (34) d'isolant sont en oxyde de silicium.
  7. 7. Procédé selon la revendication 5 ou 6, dans lequel le conducteur de grille (26) est en silicium polycristallin dopé.
  8. 8. Procédé selon l'une quelconque des revendications 5 à 7, dans lequel la troisième couche d'isolant (30) et les espaceurs (36) sont en nitrure de silicium.
  9. 9. Procédé selon l'une quelconque des revendications 5 à 8, dans lequel la formation du canal (14) comprend :
    former par épitaxie une première couche dopée de type N (42) ;
    former par épitaxie une première couche dopée de type P (44) ;
    former par épitaxie une couche non dopée (46) ; former par épitaxie une seconde couche dopée de type P (48) ;
    former par épitaxie une seconde couche dopée de type N (50) ; et effectuer un recuit.
  10. 10. Procédé selon la revendication 9, dans lequel les couches (42, 50) dopées de type N sont des couches de silicium dopée par des atomes d'arsenic.
  11. 11. Procédé selon la revendication 9 ou 10, dans lequel les couches (44, 48) dopées de type P sont des couches de silicium dopées par des atomes de bore et contenant du carbone.
    B15741 - 16-GR3-0699
  12. 12. Procédé selon l'une quelconque des revendications 9 à 11, dans lequel la couche (46) non dopée est une couche de silicium enrichie par des atomes de carbone.
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