FR3063834A1 - Procede de fabrication d'un dispositif semi-conducteur tridimensionnel - Google Patents

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Abstract

L'invention concerne un procédé de fabrication d'un dispositif semi-conducteur tridimensionnel, comprenant : - la fourniture d'un substrat donneur comprenant un substrat de base (24) et un empilement (200) des couches successives suivantes, à partir du substrat de base : - une couche (22) semi-conductrice monocristalline, - une couche diélectrique (21), - une couche (20) dite de grille arrière, - la fourniture d'un substrat support (1) comprenant un circuit électronique (10), - le collage du substrat donneur (2) sur le substrat support (1), - le transfert de l'ensemble de l'empilement (200) sur le substrat support, - la structuration dudit empilement afin d'y former au moins un composant électronique.

Description

DOMAINE DE L'INVENTION
La présente invention concerne un procédé de fabrication d’un dispositif semiconducteur tridimensionnel (3D) qui comprend au moins un circuit électronique et une structure semi-conductrice permettant de former au moins un composant électronique sur le circuit électronique.
ETAT DE LA TECHNIQUE
Des méthodes d’intégration des dispositifs électroniques en trois dimensions ont été développées afin d’empiler des circuits électroniques en les reliant par des interconnexions verticales (c’est-à-dire perpendiculaires à la surface principale des substrats dans lesquels sont formés ces circuits) et ainsi bénéficier d’une diminution de la surface des dispositifs, développer de nouvelles fonctionnalités ou améliorer leurs performances.
Une telle intégration est cependant limitée par plusieurs contraintes.
D’une part, les circuits électroniques déjà formés et notamment les interconnexions sont sensibles à la température. La formation d’un nouveau circuit sur un circuit existant suppose donc de n’utiliser que des procédés requérant un budget thermique modéré. En outre, le choix de matériaux adaptés à ces procédés est limité.
D’autre part, si un report successif de différentes couches sur un circuit existant est envisagé, le problème de l’alignement des composants présents dans ces différentes couches se pose.
Enfin, si un report successif de différentes couches sur un circuit existant est envisagé, le problème de la qualité cristalline, de la présence de films diélectriques insérés et de la qualité des interfaces entre ces matériaux, pouvant possiblement impacter la performance des nouveaux circuits créés, se pose également.
Pour diverses applications, il serait souhaitable de former, sur un circuit électronique préalablement fabriqué, une structure comprenant successivement, à partir dudit circuit électronique, une couche dite de grille arrière, une couche diélectrique et une couche semi-conductrice monocristalline dans laquelle il sera possible de former au moins un composant électronique.
Le circuit électronique est formé dans un substrat support pouvant comprendre des composants planaires ou non planaires, tels que des transistors FinFET, des capacités (« capacitor » selon la terminologie anglo-saxonne), des composants radiofréquence (RF), des composants analogiques, photoniques, etc.
La couche semi-conductrice monocristalline est destinée à former le canal d’un composant électronique, et éventuellement également la source et le drain dudit composant au moyen d’un dopage localisé. Ce composant peut notamment être, selon les applications visées, un transistor planaire ou un transistor non planaire par exemple de type FinFET.
La couche de grille arrière est destinée à contrôler le composant électronique par la face arrière (i.e. du côté de la couche diélectrique) de la couche semi-conductrice monocristalline.
La couche diélectrique est destinée à assurer une isolation électrique entre la couche de grille arrière et la couche semi-conductrice monocristalline.
Les matériaux de ces différentes couches sont choisis selon la fonction du composant électronique à former. Leur choix et leurs propriétés électriques sont critiques pour obtenir les performances souhaitées du composant électronique créé. L’art antérieur s’avère souvent limité tant dans le choix de ces matériaux que dans la possibilité de réaliser un empilement de plusieurs matériaux sans altérer leur qualité, la qualité de leurs interfaces et sans nécessiter plusieurs transferts successifs qui s’avéreraient économiquement coûteux et techniquement impossibles (problématiques de multiples traitements thermiques, d’alignements des couches, etc.).
Compte tenu des contraintes exposées plus haut, il se pose le problème de pouvoir bénéficier du plus grand choix possible de matériaux pour former ce composant électronique en fonction des caractéristiques finales souhaitées, en garantissant les propriétés des matériaux nécessaires pour créer ce composant électronique (qualité cristalline, défectivité, uniformité d’épaisseur des couches), sans risquer d’endommager le circuit électronique existant ni créer de défauts d’alignement dans la structure.
EXPOSE DE L'INVENTION
Un but de l’invention est donc de concevoir un procédé de fabrication d’un dispositif semi-conducteur tridimensionnel comprenant un circuit électronique et une structure destinée à former au moins un composant électronique sur le circuit électronique, permettant d’offrir un plus grand choix de matériaux que les procédés d’intégration existants, tout en étant compatible avec le budget thermique accepté par le circuit électronique, en procurant un bon alignement de la structure, et en garantissant les caractéristiques nécessaires à la fabrication dudit composant électronique.
A cet effet, l’invention propose un procédé de fabrication d’un dispositif semiconducteur tridimensionnel, comprenant :
- la fourniture d’un substrat donneur comprenant un substrat de base et un empilement des couches successives suivantes, à partir du substrat de base :
- une couche semi-conductrice monocristalline,
- une couche diélectrique,
- une couche dite de grille arrière,
- la fourniture d’un substrat support comprenant un circuit électronique,
- le collage du substrat donneur sur le substrat support,
- le transfert de l’ensemble de l’empilement sur le substrat support,
- la structuration dudit empilement afin d’y former au moins un composant électronique.
Selon un mode de réalisation, le transfert de l’empilement sur le substrat support comprend : avant l’étape de collage, une étape de formation d’une zone de fragilisation dans le substrat de base et, après l’étape de collage, une étape de détachement du substrat donneur le long de la zone de fragilisation.
De manière avantageuse, la formation de la zone de fragilisation dans le substrat de base est réalisée par implantation d’espèces atomiques au travers de l’empilement.
Selon une forme d’exécution, le procédé peut comprendre, après l’étape de transfert, une étape de finition comprenant un traitement thermique de lissage de la surface de la couche semi-conductrice monocristalline.
Selon un autre mode de réalisation, le transfert de l’empilement sur le substrat support comprend un retrait de matière du substrat de base par la face opposée au substrat support.
L’empilement peut comprendre, entre la couche semi-conductrice monocristalline et le substrat de base, une couche d’arrêt de gravure en un matériau permettant une gravure sélective vis-à-vis du matériau de la couche semi-conductrice monocristalline.
Selon un mode de réalisation, le transfert de l’empilement comprend une gravure sélective de la couche d’arrêt de gravure de sorte à exposer la couche semi-conductrice monocristalline.
De manière alternative, le transfert de l’empilement comprend successivement une gravure sélective du substrat de base vis-à-vis de la couche d’arrêt de gravure, puis une gravure sélective de la couche d’arrêt de gravure de sorte à exposer la couche semiconductrice monocristalline.
Le procédé peut en outre comprendre une étape de retrait de matière du substrat de base avant la mise en oeuvre de la (les) étape(s) gravure(s) sélective(s).
Selon un mode de réalisation, le procédé comprend en outre un traitement thermique à une température choisie pour renforcer l’interface de collage entre le substrat donneur et le substrat support sans détériorer les caractéristiques du circuit électronique.
Ledit traitement thermique est avantageusement mis en oeuvre à une température inférieure ou égale à 1100°C, de préférence inférieure ou égale à 400°C.
Selon une forme d’exécution, le procédé comprend, après le transfert de l’empilement, la formation d’une couche de protection sur la couche semi-conductrice monocristalline.
Le procédé peut en outre comprendre une étape de formation d’une connexion électrique entre le composant formé à partir de l’empilement et le circuit électronique.
La couche de grille arrière comprend avantageusement un matériau choisi parmi : silicium monocristallin, silicium polycristallin, silicium contraint, silicium-germanium, silicium Trap Rich, ces matériaux pouvant être dopés et inclure un composé métallique tel que TiN, TaN, TaSiN, W éventuellement associé (TiN/W, TiN/Silicium dopé, ...).
La couche diélectrique comprend de préférence un matériau choisi parmi : dioxyde de silicium (SiO2), nitrure de silicium (Si3N4), matériau à haute constante diélectrique.
La couche semi-conductrice monocristalline comprend avantageusement un matériau parmi : silicium, silicium-germanium, silicium contraint, SiC, GaN ou un autre matériau lll-V, contraint ou non contraint.
Par ailleurs, la couche semi-conductrice monocristalline peut présenter un dopage localisé.
Selon un mode de réalisation, le composant électronique est planaire.
Selon un autre mode de réalisation, le composant électronique est non planaire.
Eventuellement, après la formation dudit composant électronique, on met en oeuvre les étapes du procédé décrit ci-dessus pour former un nouveau composant électronique sur le composant électronique déjà formé.
DESCRIPTION DES FIGURES
D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée qui va suivre, en référence aux dessins annexés sur lesquels :
- la figure 1 est une vue en coupe d’un dispositif susceptible d’être obtenu grâce à l’invention,
- la figure 2 est une vue en coupe d’un substrat support comprenant un circuit électronique,
- la figure 3A est une vue en coupe d’un substrat donneur selon un mode de réalisation,
- la figure 3B est une vue en coupe du substrat donneur de la figure 3A, dans lequel une zone de fragilisation a été formée,
- les figures 3C et 3D illustrent des étapes du procédé de fabrication du dispositif selon un mode de réalisation, mettant en oeuvre le substrat donneur de la figure 3B,
- la figure 4A est une vue en coupe d’un substrat donneur selon un autre mode de réalisation de l’invention,
- les figures 4B et 4C illustrent des étapes du procédé de fabrication du dispositif selon un mode de réalisation, mettant en oeuvre le substrat donneur de la figure 4A,
- la figure 5A est une vue en coupe du substrat donneur de la figure 4A, dans lequel une zone de fragilisation a été formée,
- les figures 5B et 5C illustrent des étapes du procédé de fabrication du dispositif selon un mode de réalisation, mettant en oeuvre le substrat donneur de la figure 5A,
- la figure 6 est une vue en coupe du dispositif obtenu à l’issue du procédé décrit aux figures 3A-3D, 4A-4C et 5A-5C,
- la figure 7 illustre la formation d’une couche de protection sur le dispositif de la figure 6,
- la figure 8 illustre une étape de structuration du dispositif de la figure 6 en vue de former un composant électronique,
- les figures 9 et 11 illustrent des étapes successives de structuration du dispositif de la figure 8 en vue de former un composant électronique planaire,
- les figures 10 et 12 illustrent des étapes successives de structuration du dispositif de la figure 8 en vue de former un composant électronique non planaire
- la figure 13 est une vue de dessus d’un composant électronique planaire après formation de contacts électriques sur sa surface.
Pour des raisons de lisibilité des figures, les différentes couches ne sont pas nécessairement représentées à l’échelle.
DESCRIPTION DETAILLEE DE MODES DE REALISATION DE L'INVENTION
La figure 1 illustre un dispositif susceptible d’être obtenu par le procédé selon un mode de réalisation de l’invention. Ce dispositif est représenté dans un état intermédiaire de structuration en vue de former un composant électronique sur un circuit électronique.
Ce dispositif comprend un circuit électronique 10 préalablement fabriqué dans un substrat support 1.
Le circuit électronique 10 peut comprendre des composants électroniques planaires ou non planaires, tels que des transistors FinFET, des capacités, des composants radiofréquence (RF), des composants analogiques, photoniques, etc.
Sur le substrat support 1 est agencée une structure comprenant successivement, à partir de la surface du substrat support, une couche 20 dite de grille arrière, une couche diélectrique 21 et une couche semi-conductrice monocristalline 22.
Eventuellement, la couche semi-conductrice monocristalline 22 est recouverte d’une couche de protection 23, par exemple en un matériau diélectrique, afin de protéger la couche 22 lors de la fabrication du composant électronique.
La couche semi-conductrice monocristalline 22 est destinée à former le canal d’un composant électronique, et éventuellement également la source et le drain dudit composant au moyen d’un dopage localisé. Ce composant peut notamment être, selon les applications visées, un transistor planaire ou un transistor non planaire, par exemple de type FinFET. De manière avantageuse, la couche 22 comprend un matériau parmi : silicium, silicium-germanium, silicium contraint, SiC, GaN ou autre matériau lll-V.
La couche de grille arrière 20 est destinée à contrôler le composant électronique par la face arrière (i.e. du côté de la couche diélectrique 21) de la couche semi-conductrice monocristalline 22. Selon l’application visée, la couche 20 comprend avantageusement un matériau choisi parmi : silicium monocristallin, silicium polycristallin, silicium contraint, silicium-germanium, silicium à piégeage de charges («Trap Rich »), ces matériaux pouvant éventuellement être dopés, un composé métallique tel que TiN, TaN, TaSiN, W, voire un empilement d’au moins deux couches des matériaux susmentionnés (par exemple TiN/W, TiN/silicium dopé, ...). L’épaisseur de ladite couche 20 est typiquement comprise entre 20 et 1000 nm si elle est utilisée comme grille arrière, et entre 5 et 50 nm si elle est composée d’un alliage métallique.
La couche diélectrique 21 est destinée à assurer une isolation électrique entre la couche 20 de grille arrière et la couche semi-conductrice monocristalline 22. La couche 21 comprend typiquement un matériau choisi parmi : dioxyde de silicium (SiO2), nitrure de silicium (Si3N4), matériau à haute constante diélectrique (« high k » selon la terminologie anglo-saxonne). L’épaisseur de ladite couche 21 est typiquement comprise entre 1 et 100 nm.
On va maintenant décrire différents modes de mise en œuvre d’un procédé permettant de former le dispositif représenté sur la figure 1.
En référence à la figure 2, on fournit un substrat support 1 dans lequel un circuit électronique 10 a été préalablement formé. On ne décrira donc pas le procédé de fabrication dudit circuit électronique, qui fait appel à des techniques connues de l’homme du métier.
En référence à la figure 3A, on fournit un substrat donneur 2 comprenant un substrat de base 24 et, sur ledit substrat de base, un empilement 200 comprenant successivement, à partir du substrat de base : une couche semi-conductrice monocristalline 22, la couche diélectrique 21, la couche de grille arrière 20.
Le substrat de base 24 peut être massif ou constitué d’un empilement de matériaux différents. Ledit substrat 24 a essentiellement une fonction de support mécanique de l’empilement 200.
Le substrat donneur 2 peut être formé par dépôts ou par épitaxies successifs des couches 22 à 20 sur le substrat de base 24. Les techniques de création de couches adaptées en fonction du matériau et de la nature cristalline de chaque couche sont bien connues de l’homme du métier et ne nécessitent donc pas de description détaillée. On dispose ainsi d’un vaste choix de matériaux pour réaliser l’empilement, dont le mode de préparation tient compte des exigences de qualité cristalline et de défectivité des différentes couches.
Eventuellement, comme illustré sur la figure 3B, une zone de fragilisation 220 est formée dans le substrat de base, afin de délimiter la couche semi-conductrice monocristalline 22 à transférer sur le substrat support. De manière connue en elle-même, la zone de fragilisation 220 est formée par implantation d’espèces atomiques au travers de l’empilement, par exemple d’hydrogène et/ou d’hélium, l’homme du métier étant à même de déterminer l’énergie d’implantation appropriée pour former la zone de fragilisation à la profondeur voulue au sein du substrat donneur 2. De préférence, la zone de fragilisation est formée dans une couche constituée du matériau de la couche 22 et présentant une épaisseur supérieure à celle de la couche 22.
En référence à la figure 3C, on colle le substrat donneur 2 sur le substrat support 1, la couche de grille arrière 20 étant à l’interface avec le circuit électronique 10. Eventuellement, bien que non représentée, une couche de collage peut être prévue entre les substrats 1 et 2.
En référence à la figure 3D, on détache le substrat de base le long de la zone de fragilisation 220, selon le procédé Smart Cut™ bien connu. Ce détachement peut être initié par une force mécanique, ou encore une action chimique et/ou thermique.
Ce détachement a pour effet de transférer, en une seule étape, l’ensemble de l’empilement 200 sur le substrat support 1. On évite ainsi des défauts d’alignement entre les différentes couches formant l’empilement, ainsi que la défectivité des couches qui serait générée par des transferts successifs des différentes couches. Par ailleurs, on minimise le coût de l’étape de transfert.
A l’issue de ce détachement, la surface libre 221 de la couche semi-conductrice monocristalline présente une rugosité significative (dont l’amplitude a été exagérée sur la figure 3D) non compatible avec la formation d’un composant électronique.
On met donc en oeuvre un traitement de finition de la surface 221, pour d’une part guérir les défauts liés à l’implantation et rendre à la couche semi-conductrice monocristalline les propriétés électriques requises pour le fonctionnement du composant électronique, et d’autre part obtenir une bonne qualité de la surface de la couche semiconductrice monocristalline, en termes de rugosité, de défectivité et d’uniformité de l’épaisseur. Ce traitement de finition implique également un amincissement de la couche semi-conductrice monocristalline 22 jusqu’à l’épaisseur souhaitée pour la fabrication du composant électronique. Si le circuit électronique supporte un budget thermique suffisant, la finition peut comprendre un traitement thermique de lissage de la surface 221, notamment un traitement thermique rapide (RTA, acronyme du terme anglo-saxon « Rapid Thermal Anneal »).
Les figures 4A-4C illustrent des étapes d’un autre mode de réalisation du procédé de fabrication selon l’invention.
Par rapport au substrat donneur illustré sur la figure 3A, le substrat donneur 2 illustré sur la figure 4A comprend une couche 25 d’arrêt de gravure intercalée entre le substrat de base 24 et la couche semi-conductrice monocristalline 22. Ladite couche d’arrêt de gravure 25 fait alors partie de l’empilement 200.
Le matériau de la couche 25 est choisi pour permettre une gravure sélective de ladite couche 25 par rapport à la couche 22. Par exemple, si la couche 22 est en silicium, la couche 25 d’arrêt de gravure peut être en silicium-germanium. Ladite couche d’arrêt de gravure peut être formée par dépôt ou épitaxie lors de la formation de l’empilement 200 sur le substrat de base 24. Comme on le verra plus bas, l’utilisation d’une telle couche d’arrêt de gravure est particulièrement avantageuse lorsque le circuit électronique agencé dans le substrat support ne supporte qu’un budget thermique modéré, par exemple lorsque les interconnexions sont réalisées en cuivre.
En référence à la figure 4B, le substrat donneur 2 est collé sur le substrat support 1, la couche de grille arrière 20 étant à l’interface avec le circuit électronique 10.
En référence à la figure 4C, on retire de la matière du substrat de base 24 jusqu’à atteindre la couche 25 d’arrêt de gravure. Ce retrait de matière est typiquement effectué par une gravure sèche, éventuellement combinée à une gravure humide ou mécanochimique. Ceci permet de transférer l’ensemble de l’empilement 200 sur le substrat support.
On retire alors ladite couche 25 au moyen d’une gravure chimique sélective vis-à-vis de la couche semi-conductrice monocristalline 22. Par exemple, si la couche 22 est en silicium et que la couche 25 est en silicium-germanium , on utilise une solution de gravure à base d’acides acétique et fluorhydrique. On obtient alors le dispositif illustré sur la figure 6.
Par rapport au mode de réalisation des figures 3A-3C, un avantage de ce mode de transfert de l’empilement sur le substrat support est qu’il ne met pas en œuvre d’étape impliquant un budget thermique important. En effet, compte tenu du fait que la couche semi-conductrice monocristalline a été formée par épitaxie sur la couche d’arrêt de gravure sous-jacente lors de la fabrication du substrat donneur, la qualité cristalline de la couche 22 au niveau de l’interface avec la couche 25 est bonne et compatible avec la formation d’un composant électronique, rendant ainsi inutile un traitement thermique de lissage.
Les figures 5B-5C illustrent une variante du procédé décrit en référence aux figures 4B-4C.
On part d’un substrat donneur 2 similaire à celui de la figure 4A, c’est-à-dire comprenant une couche 25 d’arrêt de gravure entre le substrat de base 24 et la couche semi-conductrice monocristalline 22. Ladite couche d’arrêt de gravure est incluse dans l’empilement 200.
Comme illustré sur la figure 5A, une zone de fragilisation 220 est formée dans le substrat de base 24. De manière connue en elle-même, la zone de fragilisation 220 est formée par implantation d’espèces atomiques au travers de l’empilement, par exemple d’hydrogène et/ou d’hélium, l’homme du métier étant à même de déterminer l’énergie d’implantation appropriée pour former la zone de fragilisation à la profondeur voulue au sein du substrat donneur 2.
En référence à la figure 5B, on colle le substrat donneur 2 sur le substrat support 1.
En référence à la figure 5C, on détache le substrat de base le long de la zone de fragilisation 220, selon le procédé Smart Cut™ bien connu. Ce détachement peut être initié par une force mécanique, ou encore une action chimique ou thermique.
Ce détachement a pour effet de transférer, en une seule étape, l’ensemble de l’empilement 200 sur le substrat support 1. On évite ainsi des défauts d’alignement entre les différentes couches formant l’empilement et cette technique offre une excellente qualité du point de vue des films, des interfaces entre les différentes couches et de leur topologie.
A l’issue de ce détachement, la surface libre 225 présente une certaine rugosité, dont l’amplitude a été exagérée sur la figure 5C.
Pour exposer la couche semi-conductrice monocristalline, on met avantageusement en oeuvre deux étapes successives de gravure sélective : une première étape de gravure sélective du reliquat du substrat de base 24 vis-à-vis de la couche d’arrêt de gravure 25, puis une gravure sélective de la couche d’arrêt de gravure 25 vis-à-vis de la couche semiconductrice monocristalline 22. Comme indiqué plus haut, un avantage de ce mode de transfert de l’empilement sur le substrat support est qu’il ne met pas en oeuvre d’étape impliquant un budget thermique important. En effet, compte tenu du fait que la couche semi-conductrice monocristalline a été formée par épitaxie sur la couche d’arrêt de gravure sous-jacente lors de la fabrication du substrat donneur, la qualité cristalline de la couche 22 au niveau de l’interface avec la couche 25 est bonne et compatible avec la formation d’un composant électronique, rendant ainsi inutile un traitement thermique de lissage.
Quel que soit le procédé de fabrication employé, on obtient, à l’issue du transfert de l’empilement sur le substrat support et d’éventuels traitements de finition de la surface de la couche semi-conductrice monocristalline, le dispositif intermédiaire illustré à la figure 6.
De manière avantageuse, lors du collage du substrat donneur sur le substrat support ou lors d’une étape ultérieure du procédé, on procède à un traitement thermique de renforcement de l’étape de collage. Le budget thermique apporté par ce traitement est déterminé en fonction de la nature des couches présentes au sein de l’ensemble du ίο substrat support et du substrat donneur. La température appliquée doit être suffisamment basse pour ne pas détériorer les caractéristiques du circuit électronique ou des couches de l’empilement.
Ainsi, par exemple, dans le cas où le circuit électronique comprend des interconnexions à base de cuivre, on mettra de préférence en œuvre un traitement thermique à une température inférieure ou égale à 400°C.
Dans le cas où le circuit électronique comprend des interconnexions à base de tungstène ou de tantale, on pourra mettre en œuvre un traitement thermique à une température allant jusqu’à 900°C, sous réserve que les différentes couches présentes au sein de l’ensemble du substrat support et du substrat donneur supportent une telle température et/ou la durée de son application.
Le dispositif intermédiaire illustré à la figure 6 sert de base à la formation d’au moins un composant électronique à partir de l’empilement transféré sur le circuit électronique. Des étapes du procédé de formation dudit composant sont illustrées aux figures 7 à 15. Sur les figures 8 à 14, la partie de gauche est une vue en coupe du dispositif et la partie de droite une vue de dessus (i.e. du côté de la couche semi-conductrice monocristalline 22).
Selon une première étape optionnelle (cf. figure 7), on dépose sur la surface de la couche semi-conductrice monocristalline 22 une couche de protection 23.
Ladite couche 23 est avantageusement en un matériau diélectrique (par exemple de l’oxyde de silicium) et peut être déposée par un procédé tel que le dépôt chimique en phase vapeur assisté par plasma (PECVD, acronyme du terme anglo-saxon « PlasmaEnhanced Chemical Vapor Déposition). L’épaisseur de la couche 23 est typiquement comprise entre 10 et 100 nm.
En référence à la figure 8, on procède ensuite à une structuration de l’empilement afin de préparer la formation du composant électronique.
Cette structuration comprend typiquement une ou plusieurs étapes de masquage et de gravure de la couche de grille arrière 20, de la couche diélectrique 21, de la couche semi-conductrice monocristalline 22 et le cas échéant de la couche de protection 23, afin de définir les contours de chacune de ces couches en vue d’individualiser le composant électronique à former.
A l’étape illustrée à la figure 8, les couches 20 à 23 ont été gravées à leur périphérie, de sorte que leurs bords respectifs soient coplanaires.
D’autres étapes de structuration, comprenant notamment le dopage de certaines parties du substrat, la formation des éléments constitutifs des composant électroniques à créer (espacements (« spacers » selon la terminologie anglo-saxonne), sources, drains, ...) sont mises en œuvre selon le type de composant électronique à former.
Ainsi, dans le cas où l’on souhaite former un composant planaire, la couche semiconductrice monocristalline 22 et le cas échéant la couche de protection 23 sont à nouveau gravées à leur périphérie, de sorte qu’elles présentent une superficie plus faible que celle de la couche de grille arrière 20 et de la couche diélectrique 21 sur lesquelles elles reposent (cf. figure 9). A cet égard, la couche diélectrique 21 sert de couche d’arrêt de gravure lors de la gravure des couches 22 et 23.
Dans le cas où l’on souhaite former un composant non planaire, tel qu’un transistor FinFET, on forme dans la couche semi-conductrice monocristalline 22 et le cas échéant la couche de protection 23 une pluralité d’ailettes parallèles 3 (cf. figure 10).
Ensuite, la couche de protection 23 est retirée, une couche diélectrique de grille 26 et une électrode de grille avant 27 est déposée sur la couche semi-conductrice monocristalline. Les couches semi-conductrice monocristalline 22, l’électrode de grille avant 26 et le diélectrique de grille 27 sont structurés au moyen de masquage et de gravure en fonction de la géométrie souhaitée pour le composant électronique (cf. figure 11 pour un exemple de composant planaire et figure 12 pour un exemple de composant non planaire).
Après création des oxydes ou nitrures destinés à former les espacements permettant d’isoler électriquement l’électrode de grille, des régions 28 de source et de drain peuvent être formées dans la couche semi-conductrice monocristalline 22, par exemple par épitaxie sélective avec dopage in situ, mise en oeuvre à basse température. Ces dopants peuvent être activés par exemple par des techniques de recuit par laser, déjà connues de l’homme de l’art. Dans le cas de transistor « junction less », les régions correspondant aux sources, drains et canal de conduction seront généralement fortement dopées (à des doses typiquement supérieures à 1e18 at/cm3) préalablement au transfert de la couche 22.
Enfin, des contacts électriques sont agencés dans la couche de grille avant 27, les régions de source et drain 28, et la couche 20 de grille arrière afin de permettre de contrôler le composant électronique, en appliquant notamment une tension électrique au niveau de la grille arrière (cf. figure 13 dans le cas d’un composant planaire).
Le cas échéant, le procédé comprend également une étape de formation d’une connexion électrique entre le composant formé à partir de l’empilement et le circuit électronique.
Le procédé peut être réitéré autant de fois que nécessaire pour empiler des composants électroniques ainsi formés.
Il va de soi que les exemples de composants électroniques décrits plus haut sont donnés uniquement à titre d’illustration et n’ont aucun caractère limitatif.

Claims (20)

  1. REVENDICATIONS
    1. Procédé de fabrication d’un dispositif semi-conducteur tridimensionnel, comprenant :
    - la fourniture d’un substrat donneur comprenant un substrat de base (24) et un empilement (200) des couches successives suivantes, à partir du substrat de base :
    - une couche (22) semi-conductrice monocristalline,
    - une couche diélectrique (21),
    - une couche (20) dite de grille arrière,
    - la fourniture d’un substrat support (1) comprenant un circuit électronique (10),
    - le collage du substrat donneur (2) sur le substrat support (1),
    - le transfert de l’ensemble de l’empilement (200) sur le substrat support,
    - la structuration dudit empilement afin d’y former au moins un composant électronique.
  2. 2. Procédé selon la revendication 1, dans lequel le transfert de l’empilement (200) sur le substrat support (1) comprend : avant l’étape de collage, une étape de formation d’une zone de fragilisation (220) dans le substrat de base (24) et, après l’étape de collage, une étape de détachement du substrat donneur (2) le long de la zone de fragilisation (220).
  3. 3. Procédé selon la revendication 2, dans lequel la formation de la zone de fragilisation (220) dans le substrat de base (24) est réalisée par implantation d’espèces atomiques au travers de l’empilement (200).
  4. 4. Procédé selon l’une des revendications 2 ou 3, comprenant, après l’étape de transfert, une étape de finition comprenant un traitement thermique de lissage de la surface (221) de la couche semi-conductrice monocristalline (22).
  5. 5. Procédé selon la revendication 1, dans lequel le transfert de l’empilement (200) sur le substrat support (1) comprend un retrait de matière du substrat de base (24) par la face opposée au substrat support (1).
  6. 6. Procédé selon l’une des revendications 1 à 5, dans lequel l’empilement (200) comprend, entre la couche semi-conductrice monocristalline (2) et le substrat de base (24), une couche d’arrêt de gravure (25) en un matériau permettant une gravure sélective vis-à-vis du matériau de la couche semi-conductrice monocristalline.
  7. 7. Procédé selon la revendication 6, dans lequel le transfert de l’empilement (200) comprend une gravure sélective de la couche (25) d’arrêt de gravure de sorte à exposer la couche semi-conductrice monocristalline (22).
  8. 8. Procédé selon la revendication 6, dans lequel le transfert de l’empilement comprend successivement une gravure sélective du substrat de base (24) vis-à-vis de la couche (25) d’arrêt de gravure, puis une gravure sélective de la couche (25) d’arrêt de gravure de sorte à exposer la couche semi-conductrice monocristalline (22).
  9. 9. Procédé selon l’une des revendications 7 ou 8, comprenant une étape de retrait de matière du substrat de base avant la mise en oeuvre de la (les) étape(s) gravure(s) sélective(s).
  10. 10. Procédé selon l’une des revendications 1 à 9, comprenant en outre un traitement thermique à une température choisie pour renforcer l’interface de collage entre le substrat donneur (2) et le substrat support (1) sans détériorer les caractéristiques du circuit électronique (10).
  11. 11. Procédé selon la revendication 10, selon lequel ledit traitement thermique est mis en oeuvre à une température inférieure ou égale à 1100°C, de préférence inférieure ou égale à 400°C.
  12. 12. Procédé selon l’une des revendications 1 à 11, comprenant, après le transfert de l’empilement, la formation d’une couche (23) de protection sur la couche semiconductrice monocristalline (22).
  13. 13. Procédé selon l’une des revendications 1 à 12, comprenant en outre une étape de formation d’une connexion électrique entre le composant formé à partir de l’empilement et le circuit électronique.
  14. 14. Procédé selon l’une des revendications 1 à 13, dans lequel la couche (20) de grille arrière comprend un matériau choisi parmi : silicium monocristallin, silicium polycristallin, silicium contraint, silicium-germanium, silicium Trap Rich, ces matériaux pouvant être dopés et inclure un composé métallique tel que TiN, TaN, TaSiN, W éventuellement associé (TiN/W, TiN/Silicium dopé, ...).
  15. 15. Procédé selon l’une des revendications 1 à 14, dans lequel la couche diélectrique (21) comprend un matériau choisi parmi : dioxyde de silicium (SiO2), nitrure de silicium (Si3N4), matériau à haute constante diélectrique.
  16. 16. Procédé selon l’une des revendications 1 à 15, dans lequel la couche semiconductrice monocristalline (22) comprend un matériau parmi : silicium, siliciumgermanium, silicium contraint, SiC, GaN ou un autre matériau lll-V, contraint ou non
    5 contraint.
  17. 17. Procédé selon la revendication 16, dans lequel la couche semi-conductrice monocristalline (22) présente un dopage localisé.
    10
  18. 18. Procédé selon l’une des revendications 1 à 17, dans lequel ledit composant électronique est planaire.
  19. 19. Procédé selon l’une des revendications 1 à 17, dans lequel ledit composant électronique est non planaire.
  20. 20. Procédé selon une des revendications 1 à 19, après la formation dudit composant électronique, on met en oeuvre les étapes du procédé selon la revendication 1 pour former un nouveau composant électronique sur le composant électronique déjà formé.
    101/9
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