FR3042907A1 - Procede de fabrication d'un dispositif a transistors mos - Google Patents

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Dominique Golanski
Francois Andrieu
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Abstract

L'invention concerne un procédé de fabrication de transistors MOS basse tension (NMOSLV, PMOSLV) et haute tension (NMOSHV, PMOSHV) d'un premier et d'un deuxième type, comprenant : prévoir une couche semiconductrice (1) ; former des empilements de grille (7, 9) ; former des premiers espaceurs (15A) en un premier isolant ; former des deuxièmes espaceurs (17A) en un deuxième isolant ; retirer les deuxièmes espaceurs (17A) des transistors LV (NMOSLV, PMOSLV) ; à l'emplacement de chaque transistor du premier type (NMOSLV, NMOSHV), graver le premier isolant en laissant en place tous les espaceurs (15A, 17A) ; faire croître un premier matériau semiconducteur (23) du premier type ; déposer une couche (25) du premier isolant ; à l'emplacement de chaque transistor du deuxième type (PMOSLV, PMOSHV), graver le premier isolant en laissant en place tous les espaceurs (15A, 17A) ; et faire croître un deuxième matériau semiconducteur (29) du deuxième type.

Description

PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À TRANSISTORS MOS
Domaine
La présente demande concerne un procédé de fabrication d'un dispositif comprenant des transistors MOS dont les régions de source et de drain sont épaissies/surélevées par épitaxie à partir d'une couche serai conductrice.
Exposé de l'art antérieur
Dans un dispositif comprenant des transistors MOS fornés à partir d'une couche semiconductrice de type SOI, ("semiconductor on insulator" - semiconducteur sur isolant lorsque l'épaisseur de couche semiconductrice (disposée sur une couche enterrée d'isolant) devient faible, couramment moins de 20 nm, les régions de source et de drain des transistors sont généralement épaissies par épitaxie d'un matériau semiconducteur à partir de la face supérieure de la couche semiconductrice. De telles régions de source et de drain épaissies par épitaxies peuvent également être prévues dans un dispositif comprenant des transistors MOS formés à partir d'un substrat semiconducteur, par exemple pour contraindre la région de formation de canal des transistors et ainsi améliorer leurs performances.
Dans un dispositif comprenant des transistors à régions de source et de drain épaissies par épitaxies, ou région de source et de drain épitaxiées, les espaceurs isolants bordant latéralement l'empilement de grille de chaque transistor séparent alors les régions de source et de drain épitaxiées des zones conductrices de grille. Il existe donc une capacité parasite drain-source/grille dont la valeur est essentiellement définie par le ou les matériaux des espaceurs et par la largeur des espaceurs. Il existe également un risque de claquage du matériau des espaceurs, d'autant plus élevé que le transistor est destiné à fonctionner à des tensions hautes.
Dans le cas où le dispositif comprend des transistors destinés à fonctionner à des tensions hautes (transistors HV) , la largeur des espaceurs des transistors du dispositif peut être augmentée pour réduire le risque de claquage et la capacité parasite drain-source/grille des transistors du dispositif. Toutefois, lorsque le dispositif comprend également des transistors destinés à fonctionner à des tensions basses (transistors LV), cela entraîne divers inconvénients comme une dégradation des performances des transistors LV.
Il serait donc souhaitable de disposer d'un procédé de fabrication d'un dispositif comprenant des transistors MOS HV et LV à régions de drain et de source épitaxiées, dans lequel les espaceurs des transistors HV sont plus larges que ceux des transistors LV de même type. Résumé
Ainsi, un mode de réalisation prévoit un procédé de fabrication d'un dispositif comprenant des transistors MOS basse tension, LV, et haute tension, HV, d'un premier et d'un deuxième type, le procédé comprenant les étapes successives suivantes : a) prévoir une couche semiconductrice ; b) former des empilements de grille de transistors MOSLV et HV ; c) former des premiers espaceurs en déposant une première couche d'un premier matériau isolant ; d) former des deuxièmes espaceurs en un deuxième matériau isolant différent du premier matériau isolant ; e) retirer les deuxièmes espaceurs des transistors LV (NMOSLV, PMOSLV) ; f) à l'emplacement de chaque transistor du premier type, graver la première couche jusqu'à la couche semiconductrice en laissant en place tous les espaceurs ; g) faire croître un premier matériau semiconducteur dopé du premier type de conductivité à partir de la surface exposée de la couche semiconductrice ; h) déposer une deuxième couche du premier matériau isolant ; i) à l'emplacement de chaque transistor du deuxième type, graver les première et deuxième couches jusqu'à la couche semiconductrice en laissant en place tous les espaceurs ; et j) faire croître un deuxième matériau semiconducteur dopé du deuxième type de conductivité à partir de la surface exposée de la couche semiconductrice.
Selon un mode de réalisation, l'étape d) comprend le dépôt d'une couche du deuxième matériau, et le retrait par gravure de la couche du deuxième matériau en laissant en place les deuxièmes espaceurs.
Selon un mode de réalisation, l'isolant de grille de l'empilement de grille des transistors LV a une épaisseur équivalente inférieure à l'épaisseur équivalente de l'isolant de grille de l'empilement de grille des transistors HV.
Selon un mode de réalisation, la couche semiconductrice repose sur un isolant et l'épaisseur de la couche semiconductrice est inférieure à 20 nm.
Selon un mode de réalisation, le premier matériau isolant est du nitrure de silicium et le deuxième matériau isolant est de l'oxyde de silicium.
Selon un mode de réalisation, les transistors du premier type sont à canal N et les transistors du deuxième type sont à canal P.
Selon un mode de réalisation, chacun des premier et deuxième matériaux semiconducteurs est choisi dans le groupe comprenant le silicium, le germanium, le carbure de silicium et le silicium-germanium.
Un autre mode de réalisation prévoit un dispositif comprenant des transistors MOS basse tension, LV, et haute tension, HV, d'un premier et d'un deuxième type, dans lequel : l'empilement de grille de chaque transistor repose sur une couche semiconductrice ; les régions de source et de drain de chaque transistor du premier type comprennent un premier matériau semiconducteur dopé du premier type de conductivité bordant latéralement l'empilement de grille du transistor ; les régions de source et de drain de chaque transistor du deuxième type comprennent un deuxième matériau semiconducteur dopé du deuxième type de conductivité bordant latéralement l'empilement de grille du transistor ; et chaque transistor comporte des premiers espaceurs en un premier matériau isolant, les transistors HV comportant, en outre, des deuxièmes espaceurs en un deuxième matériau isolant différent du premier matériau.
Selon un mode de réalisation, les transistors HV à canal de type P comprennent trois espaceurs élémentaires successifs : un premier espaceur en un premier matériau isolant, un deuxième espaceur en un deuxième matériau isolant différent du premier matériau isolant et un troisième espaceur en le premier matériau isolant.
Selon un mode de réalisation, les premier et troisième espaceurs se rejoignent du côté de la couche semiconductrice pour forner un U.
Selon un mode de réalisation, l'isolant de grille de l'empilement de grille des transistors LV a une épaisseur équivalente inférieure à l'épaisseur équivalente de l'isolant de grille de l'empilement de grille des transistors HV.
Selon un mode de réalisation, la couche semi-conductrice repose sur un isolant et l'épaisseur de la couche semiconductrice est inférieure à 20 nm.
Selon un mode de réalisation, le premier matériau isolant est du nitrure de silicium et le deuxième matériau isolant est de l'oxyde de silicium.
Selon un mode de réalisation, les transistors du premier type sont à canal N et les transistors du deuxième type sont à canal P.
Selon un mode de réalisation, chacun des premier et deuxième matériaux semiconducteurs est choisi dans le groupe comprenant le silicium, le germanium, le carbure de silicium et le silicium-germanium.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures 1 à 8 jointes qui sont des vues en coupe représentant schématiquement une structure à des étapes successives d'un mode de réalisation d'un procédé de fabrication.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Dans la description qui suit, les termes "supérieur", "latéral" et "sommet" se réfèrent à l'orientation des éléments concernés dans les figures correspondantes. Sauf indication contraire, le terme "environ" signifie à 10 % près, de préférence à 5 % près.
La figure 1 est une vue en coupe représentant schématiquement une structure de type SOI à une étape d'un procédé de fabrication d'un dispositif comprenant quatre types de transistors MOS : - des transistors MOS à canal N haute tension (NMOSHVj, - des transistors MOS à canal P haute tension (PMOSHVj, - des transistors MOS à canal P basse tension (PMOSLV), et - des transistors MOS à canal N basse tension (NMOSLV).
La structure comprend une couche semiconductrice 1 reposant sur une couche isolante 3 disposée sur un substrat semiconducteur 5. Un empilement de grille 7 a été formé à chaque emplacement de transistor NMOSHV et PMOSHV, et un empilement de grille 9 a été formé à chaque emplacement de transistor NMOSLV et PMOSLV. Les empilements de grille 7 comprennent une zone conductrice 7A séparée de la couche semiconductrice 1 par un isolant de grille 7B. Les empilements de grille 9 comprennent une zone conductrice 9A séparée de la couche semiconductrice 1 par un isolant de grille 9B dont l'épaisseur (ou l'épaisseur équivalente) est inférieure à celle de l'isolant de grille 7B. Dans cet exemple, chaque emplacement de transistor est délimité latéralement par un mur isolant 11 traversant la couche semi-conductrice 1. Comme cela est représenté, un masque dur 13 peut être disposé sur le sommet de chaque empilement de grille 7 et 9, le masque dur 13 comportant par exemple une couche d'oxyde de silicium 13A revêtue d'une couche de nitrure de silicium 13B. A titre d'exemple, le matériau de la couche semi-conductrice 1 est choisi dans le groupe comprenant le silicium, le germanium, le silicium-germanium, et le carbure de silicium, des matériaux semiconducteurs différents pouvant être utilisés pour les différents types de transistors à former. L'épaisseur de la couche semiconductrice peut être inférieure à 20 nm, par exemple égale à 10 nm. Les isolants de grille 7B et 9B et peuvent être en oxyde de silicium ou en un matériau isolant à forte constante diélectrique ("high k"). A l'étape de la figure 2, la structure a été revêtue d'une couche isolante 15 puis d'une couche isolante 17, les matériaux des couches 15 et 17 étant choisis pour être gravables sélectivement l'un par rapport à l'autre. Le matériau de la couche 15 borde notamment chaque empilement de grille 7 et 9 et y constitue des espaceurs 15A. Le matériau de la couche 17 borde notamment les espaceurs 15A et y constitue des espaceurs 17A. A titre d'exemple, la couche 15 est en nitrure de silicium d'une épaisseur pouvant être comprise entre 2,5 et 10 nm, par exemple 5 nm, et la couche 17 est en oxyde de silicium d'une épaisseur pouvant être comprise entre 10 et 20 nm, par exemple 15 nm. A l'étape de la figure 3, une gravure anisotrope de la couche 17, par exemple une gravure ionique réactive, a été effectuée de manière à laisser en place les espaceurs 17A et la couche 15. Une couche de résine 19 a alors été déposée puis gravée de manière à recouvrir la structure à l'emplacement de chaque transistor NMOSHV et PMOSHV. A l'étape de la figure 4, les espaceurs 17A bordant les empilements de grille 9 des transistors NMOSLV et PMOSLV ont été éliminés. La résine 19 recouvrant les transistors NMOSHV et PMOSHV a été retirée et une couche de résine 21 a été déposée et gravée de façon à recouvrir la structure à 1'emplacement de chaque transistor PMOSLV et PMOSHV. La couche isolante 15 a ensuite été retirée par gravure anisotrope jusqu'à la couche semiconductrice 1, par exemple par gravure ionique réactive, la résine 21 servant de masque de gravure. A l'emplacement de chaque transistor NMOSHV et NMOSLV, la face supérieure de la couche semiconductrice 1 est exposée et les espaceurs 15A et 17A sont laissés en place. A l'étape de la figure 5, la résine 21 a été éliminée. Un matériau semiconducteur 23, par exemple du silicium ou du carbure de silicium, dopé in situ de type N a été amené à croître par épitaxie à partir des portions exposées de la face supérieure de la couche semiconductrice 1 aux emplacements des transistors NMOSLV et NMOSHV. A ces emplacements, le matériau semiconducteur 23 borde alors les empilements de grille 7 et 9 munis de leurs espaceurs. Une couche isolante 25 a ensuite été déposée sur toute la surface exposée de la structure. Le matériau de la couche 25 est le même que celui de la couche 15, par exemple du nitrure de silicium. L'épaisseur de la couche 25 peut être comprise entre 2 et 5 nm, par exemple 3 nm. A l'étape de la figure 6, une couche de résine 27 a été déposée et gravée de façon à recouvrir la structure à l'emplacement de chaque transistor NMOSHV et NMOSLV. Les couches isolantes 15, 17 et 25 ont été retirées par gravure anisotrope jusqu'à la couche semiconductrice, par exemple par gravure ionique réactive, la résine 27 servant de masque de gravure. Ainsi, à l'emplacement de chaque transistor PMOSHV et PMOSLV, les espaceurs 15A et 17A sont laissés en place et la face supérieure de la couche semiconductrice 1 est exposée. En outre, comme cela est représenté, des portions 25A de la couche 25 bordant latéralement les empilements de grille 7 et 9 des transistors PMOSHV et PMOSLV sont laissées en place. A l'étape de la figure 7, la résine 27 a été éliminée. Un matériau semiconducteur 29, par exemple du silicium ou du silicium-germanium, dopé in situ du type P a été amené à croître par épitaxie à partir des portions exposées de la face supérieure de la couche semiconductrice 1 aux emplacements des transistors PMOSHV et PMOSLV. Ainsi, à ces emplacements, le matériau 29 borde latéralement un empilement de grille 7 ou 9. A l'étape de la figure 8, des portions de la couche 25 ont été retirées par gravure anisotrope, par exemple par gravure ionique réactive de manière laisser en place les espaceurs 15A et 17A, et les portions 25A. Le masque dur 13 a ensuite été retiré par gravure isotrope.
On obtient ainsi un dispositif comprenant quatre types de transistor, à savoir NMOSHV, NMOSLV, PMOSHV et PMOSLV, les transistors NMOSHV et PMOSHV étant par exemple destinés à fonctionner à des tensions supérieures à 1,8 V, et les transistors NMOSLV et PMOSLV étant par exemple destinés à fonctionner à des tensions inférieures ou égales à 1 V environ. Chaque région de drain et de source des transistors NMOSLV et NMOSHV est épaissie par une couche épitaxiée 23, et, de manière analogue, chaque région de drain et de source des transistors PMOSLV et PMOSHV est épaissie par une couche épitaxiée 29. L'empilement de grille 7 ou 9 de chaque transistor est séparé du matériau 23 ou 29 par des espaceurs 15A, l'empilement de grille 7 de chaque transistor NMOSHV et PMOSHV étant, en outre, séparé du matériau 23 ou 29 par des espaceurs 17A.
Du fait que l'ensemble des espaceurs 15A et 17A est plus large que les espaceurs 15A, le risque de claquage des transistors NMOSHV et PMOSHV est réduit par rapport au cas où ces transistors ne comprennent que des espaceurs 15A comme les transistors NMOSLV et PMOSLV.
Du fait que les espaceurs 15A des transistors NMOSLV, NMOSHV, PMOSLV et PMOSHV et les espaceurs 17A des transistors NMOSHV et PMOSHV sont formés avant les étapes d'épitaxie, l'épitaxie du matériau semiconducteur 23 est réalisée simultanément pour tous les transistors NMOSLV et NMOSHV, et l'épitaxie du matériau semiconducteur 29 est réalisée simultanément pour tous les transistors PMOSLV et PMOSHV.
Lors de l'étape d'épitaxie décrite en relation avec la figure 5, à l'emplacement de chaque transistor PMOSLV et PMOSHV, la couche 15 revêt la face supérieure de la couche semiconduc-trice 1 de sorte que le matériau semiconducteur 23 ne peut pas y croître. Ainsi, la couche 15 sert de masque pendant cette étape d'épitaxie en plus de servir à la réalisation des espaceurs 15A.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, l'homme de l'art pourra adapter les matériaux indiqués précédemment. Par exemple, le matériau semiconducteur 23 peut être le même, avec un type de conductivité opposé, que le matériau 29, et inversement. En outre, les types de conductivité des couches, régions et matériaux indiqués précédemment peuvent tous être inversés. L'ordre et le nombre des étapes du procédé décrit ci-dessus peuvent être modifiés par l'homme de l'art. Par exemple, des étapes de préparation, ou nettoyage, de la face supérieure de la couche semiconductrice 1 peuvent être prévues avant chaque étape d'épitaxie.
En outre, bien que l'on ait décrit un procédé dans lequel la couche semiconductrice 1 est de type SOI, cette couche semiconductrice peut également correspondre à un substrat semiconducteur.
Bien que cela n'ait pas été décrit, on comprendra que lors des étapes de gravure anisotrope de la couche 17, de la couche 15 et/ou de la couche 25, ou lors d'éventuelles étapes de préparation de la face supérieure de la couche semiconductrice, le matériau des espaceurs 17A peut être partiellement gravé. L'homme de l'art choisira alors de déposer le matériau de la couche 17 avec une épaisseur suffisante pour obtenir des espaceurs 17A ayant une largeur désirée, nonobstant les gravures partielles susmentionnées. Par exemple, dans le procédé décrit précédemment, lorsqu'une étape de préparation de la face supérieure de la couche semiconductrice 1 avec une solution comprenant de l'acide fluorhydrique est prévue avant chaque épitaxie, une couche 17 en oxyde de silicium déposé avec une épaisseur de 15 nm peut permettre d'obtenir des espaceurs 17A d'une largeur de 6 nm.

Claims (15)

  1. REVENDICATIONS
    1. Procédé de fabrication d'un dispositif comprenant des transistors MOS basse tension, LV, (NMOSLV, PMOSLV) et haute tension, HV, (NMOSHV, PMOSHV) d'un premier et d'un deuxième type, le procédé comprenant les étapes successives suivantes : a) prévoir une couche semiconductrice (1) ; b) former des empilements de grille (7, 9) de transistors MOS LV et HV ; c) former des premiers espaceurs (15A) en déposant une première couche (15) d'un premier matériau isolant ; d) forner des deuxièmes espaceurs (17A) en un deuxième matériau isolant différent du premier matériau isolant ; e) retirer les deuxièmes espaceurs (17A) des transistors LV ; f) à l'emplacement de chaque transistor du premier type (NMOSLV, NMOSHV), graver la première couche (15) jusqu'à la couche semiconductrice (1) en laissant en place tous les espaceurs (15A, 17A) ; g) faire croître un premier matériau semiconducteur (23) dopé du premier type de conductivité à partir de la surface exposée de la couche semiconductrice (1) ; h) déposer une deuxième couche (25) du premier matériau isolant ; i) à l'emplacement de chaque transistor du deuxième type (PMOSLV, PMOSHV), graver les première (15) et deuxième (25) couches jusqu'à la couche semiconductrice (1) en laissant en place tous les espaceurs (15A, 17A) ; et j ) faire croître un deuxième matériau semiconducteur (29) dopé du deuxième type de conductivité à partir de la surface exposée de la couche semiconductrice (1).
  2. 2. Procédé selon la revendication 1, dans lequel l'étape d) comprend le dépôt d'une couche (17) du deuxième matériau isolant, et le retrait par gravure de la couche du deuxième matériau isolant en laissant en place les deuxièmes espaceurs (17A).
  3. 3. Procédé selon la revendication 1 ou 2, dans lequel l'isolant de grille (9B) de l'empilement de grille (9) des transistors LV a une épaisseur équivalente inférieure à l'épaisseur équivalente de l'isolant de grille (7B) de l'empilement de grille (7) des transistors HV.
  4. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la couche semiconductrice repose sur un isolant et l'épaisseur de la couche semiconductrice (1) est inférieure à 20 nm.
  5. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel le premier matériau isolant est du nitrure de silicium et le deuxième matériau isolant est de l'oxyde de silicium.
  6. 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel les transistors du premier type (NMOSHV, NMOSLV) sont à canal N et les transistors du deuxième type (PMOSHV, PMOSLV) sont à canal P.
  7. 7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel chacun des premier et deuxième matériaux semiconducteurs (23, 29) est choisi dans le groupe comprenant le silicium, le germanium, le carbure de silicium et le silicium-germanium.
  8. 8. Dispositif comprenant des transistors MOS basse tension, LV, (NMOSLV, PMOSLV) et haute tension, HV, (NMOSHV, PMOSHV) d'un premier et d'un deuxième type, dans lequel : un empilement de grille (7, 9) de chaque transistor repose sur une couche semiconductrice (1) ; des régions de source et de drain de chaque transistor du premier type (NMOSLV, NMOSHV) comprennent un premier matériau semiconducteur (23) dopé du premier type de conductivité bordant latéralement l'empilement de grille du transistor ; les régions de source et de drain de chaque transistor du deuxième type (PMOSLV, PMOSHV) comprennent un deuxième matériau semiconducteur dopé du deuxième type de conductivité bordant latéralement l'empilement de grille du transistor ; et chaque transistor comporte des premiers espaceurs (15A) en un premier matériau isolant, les transistors HV (PMOSHV, NMOSHV) comportant, en outre, des deuxièmes espaceurs (17A) en un deuxième matériau isolant différent du premier matériau isolant.
  9. 9. Dispositif selon la revendication 8, dans lequel les transistors HV à canal de type P (PMOSHV) comprennent trois espaceurs élémentaires successifs : un premier espaceur (15A) en un premier matériau isolant, un deuxième espaceur (17A) en un deuxième matériau isolant différent du premier matériau isolant et un troisième espaceur (25A) en le premier matériau isolant.
  10. 10. Dispositif selon la revendication 9, dans lequel les premier et troisième espaceurs se rejoiqnent du côté de la couche semiconductrice (1) pour former un U.
  11. 11. Dispositif selon l'une quelconque des revendications 8 à 10, dans lequel l'isolant de grille (9B) de l'empilement de grille (9) des transistors LV a une épaisseur équivalente inférieure à l'épaisseur équivalente de l'isolant de grille (7B) de l'empilement de grille (7) des transistors HV.
  12. 12. Dispositif selon l'une quelconque des revendications 8 à 11, dans lequel la couche semiconductrice repose sur un isolant et l'épaisseur de la couche semiconductrice (1) est inférieure à 20 nm.
  13. 13. Dispositif selon l'une quelconque des revendications 8 à 12, dans lequel le premier matériau isolant est du nitrure de silicium et le deuxième matériau isolant est de l'oxyde de silicium.
  14. 14. Dispositif selon l'une quelconque des revendications 8 à 13, dans lequel les transistors du premier type (NMOSHV, NMOSLV) sont à canal N et les transistors du deuxième type (PMOSHV, PMOSLV) sont à canal P.
  15. 15. Dispositif selon l'une quelconque des revendications 8 à 14, dans lequel chacun des premier et deuxième matériaux semiconducteurs (23, 29) est choisi dans le groupe comprenant le silicium, le germanium, le carbure de silicium et le silicium-germanium.
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